KR102248808B1 - Semiconductor device and a method for manufacturing the same - Google Patents
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Abstract
제 1 반도체층과 제 2 반도체층 사이에 절연층이 매립된 기판, 상가 기판을 관통하는 관통 홀, 상기 관통 홀은 상기 제 1 반도체층을 관통하는 제 1 홀, 및 상기 제 1 홀의 바닥면으로부터 상기 절연층 및 상기 제 2 반도체층을 관통하는 제 2 홀을 포함하고, 상기 관통 홀 내에 배치되는 에피층, 상기 제 2 홀 내에 배치되어 상기 에피층의 일면과 접하는 드레인 전극, 및 상기 에피층의 다른 일면 상에 배치되는 소스 전극 및 게이트 전극을 포함하는 반도체 소자를 제공한다.A substrate in which an insulating layer is buried between the first semiconductor layer and the second semiconductor layer, a through hole penetrating through the commercial substrate, the through hole is a first hole penetrating the first semiconductor layer, and a bottom surface of the first hole An epi layer including a second hole penetrating the insulating layer and the second semiconductor layer, the epi layer disposed in the through hole, a drain electrode disposed in the second hole and contacting one surface of the epi layer, and the epi layer. It provides a semiconductor device including a source electrode and a gate electrode disposed on the other side.
Description
본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로, 상세하게는 수직형 반도체 소자 및 그의 제조 방법에 관한 것이다.The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a vertical semiconductor device and a method of manufacturing the same.
정보통신기술의 발달로 인해, 고속 스위칭 환경이나 고전압 환경에서 동작하는 고내압 트랜지스터의 요청이 증가하고 있다. 이에, 최근에 등장한 Ⅲ?-Ⅴ족 반도체 물질을 적용하는 갈륨 나이트라이드(GaN)계 트랜지스터는 종래의 실리콘 트랜지스터에 비해 고속 스위칭 동작이 가능하여 초고속 신호 처리에 적합할 뿐만 아니라 소재 자체의 고내압 특성을 통해 고전압 환경에 적용할 수 있는 장점이 있어 업계의 주목을 받고 있다.Due to the development of information and communication technology, requests for high withstand voltage transistors operating in a high-speed switching environment or a high voltage environment are increasing. Thus, the recently appeared gallium nitride (GaN) transistor using a group III?-V semiconductor material is capable of high-speed switching operation compared to conventional silicon transistors, making it suitable for ultra-high signal processing and high breakdown voltage characteristics of the material itself. It is attracting attention from the industry because it has the advantage that it can be applied to a high voltage environment.
이러한, 질화갈륨계 트랜지스터는 수평형 구조 또는 수직형 구조로 제조될 수 있다. 수평형 구조는 질화물계 트랜지스터의 전하 전도가 수평 방향으로 이루어지고 있는 구조를 가지며, 소스 전극, 게이트 전극 및 드레인 전극이 기판 상의 동일면 상에 배치된다. 수직형 구조는 전하 전도가 수직 방향으로 이루어지고 있는 구조를 갖는다. 수직형 구조의 소스 전극과 드레인 전극은 수직 방향으로 서로 대향되게 배치되고, 전류는 소스 전극과 드레인 전극 사이에 전류 장벽층으로 제공되는 p타입의 갈륨 나이트라이드(p-GaN)층의 구경(aperture)을 통해 소스 전극으로부터 드레인 전극까지 수직 방향으로 흐른다.The gallium nitride-based transistor may be manufactured in a horizontal structure or a vertical structure. The horizontal structure has a structure in which charge conduction of the nitride-based transistor is performed in a horizontal direction, and a source electrode, a gate electrode, and a drain electrode are disposed on the same surface on the substrate. The vertical structure has a structure in which charge conduction is conducted in a vertical direction. The source electrode and the drain electrode of the vertical structure are arranged to face each other in the vertical direction, and the current is the aperture of the p-type gallium nitride (p-GaN) layer provided as a current barrier layer between the source electrode and the drain electrode. ) Flows in the vertical direction from the source electrode to the drain electrode.
본 발명이 해결하고자 하는 과제는 공정이 간소화된 반도체 소자의 제조 방법을 제공하는데 있다.The problem to be solved by the present invention is to provide a method of manufacturing a semiconductor device with a simplified process.
본 발명이 해결하고자 하는 다른 과제는 구조가 간소화된 반도체 소자를 제공하는데 있다.Another problem to be solved by the present invention is to provide a semiconductor device having a simplified structure.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The problem to be solved by the present invention is not limited to the problems mentioned above, and other problems that are not mentioned will be clearly understood by those skilled in the art from the following description.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 소자는 제 1 반도체층과 제 2 반도체층 사이에 절연층이 매립된 기판, 상가 기판을 관통하는 관통 홀, 상기 관통 홀은 상기 제 1 반도체층을 관통하는 제 1 홀, 및 상기 제 1 홀의 바닥면으로부터 상기 절연층 및 상기 제 2 반도체층을 관통하는 제 2 홀을 포함하고, 상기 관통 홀 내에 배치되는 에피층, 상기 제 2 홀 내에 배치되어 상기 에피층의 일면과 접하는 드레인 전극, 및 상기 에피층의 다른 일면 상에 배치되는 소스 전극 및 게이트 전극을 포함할 수 있다.In the semiconductor device according to embodiments of the present invention for solving the above-described technical problems, a substrate in which an insulating layer is buried between a first semiconductor layer and a second semiconductor layer, a through hole penetrating the commercial substrate, and the through hole are the An epi layer disposed in the through hole, the second hole including a first hole penetrating the first semiconductor layer and a second hole penetrating the insulating layer and the second semiconductor layer from a bottom surface of the first hole A drain electrode disposed in the hole and in contact with one surface of the epi layer, and a source electrode and a gate electrode disposed on the other surface of the epi layer may be included.
일 실시예에 따르면, 상기 에피층의 하면은 상기 절연층보다 낮은 레벨에 배치될 수 있다. 상기 에피층의 상면은 상기 절연층보다 높은 레벨에 배치될 수 있다.According to an embodiment, a lower surface of the epi layer may be disposed at a lower level than the insulating layer. The upper surface of the epi layer may be disposed at a higher level than the insulating layer.
일 실시예에 따르면, 상기 에피층은 상기 드레인 전극으로부터 순차적으로 적층되는 오믹 접촉층, 드리프트층, 채널층, 및 베리어층을 포함할 수 있다.According to an embodiment, the epitaxial layer may include an ohmic contact layer, a drift layer, a channel layer, and a barrier layer sequentially stacked from the drain electrode.
일 실시예에 따르면, 상기 드리프트층은 상기 제 1 홀과 상기 제 2 홀의 경계 상에 배치될 수 있다. 상기 드리프트층의 상면은 상기 절연층보다 높은 레벨에 위치할 수 있다. 상기 드리프트층의 하면은 상기 절연층보다 낮은 레벨에 위치될 수 있다.According to an embodiment, the drift layer may be disposed on a boundary between the first hole and the second hole. The upper surface of the drift layer may be located at a higher level than the insulating layer. A lower surface of the drift layer may be located at a lower level than the insulating layer.
일 실시예에 따르면, 상기 채널층은 상기 제 1 홀과 상기 제 2 홀의 경계 상에 배치될 수 있다. 상기 채널층의 상면은 상기 절연층보다 높은 레벨에 위치할 수 있다. 상기 채널층의 하면은 상기 절연층보다 낮은 레벨에 위치될 수 있다.According to an embodiment, the channel layer may be disposed on a boundary between the first hole and the second hole. The upper surface of the channel layer may be positioned at a higher level than the insulating layer. The lower surface of the channel layer may be located at a lower level than the insulating layer.
일 실시예에 따르면, 상기 베리어층은 AlGaN, AlN, InN, InAlN 또는 AlGaInN를 포함할 수 있다. 상기 채널층은 GaN를 포함할 수 있다.According to an embodiment, the barrier layer may include AlGaN, AlN, InN, InAlN, or AlGaInN. The channel layer may include GaN.
일 실시예에 따르면, 상기 관통홀의 내벽과 상기 에피층 사이에 배치되는 스페이서막을 더 포함할 수 있다.According to an embodiment, a spacer layer disposed between the epi layer and the inner wall of the through hole may be further included.
일 실시예에 따르면, 상기 제 1 홀의 폭은 상기 제 2 홀의 폭보다 클 수 있다.According to an embodiment, a width of the first hole may be greater than a width of the second hole.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 소자의 제조 방법은 제 1 반도체층과 제 2 반도체층 사이에 절연층이 매립된 기판을 제공하는 것, 상기 제 2 반도체층을 식각하여 상기 절연층을 노출하는 제 1 홀을 형성하는 것, 상기 노출된 절연층을 식각하여 상기 제 1 반도체층 내로 연장되는 제 2 홀을 형성하는 것, 상기 제 2 홀의 바닥면 상에 에피층을 성장시키는 것, 상기 에피층의 상면 상에 소스 전극 및 게이트 전극을 형성하는 것, 상기 제 1 반도체층을 식각하여 상기 제 2 홀과 연결되는 제 3 홀을 형성하는 것, 및 상기 제 1 반도체층의 일면으로부터 상기 제 3 홀 내로 연장되어 상기 에피층과 접하는 드레인 전극을 형성하는 것을 포함할 수 있다.A method of manufacturing a semiconductor device according to embodiments of the present invention for solving the above-described technical problems is to provide a substrate in which an insulating layer is buried between a first semiconductor layer and a second semiconductor layer, and the second semiconductor layer is Forming a first hole exposing the insulating layer by etching, forming a second hole extending into the first semiconductor layer by etching the exposed insulating layer, an epi layer on the bottom surface of the second hole Growing, forming a source electrode and a gate electrode on an upper surface of the epi layer, forming a third hole connected to the second hole by etching the first semiconductor layer, and the first semiconductor It may include forming a drain electrode extending from one surface of the layer into the third hole and in contact with the epi layer.
일 실시예에 따르면, 상기 에피층을 형성하기 전에, 상기 제 1 홀의 내벽 및 바닥면과 상기 제 2 홀의 내벽을 덮는 스페이서막을 형성하는 것을 더 포함할 수 있다.According to an embodiment, before forming the epi layer, it may further include forming a spacer layer covering the inner wall and the bottom surface of the first hole and the inner wall of the second hole.
일 실시예에 따르면, 상기 에피층은 상기 제 2 홀의 바닥면으로부터 순차적으로 적층되는 버퍼층, 오믹 접촉층, 드리프트층, 채널층, 및 베리어층을 포함할 수 있다.According to an embodiment, the epi layer may include a buffer layer, an ohmic contact layer, a drift layer, a channel layer, and a barrier layer sequentially stacked from the bottom surface of the second hole.
일 실시예에 따르면, 상기 제 3 홀을 형성하기 위한 상기 제 1 반도체층의 식각 공정 시 상기 버퍼층이 함께 제거될 수 있다.According to an embodiment, during the etching process of the first semiconductor layer for forming the third hole, the buffer layer may be removed together.
일 실시예에 따르면, 상기 채널층과 상기 베리어층의 경계면은 상기 절연층보다 높은 레벨에 배치될 수 있다.According to an embodiment, the interface between the channel layer and the barrier layer may be disposed at a higher level than the insulating layer.
일 실시예에 따르면, 상기 제 3 홀을 형성하기 전에 상기 제 1 반도체층을 연마하는 것을 더 포함할 수 있다.According to an embodiment, it may further include polishing the first semiconductor layer before forming the third hole.
일 실시예에 따르면, 상기 제 1 홀의 폭은 상기 제 2 홀의 폭보다 클 수 있다.According to an embodiment, a width of the first hole may be greater than a width of the second hole.
본 발명의 실시예들에 따른 반도체 소스 전극들과 드레인 전극 사이에서 전류가 수직으로 흐르게 하기 위한 별도의 전류 차단층(current blocking layer)이 필요하지 않을 수 있다. 즉, 반도체 소자의 구조가 간소화될 수 있다. 기판의 에피층, 제 1 반도체층과 제 2 반도체층이 서로 다른 반도체 물질을 포함하는 경우, 에피층, 제 1 및 제 2 반도체층들 각각의 일면 상에 이종의 반도체 소자 또는 집적회로 사이의 상호간 집적이 가능하게 된다. 본 발명의 실시예들에 따르면, 에피층이 능동 소자 영역에만 형성될 수도 있다. 그러한 경우, 기판의 에피층 상에 복수의 반도체 소자를 형성하는 경우, 반도체 소자들을 전기적으로 분리하기 위한 소자 분리 공정이 필요하지 않을 수 있다. 즉, 반도체 소자의 제조 공정이 간소화될 수 있다.A separate current blocking layer for vertically flowing current between the semiconductor source electrodes and the drain electrodes according to embodiments of the present invention may not be required. That is, the structure of the semiconductor device can be simplified. When the epi layer of the substrate, the first semiconductor layer and the second semiconductor layer contain different semiconductor materials, the epi layer, the first and second semiconductor layers are formed on one surface of each of the different types of semiconductor devices or integrated circuits. Integration becomes possible. According to embodiments of the present invention, the epitaxial layer may be formed only in the active device region. In such a case, when a plurality of semiconductor devices are formed on the epi layer of the substrate, a device separation process for electrically separating the semiconductor devices may not be required. That is, the manufacturing process of the semiconductor device can be simplified.
본 발명의 실시예들에 따른 반도체 소자의 제조 방법은 전류 차단층(current blocking layer)을 형성하기 위한 별도의 공정이 필요하지 않을 수 있다. 또한, 기판에 복수의 반도체 소자를 형성하는 경우, 반도체 소자들을 전기적으로 분리하기 위한 소자 분리 공정이 필요하지 않을 수 있다. 즉, 반도체 소자의 제조 공정이 간소화될 수 있다.A method of manufacturing a semiconductor device according to embodiments of the present invention may not require a separate process for forming a current blocking layer. In addition, when a plurality of semiconductor devices are formed on a substrate, a device separation process for electrically separating the semiconductor devices may not be required. That is, the manufacturing process of the semiconductor device can be simplified.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 2는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 3 내지 도 11은 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 12 및 도 13은 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.1 is a cross-sectional view illustrating a semiconductor device according to example embodiments.
2 is a cross-sectional view illustrating a semiconductor device according to example embodiments.
3 to 11 are cross-sectional views illustrating a method of manufacturing a semiconductor device according to example embodiments.
12 and 13 are cross-sectional views illustrating a method of manufacturing a semiconductor device according to example embodiments.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예들을 설명한다. 그러나 본 발명은, 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러 가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. 당해 기술분야에서 통상의 기술을 가진 자는 본 발명의 개념이 어떤 적합한 환경에서 수행될 수 있다는 것을 이해할 것이다.In order to fully understand the configuration and effects of the present invention, preferred embodiments of the present invention will be described with reference to the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms and various modifications may be made. However, it is provided to complete the disclosure of the present invention through the description of the present embodiments, and to completely inform the scope of the present invention to those of ordinary skill in the art to which the present invention pertains. Those of ordinary skill in the art will understand that the inventive concept may be practiced in any suitable environment.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 ‘포함한다(comprises)’ 및/또는 ‘포함하는(comprising)’은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.The terms used in the present specification are for describing exemplary embodiments and are not intended to limit the present invention. In this specification, the singular form also includes the plural form unless specifically stated in the phrase. As used in the specification,'comprises' and/or'comprising' refers to the presence of one or more other elements, steps, actions and/or elements in the referenced elements, steps, actions and/or elements. Or does not preclude additions.
본 명세서에서 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다.When a film (or layer) is referred to herein as being on another film (or layer) or substrate, it may be formed directly on another film (or layer) or substrate, or a third film ( Or a layer) may be interposed.
본 명세서의 다양한 실시 예들에서 제 1, 제 2, 제 3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시 예에의 제 1 막질로 언급된 막질이 다른 실시 예에서는 제 2 막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시예도 포함한다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다. In various embodiments of the present specification, terms such as first, second, and third are used to describe various regions, films (or layers), and the like, but these regions and films should not be limited by these terms. do. These terms are only used to distinguish one region or film (or layer) from another region or film (or layer). Accordingly, the film quality referred to as the first film quality in one embodiment may be referred to as the second film quality in another embodiment. Each embodiment described and illustrated herein also includes its complementary embodiment. Parts indicated by the same reference numerals throughout the specification represent the same elements.
본 발명의 실시예들에서 사용되는 용어들은 다르게 정의되지 않는 한, 해당 기술 분야에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 해석될 수 있다.Terms used in the embodiments of the present invention may be interpreted as meanings commonly known to those of ordinary skill in the art, unless otherwise defined.
이하, 도면들 참조하여 본 발명의 개념에 따른 반도체 소자 및 그의 제조 방법을 설명한다.Hereinafter, a semiconductor device according to the concept of the present invention and a method of manufacturing the same will be described with reference to the drawings.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 단면도이다.1 is a cross-sectional view illustrating a semiconductor device according to example embodiments.
도 1을 참조하여, 기판(10)이 제공될 수 있다. 기판(10)은 SOI(silicon on insulator) 기판일 수 있다. 예를 들어, 기판(10)은 순차적으로 적층된 제 1 반도체층(11), 절연층(12) 및 제 2 반도체층(13)을 포함할 수 있다. 절연층(12)은 제 1 반도체층(11) 및 제 2 반도체층(13) 사이에 매립될 수 있다. 제 1 반도체층(11)은 실리콘(Si), 알루미늄 나이트라이드(AlN), 실리콘 카바이드(SiC) 및 사파이어(sapphire)를 포함할 수 있다. 절연층(12)은 실리콘 옥사이드(SiO2) 또는 희토류 산화물을 포함할 수 있다. 제 2 반도체층(13)은 실리콘(Si), 갈륨 나이트라이드(GaN) 또는 실리콘 카바이드(SiC)를 포함할 수 있다. 제 1 반도체층(11) 및 제 2 반도체층(13)은 서로 동일한 물질을 포함할 수 있다. 이와는 다르게, 제 1 반도체층(11) 및 제 2 반도체층(13)은 서로 다른 물질을 포함할 수 있고, 또는 동일한 물질을 갖되 그의 결정방향이 서로 다를 수 있다. 이외에, 기판(10)은 다양한 SOI 기판을 포함할 수 있다.Referring to FIG. 1, a
기판(10)은 관통 홀(H)을 가질 수 있다. 관통 홀(H)은 제 1 반도체층(11), 절연층(12) 및 제 2 반도체층(13)을 수직 관통할 수 있다. 관통 홀(H)은 제 2 반도체층(13)을 관통하는 제 1 홀(H1), 및 절연층(12)과 제 1 반도체층(11)을 관통하는 제 2 홀(H2)을 포함할 수 있다. 제 2 홀(H2)의 폭은 제 1 홀(H1)의 폭보다 작을 수 있다. 제 1 홀(H1)과 제 2 홀(H2)은 수직으로 중첩될 수 있다. 제 2 홀(H2)은 제 1 홀(H1)의 바닥면으로부터 제 1 반도체층(11)의 하면으로 연장되며, 제 1 홀(H1)과 제 2 홀(H2)은 서로 연결될 수 있다. 즉, 관통 홀(H)은 전체적으로 상부가 폭이 넓고, 하부가 폭이 좁은 볼트(bolt) 형상일 수 있다.The
관통 홀(H)의 내에 스페이서막(20)이 배치될 수 있다. 스페이서막(20)은 제 1 홀(H1)의 내벽 및 바닥면과 제 2 홀(H2)의 내벽을 컨포멀(conformal)하게 덮을 수 있다. 이때, 제 2 홀(H2)의 내벽의 일부는 노출될 수 있다. 스페이서막(20)은 제 2 반도체층(13)의 상면 상으로 연장될 수 있다. 스페이서막(20)은 실리콘 나이트라이드(SiNx)를 포함할 수 있다. 스페이서막(20)은 필요에 따라 생략될 수 있다.The
관통 홀(H) 내에 에피층(30)이 배치될 수 있다. 에피층(30)은 제 1 홀(H1)을 채우고, 제 2 홀(H2)의 일부를 채울 수 있다. 이때, 에피층(30)의 상면은 절연층(12)보다 높은 레벨에 위치하고, 에피층(30)의 하면은 절연층(12)보다 낮은 레벨에 위치할 수 있다. 에피층(30)은 스페이서막(20)에 의해 기판(10)과 이격될 수 있다. 에피층(30)은 오믹 접촉층(32), 드리프트층(33), 채널층(34), 및 베리어층(35)을 포함할 수 있다.The
오믹 접촉층(32), 드리프트층(33), 채널층(34) 및 베리어층(35)은 제 1 반도체층(11)으로부터 제 2 반도체층(13)을 향하는 방향으로 순차적으로 적층될 수 있다. 오믹 접촉층(32)은 제 2 홀(H2) 내에 배치되고, 채널층(34) 및 베리어층(35)은 제 1 홀(H1) 내에 배치될 수 있다. 드리프트층(33)은 제 1 홀(H1)과 제 2 홀(H2)의 경계 상에 배치되되, 그의 상면은 절연층(12)보다 높은 레벨에 위치하고 그의 하면은 절연층(12)보다 낮은 레벨에 위치할 수 있다. 이와는 다르게, 도 2에 도시된 바와 같이, 드리프트층(33)은 그의 상면이 절연층(12)보다 낮은 레벨에 위치할 수도 있다. 채널층(34)은 제 1 홀(H1)과 제 2 홀(H2)의 경계 상에 배치되되, 그의 상면은 절연층(12)보다 높은 레벨에 위치하고 그의 하면은 절연층(12)보다 낮은 레벨에 위치할 수 있다. 이후, 도 1의 실시예를 기준으로 계속 설명한다.The
오믹 접촉층(32)은 n+타입의 갈륨 나이트라이드(n+-GaN)로 이루어질 수 있다. 오믹 접촉층(32)은 드리프트층(33)과 후술되는 드레인 전극(60) 사이를 각각 오믹 콘택(ohmic contact)시킬 수 있다. 드리프트층(33)은 n타입의 갈륨 나이트라이드(n-GaN)로 이루어질 수 있다. 오믹 접촉층(32)과 드리프트층(33)의 n타입 도펀트는 실리콘(Si)을 포함할 수 있다. 채널층(34)은 갈륨 나이트라이드(GaN)로 이루어질 수 있다. 베리어층(35)은 알루미늄 갈륨 나이트라이드(AlGaN)로 이루어질 수 있다. 채널층(34)과 베리어층(35)의 이종접합에 의해, 채널층(34)과 베리어층(35)의 경계 상에서 2-DEG(2-dimensional electron gas) 형태의 채널이 제공될 수 있다. 여기서, 채널층(34)과 베리어층(35)의 경계면, 즉, 채널은 절연층(12)보다 높은 레벨에 배치될 수 있다. 상기 갈륨 나이트라이드(GaN)를 포함하는 채널층(34)과 알루미늄 갈륨 나이트라이드(AlGaN)를 포함하는 베리어층(35) 간의 이종접합을 갖는 것에 대하여 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 채널층(34) 및 베리어층(35)은 채널을 위한 이종접합을 갖는 다양한 물질들을 포함할 수 있다. 예를 들어, 채널층(34)이 갈륨 나이트라이드(GaN)를 포함하는 경우, 베리어층(35)은 알루미늄 갈륨 나이트라이드(AlGaN), 알루미늄 나이트라이드(AlN), 인듐 나이트라이드(InN), 인듐 알루미늄 나이트라이드(InAlN) 또는 알루미늄 갈륨 인듐 나이트라이드(AlGaInN)를 포함할 수 있다. 또는, 채널층(34)이 갈륨 아세나이드(GaAs)를 포함하는 경우, 베리어층(35)은 알루미늄 갈륨 아세나이드(AlGaAs) 또는 인듐 갈륨 아세나이드(InGaAs)을 포함할 수 있다.The
도시하지는 않았으나, 에피층(30) 상에 캡핑층이 배치될 수 있다. 상기 캡핑층은 갈륨 나이트라이드(GaN)를 포함할 수 있다. 상기 캡핑층은 필요에 따라 제공되지 않을 수 있다.Although not shown, a capping layer may be disposed on the
에피층(30)의 하면 상에 드레인 전극(60)이 배치될 수 있다. 예를 들어, 드레인 전극(60)은 제 1 반도체층(11)의 하면으로부터 제 2 홀(H2)로 연장되어 오믹 접촉층(32)과 접할 수 있다. 기판(10)의 하면 및 오믹 접촉층(32)의 하면을 컨포멀(conformal)하게 덮을 수 있다. 드레인 전극(60)은 오믹 접촉층(32)과 오믹 콘택(ohmic contact)할 수 있다. 드레인 전극(60)은 금속을 포함할 수 있다.A
에피층(30) 상에 게이트 전극(41) 및 소스 전극들(42)이 배치될 수 있다. 게이트 전극(41)은 소스 전극들(42) 사이에 위치할 수 있다. 게이트 전극(41) 및 소스 전극들(42)은 베리어층(35)과 오믹 콘택(ohmic contact)할 수 있다. 일 예로, 채널층(34)이 갈륨 나이트라이드(GaN)를 포함하는 경우, 게이트 전극(41) 및 소스 전극들(42)은 타이타늄(Ti), 백금(Pt), 알루미늄(Al), 니켈(Ni) 또는 금(Au)을 포함하는 금속 다중막으로 이루어질 수 있다. 또는, 채널층(34)이 갈륨 아세나이드(GaAs)를 포함하는 경우, 게이트 전극(41) 및 소스 전극들(42)은 골드 게르마늄(AuGe), 니켈(Ni) 또는 금(Au)을 포함하는 금속 다중막으로 이루어질 수 있다. 게이트 전극(41)은 소스 전극들(42)로부터 드레인 전극(60)을 향하여 흐르는 전류의 양을 조절할 수 있다.A
본 발명의 실시예들에 따른 반도체 소자는 에피층(30)이 기판(10)의 절연층(12)을 관통하도록 형성되며, 이에 따라 소스 전극들(42)과 드레인 전극(60) 사이에서 전류가 수직으로 흐르게 하기 위한 별도의 전류 차단층(current blocking layer)이 필요하지 않을 수 있다. 또한, 기판(10)의 제 1 반도체층(11)과 제 2 반도체층(13)이 서로 다른 반도체 물질을 포함하는 경우, 제 1 및 제 2 반도체층들(11, 13) 각각의 일면 상에 이종의 반도체 소자들이 집적될 수 있다.In the semiconductor device according to the embodiments of the present invention, the
도 3 내지 도 11은 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다. 설명의 편의를 위해, 도 1을 참조하여 설명한 바와 중복되는 구성에 대한 설명은 생략될 수 있다.3 to 11 are cross-sectional views illustrating a method of manufacturing a semiconductor device according to example embodiments. For convenience of description, a description of a configuration overlapping with that described with reference to FIG. 1 may be omitted.
도 3을 참조하여, 기판(10)이 제공될 수 있다. 기판(10)은 SOI(silicon on insulator) 기판일 수 있다. 예를 들어, 기판(10)은 제 1 반도체층(11)과 제 2 반도체층(13) 사이에 매립된 절연층(12)을 포함할 수 있다.Referring to FIG. 3, a
도 4를 참조하여, 기판(10)에 제 1 홀(H1)이 형성될 수 있다. 예를 들어, 기판(10) 상에 제 2 반도체층(13)을 노출시키는 제 1 마스크 패턴(M1)을 형성한 후, 제 2 반도체층(13)을 식각하여 제 1 홀(H1)이 형성될 수 있다. 제 2 반도체층(13)의 식각 공정은 반응성 이온 식각(reactive ion etching; RIE) 공정, 자기강화 반응성 이온 식각(magnetically enhanced reactive ion etching; MERIE) 공정 또는 유도결함 플라즈마(inductive coupled plasma; ICP) 식각 공정을 포함하는 건식 식각을 통해 수행될 수 있다. 제 1 홀(H1)은 절연층(12)의 상면(12a)을 노출시킬 수 있다.Referring to FIG. 4, a first hole H1 may be formed in the
도 5를 참조하여, 제 1 마스크 패턴(M1)이 제거된 후, 기판(10)에 제 2 홀(H2)이 형성될 수 있다. 예를 들어, 제 2 반도체층(13) 상에 절연층(12)의 상면(12a)을 노출시키는 제 2 마스크 패턴(M2)을 형성한 후, 절연층(12) 및 제 1 반도체층(11)의 일부를 식각하여 제 2 홀(H2)이 형성될 수 있다. 절연층(12)의 식각 공정 및 제 1 반도체층(11)의 식각 공정은 반응성 이온 식각(RIE) 공정, 자기강화 반응성 이온 식각(MERIE) 공정 또는 유도결함 플라즈마(ICP) 식각 공정을 포함하는 건식 식각을 통해 수행될 수 있다. 절연층(12)의 식각 공정과 제 1 반도체층(11)의 식각 공정은 서로 다른 식각 가스가 이용될 수 있다. 이때, 제 2 마스크 패턴(M2)은 노출된 절연층(12)의 상면(12a)의 일부를 덮을 수 있다. 이에 따라, 제 2 홀(H2)의 폭(W2)이 제 1 홀(H1)의 폭(W1)보다 작을 수 있다. 제 2 홀(H2)은 절연층(12)을 관통하여 제 1 반도체층(11) 내로 연장되어 제 1 반도체층(11)의 일면(11a)을 노출시킬 수 있다.Referring to FIG. 5, after the first mask pattern M1 is removed, a second hole H2 may be formed in the
도 6을 참조하여, 제 2 마스크 패턴(M2)이 제거된 후, 기판(10) 상에 스페이서막(20)이 형성될 수 있다. 예를 들어, 제 2 반도체층(13)의 상면, 제 1 홀(H1)의 내측벽 및 바닥면(여기서, 제 1 홀(H1)의 바닥면은 절연층(12)의 상면(12a)과 동일할 수 있다. 이하, 동일한 참조부호를 사용한다.)과 제 2 홀(H2)의 내측벽 및 바닥면(여기서, 제 2 홀(H2)의 바닥면은 제 1 반도체층(11)의 일면(11a)과 동일할 수 있다. 이하, 동일한 참조부호를 사용한다.)을 덮도록 실리콘 질화물(SiNx)을 도포하여 스페이서막(20)이 형성될 수 있다. 스페이서막(20)은 제 2 반도체층(13)의 상면, 제 1 홀(H1)의 내측벽 및 바닥면(12a)과 제 2 홀(H2)의 내측벽 및 바닥면(11a)을 컨포멀(conformal)하게 덮을 수 있다. 스페이서막(20)은 제 1 홀(H1)의 바닥면(12a) 상에 위치하는 제 1 부분(20a), 및 제 2 홀(H2)의 바닥면(11a) 상에 위치하는 제 2 부분(20b)을 가질 수 있다.Referring to FIG. 6, after the second mask pattern M2 is removed, a
도 7을 참조하여, 스페이서막(20)의 일부가 식각될 수 있다. 예를 들어, 스페이서막(20) 상에 제 2 부분(20b)을 노출시키는 제 3 마스크 패턴(M3)를 형성한 후, 제 2 부분(20b)이 식각될 수 있다. 이에 따라, 스페이서막(20)은 제 1 반도체층(11)의 일면(11a)을 노출시킬 수 있다.Referring to FIG. 7, a part of the
도 8을 참조하여, 제 3 마스크 패턴(M3)가 제거된 후, 제 1 홀(H1) 및 제 2 홀(H2) 내에 에피층(30)이 형성될 수 있다. 에피층(30)은 버퍼층(31), 오믹 접촉층(32), 드리프트층(33), 채널층(34) 및 베리어층(35)을 포함할 수 있다. 예를 들어, 스페이서막(20)에 의해 노출된 제 1 반도체층(11)의 일면(11a) 상에 버퍼층(31)이 형성될 수 있다. 버퍼층(31)은, 일 예로, 제 1 반도체 층(11)을 시드로 이용하는 선택적 에피택시얼 성장(selective epitaxial growth; SEG) 공정을 이용하여 형성될 수 있다. 이때, 스페이서막(20)에 의해 제 1 반도체층(11)의 일면(11a)만 노출되어 있기 때문에, 선택적 에피택시얼 성장(SEG) 공정 시의 성장 방향은 제 1 반도체층(11)의 일면(11a)에 수직한 방향일 수 있다. 또는, 필요에 따라 스페이서막(20)에 의해 노출된 제 1 반도체층(11)의 일면(11a) 상에 시드층을 형성한 후, 상기 시드층을 시드로 이용하는 선택적 에피택시얼 성장(SEG) 공정을 이용하여 버퍼층(31)이 형성될 수 있다. 이후, 버퍼층(31) 상에 선택적 에피택시얼 성장(SEG) 공정을 이용하여 오믹 접촉층(32), 드리프트층(33), 채널층(34), 및 베리어층(35)이 순차적으로 형성될 수 있다. 즉, 에피층(30)은 제 2 홀(H2)의 바닥면(11a)으로부터 성장되어, 에피층(30)의 상면이 절연층(12)보다 높은 레벨에 위치하도록 형성될 수 있다. 이때, 오믹 접촉층(32)은 그의 상면이 절연층(12)보다 낮은 레벨을 갖도록 형성될 수 있고, 드리프트층(33)은 오믹 접촉층(32)의 상면으로부터 성장되어 그의 상면이 절연층(12)보다 높은 레벨을 갖도록 형성될 수 있다. 버퍼층(31)은 제 1 반도체층(11)과 오믹 접촉층(32)이 서로 다른 격자 상수를 갖는 것에 의한 스프레스를 완화할 수 있다. 버퍼층(31)은 갈륨 나이트라이드(GaN)를 포함할 수 있다. 오믹 접촉층(32)은 n+타입의 갈륨 나이트라이드(n+-GaN)를 포함할 수 있다. 드리프트층(33)은 n타입의 갈륨 나이트라이드(n-GaN)를 포함할 수 있다. 채널층(34)은 갈륨 나이트라이드(GaN)를 포함할 수 있다. 베리어층(35)은 알루미늄 갈륨 나이트라이드(AlGaN)를 포함할 수 있다.Referring to FIG. 8, after the third mask pattern M3 is removed, the
이와는 다르게, 에피층(30)은 화학 기상 증착(CVD)와 같은 다양한 방법을 통해 형성될 수 있으며, 이 경우 스페이서막(20)은 생략될 수 있다.Alternatively, the
도 9를 이용하여, 베리어층(35)의 상면 상에 게이트 전극(41) 및 소스 전극들(42)이 형성될 수 있다. 예를 들어, 베리어층(35)의 상면 상에 금속 다중막을 형성한 후, 상기 금속 다중막을 패터닝하여 게이트 전극(41) 및 소스 전극들(42)이 형성될 수 있다. 상기 금속 다중막은 타이타늄(Ti), 백금(Pt), 알루미늄(Al), 니켈(Ni) 또는 금(Au)을 포함할 수 있다.Referring to FIG. 9,
도 10을 참조하여, 기판(10) 상에 캐리어 기판(50)이 제공될 수 있다. 캐리어 기판(50)은 제 2 반도체층(13) 상에서 베리어층(35), 게이트 전극(41) 및 소스 전극들(42)을 덮을 수 있다. 도시하지는 않았으나, 캐리어 기판(50)은 접착층에 의하여 기판(10) 상에 접착될 수 있다. 캐리어 기판(50)은 후공정 동안 게이트 전극(41) 및 소스 전극들(42)을 보호하고, 기판(10)을 지지할 수 있다.Referring to FIG. 10, a
도시하지는 않았으나, 필요에 따라 기판(10)에 박형화(thinning) 공정이 수행될 수 있다. 예를 들어, 제 1 반도체층(11)이 연마되어 그 두께가 감소될 수 있다.Although not shown, a thinning process may be performed on the
도 11을 참조하여, 기판(10)에 제 3 홀(H3)이 형성될 수 있다. 예를 들어, 기판(10)의 하면 상에 제 1 반도체층(11)을 노출시키는 제 4 마스크 패턴(M4)을 형성한 후, 제 1 반도체층(11)을 식각하여 제 3 홀(H3)이 형성될 수 있다. 제 1 반도체층(11)의 식각 공정은 반응성 이온 식각(RIE) 공정, 자기강화 반응성 이온 식각(MERIE) 공정 또는 유도결함 플라즈마(ICP) 식각 공정을 포함하는 건식 식각을 통해 수행될 수 있다. 제 3 홀(H3)은 평면적으로 제 2 홀(H2)과 동일한 위치에 형성될 수 있다. 제 3 홀(H3)은 제 1 반도체층(11)을 관통하여 제 2 홀(H2)과 연결될 수 있다. 제 1 반도체층(11)의 식각 공정 시, 버퍼층(31)이 함께 식각될 수 있다. 이에 따라, 제 3 홀(H3)은 오믹 접촉층(32)의 하부면을 노출시킬 수 있다.Referring to FIG. 11, a third hole H3 may be formed in the
도 1을 다시 참조하여, 제 4 마스크 패턴(M4)를 제거한 뒤, 드레인 전극(60)이 형성될 수 있다. 드레인 전극(60)은 기판(10)의 아래에 증착될 수 있다. 예를 들어, 드레인 전극(60)은 금속막을 제 1 반도체층(11)의 하면, 제 3 홀(H3)의 내측면들 및 바닥면(여기서, 제 3 홀(H3)의 바닥면은 오믹 접촉층(32)의 하부면과 동일할 수 있다.)을 컨포멀(conformal)하게 덮도록 도포하여 형성될 수 있다. 드레인 전극(60)의 증착은 스퍼터링(sputtering) 방법에 의해 수행될 수 있다.Referring to FIG. 1 again, after removing the fourth mask pattern M4, the
이후, 캐리어 기판(50)이 제거되어, 도 1을 참조하여 설명한 반도체 소자가 제조될 수 있다.Thereafter, the
본 발명의 실시예들에 따른 반도체 소자의 제조 방법은 에피층(30)이 기판(10)의 절연층을 관통하도록 형성되며, 이에 따라 전류 차단층(current blocking layer)을 형성하기 위한 별도의 공정이 필요하지 않을 수 있다. 또한, 기판(10) 내에 형성된 관통 홀(H) 내에 선택적 성장 공정을 이용하여 에피층(30)을 형성함으로써, 기판(10)의 에피층(30), 제 1 반도체층(11)과 제 2 반도체층(13)이 서로 다른 반도체 물질을 포함하는 경우, 에피층(30), 제 1 및 제 2 반도체층들(11, 13) 각각의 일면 상에 이종의 반도체 소자 또는 집적회로 사이의 상호간 집적이 가능하게 된다. 본 발명의 실시예들에 따르면, 에피층(30)이 능동 소자 영역에만 형성될 수도 있다. 이에 따라, 기판(10)의 에피층(30) 상에 복수의 반도체 소자를 형성하는 경우, 반도체 소자들을 전기적으로 분리하기 위한 소자 분리 공정이 필요하지 않을 수 있다. 즉, 반도체 소자의 제조 공정이 간소화될 수 있다.In the method of manufacturing a semiconductor device according to embodiments of the present invention, the
도 12 및 도 13은 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.12 and 13 are cross-sectional views illustrating a method of manufacturing a semiconductor device according to example embodiments.
도 12를 참조하여, 도 7의 결과물 상에, 제 3 마스크 패턴(M3)가 제거된 후, 제 1 홀(H1) 및 제 2 홀(H2) 내에 에피층(30)이 형성될 수 있다. 에피층(30)은 버퍼층(31), 오믹 접촉층(32), 드리프트층(33), 채널층(34), 및 베리어층(35)을 포함할 수 있다. 예를 들어, 스페이서막(20)에 의해 노출된 제 1 반도체층(11)의 일면(11a)을 시드로 이용하는 선택적 에피택시얼 성장(SEG) 공정을 이용하여 버퍼층(31)이 형성될 수 있다. 버퍼층(31) 상에 선택적 에피택시얼 성장(SEG) 공정을 이용하여 오믹 접촉층(32), 드리프트층(33), 채널층(34), 및 베리어층(35)이 순차적으로 형성될 수 있다. 이때, 드리프트층(33)은 그의 상면이 절연층(12)의 상면보다 낮은 레벨을 갖도록 형성될 수 있고, 채널층(34)은 드리프트층(33)의 상면으로부터 성장되어 그의 상면이 절연층(12)보다 높은 레벨을 갖도록 형성될 수 있다.Referring to FIG. 12, after the third mask pattern M3 is removed on the result of FIG. 7, the
도 13을 참조하여, 베리어층(35)의 상면 상에 게이트 전극(41) 및 소스 전극들(42)이 형성될 수 있다. 예를 들어, 베리어층(35)의 상면 상에 게이트 전극(41) 및 소스전극(42)의 제작을 위한 패터닝 형성 후, 금속 다중막을 증착 및 리프트-오프(lift- off) 공정을 수행하여 게이트 전극(41) 및 소스 전극들(42)이 형성될 수 있다.Referring to FIG. 13,
이후, 기판(10) 상에 캐리어 기판(50)이 제공될 수 있다. 캐리어 기판(50)은 제 2 반도체층(13) 상에서 베리어층(35), 게이트 전극(41) 및 소스 전극들(42)을 덮을 수 있다.Thereafter, a
도 2를 다시 참조하여, 기판(10)에 제 3 홀(H3)이 형성될 수 있다. 제 3 홀(H3)은 제 1 반도체층(11)을 관통하여 제 2 홀(H2)과 연결될 수 있다. 제 1 반도체층(11)의 식각 공정 시, 버퍼층(31)이 함께 식각될 수 있다.Referring again to FIG. 2, a third hole H3 may be formed in the
기판(10)의 아래에 드레인 전극(60)이 형성될 수 있다. 예를 들어, 드레인 전극(60)은 금속막을 제 1 반도체층(11)의 하면, 제 3 홀(H3)의 내측면들 및 바닥면을 컨포멀(conformal)하게 덮도록 도포하여 형성될 수 있다.A
이후, 캐리어 기판(50)이 제거되어, 도 2를 참조하여 설명한 반도체 소자가 제조될 수 있다.Thereafter, the
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.As described above, embodiments of the present invention have been described with reference to the accompanying drawings, but those of ordinary skill in the art to which the present invention pertains can be implemented in other specific forms without changing the technical spirit or essential features. You can understand that there is. Therefore, it should be understood that the embodiments described above are illustrative in all respects and are not limiting.
10: 기판 11: 제 1 반도체층
12: 절연층 13: 제 2 반도체층
20: 스페이서막 30: 에피층
31: 버퍼층 32: 오믹 접촉층
33: 드리프트층 34: 채널층
35: 베리어층 41: 게이트 전극
42: 소스 전극 50: 캐리어 기판
60: 드레인 전극10: substrate 11: first semiconductor layer
12: insulating layer 13: second semiconductor layer
20: spacer film 30: epi layer
31: buffer layer 32: ohmic contact layer
33: drift layer 34: channel layer
35: barrier layer 41: gate electrode
42: source electrode 50: carrier substrate
60: drain electrode
Claims (15)
상기 기판을 관통하는 관통 홀, 상기 관통 홀은 상기 제 1 반도체층을 관통하는 제 1 홀, 및 상기 제 1 홀의 바닥면으로부터 상기 절연층 및 상기 제 2 반도체층을 관통하는 제 2 홀을 포함하고;
상기 관통 홀 내에 배치되는 에피층, 상기 에피층의 하면은 상기 절연층보다 낮은 레벨에 배치되고, 상기 에피층의 상면은 상기 절연층보다 높은 레벨에 배치되고;
상기 제 2 홀 내에 배치되어 상기 에피층의 일면과 접하는 드레인 전극; 및
상기 에피층의 다른 일면 상에 배치되는 소스 전극 및 게이트 전극을 포함하는 반도체 소자.
A substrate in which an insulating layer is buried between the first semiconductor layer and the second semiconductor layer;
A through hole penetrating the substrate, the through hole includes a first hole penetrating the first semiconductor layer, and a second hole penetrating the insulating layer and the second semiconductor layer from a bottom surface of the first hole, ;
An epi layer disposed in the through hole, a lower surface of the epi layer is disposed at a lower level than the insulating layer, and an upper surface of the epi layer is disposed at a higher level than the insulating layer;
A drain electrode disposed in the second hole and in contact with one surface of the epi layer; And
A semiconductor device including a source electrode and a gate electrode disposed on the other surface of the epi layer.
상기 기판을 관통하는 관통 홀, 상기 관통 홀은 상기 제 1 반도체층을 관통하는 제 1 홀, 및 상기 제 1 홀의 바닥면으로부터 상기 절연층 및 상기 제 2 반도체층을 관통하는 제 2 홀을 포함하고;
상기 관통 홀 내에 배치되는 에피층;
상기 제 2 홀 내에 배치되어 상기 에피층의 일면과 접하는 드레인 전극; 및
상기 에피층의 다른 일면 상에 배치되는 소스 전극 및 게이트 전극을 포함하되,
상기 에피층은 상기 드레인 전극으로부터 순차적으로 적층되는 오믹 접촉층, 드리프트층, 채널층, 및 베리어층을 포함하는 반도체 소자.A substrate in which an insulating layer is buried between the first semiconductor layer and the second semiconductor layer;
A through hole penetrating the substrate, the through hole includes a first hole penetrating the first semiconductor layer, and a second hole penetrating the insulating layer and the second semiconductor layer from a bottom surface of the first hole, ;
An epi layer disposed in the through hole;
A drain electrode disposed in the second hole and in contact with one surface of the epi layer; And
Including a source electrode and a gate electrode disposed on the other side of the epi layer,
The epi layer includes an ohmic contact layer, a drift layer, a channel layer, and a barrier layer sequentially stacked from the drain electrode.
상기 드리프트층은 상기 제 1 홀과 상기 제 2 홀의 경계 상에 배치되되,
상기 드리프트층의 상면은 상기 절연층보다 높은 레벨에 위치하고,
상기 드리프트층의 하면은 상기 절연층보다 낮은 레벨에 위치하는 반도체 소자.The method of claim 3,
The drift layer is disposed on the boundary between the first hole and the second hole,
The upper surface of the drift layer is located at a higher level than the insulating layer,
A semiconductor device in which a lower surface of the drift layer is positioned at a lower level than that of the insulating layer.
상기 채널층은 상기 제 1 홀과 상기 제 2 홀의 경계 상에 배치되되,
상기 채널층의 상면은 상기 절연층보다 높은 레벨에 위치하고,
상기 채널층의 하면은 상기 절연층보다 낮은 레벨에 위치는 반도체 소자.The method of claim 3,
The channel layer is disposed on a boundary between the first hole and the second hole,
The upper surface of the channel layer is located at a higher level than the insulating layer,
A semiconductor device having a lower surface of the channel layer positioned at a lower level than the insulating layer.
상기 베리어층은 AlGaN, AlN, InN, InAlN 또는 AlGaInN를 포함하고,
상기 채널층은 GaN를 포함하는 반도체 소자.The method of claim 3,
The barrier layer includes AlGaN, AlN, InN, InAlN or AlGaInN,
The channel layer is a semiconductor device containing GaN.
상기 관통홀의 내벽과 상기 에피층 사이에 배치되는 스페이서막을 더 포함하는 반도체 소자.The method of claim 1,
A semiconductor device further comprising a spacer layer disposed between the epi layer and the inner wall of the through hole.
상기 제 1 홀의 폭은 상기 제 2 홀의 폭보다 큰 반도체 소자.The method of claim 1,
A semiconductor device in which a width of the first hole is greater than a width of the second hole.
상기 제 2 반도체층을 식각하여 상기 절연층을 노출하는 제 1 홀을 형성하는 것;
상기 노출된 절연층을 식각하여 상기 제 1 반도체층 내로 연장되는 제 2 홀을 형성하는 것;
상기 제 2 홀의 바닥면 상에 에피층을 성장시키는 것;
상기 에피층의 상면 상에 소스 전극 및 게이트 전극을 형성하는 것;
상기 제 1 반도체층을 식각하여 상기 제 2 홀과 연결되는 제 3 홀을 형성하는 것; 및
상기 제 1 반도체층의 일면으로부터 상기 제 3 홀 내로 연장되어 상기 에피층과 접하는 드레인 전극을 형성하는 것을 포함하는 반도체 소자의 제조 방법.Providing a substrate in which an insulating layer is buried between the first semiconductor layer and the second semiconductor layer;
Etching the second semiconductor layer to form a first hole exposing the insulating layer;
Etching the exposed insulating layer to form a second hole extending into the first semiconductor layer;
Growing an epitaxial layer on the bottom surface of the second hole;
Forming a source electrode and a gate electrode on the upper surface of the epi layer;
Etching the first semiconductor layer to form a third hole connected to the second hole; And
And forming a drain electrode extending from one surface of the first semiconductor layer into the third hole to contact the epi layer.
상기 에피층을 형성하기 전에,
상기 제 1 홀의 내벽 및 바닥면과 상기 제 2 홀의 내벽을 덮는 스페이서막을 형성하는 것을 더 포함하는 반도체 소자의 제조 방법.The method of claim 9,
Before forming the epi layer,
The method of manufacturing a semiconductor device further comprising forming a spacer layer covering the inner wall and the bottom surface of the first hole and the inner wall of the second hole.
상기 에피층은 상기 제 2 홀의 바닥면으로부터 순차적으로 적층되는 버퍼층, 오믹 접촉층, 드리프트층, 채널층, 및 베리어층을 포함하는 반도체 소자의 제조 방법.The method of claim 9,
The epi layer is a method of manufacturing a semiconductor device including a buffer layer, an ohmic contact layer, a drift layer, a channel layer, and a barrier layer sequentially stacked from a bottom surface of the second hole.
상기 제 3 홀을 형성하기 위한 상기 제 1 반도체층의 식각 공정 시 상기 버퍼층이 함께 제거되는 반도체 소자의 제조 방법.The method of claim 11,
A method of manufacturing a semiconductor device in which the buffer layer is removed together during an etching process of the first semiconductor layer to form the third hole.
상기 채널층과 상기 베리어층의 경계면은 상기 절연층보다 높은 레벨에 배치되는 반도체 소자의 제조 방법.The method of claim 11,
A method of manufacturing a semiconductor device, wherein an interface between the channel layer and the barrier layer is disposed at a level higher than that of the insulating layer.
상기 제 3 홀을 형성하기 전에 상기 제 1 반도체층을 연마하는 것을 더 포함하는 반도체 소자의 제조 방법.The method of claim 9,
A method of manufacturing a semiconductor device further comprising polishing the first semiconductor layer before forming the third hole.
상기 제 1 홀의 폭은 상기 제 2 홀의 폭보다 큰 반도체 소자의 제조 방법.The method of claim 9,
A method of manufacturing a semiconductor device in which a width of the first hole is larger than a width of the second hole.
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