KR102244840B1 - Solar cell and method for manufacturing the same - Google Patents

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Abstract

본 실시예에 따른 태양 전지는, 반도체 기판; 상기 반도체 기판의 제1 면 위에 형성되는 제1 터널링막; 상기 제1 터널링막 위에 형성되는 제1 도전형 영역; 상기 제1 도전형 영역에 연결되는 제1 전극; 상기 반도체 기판의 제2 면 위에 형성되는 제2 터널링막; 상기 제2 터널링막 위에 형성되는 제2 도전형 영역; 및 상기 제2 도전형 영역에 연결되는 제2 전극을 포함한다. 상기 반도체 기판의 상기 제1 면 및 상기 제2 면 중 적어도 어느 하나는, 제1 요철부와, 상기 제1 요철부에 형성되며 상기 제1 요철부보다 작은 평균 크기를 가지는 제2 요철부를 포함한다. The solar cell according to the present embodiment includes: a semiconductor substrate; A first tunneling layer formed on the first surface of the semiconductor substrate; A first conductivity type region formed on the first tunneling layer; A first electrode connected to the first conductivity type region; A second tunneling layer formed on the second surface of the semiconductor substrate; A second conductivity type region formed on the second tunneling layer; And a second electrode connected to the second conductivity type region. At least one of the first and second surfaces of the semiconductor substrate includes a first uneven portion and a second uneven portion formed on the first uneven portion and having an average size smaller than that of the first uneven portion .

Description

태양 전지 및 이의 제조 방법{SOLAR CELL AND METHOD FOR MANUFACTURING THE SAME}A solar cell and its manufacturing method TECHNICAL FIELD

본 발명은 태양 전지 및 이의 제조 방법에 관한 것으로, 좀더 상세하게는, 구조를 개선한 태양 전지에 관한 것이다. The present invention relates to a solar cell and a method of manufacturing the same, and more particularly, to a solar cell having an improved structure.

최근 석유나 석탄과 같은 기존 에너지 자원의 고갈이 예상되면서 이들을 대체할 대체 에너지에 대한 관심이 높아지고 있다. 그 중에서도 태양 전지는 태양광 에너지를 전기 에너지로 변환시키는 차세대 전지로서 각광받고 있다. Recently, as existing energy resources such as oil and coal are expected to be depleted, interest in alternative energy to replace them is increasing. Among them, solar cells are in the spotlight as next-generation cells that convert solar energy into electrical energy.

이러한 태양 전지에서는 다양한 층 및 전극을 설계에 따라 형성하는 것에 의하여 제조될 수 있다. 그런데 이러한 다양한 층 및 전극의 설계에 따라 태양 전지 효율이 결정될 수 있다. 태양 전지의 상용화를 위해서는 낮은 효율을 극복하여야 하는바, 다양한 층 및 전극이 태양 전지의 효율을 최대화할 수 있도록 설계되는 것이 요구된다.In such a solar cell, it can be manufactured by forming various layers and electrodes according to design. However, solar cell efficiency may be determined according to the design of these various layers and electrodes. In order to commercialize a solar cell, it is necessary to overcome low efficiency, and various layers and electrodes are required to be designed to maximize the efficiency of the solar cell.

본 발명은 효율을 향상할 수 있는 태양 전지 및 이의 제조 방법을 제공하고자 한다. An object of the present invention is to provide a solar cell capable of improving efficiency and a method of manufacturing the same.

본 실시예에 따른 태양 전지는, 반도체 기판; 상기 반도체 기판의 제1 면 위에 형성되는 제1 터널링막; 상기 제1 터널링막 위에 형성되는 제1 도전형 영역; 상기 제1 도전형 영역에 연결되는 제1 전극; 상기 반도체 기판의 제2 면 위에 형성되는 제2 터널링막; 상기 제2 터널링막 위에 형성되는 제2 도전형 영역; 및 상기 제2 도전형 영역에 연결되는 제2 전극을 포함한다. 상기 반도체 기판의 상기 제1 면 및 상기 제2 면 중 적어도 어느 하나는, 제1 요철부와, 상기 제1 요철부에 형성되며 상기 제1 요철부보다 작은 평균 크기를 가지는 제2 요철부를 포함한다. The solar cell according to the present embodiment includes: a semiconductor substrate; A first tunneling layer formed on the first surface of the semiconductor substrate; A first conductivity type region formed on the first tunneling layer; A first electrode connected to the first conductivity type region; A second tunneling layer formed on the second surface of the semiconductor substrate; A second conductivity type region formed on the second tunneling layer; And a second electrode connected to the second conductivity type region. At least one of the first and second surfaces of the semiconductor substrate includes a first uneven portion and a second uneven portion formed on the first uneven portion and having an average size smaller than that of the first uneven portion .

본 발명의 실시에에 따른 태양 전지의 제조 방법은, 반도체 기판의 제1 면 및 제2 면 중 적어도 어느 하나에, 제1 요철부와, 상기 제1 요철부에 형성되며 상기 제1 요철부보다 작은 평균 크기를 가지는 제2 요철부를 포함하는 요철을 형성하는 단계; 상기 반도체 기판의 제1 면 위에 제1 터널링막을 형성하고 상기 반도체 기판의 제2 면 위에 제2 터널링막을 형성하는 단계; 상기 제1 터널링막 위에 제1 도전형 영역을 형성하고 상기 제2 터널링막 위에 제2 도전형 영역을 형성하는 단계; 및 상기 제1 도전형 영역에 연결되는 제1 전극을 형성하고 상기 제2 도전형 영역에 연결되는 제2 전극을 형성하는 단계를 포함한다. The method of manufacturing a solar cell according to the embodiment of the present invention is formed on at least one of a first surface and a second surface of a semiconductor substrate, a first uneven portion, and the first uneven portion, than the first uneven portion. Forming a concave-convex portion including a second concave-convex portion having a small average size; Forming a first tunneling film on the first surface of the semiconductor substrate and forming a second tunneling film on the second surface of the semiconductor substrate; Forming a first conductivity type region on the first tunneling layer and a second conductivity type region on the second tunneling layer; And forming a first electrode connected to the first conductivity type region and forming a second electrode connected to the second conductivity type region.

본 실시예에서 따르면, 반도체 기판에 서로 다른 크기의 제1 및 제2 요철부를 형성하여 터널링 구조를 가지는 태양 전지에서 발생할 수 있는 광학적 손실을 효과적으로 저감할 수 있다. 이에 의하여 태양 전지의 효율을 향상할 수 있는데, 이러한 효과는 양면 수광형 구조의 태양 전지에서 좀더 크게 나타날 수 있다. According to the present embodiment, it is possible to effectively reduce optical loss that may occur in a solar cell having a tunneling structure by forming first and second uneven portions of different sizes on the semiconductor substrate. Accordingly, the efficiency of the solar cell can be improved, and this effect can be more pronounced in the solar cell having a double-sided light-receiving structure.

한편, 본 실시예에 따른 태양 전지의 제조 방법에 따르면, 서로 다른 방법에 의하여 제1 요철부 및 제2 요철부를 형성하여 간단하고 쉬운 공정에 의하여 제1 요철부 및 제2 요철부를 형성하면서 이들이 각기 필요한 특성을 가지도록 할 수 있다. 이에 따라 우수한 특성을 가지는 태양 전지를 간단한 공정에 의하여 제조할 수 있다. On the other hand, according to the manufacturing method of the solar cell according to the present embodiment, by forming the first uneven portion and the second uneven portion by different methods to form the first uneven portion and the second uneven portion by a simple and easy process. It can be made to have the necessary characteristics. Accordingly, a solar cell having excellent properties can be manufactured by a simple process.

도 1은 본 발명의 실시예에 따른 태양 전지를 도시한 단면도이다.
도 2는 도 1에 도시한 태양 전지의 평면도이다.
도 3은 본 발명의 일 실시예에 따른 태양 전지의 제조 방법을 나타낸 흐름도이다.
도 4a 내지 도 4i는 본 발명의 일 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다. 1 is a cross-sectional view showing a solar cell according to an embodiment of the present invention.
2 is a plan view of the solar cell shown in FIG. 1.
3 is a flowchart illustrating a method of manufacturing a solar cell according to an embodiment of the present invention.
4A to 4I are cross-sectional views illustrating a method of manufacturing a solar cell according to an exemplary embodiment of the present invention.

이하에서는 첨부한 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 그러나 본 발명이 이러한 실시예에 한정되는 것은 아니며 다양한 형태로 변형될 수 있음은 물론이다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, it goes without saying that the present invention is not limited to these embodiments and may be modified in various forms.

도면에서는 본 발명을 명확하고 간략하게 설명하기 위하여 설명과 관계 없는 부분의 도시를 생략하였으며, 명세서 전체를 통하여 동일 또는 극히 유사한 부분에 대해서는 동일한 도면 참조부호를 사용한다. 그리고 도면에서는 설명을 좀더 명확하게 하기 위하여 두께, 넓이 등을 확대 또는 축소하여 도시하였는바, 본 발명의 두께, 넓이 등은 도면에 도시된 바에 한정되지 않는다. In the drawings, in order to clearly and briefly describe the present invention, illustration of parts irrelevant to the description is omitted, and the same reference numerals are used for identical or extremely similar parts throughout the specification. In addition, in the drawings, the thickness and width are enlarged or reduced in order to clarify the description. However, the thickness and width of the present invention are not limited to those shown in the drawings.

그리고 명세서 전체에서 어떠한 부분이 다른 부분을 "포함"한다고 할 때, 특별히 반대되는 기재가 없는 한 다른 부분을 배제하는 것이 아니며 다른 부분을 더 포함할 수 있다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 다른 부분이 위치하는 경우도 포함한다. 층, 막, 영역, 판 등의 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 위치하지 않는 것을 의미한다. In addition, when a certain part "includes" another part throughout the specification, the other part is not excluded and other parts may be further included unless otherwise stated. Further, when a part such as a layer, film, region, plate, etc. is said to be "on" another part, this includes not only the case where the other part is "directly above", but also the case where the other part is located in the middle. When a part such as a layer, a film, a region, or a plate is "directly over" another part, it means that no other part is located in the middle.

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 따른 태양 전지 및 이의 제조 방법을 상세하게 설명한다. Hereinafter, a solar cell and a manufacturing method thereof according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 실시예에 따른 태양 전지를 도시한 단면도이다. 1 is a cross-sectional view showing a solar cell according to an embodiment of the present invention.

도 1을 참조하면, 본 실시예에 따른 태양 전지(100)는, 베이스 영역(10)을 포함하는 반도체 기판(110)과, 반도체 기판(110) 위에 형성되는 터널링막(52, 54)과, 터널링막(52, 54) 위에 형성되는 도전형 영역(20, 30)과, 도전형 영역(20, 30)에 연결되는 전극(42, 44)을 포함한다. 여기서, 터널링막(52, 54)은 반도체 기판(110)의 제1 면(이하 "전면") 위에 형성되는 제1 터널링막(52) 및 반도체 기판(110)의 제2 면(이하 "후면") 위에 형성되는 제2 터널링막(54)을 포함할 수 있다. 도전형 영역(20, 30)은 반도체 기판(110)의 일면 쪽에서 제1 터널링막(52) 위에 형성되는 제1 도전형 영역(20) 및 반도체 기판(110)의 타면 쪽에서 제2 터널링막(54) 위에 형성되는 제2 도전형 영역(30)을 포함할 수 있다. 그리고 전극(42, 44)은 제1 도전형 영역(20)에 연결되는 제1 전극(42) 및 제2 도전형 영역(30)에 연결되는 제2 전극(44)을 포함할 수 있다. 본 실시예에서는 반도체 기판(110)의 표면(즉, 전면 및/또는 후면)에, 제1 요철부(112a, 114a)과, 제1 요철부(112a, 114a)보다 작은 평균 크기를 가지는 제2 요철부(112b, 114b)을 포함하는 요철(112, 114)이 형성된다. 이를 좀더 상세하게 설명한다. Referring to FIG. 1, the solar cell 100 according to the present embodiment includes a semiconductor substrate 110 including a base region 10, tunneling films 52 and 54 formed on the semiconductor substrate 110, Conductive regions 20 and 30 formed on the tunneling layers 52 and 54 and electrodes 42 and 44 connected to the conductive regions 20 and 30 are included. Here, the tunneling layers 52 and 54 are the first tunneling layer 52 formed on the first surface (hereinafter "front") of the semiconductor substrate 110 and the second surface of the semiconductor substrate 110 (hereinafter "rear surface"). ) May include a second tunneling layer 54 formed on it. The conductivity-type regions 20 and 30 include a first conductivity-type region 20 formed on the first tunneling film 52 on one side of the semiconductor substrate 110 and a second tunneling film 54 on the other side of the semiconductor substrate 110. ) May include a second conductivity-type region 30 formed on it. In addition, the electrodes 42 and 44 may include a first electrode 42 connected to the first conductivity type region 20 and a second electrode 44 connected to the second conductivity type region 30. In this embodiment, on the surface (ie, front and/or rear surface) of the semiconductor substrate 110, the first uneven portions 112a and 114a, and the second having an average size smaller than that of the first uneven portions 112a and 114a. The irregularities 112 and 114 including the irregularities 112b and 114b are formed. This will be described in more detail.

반도체 기판(110)은 결정질 반도체로 구성될 수 있다. 일 예로, 반도체 기판(110)은 단결정 또는 다결정 반도체(일 예로, 단결정 또는 다결정 실리콘)로 구성될 수 있다. 특히, 반도체 기판(110)은 단결정 반도체(예를 들어, 단결정 반도체 웨이퍼, 좀더 구체적으로는, 단결정 실리콘 웨이퍼)로 구성될 수 있다. 이와 같이 반도체 기판(110)이 단결정 반도체(예를 들어, 단결정 실리콘)으로 구성되면, 태양 전지(100)가 단결정 반도체 태양 전지(예를 들어, 단결정 실리콘 태양 전지)를 구성하게 된다. 이와 같이 결정성이 높아 결함이 적은 결정질 반도체로 구성되는 반도체 기판(110)을 기반으로 하는 태양 전지(100)는 우수한 전기적 특성을 가질 수 있다. The semiconductor substrate 110 may be formed of a crystalline semiconductor. For example, the semiconductor substrate 110 may be formed of a single crystal or polycrystalline semiconductor (for example, single crystal or polycrystalline silicon). In particular, the semiconductor substrate 110 may be composed of a single crystal semiconductor (eg, a single crystal semiconductor wafer, more specifically, a single crystal silicon wafer). In this way, when the semiconductor substrate 110 is composed of a single crystal semiconductor (eg, single crystal silicon), the solar cell 100 constitutes a single crystal semiconductor solar cell (eg, a single crystal silicon solar cell). The solar cell 100 based on the semiconductor substrate 110 made of a crystalline semiconductor having high crystallinity and low defects may have excellent electrical characteristics.

본 실시예에서는 반도체 기판(110)에 별도의 도핑 영역이 형성되지 않고 반도체 기판(110)이 베이스 영역(10)만으로 구성될 수 있다. 이와 같이 반도체 기판(110)에 별도의 도핑 영역이 형성되지 않으면, 도핑 영역을 형성할 때 발생할 수 있는 반도체 기판(110)의 손상, 결함 증가 등이 방지되어 반도체 기판(110)이 우수한 패시베이션 특성을 가질 수 있다. 이에 의하여 반도체 기판(110)의 표면에서 발생하는 표면 재결합을 최소화할 수 있다. In the present embodiment, a separate doped region is not formed on the semiconductor substrate 110, and the semiconductor substrate 110 may be formed of only the base region 10. In this way, if a separate doped region is not formed on the semiconductor substrate 110, damage to the semiconductor substrate 110 that may occur when the doped region is formed and an increase in defects are prevented, so that the semiconductor substrate 110 has excellent passivation characteristics. I can have it. Accordingly, surface recombination occurring on the surface of the semiconductor substrate 110 can be minimized.

반도체 기판(110) 또는 베이스 영역(10)은 제2 도전형 도펀트를 포함하는 결정질 반도체로 구성될 수 있다. 제2 도전형은 n형 또는 p형일 수 있다. 반도체 기판(110) 또는 베이스 영역(10)이 n형을 가지는 경우에는 반도체 기판(110) 또는 베이스 영역(10)이 5족 원소인 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등이 도핑된 단결정 또는 다결정 반도체로 이루어질 수 있다. 반도체 기판(110) 또는 베이스 영역(10)이 p형을 가지는 경우에는 반도체 기판(110) 또는 베이스 영역(10)이 3족 원소인 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등이 도핑된 단결정 또는 다결정 반도체로 이루어질 수 있다. The semiconductor substrate 110 or the base region 10 may be formed of a crystalline semiconductor including a second conductivity type dopant. The second conductivity type may be n-type or p-type. When the semiconductor substrate 110 or the base region 10 has an n-type, the semiconductor substrate 110 or the base region 10 is a group 5 element such as phosphorus (P), arsenic (As), bismuth (Bi), and antimony. It may be made of a single crystal or polycrystalline semiconductor doped with (Sb) or the like. When the semiconductor substrate 110 or the base region 10 has a p-type, the semiconductor substrate 110 or the base region 10 is a group 3 element boron (B), aluminum (Al), gallium (Ga), and indium. It may be made of a single crystal or polycrystalline semiconductor doped with (In) or the like.

본 실시예에서 반도체 기판(110)의 전면 및/또는 후면은 텍스쳐링(texturing)에 의하여 형성된 요철(112, 114)을 가질 수 있다. 이와 같은 텍스쳐링에 의해 반도체 기판(110)의 전면 및/또는 후면에 요철(112, 114)이 형성되면, 반도체 기판(110)의 전면 및/또는 후면을 통하여 입사되는 광의 반사도를 저하할 수 있다. 따라서 베이스 영역(10)과 제1 도전형 영역(20)에 의하여 형성된 pn 접합(일 예로, pn 터널 접합)에 도달하는 광량을 증가시킬 수 있어, 광 손실을 최소화할 수 있다. In this embodiment, the front surface and/or the rear surface of the semiconductor substrate 110 may have irregularities 112 and 114 formed by texturing. When the irregularities 112 and 114 are formed on the front and/or rear surfaces of the semiconductor substrate 110 by such texturing, the reflectivity of light incident through the front and/or rear surfaces of the semiconductor substrate 110 may be reduced. Accordingly, the amount of light reaching the pn junction (for example, a pn tunnel junction) formed by the base region 10 and the first conductivity type region 20 can be increased, thereby minimizing light loss.

좀더 구체적으로, 본 실시예에서는 요철(112, 114)은 반도체 기판(110)의 전면(또는 전면 쪽 표면)에 형성되는 제1 요철(112)과 반도체 기판(110)의 후면(후면 쪽 표면)에 형성되는 제2 요철(114)을 포함할 수 있다. 이에 의하여 반도체 기판(110)의 전면 및 후면으로 입사하는 광의 반사를 모두 방지할 수 있어, 본 실시예와 같은 양면 수광형(bi-facial) 구조를 가지는 태양 전지(100)에서의 광 손실을 효과적으로 감소할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 제1 요철(112) 및 제2 요철(114) 중 어느 하나만 형성되는 것도 가능하다. More specifically, in this embodiment, the irregularities 112 and 114 are the first irregularities 112 formed on the front surface (or the front surface) of the semiconductor substrate 110 and the rear surface (the rear surface) of the semiconductor substrate 110 It may include a second irregularities 114 formed in. Accordingly, it is possible to prevent both reflection of light incident on the front and rear surfaces of the semiconductor substrate 110, thereby effectively reducing light loss in the solar cell 100 having a bi-facial structure as in this embodiment. Can decrease. However, the present invention is not limited thereto, and only one of the first irregularities 112 and the second irregularities 114 may be formed.

반도체 기판(110)의 전면에 위치하는 제1 요철(112)은 광학적 손실을 최소화할 수 있도록 제1 요철부(112a) 및 제2 요철부(112b)을 포함할 수 있다. 제2 요철부(112b)는 제1 요철부(112a) 위에, 좀더 상세하게는, 제1 요철부(112a)를 구성하는 외면 위에 형성되며 해당 제1 요철부(112a)보다 작은 크기를 가질 수 있다. 이에 따라 제2 요철부(112b)의 평균 크기는 제1 요철부(112a)의 평균 크기보다 작을 수 있고, 제2 요철부(112b)는 제1 요철부(112a)를 구성하는 각각의 외면 위에 적어도 하나 이상, 예를 들어, 복수 개 위치할 수 있다. 이와 같은 제1 요철부(112a)와 제2 요철부(112b)는 서로 다른 방법에 의하여 형성될 수 있다. The first unevenness 112 positioned on the front surface of the semiconductor substrate 110 may include a first uneven portion 112a and a second uneven portion 112b to minimize optical loss. The second uneven portion 112b is formed on the first uneven portion 112a, more specifically, on the outer surface constituting the first uneven portion 112a, and may have a size smaller than that of the first uneven portion 112a. have. Accordingly, the average size of the second uneven portion 112b may be smaller than the average size of the first uneven portion 112a, and the second uneven portion 112b is on each outer surface constituting the first uneven portion 112a. At least one or more, for example, may be located in plurality. The first uneven portion 112a and the second uneven portion 112b may be formed by different methods.

제1 요철부(112a)의 외면은 특정한 결정면들로 구성될 수 있다. 일 예로, 제1 요철부(112a)는 (111)면인 4개의 외면에 의하여 형성되는 대략적인 피라미드 형상을 가질 수 있다. The outer surface of the first uneven portion 112a may be formed of specific crystal surfaces. For example, the first uneven portion 112a may have an approximate pyramid shape formed by four outer surfaces that are (111) surfaces.

제1 요철부(112a)의 평균 크기(일 예로, 제1 요철부(112a)의 높이의 평균 값)는 마이크로미터 수준(예를 들어, 1um 내지 1mm)일 수 있는데, 일 예로, 대략 10um 내지 30um일 수 있다. 평균 크기가 10um 미만인 제1 요철부(112a)의 제조가 어려울 수 있고, 제1 요철부(112a)의 평균 크기를 30um 이하로 형성하면 반사 방지 효과를 향상할 수 있다. 그리고 제1 요철부(112a)의 크기의 편차는 상대적으로 큰 제1 편차를 가질 수 있다. The average size of the first uneven portion 112a (for example, the average value of the height of the first uneven portion 112a) may be in the micrometer level (for example, 1 um to 1 mm), for example, about 10 um to It can be 30um. It may be difficult to manufacture the first uneven portion 112a having an average size of less than 10 μm, and when the average size of the first uneven portion 112a is formed to be 30 μm or less, the anti-reflection effect may be improved. In addition, a variation in the size of the first uneven portion 112a may have a relatively large first variation.

이와 같은 제1 요철부(112a)는 습식 식각에 의한 비등방 식각에 의하여 형성될 수 있다. 습식 식각에 의하여 제1 요철부(112a)를 형성하면, 간단한 공정에 의하여 짧은 시간 내에 제1 요철부(112a)를 형성할 수 있다. 습식 식각에 의하여 제1 요철부(112a)를 형성하는 공정에 대해서는 추후에 좀더 상세하게 설명한다. 본 발명이 상술한 제1 요철부(112a)의 형상, 평균 크기, 크기 편차 등에 한정되는 것은 아니며, 제1 요철부(112a)의 형상, 평균 크기, 크기 편차 등은 다양하게 변형될 수 있다. The first uneven portion 112a may be formed by anisotropic etching by wet etching. When the first uneven portion 112a is formed by wet etching, the first uneven portion 112a can be formed in a short time by a simple process. The process of forming the first uneven portion 112a by wet etching will be described in more detail later. The present invention is not limited to the shape, average size, and size variation of the first uneven portion 112a described above, and the shape, average size, and size variation of the first uneven portion 112a may be variously modified.

제2 요철부(112b)는 제1 요철부(112a)의 외면(예를 들어, (111) 면) 상에 형성될 수 있다. 여기서, 제2 요철부(112b)는 적어도 일부가 라운드진 형상을 가질 수 있는데, 일 예로, 상부가 라운드지게 형성될 수 있다. 이와 함께 제1 요철부(112a)의 상부도 라운드지게 형성될 수 있다. 즉, 피라미드의 상부 부분이 라운드지게 형성될 수 있다. 이와 같이 제1 요철부(112a) 및/또는 제2 요철부(114a)의 상부가 라운드지게 형성되면 요철(112) 형성 시 발생될 수 있는 손상 등이 제거되어 패시베이션 특성이 우수할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 요철부(112a) 및 제2 요철부(112b)가 뾰족한 단부를 가지는 형상을 가질 수도 있다. The second uneven portion 112b may be formed on an outer surface (eg, (111) surface) of the first uneven portion 112a. Here, at least a portion of the second uneven portion 112b may have a rounded shape, and for example, the upper portion may be formed to be rounded. In addition, the upper portion of the first uneven portion 112a may be formed to be rounded. That is, the upper portion of the pyramid may be formed to be round. In this way, when the upper portion of the first uneven portion 112a and/or the second uneven portion 114a is formed to be rounded, damage that may occur during formation of the uneven portion 112 may be removed, and thus passivation characteristics may be excellent. However, the present invention is not limited thereto, and the first uneven portion 112a and the second uneven portion 112b may have a shape having a pointed end.

제2 요철부(112b)의 평균 크기(일 예로, 제2 요철부(112b)의 높이의 평균 값)는 나노미터 수준(예를 들어, 1nm 내지 1um)일 수 있는데, 일 예로, 대략 200nm 내지 500nm의 크기를 가질 수 있다. 이와 같이 제1 요철부(112a) 위에 이보다 작은 크기의 제2 요철부(112b)를 형성하게 되면 반사 방지 효과를 향상할 수 있다. 평균 크기가 200nm 미만인 제2 요철부(112b)는 제조가 어려울 수 있고, 제2 요철부(112b)의 평균 크기를 500nm 이하로 형성하면 반사 방지 효과를 좀더 향상할 수 있다. 제2 요철부(112b)의 크기 편차는 제1 편차보다 작은 제2 편차를 가질 수 있다. 이는 제2 요철부(112b)의 평균 크기가 더 작기 때문이기도 하며, 제2 요철부(112b)의 공정이 등방성 식각에 의하여 이루어지기 때문이기도 하다. 이와 같이 본 실시예에서는 균일하고 미세한 제2 요철부(112b)가 제1 요철부(112a)의 외면 상에 형성된다. The average size of the second uneven portion 112b (for example, the average value of the height of the second uneven portion 112b) may be in the nanometer level (for example, 1 nm to 1 um), for example, about 200 nm to It may have a size of 500 nm. In this way, when the second uneven portion 112b having a smaller size is formed on the first uneven portion 112a, the anti-reflection effect can be improved. The second uneven portion 112b having an average size of less than 200 nm may be difficult to manufacture, and when the average size of the second uneven portion 112b is formed to be 500 nm or less, the anti-reflection effect may be further improved. The size deviation of the second uneven portion 112b may have a second deviation smaller than the first deviation. This is also because the average size of the second uneven portion 112b is smaller, and it is also because the process of the second uneven portion 112b is performed by isotropic etching. As described above, in this embodiment, the uniform and fine second uneven portion 112b is formed on the outer surface of the first uneven portion 112a.

이와 같은 제2 요철부(112b)는 건식 식각에 의하여 등방 식각하여 형성될 수 있다. 건식 식각으로는, 일 예로, 반응성 이온 식각(reactive ion etching, IRE)이 사용될 수 있다. 반응성 이온 식각에 의하면 제2 요철부(112b)를 미세하고 균일하게 형성할 수 있다. 선택적으로, 반응성 이온 식각 이후에 습식 식각을 수행하면, 상술한 바와 같이, 제2 요철부(112b)의 상부를 라운드진 형상으로 형성할 수 있다. 제2 요철부(112b)를 형성하는 공정에 대해서는 추후에 좀더 상세하게 설명한다. 본 발명이 상술한 제2 요철부(112b)의 형상, 평균 크기, 크기 편차 등에 한정되는 것은 아니며, 제2 요철부(112b)의 형상, 평균 크기, 크기 편차 등은 다양하게 변형될 수 있다.The second uneven portion 112b may be formed by isotropic etching by dry etching. As the dry etching, for example, reactive ion etching (IRE) may be used. By reactive ion etching, the second uneven portion 112b may be finely and uniformly formed. Optionally, if wet etching is performed after the reactive ion etching, as described above, the upper portion of the second uneven portion 112b may be formed in a rounded shape. The process of forming the second uneven portion 112b will be described in more detail later. The present invention is not limited to the shape, average size, and size variation of the second uneven portion 112b described above, and the shape, average size, and size variation of the second uneven portion 112b may be variously modified.

본 실시예에서 반도체 기판(110)의 후면에 형성되는 제2 요철(114)은 제1 요철부(114a) 및 제2 요철부(114b)를 구비할 수 있다. 제2 요철(114)의 제1 및 제2 요철부(114a, 114b)에 대한 설명은 제1 요철(112)의 제1 및 제2 요철부(112a 112b)에 대한 설명이 그대로 적용될 수 있으므로, 이에 대한 상세한 설명을 생략한다.In this embodiment, the second unevenness 114 formed on the rear surface of the semiconductor substrate 110 may include a first uneven portion 114a and a second uneven portion 114b. The description of the first and second uneven portions 114a and 114b of the second unevenness 114 can be applied as it is to the first and second uneven portions 112a and 112b of the first unevenness 112. Detailed description of this will be omitted.

그러나 본 발명이 이에 한정되는 것은 아니며, 제2 요철(114)이 제1 요철부(114a)만으로 구성되고, 제2 요철부(114b)을 구비하지 않을 수 있다. 이와 같이 반도체 기판(110)의 제2 요철(114)이 제1 요철부(114a)만을 구비하여 제1 및 제2 요철부(112a, 112b)를 가지는 제1 요철(112)과 다른 형상을 가지면, 제1 요철(112)에 의하여 광의 입사량이 많은 반도체 기판(110)의 전면에서의 반사를 효과적으로 방지할 수 있고, 제2 요철(114)은 간단한 구조를 가지도록 하여 태양 전지(100)의 제조 공정을 단순화할 수 있다. 또는, 반도체 기판(110)의 전면에 형성된 제1 요철(112)이 제1 요철부(112a)만을 구비하고 제2 요철부(112b)를 구비하지 않을 수도 있다. 그 외의 다양한 변형이 가능하다. However, the present invention is not limited thereto, and the second uneven portion 114 may be composed of only the first uneven portion 114a, and may not include the second uneven portion 114b. As described above, if the second unevenness 114 of the semiconductor substrate 110 has only the first unevenness portion 114a and has a different shape from the first unevenness 112 having the first and second unevennesses 112a and 112b, , The first unevenness 112 can effectively prevent reflection on the front surface of the semiconductor substrate 110 with a large incident amount of light, and the second unevenness 114 has a simple structure to manufacture the solar cell 100 The process can be simplified. Alternatively, the first uneven portion 112 formed on the front surface of the semiconductor substrate 110 may include only the first uneven portion 112a and not the second uneven portion 112b. Other variations are possible.

반도체 기판(110)의 전면 위에는 제1 터널링막(52)이 형성된다. 제1 터널링막(52)에 의하여 반도체 기판(110)의 전면의 패시베이션 특성을 향상할 수 있으며 생성된 캐리어는 터널링 효과에 의하여 원활하게 전달되도록 할 수 있다. 이러한 제1 터널링막(52)은 캐리어가 터널링 될 수 있는 다양한 물질을 포함할 수 있는데, 일례로, 질화물, 반도체, 전도성 고분자 등을 포함할 수 있다. 예를 들어, 제1 터널링막(52)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화 질화물, 진성 비정질 반도체(일 예로, 진성 비정질 실리콘), 진성 다결정 반도체(일 예로, 진성 다결정 실리콘) 등을 포함할 수 있다. 이때, 제1 터널링막(52)이 진성 비정질 반도체를 포함하면, 제1 터널링막(52)이 반도체 기판(110)과 유사한 특성을 가지기 때문에 반도체 기판(110)의 표면 특성을 좀더 효과적으로 향상할 수 있다. 이에 의하여 반도체 기판(110)의 표면에서 발생할 수 있는 표면 재결합을 방지하여 패시베이션 특성을 향상할 수 있다. A first tunneling layer 52 is formed on the front surface of the semiconductor substrate 110. The first tunneling layer 52 can improve the passivation characteristic of the front surface of the semiconductor substrate 110 and the generated carriers can be smoothly transferred by the tunneling effect. The first tunneling layer 52 may include various materials through which carriers can be tunneled, and for example, may include nitride, semiconductor, conductive polymer, and the like. For example, the first tunneling layer 52 may include silicon oxide, silicon nitride, silicon oxynitride, intrinsic amorphous semiconductor (for example, intrinsic amorphous silicon), intrinsic polycrystalline semiconductor (for example, intrinsic polycrystalline silicon), and the like. have. At this time, if the first tunneling layer 52 includes an intrinsic amorphous semiconductor, since the first tunneling layer 52 has similar characteristics to the semiconductor substrate 110, the surface characteristics of the semiconductor substrate 110 can be more effectively improved. have. Accordingly, surface recombination that may occur on the surface of the semiconductor substrate 110 may be prevented, thereby improving passivation characteristics.

이때, 제1 터널링막(52)은 반도체 기판(110)의 전면에 전체적으로 형성될 수 있다. 이에 따라 반도체 기판(110)의 전면을 전체적으로 패시베이션할 수 있고, 별도의 패터닝 없이 쉽게 형성될 수 있다.In this case, the first tunneling layer 52 may be entirely formed on the entire surface of the semiconductor substrate 110. Accordingly, the entire surface of the semiconductor substrate 110 can be completely passivated, and can be easily formed without additional patterning.

터널링 효과를 충분하게 구현할 수 있도록 제1 터널링막(52)의 두께는 5nm 이하일 수 있고, 0.5nm 내지 5nm(일례로, 1nm 내지 4nm)일 수 있다. 제1 터널링막(52)의 두께가 5nm를 초과하면 터널링이 원할하게 일어나지 않아 태양 전지(100)가 작동하지 않을 수 있고, 제1 터널링막(52)의 두께가 0.5nm 미만이면 원하는 품질의 제1 터널링막(52)을 형성하기에 어려움이 있을 수 있다. 터널링 효과를 좀더 향상하기 위해서는 제1 터널링막(52)의 두께가 1nm 내지 4nm일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 터널링막(52)의 두께가 달라질 수 있다.To sufficiently implement the tunneling effect, the thickness of the first tunneling layer 52 may be 5 nm or less, and may be 0.5 nm to 5 nm (for example, 1 nm to 4 nm). If the thickness of the first tunneling film 52 exceeds 5 nm, the solar cell 100 may not operate because tunneling does not occur smoothly, and if the thickness of the first tunneling film 52 is less than 0.5 nm, the desired quality can be obtained. 1 There may be difficulty in forming the tunneling layer 52. In order to further improve the tunneling effect, the thickness of the first tunneling layer 52 may be 1 nm to 4 nm. However, the present invention is not limited thereto, and the thickness of the first tunneling layer 52 may vary.

제1 터널링막(52) 위에는 반도체 기판(110) 또는 베이스 영역(10)과 반대되는 제1 도전형을 가지는 제1 도전형 영역(20)이 형성될 수 있다. 제1 도전형 영역(20)은 반도체 기판(110) 또는 베이스 영역(10)과 pn 접합(일 예로, pn 터널 접합)을 형성하여 광전 변환에 의하여 캐리어를 생성하는 에미터 영역을 구성한다. A first conductivity type region 20 having a first conductivity type opposite to the semiconductor substrate 110 or the base region 10 may be formed on the first tunneling layer 52. The first conductivity type region 20 forms an emitter region that generates carriers by photoelectric conversion by forming a pn junction (for example, a pn tunnel junction) with the semiconductor substrate 110 or the base region 10.

제1 터널링막(52) 위에서 반도체 기판(110)과 별개로 형성되는 제1 도전형 영역(20)은 반도체 기판(110)과 다른 결정 구조를 가질 수 있다. 즉, 제1 도전형 영역(20)은 증착 등의 다양한 방법에 의하여 제1 터널링막(52) 위에 쉽게 형성될 수 있는 비정질 반도체, 미세 결정 반도체, 또는 다결정 반도체(일 예로, 비정질 실리콘, 미세 결정 실리콘, 다결정 실리콘, 비정질 탄화규소, 미세 결정 탄화규소, 다결정 탄화규소) 등을 포함할 수 있다. 이에 따라 제1 도전형 영역(20)은 제1 도전형 도펀트를 포함하는 비정질 반도체, 미세 결정 반도체, 또는 다결정 반도체(일 예로, 비정질 실리콘, 미세 결정 실리콘, 다결정 실리콘, 비정질 탄화규소, 미세 결정 탄화 규소, 다결정 탄화규소) 등으로 구성될 수 있다. 제1 도전형 도펀트는 제1 도전형 영역(20)을 형성하기 위한 반도체층을 형성할 때 포함되도록 하거나, 반도체층을 형성한 후에 열 확산법, 이온 주입법, 레이저 도핑법 등의 다양한 도핑 방법을 수행하여 반도체층에 포함되도록 할 수 있다. The first conductivity type region 20 formed separately from the semiconductor substrate 110 on the first tunneling layer 52 may have a crystal structure different from that of the semiconductor substrate 110. That is, the first conductivity type region 20 is an amorphous semiconductor, a microcrystalline semiconductor, or a polycrystalline semiconductor (for example, amorphous silicon, microcrystalline semiconductor) that can be easily formed on the first tunneling layer 52 by various methods such as deposition. Silicon, polycrystalline silicon, amorphous silicon carbide, microcrystalline silicon carbide, polycrystalline silicon carbide), and the like. Accordingly, the first conductivity type region 20 is an amorphous semiconductor, a microcrystalline semiconductor, or a polycrystalline semiconductor (for example, amorphous silicon, microcrystalline silicon, polycrystalline silicon, amorphous silicon carbide, microcrystalline carbonization) including the first conductivity type dopant. Silicon, polycrystalline silicon carbide) and the like. The first conductivity type dopant is included when forming the semiconductor layer for forming the first conductivity type region 20, or after forming the semiconductor layer, various doping methods such as thermal diffusion, ion implantation, and laser doping are performed. Thus, it can be included in the semiconductor layer.

여기서, 제1 도전형 영역(20)이 제1 도전형 도펀트를 포함하고, 반도체 기판(110)을 구성하는 물질(일 예로, 실리콘) 또는 제1 터널링막(52)(특히, 비정질 실리콘)과 다른 물질(일 예로, 탄화 규소)를 포함하게 되면, 즉, 제1 도전형 영역(20)이 비정질 탄화규소, 미세 결정 탄화규소, 다결정 탄화규소 등을 포함하게 되면, 제1 도전형 영역(20)의 에너지 밴드갭을 반도체 기판(110) 및 제1 터널링막(52)보다 크게 할 수 있다. 예를 들어, 제1 도전형 영역(20)이 제1 도전형 도펀트를 가지는 비정질 탄화규소를 포함하면 에너지 밴드갭이 2.5eV 내지 3.0eV일 수 있다. 여기서, 제1 도전형 영역(20)의 에너지 밴드갭이 2.5eV 미만이면, 큰 에너지 밴드갭에 의한 효과가 충분하지 않을 수 있고, 제1 도전형 영역(20)의 에너지 밴드갭을 3.0eV을 초과하도록 형성하기엔 어려움이 있을 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 도전형 영역(20)의 에너지 밴드갭을 상대적으로 크게 할 수 있는 다양한 물질로 제1 도전형 영역(20)을 형성할 수 있다. Here, the first conductivity-type region 20 includes a first conductivity-type dopant, and a material constituting the semiconductor substrate 110 (for example, silicon) or the first tunneling film 52 (especially, amorphous silicon) and When other materials (for example, silicon carbide) are included, that is, when the first conductivity type region 20 includes amorphous silicon carbide, microcrystalline silicon carbide, polycrystalline silicon carbide, etc., the first conductivity type region 20 The energy band gap of) may be larger than that of the semiconductor substrate 110 and the first tunneling layer 52. For example, when the first conductivity type region 20 includes amorphous silicon carbide having a first conductivity type dopant, the energy band gap may be 2.5 eV to 3.0 eV. Here, if the energy band gap of the first conductivity type region 20 is less than 2.5 eV, the effect of the large energy band gap may not be sufficient, and the energy band gap of the first conductivity type region 20 is 3.0 eV. There may be difficulties in shaping it to exceed. However, the present invention is not limited thereto, and the first conductivity type region 20 may be formed of various materials capable of relatively increasing the energy band gap of the first conductivity type region 20.

이와 같이 제1 도전형 영역(20)의 에너지 밴드갭이 크면, 이종 접합 전계(hetero-junction filed)에 의한 패시베이션 특성이 극대화될 수 있다. 즉, 제1 터널링막(52)을 구비하는 구조에서 이종 접합을 형성하는 제1 도전형 영역(20)으로 넓은 에너지 밴드갭을 가지는 물질을 사용하면, 밴드 오프셋(band offset) 효과가 발생하여 소수 캐리어(minority carrier)의 이동을 방지하고 다수 캐리어(majority carrier)의 밴드갭 미스매치(mismatch)에 의한 터널링 확률을 증가시킬 수 있다. As such, when the energy band gap of the first conductivity type region 20 is large, passivation characteristics due to a hetero-junction filed can be maximized. That is, when a material having a wide energy band gap is used as the first conductivity type region 20 forming a heterojunction in a structure including the first tunneling layer 52, a band offset effect occurs, and thus a small number of Movement of a minority carrier may be prevented and a tunneling probability due to a band gap mismatch of a majority carrier may be increased.

제1 도전형은 p형 또는 n형일 수 있다. 제1 도전형 영역(20)이 p형을 가지는 경우에는 제1 도전형 도펀트가 3족 원소인 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등일 수 있고, 제1 도전형 영역(20)이 n형을 가지는 경우에는 제1 도전형 도펀트가 5족 원소인 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 다양한 물질이 제1 도전형 도펀트로 사용될 수 있다. The first conductivity type may be p-type or n-type. When the first conductivity-type region 20 has a p-type, the first conductivity-type dopant may be boron (B), aluminum (Al), gallium (Ga), indium (In), etc., which are Group 3 elements, and When the conductivity-type region 20 has an n-type, the first conductivity-type dopant may be a group 5 element such as phosphorus (P), arsenic (As), bismuth (Bi), antimony (Sb), or the like. However, the present invention is not limited thereto, and various materials may be used as the first conductivity type dopant.

반도체 기판(110)의 후면 위에는 제2 터널링막(54)이 위치할 수 있다. 제2 터널링막(54)의 역할, 물질, 두께 등은 제1 터널링막(52)에 관한 설명이 적용될 수 있으므로, 이에 대한 상세한 설명을 생략한다. A second tunneling layer 54 may be positioned on the rear surface of the semiconductor substrate 110. The role, material, thickness, etc. of the second tunneling layer 54 may be described with respect to the first tunneling layer 52, and thus a detailed description thereof will be omitted.

제2 터널링막(54) 위에는 반도체 기판(110) 또는 베이스 영역(10)과 동일한 제2 도전형을 가지면서 제2 도전형 도펀트의 도핑 농도가 반도체 기판(110) 또는 베이스 영역(10)보다 높은 제2 도전형 영역(30)이 형성될 수 있다. 제2 도전형 영역(30)은 후면 전계(back surface field)를 형성하여 반도체 기판(110)의 표면(좀더 정확하게는, 반도체 기판(110)의 후면)에서 재결합에 의하여 캐리어가 손실되는 것을 방지하는 후면 전계 영역을 구성한다.The second tunneling layer 54 has the same second conductivity type as the semiconductor substrate 110 or the base region 10 and the doping concentration of the second conductivity type dopant is higher than that of the semiconductor substrate 110 or the base region 10. A second conductivity type region 30 may be formed. The second conductivity type region 30 forms a back surface field to prevent loss of carriers due to recombination on the surface of the semiconductor substrate 110 (more precisely, the rear surface of the semiconductor substrate 110). It constitutes the rear electric field area.

제2 도전형 영역(30)은 제1 도전형 영역(20)과 반대되는 제2 도전형 도펀트를 구비하는 것을 제외하고는, 제1 도전형 영역(20)과 결정 구조, 물질 등이 동일 또는 유사하므로 제1 도전형 영역(20)에 대한 설명이 적용될 수 있다. The second conductivity-type region 30 has the same crystal structure, material, etc. as the first conductivity-type region 20, except that the second conductivity-type dopant is opposite to the first conductivity-type region 20. Since they are similar, a description of the first conductivity type region 20 may be applied.

제2 도전형은 n형 또는 p형일 수 있다. 제2 도전형 영역(30)이 n형을 가지는 경우에는 제2 도전형 도펀트가 5족 원소인 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등일 수 있고, 제2 도전형 영역(30)이 p형을 가지는 경우에는 제2 도전형 도펀트가 3족 원소인 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 다양한 물질이 제2 도전형 도펀트로 사용될 수 있다. The second conductivity type may be n-type or p-type. When the second conductivity-type region 30 has an n-type, the second conductivity-type dopant may be a group 5 element such as phosphorus (P), arsenic (As), bismuth (Bi), antimony (Sb), and the like. When the conductivity-type region 30 has a p-type, the second conductivity-type dopant may be boron (B), aluminum (Al), gallium (Ga), or indium (In), which are Group III elements. However, the present invention is not limited thereto, and various materials may be used as the second conductivity type dopant.

도전형 영역(20, 30) 위에는 이에 연결되는 전극(42, 44)이 위치한다. 전극(42, 44)은, 제1 도전형 영역(20) 위에서 제1 도전형 영역(20)에 연결되는 제1 전극(42)과, 제2 도전형 영역(30) 위에서 제2 도전형 영역(30)에 연결되는 제2 전극(44)을 포함할 수 있다. Electrodes 42 and 44 connected thereto are positioned on the conductive regions 20 and 30. The electrodes 42 and 44 include a first electrode 42 connected to the first conductivity type region 20 on the first conductivity type region 20 and a second conductivity type region above the second conductivity type region 30. A second electrode 44 connected to 30 may be included.

제1 전극(42)은 제1 도전형 영역(20) 위에 차례로 적층되는 제1 전극층(421) 및 제2 전극층(422)을 포함할 수 있다. 상술한 바와 같이 반도체 기판(110)의 전면 위에 제1 터널링막(52)을 형성하고 제1 터널링막(52) 위에 제1 도전형 영역(20)을 형성하는 경우에는, 반도체 기판(110)에서의 패시베이션 특성을 크게 향상할 수 있고, 가격이 비싼 반도체 기판(110)의 두께를 줄여 비용을 절감할 수 있으며, 낮은 공정 온도에서 태양 전지(100)를 제조할 수 있다. 그러나 제1 도전형 영역(20)의 결정성이 상대적으로 낮아 캐리어의 이동도(mobility)가 상대적으로 작을 수 있다. 이에 따라 본 실시예에서는 제1 전극(42)이 제1 전극층(421) 및 제2 전극층(422)을 구비하여 캐리어가 수평 방향으로 이동할 때의 저항을 줄이도록 한다. The first electrode 42 may include a first electrode layer 421 and a second electrode layer 422 sequentially stacked on the first conductivity type region 20. As described above, in the case where the first tunneling film 52 is formed on the front surface of the semiconductor substrate 110 and the first conductivity type region 20 is formed on the first tunneling film 52, the semiconductor substrate 110 The passivation characteristics of can be greatly improved, the thickness of the expensive semiconductor substrate 110 can be reduced to reduce cost, and the solar cell 100 can be manufactured at a low process temperature. However, since the crystallinity of the first conductivity type region 20 is relatively low, the mobility of the carrier may be relatively small. Accordingly, in the present embodiment, the first electrode 42 includes the first electrode layer 421 and the second electrode layer 422 to reduce resistance when the carrier moves in the horizontal direction.

여기서, 제1 전극층(421)은 제1 도전형 영역(20) 위에서 전체적으로 형성될 수 있다. 전체적으로 형성된다고 함은, 빈 공간 또는 빈 영역 없이 제1 도전형 영역(20)의 전체를 덮는 것뿐만 아니라, 불가피하게 일부 부분이 형성되지 않는 경우를 포함할 수 있다. 이와 같이 제1 전극층(421)이 제1 도전형 영역(20) 위에 전체적으로 형성되면, 캐리어가 제1 전극층(421)을 통하여 쉽게 제2 전극층(422)까지 도달할 수 있어, 수평 방향에서의 저항을 줄일 수 있다. Here, the first electrode layer 421 may be entirely formed on the first conductivity type region 20. Forming as a whole may include not only covering the entire first conductivity type region 20 without an empty space or empty region, but also a case in which a part of the first conductivity type region 20 is not unavoidably formed. In this way, when the first electrode layer 421 is entirely formed on the first conductivity type region 20, the carrier can easily reach the second electrode layer 422 through the first electrode layer 421, and thus resistance in the horizontal direction Can be reduced.

이와 같이 제1 전극층(421)이 제1 도전형 영역(20) 위에서 전체적으로 형성되므로 광을 투과할 수 있는 물질(투과성 물질)로 구성될 수 있다. 즉, 제1 전극층(421)은 투명 전도성 물질로 이루어져서 광의 투과를 가능하게 하면서 캐리어를 쉽게 이동할 수 있도록 한다. 이에 따라 제1 전극층(421)을 제1 도전형 영역(20) 위에 전체적으로 형성하여도 광의 투과를 차단하지 않는다. 일 예로, 제1 전극층(421)은 인듐 틴 산화물(indium tin oxide, ITO), 탄소 나노 튜브(carbon nano tube, CNT) 등을 포함할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 전극층(421) 그 외의 다양한 물질을 포함할 수 있다. In this way, since the first electrode layer 421 is entirely formed on the first conductivity type region 20, it may be made of a material (transmissive material) that can transmit light. That is, the first electrode layer 421 is made of a transparent conductive material so that light can be transmitted and carriers can be easily moved. Accordingly, even if the first electrode layer 421 is formed entirely on the first conductivity type region 20, transmission of light is not blocked. For example, the first electrode layer 421 may include indium tin oxide (ITO), carbon nanotubes (CNT), and the like. However, the present invention is not limited thereto, and various materials other than the first electrode layer 421 may be included.

제1 전극층(421) 위에 제2 전극층(422)이 형성될 수 있다. 일 예로, 제2 전극층(422)은 제1 전극층(421)에 접촉 형성되어 제1 전극(42)의 구조를 단순화할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 전극층(421)과 제2 전극층(422) 사이에 별도의 층이 존재하는 등의 다양한 변형이 가능하다. A second electrode layer 422 may be formed on the first electrode layer 421. For example, the second electrode layer 422 may be formed in contact with the first electrode layer 421 to simplify the structure of the first electrode 42. However, the present invention is not limited thereto, and various modifications such as the existence of a separate layer between the first electrode layer 421 and the second electrode layer 422 are possible.

제1 전극층(421) 위에 위치하는 제2 전극층(422)은 제1 전극층(421)보다 우수한 전기 전도도를 가지는 물질로 구성될 수 있다. 이에 의하여 제2 전극층(422)에 의한 캐리어 수집 효율, 저항 저감 등의 특성을 좀더 향상할 수 있다. 일 예로, 제2 전극층(422)은 우수한 전기 전도도를 가지는 불투명한 또는 제1 전극층(421)보다 투명도가 낮은 금속으로 구성될 수 있다. The second electrode layer 422 positioned on the first electrode layer 421 may be formed of a material having an electrical conductivity superior to that of the first electrode layer 421. Accordingly, characteristics such as carrier collection efficiency and resistance reduction by the second electrode layer 422 may be further improved. For example, the second electrode layer 422 may be formed of an opaque metal having excellent electrical conductivity or a metal having a lower transparency than the first electrode layer 421.

이와 같이 제2 전극층(422)은 불투명하거나 투명도가 낮아 광의 입사를 방해할 수 있으므로 쉐이딩 손실(shading loss)를 최소화할 수 있도록 일정한 패턴을 가질 수 있다. 이에 의하여 제2 전극층(422)이 형성되지 않은 부분으로 광이 입사할 수 있도록 한다. 제2 전극층(422)의 평면 형상은 도 2를 참조하여 추후에 좀더 상세하게 설명한다. As described above, since the second electrode layer 422 is opaque or has low transparency, it may interfere with the incidence of light, and thus may have a certain pattern to minimize shading loss. As a result, light can be incident to a portion where the second electrode layer 422 is not formed. The planar shape of the second electrode layer 422 will be described in more detail later with reference to FIG. 2.

제2 전극(44)은 제1 도전형 영역(20) 위에 차례로 적층되는 제1 전극층(441) 및 제2 전극층(442)을 포함할 수 있다. 제2 전극(44)이 제2 도전형 영역(30) 위에 위치한다는 점을 제외하고는 제2 전극(44)의 제1 및 제2 전극층(441, 442)의 역할, 물질, 형상 등이 제1 전극(42)의 제1 및 제2 전극층(421, 422)와 동일하므로 이에 대한 설명이 그대로 적용될 수 있다. The second electrode 44 may include a first electrode layer 441 and a second electrode layer 442 sequentially stacked on the first conductivity type region 20. The role, material, shape, etc. of the first and second electrode layers 441 and 442 of the second electrode 44 are different, except that the second electrode 44 is positioned on the second conductivity type region 30. Since it is the same as the first and second electrode layers 421 and 422 of the first electrode 42, the description may be applied as it is.

그리고 제1 전극(42)의 제1 전극층(421) 위에는 반사 방지막(22)이 위치할 수 있다. 일 예로, 반사 방지막(22)은 제1 전극층(421) 위에서 이와 접촉하여 위치할 수 있다. 그러면 간단한 구조에 의하여 반사도를 효과적으로 저감할 수 있다. In addition, an antireflection layer 22 may be positioned on the first electrode layer 421 of the first electrode 42. For example, the antireflection layer 22 may be positioned on the first electrode layer 421 in contact with the first electrode layer 421. Then, the reflectivity can be effectively reduced by a simple structure.

반사 방지막(22)은 제1 전극층(421)과 제2 전극층(422)이 연결(일 예로, 접촉)될 수 있도록 형성된 개구부(또는 개구부)(102)를 구비할 수 있다. 이때, 반사 방지막(22)은 제1 전극층(421)보다 작은 굴절률을 가지는 절연 물질을 포함할 수 있다. 이와 같이 제1 전극층(421) 위에 이보다 작은 굴절률을 가지는 반사 방지막(22)을 형성하면 제1 전극층(421)과 반사 방지막(22)이 이중의 반사 방지막의 역할을 수행하게 된다. 또한, 반사 방지막(22)이 절연 물질을 포함하면, 패턴을 가지는 제2 전극층(422)을 형성할 때 반사 방지막(22)을 마스크층과 같이 사용할 수 있으며 제1 전극층(421, 441)을 보호하는 보호층의 역할도 할 수 있다.The antireflection layer 22 may include an opening (or opening) 102 formed so that the first electrode layer 421 and the second electrode layer 422 can be connected (for example, contacted). In this case, the antireflection layer 22 may include an insulating material having a smaller refractive index than the first electrode layer 421. When the antireflection film 22 having a refractive index smaller than that is formed on the first electrode layer 421 as described above, the first electrode layer 421 and the antireflection film 22 function as a double antireflection film. In addition, if the antireflection film 22 includes an insulating material, the antireflection film 22 can be used as a mask layer when forming the second electrode layer 422 having a pattern, and protects the first electrode layers 421 and 441. It can also serve as a protective layer.

일 예로, 본 실시예에서 제1 전극층(421)의 굴절률이 1.9 내지 2.0이고, 반사 방지막(22)의 굴절률이 1.5 내지 1.6일 수 있다. 이러한 반사 방지막(22)은 실리콘 산화물을 포함할 수 있다. 그러면, 반사 방지막(22)이 원하는 굴절률을 가지면서 제1 전극층(421) 위에 쉽게 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 반사 방지막(22)이 그 외의 다양한 물질을 가질 수 있다. For example, in this embodiment, the refractive index of the first electrode layer 421 may be 1.9 to 2.0, and the refractive index of the antireflection layer 22 may be 1.5 to 1.6. The antireflection layer 22 may include silicon oxide. Then, the antireflection film 22 can be easily formed on the first electrode layer 421 while having a desired refractive index. However, the present invention is not limited thereto, and the anti-reflection layer 22 may have various other materials.

이때, 상대적으로 작은 굴절률을 가지는 반사 방지막(22)의 두께를 상대적으로 큰 굴절률을 가지는 제1 전극층(421)의 두께보다 작게 하면 굴절률 매칭에 의하여 반사도를 좀더 효과적으로 저감할 수 있다. 예를 들어, 제1 전극층(421)의 두께가 40nm 내지 90nm이고, 반사 방지막(22)의 두께가 30nm 내지 80nm일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 전극층(421) 및 반사 방지막(22)이 다양한 두께를 가질 수 있다. In this case, if the thickness of the antireflection layer 22 having a relatively small refractive index is smaller than the thickness of the first electrode layer 421 having a relatively large refractive index, the reflectivity can be more effectively reduced by matching the refractive index. For example, the thickness of the first electrode layer 421 may be 40 nm to 90 nm, and the thickness of the anti-reflection layer 22 may be 30 nm to 80 nm. However, the present invention is not limited thereto, and the first electrode layer 421 and the antireflection layer 22 may have various thicknesses.

본 실시예에서는 광이 상대적으로 많이 입사되는 반도체 기판(110)의 전면 쪽에 반사 방지막(22)이 위치한 것을 예시하였다. 이에 의하여 태양 전지(100)의 구조를 단순화하면서도 광이 많이 입사되는 부분에서의 반사도를 효과적으로 낮출 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 반사 방지막(22)이 제2 전극(44)의 제1 전극층(441) 위에 위치할 수도 있다. 이 경우에는 제1 전극(42)의 제1 전극층(421) 및 제2 전극층(422)과 반사 방지막(22)에 대한 설명이 제2 전극(44)의 제1 전극층(441) 및 제2 전극층(442)에 적용될 수 있다. In this embodiment, it is illustrated that the anti-reflection film 22 is positioned on the front side of the semiconductor substrate 110 to which light is incident relatively. Accordingly, while simplifying the structure of the solar cell 100, the reflectivity at a portion where a lot of light is incident can be effectively lowered. However, the present invention is not limited thereto, and the antireflection film 22 may be positioned on the first electrode layer 441 of the second electrode 44. In this case, the description of the first electrode layer 421 and the second electrode layer 422 and the antireflection film 22 of the first electrode 42 is the first electrode layer 441 and the second electrode layer of the second electrode 44. Can be applied to (442).

상술한 제1 및 제2 전극(42, 44)의 제2 전극층(422, 442)의 평면 형상을 도 2를 참조하여 좀더 상세하게 설명한다. The planar shapes of the second electrode layers 422 and 442 of the first and second electrodes 42 and 44 described above will be described in more detail with reference to FIG. 2.

도 2는 도 1에 도시한 태양 전지의 평면도이다. 도 2에서는 반도체 기판(110)과 제1 및 제2 전극(42, 44)을 위주로 도시하였다. 2 is a plan view of the solar cell shown in FIG. 1. In FIG. 2, the semiconductor substrate 110 and the first and second electrodes 42 and 44 are mainly illustrated.

도 2를 참조하면, 제2 전극층(422, 442)은 각기 일정한 피치를 가지면서 서로 이격되는 복수의 핑거 전극(42a, 44a)을 포함할 수 있다. 도면에서는 핑거 전극(42a, 44a)이 서로 평행하며 반도체 기판(110)의 가장자리에 평행한 것을 예시하였으나 본 발명이 이에 한정되는 것은 아니다. 그리고 제2 전극층(422, 442)은 핑거 전극들(42a, 44a)과 교차하는 방향으로 형성되어 핑거 전극(42a, 44a)을 연결하는 버스바 전극(42b, 44b)을 포함할 수 있다. 이러한 버스 전극(42b, 44b)은 하나만 구비될 수도 있고, 도 2에 도시된 바와 같이, 핑거 전극(42a, 44a)의 피치보다 더 큰 피치를 가지면서 복수 개로 구비될 수도 있다. 이때, 핑거 전극(42a, 44a)의 폭보다 버스바 전극(42b, 44b)의 폭이 클 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 따라서, 버스바 전극(42b, 44b)의 폭이 핑거 전극(42a, 44a)의 폭과 동일하거나 그보다 작은 폭을 가질 수 있다. Referring to FIG. 2, the second electrode layers 422 and 442 may include a plurality of finger electrodes 42a and 44a spaced apart from each other while having a constant pitch, respectively. In the drawings, the finger electrodes 42a and 44a are parallel to each other and parallel to the edge of the semiconductor substrate 110, but the present invention is not limited thereto. In addition, the second electrode layers 422 and 442 may include busbar electrodes 42b and 44b formed in a direction crossing the finger electrodes 42a and 44a to connect the finger electrodes 42a and 44a. Only one bus electrode 42b and 44b may be provided, or a plurality of bus electrodes 42b and 44b may be provided while having a larger pitch than the pitch of the finger electrodes 42a and 44a, as shown in FIG. 2. In this case, the widths of the busbar electrodes 42b and 44b may be larger than the widths of the finger electrodes 42a and 44a, but the present invention is not limited thereto. Accordingly, the widths of the busbar electrodes 42b and 44b may be equal to or smaller than the widths of the finger electrodes 42a and 44a.

단면에서 볼 때, 제1 전극(42)의 제2 전극층(422)의 핑거 전극(42a) 및 버스바 전극(42b)은 모두 반사 방지막(22)을 관통하여 형성될 수도 있다. 즉, 도 2의 확대원에 도시한 바와 같이, 개구부(102)가 제1 전극(42)의 핑거 전극(42a)에 대응하는 부분(102a) 및 버스바 전극(42b)에 대응하는 부분(102b)를 포함할 수 있다. 다른 예로, 제1 전극(42)의 핑거 전극(42a)이 반사 방지막(22)을 관통하여 형성되고, 버스바 전극(42b)이 반사 방지막(22) 위에 형성될 수 있다. 이 경우에는 개구부(102)가 핑거 전극(42a)에 대응하는 형상으로 형성되고, 버스바 전극(42b)만 위치한 부분에는 형성되지 않을 수 있다. 본 실시예에서는 제2 전극(44)의 제1 전극층(441) 위에 반사 방지막(22)이 위치하지 않는 것을 예시하였다. 다른 실시예로, 제2 전극(44)의 제1 전극층(441) 위에 반사 방지막(22) 또는 패시베이션막 등이 위치한 경우에는 제2 전극(44)의 핑거 전극(44a) 및 버스바 전극(44b) 중 어느 하나에 대응하는 개구부가 형성될 수 있다. 개구부에 대해서는 제1 전극(42)을 위한 개구부(102)에 대한 설명이 적용될 수 있으므로 그 설명을 생략한다. When viewed in cross section, both the finger electrode 42a and the bus bar electrode 42b of the second electrode layer 422 of the first electrode 42 may be formed through the antireflection layer 22. That is, as shown in the enlarged circle of FIG. 2, the opening 102 is a portion 102a corresponding to the finger electrode 42a of the first electrode 42 and a portion 102b corresponding to the busbar electrode 42b. ) Can be included. As another example, the finger electrode 42a of the first electrode 42 may be formed through the antireflection layer 22, and the busbar electrode 42b may be formed on the antireflection layer 22. In this case, the opening 102 may be formed in a shape corresponding to the finger electrode 42a, and may not be formed in a portion where only the busbar electrode 42b is located. In this embodiment, it is illustrated that the anti-reflective layer 22 is not positioned on the first electrode layer 441 of the second electrode 44. In another embodiment, when an anti-reflection film 22 or a passivation film is disposed on the first electrode layer 441 of the second electrode 44, the finger electrode 44a and the busbar electrode 44b of the second electrode 44 ), an opening corresponding to any one of them may be formed. As for the opening, a description of the opening 102 for the first electrode 42 may be applied, so a description thereof will be omitted.

도면에서는 제1 전극(42)과 제2 전극(44)의 제2 전극층(422, 442)이 서로 동일한 평면 형상을 가지는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 전극(42)의 핑거 전극(42a) 및 버스바 전극(42b)의 폭, 피치 등은 제2 전극(44)의 핑거 전극(44a) 및 버스바 전극(44b)의 폭, 피치 등과 서로 다른 값을 가질 수 있다. 또한, 제1 전극(42)과 제2 전극(44)의 제2 전극층(422, 442)의 평면 형상이 서로 다른 것도 가능하며, 그 외의 다양한 변형이 가능하다. In the drawing, it is illustrated that the second electrode layers 422 and 442 of the first electrode 42 and the second electrode 44 have the same planar shape. However, the present invention is not limited thereto, and the width and pitch of the finger electrode 42a and the busbar electrode 42b of the first electrode 42 are determined by the finger electrode 44a and the busbar electrode of the second electrode 44. It may have different values such as the width and pitch of (44b). In addition, the first electrode 42 and the second electrode layers 422 and 442 of the second electrode 44 may have different planar shapes, and other various modifications are possible.

이와 같이 본 실시예에서는 태양 전지(100)의 제1 및 제2 전극(42, 44) 중에 불투명한 또는 금속을 포함하는 제2 전극층(422, 442)이 일정한 패턴을 가져 반도체 기판(110)의 전면 및 후면으로 광이 입사될 수 있는 양면 수광형(bi-facial) 구조를 가진다. 이에 의하여 태양 전지(100)에서 사용되는 광량을 증가시켜 태양 전지(100)의 효율 향상에 기여할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제2 전극(44)의 제2 전극층(442)이 반도체 기판(110)의 후면 쪽에서 전체적으로 형성되는 구조를 가지는 것도 가능하다. As described above, in this embodiment, among the first and second electrodes 42 and 44 of the solar cell 100, the second electrode layers 422 and 442, which are opaque or contain a metal, have a constant pattern, so that the semiconductor substrate 110 is It has a bi-facial structure in which light can be incident on the front and rear surfaces. Accordingly, the amount of light used in the solar cell 100 may be increased, thereby contributing to the improvement of the efficiency of the solar cell 100. However, the present invention is not limited thereto, and it is also possible to have a structure in which the second electrode layer 442 of the second electrode 44 is formed entirely on the rear side of the semiconductor substrate 110.

이때, 본 실시예에서는 반도체 기판(110)과 도전형 영역(20, 30) 사이에 터널링막(52, 54)이 위치하는 구조를 가진다. 이에 의하여 패시베이션 특성을 향상하고 표면 재결합을 방지할 수 있다. 다만, 이와 같은 태양 전지(100)에서는 도전형 영역(20, 30)이 자외선 및 가시광선에 대하여 큰 광 흡수도를 가져 pn 접합에 도달하는 광이 손실될 수 있다. 또한, 저항을 저감하기 위하여 형성된 제1 전극층(421, 441)에서도 광의 일부가 흡수되어 광이 손실될 수 있다. 이에 따라 양면에서 광이 입사되어 입사되는 광량이 많음에도 광학적 손실이 상대적으로 클 수 있다. At this time, in this embodiment, the tunneling layers 52 and 54 are positioned between the semiconductor substrate 110 and the conductive regions 20 and 30. As a result, it is possible to improve passivation properties and prevent surface recombination. However, in such a solar cell 100, the conductivity-type regions 20 and 30 have a large absorbance of ultraviolet rays and visible rays, so that light reaching the pn junction may be lost. In addition, some of the light may be absorbed even in the first electrode layers 421 and 441 formed to reduce resistance, and thus light may be lost. Accordingly, the optical loss may be relatively large even though light is incident from both sides and the amount of incident light is large.

이에 따라 본 실시예에서는 반도체 기판(110)의 요철(112, 114) 및 반사 방지막(22)에 의하여 반사되는 광의 양을 줄이는 것에 의하여 광 손실을 저감하도록 한다. 이에 따라 터널링막(52, 54)을 구비하며 도전형 영역(20, 30)이 반도체 기판(110)과 다른 결정 구조를 가지는 구조의 태양 전지(100)에서 반사도를 저감하여 효율을 극대화할 수 있다. 예를 들어, 태양 전지(100)의 전면 및/또는 후면의 반사도(좀더 구체적으로, 300nm 내지 1100nm의 광에서의 가중 평균 반사도(average weight reflectance)가 3% 내지 5%일 수 있다. 이는 종래의 태양 전지에서 10% 정도의 가중 평균 반사도를 가지는 것에 비하여 매우 우수한 수준이다. Accordingly, in this embodiment, light loss is reduced by reducing the amount of light reflected by the irregularities 112 and 114 of the semiconductor substrate 110 and the antireflection film 22. Accordingly, it is possible to maximize efficiency by reducing reflectivity in the solar cell 100 having a structure in which the tunneling films 52 and 54 and the conductive regions 20 and 30 have a crystal structure different from that of the semiconductor substrate 110. . For example, the reflectivity of the front and/or rear surfaces of the solar cell 100 (more specifically, an average weight reflectance in light of 300 nm to 1100 nm) may be 3% to 5%. This is conventional. This is a very good level compared to having a weighted average reflectivity of about 10% in a solar cell.

또한, 도전형 영역(20, 30)의 물질을 반도체 기판(110)과 다른 물질(일 예로, 탄화규소)로 형성하여, 도전형 영역(20, 30)이 큰 에너지 밴드갭을 가지도록 할 수 있다. 이에 따라 소수 캐리어의 이동을 방지하고 다수 캐리어의 터널링 확률을 향상시켜 태양 전지(100)의 효율을 향상할 수 있다. In addition, by forming the material of the conductive regions 20 and 30 with a material different from the semiconductor substrate 110 (for example, silicon carbide), the conductive regions 20 and 30 can have a large energy band gap. have. Accordingly, it is possible to prevent the movement of minority carriers and improve the tunneling probability of the multiple carriers, thereby improving the efficiency of the solar cell 100.

상술한 구조의 태양 전지(100)의 제조 방법을 도 3, 그리고 도 4a 내지 도 4i를 참조하여 상세하게 설명한다. A method of manufacturing the solar cell 100 having the above-described structure will be described in detail with reference to FIGS. 3 and 4A to 4I.

도 3은 본 발명의 일 실시예에 따른 태양 전지의 제조 방법을 나타낸 흐름도이고, 도 4a 내지 도 4i는 본 발명의 일 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다. 3 is a flowchart illustrating a method of manufacturing a solar cell according to an exemplary embodiment of the present invention, and FIGS. 4A to 4I are cross-sectional views illustrating a method of manufacturing a solar cell according to an exemplary embodiment of the present invention.

도 3를 참조하면, 본 실시예에 따른 태양 전지(100)의 제조 방법은, 제1 요철부를 형성하는 단계(ST10), 제2 요철부를 형성하는 단계(ST20), 라운딩 처리하는 단계(ST30), 터널링막을 형성하는 단계(ST40), 도전형 영역을 형성하는 단계(ST50), 제1 전극층을 형성하는 단계(ST60), 반사 방지막을 형성하는 단계(ST70), 개구부를 형성하는 단계(ST72) 그리고 제2 전극층을 형성하는 단계(ST80)를 포함할 수 있다. 이를 도 4a 내지 도 4i와 함께 좀더 상세하게 설명한다. Referring to FIG. 3, the method of manufacturing the solar cell 100 according to the present embodiment includes forming a first uneven portion (ST10), forming a second uneven portion (ST20), and performing a rounding process (ST30). , Forming a tunneling layer (ST40), forming a conductive region (ST50), forming a first electrode layer (ST60), forming an anti-reflection layer (ST70), forming an opening (ST72) In addition, a step (ST80) of forming a second electrode layer may be included. This will be described in more detail together with FIGS. 4A to 4I.

도 4a에 도시된 바와 같이, 제1 요철부를 형성하는 단계(ST10)에서는 반도체 기판(110)에 제1 요철부(112a, 114a)를 형성한다. 좀더 구체적으로, 본 실시예에서는 반도체 기판(110)의 전면에 제1 요철부(112a)를 형성하고, 반도체 기판(110)의 후면에 제1 요철부(114a)를 형성한다. As shown in FIG. 4A, in the step ST10 of forming the first uneven portions, first uneven portions 112a and 114a are formed on the semiconductor substrate 110. More specifically, in this embodiment, the first uneven portion 112a is formed on the front surface of the semiconductor substrate 110 and the first uneven portion 114a is formed on the rear surface of the semiconductor substrate 110.

일 예로, 본 실시예에서 제1 요철부(112a, 114a)는 습식 식각에 의하여 형성될 수 있다. 습식 식각에 사용되는 식각 용액으로는 알칼리 용액(예를 들어, 수산화칼륨(KOH)을 포함하는 용액)을 사용할 수 있다. 이와 같은 습식 식각에 의하면 짧은 시간 내에 간단한 공정에 의하여 제1 요철부(112a, 114a)를 반도체 기판(110)의 표면에 형성할 수 있다. 이때, 식각 용액에 반도체 기판(110)을 침지하여 반도체 기판(110)의 양면(전면 및 후면)을 함께 식각할 수 있는 침지(dipping) 공정을 사용할 수 있다. 그러면, 반도체 기판(110)의 전면 및 후면에 형성되는 제1 요철부(112a, 114a)를 한 번의 침지 공정에 의하여 함께 형성할 수 있으므로, 공정을 단순화할 수 있다. For example, in this embodiment, the first uneven portions 112a and 114a may be formed by wet etching. An alkali solution (eg, a solution containing potassium hydroxide (KOH)) may be used as an etching solution used for wet etching. According to such wet etching, the first uneven portions 112a and 114a can be formed on the surface of the semiconductor substrate 110 by a simple process within a short time. In this case, a dipping process in which the semiconductor substrate 110 is immersed in the etching solution and both surfaces (front and rear surfaces) of the semiconductor substrate 110 are etched together may be used. Then, since the first uneven portions 112a and 114a formed on the front and rear surfaces of the semiconductor substrate 110 can be formed together through a single immersion process, the process can be simplified.

이와 같은 습식 식각에 의하면 제1 요철부(112a, 114a)의 반도체 기판(110)의 결정면에 따라 식각되므로, 제1 요철부(112a, 114a)의 외면이 일정한 결정면(예를 들어, (111) 면)을 가지도록 형성된다. 이에 의하여 제1 요철부(112a, 114a)는 4개의 (111) 면을 가지는 피라미드 형상을 가질 수 있고, 마이크로미터 수준의 평균 크기를 가질 수 있으며, 크기 편차는 상대적으로 큰 제1 편차를 가질 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 요철부(112a, 114a)가 다양한 방법에 의하여 형성되어 다양한 형상, 평균 크기, 크기 편차 등을 가질 수 있다. According to such wet etching, since the first uneven portions 112a and 114a are etched according to the crystal plane of the semiconductor substrate 110, the outer surfaces of the first uneven portions 112a and 114a have a constant crystal surface (for example, (111)). Cotton). Accordingly, the first uneven portions 112a and 114a may have a pyramid shape having four (111) planes, may have an average size of a micrometer level, and a size deviation may have a relatively large first deviation. have. However, the present invention is not limited thereto, and the first uneven portions 112a and 114a may be formed by various methods to have various shapes, average sizes, and size deviations.

본 실시예에서는 제1 요철부(112a, 114a)를 반도체 기판(110)의 양면에 각기 형성하여 양면 수광형 구조의 태양 전지(110)에서 광 손실을 최소화할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 반도체 기판(110)의 전면 및 후면 중 하나에 제1 요철부(112a, 114a)가 형성되는 것도 가능하다. In this embodiment, the first uneven portions 112a and 114a are formed on both sides of the semiconductor substrate 110, respectively, thereby minimizing light loss in the solar cell 110 having a double-sided light-receiving structure. However, the present invention is not limited thereto, and the first uneven portions 112a and 114a may be formed on one of the front and rear surfaces of the semiconductor substrate 110.

이어서, 도 4b에 도시한 바와 같이, 제2 요철부를 형성하는 단계(ST20)에서는 제1 요철부(112a, 114a)의 외면에 제1 요철부(112a, 114a)보다 작은 평균 크기의 제2 요철부(112b, 114b)를 형성한다. 좀더 구체적으로는, 제1 요철(112)의 제1 요철부(112a)의 외면에 제2 요철부(112b)를 형성하고, 제2 요철(114)의 제1 요철부(114a)의 외면에 제2 요철부(114b)를 형성할 수 있다. Subsequently, as shown in FIG. 4B, in the step ST20 of forming the second uneven portions, a second unevenness having an average size smaller than that of the first uneven portions 112a and 114a is formed on the outer surfaces of the first uneven portions 112a and 114a. The portions 112b and 114b are formed. More specifically, a second uneven portion 112b is formed on the outer surface of the first uneven portion 112a of the first uneven portion 112, and on the outer surface of the first uneven portion 114a of the second uneven portion 114 The second uneven portion 114b can be formed.

본 실시예에서 제2 요철부(112b, 114b)는 반응성 이온 식각에 의하여 형성될 수 있다. In this embodiment, the second uneven portions 112b and 114b may be formed by reactive ion etching.

반응성 이온 식각법은 식각 가스(예를 들어, Cl2, SF6, NF3, HBr 등)을 공급 한 후에 플라즈마를 발생시켜 식각하는 건식 식각 방법이다. 이러한 반응성 이온 식각은 결정 입자의 결정 방향에 관계없이 반도체 기판(110)의 표면에 미세하고 균일한 제2 요철부(112b, 114b)을 형성할 수 있다. 이때, 제2 요철부(112b, 114b)는 뾰족한 상부 단부를 가지도록 형성될 수 있으며, 나노미터 수준의 평균 크기를 가질 수 있으며, 크기 편차가 제1 편차보다 작은 제2 편차를 가질 수 있다. The reactive ion etching method is a dry etching method in which an etching gas (eg, Cl 2 , SF 6 , NF 3 , HBr, etc.) is supplied and then plasma is generated and etched. Such reactive ion etching may form minute and uniform second uneven portions 112b and 114b on the surface of the semiconductor substrate 110 regardless of the crystal direction of the crystal grains. In this case, the second uneven portions 112b and 114b may be formed to have sharp upper ends, may have an average size of a nanometer level, and a size deviation may have a second deviation smaller than the first deviation.

이와 같이 본 실시예에서는 제1 요철부(112a, 114a) 위에 이보다 작은 평균 크기를 가지는 제2 요철부(112b, 114b)를 형성하여 반도체 기판(110)의 표면에서 발생할 수 있는 반사도를 최소화할 수 있다. As described above, in this embodiment, by forming the second uneven portions 112b and 114b having a smaller average size on the first uneven portions 112a and 114a, the reflectivity that may occur on the surface of the semiconductor substrate 110 can be minimized. have.

본 실시예에서는 반도체 기판(110)의 전면에 위치하는 제1 요철(112)과 제2 요철(114)에 모두 제2 요철부(112b, 114b)를 형성한다. 그러나 본 발명이 이에 한정되는 것은 아니다. 이와 달리 제1 요철(112)만 제1 요철부(112a) 및 제2 요철부(112b)를 구비하고, 제2 요철(114)은 제1 요철부(114a)를 구비하고 제2 요철부(114b)를 구비하지 않을 수 있다. 이에 의하면 광의 입사가 상대적으로 적은 반도체 기판(110)의 후면의 표면적을 최소화하고 반응성 이온 식각에 의한 손상을 최소화하여 패시베이션 특성을 향상할 수 있다. 또한, 반응성 이온 식각의 횟수를 줄여 공정을 단순화할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. 즉, 제1 요철(112)이 제1 요철부(112a)를 구비하고 제2 요철부(112b)를 구비하지 않고 제2 요철(114)이 제1 및 제2 요철부(114a, 114b)를 구비하는 것도 가능하다. 그 외의 다양한 변형이 가능하다. In this embodiment, second uneven portions 112b and 114b are formed in both the first unevenness 112 and the second unevenness 114 positioned on the front surface of the semiconductor substrate 110. However, the present invention is not limited thereto. In contrast, only the first uneven portion 112 is provided with a first uneven portion 112a and a second uneven portion 112b, and the second uneven portion 114 has a first uneven portion 114a, and a second uneven portion ( 114b) may not be provided. Accordingly, the surface area of the rear surface of the semiconductor substrate 110 in which the incident light is relatively small can be minimized, and damage caused by reactive ion etching can be minimized, thereby improving passivation characteristics. In addition, it is possible to simplify the process by reducing the number of reactive ion etching. However, the present invention is not limited thereto. That is, the first uneven portion 112 is provided with the first uneven portion 112a and the second uneven portion 112b is not provided, and the second uneven portion 114 includes the first and second uneven portions 114a and 114b. It is also possible to have. Other variations are possible.

이어서, 도 4c에 도시한 바와 같이, 라운딩 처리하는 단계(ST30)는 제1 요철부(112a, 114a) 및 제2 요철부(112b, 114b) 적어도 하나의 뾰족한 상부 단부를 라운딩 처리하여 제2 요철부(112b, 114b)가 라운드진 형상을 가지도록 한다. Subsequently, as shown in FIG. 4C, in the rounding step (ST30), at least one of the first uneven portions 112a and 114a and the second uneven portions 112b and 114b is rounded to obtain a second unevenness. The parts 112b and 114b are made to have a rounded shape.

반응성 이온 식각 후에 제1 요철부(112a, 114a), 그리고 제2 요철부(112b, 114b)(특히, 제2 요철부(112b, 114b)의 표면)에는 반응성 이온 식각에 의한 손상층이 위치할 수 있다. 이러한 손상층은 도전형 영역(20, 30)을 형성하기 전에 제거될 수 있다. 도전형 영역(20, 30)을 형성한 후에는 손상층의 제거 공정이 어려울 수 있고 제1 도전형 영역(20, 30)의 특성을 변화시킬 수도 있다. 또한, 본 실시예와 같이 반도체 기판(110)과 다른 결정 구조를 가지는 도전형 영역(20, 30)을 형성한 후에 300℃ 이상의 온도에서 열처리를 수행하게 되면 도전형 영역(20, 30)에서 탈수소화 현상이 일어나서 패시베이션 특성이 저하될 수 있다. 이에 따라 손상층을 도전형 영역(20, 30) 형성 전에 제거한다. After reactive ion etching, a damaged layer by reactive ion etching may be located on the first uneven portions 112a and 114a and the second uneven portions 112b and 114b (particularly, the surfaces of the second uneven portions 112b and 114b). I can. This damage layer may be removed prior to forming the conductive regions 20 and 30. After forming the conductive regions 20 and 30, a process of removing the damaged layer may be difficult, and characteristics of the first conductive regions 20 and 30 may be changed. In addition, after forming the conductive regions 20 and 30 having a crystal structure different from that of the semiconductor substrate 110 as in this embodiment, if heat treatment is performed at a temperature of 300°C or higher, the conductive regions 20 and 30 are dehydrated. Digestion may occur and the passivation properties may deteriorate. Accordingly, the damaged layer is removed before formation of the conductive regions 20 and 30.

이러한 손상층은 고온에서의 열처리(일 예로, 900℃ 이상의 온도에서의 열처리) 또는 습식 식각 등에 의하여 제거될 수 있다. 고온에서의 열처리는 공정 측면에서 불리할 수 있고 반도체 기판(110)의 특성을 변화시키는 등의 문제가 있을 수 있다. 또한, 습식 식각을 이용하면 식각 용액의 조성 등에 의하여 제2 요철부(112b, 114b)의 형상 등을 제어하기 쉽다. 이에 따라 본 실시예에서는 습식 식각을 이용하여 제2 요철부(112b, 114b)의 뾰족한 상부 단부를 라운딩 처리한다. The damaged layer may be removed by heat treatment at a high temperature (for example, heat treatment at a temperature of 900°C or higher) or wet etching. The heat treatment at a high temperature may be disadvantageous in terms of a process, and there may be problems such as changing characteristics of the semiconductor substrate 110. In addition, when wet etching is used, it is easy to control the shape of the second uneven portions 112b and 114b depending on the composition of the etching solution or the like. Accordingly, in the present embodiment, the sharp upper ends of the second uneven portions 112b and 114b are rounded using wet etching.

습식 식각에 사용될 수 있는 식각 용액으로는 라운딩 처리가 용이하게 이루어지는 산성 용액을 사용할 수 있다. 일 예로, 산성 용액으로는 질산(HNO3), 불산(HF) 및 아세트산(CH3COOH)의 혼합 용액을 사용할 수 있다. 여기서, 라운딩 처리는 불산의 양과 질산의 양의 비율에 의하여 쉽게 제어될 수 있다. 이때, 불산의 양을 질산의 양보다 작게 할 수 있다. 이와 같이 불산의 양을 작게 하면 식각 속도의 조절이 용이하며 제2 요철부(112b, 114b)의 표면을 따라 균일하게 손상층만을 제거할 수 있다. 일 예로, 식각 용액 내에서 불산 : 질산의 부피 비율이 1:50 내지 1:100일 수 있다. 상기 부피 비율이 1:50 미만이면 식각 속도 조절이 쉽지 않을 수 있고, 상기 부피 비율이 1:100을 초과하면 불산의 양이 적어 효과적인 라운딩 처리가 어려울 수 있다. 그리고 아세트산은 식각 용액의 pH 조성을 균일하게 유지하여 식각 속도를 균일하게 유지하는 역할을 한다. As an etching solution that can be used for wet etching, an acidic solution in which rounding is easily performed may be used. For example, as the acidic solution, a mixed solution of nitric acid (HNO 3 ), hydrofluoric acid (HF) and acetic acid (CH 3 COOH) may be used. Here, the rounding process can be easily controlled by the ratio of the amount of hydrofluoric acid and the amount of nitric acid. At this time, the amount of hydrofluoric acid may be made smaller than the amount of nitric acid. When the amount of hydrofluoric acid is reduced in this way, it is easy to control the etching rate, and only the damaged layer can be uniformly removed along the surfaces of the second uneven portions 112b and 114b. For example, the volume ratio of hydrofluoric acid: nitric acid in the etching solution may be 1:50 to 1:100. If the volume ratio is less than 1:50, it may not be easy to control the etching rate, and if the volume ratio exceeds 1:100, the amount of hydrofluoric acid is small, and thus effective rounding treatment may be difficult. In addition, acetic acid maintains the pH composition of the etching solution uniformly to maintain the etching rate uniformly.

본 실시예에서는 반응성 이온 식각에 의한 손상층을 제거하는 공정에서 제1 요철부(112a, 114a) 및 제2 요철부(112b, 114b)의 뾰족한 단부를 라운딩 처리하는 것에 의하여 별도의 공정 추가 없이 제1 요철부(112a, 114a) 및 제2 요철부(112b, 114b)의 상부를 라운드진 형상으로 형성할 수 있다. 라운드진 형상의 제2 요철부(112b, 114b)는 결함을 높은 밀도로 포함하고 있는 손상층이 제거된 상태이므로 표면 재결합을 효과적으로 방지하여 패시베이션 특성을 향상할 수 있다. In this embodiment, in the process of removing the damaged layer by reactive ion etching, the sharp ends of the first uneven portions 112a and 114a and the second uneven portions 112b and 114b are rounded. Upper portions of the 1 uneven portions 112a and 114a and the second uneven portions 112b and 114b may be formed in a rounded shape. The rounded second uneven portions 112b and 114b are in a state in which the damaged layer containing defects at a high density has been removed, so that surface recombination can be effectively prevented, thereby improving passivation characteristics.

그러나 본 발명이 이에 한정되는 것은 아니며, 라운딩 처리의 방법, 식각 용액의 조성 등은 다양하게 변형될 수 있다. 또한, 제1 요철부(112a, 114a), 그리고 제2 요철부(112b, 114b)를 라운딩 처리하는 공정을 생략하여 이들이 뾰족한 단부를 가지는 것도 가능하다. However, the present invention is not limited thereto, and a method of a rounding treatment and a composition of an etching solution may be variously modified. In addition, it is possible to omit the process of rounding the first uneven portions 112a and 114a and the second uneven portions 112b and 114b so that they have sharp ends.

이어서, 도 4d에 도시한 바와 같이, 터널링막을 형성하는 단계(ST40)에서는 반도체 기판(110)의 표면 위에 전체적으로 터널링막(52, 54)을 형성한다. 좀더 구체적으로, 반도체 기판(110)의 전면 위에 제1 터널링막(52)을 형성하고, 반도체 기판(110)의 후면 위에 제2 터널링막(54)을 형성한다.Subsequently, as shown in FIG. 4D, in the step ST40 of forming the tunneling layer, the tunneling layers 52 and 54 are formed entirely on the surface of the semiconductor substrate 110. More specifically, a first tunneling layer 52 is formed on the front surface of the semiconductor substrate 110 and a second tunneling layer 54 is formed on the rear surface of the semiconductor substrate 110.

터널링막(52, 54)은, 일례로, 열적 성장법, 증착법(예를 들어, 화학 기상 증착법(PECVD), 원자층 증착법(ALD)) 등에 의하여 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 방법에 의하여 터널링막(52, 54)이 형성될 수 있다.The tunneling films 52 and 54 may be formed by, for example, a thermal growth method, a vapor deposition method (eg, chemical vapor deposition (PECVD), atomic layer deposition (ALD)), or the like. However, the present invention is not limited thereto, and the tunneling layers 52 and 54 may be formed by various methods.

이어서, 도 4e에 도시한 바와 같이, 도전형 영역을 형성하는 단계(ST40)에서는 터널링막(52, 54) 위에 도전형 영역(20, 30)을 형성한다. 좀더 구체적으로, 제1 터널링막(52) 위에 제1 도전형 영역(20)을 형성하고, 제2 터널링막(54) 위에 제2 도전형 영역(30)을 형성할 수 있다. Subsequently, as shown in FIG. 4E, in the step ST40 of forming a conductivity type region, the conductivity type regions 20 and 30 are formed on the tunneling layers 52 and 54. More specifically, a first conductivity type region 20 may be formed on the first tunneling layer 52 and a second conductivity type region 30 may be formed on the second tunneling layer 54.

도전형 영역(20, 30)은, 일 예로, 증착법(예를 들어, 화학 기상 증착법(PECVD)) 등에 의하여 형성될 수 있다. 제1 또는 제2 도전형 도펀트는 도전형 영역(20, 30)을 형성하는 반도체층을 성장시키는 공정에서 함께 포함되도록 할 수도 있고, 반도체층을 형성한 후에 이온 주입법, 열 확산법, 레이저 도핑법 등에 의하여 도핑될 수도 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 방법에 의하여 도전형 영역(20, 30)이 형성될 수 있다.The conductive regions 20 and 30 may be formed by, for example, a vapor deposition method (eg, chemical vapor deposition (PECVD)). The first or second conductivity type dopant may be included in the process of growing the semiconductor layer forming the conductivity type regions 20 and 30, or after forming the semiconductor layer, the ion implantation method, thermal diffusion method, laser doping method, etc. It may be doped by. However, the present invention is not limited thereto, and the conductive regions 20 and 30 may be formed by various methods.

이어서, 도 4f에 도시한 바와 같이, 제1 전극층을 형성하는 단계(ST60)에서는 도전형 영역(20, 30) 위에 제1 전극층(421, 441)을 형성한다. 좀더 구체적으로, 제1 도전형 영역(20) 위에 제1 전극(42)의 제1 전극층(421)을 형성하고, 제2 도전형 영역(30) 위에 제2 전극(44)의 제1 전극층(441)을 형성할 수 있다.Subsequently, as shown in FIG. 4F, in the step ST60 of forming the first electrode layer, first electrode layers 421 and 441 are formed on the conductive regions 20 and 30. More specifically, the first electrode layer 421 of the first electrode 42 is formed on the first conductivity type region 20, and the first electrode layer of the second electrode 44 is formed on the second conductivity type region 30 ( 441) can be formed.

제1 전극층(421, 441)은, 일 예로, 증착법(예를 들어, 화학 기상 증착법(PECVD)), 코팅법 등에 의하여 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 방법에 의하여 제1 전극층(421, 441)을 형성할 수 있다. The first electrode layers 421 and 441 may be formed by, for example, a vapor deposition method (eg, chemical vapor deposition (PECVD)), a coating method, or the like. However, the present invention is not limited thereto, and the first electrode layers 421 and 441 may be formed by various methods.

이어서, 도 4g에 도시한 바와 같이, 반사 방지막을 형성하는 단계(ST70)에서는, 제1 전극층(421) 위에 반사 방지막(22)을 형성할 수 있다. Subsequently, as shown in FIG. 4G, in the step ST70 of forming the antireflection film, the antireflection film 22 may be formed on the first electrode layer 421.

본 실시예에서는 제1 전극(42)의 제1 전극층(421)의 위에만 반사 방지막(22)을 형성하고, 제2 전극(44)의 제1 전극층(441) 위에는 반사 방지막(22)을 형성하지 않는 것을 예시하였다. 이에 의하면 광의 입사가 상대적은 많은 반도체 기판(110)의 전면에는 반사 방지막(22)을 향상하여 반사도를 낮추면서, 광의 입사가 상대적으로 적은 반도체 기판(110)에는 반사 방지막(22)을 형성하지 않아 공정을 단순화할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. 즉, 반사 방지막(22)을 제1 및 제2 전극(42, 44)의 제1 전극층(421, 441) 위에 각기 형성하여 반사도를 최소화하는 것도 가능하다. 또한, 반사 방지막(22)을 제2 전극(44)의 제1 전극층(441) 위에 형성하고 제1 전극(42)의 제1 전극층(421) 위에는 형성하지 않는 것도 가능하다. In this embodiment, the antireflection film 22 is formed only on the first electrode layer 421 of the first electrode 42, and the antireflection film 22 is formed on the first electrode layer 441 of the second electrode 44. Illustrative of not doing. According to this, the antireflection film 22 is improved on the front surface of the semiconductor substrate 110 in which light incidence is relatively large to lower the reflectivity, while the anti-reflection film 22 is not formed on the semiconductor substrate 110 in which light incidence is relatively small. The process can be simplified. However, the present invention is not limited thereto. That is, it is also possible to minimize the reflectivity by forming the anti-reflection film 22 on the first electrode layers 421 and 441 of the first and second electrodes 42 and 44, respectively. It is also possible to form the antireflection film 22 on the first electrode layer 441 of the second electrode 44 and not on the first electrode layer 421 of the first electrode 42.

반사 방지막(22)은 진공 증착법, 화학 기상 증착법, 스핀 코팅, 스크린 인쇄 또는 스프레이 코팅 등과 같은 다양한 방법에 의하여 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 방법에 의하여 반사 방지막(22)을 형성할 수 있다..The antireflection film 22 may be formed by various methods such as vacuum deposition, chemical vapor deposition, spin coating, screen printing, or spray coating. However, the present invention is not limited thereto, and the antireflection film 22 may be formed by various methods.

이어서, 도 4h에 도시한 바와 같이, 개구부를 형성하는 단계(ST72)에서는 반사 방지막(22)에서 제2 전극층(422)의 적어도 일부에 대응하는 패턴을 가지는 개구부(102)를 형성한다. Subsequently, as shown in FIG. 4H, in the step ST72 of forming the opening, the opening 102 having a pattern corresponding to at least a part of the second electrode layer 422 is formed in the antireflection layer 22.

반사 방지막(22)에 개구부(102)를 형성하는 방법으로는 알려진 다양한 방법이 사용될 수 있다. 예를 들어, 레이저 식각(laser ablation), 바인더 마스크(binder mask), 식각 페이스트 등을 이용한 다양한 방법에 의하여 개구부(102)를 형성할 수 있다. Various known methods may be used as a method of forming the opening 102 in the antireflection layer 22. For example, the opening 102 may be formed by various methods using laser ablation, binder mask, and etching paste.

본 실시예에서는 반사방지막을 형성하는 단계(ST70)에서 제1 전극층(421) 위에 전체적으로 반사 방지막(22)을 형성한 다음, 개구부를 형성하는 단계(ST70)에서 개구부(102)를 형성하는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서, 반사 방지막을 형성하는 단계(ST70)에서 마스크 또는 마스크층 등을 이용하여 개구부(102)를 가지는 상태로 반사 방지막(22)을 형성할 수도 있다. 또한, 제2 전극층(422)을 형성하기 전에 별도로 개구부(102)를 형성하지 않고 제2 전극층(422)을 형성하는 공정에서 개구부(102)가 형성되도록 할 수도 있다. 그 외의 다양한 변형이 가능하다. In this embodiment, the antireflection film 22 is formed entirely on the first electrode layer 421 in the step of forming the antireflection film (ST70), and then the opening 102 is formed in the step of forming the opening (ST70). I did. However, the present invention is not limited thereto. Accordingly, in the step of forming the anti-reflection film (ST70), the anti-reflection film 22 may be formed with the opening 102 using a mask or a mask layer. In addition, before forming the second electrode layer 422, the opening 102 may be formed in the process of forming the second electrode layer 422 without separately forming the opening 102. Other variations are possible.

이어서, 도 4i에 도시한 바와 같이, 제2 전극층을 형성하는 단계(ST80)에서는 제2 전극층(422, 442)을 형성한다. 좀더 구체적으로, 제1 전극(42)의 제2 전극층(422)과 제2 전극(44)의 제2 전극층(442)을 형성한다. 제2 전극층(442, 444)은 다양한 방법에 의하여 형성될 수 있다. Subsequently, as shown in FIG. 4I, in the step ST80 of forming the second electrode layer, second electrode layers 422 and 442 are formed. More specifically, the second electrode layer 422 of the first electrode 42 and the second electrode layer 442 of the second electrode 44 are formed. The second electrode layers 442 and 444 may be formed by various methods.

일 예로, 제2 전극층(442, 444)을 형성하기 위한 페이스트를 인쇄한 후에 소성하는 것에 의하여 제2 전극층(442, 444)을 형성할 수 있다. 인쇄에 의하여 제2 전극층(442, 444)을 형성하면, 단순한 공정에 의하여 원하는 패턴의 제2 전극층(442, 444)을 쉽게 형성할 수 있다. 본 실시예에서는 반사 방지막(22)에 개구부(102)가 형성되어 있으므로, 소성 공정 중에 반사 방지막(22)을 관통하는 파이어 스루(fire through)이 일어나지 않아도 된다. 이에 따라 페이스트로 저온 소성이 가능한 조성의 페이스트(일 예로, 은 페이스트)를 사용할 수 있다. 이에 의하여 도전형 영역(20, 30)의 탈수소화를 방지하고 열적 안정성을 향상하여, 패시베이션 특성을 향상할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 개구부(102)가 형성되지 않은 경우 등에는 파이어 스루가 일어날 수 있는 페이스트를 이용하여 소성 공정 중에 개구부(102)를 형성할 수도 있다. For example, the second electrode layers 442 and 444 may be formed by printing a paste for forming the second electrode layers 442 and 444 and then firing them. When the second electrode layers 442 and 444 are formed by printing, the second electrode layers 442 and 444 having a desired pattern can be easily formed by a simple process. In this embodiment, since the opening 102 is formed in the antireflection film 22, fire through through the antireflection film 22 does not need to occur during the firing process. Accordingly, a paste having a composition capable of low-temperature firing as a paste (for example, silver paste) may be used. Accordingly, dehydrogenation of the conductive regions 20 and 30 may be prevented, thermal stability may be improved, and passivation characteristics may be improved. However, the present invention is not limited thereto, and when the opening 102 is not formed, the opening 102 may be formed during the firing process using a paste capable of causing fire through.

또는, 제2 전극층(422, 442)를 도금에 의하여 형성할 수도 있다. 이 경우에 제2 전극층(422, 442)은 도금에 적합한 구리 등을 포함할 수 있다. 본 실시예에서는 제1 전극(42)의 제2 전극층(422) 위에 개구부(102)를 구비한 반사 방지막(22)이 형성되어 있으므로 반사 방지막(22)을 일종의 마스크층으로 하여 제2 전극층(442)을 도금에 의하여 형성할 수 있다. 즉, 제1 전극층(421)이 투명 전도성 물질로 이루어지기 때문에, 종래에는 도금을 적용하기 위해서는 원하는 부분에만 제2 전극층(442)이 형성될 수 있도록 별도의 마스크층을 형성하였다. 반면, 본 실시예에서는 절연 물질로 구성되는 반사 방지막(22)이 제2 전극층(422) 위에 존재하므로 반사 방지막(22)이 도금을 방지하는 역할을 할 수 있다. 따라서 별도의 마스크층을 형성하지 않고 제2 전극층(422)을 도금에 의하여 형성할 수 있다. 본 실시예에서는 반사 방지막(22)이 반도체 기판(110)의 전면 쪽에만 위치하여 제1 전극(42)의 제2 전극층(422)을 위주로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 따라서, 반사 방지막(22)이 반도체 기판(110)의 후면 쪽에도 위치하는 경우에는 상술한 설명이 반도체 기판(110)의 후면에 위치한 반사 방지막(22) 및 제2 전극(44)의 제2 전극층(442)에도 적용될 수 있다. Alternatively, the second electrode layers 422 and 442 may be formed by plating. In this case, the second electrode layers 422 and 442 may include copper or the like suitable for plating. In the present embodiment, since the antireflection film 22 having the opening 102 is formed on the second electrode layer 422 of the first electrode 42, the second electrode layer 442 is formed using the antireflection film 22 as a kind of mask layer. ) Can be formed by plating. That is, since the first electrode layer 421 is made of a transparent conductive material, conventionally, in order to apply plating, a separate mask layer is formed so that the second electrode layer 442 can be formed only at a desired portion. On the other hand, in the present embodiment, since the antireflection film 22 made of an insulating material is present on the second electrode layer 422, the antireflection film 22 may serve to prevent plating. Therefore, the second electrode layer 422 may be formed by plating without forming a separate mask layer. In the present embodiment, the antireflection layer 22 is positioned only on the front side of the semiconductor substrate 110 and the second electrode layer 422 of the first electrode 42 is mainly described, but the present invention is not limited thereto. Therefore, when the anti-reflection film 22 is also located on the rear side of the semiconductor substrate 110, the above description refers to the anti-reflection film 22 located on the rear surface of the semiconductor substrate 110 and the second electrode layer of the second electrode 44 ( 442).

이때, 제1 전극(42)의 제1 전극층(422)과 제2 전극(44)의 제2 전극층(442)은 동일한 제조 방법을 이용한 동일한 제조 공정에서 동일한 조성을 가지도록 형성될 수 있다. 그러면, 제조 공정을 단순화할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 전극(42)의 제1 전극층(422)과 제2 전극(44)의 제2 전극층(442)의 제조 방법, 공정, 조성 등을 서로 다르게 하는 것도 가능함은 물론이다. In this case, the first electrode layer 422 of the first electrode 42 and the second electrode layer 442 of the second electrode 44 may be formed to have the same composition in the same manufacturing process using the same manufacturing method. Then, the manufacturing process can be simplified. However, the present invention is not limited thereto, and a method, process, composition, etc. of the first electrode layer 422 of the first electrode 42 and the second electrode layer 442 of the second electrode 44 may be different from each other. Of course.

또한, 본 실시예에서는 제2 전극층(422, 442)을 형성하기 전에, 개구부(102)를 구비하는 반사 방지막(22)을 형성하는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서, 반사 방지막(22)을 형성하기 전에 제2 전극층(422, 442)을 형성하고, 그 후에 개구부(102)를 가지는 반사 방지막(22)을 형성하는 것도 가능하다. 그 외의 다양한 변형이 가능하다. In addition, in the present embodiment, before forming the second electrode layers 422 and 442, it is illustrated that the antireflection film 22 having the opening 102 is formed. However, the present invention is not limited thereto. Therefore, it is also possible to form the second electrode layers 422 and 442 before forming the antireflection film 22 and then form the antireflection film 22 having the opening 102 thereafter. Other variations are possible.

이와 같이 본 실시예에 따른 태양 전지(100)의 제조 방법에 따르면, 서로 다른 방법에 의하여 제1 요철부(112a, 114a) 및 제2 요철부(112b, 114b)를 형성하여 간단하고 쉬운 공정에 의하여 제1 요철부(112a, 114a) 및 제2 요철부(112b, 114b)를 형성하면서 이들이 각기 필요한 특성을 가지도록 할 수 있다. 좀더 상세하게는, 제1 요철부(112a, 114a)는 단순한 공정에 의하여 수행되는 습식 식각에 의하여 형성하고, 제2 요철부(112b, 114b)는 미세하고 균일한 특성을 가질 수 있도록 이온성 반응 식각에 의하여 형성할 수 있다. 이에 따라 우수한 특성을 가지는 태양 전지(100)를 간단한 공정에 의하여 제조할 수 있다. As described above, according to the manufacturing method of the solar cell 100 according to the present embodiment, by forming the first uneven portions 112a and 114a and the second uneven portions 112b and 114b by different methods, a simple and easy process is performed. As a result, the first uneven portions 112a and 114a and the second uneven portions 112b and 114b can be formed so that they each have the necessary characteristics. In more detail, the first uneven portions 112a and 114a are formed by wet etching performed by a simple process, and the second uneven portions 112b and 114b have an ionic reaction to have fine and uniform characteristics. It can be formed by etching. Accordingly, the solar cell 100 having excellent characteristics can be manufactured by a simple process.

상술한 바에 따른 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다. Features, structures, effects, and the like as described above are included in at least one embodiment of the present invention, and are not necessarily limited to only one embodiment. Furthermore, the features, structures, effects, and the like illustrated in each embodiment may be combined or modified for other embodiments by a person having ordinary knowledge in the field to which the embodiments belong. Therefore, contents related to such combinations and modifications should be construed as being included in the scope of the present invention.

100: 태양 전지
110: 반도체 기판
112: 제1 요철
114: 제2 요철
112a, 114a: 제1 요철부
112b, 114b: 제2 요철부
52: 제1 터널링막
54: 제2 터널링막
20: 제1 도전형 영역
30: 제2 도전형 영역
42: 제1 전극
44: 제2 전극 100: solar cell
110: semiconductor substrate
112: first irregularities
114: second irregularities
112a, 114a: first uneven portion
112b, 114b: second uneven portion
52: first tunneling film
54: second tunneling membrane
20: first conductivity type region
30: second conductivity type region
42: first electrode
44: second electrode

Claims (20)

반도체 기판;
상기 반도체 기판의 제1 면 위에 형성되는 제1 터널링막;
상기 제1 터널링막 위에 형성되는 제1 도전형 영역;
상기 제1 도전형 영역에 연결되는 제1 전극;
상기 반도체 기판의 제2 면 위에 형성되는 제2 터널링막;
상기 제2 터널링막 위에 형성되는 제2 도전형 영역; 및
상기 제2 도전형 영역에 연결되는 제2 전극
을 포함하고,
상기 반도체 기판의 상기 제1 면 및 상기 제2 면 모두에, 제1 요철부와, 상기 제1 요철부에 형성되며 상기 제1 요철부보다 작은 평균 크기를 가지는 제2 요철부를 포함하며,
상기 제1 터널링막 및 상기 제2 터널링막 중 적어도 하나가 진성 비정질 실리콘을 포함하고,
상기 제1 도전형 영역 및 상기 제2 도전형 영역 중 적어도 하나가 비정질 탄화규소를 포함하며,
상기 제2 요철부의 상부가 라운드지게 형성되고,
상기 제1 요철부가 복수 개 구비되고,
상기 제2 요철부가 복수 개 구비되며,
상기 제1 요철부의 크기 편차보다 상기 제2 요철부의 크기 편차가 더 작은 태양 전지. A semiconductor substrate;
A first tunneling layer formed on the first surface of the semiconductor substrate;
A first conductivity type region formed on the first tunneling layer;
A first electrode connected to the first conductivity type region;
A second tunneling layer formed on the second surface of the semiconductor substrate;
A second conductivity type region formed on the second tunneling layer; And
A second electrode connected to the second conductivity type region
Including,
On both the first and second surfaces of the semiconductor substrate, a first uneven portion and a second uneven portion formed on the first uneven portion and having an average size smaller than that of the first uneven portion,
At least one of the first tunneling layer and the second tunneling layer includes intrinsic amorphous silicon,
At least one of the first conductivity type region and the second conductivity type region includes amorphous silicon carbide,
The upper portion of the second uneven portion is formed to be round,
A plurality of the first uneven portions are provided,
A plurality of the second uneven portions are provided,
A solar cell in which a size deviation of the second concave-convex part is smaller than that of the first concave-convex part. 제1항에 있어서,
상기 제2 요철부는 상기 제1 요철부를 구성하는 외면에 위치하는 태양 전지. The method of claim 1,
The second concave-convex portion is located on an outer surface constituting the first concave-convex portion. 제1항에 있어서,
상기 제1 요철부를 구성하는 외면 각각에 상기 제2 요철부가 복수 개 위치하는 태양 전지. The method of claim 1,
A solar cell in which a plurality of second uneven portions are positioned on each of an outer surface constituting the first uneven portion. 제1항에 있어서,
상기 제1 요철부는 (111)면을 외면으로 하는 피라미드 형상을 가지고,
상기 제2 요철부는 상기 (111) 면에 위치하는 태양 전지. The method of claim 1,
The first uneven portion has a pyramid shape having a (111) surface as an outer surface,
The second concave-convex portion is located on the (111) surface of the solar cell. 삭제delete 제1항에 있어서,
상기 제1 요철부의 평균 크기가 10um 내지 30um이고,
상기 제2 요철부의 평균 크기가 200nm 내지 500nm인 태양 전지. The method of claim 1,
The average size of the first uneven portion is 10 um to 30 um,
A solar cell having an average size of the second uneven portion of 200 nm to 500 nm. 삭제delete 제1항에 있어서,
상기 제1 면 및 상기 제2 면이 각기 상기 제1 요철부 및 상기 제2 요철부를 구비하는 태양 전지. The method of claim 1,
A solar cell in which the first surface and the second surface each have the first concave-convex portion and the second concave-convex portion. 삭제delete 제1항에 있어서,
상기 제1 전극 및 상기 제2 전극 중 적어도 하나는, 상기 제1 또는 상기 제2 도전형 영역 위에 형성되는 투명 전도성 물질을 포함하는 투명 전극층, 그리고 상기 투명 전극층 위에 형성되며 상기 투명 전극층보다 전도성이 높은 패턴 전극층을 포함하는 태양 전지. The method of claim 1,
At least one of the first electrode and the second electrode includes a transparent electrode layer including a transparent conductive material formed on the first or second conductivity type region, and is formed on the transparent electrode layer and has higher conductivity than the transparent electrode layer. A solar cell comprising a patterned electrode layer. 제10항에 있어서,
상기 투명 전극층이 상기 반도체 기판 위에 전체적으로 형성되고,
상기 패턴 전극층이 패턴을 가지면서 형성되는 태양 전지. The method of claim 10,
The transparent electrode layer is entirely formed on the semiconductor substrate,
A solar cell formed while the pattern electrode layer has a pattern. 제10항에 있어서,
상기 투명 전극층 위에 위치하고, 상기 패턴 전극층이 통과하는 개구부를 구비하며 상기 투명 전극층보다 낮은 굴절률을 가지는 반사 방지막을 더 포함하는 태양 전지. The method of claim 10,
A solar cell further comprising an antireflection film positioned on the transparent electrode layer, having an opening through which the pattern electrode layer passes, and having a lower refractive index than the transparent electrode layer. 제12항에 있어서,
상기 반사 방지막의 두께가 상기 투명 전극층의 두께보다 작은 태양 전지. The method of claim 12,
A solar cell in which the thickness of the antireflection film is smaller than the thickness of the transparent electrode layer. 제12항에 있어서,
상기 반사 방지막이 상기 투명 전극층 위에 상기 투명 전극층과 접촉하여 형성되는 태양 전지.
The method of claim 12,
A solar cell in which the anti-reflection film is formed on the transparent electrode layer by contacting the transparent electrode layer.
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