KR20200061479A - Silicon solar cell including a carrier seletive thin layer and method of manufacturing the same - Google Patents

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Abstract

A manufacturing method of a silicon solar cell of the present invention comprises the steps of: preparing a first conductive type silicon substrate; forming a second conductive type emitter layer on an upper surface of the silicon substrate; forming a passivation layer on the emitter layer; forming an anti-reflection film on the passivation layer; forming a charge-selective thin film under the silicon substrate; forming a transparent layer under the charge-selective thin film; forming a first electrode on a lower surface of the transparent layer; and forming a second electrode electrically connected to the emitter layer. The manufacturing method may improve power generation efficiency.

Description

전하선택 박막을 포함하는 실리콘 태양전지 및 이의 제조방법{SILICON SOLAR CELL INCLUDING A CARRIER SELETIVE THIN LAYER AND METHOD OF MANUFACTURING THE SAME}Silicon solar cell including charge-selective thin film and manufacturing method therefor{SILICON SOLAR CELL INCLUDING A CARRIER SELETIVE THIN LAYER AND METHOD OF MANUFACTURING THE SAME}

본 발명은 태양전지에 관한 것으로, 보다 자세하게는 전하선택 박막을 포함하는 실리콘 태양전지 및 이의 제조방법에 관한 것이다.The present invention relates to a solar cell, and more particularly, to a silicon solar cell including a charge-selective thin film and a method for manufacturing the same.

일반적으로 태양전지는 태양광을 직접 전기로 변환시키는 태양광 발전의 핵심 소자로서, 기본적으로 p-n 접합으로 이루어진 다이오드(Diode)라 할 수 있다. 실리콘 태양전지는 p-n 접합면을 갖는다. 상기 p-n 접합면에 빛이 조사되면 전자와 정공이 발생하며, 전자와 정공은 p 영역과 n 영역으로 이동하게 된다. 이때, p 영역과 n 영역 사이에 전위차(기전력)가 발생하고, 태양전지에 부하를 연결하면 전류가 흐르게 된다.In general, a solar cell is a core element of photovoltaic power generation that directly converts sunlight into electricity, and can be basically referred to as a diode made of a p-n junction. Silicon solar cells have a p-n junction. When light is irradiated on the p-n junction surface, electrons and holes are generated, and electrons and holes move to the p region and the n region. At this time, a potential difference (electromotive force) occurs between the p region and the n region, and current flows when a load is connected to the solar cell.

실리콘 태양전지는 사용 재료의 종류에 따라서 결정계, 비정질계, 화합물계 등으로 분류되며, 결정계 실리콘 태양전지는 단결정형 및 다결정형으로 분류된다. 단결정 실리콘 태양전지는 기판의 품질이 좋기 때문에 고효율화가 용이하지만 기판의 제조 비용이 큰 단점이 있다. 이에 반하여 다결정 실리콘 태양전지는 단결정 실리콘 태양전지에 비해 상대적으로 기판의 품질이 좋지 않기 때문에 고효율화가 어려운 단점이 있다.Silicon solar cells are classified into a crystalline system, an amorphous system, a compound system, etc. according to the type of material used, and a crystalline silicon solar cell is classified into a single crystal type and a polycrystalline type. A single crystal silicon solar cell is easy to increase efficiency because the quality of the substrate is good, but the manufacturing cost of the substrate is large. On the other hand, a polycrystalline silicon solar cell has a disadvantage in that it is difficult to increase efficiency because the quality of the substrate is relatively poor compared to a single crystal silicon solar cell.

태양전지는 일반적으로 n형 실리콘 기판 상에 p형 실리콘 박막(p형 반도체층)이 형성된 구조를 이루게 된다. p형 실리콘 박막은 p형 불순물의 도핑에 의해 형성된다. 이에, 실리콘 기판의 하층부는 n형 반도체층으로 남는다. 실리콘 기판의 상층부는 p형 반도체층을 이루게 되어 p-n 접합부를 구성한다. 그리고 실리콘 기판의 전후면에는 p-n 접합부에 의해 광 생성된 정공 및 전자를 포집하기 위한 금속 전극이 형성된다. 태양전지는 전자 또는 정공과 같은 전하의 재결합율을 최소화 시킴으로써 태양전지의 발전 효율을 극대화시키는 것이 중요하다.Solar cells generally have a structure in which a p-type silicon thin film (p-type semiconductor layer) is formed on an n-type silicon substrate. The p-type silicon thin film is formed by doping p-type impurities. Thus, the lower layer portion of the silicon substrate remains an n-type semiconductor layer. The upper layer portion of the silicon substrate forms a p-type semiconductor layer to form a p-n junction. In addition, metal electrodes for collecting holes and electrons generated by the p-n junction are formed on the front and rear surfaces of the silicon substrate. It is important to maximize the power generation efficiency of the solar cell by minimizing the recombination rate of charges such as electrons or holes.

본 발명은 발전 효율을 향상시킬 수 있는 실리콘 태양전지 및 이의 제조방법을 제공하는 것을 기술적 과제로 한다.An object of the present invention is to provide a silicon solar cell capable of improving power generation efficiency and a manufacturing method thereof.

본 발명은 실리콘 기판에 전하선택 박막을 적용하고, 전하선택 박막의 특성을 향상시켜 전하의 이동도를 높일 수 있는 실리콘 태양전지 및 이의 제조방법을 제공하는 것을 기술적 과제로 한다.An object of the present invention is to provide a silicon solar cell and a method of manufacturing the same, by applying a charge-selective thin film to a silicon substrate and improving the characteristics of the charge-selective thin film to increase the mobility of the charge.

본 발명의 실시 예에 따른 실리콘 태양전지의 제조방법은, 제1 도전성 타입의 실리콘 기판을 준비하는 단계와, 상기 실리콘 기판의 상면에 제2 도전성 타입의 에미터층을 형성하는 단계와, 상기 에미터층 상에 패시베이션층을 형성하는 단계와, 상기 패시베이션층 상에 반사 방지막을 형성하는 단계와, 상기 실리콘 기판의 하부에 전하선택 박막을 형성하는 단계와, 상기 전하선택 박막의 하부에 투명층을 형성하는 단계와, 상기 투명층의 하면에 제1 전극을 형성하는 단계와, 상기 에미터층과 전기적으로 접속되는 제2 전극을 형성하는 단계를 포함한다.A method of manufacturing a silicon solar cell according to an embodiment of the present invention includes preparing a first conductive type silicon substrate, forming a second conductive type emitter layer on an upper surface of the silicon substrate, and the emitter layer Forming a passivation layer thereon, forming an anti-reflection film on the passivation layer, forming a charge selective thin film under the silicon substrate, and forming a transparent layer under the charge selective thin film. And forming a first electrode on a lower surface of the transparent layer, and forming a second electrode electrically connected to the emitter layer.

본 발명의 실시 예에 따른 실리콘 태양전지의 제조방법은 상기 전하선택 박막을 형성하는 단계에서, 상기 실리콘 기판의 하면에 제1 금속 산화막을 형성한다. 상기 제1 금속 산화막의 하면에 제2 금속 산화막을 형성한다. 상기 제2 금속 산화막의 하면에 제3 금속 산화막을 형성한다.In the method of manufacturing a silicon solar cell according to an embodiment of the present invention, in the step of forming the charge selection thin film, a first metal oxide film is formed on a lower surface of the silicon substrate. A second metal oxide film is formed on the lower surface of the first metal oxide film. A third metal oxide film is formed on the lower surface of the second metal oxide film.

본 발명의 실시 예에 따른 실리콘 태양전지의 제조방법에서, 상기 제1 금속 산화막은 산화 알루미늄(Al2O3) 또는 알루미늄 실리케이트(Al-Si-O)로 0.1nm~2.0nm의 두께로 형성된다.In the method of manufacturing a silicon solar cell according to an embodiment of the present invention, the first metal oxide film is formed of aluminum oxide (Al 2 O 3 ) or aluminum silicate (Al-Si-O) to a thickness of 0.1 nm to 2.0 nm. .

본 발명의 실시 예에 따른 실리콘 태양전지의 제조방법에서, 상기 제2 금속 산화막은 산화 몰리브덴(MoOx)으로 3.0nm~15.0nm의 두께로 형성된다.In the method of manufacturing a silicon solar cell according to an embodiment of the present invention, the second metal oxide film is formed of molybdenum oxide (MoO x ) to a thickness of 3.0nm to 15.0nm.

본 발명의 실시 예에 따른 실리콘 태양전지의 제조방법에서, 상기 제3 금속 산화막은 산화 알루미늄(Al2O3)으로 0.1nm~2.0nm의 두께로 형성된다.In the method of manufacturing a silicon solar cell according to an embodiment of the present invention, the third metal oxide film is formed of aluminum oxide (Al 2 O 3 ) to a thickness of 0.1 nm to 2.0 nm.

본 발명의 실시 예에 따른 전하선택 박막을 포함하는 실리콘 태양전지는, 제1 도전성 타입의 실리콘 기판과, 상기 실리콘 기판의 상면에 배치된 제2 도전성 타입의 에미터층과, 상기 에미터층 상에 배치된 패시베이션층과, 상기 패시베이션층 상에 배치된 반사 방지막과, 상기 실리콘 기판의 하부에 배치된 전하선택 박막과, 상기 전하선택 박막의 하부에 배치된 투명층과, 상기 투명층의 하면에 배치된 제1 전극과, 상기 에미터층과 전기적으로 접속되는 제2 전극을 포함한다.A silicon solar cell including a charge-selective thin film according to an embodiment of the present invention includes a first conductive type silicon substrate, a second conductive type emitter layer disposed on an upper surface of the silicon substrate, and an emitter layer A passivation layer, an anti-reflection film disposed on the passivation layer, a charge-selective thin film disposed under the silicon substrate, a transparent layer disposed under the charge-selective thin film, and a first disposed on a lower surface of the transparent layer And an electrode and a second electrode electrically connected to the emitter layer.

본 발명의 실시 예에 따른 전하선택 박막을 포함하는 실리콘 태양전지의 상기 전하선택 박막은, 상기 실리콘 기판의 하면에 배치된 제1 금속 산화막과, 상기 제1 금속 산화막의 하면에 배치된 제2 금속 산화막과, 상기 제2 금속 산화막의 하면에 배치된 제3 금속 산화막을 포함한다.The charge selection thin film of a silicon solar cell including a charge selection thin film according to an embodiment of the present invention includes a first metal oxide film disposed on a lower surface of the silicon substrate and a second metal arranged on a lower surface of the first metal oxide film. An oxide film and a third metal oxide film disposed on a lower surface of the second metal oxide film are included.

본 발명의 실시 예에 따른 전하선택 박막을 포함하는 실리콘 태양전지의 상기 제1 금속 산화막은 산화 알루미늄(Al2O3) 또는 알루미늄 실리케이트(Al-Si-O)로 0.1nm~2.0nm의 두께로 형성된다.The first metal oxide film of a silicon solar cell including a charge-selective thin film according to an embodiment of the present invention is aluminum oxide (Al 2 O 3 ) or aluminum silicate (Al-Si-O) with a thickness of 0.1 nm to 2.0 nm. Is formed.

본 발명의 실시 예에 따른 전하선택 박막을 포함하는 실리콘 태양전지의 상기 제2 금속 산화막은 산화 몰리브덴(MoOx)으로 3.0nm~15.0nm의 두께로 형성된다.The second metal oxide film of the silicon solar cell including the charge-selective thin film according to an embodiment of the present invention is formed of molybdenum oxide (MoO x ) to a thickness of 3.0nm to 15.0nm.

본 발명의 실시 예에 따른 전하선택 박막을 포함하는 실리콘 태양전지의 상기 제3 금속 산화막은 산화 알루미늄(Al2O3)으로 0.1nm~2.0nm의 두께로 형성된다.The third metal oxide film of a silicon solar cell including a charge-selective thin film according to an embodiment of the present invention is formed of aluminum oxide (Al 2 O 3 ) to a thickness of 0.1 nm to 2.0 nm.

본 발명은 발전 효율이 증가되는 실리콘 태양전지 및 이의 제조방법을 제공할 수 있다.The present invention can provide a silicon solar cell and a method of manufacturing the silicon power generation efficiency is increased.

본 발명의 실리콘 태양전지는 전하선택 박막의 특성을 향상시켜 전하의 이동도를 높일 수 있다.The silicon solar cell of the present invention can improve the characteristics of the charge-selective thin film to increase the mobility of charges.

본 발명의 실리콘 태양전지 및 이의 제조 방법은 제2 금속 산화막(MoOx)의 상면에 제1 금속 산화막(Al2O3 또는 Al-Si-O, Al-silicate)이 배치되어 실리콘 산화막의 결함(sub-oxide state)을 감소시켜 전하선택 박막의 특성을 향상시킬 수 있다. 또한, 제2 금속 산화막(MoOx)의 하면에 제3 금속 산화막(Al2O3)이 배치되어 제2 금속 산화막의 MoOx의 조성의 변화를 방지하여 전하선택 박막의 특성을 향상시킬 수 있다.In the silicon solar cell of the present invention and a method for manufacturing the same, a first metal oxide film (Al 2 O 3 or Al-Si-O, Al-silicate) is disposed on the top surface of the second metal oxide film (MoOx), thereby causing defects in the silicon oxide film (sub -oxide state) to improve the properties of the charge-selective thin film. In addition, the third metal oxide film (Al 2 O 3 ) is disposed on the lower surface of the second metal oxide film (MoOx) to prevent the change in the composition of the MoOx of the second metal oxide film to improve the properties of the charge-selective thin film.

도 1a는 본 발명의 일 실시 예에 따른 전하선택 박막을 포함하는 실리콘 태양전지를 나타내는 도면이다.
도 1b는 본 발명의 일 실시 예에 따른 전하선택 박막을 포함하는 실리콘 태양전지를 나타내는 도면이다.
도 2a는 본 발명의 실시 예에 따른 전하선택 박막을 포함하는 실리콘 태양전지의 제조방법을 나타내는 도면이다.
도 2b는 전하선택 박막을 형성하는 방법을 나타내는 도면이다.
도 3은 실리콘 기판의 상/하면에 텍스처링 구조를 형성하는 것을 나타내는 도면이다.
도 4는 실리콘 기판의 상면에 에미터층을 형성하는 것을 나타내는 도면이다.
도 5는 에미터층의 상면에 패시베이션층을 형성하는 것을 나타내는 도면이다.
도 6은 패시베이션층의 상면에 반사 방지막을 형성하는 것을 나타내는 도면이다.
도 7은 반사 방지막 상에 금속층을 형성하는 것을 나타내는 도면이다.
도 8a는 실리콘 기판의 하면에 전하선택 박막을 형성하는 것을 나타내는 도면이다.
도 8b는 실리콘 기판의 하면에 제1 금속 산화막을 형성하는 것을 나타내는 도면이다.
도 8c는 제1 금속 산화막의 하면에 제2 금속 산화막을 형성하는 것을 나타내는 도면이다.
도 8d는 제2 금속 산화막의 하면에 제3 금속 산화막을 형성하는 것을 나타내는 도면이다.
도 9는 전하선택 박막의 하부에 투명층을 형성하는 것을 나타내는 도면이다.
도 10은 투명층의 하부에 금속층을 형성하는 것을 나타내는 도면이다.
도 11은 제1 전극 및 제2 전극을 형성하는 것을 나타내는 도면이다.1A is a view showing a silicon solar cell including a charge-selective thin film according to an embodiment of the present invention.
1B is a view showing a silicon solar cell including a charge-selective thin film according to an embodiment of the present invention.
2A is a view showing a method of manufacturing a silicon solar cell including a charge-selective thin film according to an embodiment of the present invention.
2B is a view showing a method of forming a charge-selective thin film.
3 is a view showing that a texturing structure is formed on the upper and lower surfaces of a silicon substrate.
4 is a view showing that an emitter layer is formed on an upper surface of a silicon substrate.
5 is a view showing that a passivation layer is formed on the top surface of the emitter layer.
6 is a view showing that an antireflection film is formed on the top surface of the passivation layer.
7 is a view showing forming a metal layer on the antireflection film.
8A is a view showing that a charge selective thin film is formed on a lower surface of a silicon substrate.
8B is a view showing that a first metal oxide film is formed on a lower surface of a silicon substrate.
8C is a view showing that a second metal oxide film is formed on the lower surface of the first metal oxide film.
8D is a view showing that a third metal oxide film is formed on the lower surface of the second metal oxide film.
9 is a view showing that a transparent layer is formed on the lower portion of the charge selection thin film.
10 is a view showing that a metal layer is formed under the transparent layer.
11 is a view showing formation of a first electrode and a second electrode.

이하에서, 첨부된 도면을 참조하여, 본 발명의 실시 예들에 전하선택 박막을 포함하는 실리콘 태양전지 및 이의 제조방법에 대하여 상세하게 설명한다.Hereinafter, with reference to the accompanying drawings, a silicon solar cell including a charge-selective thin film in embodiments of the present invention and a method of manufacturing the same will be described in detail.

도 1a는 본 발명의 일 실시 예에 따른 전하선택 박막을 포함하는 실리콘 태양전지를 나타내는 도면이다.1A is a view showing a silicon solar cell including a charge-selective thin film according to an embodiment of the present invention.

도 1a를 참조하면, 본 발명의 실시 예에 따른 실리콘 태양전지(100)는 실리콘 기판(110, silicon base substrate), 에미터층(120, emitter layer), 패시베이션층(130), 반사 방지막(140, ARC: anti-reflection coating), 전하선택 박막(150), 투명층(160), 제1 전극(170), 및 제2 전극(180)을 포함할 수 있다. 상기 전하선택 박막(150)은 제1 금속 산화막(152), 제2 금속 산화막(154, MoOx), 및 제3 금속 산화막(156)을 포함할 수 있다.Referring to Figure 1a, the silicon solar cell 100 according to an embodiment of the present invention is a silicon substrate (110, silicon base substrate), emitter layer 120, emitter layer 120, passivation layer 130, anti-reflection film 140, ARC: may include an anti-reflection coating, a charge selection thin film 150, a transparent layer 160, a first electrode 170, and a second electrode 180. The charge selection thin film 150 may include a first metal oxide film 152, a second metal oxide film 154 (MoOx), and a third metal oxide film 156.

실리콘 기판(110)은 태양전지의 베이스 기판으로서, 제1 도전성 타입, 예를 들어 p형 도전성 타입의 불순물이 도핑된 반도체 기판이다. 실리콘 기판(110)dl p형 도전성 타입을 가지는 경우, 붕소(B), 갈륨(Ga), 인듐(In) 등과 같은 3가 원소의 불순물을 포함할 수 있다. 이에 한정되지 않고, 실리콘 기판(110)이 n형의 도전성 타입을 가질 경우, 실리콘 기판(110)은 인(P), 비소(As), 안티몬(Sb) 등과 같이 5가 원소의 불순물을 포함할 수 있다.The silicon substrate 110 is a base substrate of a solar cell, and is a semiconductor substrate doped with impurities of a first conductivity type, for example, a p-type conductivity type. When the silicon substrate 110 has a dl p-type conductivity type, impurities of trivalent elements such as boron (B), gallium (Ga), and indium (In) may be included. Without being limited thereto, when the silicon substrate 110 has an n-type conductivity type, the silicon substrate 110 may include impurities of a pentavalent element such as phosphorus (P), arsenic (As), and antimony (Sb). Can be.

실리콘 기판(110)의 전면(상면, front surface) 및 후면(하면, rear surface)에 미세한 텍스쳐링(Texturing) 구조(112, 또는 요철 구조)가 형성될 수 있다. 웨이퍼의 표면에 빛이 닿는 면적을 최대한 넓히기 위해, 웨이퍼에 에칭 공정을 마친 후, 인위적으로 줄무늬 형식의 스크래칭 공정을 수행하여 텍스처링 구조(112)를 형성할 수 있다. 일 예로서, 산성 에칭과 같은 습식 에칭을 반복 수행하여 텍스처링 구조(112)를 형성할 수 있다.A fine texturing structure 112 (or an uneven structure) may be formed on the front (top, front surface) and rear (bottom, rear surface) of the silicon substrate 110. In order to maximize the area of light contacting the surface of the wafer, after the etching process is performed on the wafer, the texturing structure 112 may be artificially formed by performing a stripe type scratching process. As an example, the wet etching such as acid etching may be repeatedly performed to form the texturing structure 112.

에미터층(120)은 빛이 입사되는 실리콘 기판(110)의 전면(상면)에 배치될 수 있다. 에미터층(120)에는 상기 제1 도전성 타입과 상이한 제2 도전성 타입의 불순물이 도핑될 수 있다. 실리콘 기판(110)과 동일하게 에미터층(120)은 텍스처링 구조로 형성될 수 있다.The emitter layer 120 may be disposed on the front surface (upper surface) of the silicon substrate 110 to which light is incident. The emitter layer 120 may be doped with impurities of a second conductivity type different from the first conductivity type. Like the silicon substrate 110, the emitter layer 120 may be formed in a texturing structure.

일 예로서, 실리콘 기판(110)이 p형의 도전성 타입의 불순물을 포함하는 경우, 에미터층(120)에는 n형의 도전성 타입의 불순물이 도핑될 수 있다. 예를 들어, 에미터층(120)에 인(P), 비소(As), 안티몬(Sb) 등과 같이 5가 원소의 불순물이 도핑될 수 있다. 이러한, 에미터층(120)은 실리콘 기판(110)에 인(P), 비소(As), 안티몬(Sb) 등과 같이 5가 원소의 불순물을 확산시켜 일정 두께를 가지도록 형성할 수 있다.As an example, when the silicon substrate 110 includes a p-type conductivity type impurity, an n-type conductivity type impurity may be doped into the emitter layer 120. For example, impurities of a pentavalent element such as phosphorus (P), arsenic (As), and antimony (Sb) may be doped into the emitter layer 120. The emitter layer 120 may be formed to have a certain thickness by diffusing impurities of pentavalent elements such as phosphorus (P), arsenic (As), and antimony (Sb) on the silicon substrate 110.

일 예로서, 실리콘 기판(110)이 p형의 도전성 타입의 불순물을 포함하는 경우, 에미터층(120)에는 p형의 도전성 타입의 불순물이 도핑될 수 있다. 예를 들어, 에미터층(120)에는 붕소(B), 갈륨(Ga), 인듐(In) 등과 같은 3가 원소의 불순물이 도핑될 수 있다. 이러한, 에미터층(120)은 실리콘 기판(110)에 붕소(B), 갈륨(Ga), 인듐(In) 등과 같은 3가 원소의 불순물을 확산시켜 일정 두께를 가지도록 형성할 수 있다.As an example, when the silicon substrate 110 includes p-type conductivity type impurities, the emitter layer 120 may be doped with p-type conductivity type impurities. For example, the emitter layer 120 may be doped with impurities of trivalent elements such as boron (B), gallium (Ga), and indium (In). The emitter layer 120 may be formed to have a certain thickness by diffusing impurities of trivalent elements such as boron (B), gallium (Ga), and indium (In) on the silicon substrate 110.

실리콘 기판(110)과 에미터층(120)에 의해서 p-n 접합이 형성될 수 있다. p-n 접합에 의해 내부 전위차(built-in potential difference)가 발생할 수 있다. 실리콘 기판(110)에 입사된 빛에 의해 생성된 전하인 전자-정공 쌍은 전자와 정공으로 분리되고, 전자는 n형 쪽으로 이동하고 정공은 p형 쪽으로 이동할 수 있다. A p-n junction may be formed by the silicon substrate 110 and the emitter layer 120. The built-in potential difference can be caused by p-n junction. Electron-hole pairs, which are charges generated by light incident on the silicon substrate 110, are separated into electrons and holes, and electrons can move toward the n-type and holes can move toward the p-type.

일 예로서, 상기 실리콘 기판(110)이 p형이고 에미터층(120)이 n형일 경우, 분리된 정공은 실리콘 기판(110)쪽으로 이동하고, 분리된 전자는 에미터층(120)쪽으로 이동할 수 있다.As an example, when the silicon substrate 110 is p-type and the emitter layer 120 is n-type, the separated holes move toward the silicon substrate 110 and the separated electrons can move toward the emitter layer 120. .

일 예로서, 상기 실리콘 기판(110)이 n형이고 에미터층(120)이 p형일 경우, 분리된 전자는 실리콘 기판(110)쪽으로 이동하고, 분리된 정공은 에미터층(120)쪽으로 이동할 수 있다.As an example, when the silicon substrate 110 is n-type and the emitter layer 120 is p-type, the separated electrons move toward the silicon substrate 110 and the separated holes can move toward the emitter layer 120. .

에미터층(120) 상에 패시베이션층(130)이 배치될 수 있다. 패시베이션층(130)은 에미터층(120)의 보호를 위한 것으로, 1nm 내지 50nm의 두께를 가질 수 있다. 원자층 증착법(Atomic Layer Deposition) 또는 플라즈마 강화 화학기상증착(Plasma Enhanced CVD)법에 의하여 에미터층(120)의 전면에 산화 알루미늄(Al2O3)을 증착할 수 있다. 이후, 에미터층(120)의 전면에 형성된 산화 알루미늄(Al2O3)을 경화시켜 패시베이션층(130)을 형성할 수 있다. 패시베이션층(130)은 실리콘 기판(110)과 동일하게 텍스처링 구조로 형성될 수 있다.The passivation layer 130 may be disposed on the emitter layer 120. The passivation layer 130 is for protecting the emitter layer 120 and may have a thickness of 1 nm to 50 nm. Aluminum oxide (Al 2 O 3 ) may be deposited on the entire surface of the emitter layer 120 by atomic layer deposition (PTO) or plasma enhanced chemical vapor deposition (Plasma Enhanced CVD). Thereafter, the aluminum oxide (Al 2 O 3 ) formed on the front surface of the emitter layer 120 may be cured to form the passivation layer 130. The passivation layer 130 may be formed in the same texturing structure as the silicon substrate 110.

패시베이션층(130)의 상면에 반사 방지막(140, ARC: anti-reflection coating)이 배치될 수 있다. 반사 방지막(140)은 에미터층(120)에 입사되는 빛이 굴절률이 다른 두 매체 사이의 계면에서 반사되지 않고 투과 또는 흡수되도록 하는 막으로써, 에미터층(120)에 입사된 빛이 외부로 반사되는 것을 방지할 수 있다. 이러한, 반사 방지막(140)이 단층 또는 복층으로 형성될 수 있으며, 반사 방지막(140)에 의해서 태양 전지의 발전 효율을 향상시킬 수 있다. 실리콘 기판(110)과 동일하게 반사 방지막(140)은 텍스처링 구조로 형성될 수 있다.An anti-reflection coating (ARC) 140 may be disposed on an upper surface of the passivation layer 130. The anti-reflection film 140 is a film that allows light incident on the emitter layer 120 to be transmitted or absorbed without being reflected at an interface between two media having different refractive indices, and the light incident on the emitter layer 120 is reflected outside. Can be prevented. The anti-reflection film 140 may be formed as a single layer or a multi-layer, and the anti-reflection film 140 may improve power generation efficiency of the solar cell. Like the silicon substrate 110, the anti-reflection film 140 may be formed in a texturing structure.

반사 방지막(140)은 SiNx:H막, SiON막과 같은 절연막을 단층 또는 복층으로 적층된 구조로 형성될 수 있다. SiNx:H 반사 방지막은 SiNx막 형성을 위한 소스 가스를 공급하면서 플라즈마 강화 기상 증착(Plasma Enhanced Chemical Vapor Deposition; PECVD)법에 의하여 형성될 수 있다. 상기 SiON 반사 방지막은 SiNx막 형성을 위한 소스 가스와 N2O가스를 함께 공급하면서 ICP 방식의 PECVD법에 의하여 형성될 수 있다. 상기 SiNx막은 100nm 내지 180nm로 형성될 수 있으며, SiON막은 80nm 내지 130nm로 형성될 수 있다.The anti-reflection film 140 may be formed in a structure in which an insulating film such as a SiNx:H film or a SiON film is stacked in a single layer or multiple layers. The SiNx:H antireflection film may be formed by a plasma enhanced chemical vapor deposition (PECVD) method while supplying a source gas for forming the SiNx film. The SiON anti-reflection film may be formed by an ICP PECVD method while supplying a source gas and N2O gas for forming a SiNx film. The SiNx film may be formed from 100 nm to 180 nm, and the SiON film may be formed from 80 nm to 130 nm.

도 1a에서는 에미터층(120) 상에 패시베이션층(130)이 배치되고, 패시베이션층(130) 상에 반사 방지막(140)이 배치된 것으로 도시하고 설명하였다. 이에 한정되지 않고, 에미터층(120) 상에 반사 방지막(140)이 배치되고, 반사 방지막(140) 상에 패시베이션층(130)이 배치될 수도 있다.In FIG. 1A, the passivation layer 130 is disposed on the emitter layer 120 and the anti-reflection layer 140 is disposed on the passivation layer 130 and described. The antireflection film 140 is disposed on the emitter layer 120, and the passivation layer 130 may be disposed on the antireflection film 140.

실리콘 기판(110)의 후면(하면)에 전하선택 박막(150)이 배치될 수 있다. 실리콘 기판(110)과 동일하게 전하선택 박막(150)은 텍스처링 구조로 형성될 수 있다. 전하선택 박막(150)은 제1 금속 산화막(152), 제2 금속 산화막(154, MoOx), 및 제3 금속 산화막(156)을 포함할 수 있다. 실리콘 기판(110)의 후면(하면)에 제1 금속 산화막(152)이 배치될 수 있다. 제1 금속 산화막(152)의 하면에 제2 금속 산화막(154, MoOx)이 배치될 수 있다. 제2 금속 산화막(156)의 하면에 제3 금속 산화막(156)이 배치될 수 있다.The charge selection thin film 150 may be disposed on the rear surface (lower surface) of the silicon substrate 110. Like the silicon substrate 110, the charge selection thin film 150 may be formed in a texturing structure. The charge selection thin film 150 may include a first metal oxide film 152, a second metal oxide film 154 (MoOx), and a third metal oxide film 156. The first metal oxide layer 152 may be disposed on the rear surface (lower surface) of the silicon substrate 110. A second metal oxide layer 154 (MoOx) may be disposed on the lower surface of the first metal oxide layer 152. The third metal oxide layer 156 may be disposed on the lower surface of the second metal oxide layer 156.

전하선택 접합은 전자나 홀을 투과(터널링)시켜 전하가 전극에 도달하게 할 수 있다. 전하선택 접합에 적용되는 물질들은 전이금속 산화물(TMO, Transition Metal Oxide)로, WO3, V2O5, MoOx는 홀을 선택(hole selective contact)하여 수집하고, ZnS, SnO2, TiO2는 전자를 선택(electron selective contact)하여 수집할 수 있다.The charge-selective junction can transmit (tunnel) electrons or holes to allow charge to reach the electrode. Materials applied to the charge-selective junction are transition metal oxides (TMO), and WO 3 , V 2 O 5 , and MoO x are collected by selecting holes (ZnS, SnO 2 , TiO 2) Can be collected by selecting electrons (electron selective contact).

실리콘 기판(110)의 후면(하면)에 제2 금속 산화막(154, MoOx)이 배치되는 경우, 실리콘 기판(110)과 제2 금속 산화막(154, MoOx)의 계면에 결함이 발생할 수 있다. 본 발명에서는 제1 금속 산화막(152)을 실리콘 기판(110)과 제2 금속 산화막(154, MoOx)의 사이에 배치하여, 실리콘과 산화막의 계면에서 발생할 수 있는 실리콘 산화막의 결함(sub-oxide state)을 감소시킬 수 있다.When the second metal oxide films 154 and MoO x are disposed on the back surface (lower surface) of the silicon substrate 110, a defect may occur at the interface between the silicon substrate 110 and the second metal oxide film 154 and MoO x . . In the present invention, by disposing the first metal oxide film 152 between the silicon substrate 110 and the second metal oxide film 154 (MoOx), a defect in the silicon oxide film that may occur at the interface between the silicon and the oxide film (sub-oxide state) ).

일 예로서, 제1 금속 산화막(152)은 실리콘 기판(110)의 하면과 접하게 배치되며, 산화 알루미늄(Al2O3)으로 0.1nm ~2.0nm의 두께로 형성될 수 있다. 제1 금속 산화막(152)은 원자층 증착법(ALD: Atomic Layer Deposition), 또는 CVD(Chemical Vapor Deposition, 또는 플라즈마 강화 화학기상증착(Plasma Enhanced CVD)법, 또는 PVD(Physical Vapor Deposition)법에 의하여 실리콘 기판(110)의 후면(하면)에 산화 알루미늄(Al2O3)을 증착하여 형성할 수 있다.As an example, the first metal oxide layer 152 is disposed in contact with the bottom surface of the silicon substrate 110, and may be formed of aluminum oxide (Al 2 O 3 ) to a thickness of 0.1 nm to 2.0 nm. The first metal oxide layer 152 is silicon by atomic layer deposition (ALD), chemical vapor deposition (CVD), or plasma enhanced chemical vapor deposition (PCVD), or physical vapor deposition (PVD). It may be formed by depositing aluminum oxide (Al 2 O 3 ) on the rear surface (lower surface) of the substrate 110.

일 예로서, 제1 금속 산화막(152)은 산화 실리콘(SiOx)으로 형성할 수 있다. 산화 실리콘(SiOx)으로 제1 금속 산화막(152)을 형성하여, 실리콘 기판(110)과 제2 금속 산화막(154, MoOx)의 계면에서 결함이 발생하는 것을 방지할 수 있다.As an example, the first metal oxide layer 152 may be formed of silicon oxide (SiO x ). By forming the first metal oxide film 152 with silicon oxide (SiO x ), defects can be prevented from occurring at the interface between the silicon substrate 110 and the second metal oxide films 154 and MoO x .

일 예로서, 제1 금속 산화막(152)은 알루미늄 산화막(Al2Ox)과 실리콘 산화막(SiOx)을 믹스(mix)한 알루미늄 실리케이트(Al-Si-O, Al-silicate)로 형성할 수 있다. 제1 금속 산화막(152, Al-Si-O)은 0.1nm ~2.0nm의 두께로 형성될 수 있다. 제1 금속 산화막(152, Al-Si-O)은 원자층 증착법(ALD: Atomic Layer Deposition)으로 형성될 수 있다. 즉, 실리콘 기판(110)과 제2 금속 산화막(154, MoOx) 사이에 Al-Si-O(Al-silicate)로 형성된 제1 금속 산화막(152)을 배치할 수 있다. 실리콘 기판(110)과 제2 금속 산화막(154, MoOx) 사이에 Al-Si-O(Al-silicate)의 제1 금속 산화막(152)을 배치하여 실리콘 기판(110)과 제2 금속 산화막(154, MoOx)의 계면층의 결함 밀도를 줄이면서 계면의 조성을 조절할 수 있다.As an example, the first metal oxide film 152 may be formed of aluminum silicate (Al-Si-O, Al-silicate) in which an aluminum oxide film (Al 2 O x ) and a silicon oxide film (SiO x ) are mixed. have. The first metal oxide films 152 and Al-Si-O may be formed to a thickness of 0.1 nm to 2.0 nm. The first metal oxide layer 152 (Al-Si-O) may be formed by atomic layer deposition (ALD). That is, the first metal oxide film 152 formed of Al-Si-O (Al-silicate) may be disposed between the silicon substrate 110 and the second metal oxide films 154 and MoOx. The first metal oxide film 152 of Al-Si-O (Al-silicate) is disposed between the silicon substrate 110 and the second metal oxide film 154 (MoOx), so that the silicon substrate 110 and the second metal oxide film 154 , MoOx), while reducing the density of defects in the interfacial layer.

제1 금속 산화막(152, Al-Si-O)의 양면 중에서 실리콘 기판(110)과 접하는 상면은 산화 실리콘(SiOx)과 가까운 조성을 가지는 알루미늄 실리케이트(Al-Si-O, Al-silicate)로 형성할 수 있다. 제1 금속 산화막(152, Al-Si-O)의 양면 중에서 제2 금속 산화막(154, MoOx)과 접하는 하면은 산화 알루미늄(Al2O3)에 가까운 조성을 가지는 알루미늄 실리케이트(Al-Si-O, Al-silicate)로 형성할 수 있다. 즉, 제1 금속 산화막(152, Al-Si-O)을 형성할 때, 실리콘 기판(110)과 접하는 쪽과 제2 금속 산화막(154, MoOx)과 접하는 쪽의 알루미늄 실리케이트(Al-Si-O, Al-silicate)의 조성을 조절하여 계면 결함밀도를 줄이면서 패시베이션 특성을 향상시킬 수 있다.Among the both surfaces of the first metal oxide film 152, Al-Si-O, the upper surface of the silicon substrate 110 that is in contact with the silicon substrate 110 may be formed of aluminum silicate (Al-Si-O, Al-silicate) having a composition close to that of silicon oxide (SiOx). Can be. Among the both surfaces of the first metal oxide films 152 and Al-Si-O, an aluminum silicate (Al-Si-O) having a composition close to that of the aluminum oxide (Al 2 O 3 ) on the lower surface of the second metal oxide films 154 and MoOx. Al-silicate). That is, when forming the first metal oxide films 152 and Al-Si-O, the aluminum silicate (Al-Si-O) on the side contacting the silicon substrate 110 and the side contacting the second metal oxide film 154 and MoOx. , Al-silicate) to reduce the interfacial defect density and improve passivation characteristics.

일 예로서, 제2 금속 산화막(154, MoOx)은 제1 금속 산화막(152)의 하면에 접하게 배치되며, 산화 몰리브덴(MoOx)으로 3.0~15.0nm의 두께로 형성될 수 있다. 제2 금속 산화막(154, MoOx)은 원자층 증착법(Atomic Layer Deposition), 또는 CVD(Chemical Vapor Deposition, 또는 플라즈마 강화 화학기상증착(Plasma Enhanced CVD)법, 또는 PVD(Physical Vapor Deposition)법에 의하여 제1 금속 산화막(152)의 하면에 산화 몰리브덴(MoOx)을 증착하여 형성할 수 있다. 일 예로서, 몰리브덴(Mo)의 전구체(precursor)인 Mo(CO)6와 oxidant(H2O 또는 O3)의 반응으로 제2 금속 산화막(154, MoOx)을 형성할 수 있다.As an example, the second metal oxide films 154 and MoOx are disposed in contact with the bottom surface of the first metal oxide film 152, and may be formed of molybdenum oxide (MoO x ) with a thickness of 3.0 to 15.0 nm. The second metal oxide layer 154 (MoOx) is prepared by atomic layer deposition (Atomic Layer Deposition), chemical vapor deposition (CVD), or plasma enhanced chemical vapor deposition (Plasma Enhanced CVD), or physical vapor deposition (PVD). 1 It can be formed by depositing molybdenum oxide (MoOx) on the lower surface of the metal oxide film 152. As an example, Mo(CO) 6 and oxidant (H 2 O or O 3 ) are precursors of molybdenum (Mo). ) May form a second metal oxide layer 154 (MoOx).

일 예로서, 제2 금속 산화막(154, MoOx)은 실리콘 기판(110)과의 계면에서 산화 실리콘(SiO2) 만큼 우수한 계면 트랩 전하밀도(interface state density)를 가지지 못하고, 계면 결함이 발생할 수 있다. 본 발명에서는 실리콘 기판(110)과 제2 금속 산화막(154, MoOx)의 계면에서 결함이 발생하는 것을 방지하기 위해서, 실리콘 기판(110)과 제2 금속 산화막(154, MoOx) 사이에 제1 금속 산화막(152, Al2O3)을 배치하였다. 이에 한정되지 않고, 산화 실리콘(SiOx)으로 제1 금속 산화막(152)을 형성하고, 그 위에 제2 금속 산화막(154, MoOx)을 형성할 수도 있다. 이에 한정되지 않고, 알루미늄 실리케이트(Al-Si-O, Al-silicate)로 제1 금속 산화막(152)을 형성하고, 그 위에 제2 금속 산화막(154, MoOx)을 형성할 수도 있다.As an example, the second metal oxide films 154 and MoOx do not have an interface trap density as good as that of silicon oxide (SiO 2 ) at the interface with the silicon substrate 110, and interfacial defects may occur. . In the present invention, in order to prevent a defect from occurring at the interface between the silicon substrate 110 and the second metal oxide film 154 (MoOx), the first between the silicon substrate 110 and the second metal oxide film 154 (MoO x ) A metal oxide film (152, Al 2 O 3 ) was disposed. The first metal oxide film 152 may be formed of silicon oxide (SiOx), and the second metal oxide films 154 and MoOx may be formed thereon. The first metal oxide film 152 may be formed of aluminum silicate (Al-Si-O, Al-silicate), and the second metal oxide film 154 (MoOx) may be formed thereon.

제2 금속 산화막(154, MoOx)이 전하 선택층으로 기능하도록 MoO3의 조성이 되어야 한다. 이를 위해, 제조 공정 중 금속 산화막을 증착시킨 후, 열처리를 수행하여 계면의 결함밀도 개선 및 조성비를 개선할 수 있다.The composition of MoO 3 should be such that the second metal oxide films 154 and MoOx function as a charge selection layer. To this end, after depositing the metal oxide film during the manufacturing process, heat treatment may be performed to improve the defect density and composition ratio of the interface.

제2 금속 산화막(154, MoOx)의 형성 시, 열처리 조건의 일예로서, 100℃~350℃ 이하의 온도에서 3~25분 이내로 열처리를 진행할 수 있다. 제2 금속 산화막(154, MoOx)을 형성 시, 가스는 질소 분위기에서 첫번째 스텝(step 1)을 진행한 후, 포밍 가스(forming gas) 분위기로 두번째 스텝(step 2)을 진행할 수 있다.When the second metal oxide films 154 and MoOx are formed, as an example of heat treatment conditions, heat treatment may be performed within 3 to 25 minutes at a temperature of 100°C to 350°C or less. When forming the second metal oxide layer 154 (MoOx), the gas may proceed to the first step (step 1) in a nitrogen atmosphere and then to the second step (step 2) to the forming gas atmosphere.

일 예로서, 제3 금속 산화막(156)은 제2 금속 산화막(154, MoOx)의 하면과 접하게 배치되며, 산화 알루미늄(Al2O3)으로 0.1nm ~2.0nm의 두께로 형성될 수 있다. 제3 금속 산화막(156)은 원자층 증착법(Atomic Layer Deposition), 또는 CVD(Chemical Vapor Deposition, 또는 플라즈마 강화 화학기상증착(Plasma Enhanced CVD)법, 또는 PVD(Physical Vapor Deposition)법에 의하여 제2 금속 산화막(154, MoOx)의 하면에 산화 알루미늄(Al2O3)을 증착하여 형성할 수 있다. 즉, 제조 공정 중 제2 금속 산화막(154, MoOx)이 공기와 접촉하면서 조성의 변화되는 것을 방지하기 위해서, 제2 금속 산화막(154, MoOx)의 하면에 제3 금속 산화막(156, Al2O3)을 형성할 수 있다.As an example, the third metal oxide film 156 is disposed in contact with the lower surface of the second metal oxide film 154 (MoOx), and may be formed of aluminum oxide (Al 2 O 3 ) to a thickness of 0.1 nm to 2.0 nm. The third metal oxide film 156 is a second metal by atomic layer deposition (Atomic Layer Deposition), CVD (Chemical Vapor Deposition, or plasma enhanced CVD), or PVD (Physical Vapor Deposition) It can be formed by depositing aluminum oxide (Al 2 O 3 ) on the lower surface of the oxide films 154, MoOx, that is, preventing the composition change while the second metal oxide films 154, MoOx are in contact with air during the manufacturing process. In order to do so, the third metal oxide films 156 and Al 2 O 3 may be formed on the lower surface of the second metal oxide films 154 and MoOx.

제3 금속 산화막(156)의 하면에 투명층(160)이 배치될 수 있다. 투명층(160)은 ITO(Indium Tin Oxide)와 같은 투명전도성 물질로 1.0nm~200nm의 두께로 형성될 수 있다.The transparent layer 160 may be disposed on the lower surface of the third metal oxide layer 156. The transparent layer 160 is a transparent conductive material such as ITO (Indium Tin Oxide) and may be formed to a thickness of 1.0 nm to 200 nm.

제2 금속 산화막(154, MoOx)과 투명층(160) 사이에 배치된 제3 금속 산화막(156)에 의해서 제2 금속 산화막(154, MoOx)과 공기 및 투명층(160)이 직접 접촉하지 않게 되어, 투명층(160)이 증착되면서 제2 금속 산화막(154, MoOx)의 MoOx의 조성이 변화되는 것을 방지할 수 있다.The second metal oxide film 154, MoOx and the air and the transparent layer 160 are not in direct contact with the third metal oxide film 156 disposed between the second metal oxide film 154 and MoOx, and the transparent layer 160, As the transparent layer 160 is deposited, the composition of the MoOx of the second metal oxide layers 154 and MoOx can be prevented from being changed.

이와 같이, 제2 금속 산화막(154, MoOx)의 상면에 제1 금속 산화막(152)이 배치되어 실리콘 산화막의 결함(sub-oxide state)을 감소시켜 전하선택 박막(150)의 특성을 향상시킬 수 있다. 또한, 제2 금속 산화막(154, MoOx)의 하면에 제3 금속 산화막(156)이 배치되어 제2 금속 산화막(154, MoOx)의 MoOx의 조성의 변화를 방지하여 전하선택 박막(150)의 특성을 향상시킬 수 있다.As described above, the first metal oxide layer 152 is disposed on the top surfaces of the second metal oxide layers 154 and MoOx to reduce the sub-oxide state of the silicon oxide layer, thereby improving the properties of the charge-selective thin film 150. have. In addition, the third metal oxide film 156 is disposed on the lower surface of the second metal oxide films 154 and MoOx to prevent changes in the composition of the MoOx of the second metal oxide films 154 and MoOx to prevent the characteristics of the charge selection thin film 150. Improve it.

투명층(160)의 하면에 제1 전극(170)이 배치될 수 있다. 제1 전극(170)은 CVD(Chemical Vapor Deposition) 또는 PECVD(Plasma Enhanced CVD)와 같은 화학 기상 증착 공정, 스퍼터링 공정, 도금, 스크린 프린팅과 같은 페이스트 도포 공정에 의하여 형성될 수 있다. 제1 전극(170)은 투명층(160)의 하면에 알루미늄(Al) 금속층을 증착시킨 후, 패터닝 및 어닐링 공정을 수행하여 제1 전극(170)을 형성할 수 있다. 제1 전극(170)은 알루미늄(Al)에 더하여 은(Ag)과 같은 도전성 금속을 포함할 수 있다. 알루미늄 금속층을 200nm 내지 15㎛의 두께로 증착시킨 후, 패터닝을 수행하고, 어닐링 공정을 수행하여 제1 전극(170)이 형성될 수 있다.The first electrode 170 may be disposed on the lower surface of the transparent layer 160. The first electrode 170 may be formed by a chemical vapor deposition process such as CVD (Chemical Vapor Deposition) or PECVD (Plasma Enhanced CVD), a sputtering process, a paste application process such as plating or screen printing. The first electrode 170 may form a first electrode 170 by depositing an aluminum (Al) metal layer on the lower surface of the transparent layer 160 and then performing a patterning and annealing process. The first electrode 170 may include a conductive metal such as silver (Ag) in addition to aluminum (Al). After the aluminum metal layer is deposited to a thickness of 200 nm to 15 μm, the first electrode 170 may be formed by performing patterning and performing an annealing process.

일 예로서, 제1 전극(170)은 도전성 페이스트로 이루어질 수 있다. 제1 전극(170)은 투명층(160)에 도전성 페이스트를 도포하여 형성할 수 있다. 도전성 페이스트는 은(Ag) 또는 알루미늄(Al)을 포함하는 물질로 이루어질 수 있다. 또한, 제1 전극(170)은 저온 소성이 가능한 도전성 페이스트를 사용하여 형성할 수 있다. 제1 전극(170)이 저온 소성이 가능한 도전성 페이스트로 형성되는 경우에 고온에서 소성되는 도전성 페이스트로 형성되는 경우에 비하여 우수한 전기 전도도를 나타내므로, 전하 수집 효율을 개선할 수 있다.As an example, the first electrode 170 may be made of a conductive paste. The first electrode 170 may be formed by applying a conductive paste to the transparent layer 160. The conductive paste may be made of a material containing silver (Ag) or aluminum (Al). In addition, the first electrode 170 may be formed using a conductive paste capable of low temperature firing. When the first electrode 170 is formed of a conductive paste capable of firing at a low temperature, it exhibits excellent electrical conductivity as compared with a case of a conductive paste fired at a high temperature, thereby improving charge collection efficiency.

제2 전극(180)은 패시베이션층(130) 및 반사 방지막(140)이 형성되지 않은 부분을 이용하여 에미터층(120)과 전기적으로 연결되도록 배치될 수 있다. 또는 제2 전극(180)은 패시베이션층(130) 및 반사 방지막(140)의 일부를 식각하여 에미터층(120)과 전기적으로 연결되도록 배치될 수 있다.The second electrode 180 may be disposed to be electrically connected to the emitter layer 120 using portions where the passivation layer 130 and the anti-reflection layer 140 are not formed. Alternatively, the second electrode 180 may be disposed to be electrically connected to the emitter layer 120 by etching a portion of the passivation layer 130 and the anti-reflection layer 140.

일 예로서, 제2 전극(180)은 알루미늄(Al), 니켈(Ni), 구리(Cu), 은(Ag), 주석(Sn), 아연(Zn), 인듐(In), 티타늄(Ti), 금(Au) 및 이들의 조합으로 이루어진 군으로부터 선택된 적어도 하나의 도전성 물질로 형성될 수 있다. 제2 전극(180)은 CVD(Chemical Vapor Deposition) 또는 PECVD(Plasma Enhanced CVD)와 같은 화학 기상 증착 공정, 스퍼터링 공정, 도금, 스크린 프린팅과 같은 페이스트 도포 공정에 의하여 형성될 수 있다. 제2 전극(180)은 정해진 방향으로 나란히 연장되는 복수의 전극으로 형성될 수 있다. 제2 전극(180)은 에미터층(120)쪽으로 이동한 전하, 예를 들어 정공을 수집할 수 있다.As an example, the second electrode 180 is aluminum (Al), nickel (Ni), copper (Cu), silver (Ag), tin (Sn), zinc (Zn), indium (In), titanium (Ti) , Gold (Au) and a combination of these may be formed of at least one conductive material selected from the group. The second electrode 180 may be formed by a chemical vapor deposition process such as CVD (Chemical Vapor Deposition) or PECVD (Plasma Enhanced CVD), a sputtering process, or a paste application process such as plating or screen printing. The second electrode 180 may be formed of a plurality of electrodes extending side by side in a predetermined direction. The second electrode 180 may collect charges, for example, holes, which have moved toward the emitter layer 120.

일 예로서, 제2 전극(180)은 도전성 페이스트로 이루어질 수 있다. 제2 전극(180)은 패시베이션층(130) 및 반사 방지막(140)의 일부가 제거되어 노출되는 에미터층(120)에 도전성 페이스트를 도포하여 형성할 수 있다. 도전성 페이스트는 은(Ag) 또는 알루미늄(Al)을 포함하는 물질로 이루어질 수 있다. 또한, 제2 전극(180)은 저온 소성이 가능한 도전성 페이스트를 사용하여 형성할 수 있다. 제2 전극(180)이 저온 소성이 가능한 도전성 페이스트로 형성되는 경우에 고온에서 소성되는 도전성 페이스트로 형성되는 경우에 비하여 우수한 전기 전도도를 나타내므로, 전하 수집 효율을 개선할 수 있다.As an example, the second electrode 180 may be made of a conductive paste. The second electrode 180 may be formed by applying a conductive paste to the emitter layer 120 exposed by removing a portion of the passivation layer 130 and the anti-reflection layer 140. The conductive paste may be made of a material containing silver (Ag) or aluminum (Al). Further, the second electrode 180 may be formed using a conductive paste capable of low temperature firing. When the second electrode 180 is formed of a conductive paste capable of firing at a low temperature, it exhibits excellent electrical conductivity as compared with a case of a conductive paste fired at a high temperature, thereby improving charge collection efficiency.

이와 같이, 제1 전극(170) 및 제2 전극(180)을 형성하면 실리콘 기판(110)의 전면 및 후면에서 빛을 수광하여 양면 수광형 태양전지로 기능할 수 있다.As described above, when the first electrode 170 and the second electrode 180 are formed, light can be received from the front and rear surfaces of the silicon substrate 110 to function as a double-sided light receiving solar cell.

도면에 도시하지 않았지만, 제2 전극(180) 상에는 제2 전극(180)과 교차하는 방향으로 복수의 집전부가 위치할 수 있으며, 집전부와 제2 전극(180)은 전기적 및 물리적으로 연결될 수 있다.Although not shown in the drawing, a plurality of current collectors may be positioned on the second electrode 180 in a direction crossing the second electrode 180, and the current collector and the second electrode 180 may be electrically and physically connected. have.

도 1b는 본 발명의 일 실시 예에 따른 전하선택 박막을 포함하는 실리콘 태양전지를 나타내는 도면이다.1B is a view showing a silicon solar cell including a charge-selective thin film according to an embodiment of the present invention.

실리콘 기판(110)의 전면쪽에는 텍스쳐링 구조(112)를 형성하고, 실리콘 기판(110)의 후면쪽에는 텍스쳐링 구조(112) 없이 평탄하게 형성할 수 있다. 제조 공정 중, 에미터층(120)을 형성한 이후에, 실리콘 기판(110)의 후면에 평탄화 공정(단면만 질산 혼합용액을 이용)을 진행할 수 있다. 이를 통해, 실리콘 기판(110)의 후면쪽에는 텍스쳐링 구조(112, 또는 요철)를 형성하지 않을 수 있다. 이때, 제1 전극(170)은 투명층(160)의 전면에 형성될 수 있다. 이와 같이, 제1 전극(170) 및 제2 전극(180)을 형성하면 실리콘 기판(110)의 전면에서 빛을 수광하는 태양전지로 기능할 수 있다.The texturing structure 112 may be formed on the front side of the silicon substrate 110, and the texturing structure 112 may be formed flat on the back side of the silicon substrate 110. During the manufacturing process, after the emitter layer 120 is formed, a planarization process (only a cross-section using a nitric acid mixed solution) may be performed on the back surface of the silicon substrate 110. Through this, the texturing structure 112 (or irregularities) may not be formed on the rear side of the silicon substrate 110. In this case, the first electrode 170 may be formed on the entire surface of the transparent layer 160. As described above, when the first electrode 170 and the second electrode 180 are formed, it can function as a solar cell that receives light from the front surface of the silicon substrate 110.

도 2a는 본 발명의 실시 예에 따른 전하선택 박막을 포함하는 실리콘 태양전지의 제조방법을 나타내는 도면이다. 도 2b는 전하선택 박막을 형성하는 방법을 나타내는 도면이다.2A is a view showing a method of manufacturing a silicon solar cell including a charge-selective thin film according to an embodiment of the present invention. 2B is a view showing a method of forming a charge-selective thin film.

도 1a, 도 2a 및 도 2b를 참조하면, 전하선택 박막을 포함하는 실리콘 태양전지(100)의 제조방법은, 실리콘 기판(110)의 전면(상면)과 후면(하면)에 텍스쳐링 구조(112)를 형성하는 단계(S10)와, 실리콘 기판(110)의 상면에 에미터층(120)을 형성하는 단계(S20)와, 에미터층(120)의 상면에 반사 방지막(140)을 형성하는 단계(S30)와, 반사 방지막(140) 상에 금속층을 형성하는 단계(S40)와, 실리콘 기판(110)의 하부에 전하선택 박막을 형성하는 단계(S50)와, 전하선택 박막(150)의 하부에 투명층(160)을 형성하는 단계(S60)와, 투명층(160)의 하부에 금속층을 형성하는 단계(S70)와, 금속층을 패터닝하여 제1 전극(170)을 형성하는 단계(S80)와, 반사 방지막의 상부에 제2 전극(180)을 형성하는 단계(S90)를 포함할 수 있다.1A, 2A, and 2B, a method of manufacturing a silicon solar cell 100 including a charge-selective thin film includes texturing structures 112 on the front (top) and rear (bottom) surfaces of the silicon substrate 110. Forming (S10), forming an emitter layer 120 on the top surface of the silicon substrate 110 (S20), and forming an anti-reflection film 140 on the top surface of the emitter layer 120 (S30) ), forming a metal layer on the anti-reflection layer 140 (S40 ), forming a charge-selective thin film under the silicon substrate 110 (S50 ), and a transparent layer under the charge-selective thin film 150. Step (S60) of forming 160, step of forming a metal layer under the transparent layer 160 (S70), step of forming a first electrode 170 by patterning the metal layer (S80), and antireflection film It may include the step (S90) of forming a second electrode 180 on the upper portion.

도 3은 실리콘 기판의 상/하면에 텍스처링 구조를 형성하는 것을 나타내는 도면이다.3 is a view showing that a texturing structure is formed on the upper/lower surface of a silicon substrate.

도 2a 및 도 3을 참조하면, 실리콘 기판(110)의 전면(상면) 및 후면(하면)에 산성 에칭과 같은 습식 에칭을 반복 수행하여 텍스처링 구조(112, 또는 요철 구조)를 형성할 수 있다(S10).Referring to FIGS. 2A and 3, wet etching such as acid etching may be repeatedly performed on the front surface (upper surface) and the rear surface (lower surface) of the silicon substrate 110 to form a texturing structure 112 (or an uneven structure) ( S10).

실리콘 기판(110)은 태양전지의 베이스 기판으로서, 제1 도전성 타입, 예를 들어 p형 도전성 타입의 불순물이 도핑된 반도체 기판이다. 실리콘 기판(110)dl p형 도전성 타입을 가지는 경우, 붕소(B), 갈륨(Ga), 인듐(In) 등과 같은 3가 원소의 불순물을 포함할 수 있다. 이에 한정되지 않고, 실리콘 기판(110)이 n형의 도전성 타입을 가질 경우, 실리콘 기판(110)은 인(P), 비소(As), 안티몬(Sb) 등과 같이 5가 원소의 불순물을 포함할 수 있다.The silicon substrate 110 is a base substrate of a solar cell, and is a semiconductor substrate doped with impurities of a first conductivity type, for example, a p-type conductivity type. When the silicon substrate 110 has a dl p-type conductivity type, impurities of trivalent elements such as boron (B), gallium (Ga), and indium (In) may be included. Without being limited thereto, when the silicon substrate 110 has an n-type conductivity type, the silicon substrate 110 may include impurities of a pentavalent element such as phosphorus (P), arsenic (As), and antimony (Sb). Can be.

도 4는 실리콘 기판의 상면에 에미터층을 형성하는 것을 나타내는 도면이다.4 is a view showing that an emitter layer is formed on an upper surface of a silicon substrate.

이어서, 도 2a 및 도 4를 참조하면, 실리콘 기판(110)의 상면에 에미터층(120)을 형성할 수 있다(S20).Subsequently, referring to FIGS. 2A and 4, an emitter layer 120 may be formed on the top surface of the silicon substrate 110 (S20 ).

에미터층(120)은 빛이 입사되는 실리콘 기판(110)의 상면(front surface)에 배치될 수 있다. 에미터층(120)에는 상기 제1 도전성 타입과 상이한 제2 도전성 타입의 불순물이 도핑될 수 있다. 실리콘 기판(110)과 동일하게 에미터층(120)은 텍스처링 구조로 형성될 수 있다.The emitter layer 120 may be disposed on the front surface of the silicon substrate 110 to which light is incident. The emitter layer 120 may be doped with impurities of a second conductivity type different from the first conductivity type. Like the silicon substrate 110, the emitter layer 120 may be formed in a texturing structure.

일 예로서, 실리콘 기판(110)이 p형의 도전성 타입의 불순물을 포함하는 경우, 에미터층(120)에는 n형의 도전성 타입의 불순물이 도핑될 수 있다. 예를 들어, 에미터층(120)에 인(P), 비소(As), 안티몬(Sb) 등과 같이 5가 원소의 불순물이 도핑될 수 있다. 이러한, 에미터층(120)은 실리콘 기판(110)에 인(P), 비소(As), 안티몬(Sb) 등과 같이 5가 원소의 불순물을 확산시켜 일정 두께를 가지도록 형성할 수 있다.As an example, when the silicon substrate 110 includes a p-type conductivity type impurity, an n-type conductivity type impurity may be doped into the emitter layer 120. For example, impurities of a pentavalent element such as phosphorus (P), arsenic (As), and antimony (Sb) may be doped into the emitter layer 120. The emitter layer 120 may be formed to have a certain thickness by diffusing impurities of pentavalent elements such as phosphorus (P), arsenic (As), and antimony (Sb) on the silicon substrate 110.

일 예로서, 실리콘 기판(110)이 p형의 도전성 타입의 불순물을 포함하는 경우, 에미터층(120)에는 p형의 도전성 타입의 불순물이 도핑될 수 있다. 예를 들어, 에미터층(120)에는 붕소(B), 갈륨(Ga), 인듐(In) 등과 같은 3가 원소의 불순물이 도핑될 수 있다. 이러한, 에미터층(120)은 실리콘 기판(110)에 붕소(B), 갈륨(Ga), 인듐(In) 등과 같은 3가 원소의 불순물을 확산시켜 일정 두께를 가지도록 형성할 수 있다.As an example, when the silicon substrate 110 includes p-type conductivity type impurities, the emitter layer 120 may be doped with p-type conductivity type impurities. For example, the emitter layer 120 may be doped with impurities of trivalent elements such as boron (B), gallium (Ga), and indium (In). The emitter layer 120 may be formed to have a certain thickness by diffusing impurities of trivalent elements such as boron (B), gallium (Ga), and indium (In) on the silicon substrate 110.

실리콘 기판(110)과 에미터층(120)에 의해서 p-n 접합이 형성될 수 있다. p-n 접합에 의해 내부 전위차(built-in potential difference)가 발생할 수 있다. 실리콘 기판(110)에 입사된 빛에 의해 생성된 전하인 전자-정공 쌍은 전자와 정공으로 분리되고, 전자는 n형 쪽으로 이동하고 정공은 p형 쪽으로 이동할 수 있다.A p-n junction may be formed by the silicon substrate 110 and the emitter layer 120. The built-in potential difference can be caused by p-n junction. Electron-hole pairs, which are charges generated by light incident on the silicon substrate 110, are separated into electrons and holes, and electrons can move toward the n-type and holes can move toward the p-type.

일 예로서, 상기 실리콘 기판(110)이 p형이고 에미터층(120)이 n형일 경우, 분리된 정공은 실리콘 기판(110)쪽으로 이동하고, 분리된 전자는 에미터층(120)쪽으로 이동할 수 있다.As an example, when the silicon substrate 110 is p-type and the emitter layer 120 is n-type, the separated holes move toward the silicon substrate 110 and the separated electrons can move toward the emitter layer 120. .

일 예로서, 상기 실리콘 기판(110)이 n형이고 에미터층(120)이 p형일 경우, 분리된 전자는 실리콘 기판(110)쪽으로 이동하고, 분리된 정공은 에미터층(120)쪽으로 이동할 수 있다.As an example, when the silicon substrate 110 is n-type and the emitter layer 120 is p-type, the separated electrons move toward the silicon substrate 110 and the separated holes can move toward the emitter layer 120. .

도 5는 에미터층의 상면에 패시베이션층을 형성하는 것을 나타내는 도면이다.5 is a view showing that a passivation layer is formed on the top surface of the emitter layer.

이어서, 도 2a 및 도 5를 참조하면, 에미터층(120) 상에 패시베이션층(130)을 형성할 수 있다. 패시베이션층(130)은 에미터층(120)의 보호를 위한 것으로, 1nm 내지 50nm의 두께를 가질 수 있다. Next, referring to FIGS. 2A and 5, a passivation layer 130 may be formed on the emitter layer 120. The passivation layer 130 is for protecting the emitter layer 120 and may have a thickness of 1 nm to 50 nm.

일 예로서, 원자층 증착법(Atomic Layer Deposition) 또는 플라즈마 강화 화학기상증착(Plasma Enhanced CVD)법에 의하여 에미터층(120)의 전면에 산화 알루미늄(Al2O3)을 증착할 수 있다. 이후, 에미터층(120)의 전면에 형성된 산화 알루미늄(Al2O3)을 경화시켜 패시베이션층(130)을 형성할 수 있다. 패시베이션층(130)은 실리콘 기판(110)과 동일하게 텍스처링 구조로 형성될 수 있다.As an example, aluminum oxide (Al 2 O 3 ) may be deposited on the entire surface of the emitter layer 120 by atomic layer deposition (Atomic Layer Deposition) or plasma enhanced chemical vapor deposition (Plasma Enhanced CVD). Thereafter, the aluminum oxide (Al 2 O 3 ) formed on the front surface of the emitter layer 120 may be cured to form the passivation layer 130. The passivation layer 130 may be formed in the same texturing structure as the silicon substrate 110.

도 6은 패시베이션층의 상면에 반사 방지막을 형성하는 것을 나타내는 도면이다.6 is a view showing that an antireflection film is formed on the top surface of the passivation layer.

이어서, 도 2a 및 도 6을 참조하면, 패시베이션층(130) 상에 반사 방지막(140)을 형성할 수 있다(S30).Next, referring to FIGS. 2A and 6, an anti-reflection layer 140 may be formed on the passivation layer 130 (S30 ).

반사 방지막(140)은 SiNx:H막, SiON막과 같은 절연막을 단층 또는 복층으로 적층된 구조로 형성될 수 있다. SiNx:H 반사 방지막은 SiNx막 형성을 위한 소스 가스를 공급하면서 플라즈마 강화 기상 증착(Plasma Enhanced Chemical Vapor Deposition; PECVD)법에 의하여 형성될 수 있다. 상기 SiON 반사 방지막은 SiNx막 형성을 위한 소스 가스와 N2O가스를 함께 공급하면서 ICP 방식의 PECVD법에 의하여 형성될 수 있다. 상기 SiNx막은 100nm 내지 180nm로 형성될 수 있으며, SiON막은 80nm 내지 130nm로 형성될 수 있다. 실리콘 기판(110)과 동일하게 반사 방지막(140)은 텍스처링 구조로 형성될 수 있다.The anti-reflection film 140 may be formed in a structure in which an insulating film such as a SiNx:H film or a SiON film is stacked in a single layer or multiple layers. The SiNx:H antireflection film may be formed by a plasma enhanced chemical vapor deposition (PECVD) method while supplying a source gas for forming the SiNx film. The SiON anti-reflection film may be formed by an ICP PECVD method while supplying a source gas and N2O gas for forming a SiNx film. The SiNx film may be formed from 100 nm to 180 nm, and the SiON film may be formed from 80 nm to 130 nm. Like the silicon substrate 110, the anti-reflection film 140 may be formed in a texturing structure.

반사 방지막(140)의 하면 또는 상면에 패시베이션막을 형성할 수 있다. 패시베이션막은 1nm 내지 50nm의 두께를 가질 수 있으며, 에미터층(120) 상면 또는 반사 방지막(140)의 상면에 배치될 수 있다. 패시베이션막은 원자층 증착법(Atomic Layer Deposition) 또는 플라즈마 강화 화학기상증착(Plasma Enhanced CVD)법에 의하여 산화 알루미늄(Al2O3)을 증착하여 형성할 수 있다.A passivation film may be formed on the lower surface or the upper surface of the anti-reflection film 140. The passivation film may have a thickness of 1 nm to 50 nm, and may be disposed on the top surface of the emitter layer 120 or the anti-reflection film 140. The passivation film may be formed by depositing aluminum oxide (Al 2 O 3 ) by atomic layer deposition (Atomic Layer Deposition) or plasma enhanced chemical vapor deposition (Plasma Enhanced CVD).

도 7은 반사 방지막 상에 금속층을 형성하는 것을 나타내는 도면이다.7 is a view showing forming a metal layer on the antireflection film.

도 2a 및 도 7을 참조하면, 반사 방지막(140)의 상면에 금속층(182)을 형성할 수 있다(S40).2A and 7, a metal layer 182 may be formed on the top surface of the anti-reflection layer 140 (S40 ).

금속층(182)은 에미터층(120)과 전기적으로 접속되는 제2 전극(180)을 형성하기 위한 것이다. 패시베이션층(130) 및 반사 방지막(140)의 일부를 제거하여 에미터층(120)을 노출시킨다. 이후, 반사 방지막(140)의 전면에 금속층(182)을 형성할 수 있다. 이후, 금속층(182)을 패터닝하여 제2 전극(180)을 형성할 수 있다.The metal layer 182 is for forming the second electrode 180 electrically connected to the emitter layer 120. The emitter layer 120 is exposed by removing a portion of the passivation layer 130 and the anti-reflection layer 140. Thereafter, a metal layer 182 may be formed on the front surface of the anti-reflection film 140. Thereafter, the second electrode 180 may be formed by patterning the metal layer 182.

일 예로서, 금속층(182)은 알루미늄(Al), 니켈(Ni), 구리(Cu), 은(Ag), 주석(Sn), 아연(Zn), 인듐(In), 티타늄(Ti), 금(Au) 및 이들의 조합으로 이루어진 군으로부터 선택된 적어도 하나의 도전성 물질로 형성될 수 있다. 금속층(182)은 CVD(Chemical Vapor Deposition) 또는 PECVD(Plasma Enhanced CVD)와 같은 화학 기상 증착 공정, 스퍼터링 공정, 도금, 스크린 프린팅과 같은 페이스트 도포 공정에 의하여 형성될 수 있다.As an example, the metal layer 182 is aluminum (Al), nickel (Ni), copper (Cu), silver (Ag), tin (Sn), zinc (Zn), indium (In), titanium (Ti), gold It may be formed of at least one conductive material selected from the group consisting of (Au) and combinations thereof. The metal layer 182 may be formed by a chemical vapor deposition process such as Chemical Vapor Deposition (CVD) or Plasma Enhanced CVD (PECVD), a sputtering process, or a paste application process such as plating or screen printing.

일 예로서, 금속층(182)은 도전성 페이스트로 이루어질 수 있다. 금속층(182)은 패시베이션막 및 반사 방지막(140)으로 노출되는 에미터층(120)에 도전성 페이스트를 도포하여 형성할 수 있다. 도전성 페이스트는 은(Ag) 또는 알루미늄(Al)을 포함하는 물질로 이루어질 수 있다. 또한, 금속층(182)은 저온 소성이 가능한 도전성 페이스트를 사용하여 형성할 수 있다. 금속층(182)이 저온 소성이 가능한 도전성 페이스트로 형성되는 경우에 고온에서 소성되는 도전성 페이스트로 형성되는 경우에 비하여 우수한 전기 전도도를 나타내므로, 전하 수집 효율을 개선할 수 있다.As an example, the metal layer 182 may be made of a conductive paste. The metal layer 182 may be formed by applying a conductive paste to the emitter layer 120 exposed by the passivation film and anti-reflection film 140. The conductive paste may be made of a material containing silver (Ag) or aluminum (Al). In addition, the metal layer 182 may be formed using a conductive paste capable of low temperature firing. When the metal layer 182 is formed of a conductive paste capable of firing at a low temperature, it exhibits excellent electrical conductivity as compared with a conductive paste fired at a high temperature, thereby improving charge collection efficiency.

도 8a는 실리콘 기판의 하면에 전하선택 박막을 형성하는 것을 나타내는 도면이다.8A is a view showing that a charge selective thin film is formed on a lower surface of a silicon substrate.

도 2a 및 도 8a를 참조하면, 실리콘 기판(110)의 후면(하면)에 전하선택 박막(150)을 형성할 수 있다(S50).2A and 8A, a charge selection thin film 150 may be formed on the rear surface (lower surface) of the silicon substrate 110 (S50 ).

실리콘 기판(110)과 동일하게 전하선택 박막(150)은 텍스처링 구조로 형성될 수 있다. 전하선택 박막(150)은 제1 금속 산화막(152, Al2O3 또는 Al-Si-O), 제2 금속 산화막(154, MoOx), 및 제3 금속 산화막(156, Al2O3)을 포함할 수 있다. 실리콘 기판(110)의 후면(하면)에 제1 금속 산화막(152, Al2O3 또는 Al-Si-O)이 배치될 수 있다. 제1 금속 산화막(152, Al2O3 또는 Al-Si-O)의 하면에 제2 금속 산화막(154, MoOx)이 배치될 수 있다. 제2 금속 산화막(154, MoOx)의 하면에 제3 금속 산화막(156, Al2O3)이 배치될 수 있다.Like the silicon substrate 110, the charge selection thin film 150 may be formed in a texturing structure. The charge selection thin film 150 includes a first metal oxide film 152, Al 2 O 3 or Al-Si-O, a second metal oxide film 154, MoOx, and a third metal oxide film 156, Al 2 O 3 . It can contain. The first metal oxide layer 152 (Al 2 O 3 or Al-Si-O) may be disposed on the rear surface (lower surface) of the silicon substrate 110. The second metal oxide films 154 and MoOx may be disposed on the bottom surface of the first metal oxide films 152 and Al 2 O 3 or Al-Si-O. The third metal oxide layers 156 and Al 2 O 3 may be disposed on the lower surface of the second metal oxide layers 154 and MoOx.

전하선택 접합은 전자나 홀을 투과(터널링)시켜 전하가 전극에 도달하게 할 수 있다. 전하선택 접합에 적용되는 물질들은 전이금속 산화물(TMO, Transition Metal Oxide)로, WO3, V2O5, MoOx는 홀을 선택(hole selective contact)하여 수집하고, ZnS, SnO2, TiO2는 전자를 선택(electron selective contact)하여 수집할 수 있다.The charge-selective junction can transmit (tunnel) electrons or holes to allow charge to reach the electrode. Materials applied to the charge-selective junction are transition metal oxides (TMO), and WO 3 , V 2 O 5 , and MoO x are collected by selecting holes (ZnS, SnO 2 , TiO 2) Can be collected by selecting electrons (electron selective contact).

도 8b는 실리콘 기판의 하면에 제1 금속 산화막을 형성하는 것을 나타내는 도면이다.8B is a view showing that a first metal oxide film is formed on a lower surface of a silicon substrate.

도 2b 및 도 8b를 참조하면, 실리콘 기판(110)의 후면(하면)에 제1 금속 산화막(152)을 형성할 수 있다(S52).2B and 8B, a first metal oxide layer 152 may be formed on the rear surface (lower surface) of the silicon substrate 110 (S52 ).

일 예로서, 제1 금속 산화막(152)은 실리콘 기판(110)의 하면과 접하게 배치되며, 산화 알루미늄(Al2O3)으로 0.1nm ~2.0nm의 두께로 형성될 수 있다. 제1 금속 산화막(152)은 원자층 증착법(Atomic Layer Deposition), 또는 CVD(Chemical Vapor Deposition, 또는 플라즈마 강화 화학기상증착(Plasma Enhanced CVD)법, 또는 PVD(Physical Vapor Deposition)법에 의하여 실리콘 기판(110)의 후면(하면)에 산화 알루미늄(Al2O3)을 증착하여 형성할 수 있다.As an example, the first metal oxide layer 152 is disposed in contact with the bottom surface of the silicon substrate 110, and may be formed of aluminum oxide (Al 2 O 3 ) to a thickness of 0.1 nm to 2.0 nm. The first metal oxide film 152 is a silicon substrate (Atomic Layer Deposition), or CVD (Chemical Vapor Deposition, or Plasma Enhanced Chemical Vapor Deposition (Plasma Enhanced CVD) method, or PVD (Physical Vapor Deposition) by the silicon substrate ( It may be formed by depositing aluminum oxide (Al 2 O 3 ) on the rear surface (lower surface) of 110).

일 예로서, 제1 금속 산화막(152)은 산화 실리콘(SiOx)으로 형성할 수 있다. 산화 실리콘(SiOx)으로 제1 금속 산화막(152)을 형성하여, 실리콘 기판(110)과 제2 금속 산화막(154, MoOx)의 계면에서 결함이 발생하는 것을 방지할 수 있다.As an example, the first metal oxide layer 152 may be formed of silicon oxide (SiOx). By forming the first metal oxide film 152 with silicon oxide (SiOx), defects can be prevented from occurring at the interface between the silicon substrate 110 and the second metal oxide films 154 and MoOx.

일 예로서, 제1 금속 산화막(152)은 알루미늄 산화막(Al2Ox)과 실리콘 산화막(SiOx)을 믹스(mix)한 알루미늄 실리케이트(Al-Si-O, Al-silicate)로 형성할 수 있다. 제1 금속 산화막(152, Al-Si-O)은 0.1nm ~2.0nm의 두께로 형성될 수 있다. 제1 금속 산화막(152, Al-Si-O)은 원자층 증착법(ALD: Atomic Layer Deposition)으로 형성될 수 있다. 즉, 실리콘 기판(110)과 제2 금속 산화막(154, MoOx) 사이에 Al-Si-O(Al-silicate)로 형성된 제1 금속 산화막(152)을 배치할 수 있다. 실리콘 기판(110)과 제2 금속 산화막(154, MoOx) 사이에 Al-Si-O(Al-silicate)의 제1 금속 산화막(152)을 배치하여 실리콘 기판(110)과 제2 금속 산화막(154, MoOx)의 계면층의 결함 밀도를 줄이면서 계면의 조성을 조절할 수 있다.As an example, the first metal oxide film 152 may be formed of aluminum silicate (Al-Si-O, Al-silicate) in which an aluminum oxide film (Al 2 O x ) and a silicon oxide film (SiO x ) are mixed. have. The first metal oxide films 152 and Al-Si-O may be formed to a thickness of 0.1 nm to 2.0 nm. The first metal oxide layer 152 (Al-Si-O) may be formed by atomic layer deposition (ALD). That is, the first metal oxide film 152 formed of Al-Si-O (Al-silicate) may be disposed between the silicon substrate 110 and the second metal oxide films 154 and MoOx. The first metal oxide film 152 of Al-Si-O (Al-silicate) is disposed between the silicon substrate 110 and the second metal oxide film 154 (MoOx), so that the silicon substrate 110 and the second metal oxide film 154 , MoOx), while reducing the density of defects in the interfacial layer.

제1 금속 산화막(152, Al-Si-O)의 양면 중에서 실리콘 기판(110)과 접하는 상면은 산화 실리콘(SiOx)과 가까운 조성을 가지는 알루미늄 실리케이트(Al-Si-O, Al-silicate)로 형성할 수 있다. 제1 금속 산화막(152, Al-Si-O)의 양면 중에서 제2 금속 산화막(154, MoOx)과 접하는 하면은 산화 알루미늄(Al2O3)에 가까운 조성을 가지는 알루미늄 실리케이트(Al-Si-O, Al-silicate)로 형성할 수 있다. 즉, 제1 금속 산화막(152, Al-Si-O)을 형성할 때, 실리콘 기판(110)과 접하는 쪽과 제2 금속 산화막(154, MoOx)과 접하는 쪽의 알루미늄 실리케이트(Al-Si-O, Al-silicate)의 조성을 조절하여 계면 결함밀도를 줄이면서 패시베이션 특성을 향상시킬 수 있다.Among the both surfaces of the first metal oxide film 152, Al-Si-O, the upper surface of the silicon substrate 110 that is in contact with the silicon substrate 110 may be formed of aluminum silicate (Al-Si-O, Al-silicate) having a composition close to that of silicon oxide (SiOx). Can be. Among the both surfaces of the first metal oxide films 152 and Al-Si-O, an aluminum silicate (Al-Si-O) having a composition close to that of the aluminum oxide (Al 2 O 3 ) on the lower surface of the second metal oxide films 154 and MoOx. Al-silicate). That is, when forming the first metal oxide films 152 and Al-Si-O, the aluminum silicate (Al-Si-O) on the side contacting the silicon substrate 110 and the side contacting the second metal oxide film 154 and MoOx. , Al-silicate) to reduce the interfacial defect density and improve passivation characteristics.

도 8c는 제1 금속 산화막의 하면에 제2 금속 산화막을 형성하는 것을 나타내는 도면이다.8C is a view showing that a second metal oxide film is formed on the lower surface of the first metal oxide film.

도 2b 및 도 8c를 참조하면, 제1 금속 산화막(152)의 하면에 제2 금속 산화막(154, MoOx)을 형성할 수 있다(S54).2B and 8C, the second metal oxide films 154 and MoOx may be formed on the bottom surface of the first metal oxide film 152 (S54).

일 예로서, 제2 금속 산화막(154, MoOx)은 제1 금속 산화막(152)의 하면에 접하게 배치되며, 산화 몰리브덴(MoOx)으로 3.0~15.0nm의 두께로 형성될 수 있다. 제2 금속 산화막(154, MoOx)은 원자층 증착법(Atomic Layer Deposition), 또는 CVD(Chemical Vapor Deposition, 또는 플라즈마 강화 화학기상증착(Plasma Enhanced CVD)법, 또는 PVD(Physical Vapor Deposition)법에 의하여 제1 금속 산화막(152)의 하면에 산화 몰리브덴(MoOx)을 증착하여 형성할 수 있다.As an example, the second metal oxide films 154 and MoOx are disposed in contact with the bottom surface of the first metal oxide film 152, and may be formed of molybdenum oxide (MoO x ) with a thickness of 3.0 to 15.0 nm. The second metal oxide layer 154 (MoOx) is prepared by atomic layer deposition (Atomic Layer Deposition), chemical vapor deposition (CVD), or plasma enhanced chemical vapor deposition (Plasma Enhanced CVD), or physical vapor deposition (PVD). 1 may be formed by depositing molybdenum oxide (MoO x ) on the lower surface of the metal oxide film 152.

일 예로서, 몰리브덴(Mo)의 전구체(precursor)인 Mo(CO)6와 oxidant(H2O 또는 O3)의 반응으로 제2 금속 산화막(154, MoOx)을 형성할 수 있다. 제2 금속 산화막(154, MoOx)은 실리콘 기판(110)과의 계면에서 산화 실리콘(SiO2) 만큼 우수한 계면 트랩 전하밀도(interface state density)를 가지지 못하고, 계면 결함이 발생할 수 있다. 본 발명에서는 실리콘 기판(110)과 제2 금속 산화막(154, MoOx)의 계면에서 결함이 발생하는 것을 방지하기 위해서, 실리콘 기판(110)과 제2 금속 산화막(154, MoOx) 사이에 제1 금속 산화막(152, Al2O3)을 배치하였다. 이에 한정되지 않고, 산화 실리콘(SiOx)으로 제1 금속 산화막(152)을 형성하고, 그 위에 제2 금속 산화막(154, MoOx)을 형성할 수도 있다. 이에 한정되지 않고, 알루미늄 실리케이트(Al-Si-O, Al-silicate)로 제1 금속 산화막(152)을 형성하고, 그 위에 제2 금속 산화막(154, MoOx)을 형성할 수도 있다.As an example, a second metal oxide layer 154 (MoOx) may be formed by reaction of Mo(CO)6, which is a precursor of molybdenum (Mo), and oxidant (H2O or O3). The second metal oxide films 154 and MoOx do not have an interface trap density as excellent as that of silicon oxide (SiO 2 ) at the interface with the silicon substrate 110, and interface defects may occur. In the present invention, in order to prevent a defect from occurring at the interface between the silicon substrate 110 and the second metal oxide film 154 (MoOx), the first between the silicon substrate 110 and the second metal oxide film 154 (MoO x ) A metal oxide film (152, Al 2 O 3 ) was disposed. The first metal oxide film 152 may be formed of silicon oxide (SiOx), and the second metal oxide films 154 and MoOx may be formed thereon. The first metal oxide film 152 may be formed of aluminum silicate (Al-Si-O, Al-silicate), and the second metal oxide film 154 (MoOx) may be formed thereon.

제2 금속 산화막(154, MoOx)이 전하 선택층으로 기능하도록 MoO3의 조성이 되어야 한다. 이를 위해, 제조 공정 중 금속 산화막을 증착시킨 후, 열처리를 수행하여 계면의 결함밀도 개선 및 조성비를 개선할 수 있다.The composition of MoO 3 should be such that the second metal oxide films 154 and MoOx function as a charge selection layer. To this end, after depositing the metal oxide film during the manufacturing process, heat treatment may be performed to improve the defect density and composition ratio of the interface.

제2 금속 산화막(154, MoOx)의 형성 시, 열처리 조건의 일예로서, 100℃~350℃ 이하의 온도에서 3~25분 이내로 열처리를 진행할 수 있다. 제2 금속 산화막(154, MoOx)을 형성 시, 가스는 질소 분위기에서 첫번째 스텝(step 1)을 진행한 후, 포밍 가스(forming gas) 분위기로 두번째 스텝(step 2)을 진행할 수 있다.When the second metal oxide films 154 and MoOx are formed, as an example of heat treatment conditions, heat treatment may be performed within 3 to 25 minutes at a temperature of 100°C to 350°C or less. When forming the second metal oxide layer 154 (MoOx), the gas may proceed to the first step (step 1) in a nitrogen atmosphere and then to the second step (step 2) to the forming gas atmosphere.

실리콘 기판(110)의 후면(하면)에 제2 금속 산화막(154, MoOx)이 배치되는 경우, 실리콘 기판(110)과 제2 금속 산화막(154, MoOx)의 계면에 결함이 발생할 수 있다. 본 발명에서는 제1 금속 산화막(152)을 실리콘 기판(110)과 제2 금속 산화막(154, MoOx)의 사이에 배치하여, 실리콘과 산화막의 계면에서 발생할 수 있는 실리콘 산화막의 결함(sub-oxide state)을 감소시킬 수 있다.When the second metal oxide films 154 and MoOx are disposed on the rear surface (lower surface) of the silicon substrate 110, defects may occur at the interface between the silicon substrate 110 and the second metal oxide films 154 and MoOx. In the present invention, by disposing the first metal oxide film 152 between the silicon substrate 110 and the second metal oxide film 154 (MoOx), a defect in the silicon oxide film that may occur at the interface between the silicon and the oxide film (sub-oxide state) ).

도 8d는 제2 금속 산화막의 하면에 제3 금속 산화막을 형성하는 것을 나타내는 도면이다.8D is a view showing that a third metal oxide film is formed on the lower surface of the second metal oxide film.

도 2b 및 도 8d를 참조하면, 제2 금속 산화막(154, MoOx)의 하면에 제3 금속 산화막(156)을 형성할 수 있다(S56).2B and 8D, a third metal oxide layer 156 may be formed on the bottom surface of the second metal oxide layers 154 and MoOx (S56).

일 예로서, 제3 금속 산화막(156)은 제2 금속 산화막(154, MoOx)의 하면과 접하게 배치되며, 산화 알루미늄(Al2O3)으로 0.1nm ~2.0nm의 두께로 형성될 수 있다. 제3 금속 산화막(156, Al2O3)은 원자층 증착법(Atomic Layer Deposition), 또는 CVD(Chemical Vapor Deposition, 또는 플라즈마 강화 화학기상증착(Plasma Enhanced CVD)법, 또는 PVD(Physical Vapor Deposition)법에 의하여 제2 금속 산화막(154, MoOx)의 하면에 산화 알루미늄(Al2O3)을 증착하여 형성할 수 있다.As an example, the third metal oxide film 156 is disposed in contact with the lower surface of the second metal oxide film 154 (MoOx), and may be formed of aluminum oxide (Al 2 O 3 ) to a thickness of 0.1 nm to 2.0 nm. The third metal oxide layer 156 (Al 2 O 3 ) is atomic layer deposition (Atomic Layer Deposition), or CVD (Chemical Vapor Deposition), or plasma enhanced chemical vapor deposition (Plasma Enhanced CVD), or PVD (Physical Vapor Deposition). It can be formed by depositing aluminum oxide (Al 2 O 3 ) on the lower surface of the second metal oxide film 154, MoOx.

즉, 투명층(160)과 제2 금속 산화막(154, MoOx) 사이에 제3 금속 산화막(156, Al2O3)을 배치할 수 있다. 투명층(160)과 제2 금속 산화막(154, MoOx) 사이에 A 제3 금속 산화막(156, Al2O3)을 배치하여 제2 금속 산화막(154, MoOx)의 조성이 변화하는 것을 방지할 수 있다.That is, the third metal oxide layer 156 (Al 2 O 3 ) may be disposed between the transparent layer 160 and the second metal oxide layer 154 (MoOx). A third metal oxide films 156 and Al 2 O 3 are disposed between the transparent layer 160 and the second metal oxide films 154 and MoOx to prevent the composition of the second metal oxide films 154 and MoOx from changing. have.

제2 금속 산화막(154, MoOx)과 투명층(160, 도 1a 참조) 사이에 배치된 제3 금속 산화막(156, Al2O3)에 의해서 제2 금속 산화막(154, MoOx)과 투명층(160, 도 1a 참조)이 직접 접촉하지 않게 된다. 이를 통해, 제조 공정 중, 제2 금속 산화막(154, MoOx)의 하면이 공기와 접촉하면서 조성이 변화는 것을 방지함과 아울러, 투명층(160, 도 1a 참조)이 증착되면서 제2 금속 산화막(154, MoOx)의 MoOx의 조성이 변화되는 것을 방지할 수 있다.The second metal oxide films 154 and MoOx are formed by the third metal oxide films 156 and Al 2 O 3 disposed between the second metal oxide films 154 and MoOx and the transparent layer 160 (see FIG. 1A ). 1A) will not be in direct contact. Through this, during the manufacturing process, while the lower surface of the second metal oxide layer 154 and MoOx is in contact with air, the composition is prevented from being changed, and the second metal oxide layer 154 is deposited as the transparent layer 160 (see FIG. 1A) is deposited. , MoOx) can prevent the composition of MoOx from being changed.

이와 같이, 제2 금속 산화막(154, MoOx)의 상면에 제1 금속 산화막(152)이 배치되어 실리콘 산화막의 결함(sub-oxide state)을 감소시켜 전하선택 박막(150)의 특성을 향상시킬 수 있다. 또한, 제2 금속 산화막(154, MoOx)의 하면에 제3 금속 산화막(156, Al2O3)이 배치되어 제2 금속 산화막(154, MoOx)의 MoOx의 조성의 변화를 방지하여 전하선택 박막(150)의 특성을 향상시킬 수 있다.As described above, the first metal oxide layer 152 is disposed on the top surfaces of the second metal oxide layers 154 and MoOx to reduce the sub-oxide state of the silicon oxide layer, thereby improving the properties of the charge-selective thin film 150. have. In addition, the third metal oxide films 156 and Al 2 O 3 are disposed on the lower surface of the second metal oxide films 154 and MoOx to prevent changes in the composition of MoOx in the second metal oxide films 154 and MoOx, thereby selecting a charge thin film The characteristics of (150) can be improved.

도 9는 전하선택 박막의 하부에 투명층을 형성하는 것을 나타내는 도면이다.9 is a view showing that a transparent layer is formed on the lower portion of the charge selection thin film.

도 2a 및 도 9를 참조하면, 제3 금속 산화막(156, Al2O3)의 하면에 투명층(160)을 형성할 수 있다(S60).2A and 9, a transparent layer 160 may be formed on a lower surface of the third metal oxide layer 156 (Al 2 O 3 ) (S60 ).

투명층(160)은 ITO(Indium Tin Oxide)와 같은 투명전도성 물질로 1.0nm~200nm의 두께로 형성될 수 있다. 제2 금속 산화막(154, MoOx)과 투명층(160) 사이에 제3 금속 산화막(156, Al2O3)이 배치될 수 있다. 제3 금속 산화막(156, Al2O3)에 의해서 제2 금속 산화막(154, MoOx)과 투명층(160)이 직접 접촉하지 않게 되어, 투명층(160)이 증착되면서 제2 금속 산화막(154, MoOx)의 MoOx의 조성이 변화되는 것을 방지할 수 있다.The transparent layer 160 is a transparent conductive material such as ITO (Indium Tin Oxide) and may be formed to a thickness of 1.0 nm to 200 nm. A third metal oxide layer 156 (Al 2 O 3 ) may be disposed between the second metal oxide layer 154 (MoOx) and the transparent layer 160. The second metal oxide films 154 and Al 2 O 3 do not directly contact the second metal oxide films 154 and MoOx, so that the second metal oxide films 154 and MoOx are deposited as the transparent layer 160 is deposited. ) Can prevent the composition of MoOx from being changed.

도 10은 투명층의 하부에 제1 전극을 형성하는 것을 나타내는 도면이다.10 is a view showing that the first electrode is formed under the transparent layer.

도 2a 및 도 10을 참조하면, 투명층(160)의 하면에 금속층을 형성할 수 있다(S70).2A and 10, a metal layer may be formed on the lower surface of the transparent layer 160 (S70).

제1 전극(170)을 형성하기 위한 금속층은 CVD(Chemical Vapor Deposition) 또는 PECVD(Plasma Enhanced CVD)와 같은 화학 기상 증착 공정, 스퍼터링 공정, 도금, 스크린 프린팅과 같은 페이스트 도포 공정에 의하여 형성될 수 있다. 또한, 제1 전극(170)을 형성하기 위한 금속층은 알루미늄을 진공 증발시켜 코팅하는 진공 증착법에 의하여 형성될 수 있다. 이때, 제1 전극(170)을 형성하기 위한 금속층을 200nm 내지 15㎛의 두께로 증착할 수 있다.The metal layer for forming the first electrode 170 may be formed by a chemical vapor deposition process such as Chemical Vapor Deposition (CVD) or Plasma Enhanced CVD (PECVD), a sputtering process, a paste coating process such as plating, screen printing, and the like. . In addition, the metal layer for forming the first electrode 170 may be formed by a vacuum evaporation method of coating aluminum by vacuum evaporation. At this time, a metal layer for forming the first electrode 170 may be deposited to a thickness of 200 nm to 15 μm.

도 11은 제1 전극 및 제2 전극을 형성하는 것을 나타내는 도면이다.11 is a view showing formation of a first electrode and a second electrode.

도 2a 및 도 11을 참조하면, 투명층(160)의 하면에 알루미늄(Al) 금속층을 증착시킨 후, 패터닝 및 어닐링 공정을 수행하여 제1 전극(170)을 형성할 수 있다(S80).2A and 11, after depositing an aluminum (Al) metal layer on the bottom surface of the transparent layer 160, a first electrode 170 may be formed by performing a patterning and annealing process (S80 ).

제1 전극(170)은 알루미늄(Al)에 더하여 은(Ag)과 같은 도전성 금속을 포함할 수 있다. 알루미늄 금속층을 200nm 내지 15㎛의 두께로 증착시킨 후, 패터닝을 수행하고, 어닐링 공정을 수행하여 제1 전극(170)이 형성될 수 있다. The first electrode 170 may include a conductive metal such as silver (Ag) in addition to aluminum (Al). After the aluminum metal layer is deposited to a thickness of 200 nm to 15 μm, the first electrode 170 may be formed by performing patterning and performing an annealing process.

일 예로서, 제1 전극(170)은 도전성 페이스트로 이루어질 수 있다. 제1 전극(170)은 투명층(160)에 도전성 페이스트를 도포하여 형성할 수 있다. 도전성 페이스트는 은(Ag) 또는 알루미늄(Al)을 포함하는 물질로 이루어질 수 있다. 또한, 제1 전극(170)은 저온 소성이 가능한 도전성 페이스트를 사용하여 형성할 수 있다. 제1 전극(170)이 저온 소성이 가능한 도전성 페이스트로 형성되는 경우에 고온에서 소성되는 도전성 페이스트로 형성되는 경우에 비하여 우수한 전기 전도도를 나타내므로, 전하 수집 효율을 개선할 수 있다.As an example, the first electrode 170 may be made of a conductive paste. The first electrode 170 may be formed by applying a conductive paste to the transparent layer 160. The conductive paste may be made of a material containing silver (Ag) or aluminum (Al). In addition, the first electrode 170 may be formed using a conductive paste capable of low temperature firing. When the first electrode 170 is formed of a conductive paste capable of firing at a low temperature, it exhibits excellent electrical conductivity as compared with a case of a conductive paste fired at a high temperature, thereby improving charge collection efficiency.

이어서, 반사 방지막(140)의 상부에 제2 전극(180)을 형성할 수 있다(S90).Subsequently, the second electrode 180 may be formed on the anti-reflection layer 140 (S90 ).

제2 전극(180)은 패시베이션막 및 반사 방지막(140)이 형성되지 않은 부분을 이용하여 에미터층(120)과 전기적으로 연결되도록 배치될 수 있다. 또는 제2 전극(180)은 패시베이션막 및 반사 방지막(140)의 일부를 식각하여 에미터층(120)과 전기적으로 연결되도록 배치될 수 있다.The second electrode 180 may be disposed to be electrically connected to the emitter layer 120 using a portion where the passivation film and anti-reflection film 140 are not formed. Alternatively, the second electrode 180 may be disposed to be electrically connected to the emitter layer 120 by etching a portion of the passivation layer and anti-reflection layer 140.

일 예로서, 제2 전극(180)은 알루미늄(Al), 니켈(Ni), 구리(Cu), 은(Ag), 주석(Sn), 아연(Zn), 인듐(In), 티타늄(Ti), 금(Au) 및 이들의 조합으로 이루어진 군으로부터 선택된 적어도 하나의 도전성 물질로 형성될 수 있다. 제2 전극(180)은 CVD(Chemical Vapor Deposition) 또는 PECVD(Plasma Enhanced CVD)와 같은 화학 기상 증착 공정, 스퍼터링 공정, 도금, 스크린 프린팅과 같은 페이스트 도포 공정에 의하여 형성될 수 있다. 제2 전극(180)은 정해진 방향으로 나란히 연장되는 복수의 전극으로 형성될 수 있다. 제2 전극(180)은 에미터층(120)쪽으로 이동한 전하, 예를 들어 정공을 수집할 수 있다.As an example, the second electrode 180 is aluminum (Al), nickel (Ni), copper (Cu), silver (Ag), tin (Sn), zinc (Zn), indium (In), titanium (Ti) , Gold (Au) and a combination of these may be formed of at least one conductive material selected from the group. The second electrode 180 may be formed by a chemical vapor deposition process such as CVD (Chemical Vapor Deposition) or PECVD (Plasma Enhanced CVD), a sputtering process, or a paste application process such as plating or screen printing. The second electrode 180 may be formed of a plurality of electrodes extending side by side in a predetermined direction. The second electrode 180 may collect charges, for example, holes, which have moved toward the emitter layer 120.

일 예로서, 제2 전극(180)은 도전성 페이스트로 이루어질 수 있다. 제2 전극(180)은 패시베이션막 및 반사 방지막(140)으로 노출되는 에미터층(120)에 도전성 페이스트를 도포하여 형성할 수 있다. 도전성 페이스트는 은(Ag) 또는 알루미늄(Al)을 포함하는 물질로 이루어질 수 있다. 또한, 제2 전극(180)은 저온 소성이 가능한 도전성 페이스트를 사용하여 형성할 수 있다. 제2 전극(180)이 저온 소성이 가능한 도전성 페이스트로 형성되는 경우에 고온에서 소성되는 도전성 페이스트로 형성되는 경우에 비하여 우수한 전기 전도도를 나타내므로, 전하 수집 효율을 개선할 수 있다.As an example, the second electrode 180 may be made of a conductive paste. The second electrode 180 may be formed by applying a conductive paste to the emitter layer 120 exposed by the passivation film and anti-reflection film 140. The conductive paste may be made of a material containing silver (Ag) or aluminum (Al). Further, the second electrode 180 may be formed using a conductive paste capable of low temperature firing. When the second electrode 180 is formed of a conductive paste capable of firing at a low temperature, it exhibits excellent electrical conductivity as compared with a case of a conductive paste fired at a high temperature, thereby improving charge collection efficiency.

도면에 도시하지 않았지만, 제2 전극(180) 상에는 제2 전극(180)과 교차하는 방향으로 복수의 집전부가 위치할 수 있으며, 집전부와 제2 전극(180)은 전기적 및 물리적으로 연결될 수 있다.Although not shown in the drawing, a plurality of current collectors may be positioned on the second electrode 180 in a direction crossing the second electrode 180, and the current collector and the second electrode 180 may be electrically and physically connected. have.

본 발명의 실시 예에 따른 전하선택 박막을 포함하는 실리콘 태양전지 및 이의 제조방법은, 제2 금속 산화막(154, MoOx)의 상면에 제1 금속 산화막(152, Al2O3 또는 Al-Si-O)이 배치되어 실리콘 산화막의 결함(sub-oxide state)을 감소시켜 전하선택 박막(150)의 특성을 향상시킬 수 있다. 또한, 제2 금속 산화막(154, MoOx)의 하면에 제3 금속 산화막(156, Al2O3)이 배치되어 제2 금속 산화막(154, MoOx)의 MoOx의 조성의 변화를 방지하여 전하선택 박막(150)의 특성을 향상시킬 수 있다.A silicon solar cell including a charge-selective thin film according to an embodiment of the present invention and a method for manufacturing the same, the first metal oxide film 152, Al 2 O 3 or Al-Si- on the upper surface of the second metal oxide film 154, MoOx O) is disposed to reduce the defect (sub-oxide state) of the silicon oxide film can improve the properties of the charge-selective thin film 150. In addition, the third metal oxide films 156 and Al 2 O 3 are disposed on the lower surface of the second metal oxide films 154 and MoOx to prevent changes in the composition of MoOx in the second metal oxide films 154 and MoOx, thereby selecting a charge thin film The characteristics of (150) can be improved.

이상에서 설명한 것은 본 발명에 의한 태양전지 제조방법을 실시하기 위한 하나의 실시 예에 불과한 것으로서, 본 발명은 상기한 실시 예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.What has been described above is only one embodiment for carrying out the solar cell manufacturing method according to the present invention, the present invention is not limited to the above-described embodiment, and the subject matter of the present invention as claimed in the following claims Anyone who has ordinary knowledge in the field to which the present invention belongs without departing from the scope will be said to have the technical spirit of the present invention to the extent that various changes can be implemented.

100: 실리콘 태양전지 110: 실리콘 기판
120: 에미터층 130: 패시베이션층
140: 반사 방지막 150: 전하선택 박막
152: 제1 금속 산화막 154: 제2 금속 산화막
156: 제3 금속 산화막 160: 투명층
170: 제1 전극 180: 제2 전극100: silicon solar cell 110: silicon substrate
120: emitter layer 130: passivation layer
140: anti-reflection film 150: charge selection thin film
152: first metal oxide film 154: second metal oxide film
156: third metal oxide film 160: transparent layer
170: first electrode 180: second electrode

Claims (10)

제1 도전성 타입의 실리콘 기판을 준비하는 단계;
상기 실리콘 기판의 상면에 제2 도전성 타입의 에미터층을 형성하는 단계;
상기 에미터층 상에 패시베이션층을 형성하는 단계;
상기 패시베이션층 상에 반사 방지막을 형성하는 단계;
상기 실리콘 기판의 하부에 전하선택 박막을 형성하는 단계;
상기 전하선택 박막의 하부에 투명층을 형성하는 단계;
상기 투명층의 하면에 제1 전극을 형성하는 단계; 및
상기 에미터층과 전기적으로 접속되는 제2 전극을 형성하는 단계;를 포함하는 실리콘 태양전지의 제조방법.Preparing a first conductive type silicon substrate;
Forming a second conductive type emitter layer on the top surface of the silicon substrate;
Forming a passivation layer on the emitter layer;
Forming an anti-reflection film on the passivation layer;
Forming a charge selective thin film under the silicon substrate;
Forming a transparent layer under the charge-selective thin film;
Forming a first electrode on a lower surface of the transparent layer; And
And forming a second electrode electrically connected to the emitter layer. 제1 항에 있어서,
상기 전하선택 박막을 형성하는 단계에서,
상기 실리콘 기판의 하면에 제1 금속 산화막을 형성하고, 상기 제1 금속 산화막의 하면에 제2 금속 산화막을 형성하고, 상기 제2 금속 산화막의 하면에 제3 금속 산화막을 형성하는 실리콘 태양전지의 제조방법.According to claim 1,
In the step of forming the charge-selective thin film,
Manufacture of a silicon solar cell that forms a first metal oxide film on the bottom surface of the silicon substrate, forms a second metal oxide film on the bottom surface of the first metal oxide film, and forms a third metal oxide film on the bottom surface of the second metal oxide film Way. 제2 항에 있어서,
상기 제1 금속 산화막은 산화 알루미늄(Al2O3) 또는 알루미늄 실리케이트(Al-Si-O)로 0.1nm~2.0nm의 두께로 형성되는 실리콘 태양전지의 제조방법.According to claim 2,
The first metal oxide film is a method of manufacturing a silicon solar cell formed of aluminum oxide (Al 2 O 3 ) or aluminum silicate (Al-Si-O) to a thickness of 0.1nm to 2.0nm. 제2 항에 있어서,
상기 제2 금속 산화막은 산화 몰리브덴(MoOx)으로 3.0nm~15.0nm의 두께로 형성되는 실리콘 태양전지의 제조방법.According to claim 2,
The second metal oxide film is a method of manufacturing a silicon solar cell formed of a thickness of 3.0nm ~ 15.0nm with molybdenum oxide (MoO x ). 제2 항에 있어서,
상기 제3 금속 산화막은 산화 알루미늄(Al2O3)으로 0.1nm~2.0nm의 두께로 형성되는 실리콘 태양전지의 제조방법.According to claim 2,
The third metal oxide film is a method of manufacturing a silicon solar cell formed of aluminum oxide (Al 2 O 3 ) to a thickness of 0.1nm ~ 2.0nm. 제1 도전성 타입의 실리콘 기판;
상기 실리콘 기판의 상면에 배치된 제2 도전성 타입의 에미터층;
상기 에미터층 상에 배치된 패시베이션층;
상기 패시베이션층 상에 배치된 반사 방지막;
상기 실리콘 기판의 하부에 배치된 전하선택 박막;
상기 전하선택 박막의 하부에 배치된 투명층;
상기 투명층의 하면에 배치된 제1 전극; 및
상기 에미터층과 전기적으로 접속되는 제2 전극;을 포함하는 전하선택 박막을 포함하는 실리콘 태양전지.A silicon substrate of a first conductivity type;
A second conductive type emitter layer disposed on an upper surface of the silicon substrate;
A passivation layer disposed on the emitter layer;
An anti-reflection film disposed on the passivation layer;
A charge-selective thin film disposed under the silicon substrate;
A transparent layer disposed under the charge selection thin film;
A first electrode disposed on a lower surface of the transparent layer; And
And a second electrode electrically connected to the emitter layer. 제6 항에 있어서,
상기 전하선택 박막은,
상기 실리콘 기판의 하면에 배치된 제1 금속 산화막;
상기 제1 금속 산화막의 하면에 배치된 제2 금속 산화막; 및
상기 제2 금속 산화막의 하면에 배치된 제3 금속 산화막;을 포함하는 실리콘 태양전지.The method of claim 6,
The charge selection thin film,
A first metal oxide film disposed on the bottom surface of the silicon substrate;
A second metal oxide film disposed on a lower surface of the first metal oxide film; And
And a third metal oxide film disposed on the bottom surface of the second metal oxide film. 제7 항에 있어서,
상기 제1 금속 산화막은 산화 알루미늄(Al2O3) 또는 알루미늄 실리케이트(Al-Si-O)로 0.1nm~2.0nm의 두께로 형성되는 실리콘 태양전지.The method of claim 7,
The first metal oxide film is a silicon solar cell formed of aluminum oxide (Al 2 O 3 ) or aluminum silicate (Al-Si-O) to a thickness of 0.1 nm to 2.0 nm. 제7 항에 있어서,
상기 제2 금속 산화막은 산화 몰리브덴(MoOx)으로 3.0nm~15.0nm의 두께로 형성되는 실리콘 태양전지.The method of claim 7,
The second metal oxide film is a silicon solar cell formed of molybdenum oxide (MoO x ) with a thickness of 3.0nm to 15.0nm. 제7 항에 있어서,
상기 제3 금속 산화막은 산화 알루미늄(Al2O3)으로 0.1nm~2.0nm의 두께로 형성되는 실리콘 태양전지.The method of claim 7,
The third metal oxide film is a silicon solar cell formed of aluminum oxide (Al 2 O 3 ) to a thickness of 0.1nm ~ 2.0nm.
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