KR102241306B1 - Repeater hub for plc system - Google Patents

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KR102241306B1
KR102241306B1 KR1020200017014A KR20200017014A KR102241306B1 KR 102241306 B1 KR102241306 B1 KR 102241306B1 KR 1020200017014 A KR1020200017014 A KR 1020200017014A KR 20200017014 A KR20200017014 A KR 20200017014A KR 102241306 B1 KR102241306 B1 KR 102241306B1
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이문엽
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엘에스일렉트릭(주)
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Abstract

The present invention relates to a hub repeater device for a PLC network. The hub repeater device of the present invention includes an AND gate IC, generates an input of a plurality of slave PLCs as one output and transmits it to a master PLC so as to reduce the number of FCM003 ASIC parts, which are error correction modules required for input/output of each PLC, thereby obtaining an effect of reducing manufacturing costs and a size of a hub repeater as well as reducing a radiated noise generated by an FCM003.

Description

PLC 시스템용 리피터 허브{REPEATER HUB FOR PLC SYSTEM}Repeater hub for PLC system {REPEATER HUB FOR PLC SYSTEM}

본 발명은 PLC(Programmable Logic Controller) 시스템에 사용되는 네트워크 장치에 관한 것으로, 특히 네트워크 장치 중 리피터 허브에 관한 것이다.The present invention relates to a network device used in a programmable logic controller (PLC) system, and more particularly, to a repeater hub among network devices.

PLC는 산업 현장에서 자동제어나 감시에 널리 활용되고 있는 제어장치이다. PLC는 사용자의 입력 프로그램에 의해 동작하는데, 프로그램을 순차적으로 논리처리하고 그 결과에 따라 연결된 외부장치를 제어한다.PLC is a control device widely used for automatic control or monitoring in industrial sites. The PLC operates by the user's input program, which sequentially processes the program and controls the connected external device according to the result.

PLC 시스템은 마스터와 슬레이브 구조로 이루어지는데 하나의 마스터 PLC에 여러 개의 슬레이브 PLC가 연결될 수 있다. 여러 개의 슬레이브 PLC를 연결하여 다양한 토폴로지를 구성하기 위해서 네트워크 허브가 필요하다. 또한 슬레이브 PLC가 멀리 떨어져 있는 경우에는 신호품질 저하를 막기 위해 네트워크 리피터가 필수적이다.The PLC system consists of a master and slave structure, and multiple slave PLCs can be connected to one master PLC. A network hub is needed to configure various topologies by connecting multiple slave PLCs. In addition, when the slave PLC is far away, a network repeater is essential to prevent signal quality degradation.

도 1은 종래 기술의 PLC 네트워크에서 허브/리피터 역할을 하는 Rnet I/F 모듈을 이용하여 마스터/슬레이브 구조의 PLC 네트워크를 구성한 예를 나타낸다.1 shows an example of configuring a PLC network of a master/slave structure using an Rnet I/F module serving as a hub/repeater in a PLC network of the prior art.

Rnet은 리모트(Remote) 네트워크(Network)의 약자로 Rnet I/F 모듈은 PLC 네트워크 시스템의 관리와 유지보수를 위해 데이터를 모니터링 하고 허브/리피터 기능을 하기 위한 장치이다.Rnet stands for Remote Network. Rnet I/F module is a device that monitors data and functions as a hub/repeater for management and maintenance of PLC network systems.

Rnet I/F 모듈(10)은 마스터 PLC(1)와 슬레이브 PLC들(2, 3, 4)을 연결한다. 마스터 PLC(1)와 슬레이브 PLC들(2, 3, 4)을 연결하기 위해 Rnet I/F 모듈(10)은 링크들(11, 12, 13, 14)을 포함한다.The Rnet I/F module 10 connects the master PLC 1 and the slave PLCs 2, 3, 4. In order to connect the master PLC 1 and the slave PLCs 2, 3, 4, the Rnet I/F module 10 includes links 11, 12, 13, and 14.

마스터 PLC(1)를 Rnet I/F 모듈(10)에 연결하기 위한 링크(11)는 트랜시버(31)와 FCM003(21) ASIC(Application Specific Integrated Circuit) 칩을 포함한다.The link 11 for connecting the master PLC 1 to the Rnet I/F module 10 includes a transceiver 31 and an FCM003 (21) ASIC (Application Specific Integrated Circuit) chip.

트랜시버(31)는 마스터 PLC(1)의 데이터를 Rnet I/F 모듈과 교환하기 위해 사용한다. 마스터 PLC(1)의 데이터는 트랜시버(31)를 통해 FCM003(21) ASIC 칩에 전달되어, 전달된 신호는 다른 슬레이브 PLC들로 전달된다. ASIC은 특정 목적을 수행하기 위해 설계된 집적회로이다. FCM003 ASIC 칩은 CRC 체크를 통해 전달된 신호의 유효성을 검증하는 Rnet 신호용 칩이다. CRC는 Cyclic Redundancy Check의 약자이며 체크값(CRC Word)을 통해 송수신 데이터의 오류를 검증할 수 있다.The transceiver 31 is used to exchange data of the master PLC 1 with the Rnet I/F module. The data of the master PLC 1 is transmitted to the FCM003 21 ASIC chip through the transceiver 31, and the transmitted signal is transmitted to other slave PLCs. ASICs are integrated circuits designed to serve a specific purpose. The FCM003 ASIC chip is an Rnet signal chip that verifies the validity of the transmitted signal through CRC check. CRC stands for Cyclic Redundancy Check, and errors in transmission/reception data can be verified through the check value (CRC Word).

반대로 다른 슬레이브 PLC들로부터 전달된 신호는 FCM003(21)을 거쳐 트랜시버(31)에 전달되어 최종적으로 마스터 PLC(1)에 전달되게 된다.Conversely, signals transmitted from other slave PLCs are transmitted to the transceiver 31 through the FCM003 (21), and finally to the master PLC (1).

슬레이브 PLC들(2, 3, 4)을 Rnet I/F 모듈(10)에 연결하기 위한 링크들(12, 13, 14)들 역시 각각이 트랜시버(32, 33, 34)와 FCM003(22, 23, 24)을 포함한다.Links (12, 13, 14) for connecting the slave PLCs (2, 3, 4) to the Rnet I/F module 10, respectively, have transceivers (32, 33, 34) and FCM003 (22, 23). , 24).

따라서 이와 같은 구조에서는 마스터 PLC 혹은 슬레이브 PLC 하나마다 FCM003 ASIC 칩과 트랜시버가 필요하고, PLC 시스템을 구성하는 슬레이브 PLC가 늘어날 때마다 FCM003과 트랜시버가 하나씩 추가로 필요하다. FCM003과 트랜시버가 늘어날수록 PCB의 공간이 부족해지고 재료비도 증가하며 방사노이즈에 의한 문제 역시 발생한다.Therefore, in such a structure, an FCM003 ASIC chip and transceiver are required for each master PLC or slave PLC, and an additional FCM003 and transceiver are required each time the number of slave PLCs constituting the PLC system increases. As the number of FCM003 and transceivers increases, the space on the PCB becomes insufficient, the material cost increases, and the problem due to radiation noise also occurs.

본 발명의 발명자들은 이러한 종래 기술의 PLC 네트워크의 Rnet 허브/리피터 장치의 문제 해결을 위해 노력해왔다. 슬레이브 PLC 연결을 위해 포트수를 늘리면서도 추가되는 부품의 수를 줄여 PCB의 공간 확보와 함께 제작비용도 절감할 수 있는 허브 디바이스 장치를 완성하기 위해 많은 노력 끝에 본 발명을 완성하기에 이르렀다.The inventors of the present invention have tried to solve the problem of the Rnet hub/repeater device of the PLC network of the prior art. The present invention has been completed after much effort to complete a hub device device capable of securing a PCB space and reducing manufacturing costs by increasing the number of ports for connecting a slave PLC while reducing the number of additional components.

본 발명은 PLC 네트워크 시스템에서 사용하는 Rnet 허브 리피터 장치의 부품수를 줄여 Rnet 허브 리피터를 소형화하고 방사노이즈를 감소시키며 재료비를 줄이는 것을 목적으로 한다.An object of the present invention is to reduce the number of parts of an Rnet hub repeater device used in a PLC network system, thereby miniaturizing an Rnet hub repeater, reducing radiation noise, and reducing material cost.

Rnet 허브 리피터 장치의 부품수를 줄여 소형화 함으로써 소형 판넬에 설치가 가능하도록 하는 것 또한 본 발명의 다른 목적이다.It is another object of the present invention to make it possible to install on a small panel by reducing the number of parts of the Rnet hub repeater device and miniaturizing it.

한편, 본 발명의 명시되지 않은 또 다른 목적들은 하기의 상세한 설명 및 그 효과로부터 용이하게 추론 할 수 있는 범위 내에서 추가적으로 고려될 것이다.On the other hand, other objects not specified of the present invention will be additionally considered within a range that can be easily deduced from the detailed description and effects thereof below.

본 발명에 따른 PLC 시스템용 허브 리피터는, The hub repeater for a PLC system according to the present invention,

마스터 PLC와 연결을 위한 링크부; 각각 하나의 슬레이브 PLC와 연결되는 복수의 트랜시버; 및 상기 복수의 트랜시버의 출력을 AND 연산하여 하나의 출력으로 생성하는 논리연산부;를 포함하되, 상기 트랜시버는 상기 슬레이브 PLC로부터의 입력을 일정 레벨로 보정하여 상기 논리 연산부로 출력하고, 상기 링크부는 상기 논리 연산부의 출력 신호를 수신하여 유효성 검증과 레벨 보정을 한 다음 상기 마스터 PLC로 출력하는 것을 특징으로 한다.A link unit for connection with a master PLC; A plurality of transceivers each connected to one slave PLC; And a logical operation unit for generating a single output by ANDing the outputs of the plurality of transceivers, wherein the transceiver corrects the input from the slave PLC to a predetermined level and outputs the corrected input to the logical operation unit, and the link unit It is characterized in that it receives the output signal of the logic operation unit, performs validation and level correction, and then outputs it to the master PLC.

상기 논리연산부는 AND게이트 칩을 포함하고, 상기 AND게이트 칩은 제5 내지 제8 AND게이트를 포함하고, 상기 제5 AND게이트의 출력과 상기 제6 AND게이트의 출력이 상기 제7 AND게이트로 입력되어 AND연산으로 하나의 출력으로 생성되는 것을 특징으로 한다.The logical operation unit includes an AND gate chip, the AND gate chip includes fifth to eighth AND gates, and the output of the fifth AND gate and the output of the sixth AND gate are input to the seventh AND gate. It is characterized in that it is generated as one output by AND operation.

상기 논리연산부는 둘 이상의 AND게이트 칩을 포함하며, 제1 AND게이트 칩의 입력은 AND 연산 후 출력되어 제2 AND게이트 칩으로 입력되고, 상기 제2 AND게이트 칩의 입력은 AND연산되어 하나의 출력으로 생성될 수 있다.The logical operation unit includes two or more AND gate chips, and the input of the first AND gate chip is output after an AND operation and is input to the second AND gate chip, and the input of the second AND gate chip is AND operation to output one output. Can be created with

상기 논리연산부의 제1 AND게이트 칩은 제1 내지 제4 AND게이트를 포함하고, 제2 AND게이트 칩은 제5 내지 제8 AND게이트를 포함하고, 상기 제1 및 제2 AND게이트의 출력은 상기 제5 AND게이트에 입력되고, 상기 제3 및 제4 AND게이트의 출력은 제6 AND게이트에 입력되고, 상기 제5 및 제6 AND게이트는 입력 신호들을 AND연산하여 출력하고, 상기 제5 및 제6 AND게이트의 출력은 상기 제7 AND게이트로 입력되어 AND연산되어 하나의 출력으로 생성됨으로써, 상기 제1 AND게이트 칩의 제1 내지 제4 AND게이트의 입력이 AND 연산으로 상기 제7 AND게이트의 하나의 출력으로 생성되는 것이 좋다.The first AND gate chip of the logical operation unit includes first to fourth AND gates, the second AND gate chip includes fifth to eighth AND gates, and the outputs of the first and second AND gates are the It is input to a fifth AND gate, the outputs of the third and fourth AND gates are input to a sixth AND gate, and the fifth and sixth AND gates output the input signals by AND operation, and the fifth and fourth AND gates 6 The output of the AND gate is input to the seventh AND gate, AND operation is performed to generate one output, so that the inputs of the first to fourth AND gates of the first AND gate chip are AND operations of the seventh AND gate. It is good practice to generate one output.

상기 링크부는 레벨 보정을 위한 트랜시버와 입력신호의 오류 검증을 위한 ASIC 칩을 포함하는 것을 특징으로 한다.The link unit may include a transceiver for level correction and an ASIC chip for error verification of an input signal.

또한 상기 ASIC 칩은 순환중복검사(CRC: Cyclic Redundancy Check)를 통해 입력신호의 오류를 검증할 수 있다.In addition, the ASIC chip may verify an error of an input signal through a cyclic redundancy check (CRC).

본 발명에 따르면 허브 리피터에 사용하는 FCM003 부품 수를 줄일 수 있으므로 전체 제품 사이즈를 줄일 수 있는 효과가 있다. 또한 FCM003에 의해 발생하는 노이즈도 줄일 수 있으며 부품 수를 줄임으로써 부품 단가 역시 낮출 수 있는 장점이 있다.According to the present invention, since the number of FCM003 parts used in the hub repeater can be reduced, the overall product size can be reduced. In addition, noise generated by FCM003 can be reduced, and component cost can also be lowered by reducing the number of components.

한편, 여기에서 명시적으로 언급되지 않은 효과라 하더라도, 본 발명의 기술적 특징에 의해 기대되는 이하의 명세서에서 기재된 효과 및 그 잠정적인 효과는 본 발명의 명세서에 기재된 것과 같이 취급됨을 첨언한다.On the other hand, even if it is an effect not explicitly mentioned herein, it is added that the effect described in the following specification and its provisional effect expected by the technical features of the present invention are treated as described in the specification of the present invention.

도 1은 종래기술의 허브 리피터를 이용한 PLC 시스템의 구성예이다.
도 2는 본 발명의 바람직한 어느 실시예에 따른 PLC 시스템용 허브 리피터 장치의 구조도이다.
도 3은 본 발명의 바람직한 어느 실시예에 따른 허브 리피터 장치의 FCM003 ASIC 칩의 구조도이다.
도 4는 본 발명의 바람직한 어느 실시예에 따른 허브 리피터 장치의 트랜시버 칩의 구조도이다.
도 5는 본 발명의 바람직한 어느 실시예에 따른 허브 리피터 장치의 논리연산부의 구조도이다.
※ 첨부된 도면은 본 발명의 기술사상에 대한 이해를 위하여 참조로서 예시된 것임을 밝히며, 그것에 의해 본 발명의 권리범위가 제한되지는 아니한다1 is a configuration example of a PLC system using a conventional hub repeater.
2 is a structural diagram of a hub repeater device for a PLC system according to an embodiment of the present invention.
3 is a structural diagram of an FCM003 ASIC chip of a hub repeater device according to a preferred embodiment of the present invention.
4 is a structural diagram of a transceiver chip of a hub repeater device according to an exemplary embodiment of the present invention.
5 is a structural diagram of a logical operation unit of a hub repeater device according to a preferred embodiment of the present invention.
※ The accompanying drawings are exemplified by reference for understanding the technical idea of the present invention, and the scope of the present invention is not limited thereto

이하, 도면을 참조하여 본 발명의 다양한 실시예가 안내하는 본 발명의 구성과 그 구성으로부터 비롯되는 효과에 대해 살펴본다. 본 발명을 설명함에 있어서 관련된 공지기능에 대하여 이 분야의 기술자에게 자명한 사항으로서 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다. Hereinafter, a configuration of the present invention guided by various embodiments of the present invention and effects resulting from the configuration will be described with reference to the drawings. In describing the present invention, when it is determined that the subject matter of the present invention may be unnecessarily obscured as matters obvious to those skilled in the art with respect to known functions related to the present invention, a detailed description thereof will be omitted.

'제1', '제2' 등의 용어는 다양한 구성요소를 설명하는데 사용될 수 있지만, 상기 구성요소는 위 용어에 의해 한정되어서는 안 된다. 위 용어는 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용될 수 있다. 예를 들어, 본 발명의 권리범위를 벗어나지 않으면서 '제1구성요소'는 '제2구성요소'로 명명될 수 있고, 유사하게 '제2구성요소'도 '제1구성요소'로 명명될 수 있다. 또한, 단수의 표현은 문맥상 명백하게 다르게 표현하지 않는 한, 복수의 표현을 포함한다. 본 발명의 실시예에서 사용되는 용어는 다르게 정의되지 않는 한, 해당 기술분야에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 해석될 수 있다.Terms such as'first' and'second' may be used to describe various elements, but the elements should not be limited by the above terms. The above terms can be used only for the purpose of distinguishing one component from another component. For example, without departing from the scope of the present invention, the'first element' may be named as the'second element', and similarly, the'second element' may also be named as the'first element'. I can. In addition, expressions in the singular include plural expressions unless clearly expressed otherwise in the context. Terms used in the embodiments of the present invention may be interpreted as meanings commonly known to those of ordinary skill in the art, unless otherwise defined.

이하, 도면을 참조하여 본 발명의 다양한 실시예가 안내하는 본 발명의 구성과 그 구성으로부터 비롯되는 효과에 대해 살펴본다.Hereinafter, a configuration of the present invention guided by various embodiments of the present invention and effects resulting from the configuration will be described with reference to the drawings.

도 2는 본 발명의 바람직한 어느 실시예에 따른 PLC 시스템용 허브 리피터 장치의 구조도이다.2 is a structural diagram of a hub repeater device for a PLC system according to an embodiment of the present invention.

본 발명의 허브 리피터 장치(110)는 마스터 PLC(150)와의 입출력을 위한 링크부(120), 슬레이브 PLC(161, 162, 163)와의 입출력을 위한 복수의 트랜시버(141, 142, 143) 및 슬레이브 PLC들의 입력을 마스터 PLC(150)로 전달하기 위한 논리연산부(130)를 포함한다.The hub repeater device 110 of the present invention includes a link unit 120 for input/output with the master PLC 150, a plurality of transceivers 141, 142, 143 for input/output with the slave PLCs 161, 162, 163, and slaves. It includes a logic operation unit 130 for transmitting the input of the PLC to the master PLC (150).

링크부(120)는 마스터 PLC(150)와 연결되어 입출력을 전달한다. 이를 위해 링크부(120)는 FCM003(122) ASIC 칩과 트랜시버(124)를 포함한다.The link unit 120 is connected to the master PLC 150 to transmit input and output. To this end, the link unit 120 includes an FCM003 (122) ASIC chip and a transceiver 124.

FCM003(122)은 입출력 신호의 유효성을 검증하기 위해 주문제작 방식으로 생산되는 ASIC 칩이다. FCM003(122)은 입력 신호를 순환중복검사(CRC: Cyclic Redundancy Check)하여 유효한 신호이면 다음 단으로 출력한다.FCM003 (122) is an ASIC chip produced in a custom-made manner to verify the validity of the input and output signals. The FCM003 (122) performs a cyclic redundancy check (CRC) on the input signal, and if it is a valid signal, outputs it to the next stage.

도 3은 FCM003의 보다 자세한 구조도이다.3 is a more detailed structural diagram of FCM003.

FCM003(122)은 입력신호의 유효성을 순환중복검사를 통해 검증하고 정상인 신호를 출력한다. ARXD1, 2를 통해 입력된 신호는 유효성을 검증하여 정상이면 BTXD1, 2로 검증된 신호가 출력되고, 출력 시 BONTX가 1로 설정되어 BTXD1 또는 2가 출력중임을 표시한다. 반대로 BRXD1, 2를 통해 입력된 신호는 유효성을 검증하여 정상이면 ATXD1, 2로 출력되고 AONTXD가 1로 설정되어 출력중임을 표시한다.The FCM003 122 verifies the validity of the input signal through a cyclic redundancy test and outputs a normal signal. The signal input through ARXD1, 2 verifies the validity, and if it is normal, the signal verified as BTXD1, 2 is output, and when outputting, BONTX is set to 1 to indicate that BTXD1 or 2 is being output. On the contrary, the signal input through BRXD1, 2 verifies the validity, and if it is normal, it is output to ATXD1, 2, and AONTXD is set to 1 to indicate that it is being output.

도 4는 본 발명의 바람직한 실시예에 따른 트랜시버의 한 예이다.4 is an example of a transceiver according to a preferred embodiment of the present invention.

트랜시버(124)는 데이터를 송신, 수신 하기 위해 사용된다. PLC 네트워크에서 연결되는 슬레이브 PLC가 많아질수록 네트워크의 길이가 길어지고 그에 따라 신호가 감쇠되어 신호 품질이 떨어질 수 있다. 따라서 트랜시버(124)는 감쇠된 신호를 일정 레벨로 보정하는 데 사용된다. 트랜시버(124)는 RS-485 규격의 SNx5HVD308xE 칩이 사용될 수 있다.The transceiver 124 is used to transmit and receive data. As the number of slave PLCs connected in the PLC network increases, the length of the network becomes longer, and the signal is attenuated accordingly, resulting in poor signal quality. Therefore, the transceiver 124 is used to correct the attenuated signal to a certain level. The transceiver 124 may use an RS-485 standard SNx5HVD308xE chip.

A핀과 B핀은 입력 또는 출력으로 사용된다. A핀과 B핀으로 입력된 신호는

Figure 112020014871726-pat00001
핀의 입력이 1(High)일 때 R핀으로 출력된다. DE핀의 입력이 1일때는 D핀으로 입력된 신호가 A핀과 B핀으로 출력된다. A핀과 B핀은 서로 반대의(Complimentary) 신호가 입력 또는 출력된다.Pins A and B are used as inputs or outputs. Signals input to pins A and B are
Figure 112020014871726-pat00001
When the pin input is 1 (High), it is output to the R pin. When the input of the DE pin is 1, the signal input through the D pin is output through the A and B pins. Complimentary signals are input or output to pin A and pin B.

슬레이브 PLC들과 연결된 트랜시버(141, 142, 143) 또한 같은 구조일 수 있다.The transceivers 141, 142, and 143 connected to the slave PLCs may also have the same structure.

마스터 PLC(150)에서 입력되는 신호는 링크부(120)로 입력된다. 링크부(120)의 트랜시버(124)의 D핀으로 입력된 신호는 A핀과 B핀으로 출력되고 이는 FCM003(122)로 입력된다. FCM003(122)에서 유효성 검증이 완료된 신호는 논리연산부(130)를 거치지 않고 트랜시버들(141, 142, 143)을 거쳐 슬레이브 PLC들(161, 162, 163)에 멀티드롭(Multi-drop)방식으로 전달된다.The signal input from the master PLC 150 is input to the link unit 120. The signal input to the D pin of the transceiver 124 of the link unit 120 is output to the A pin and B pin, which is input to the FCM003 (122). The signal for which the validation is completed in FCM003 (122) is passed through the transceivers (141, 142, 143) without going through the logic operation unit (130) to the slave PLCs (161, 162, 163) in a multi-drop method. Delivered.

반대로 슬레이브 PLC(161, 162, 163)에서 전달된 신호들은 논리연산부(130)에서 하나의 신호로 생성되어 FCM003(122)으로 전달된다. FCM003(112)에서는 신호의 유효성을 검증하고 ATXD 혹은 BTXD 핀으로 출력한다. 이 신호는 트랜시버(124)로 전달되고 AONTX 또는 BONTX 신호는 트랜시버(124)의 인에이블 신호(

Figure 112020014871726-pat00002
)로 사용될 수 있다. 트랜시버(124)에 전달된 신호는 레벨 보정된 후 마스터 PLC(150)로 전달된다.Conversely, the signals transmitted from the slave PLCs 161, 162, and 163 are generated as one signal in the logic operation unit 130 and transmitted to the FCM003 122. FCM003(112) verifies the validity of the signal and outputs it to the ATXD or BTXD pin. This signal is passed to the transceiver 124, and the AONTX or BONTX signal is the enable signal of the transceiver 124 (
Figure 112020014871726-pat00002
) Can be used. The signal transmitted to the transceiver 124 is level corrected and then transmitted to the master PLC 150.

도 5는 논리연산부의 보다 구체적인 구조를 나타낸다.5 shows a more specific structure of the logical operation unit.

논리연산부(130)는 입력의 수에 따라 둘 이상의 AND게이트 칩(132, 134)을 포함할 수 있다. 도 5에서는 슬레이브 PLC가 8개인 경우에 AND게이트 칩이 두 개 사용된 예를 나타냈지만 입력의 수에 따라 한 개만 사용될 수도 있고 셋 이상이 사용될 수도 있다.The logic operation unit 130 may include two or more AND gate chips 132 and 134 according to the number of inputs. 5 shows an example in which two AND gate chips are used when there are 8 slave PLCs, but depending on the number of inputs, only one may be used or three or more may be used.

제1 AND게이트 칩(132)과 제2 AND게이트 칩(134)은 각각 네 개의 AND게이트를 포함할 수 있다. 각 AND게이트는 두 개의 입력신호를 AND연산하여 하나의 출력신호로 생성한다.Each of the first AND gate chip 132 and the second AND gate chip 134 may include four AND gates. Each AND gate generates a single output signal by AND operation on two input signals.

제1 AND게이트 칩(132)은 슬레이브 PLC들로부터 입력핀(A0, B0, A1, B1, A2, B2, A3, B3)을 통해 신호를 입력받는다. A0와 B0의 AND연산 결과는 Y0핀으로, A1과 B1의 AND연산은 Y1로, A2와 B2의 AND연산은 Y2로, A3과 B3의 AND연산은 Y3으로 출력된다.The first AND gate chip 132 receives signals from slave PLCs through input pins A0, B0, A1, B1, A2, B2, A3, and B3. The AND operation result of A0 and B0 is output to the Y0 pin, the AND operation of A1 and B1 is output to Y1, the AND operation of A2 and B2 is Y2, and the AND operation of A3 and B3 is output to Y3.

제1 AND게이트 칩(132)의 제1 AND게이트(1321) 출력(Y0)과 제2 AND게이트(1322) 출력(Y1)은 제2 AND 게이트 칩(134)의 제5 AND게이트(1341) 입력(A4, B4)으로 각각 입력되어 AND연산을 거쳐 출력된다. 제1 AND게이트 칩(132)의 제3 AND게이트(1323) 출력(Y2)과 제4 AND게이트(1324) 출력(Y3)은 제2 AND게이트 칩(134)의 제6 AND게이트(1342) 입력(A5, B5)으로 각각 입력된 후 AND연산되어 출력된다. The output of the first AND gate 1321 of the first AND gate chip 132 (Y0) and the output of the second AND gate 1322 (Y1) are input to the fifth AND gate 1341 of the second AND gate chip 134 It is input to (A4, B4) and outputs through AND operation. The output of the third AND gate 1323 of the first AND gate chip 132 (Y2) and the output of the fourth AND gate 1324 (Y3) are input to the sixth AND gate 1342 of the second AND gate chip 134 After inputting to (A5, B5), AND operation is performed and output.

제2 AND게이트 칩(134)의 제5 AND게이트(1341)의 출력(Y4)과 제6 AND게이트(1342)의 출력(Y5)은 제7 AND게이트(1343)의 입력(A6, B6)에 입력되어 AND연산을 거치면 최종적으로 하나의 신호로 병합되어 출력핀(Y6)을 통해 FCM003(112)에 전달된다.The output (Y4) of the fifth AND gate (1341) of the second AND gate chip 134 and the output (Y5) of the sixth AND gate (1342) are input to the inputs (A6, B6) of the seventh AND gate 1343. When the input is input and undergoes the AND operation, it is finally merged into one signal and transmitted to the FCM003 (112) through the output pin (Y6).

이렇게 8개의 입력을 가지는 두 개의 AND게이트 칩을 사용하면 최대 8개의 슬레이브 PLC의 입력을 AND연산하여 하나의 출력으로 마스터 PLC에 전달할 수 있다. AND연산의 경우 신호 중첩의 문제가 발생할 수 있으나, 본 발명이 사용되는 Rnet 프로토콜에서는 슬레이브 PLC들이 국번순으로 요청과 응답을 반복하는 특성에 따라 응답 프레임이 중복되지 않으므로 신호 중첩의 문제는 발생하지 않는다.If you use two AND gate chips with 8 inputs like this, you can AND the inputs of up to 8 slave PLCs and transfer them to the master PLC as one output. In the case of AND operation, the problem of signal overlap may occur, but in the Rnet protocol used in the present invention, the problem of signal overlap does not occur because the response frame is not overlapped according to the characteristic of the slave PLCs repeating requests and responses in order of station number. .

슬레이브 PLC가 네 개 이하라면 하나의 AND게이트 칩만 사용하여 입력 신호를 하나로 병합할 수도 있다. 도 5의 예에서 제2 AND게이트 칩(1341)만을 사용하는 것이다. 슬레이브 PLC의 신호들은 제2 AND게이트 칩(1341)의 제5 AND게이트(1341)와 제6 AND게이트(1342)에 입력되고, 제5 AND게이트(1341)와 제6 AND게이트(1342)의 출력(Y4, Y5)은 다시 제7 AND게이트(1343)로 입력되어 AND연산 후 하나의 출력으로 생성되어 출력(Y6)된다.If there are four or less slave PLCs, the input signals can be merged into one using only one AND gate chip. In the example of FIG. 5, only the second AND gate chip 1341 is used. The signals of the slave PLC are input to the fifth AND gate 1341 and the sixth AND gate 1342 of the second AND gate chip 1341, and the output of the fifth AND gate 1341 and the sixth AND gate 1342 (Y4, Y5) is again input to the seventh AND gate 1343, is generated as an output after AND operation, and is output (Y6).

이와 같은 본 발명에 따르면 AND게이트 연산에 의해 하나의 신호만 FCM003 ASIC에 전달하여 처리할 수 있으므로, 종래 슬레이브 PLC를 위한 포트마다 존재하던 FCM003 ASIC 칩의 수를 하나로 줄일 수 있는 효과가 있다.According to the present invention, since only one signal can be transferred to and processed by the FCM003 ASIC by the AND gate operation, the number of FCM003 ASIC chips existing for each port for the conventional slave PLC can be reduced to one.

본 발명의 보호범위가 이상에서 명시적으로 설명한 실시예의 기재와 표현에 제한되는 것은 아니다. 또한, 본 발명이 속하는 기술분야에서 자명한 변경이나 치환으로 말미암아 본 발명이 보호범위가 제한될 수도 없음을 다시 한 번 첨언한다.The scope of protection of the present invention is not limited to the description and expression of the embodiments explicitly described above. In addition, it is added once again that the scope of protection of the present invention may not be limited due to obvious changes or substitutions in the technical field to which the present invention pertains.

Claims (6)

마스터 PLC와 연결을 위한 링크부;
각각 하나의 슬레이브 PLC와 연결되는 복수의 트랜시버; 및
상기 복수의 트랜시버의 출력을 AND 연산하여 하나의 출력으로 생성하는 논리연산부;를 포함하되,
상기 트랜시버는 상기 슬레이브 PLC로부터의 입력을 일정 레벨로 보정하여 상기 논리 연산부로 출력하고, 상기 링크부는 상기 논리 연산부의 출력 신호를 수신하여 유효성 검증과 레벨 보정을 한 다음 상기 마스터 PLC로 출력하는 것을 특징으로 하는, PLC 네트워크용 허브 리피터 장치.
A link unit for connection with a master PLC;
A plurality of transceivers each connected to one slave PLC; And
Including; and a logical operation unit for generating a single output by AND operation of the outputs of the plurality of transceivers,
The transceiver corrects the input from the slave PLC to a certain level and outputs it to the logic operation unit, and the link unit receives the output signal from the logic operation unit, performs validation and level correction, and then outputs it to the master PLC. A hub repeater device for PLC networks.
 제1항에 있어서,
상기 논리연산부는 AND게이트 칩을 포함하고, 상기 AND게이트 칩은 제5 내지 제8 AND게이트를 포함하고, 상기 제5 AND게이트의 출력과 상기 제6 AND게이트의 출력이 상기 제7 AND게이트로 입력되어 AND연산으로 하나의 출력으로 생성되는 것을 특징으로 하는, PLC 네트워크용 허브 리피터 장치.
The method of claim 1,
The logical operation unit includes an AND gate chip, the AND gate chip includes fifth to eighth AND gates, and the output of the fifth AND gate and the output of the sixth AND gate are input to the seventh AND gate. The hub repeater device for a PLC network, characterized in that it is generated as one output by AND operation.
 제1항에 있어서,
상기 논리연산부는 둘 이상의 AND게이트 칩을 포함하며, 제1 AND게이트 칩의 입력은 AND 연산 후 출력되어 제2 AND게이트 칩으로 입력되고, 상기 제2 AND게이트 칩의 입력은 AND연산되어 하나의 출력으로 생성되는 것을 특징으로 하는, PLC 네트워크용 허브 리피터 장치.
The method of claim 1,
The logical operation unit includes two or more AND gate chips, and the input of the first AND gate chip is output after an AND operation and is input to the second AND gate chip, and the input of the second AND gate chip is AND operation to output one output. Characterized in that generated as, a hub repeater device for a PLC network.
 제3항에 있어서,
상기 논리연산부의 제1 AND게이트 칩은 제1 내지 제4 AND게이트를 포함하고, 제2 AND게이트 칩은 제5 내지 제8 AND게이트를 포함하고, 상기 제1 및 제2 AND게이트의 출력은 상기 제5 AND게이트에 입력되고, 상기 제3 및 제4 AND게이트의 출력은 제6 AND게이트에 입력되고, 상기 제5 및 제6 AND게이트는 입력 신호들을 AND연산하여 출력하고, 상기 제5 및 제6 AND게이트의 출력은 상기 제7 AND게이트로 입력되어 AND연산되어 하나의 출력으로 생성됨으로써, 상기 제1 AND게이트 칩의 제1 내지 제4 AND게이트의 입력이 AND 연산으로 상기 제7 AND게이트의 하나의 출력으로 생성되는 것을 특징으로 하는, PLC 네트워크용 허브 리피터 장치.
The method of claim 3,
The first AND gate chip of the logical operation unit includes first to fourth AND gates, the second AND gate chip includes fifth to eighth AND gates, and the outputs of the first and second AND gates are the It is input to a fifth AND gate, and the outputs of the third and fourth AND gates are input to a sixth AND gate, and the fifth and sixth AND gates output the input signals by AND operation, and the fifth and fourth AND gates 6 The output of the AND gate is input to the seventh AND gate, and is then AND-operated to generate one output, so that the inputs of the first to fourth AND gates of the first AND gate chip are AND operations of the seventh AND gate. A hub repeater device for a PLC network, characterized in that generated as one output.
 제1항에 있어서,
상기 링크부는 레벨 보정을 위한 트랜시버와 입력신호의 오류 검증을 위한 ASIC 칩을 포함하는 것을 특징으로 하는, PLC 네트워크용 허브 리피터 장치.
The method of claim 1,
The link unit, characterized in that it comprises a transceiver for level correction and an ASIC chip for error verification of the input signal, PLC network hub repeater device.
 제5항에 있어서,
상기 ASIC 칩은 순환중복검사(CRC: Cyclic Redundancy Check)를 통해 입력신호의 오류를 검증하는 것을 특징으로 하는, PLC 네트워크용 허브 리피터 장치.
The method of claim 5,
The ASIC chip, characterized in that to verify the error of the input signal through a cyclic redundancy check (CRC: Cyclic Redundancy Check), PLC network hub repeater device.
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KR101622516B1 (en) * 2015-04-20 2016-05-18 엘에스산전 주식회사 Data trasmitting/receiving system
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