KR101082110B1 - Timing controller, apparatus for data sending and receving using timing controller - Google Patents
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Abstract
송수신하는 장치는 메모리와 연결되어 있는 마스터 타이밍 제어기, 그리고 마스터 타이밍 제어기에 직렬로 연결되어 있는 복수의 슬레이브 타이밍 제어기를 포함한다. 마스터 타이밍 제어기는 메모리로부터 데이터를 수신하여, 복수의 슬레이브 타이밍 제어기 중 인접한 슬레이브 타이밍 제어기로 데이터를 전송한다. 그리고, 각 슬레이브 타이밍 제어기는 복수의 슬레이브 타이밍 제어기 중 제1 방향으로 인접한 슬레이브 타이밍 제어기로부터 데이터를 수신하여 복수의 슬레이브 타이밍 제어기 중 제1 방향과 다른 방향인 제2 방향으로 인접한 슬레이브 타이밍 제어기로 데이터를 전송한다.The apparatus for transmitting and receiving includes a master timing controller connected with a memory, and a plurality of slave timing controllers connected in series with the master timing controller. The master timing controller receives data from the memory and transmits the data to an adjacent slave timing controller of the plurality of slave timing controllers. Each slave timing controller receives data from an adjacent slave timing controller in a first direction among the plurality of slave timing controllers, and transmits data to an adjacent slave timing controller in a second direction different from the first direction of the plurality of slave timing controllers. send.
타이밍 제어기, I2C(Inter-Integrated Circuit), 메모리, 마스터 모드, 슬레이브 모드 Timing Controller, Inter-Integrated Circuit (I2C), Memory, Master Mode, Slave Mode
Description
본 발명은 타이밍 제어기, 이를 이용하여 데이터를 송수신하는 장치에 관한 것이다.The present invention relates to a timing controller, and an apparatus for transmitting and receiving data using the same.
표시 장치, 예를 들어 액정 표시 장치(Liquid Crystal Display, LCD)의 대형화로 I2C(Inter-Integrated Circuit) 인터페이스를 이용하여 데이터를 송수신하는 시스템은 메모리, 예를 들어 이이피롬(eeprom)과 타이밍 제어기(Timing Controller)를 두 개 이상 사용하고 있으며, 그에 따라 동일한 디바이스 주소(address)가 두 개 이상 존재하는 멀티드롭(Multi-Drop) 방식의 버스 구조로 동작하게 된다. 여기서, 인터페이스를 이용하여 데이터를 송수신하는 시스템은 I2C 버스 프로토콜을 기반으로 멀티드롭 방식의 버스 구조로 동작하는 장치이다. 이때, 표시 장치에 형성된 복수의 데이터선으로 영상을 나타내는 데이터 신호를 공급하기 위한 소스 구동부가 타이밍 제어기에 포함되어 있을 수도 있다.As a display device, such as a liquid crystal display (LCD), has become larger, a system for transmitting and receiving data using an inter-integrated circuit (I2C) interface includes a memory, for example, an eeprom and a timing controller ( More than two Timing Controllers are used, and as a result, it operates as a multi-drop bus structure having two or more identical device addresses. Here, the system for transmitting and receiving data using the interface is a device that operates in a multidrop bus structure based on the I2C bus protocol. In this case, the timing controller may include a source driver for supplying a data signal representing an image to a plurality of data lines formed in the display device.
이러한 멀티드롭 방식의 버스 구조에서 타이밍 제어기는 최초에 슬레이브 모드로 동작하게 되는데, 소정의 시간 동안 외부에서 I2C 시작 신호가 전송되지 않으 면 스스로 마스터 모드로 동작하여 메모리와 통신하게 된다. In this multidrop bus structure, the timing controller initially operates in slave mode. If the I2C start signal is not transmitted from the outside for a predetermined time, the timing controller operates in master mode and communicates with the memory.
따라서, 멀티드롭 방식의 버스 구조에서는 동일한 시간에 타이밍 제어기가 각각 마스터 모드로 동작하게 되어 서로 메모리와 I2C 통신을 수행하게 된다. 만일, 복수의 타이밍 제어기 중 어느 하나가 메모리와 통신에 성공하더라도 타이밍 제어기가 메모리의 데이터를 정상적으로 수신했는가에 대한 서로 다른 응답 신호(ACK)를 메모리로 전송하게 되어 I2C 통신이 정상적으로 수행될 수 없게 되는 문제점이 발생한다.Therefore, in the multidrop bus structure, the timing controllers operate in the master mode at the same time, thereby performing I2C communication with the memory. If any one of the plurality of timing controllers successfully communicates with the memory, the timing controller transmits different response signals (ACKs) for whether the data is normally received from the memory to the memory, thereby preventing I2C communication from being performed normally. A problem occurs.
따라서, 동일한 디바이스 주소가 두 개 이상 존재하는 멀티드롭(Multi-Drop) 방식의 버스 구조에서 효율적인 I2C 통신을 수행하기 위한 기술이 요구된다.Accordingly, a technique for performing efficient I2C communication in a multi-drop bus structure in which two or more identical device addresses exist is required.
본 발명이 이루고자 하는 기술적 과제는 동일한 디바이스 주소가 두 개 이상 존재하는 멀티드롭(Multi-Drop) 방식의 버스 구조에서 마스터 타이밍 제어기로 설정된 타이밍 제어기가 메모리와 먼저 I2C 통신을 수행하여 데이터를 수신한 후 인접한 슬레이브 타이밍 제어기로 데이터를 전송하도록 제어할 수 있는 타이밍 제어기, 이를 이용하여 데이터를 송수신하는 장치에 관한 것이다.The technical problem to be achieved in the present invention is that a timing controller configured as a master timing controller in a multi-drop bus structure in which two or more identical device addresses exist, receives data by performing I2C communication with a memory first. A timing controller capable of controlling transmission of data to an adjacent slave timing controller, and an apparatus for transmitting and receiving data using the same.
상기한 목적을 달성하기 위한 본 발명의 특징에 따른 데이터 송수신 장치는 메모리와 연결되어 있는 마스터 타이밍 제어기, 그리고 상기 마스터 타이밍 제어기에 직렬로 연결되어 있는 복수의 슬레이브 타이밍 제어기를 포함하며, 상기 마스터 타이밍 제어기는 상기 메모리로부터 데이터를 수신하여, 상기 복수의 슬레이브 타이밍 제어기 중 인접한 슬레이브 타이밍 제어기로 상기 데이터를 전송하고, 각 슬레이브 타이밍 제어기는 상기 복수의 슬레이브 타이밍 제어기 중 제1 방향으로 인접한 슬레이브 타이밍 제어기로부터 상기 데이터를 수신하여 상기 복수의 슬레이브 타이밍 제어기 중 상기 제1 방향과 다른 방향인 제2 방향으로 인접한 슬레이브 타이밍 제어기로 상기 데이터를 전송한다.According to an aspect of the present invention, a data transmission and reception apparatus includes a master timing controller connected to a memory, and a plurality of slave timing controllers connected in series to the master timing controller. Receives data from the memory and transmits the data to an adjacent slave timing controller of the plurality of slave timing controllers, wherein each slave timing controller is the data from an adjacent slave timing controller in a first direction of the plurality of slave timing controllers. And transmits the data to an adjacent slave timing controller in a second direction different from the first direction among the plurality of slave timing controllers.
본 발명의 다른 특징에 데이터를 송수신하는 타이밍 제어기는 클록 신호를 수신하는 제1 클록 입력단자, 상기 클록 신호에 동기를 맞춰 상기 데이터를 수신하는 제1 데이터 입출력단자, 인접한 타이밍 제어기에 연결되어 있는 제2 클록 출력단자, 상기 인접한 타이밍 제어기에 연결되어 있는 제2 데이터 입출력 단자, 그리고 상기 클록 신호를 상기 제2 클록 출력단자로 출력하고, 상기 제2 클록 출력 단자로 출력하는 상기 클록 신호에 동기를 맞춰 상기 제2 데이터 입출력 단자로 상기 데이터를 출력하는 칩 본체를 포함한다.According to another aspect of the present invention, a timing controller for transmitting and receiving data includes a first clock input terminal for receiving a clock signal, a first data input / output terminal for receiving the data in synchronization with the clock signal, and a timing controller connected to an adjacent timing controller. A second clock output terminal, a second data input / output terminal connected to the adjacent timing controller, and the clock signal output to the second clock output terminal, and in synchronization with the clock signal output to the second clock output terminal; And a chip main body configured to output the data to the second data input / output terminal.
이상에서 살펴본 바와 같이, 본 발명의 실시예에 따르면 멀티드랍(Multi-Drop) 방식의 버스 구조에서 복수의 타이밍 제어기 중 마스터 타이밍 제어기만이 메모리와 일대일로 통신함에 따라, 복수의 타이밍 제어기와 메모리 사이의 충돌을 방지하여 보다 효율적으로 I2C 통신을 수행할 수 있다.As described above, according to the exemplary embodiment of the present invention, only a master timing controller of a plurality of timing controllers communicates one-to-one with a memory in a multi-drop bus structure. I2C communication can be performed more efficiently by avoiding collisions.
그리고, 본 발명의 실시예에 따르면, I2C 버스 구조의 변경 없이 타이밍 제어기마다 외부로부터 설정된 신호에 따라 마스터 타이밍 제어기와 슬레이브 타이밍 제어기로 구분되어 동작함에 따라 보다 효율적으로 I2C 통신을 수행하기 위한 기판 제작에 드는 생산 비용을 감소시킬 수 있다.In addition, according to an embodiment of the present invention, since the timing controller is divided into a master timing controller and a slave timing controller according to a signal set from the outside for each timing controller without changing the I2C bus structure, a substrate for more efficiently performing I2C communication. Lifting cost can be reduced.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention. The present invention may, however, be embodied in many different forms and should not be construed as limited to the embodiments set forth herein. In the drawings, parts irrelevant to the description are omitted in order to clearly describe the present invention, and like reference numerals designate like parts throughout the specification.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. Throughout the specification, when a part is said to "include" a certain component, it means that it can further include other components, without excluding other components unless specifically stated otherwise.
도 1은 종래 데이터를 송수신하는 데이터 송수신 장치에서의 I2C 통신의 한 예를 나타내는 도면이며, 도 2는 도 1에 도시한 송수신 시스템에서의 I2C 인터페이스를 설명하기 위한 신호를 나타내는 도면이다.1 is a diagram illustrating an example of I2C communication in a data transmission / reception apparatus for transmitting and receiving conventional data, and FIG. 2 is a diagram illustrating a signal for explaining an I2C interface in the transmission / reception system shown in FIG. 1.
도 1을 참고하면, 종래 데이터 송수신 장치는 메모리(20)와 동일한 디바이스 주소를 갖는 복수의 타이밍 제어기(Timing Controller, TCON)(30-31)를 포함한다. 여기서, 메모리는 예를 들어 이이피롬(Electrically Erasable Programmable Read-Only Memory, eeprom)일 수 있다. 각 타이밍 제어기는 표시부(도시하지 않음)에 형성된 복수의 데이터선(도시하지 않음) 중 일부 데이터선을 구동하기 위한 소스 구 동부를 포함할 수도 있다.Referring to FIG. 1, a conventional data transmission / reception apparatus includes a plurality of timing controllers (TCONs) 30-31 having the same device address as the
복수의 타이밍 제어기(30-32)는 최초에 슬레이브 모드로 동작하게 되는데, 소정의 시간 동안 외부에서 I2C 통신 시작 신호가 전송되지 않으면 스스로 마스터 모드로 동작하여 메모리(20)와 통신을 시도하게 된다. 즉, 도 2를 참고하면, 마스터 모드로 동작하는 복수의 타이밍 제어기(30-32) 각각은 메모리(20)와 통신을 수행하기 위해, 메모리(20)로 I2C 통신 시작 신호(START)(40)를 전송하며, 이어 통신하고자 하는 메모리(20)의 주소(SLAVE ADDRESS)(41)를 송신한다. 그리고, 복수의 타이밍 제어기(30-32) 각각은 읽기/쓰기를 선택하는 R/W 신호(READ/WRITE) (42)를 전송한 후, 메모리(20)로부터 응답 신호(ACK)(43)를 수신하면, 통신하려는 데이터(DATA)(44)를 송신하거나 수신한다. 모든 데이터의 송수신이 완료되면, 복수의 타이밍 제어기(30-32) 각각은 메모리(20)로 종료를 알리는 종료 신호(STOP)(45)를 전송한다.The plurality of
이러한 I2C 통신을 수행한 후 복수의 타이밍 제어기(30-32) 중 타이밍 제어기(30)가 메모리(20)와의 통신에 성공하여 메모리(20)로 성공에 해당하는 응답 신호(43)를 전송하더라도 나머지 타이밍 제어기(31-32)에서도 통신 결과에 해당하는 응답 신호(43)를 전송하게 되므로 복수의 타이밍 제어기(30-32)와 메모리(20)와의 비정상적인 I2C 통신이 수행되는 문제점이 발생한다.After performing the I2C communication, the
이러한 문제점을 해소하기 위해 하나의 메모리와 동일한 주소를 갖는 멀티드롭 구조에서 정상적인 I2C 통신을 위한 본 발명의 실시예에 따른 타이밍 제어기와 이를 이용하여 데이터를 송수신하는 데이터 송수신 장치에 대하여 도 3을 참고하여 구체적으로 설명한다.To solve this problem, a timing controller according to an embodiment of the present invention for normal I2C communication in a multidrop structure having the same address as one memory and a data transmitting / receiving apparatus transmitting and receiving data using the same will be described with reference to FIG. 3. It demonstrates concretely.
도 3은 본 발명의 실시예에 따른 데이터 송수신 장치를 개략적으로 나타내는 도면이다.3 is a view schematically showing a data transmission and reception apparatus according to an embodiment of the present invention.
도 3에 도시한 바와 같이, 본 발명의 실시예에 따른 데이터 송수신 장치는 메모리(100)와 동일한 주소를 갖는 복수의 타이밍 제어기(2001-200n)를 포함한다. 3, the data transmission and receiving apparatus according to an embodiment of the present invention includes a plurality of memory timing controller having the same address as (100) (200 1 -200 n ).
메모리(100)는 복수의 타이밍 제어기(2001-200n) 중 마스터 타이밍 제어기로 설정된 타이밍 제어기와만 I2C 통신을 수행한다. 도 3에서는 복수의 타이밍 제어기(2001-200n) 중 타이밍 제어기(2001)가 마스터 타이밍 제어기(2001)로 설정되어 메모리(100)와의 I2C 통신을 수행하는 것으로 가정한다. 메모리(100)는 제1 전원 단자(VDDT), 제2 전원 단자(GNDT), 클록 단자(SCLT) 및 데이터 단자(SDAT)를 포함한다. 즉, 메모리(100)의 제1 전원 단자(VDDT)는 마스터 타이밍 제어기(2001)의 제1 전원 단자(VDDT)에 연결되어 있으며, 제2 전원 단자(GNDT)는 마스터 타이밍 제어기(2001)의 제2 전원 단자(GNDT)에 연결되어 있다. 메모리(100)의 클록 단자(SCLT)는 마스터 타이밍 제어기(2001)의 제1 클록 입력단자(SCL0_IN)에 연결되어 있으며, 데이터 단자(SDAT)는 제1 데이터 입출력단자(SDA0_INOUT)에 연결되어 있다. 메모리(100)는 제1 전원 단자(VDDT)를 통해 마스터 타이밍 제어기(2001)의 구동 시 필요한 전원(VDD)을 공급하며, 클록 단자(SCLT)를 통해 마스터 타이밍 제어기(2001)와의 동기를 맞추기 위한 클록 신호(CLK)를 전송한다. 메모리(100)는 데이터 단자(SDAT) 를 통해 마스터 타이밍 제어기(2001)와 클록 신호(CLK)에 동기를 맞추어 데이터(SDA)를 송수신한다. 여기서, 데이터(SDA)는 표시 장치의 제어에 사용되는 신호, 예를 들어 타이밍 신호와 컨트롤 신호 등을 포함한다.
복수의 타이밍 제어기(2001-200n)는 제1 클록 입력단자(SCL0_IN), 제2 클록 출력단자(SCL1_OUT), 제1 데이터 입출력단자(SDA0_INOUT), 제2 데이터 입출력단자(SDA1_INOUT), 칩모드 결정 단자(CM0-CMm) 및 칩 본체(CBD)를 포함한다. 여기서, 복수의 타이밍 제어기(2001-200n) 사이에서의 전원(VDD, GND)을 공급하기 위한 단자는 생략하였다. 이러한 복수의 타이밍 제어기(2001-200n)는 칩모드 결정 단자(CM0-CMm)를 통해 외부로부터 인가되는 칩모드 결정 신호에 따라 마스터 타이밍 제어기로 설정되거나 또는 슬레이브 타이밍 제어기로 설정된다. 여기서, 칩모드 결정 신호는 타이밍 제어기를 마스터 타이밍 제어기로 설정하거나 또는 슬레이브 타이밍 제어기로 설정하기 위해 외부로부터 하드웨어적으로 결정되는 신호일 수 있다. 본 발명의 실시예에서는 복수의 타이밍 제어기(2001-200n) 중 타이밍 제어기(2001)만이 마스터 타이밍 제어기(2001)로 설정되며, 나머지 타이밍 제어기(2002-200n)는 슬레이브 타이밍 제어기(2002-200n)로 설정된다.A plurality of the timing controller (200 1 -200 n) includes a first clock input terminal (SCL0_IN), the second clock output terminal (SCL1_OUT), the first data input-output terminal (SDA0_INOUT), a second data input-output terminal (SDA1_INOUT), chip mode And a decision terminal CM 0 -CM m and a chip body CBD. Here, the terminals are omitted for supplying power (VDD, GND) between a plurality of the timing controller (200 1 -200 n). A plurality of the timing controller (200 1 -200 n) is set to such a set through the terminal chip mode determination (CM 0 -CM m) to the master timing controller chip according to a mode decision signal is applied from the outside, or a slave timing controller. Here, the chip mode determination signal may be a signal that is externally determined in hardware to set the timing controller as the master timing controller or as the slave timing controller. According to an embodiment of the present invention is set to only the timing controller (200 1), the master timing controller (200 1) of the plurality of the timing controller (200 1 -200 n), the rest of the timing controller (200 2 -200 n) are slave timing controller It is set to (200 2 -200 n).
마스터 타이밍 제어기(2001)의 제1 클록 입력단자(SCL0_IN)는 메모리(100)의 클록 단자(SCLT)에 연결되어 있으며, 제1 데이터 입출력단자(SDA0_INOUT)는 메모 리(100)의 데이터 단자(SDAT)에 연결되어 있다. 마스터 타이밍 제어기(2001)의 제2 클록 출력단자(SCL1_OUT)는 슬레이브 타이밍 제어기(2002)의 제1 클록 입력단자(SCL0_IN)에 연결되어 있으며, 제2 데이터 입출력단자(SDA1_INOUT)는 슬레이브 타이밍 제어기(2002)의 제1 데이터 입출력단자(SDA0_INOUT)에 연결되어 있다. 슬레이브 타이밍 제어기(2002)의 제2 클록 출력단자(SCL1_OUT)는 슬레이브 타이밍 제어기(2003)의 제1 클록 입력단자(SCL0_IN)에 연결되어 있으며, 제2 데이터 입출력단자(SDA1_INOUT)는 슬레이브 타이밍 제어기(2003)의 제1 데이터 입출력단자(SDA0_INOUT)에 연결되어 있다. 동일하게 나머지 슬레이브 타이밍 제어기(2003-200n) 역시 제1 클록 입력단자(SCL0_IN)가 인접한 슬레이브 타이밍 제어기의 제2 클록 출력단자(SCL1_OUT)에 연결되어 있으며, 제1 데이터 입출력단자(SDA0_INOUT)가 인접한 슬레이브 타이밍 제어기의 제2 데이터 입출력단자(SDA1_INOUT)에 연결되어 있다. 즉, 복수의 슬레이브 타이밍 제어기(2002-200n)는 마스터 타이밍 제어기(2001)에 직렬로 연결되어 있다.The first clock input terminal SCL0_IN of the
다음은 이러한 마스터 타이밍 제어기(2001)와 복수의 슬레이브 타이밍 제어기(2002-200n)에서의 데이터(SDA) 송수신에 대하여 구체적으로 설명한다. 본 발명의 실시예에 따른 복수의 슬레이브 타이밍 제어기(2002-200n)는 I2C 통신과정에서 데이 터(SDA)를 수신하기 전에는 슬레이브 모드로 동작하며, 데이터(SDA)를 수신한 후에는 마스터 모드로 동작하여 인접한 슬레이브 타이밍 제어기로 데이터(SDA)를 전달한다. 단, 마스터 타이밍 제어기(2001)는 최초에 슬레이브 모드로 동작하게 되는데, 소정의 시간 동안 외부에서 I2C 통신 시작 신호가 전송되지 않으면 스스로 마스터 모드로 동작하여 메모리(20)와 통신을 시도한다.It will now be explained in details with respect to the data (SDA) in the transmission and reception of these master timing controller (200 1) and a plurality of slave timing controller (200 2 -200 n). (N 200 2 -200) a plurality of slave timing controller according to an embodiment of the present invention after prior to receiving the data (SDA) in the I2C communication process operates in the slave mode, receive data (SDA) is a master mode, The controller transmits the data SDA to an adjacent slave timing controller by operating as. However, the
구체적으로, 마스터 타이밍 제어기(2001)는 메모리(100)와 유일하게 I2C 통신을 수행하여 데이터(SDA)를 수신한다. 구체적으로, 마스터 타이밍 제어기(2001)는 제1 클록 입력단자(SCL0_IN)를 통해 메모리(100)의 클록 단자(SCLT)로부터 동기를 맞추기 위한 클록 신호(CLK)를 수신한다. 마스터 타이밍 제어기(2001)는 클록 신호(CLK)에 동기를 맞춰 제1 데이터 입출력단자(SDA0_IN)를 통해 메모리(100)의 데이터 단자(SDAT)로부터 데이터(SDA)를 수신한다. 마스터 타이밍 제어기(2001)는 데이터(SDA)의 수신이 완료되면 데이터(SDA)의 체크섬(check-sum)확인을 통해 데이터의 오류 여부를 확인한다. 오류가 발생하지 않은 경우, 마스터 타이밍 제어기(2001)는 제1 데이터 입출력단자(SDA0_INOUT)를 통해 메모리(100)로 전송 완료 신호를 전송한다. 오류가 발생한 경우, 마스터 타이밍 제어기(2001)는 메모리(100)의 데이터 단자(SDAT)로부터 데이터(SDA)를 재수신한다. 그리고, 마스터 타이밍 제어기(2001)는 수신된 데이터(SDA)를 인접한 슬레이브 타이밍 제어기(2002)로 전송한다.In detail, the
본 발명의 실시예에 따른 마스터 타이밍 제어기(2001)는 메모리(100)가 아닌 다른 디바이스(도시하지 않음)로부터 I2C 통신을 통해 데이터를 수신하는 경우에는 I2C 통신과정에서 슬레이브 모드로 동작하다가 다른 디바이스와의 통신이 종료되면 마스터 모드로 진입하여 인접한 슬레이브 타이밍 제어기로 수신된 데이터(SDA)를 전송한다.When the
슬레이브 타이밍 제어기(2002)는 인접한 마스터 타이밍 제어기(2001)와 I2C 통신을 수행하여 데이터(SDA)를 수신한다. 구체적으로, 슬레이브 타이밍 제어기(2002)는 제1 클록 입력단자(SCL0_IN)를 통해 마스터 타이밍 제어기(2001)의 제2 클록 출력단자(SCL1_OUT)로부터 동기를 맞추기 위한 클록 신호(CLK)를 수신한다. 슬레이브 타이밍 제어기(2002)는 클록 신호(CLK)에 동기를 맞춰 제1 데이터 입출력단자(SDA0_INOUT)를 통해 마스터 타이밍 제어기(2001)의 제2 데이터 입출력단자(SDA1_INOUT)로부터 데이터(SDA)를 수신한다. 슬레이브 타이밍 제어기(2002)는 데이터(SDA)의 수신이 완료되면 데이터(SDA)의 체크섬(check-sum)확인을 통해 데이터의 오류 여부를 확인한다. 오류가 발생하지 않은 경우, 슬레이브 타이밍 제어기(2002)는 제1 데이터 입출력단자(SDA0_INOUT)를 통해 마스터 타이밍 제어기(2001)로 전송 완료 신호를 전송한다. 오류가 발생한 경우, 슬레이브 타이밍 제어기(2002)는 마스터 타이밍 제어기(2001)의 제2 데이터 입출력단자(SDA1_INOUT)로부터 데이 터(SDA)를 재수신한다. 이때, 오류 없이 데이터(SDA)의 수신이 완료되면, 슬레이브 타이밍 제어기(2002)는 마스터 모드로 동작하여 인접한 슬레이브 타이밍 제어기(2003)로 데이터(SDA)를 전송한다.The
슬레이브 타이밍 제어기(2003)는 마스터 모드로 동작하고 있는 인접한 슬레이브 타이밍 제어기(2002)로부터 데이터(SDA)를 수신한다. 구체적으로, 타이밍 제어기(2003)는 제1 클록 입력단자(SCL0_IN)를 통해 슬레이브 타이밍 제어기(2002)의 제2 클록 출력단자(SCL1_OUT)로부터 동기를 맞추기 위한 클록 신호(CLK)를 수신한다. 슬레이브 타이밍 제어기(2003)는 클록 신호(CLK)에 동기를 맞춰 제1 데이터 입출력단자(SDA0_INOUT)를 통해 슬레이브 타이밍 제어기(2002)의 제2 데이터 입출력단자(SDA1_INOUT)로부터 데이터(SDA)를 수신한다. 슬레이브 타이밍 제어기(2003)는 데이터(SDA)의 수신이 완료되면 데이터(SDA)의 체크섬(check-sum)확인을 통해 데이터의 오류 여부를 확인한다. 오류가 발생하지 않은 경우, 슬레이브 타이밍 제어기(2003)는 제1 데이터 입출력단자(SDA0_INOUT)를 통해 슬레이브 타이밍 제어기(2002)로 전송 완료 신호를 전송한다. 오류가 발생한 경우, 슬레이브 타이밍 제어기(2003)는 슬레이브 타이밍 제어기(2002)의 제2 데이터 입출력단자(SDA1_INOUT)로부터 데이터(SDA)를 재수신한다.The
동일한 방법으로, 나머지 슬레이브 타이밍 제어기(2004-200n-1) 역시 데이터(SDA)의 수신이 완료되면, I2C 통신과정에서 마스터 모드로 동작하여 슬레이브 모드로 동작하는 인접한 슬레이브 타이밍 제어기로 수신된 데이터(SDA)를 전송한다. 그리고, 마지막에 위치하는 슬레이브 타이밍 제어기(200n)까지 데이터(SDA)가 전송되면 동일한 주소를 갖는 복수의 타이밍 제어기에서의 데이터(SDA) 전송은 완료된다.In the same way, when the rest of the slave timing controller (200 4 -200 n-1) also receives the data (SDA) is completed, the received data to an adjacent slave timing controller operating in the slave mode to operate from the I2C communication process in the master mode, Send (SDA). When the data SDA is transmitted to the last
이처럼 본 발명의 실시예에 따른 데이터 송수신 장치의 마스터 타이밍 제어기(2001)는 먼저 메모리(100)와 일대일로 I2C 통신을 수행하여 데이터(SDA)를 수신하고, 인접한 슬레이브 타이밍 제어기(2002)로 데이터(SDA)를 전송한다. 이때, 데이터(SDA)의 수신이 완료되면, 슬레이브 타이밍 제어기(2002)는 마스터 모드로 동작하여 인접한 다음 슬레이브 타이밍 제어기로 데이터(SDA)를 전송하며 동일한 방법으로 마지막 슬레이브 타이밍 제어기(200n)까지 데이터(SDA)를 전송한다. As such, the
이와 같이, 본 발명의 실시예에 따른 동일한 주소가 두 개 이상 존재하는 멀티드랍(Multi-Drop) 구조 기반의 데이터 송수신 장치에서는 마스터 타이밍 제어기(2001)로 선정된 타이밍 제어기가 먼저 메모리(100)와 I2C 통신을 수행하여 데이터(SDA)를 수신하고, 마스터 타이밍 제어기(2001)를 제외한 나머지 슬레이브 타이밍 제어기(2002-200n) 중 인접한 슬레이브 타이밍 제어기(2002)가 마스터 타이밍 제어 기(2001)로부터 데이터(SDA)를 수신한 후 마스터 모드로 동작하여 다시 인접한 다음 슬레이브 타이밍 제어기로 동일한 방법에 의해 데이터(SDA)를 전송함에 따라, 동일한 주소를 갖는 복수의 타이밍 제어기 사이에서의 충돌을 방지하여 정상적인 I2C 통신을 수행하도록 할 수 있다. 그리고, I2C 버스 구조의 변경 없이 타이밍 제어기마다 외부로부터 인가되는 칩모드 결정 신호에 따라 마스터 타이밍 제어기로 설정되거나 또는 슬레이브 타이밍 제어기로 설정되어 I2C 통신을 수행하므로 기판 제작에 드는 생산비용을 감소시킬 수 있다.As described above, in the data transmission / reception apparatus based on the multi-drop structure having two or more identical addresses according to an embodiment of the present invention, the timing controller selected as the
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.Although the embodiments of the present invention have been described in detail above, the scope of the present invention is not limited thereto, and various modifications and improvements of those skilled in the art using the basic concepts of the present invention defined in the following claims are also provided. It belongs to the scope of rights.
도 1은 종래 데이터를 송수신하는 데이터 송수신 장치에서의 I2C 통신의 한 예를 나타내는 도면이다.1 is a diagram illustrating an example of I2C communication in a data transmission / reception apparatus for transmitting and receiving conventional data.
도 2는 도 1에 도시한 송수신 시스템에서의 I2C 인터페이스를 설명하기 위한 신호를 나타내는 도면이다.FIG. 2 is a diagram illustrating a signal for explaining an I2C interface in the transmission and reception system shown in FIG. 1.
도 3은 본 발명의 실시예에 따른 데이터 송수신 장치를 개략적으로 나타내는 도면이다.3 is a view schematically showing a data transmission and reception apparatus according to an embodiment of the present invention.
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