KR102222275B1 - Circuit for compensating deviation of pixel voltage and display device using the same - Google Patents

Circuit for compensating deviation of pixel voltage and display device using the same Download PDF

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Abstract

본 발명은 픽셀 전압 편차 보상 회로와 이를 이용한 표시장치에 관한 것으로, 지연 시간 측정기와 타이밍 제어 신호 발생기를 포함한다. 상기 지연 시간 측정기는 표시패널의 배선들 중 하나 이상의 배선의 일측 끝단에 타이밍 제어 신호를 공급하고 상기 배선의 타측 끝단으로부터 지연된 타이밍 제어 신호의 피드백 신호를 수신하여 상기 타이밍 제어 신호와 상기 피드백 신호 사이의 시간차를 측정한다. 상기 타이밍 제어 신호 발생기는 상기 시간차 만큼 지연된 타이밍 제어 신호를 발생하여 상기 표시패널의 구동 회로를 제어한다. The present invention relates to a pixel voltage deviation compensation circuit and a display device using the same, and includes a delay time meter and a timing control signal generator. The delay time measuring device supplies a timing control signal to one end of one or more wires of the display panel and receives a feedback signal of a delayed timing control signal from the other end of the wires, and between the timing control signal and the feedback signal. Measure the time difference. The timing control signal generator controls a driving circuit of the display panel by generating a timing control signal delayed by the time difference.

Description

픽셀 전압 편차 보상 회로와 이를 이용한 표시장치{CIRCUIT FOR COMPENSATING DEVIATION OF PIXEL VOLTAGE AND DISPLAY DEVICE USING THE SAME}Pixel voltage deviation compensation circuit and display device using it {CIRCUIT FOR COMPENSATING DEVIATION OF PIXEL VOLTAGE AND DISPLAY DEVICE USING THE SAME}

본 발명은 픽셀 전압 편차 보상 회로와 이를 이용한 표시장치에 관한 것이다.
The present invention relates to a pixel voltage deviation compensation circuit and a display device using the same.

액정표시장치(Liquid Crystal Display Device, LCD), 유기 발광 다이오드 표시장치(Organic Light Emitting Diode Display, 이하 "OLED 표시장치"라 함), 플라즈마 디스플레이 패널(Plasma Display Panel, PDP), 전계방출 표시장치(Field Emission Display, FED) 등 각종 평판 표시장치가 사용되고 있다. Liquid Crystal Display Device (LCD), Organic Light Emitting Diode Display (hereinafter referred to as "OLED display"), Plasma Display Panel (PDP), field emission display ( Various flat panel displays such as Field Emission Display, FED) are being used.

액정표시장치는 액정 분자에 인가되는 전계를 데이터 전압에 따라 제어하여 화상을 표시한다. 액티브 매트릭스 타입의 액정표시장치는 공정 기술과 구동 기술의 발달에 힘입어 가격이 낮아지고 성능이 높아져 소형 모바일 기기부터 대형 텔레비젼까지 거의 모든 표시장치에 적용되어 가장 널리 이용되고 있다.　A liquid crystal display device displays an image by controlling an electric field applied to liquid crystal molecules according to a data voltage. Active matrix type liquid crystal display devices have been applied to almost all display devices, from small mobile devices to large TVs, and are widely used due to lower cost and higher performance thanks to the development of process technology and driving technology.

OLED 표시장치는 자발광소자이기 때문에 백라이트가 필요한 액정표시장치에 비하여 소비전력이 낮고, 더 얇게 제작될 수 있다. 또한, OLED 표시장치는 시야각이 넓고 응답속도가 빠른 장점이 있다. OLED 표시장치는 액정표시장치와 경쟁하면서 시장을 확대하고 있다. Since the OLED display device is a self-luminous device, power consumption is lower than that of a liquid crystal display device that requires a backlight and can be manufactured to be thinner. In addition, the OLED display has a wide viewing angle and a fast response speed. OLED display devices are expanding the market while competing with liquid crystal display devices.

평판 표시장치는 도 1과 같이 입력 영상이 표시되는 픽셀 어레이를 갖는 표시패널(PNL)과, 픽셀들에 데이터를 기입하기 위한 표시패널의 구동회로(SDIC, GDIC)를 포함한다. 표시패널의 구동회로는 픽셀 어레이의 데이터 라인들에 데이터 전압을 공급하는 데이터 구동회로와, 데이터 전압에 동기되는 게이트 펄스(또는 스캔 펄스)를 픽셀 어레이의 게이트 라인들(또는 스캔 라인들)에 순차적으로 공급하는 게이트 구동회로, 및 데이터 구동회로와 게이트 구동회로의 동작 타이밍을을 제어하는 타이밍 콘트롤러(도시하지 않음) 등을 포함한다. 데이터 구동회로는 다수의 소스 드라이브 IC(Integrated Circuit)(SDIC)를 포함할 수 있다. 게이트 구동회로는 다수의 게이트 드라이브 IC(GDIC)를 포함할 수 있다. As shown in FIG. 1, the flat panel display includes a display panel PNL having a pixel array for displaying an input image, and driving circuits SDIC and GDIC of the display panel for writing data to pixels. The driving circuit of the display panel includes a data driving circuit that supplies a data voltage to the data lines of the pixel array, and a gate pulse (or scan pulse) synchronized with the data voltage to the gate lines (or scan lines) of the pixel array. And a gate driving circuit supplied to the device, and a timing controller (not shown) for controlling operation timings of the data driving circuit and the gate driving circuit. The data driving circuit may include a plurality of source drive integrated circuits (ICs) (SDICs). The gate driving circuit may include a plurality of gate drive ICs (GDICs).

표시패널(PNL)의 모든 픽셀들은 같은 계조의 데이터 전압을 충전할 때 그 충전양이 동일하여야 한다. 그러나 표시패널(PNL)의 위치에 따라 픽셀들의 충전양이 달라질 수 있다. 이는 드라이브 IC들과 픽셀의 거리에 따라 패널 부하가 달라지기 때문이다. When all the pixels of the display panel PNL are charged with the data voltage of the same gray scale, the charging amount should be the same. However, the amount of charging of the pixels may vary depending on the location of the display panel PNL. This is because the panel load varies depending on the distance between the drive ICs and the pixel.

데이터 전압(Vdata)은 소스 드라이브 IC(SDIC)로부터 멀어질수록 증가하는 RC 딜레이(delay)로 인하여, 도 2와 같이 c 위치에 비하여 d 위치에서 지연양이 크다. 따라서, d 위치의 픽셀은 같은 계조의 데이터 전압을 충전하더라도 데이터 전압의 충전양이 c 위치의 픽셀 보다 작아질 수 있다. 도 1에서, R은 표시패널의 저항(Resistance)이고, C는 표시패널의 용량(Capacitance)이다.The data voltage Vdata has a larger amount of delay at position d than at position c as shown in FIG. 2 due to an RC delay that increases as the distance from the source drive IC (SDIC) increases. Accordingly, even if the pixel at the d position is charged with the data voltage of the same gray scale, the amount of charging the data voltage may be smaller than the pixel at the c position. In FIG. 1, R is the resistance of the display panel, and C is the capacity of the display panel.

게이트 펄스(Vgate)는 게이트 드라이브 IC(GDIC)로부터 멀어질수록 증가하는 RC 딜레이로 인하여, 도 3과 같이 a 위치에 비하여 b 위치에서 지연양이 크다. 따라서, b 위치의 픽셀은 같은 계조의 데이터 전압을 충전하더라도 데이터 전압의 충전양이 a 위치의 픽셀 보다 작아질 수 있다.
The gate pulse Vgate has a greater amount of delay at position b than at position a as shown in FIG. 3 due to an RC delay that increases as the distance from the gate drive IC (GDIC) increases. Accordingly, even if the pixel at the b position is charged with the data voltage of the same gray scale, the amount of charging the data voltage may be smaller than the pixel at the a position.

본 발명은 표시패널 부하의 차이로 인한 픽셀 전압의 편차를 보상할 수 있는 픽셀 전압 편차 보상 회로와 이를 이용한 표시장치를 제공한다.
The present invention provides a pixel voltage deviation compensation circuit capable of compensating for a pixel voltage deviation due to a difference in a display panel load, and a display device using the same.

본 발명의 픽셀 전압 편차 보상 회로는 지연 시간 측정기와 타이밍 제어 신호 발생기를 포함한다. The pixel voltage deviation compensation circuit of the present invention includes a delay time meter and a timing control signal generator.

상기 지연 시간 측정기는 표시패널의 배선들 중 하나 이상의 배선의 일측 끝단에 타이밍 제어 신호를 공급하고 상기 배선의 타측 끝단으로부터 지연된 타이밍 제어 신호의 피드백 신호를 수신하여 상기 타이밍 제어 신호와 상기 피드백 신호 사이의 시간차를 측정한다. The delay time measuring device supplies a timing control signal to one end of one or more wires of the display panel and receives a feedback signal of a delayed timing control signal from the other end of the wires, and between the timing control signal and the feedback signal. Measure the time difference.

상기 타이밍 제어 신호 발생기는 상기 시간차 만큼 지연된 타이밍 제어 신호를 발생하여 상기 표시패널의 구동 회로를 제어한다. The timing control signal generator controls a driving circuit of the display panel by generating a timing control signal delayed by the time difference.

본 발명의 다른 실시예에 따른 픽셀 전압 편차 보상 회로는 표시패널의 배선들 중 하나 이상의 배선의 일측 끝단에 타이밍 제어 신호를 공급하고 상기 배선의 타측 끝단으로부터 지연된 타이밍 제어 신호의 피드백 신호를 수신하여 상기 타이밍 제어 신호와 상기 피드백 신호 사이의 시간차를 측정하는 지연 시간 측정기, 및 기준 온도에서 측정된 상기 시간차와 현재 온도에서 측정된 상기 시간차가 다를 때 상기 지연 시간 측정기의 제어 하에 게이트 펄스의 전압을 변경하는 직류-직류 변환기를 포함한다. The pixel voltage deviation compensation circuit according to another embodiment of the present invention supplies a timing control signal to one end of one or more wires of a display panel and receives a feedback signal of a delayed timing control signal from the other end of the wires. A delay time meter measuring a time difference between a timing control signal and the feedback signal, and changing a voltage of a gate pulse under the control of the delay time meter when the time difference measured at a reference temperature and the time difference measured at a current temperature are different. It includes a DC-to-DC converter.

본 발명의 또 다른 실시예에 따른 픽셀 전압 편차 보상 회로는 표시패널의 픽셀들에 입력 영상이 기입되지 않는 블랭크 기간 동안 상기 표시패널의 배선들 중 하나 이상의 배선의 일측 끝단에 제1 타이밍 제어 신호를 공급하고 상기 배선의 타측 끝단으로부터 지연된 제1 타이밍 제어 신호의 피드백 신호를 수신하여 상기 제1 타이밍 제어 신호와 상기 피드백 신호 사이의 시간차를 측정하는 지연 시간 측정기, 및 상기 입력 영상이 상기 픽셀들에 기입되는 데이터 인에이블 기간 동안 상기 시간차 만큼 지연된 제2 타이밍 제어 신호를 발생하여 상기 표시패널의 구동 회로를 제어하는 타이밍 제어 신호 발생기를 포함한다. The pixel voltage deviation compensation circuit according to another embodiment of the present invention applies a first timing control signal to one end of at least one of the wirings of the display panel during a blank period in which an input image is not written to the pixels of the display panel. A delay time measuring device that measures a time difference between the first timing control signal and the feedback signal by receiving a feedback signal of the first timing control signal delayed from the other end of the wire, and the input image is written to the pixels And a timing control signal generator for controlling a driving circuit of the display panel by generating a second timing control signal delayed by the time difference during a data enable period.

본 발명의 표시장치는 픽셀 어레이와 배선들을 갖는 표시패널, 소스 출력 인에이블 신호에 응답하여 데이터 전압을 출력하여 상기 픽셀 어레이의 데이터 라인들에 공급하는 데이터 구동회로, 게이트 출력 인에이블 신호에 응답하여 게이트 펄스를 출력하여 상기 픽셀 어레이의 게이트 라인들에 공급하는 게이트 구동회로, 상기 소스 출력 인에이블 신호와 상기 게이트 출력 인에이블 신호 중 하나를 급전 신호로서 상기 배선들 중 하나 이상의 배선의 일측 끝단에 공급하고 상기 배선의 타측 끝단으로부터 지연된 피드백 신호를 수신하여 상기 급전 신호와 상기 피드백 신호 사이의 시간차를 측정하는 지연 시간 측정기, 및 상기 소스 출력 인에이블 신호와 상기 게이트 출력 인에이블 신호 중 하나를 상기 시간차 만큼 지연시키는 타이밍 제어 신호 발생기를 포함한다. The display device of the present invention includes a display panel having a pixel array and wires, a data driving circuit that outputs a data voltage and supplies a data voltage to the data lines of the pixel array in response to a source output enable signal, and a gate output enable signal. A gate driving circuit that outputs a gate pulse and supplies it to the gate lines of the pixel array, and supplies one of the source output enable signal and the gate output enable signal to one end of at least one of the wires as a feed signal And a delay time measurer configured to measure a time difference between the feed signal and the feedback signal by receiving a delayed feedback signal from the other end of the wire, and one of the source output enable signal and the gate output enable signal by the time difference. And a delayed timing control signal generator.

본 발명의 다른 실시예에 따른 표시장치는 픽셀 어레이와 배선들을 갖는 표시패널, 소스 출력 인에이블 신호에 응답하여 데이터 전압을 출력하여 상기 픽셀 어레이의 데이터 라인들에 공급하는 데이터 구동회로, 게이트 출력 인에이블 신호에 응답하여 게이트 펄스를 출력하여 상기 픽셀 어레이의 게이트 라인들에 공급하는 게이트 구동회로, 상기 소스 출력 인에이블 신호와 상기 게이트 출력 인에이블 신호 중 하나를 급전 신호로서 상기 배선들 중 하나 이상의 배선의 일측 끝단에 공급하고 상기 배선의 타측 끝단으로부터 지연된 피드백 신호를 수신하여 상기 급전 신호와 상기 피드백 신호 사이의 시간차를 측정하는 지연 시간 측정기, 및 기준 온도에서 측정된 상기 시간차와 현재 온도에서 측정된 상기 시간차가 다를 때 상기 지연 시간 측정기의 제어 하에 게이트 펄스의 전압을 변경하는 직류-직류 변환기를 포함한다. A display device according to another embodiment of the present invention includes a display panel having a pixel array and wires, a data driving circuit that outputs a data voltage in response to a source output enable signal and supplies it to the data lines of the pixel array, and a gate output in A gate driving circuit for outputting a gate pulse in response to an enable signal and supplying it to the gate lines of the pixel array, and at least one of the wirings using one of the source output enable signal and the gate output enable signal as a feed signal A delay time meter that is supplied to one end of and receives a delayed feedback signal from the other end of the wire to measure a time difference between the feed signal and the feedback signal, and the time difference measured at a reference temperature and the measured at a current temperature. It includes a DC-DC converter that changes the voltage of the gate pulse under the control of the delay time meter when the time difference is different.

본 발명의 또 다른 실시예에 따른 표시장치는 픽셀 어레이와 배선들을 갖는 표시패널, 소스 출력 인에이블 신호에 응답하여 데이터 전압을 출력하여 상기 픽셀 어레이의 데이터 라인들에 공급하는 데이터 구동회로, 게이트 출력 인에이블 신호에 응답하여 게이트 펄스를 출력하여 상기 픽셀 어레이의 게이트 라인들에 공급하는 게이트 구동회로, 상기 픽셀 어레이에 입력 영상이 기입되지 않는 블랭크 기간 동안 상기 배선들 중 하나 이상의 배선의 일측 끝단에 상기 게이트 구동회로를 초기화하기 위한 리셋 신호를 공급하고 상기 배선의 타측 끝단으로부터 지연된 리셋 신호의 피드백 신호를 수신하여 상기 리셋 신호와와 상기 피드백 신호 사이의 시간차를 측정하는 지연 시간 측정기, 및 상기 입력 영상이 상기 픽셀들에 기입되는 데이터 인에이블 기간 동안 상기 시간차 만큼 지연된 게이트 시프트 클럭을 발생하여 상기 게이트 구동 회로의 출력 시프트 타이밍을 제어하는 타이밍 제어 신호 발생기를 포함한다.
A display device according to another embodiment of the present invention includes a display panel having a pixel array and wires, a data driving circuit that outputs a data voltage and supplies a data voltage to the data lines of the pixel array in response to a source output enable signal, and a gate output. A gate driving circuit that outputs a gate pulse in response to an enable signal and supplies it to the gate lines of the pixel array. During a blank period in which an input image is not written to the pixel array, the A delay time meter for supplying a reset signal for initializing a gate driving circuit and receiving a feedback signal of a delayed reset signal from the other end of the wiring to measure a time difference between the reset signal and the feedback signal, and the input image And a timing control signal generator for controlling an output shift timing of the gate driving circuit by generating a gate shift clock delayed by the time difference during a data enable period written to the pixels.

본 발명은 표시패널에 형성된 배선에 타이밍 제어 신호를 급전 신호로서 인가하고, 그 배선의 타측 끝단을 통해 지연된 피드백 신호를 수신하여 그 신호들의 시간차를 바탕으로 상기 타이밍 제어 신호를 지연시키거나 게이트 펄스의 전압을 변경한다. 그 결과, 본 발명은 패널 부하의 차이로 인한 픽셀 전압의 편차를 보상할 수 있다.
The present invention applies a timing control signal as a feed signal to a wiring formed on a display panel, receives a delayed feedback signal through the other end of the wiring, and delays the timing control signal or delays the timing control signal based on a time difference between the signals. Change the voltage. As a result, the present invention can compensate for variations in pixel voltages due to differences in panel loads.

도 1은 표시패널의 부하를 보여 주는 도면이다.
도 2는 데이터 전압의 지연을 보여 주는 파형도이다.
도 3은 게이트 펄스의 지연을 보여 주는 파형도이다.
도 4는 본 발명의 실시예에 따른 표시장치를 보여 주는 블록도이다.
도 5는 액정표시장치의 픽셀 구성을 보여 주는 회로도이다.
도 6은 OLED 표시장치의 픽셀 구성을 보여 주는 회로도이다.
도 7은 본 발명의 제1 실시예에 따른 픽셀 전압 편차 보상 회로를 보여 주는 도면이다.
도 8은 게이트 출력 인에이블 신호의 급전 파형과 피드백 파형을 보여 주는 파형도이다.
도 9는 게이트 출력 인에이블 신호를 지연시켜 픽셀들의 충전양을 균일하게 하는 효과를 보여 주는 파형도이다.
도 10은 게이트 드라이브 IC 별로 인가되는 게이트 출력 인에이블 신호들을 보여 주는 파형도이다.
도 11은 본 발명의 제2 실시예에 따른 픽셀 전압 편차 보상 회로를 보여 주는 도면이다.
도 12는 소스 출력 인에이블 신호의 급전 파형과 피드백 파형을 보여 주는 파형도이다.
도 13은 소스 출력 인에이블 신호를 지연시켜 픽셀들의 충전양을 균일하게 하는 효과를 보여 주는 파형도이다.
도 14는 게이트 드라이브 IC 별로 인가되는 게이트 출력 인에이블 신호들을 보여 주는 파형도이다.
도 15는 기준 온도(상온)에서 측정된 데이터 전압의 지연 시간을 보여 주는 파형도이다.
도 16a 및 도 16b는 본 발명의 제2 실시예에 따른 픽셀 전압 편차 보상 회로를 이용하여 저온과 고온에서 측정된 데이터 전압의 지연 시간을 보여 주는 파형도들이다.
도 17은 본 발명의 제4 실시예에 따른 픽셀 전압 편차 보상 회로를 보여 주는 도면이다.
도 18은 VESA(Video Electronic Standards Association) 표준의 디스플레이 타이밍을 보여 주는 파형도이다.
도 19는 게이트 시프트 클럭을 지연시켜 픽셀들의 충전양을 균일하게 하는 효과를 보여 주는 파형도이다. 1 is a diagram showing a load on a display panel.
2 is a waveform diagram showing the delay of the data voltage.
3 is a waveform diagram showing a delay of a gate pulse.
4 is a block diagram showing a display device according to an exemplary embodiment of the present invention.
5 is a circuit diagram showing a pixel configuration of a liquid crystal display device.
6 is a circuit diagram showing a pixel configuration of an OLED display.
7 is a diagram showing a pixel voltage deviation compensation circuit according to a first embodiment of the present invention.
8 is a waveform diagram showing a feed waveform and a feedback waveform of a gate output enable signal.
FIG. 9 is a waveform diagram showing the effect of delaying a gate output enable signal to equalize a charge amount of pixels.
10 is a waveform diagram showing gate output enable signals applied to each gate drive IC.
11 is a diagram showing a pixel voltage deviation compensation circuit according to a second exemplary embodiment of the present invention.
12 is a waveform diagram showing a feed waveform and a feedback waveform of a source output enable signal.
FIG. 13 is a waveform diagram showing the effect of delaying a source output enable signal to equalize a charge amount of pixels.
14 is a waveform diagram showing gate output enable signals applied to each gate drive IC.
15 is a waveform diagram showing a delay time of a data voltage measured at a reference temperature (room temperature).
16A and 16B are waveform diagrams showing delay times of data voltages measured at low and high temperatures using the pixel voltage deviation compensation circuit according to the second embodiment of the present invention.
17 is a diagram showing a pixel voltage deviation compensation circuit according to a fourth exemplary embodiment of the present invention.
18 is a waveform diagram showing display timing of the Video Electronic Standards Association (VESA) standard.
FIG. 19 is a waveform diagram showing the effect of delaying the gate shift clock to make the charging amount of pixels uniform.

본 발명의 표시장치는 액정표시장치(LCD), OLED 표시장치, 플라즈마 디스플레이 패널(PDP), 전계방출 표시장치(FED) 등의 평판 표시장치 기반으로 구현될 수 있다. The display device of the present invention may be implemented based on a flat panel display device such as a liquid crystal display (LCD), an OLED display, a plasma display panel (PDP), and a field emission display (FED).

본 발명의 픽셀 전압 편차 보상 회로는 픽셀 어레이의 일부, 픽셀 어레이 밖에 별도로 형성된 배선의 일측 끝단에 데이터 전압 이외의 다른 신호를 급전 신호로서 인가하고, 그 배선의 타측 끝단을 통해 지연된 피드백 신호를 수신한다. 픽셀 전압 편차 보상 회로는 급전 신호와 피드백 신호의 시간 차를 측정하여 데이터 전압의 지연 시간을 추정한다. 그리고 픽셀 전압 편차 보상 회로는 지연 시간 차만큼 게이트/소스 출력 인에이블 신호 또는 게이트 시프트 클럭 타이밍을 지연함으로써 표시패널의 부하로 인한 픽셀들의 충전양 차이를 보상한다. The pixel voltage deviation compensation circuit of the present invention applies a signal other than a data voltage as a feed signal to a part of a pixel array and one end of a wire separately formed outside the pixel array, and receives a delayed feedback signal through the other end of the wire. . The pixel voltage deviation compensation circuit estimates the delay time of the data voltage by measuring the time difference between the feed signal and the feedback signal. In addition, the pixel voltage deviation compensation circuit delays the gate/source output enable signal or gate shift clock timing by a delay time difference, thereby compensating for a difference in charge amount of pixels due to a load of the display panel.

이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소자들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. The same reference numbers throughout the specification mean substantially the same constituent elements. In the following description, when it is determined that a detailed description of a known function or configuration related to the present invention may unnecessarily obscure the subject matter of the present invention, a detailed description thereof will be omitted.

도 4 내지 도 6을 참조하면, 본 발명의 표시장치는 본 발명의 표시장치는 픽셀 어레이가 형성된 표시패널(10), 표시패널(10)의 데이터라인들(DL)에 데이터전압을 공급하기 위한 데이터 구동회로, 표시패널(10)의 게이트라인들(GL)에 게이트펄스(또는 스캔펄스)를 순차적으로 공급하기 위한 게이트 구동회로, 및 데이터 구동회로와 게이트 구동회로의 동작 타이밍을 제어하기 위한 타이밍 콘트롤러(TCON) 등을 포함한다. 4 to 6, the display device of the present invention is for supplying a data voltage to the display panel 10 on which the pixel array is formed and the data lines DL of the display panel 10. A data driving circuit, a gate driving circuit for sequentially supplying a gate pulse (or scan pulse) to the gate lines GL of the display panel 10, and a timing for controlling the operation timing of the data driving circuit and the gate driving circuit It includes a controller (TCON) and the like.

입력 영상은 표시패널(10)의 픽셀 어레이에 표시된다. 픽셀 어레이는 데이터라인들(DL), 데이터라인들(DL)과 교차되는 게이트라인들(GL), 데이터라인들(DL)과 게이트라인들(GL)에 의해 정의된 픽셀들을 포함한다. The input image is displayed on the pixel array of the display panel 10. The pixel array includes data lines DL, gate lines GL crossing the data lines DL, and pixels defined by data lines DL and gate lines GL.

데이터 구동회로는 다수의 소스 드라이브 IC들(SDIC1~SDIC4)을 포함한다. 게이트 구동회로는 다수의 게이트 드라이브 IC들(GDIC1~GDIC4)을 포함한다. The data driving circuit includes a plurality of source drive ICs (SDIC1 to SDIC4). The gate driving circuit includes a plurality of gate drive ICs GDIC1 to GDIC4.

타이밍 콘트롤러(TCON)은 콘트롤 PCB(CPCB) 상에 실장될 수 있다. 타이밍 콘트롤러(TCON)는 외부의 호스트 시스템으로부터 입력 영상의 디지털 비디오 데이터(RGB)를 수신한다. 타이밍 콘트롤러(TCON)는 호스트 컴퓨터로부터 입력 받은 디지털 비디오 데이터들(RGB)을 소스 드라이브 IC들(SDIC1~SDIC4)로 전송한다. 콘트롤 PCB(PCB)에는 직류-직류 변환기(DC-DC Convertor)가 실장될 수 있다. 직류-직류 변환기(DC-DC)는 표시패널(10)에 공급되는 아날로그 구동 전원들을 발생한다. 구동 전원들은 정극성/부극성 감마기준전압, 액정표시장치의 공통전압(Vcom), OLED 표시장치의 픽셀 전원 전압(ELVDD), 게이트 하이 전압(VGH), 게이트 로우 전압(VGL) 등을 포함한다. 콘트롤 PCB(CPCB)는 FFC(Flexible Flat Cable)를 통해 소스 PCB(SPCB)에 전기적으로 연결된다. The timing controller TCON may be mounted on the control PCB CPCB. The timing controller TCON receives digital video data RGB of an input image from an external host system. The timing controller (TCON) transmits digital video data (RGB) received from the host computer to the source drive ICs (SDIC1 to SDIC4). A DC-DC converter may be mounted on the control PCB (PCB). The DC-DC converter (DC-DC) generates analog driving power supplies supplied to the display panel 10. The driving power supplies include a positive/negative gamma reference voltage, a common voltage (Vcom) of a liquid crystal display device, a pixel power supply voltage (ELVDD) of an OLED display device, a gate high voltage (VGH), a gate low voltage (VGL), and the like. . The control PCB (CPCB) is electrically connected to the source PCB (SPCB) through a flexible flat cable (FFC).

타이밍 콘트롤러(TCON)는 호스트 시스템으로부터 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 클럭(CLK) 등의 타이밍신호를 입력받는다. 타이밍 콘트롤러(TCON)는 호스트 시스템으로부터의 타이밍 신호를 기준으로 소스 드라이브 IC들(SDIC1~SDIC4)과 게이트 드라이브 IC들(GDIC1~GDIC4)의 동작 타이밍을 제어하기 위한 타이밍 제어신호들을 발생한다. 타이밍 제어신호들은 게이트 드라이브 IC들(GDIC1~GDIC4)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호들과, 소스 드라이브 IC들(SDIC1~SDIC4)의 동작 타이밍과 데이터전압의 극성을 제어하기 위한 소스 타이밍 제어신호들을 포함한다.The timing controller TCON receives timing signals such as a vertical synchronization signal (Vsync), a horizontal synchronization signal (Hsync), a data enable signal (Data Enable, DE), and a clock (CLK) from the host system. The timing controller TCON generates timing control signals for controlling the operation timing of the source drive ICs SDIC1 to SDIC4 and the gate drive ICs GDIC1 to GDIC4 based on the timing signal from the host system. The timing control signals are gate timing control signals to control the operation timing of the gate drive ICs (GDIC1 to GDIC4), and the source timing to control the operation timing of the source drive ICs (SDIC1 to SDIC4) and the polarity of the data voltage. Contains control signals.

게이트 타이밍 제어신호들은 게이트 스타트 펄스(GSP), 게이트 시프트 클럭(GCLK), 게이트 출력 인에이블신호(GOE) 등을 포함한다. 게이트 스타트 펄스(Gate Start Pulse, GSP)는 제1 게이트 드라이브 IC(GDIC1)에 입력되어 제1 게이트 드라이브 IC(GDIC1)로부터 첫 번째 출력되는 제1 게이트펄스의 출력 타이밍을 제어한다. 게이트 시프트 클럭(Gate Shift Clock, GSC)은 게이트 스타트 펄스(GSP)의 시프트 타이밍을 제어한다. 게이트 출력 인에이블신호(GOE)는 게이트 드라이브 IC들(GDIC1~GDIC4)의 출력 타이밍을 제어한다. 게이트 드라이브 IC들(GDIC1~GDIC4)은 게이트 출력 인에이블 신호(GOE)의 로우 로직(low logic) 구간 동안 게이트 펄스를 출력하고, 게이트 출력 인에이블 신호(GOE)의 하이 로직(high logic) 구간에 출력을 멈춘다. 게이트 타이밍 제어신호들은 콘트롤 PCB(CPCB)에 형성된 게이트 타이밍 제어신호 버스라인들, FFC, 소스 PCB(SPCB)에 형성된 게이트 타이밍 제어신호 버스라인들, 소스 드라이브 IC들(SDIC1) 중에서 하나 이상의 TCP에 형성된 게이트 타이밍 제어신호 버스라인, 및 표시패널(10)의 TFT 어레이 기판에 형성된 LOG(Line On Glass) 라인들을 통해 게이트 드라이브 IC들(GDIC1~GDIC4)에 전송될 수 있다. The gate timing control signals include a gate start pulse (GSP), a gate shift clock (GCLK), a gate output enable signal (GOE), and the like. The gate start pulse (GSP) is input to the first gate drive IC (GDIC1) and controls the output timing of the first gate pulse first output from the first gate drive IC (GDIC1). The gate shift clock (GSC) controls the shift timing of the gate start pulse (GSP). The gate output enable signal GOE controls the output timing of the gate drive ICs GDIC1 to GDIC4. The gate drive ICs GDIC1 to GDIC4 output a gate pulse during a low logic period of the gate output enable signal GOE, and output a gate pulse during a high logic period of the gate output enable signal GOE. Stop printing. The gate timing control signals are formed on one or more of the gate timing control signal bus lines formed on the control PCB (CPCB), the FFC, the gate timing control signal bus lines formed on the source PCB (SPCB), and the source drive ICs (SDIC1). The gate timing control signal may be transmitted to the gate drive ICs GDIC1 to GDIC4 through bus lines and Line On Glass (LOG) lines formed on the TFT array substrate of the display panel 10.

소스 타이밍 제어신호들은 소스 스타트 펄스(Source Start Pulse, SSP), 소스 샘플링 클럭(Source Sampling Clock, SSC), 극성제어신호(Polarity, POL), 및 소스 출력 인에이블신호(Source Output Enable, SOE) 등을 포함한다. 소스 스타트 펄스(SSP)는 소스 드라이브 IC들(SDIC1~SDIC4)의 시프트 스타트 타이밍을 제어한다. 소스 샘플링 클럭(SSC)은 소스 드라이브 IC들(SDIC1~SDIC4) 내에서 데이터의 샘플링 타이밍을 제어한다. 극성제어신호(POL)는 소스 드라이브 IC들(SDIC1~SDIC4)로부터 출력되는 데이터전압의 극성을 제어한다. 소스 출력 인에이블신호(SOE)는 소스 드라이브 IC들(SDIC1~SDIC4)의 데이터전압 출력 타이밍과 차지 쉐어링 타이밍(Charge sharing timing)을 제어한다. 소스 드라이브 IC들(GDIC1~GDIC4)은 소스 출력 인에이블 신호(SOE)의 로우 로직 구간 동안 데이터 전압을 출력하고, 소스 출력 인에이블 신호(SOE)의 하이 로직 구간에 차지 쉐어링을 실시할 수 있다. 데이터 타이밍 제어신호들은 콘트롤 PCB(CPCB)에 형성된 데이터 타이밍 제어신호 버스라인들, FFC, 및 소스 PCB(SPCB)에 형성된 데이터 타이밍 제어신호 버스라인들을 통해 소스 드라이브 IC들(SDIC1)에 전송된다. Source timing control signals include Source Start Pulse (SSP), Source Sampling Clock (SSC), Polarity Control Signal (Polarity, POL), and Source Output Enable (SOE). Includes. The source start pulse SSP controls the shift start timing of the source drive ICs SDIC1 to SDIC4. The source sampling clock (SSC) controls the sampling timing of data in the source drive ICs (SDIC1 to SDIC4). The polarity control signal POL controls the polarity of the data voltage output from the source drive ICs SDIC1 to SDIC4. The source output enable signal (SOE) controls the data voltage output timing and charge sharing timing of the source drive ICs (SDIC1 to SDIC4). The source drive ICs GDIC1 to GDIC4 may output a data voltage during a low logic period of the source output enable signal SOE and perform charge sharing in a high logic period of the source output enable signal SOE. The data timing control signals are transmitted to the source drive ICs SSDIC1 through data timing control signal bus lines formed on the control PCB (CPCB), FFC, and data timing control signal bus lines formed on the source PCB (SPCB).

소스 드라이브 IC들(SDIC1~SDIC4) 각각은 타이밍 콘트롤러(TCON)로부터 입력 영상의 디지털 비디오 데이터를 수신한다. 소스 드라이브 IC들(SDIC1~SDIC4)은 타이밍 콘트롤러(TCON)로부터의 소스 타이밍 제어신호에 응답하여 디지털 비디오 데이터를 정극성/부극성 아날로그 데이터전압으로 변환하여 표시패널(10)의 데이터라인들(DL)에 공급한다. 소스 드라이브 IC들(SDIC1~SDIC4) 각각은 COG(Chip On Glass) 공정에 의해 표시패널(10)의 TFT 어레이 기판 상에 접착될 수 있다. 소스 드라이브 IC들(SDIC1~SDIC4)은 TCP(Tape Carrier Package) 상에 실장되어 TAB(Tape Automated Bonding) 공정으로 소스 PCB(Printed Circuit Board, SPCB)와 표시패널(10)의 TFT 어레이 기판에 접착될 수 있다.Each of the source drive ICs SDIC1 to SDIC4 receives digital video data of an input image from the timing controller TCON. The source drive ICs (SDIC1 to SDIC4) convert digital video data into positive/negative analog data voltages in response to a source timing control signal from the timing controller (TCON), and the data lines (DL) of the display panel 10 ). Each of the source drive ICs SDIC1 to SDIC4 may be adhered to the TFT array substrate of the display panel 10 by a chip on glass (COG) process. The source drive ICs (SDIC1~SDIC4) are mounted on the TCP (Tape Carrier Package) and adhered to the source PCB (Printed Circuit Board, SPCB) and the TFT array substrate of the display panel 10 through a TAB (Tape Automated Bonding) process. I can.

게이트 드라이브 IC들(GDIC1~GDIC4)은 타이밍 콘트롤러(TCON)로부터의 게이트 타이밍 제어신호에 응답하여 표시패널(10)의 게이트라인들(GL)에 게이트펄스를 순차적으로 공급한다. 게이트 펄스는 게이트 하이전압(VGH)과 게이트 로우전압(VGL) 사이에서 스윙한다. 게이트 하이 전압(VGH)은 표시패널(10)의 TFT 어레이에 형성된 TFT들의 문턱전압 이상의 전압으로 설정되며, 게이트 로우 전압(VGL)은 표시패널(10)의 TFT 어레이에 형성된 TFT들의 문턱전압보다 낮은 전압으로 설정된다. 따라서, TFT 어레이의 TFT들은 게이트라인(GL)으로부터의 게이트펄스에 응답하여 턴-온되어 데이터라인(DL)으로부터의 데이터전압을 액정셀(Clc)의 픽셀 전극에 공급한다. 게이트 드라이브 IC들(GDIC1~GDIC4)은 TCP(Tape Carrier Package) 상에 실장되어 TAB(Tape Automated Bonding) 공정에 의해 표시패널(10)의 TFT 어레이 기판 상에 접착될 수 있다. 게이트 구동회로는 도 16과 같이 GIP(Gate In Panel) 공정에 의해 TFT 어레이와 함께 TFT 어레이 기판에 직접 형성되는 GIP 회로로 구현될 수 있다.The gate drive ICs GDIC1 to GDIC4 sequentially supply gate pulses to the gate lines GL of the display panel 10 in response to a gate timing control signal from the timing controller TCON. The gate pulse swings between the gate high voltage VGH and the gate low voltage VGL. The gate high voltage VGH is set to a voltage equal to or higher than the threshold voltage of the TFTs formed in the TFT array of the display panel 10, and the gate low voltage VGL is lower than the threshold voltage of the TFTs formed in the TFT array of the display panel 10. It is set by voltage. Accordingly, the TFTs of the TFT array are turned on in response to the gate pulse from the gate line GL to supply the data voltage from the data line DL to the pixel electrode of the liquid crystal cell Clc. The gate drive ICs GDIC1 to GDIC4 may be mounted on a Tape Carrier Package (TCP) and adhered to the TFT array substrate of the display panel 10 by a Tape Automated Bonding (TAB) process. The gate driving circuit may be implemented as a GIP circuit formed directly on a TFT array substrate together with a TFT array by a GIP (Gate In Panel) process as shown in FIG. 16.

호스트 시스템은 TV(Television) 시스템, 셋톱박스, 네비게이션 시스템, DVD 플레이어, 블루레이 플레이어, 개인용 컴퓨터(PC), 홈 시어터 시스템, 폰 시스템(Phone system) 중 어느 하나로 구현될 수 있다.The host system may be implemented as any one of a TV (Television) system, a set-top box, a navigation system, a DVD player, a Blu-ray player, a personal computer (PC), a home theater system, and a phone system.

OLED 표시장치의 픽셀은 도 5와 같이, 스위치 TFT(SWTFT), 구동 TFT(DRTFT), OLED(Organic Light Emitting Diode), 스토리지 커패시터(Storage capacitor, Cst) 등을 포함한다. Pixels of an OLED display device include a switch TFT (SWTFT), a driving TFT (DRTFT), an organic light emitting diode (OLED), a storage capacitor (Cst), and the like, as shown in FIG. 5.

스위치 TFT(SWTFT)는 게이트 펄스에 응답하여 데이터전압(DATA)을 구동 TFT(DRTFT)의 게이트에 공급한다. 구동 TFT(DRTFT)는 픽셀 전원(ELVDD)이 공급되는 전원 배선과, OLED 사이에 접속되어 자신의 게이트에 인가되는 데이터 전압에 따라 OLED에 흐르는 전류를 조절한다. OLED는 정공주입층(Hole Injection layer, HIL), 정공수송층(Hole transport layer, HTL), 발광층(Emission layer, EML), 전자수송층(Electron transport layer, ETL) 및 전자주입층(Electron Injection layer, EIL) 등의 유기 화합물층들이 적층된 구조를 갖는다. OLED는 발광층에서 전자와 정공이 결합할 때 빛을 발생한다. 스토리지 커패시터(Cst)는 구동 TFT(DRTFT)의 게이트-소스 간 전압(Vgs)을 1 프레임 기간 동안 유지한다. The switch TFT (SWTFT) supplies the data voltage (DATA) to the gate of the driving TFT (DRTFT) in response to the gate pulse. The driving TFT (DRTFT) is connected between the power line to which the pixel power source ELVDD is supplied and the OLED and controls the current flowing through the OLED according to the data voltage applied to its gate. OLED is a hole injection layer (HIL), a hole transport layer (HTL), an emission layer (EML), an electron transport layer (ETL), and an electron injection layer (EIL). ) Has a structure in which organic compound layers such as) are stacked. OLED emits light when electrons and holes combine in a light emitting layer. The storage capacitor Cst maintains the gate-source voltage Vgs of the driving TFT DRTFT for one frame period.

픽셀에는 내부 보상회로를 더 포함할 수 있다. 내부 보상회로는 하나 이상의 스위치 TFT들과 하나 이상의 커패시터를 포함하여 구동 TFT(DRTFT)의 게이트를 초기화한 후에 구동 TFT(DRTFT)의 문턱 전압과 이동도를 센싱하여 데이터 전압(DATA)을 보상한다. 이러한 보상회로(PIXC)는 공지된 어떠한 것으로도 적용 가능하다. The pixel may further include an internal compensation circuit. The internal compensation circuit includes one or more switch TFTs and one or more capacitors to initialize the gate of the driving TFT DRTFT and then sense the threshold voltage and mobility of the driving TFT DRTFT to compensate the data voltage DATA. This compensation circuit (PIXC) can be applied to any known one.

액정표시장치의 픽셀은 도 6과 같이, 액정셀(Clc), 스토리지 커패시터(Cst), TFT(Thin Film Transistor) 등을 포함한다. 액정셀(Clc)은 TFT를 통해 데이터 전압(DATA)이 인가되는 픽셀 전극과, 공통전압(Vcom)이 인가되는 공통전극 간의 전계에 의해 구동되는 액정분자들을 이용하여 광의 위상을 지연시켜 데이터에 따라 투과율을 조정한다. 스토리지 커패시터(Cst)는 액정셀(Clc)의 전압을 1 프레임 기간 동안 유지시킨다. TFT는 게이트 라인(GL)으로부터의 게이트펄스(또는 스캔펄스, SCAN))에 응답하여 턴-온(turn-on)되어 데이터 라인(DL)으로부터의 데이터전압을 액정셀(Clc)의 픽셀 전극에 공급한다. The pixels of the liquid crystal display device include a liquid crystal cell Clc, a storage capacitor Cst, and a thin film transistor (TFT), as shown in FIG. 6. The liquid crystal cell Clc uses liquid crystal molecules driven by an electric field between a pixel electrode to which a data voltage (DATA) is applied through a TFT and a common electrode to which a common voltage (Vcom) is applied to delay the phase of light according to the data. Adjust the transmittance. The storage capacitor Cst maintains the voltage of the liquid crystal cell Clc for one frame period. The TFT is turned on in response to a gate pulse (or scan pulse, SCAN) from the gate line GL to transfer the data voltage from the data line DL to the pixel electrode of the liquid crystal cell Clc. Supply.

액정표시장치는 TN(Twisted Nematic) 모드, VA(Vertical Alignment) 모드, IPS(In Plane Switching) 모드, FFS(Fringe Field Switching) 등 알려져 있는 어떠한 액정모드로 구현될 수 있다. 또한, 액정표시장치는 투과형 액정표시장치, 반투과형 액정표시장치, 반사형 액정표시장치 등 다양한 형태로 구현될 수 있다. 투과형 액정표시장치나 반투과형 액정표시장치는 백라이트 유닛과 백라이트 구동부를 포함한다.The liquid crystal display may be implemented in any known liquid crystal mode such as a twisted nematic (TN) mode, a vertical alignment (VA) mode, an in plane switching (IPS) mode, and a fringe field switching (FFS) mode. In addition, the liquid crystal display may be implemented in various forms such as a transmissive liquid crystal display, a transflective liquid crystal display, and a reflective liquid crystal display. A transmissive liquid crystal display device or a transflective liquid crystal display device includes a backlight unit and a backlight driver.

백라이트 유닛은 에지형 백라이트 유닛 또는 직하형 백라이트 유닛으로 구현될 수 있다. 백라이트 유닛은 액정표시장치의 표시패널(100)의 배면 아래에 배치되어 그 표시패널(100)에 빛을 조사한다. 백라이트 구동부는 백라이트 유닛의 광원들에 전류를 공급하여 그 광원들을 발광시킨다. 광원들은 LED(Light Emitting Diode)로 구현될 수 있다. The backlight unit may be implemented as an edge type backlight unit or a direct type backlight unit. The backlight unit is disposed under the rear surface of the display panel 100 of the liquid crystal display device and irradiates light to the display panel 100. The backlight driver supplies current to light sources of the backlight unit to emit light. Light sources may be implemented as a light emitting diode (LED).

본 발명의 표시장치는 픽셀 전압 편차 보상 회로를 이용하여 표시패널(10)의 RC 딜레이를 감지(sensing)하고, 감지된 RC 딜레이에 따라 표시패널(10)의 픽셀 위치에 따라 데이터 전압 및/또는 게이트 펄스의 타이밍을 지연하여 픽셀들 각각의 데이터 전압 충전양을 균일하게 한다. The display device of the present invention senses the RC delay of the display panel 10 using a pixel voltage deviation compensation circuit, and according to the detected RC delay, the data voltage and/or the data voltage and/or The timing of the gate pulse is delayed to make the data voltage charge amount of each pixel uniform.

도 7은 본 발명의 제1 실시예에 따른 픽셀 전압 편차 보상 회로를 보여 주는 도면이다. 도 8은 게이트 출력 인에이블 신호(GOE)의 급전 파형과 피드백 파형(GOE_FB)을 보여 주는 파형도이다. 도 9는 게이트 출력 인에이블 신호(GOE)를 지연시켜 픽셀들의 충전양을 균일하게 하는 효과를 보여 주는 파형도이다. 도 10은 게이트 드라이브 IC(GDIC~GDIC3) 별로 인가되는 게이트 출력 인에이블 신호들(GOE1~GOE3)을 보여 주는 파형도이다. 7 is a diagram showing a pixel voltage deviation compensation circuit according to a first embodiment of the present invention. 8 is a waveform diagram showing a feed waveform and a feedback waveform GOE_FB of the gate output enable signal GOE. 9 is a waveform diagram showing an effect of equalizing the charging amount of pixels by delaying the gate output enable signal GOE. 10 is a waveform diagram showing gate output enable signals GOE1 to GOE3 applied to each gate drive IC GDIC to GDIC3.

도 7 내지 도 10을 참조하면, 픽셀 전압 편차 보상 회로는 표시패널(10)에 형성된 더미 라인부(13)와, 타이밍 콘트롤러(TCON)를 포함한다. 7 to 10, the pixel voltage deviation compensation circuit includes a dummy line part 13 formed on the display panel 10 and a timing controller TCON.

표시패널(10)은 입력 영상이 재현되는 픽셀 어레이(11)와, 신호 지연 양을 감지하기 위한 더미 라인부(13)를 포함한다. The display panel 10 includes a pixel array 11 on which an input image is reproduced, and a dummy line part 13 for detecting an amount of signal delay.

픽셀 어레이(11)의 픽셀들 각각은 적색 서브 픽셀(R), 녹색 서브 픽셀(G) 및 청색 서브 픽셀(B)을 포함하고 추가로, 컬러 필터가 없는 백색 서브 픽셀을 더 포함할 수 있다. Each of the pixels of the pixel array 11 may include a red sub-pixel R, a green sub-pixel G, and a blue sub-pixel B, and may further include a white sub-pixel without a color filter.

더미 라인부(13)는 픽셀 어레이(11) 밖의 비표시 영역에 형성된다. 더미 라인부(13)는 픽셀 어레이(11)의 부하와 유사한 부하를 갖도록 더미 픽셀들(14)과, 그 더미 픽셀들(14)과 연결되는 더미 라인들(71, 72)을 포함한다. 더미 픽셀들(14)에는 입력 영상의 데이터 전압이 공급되지 않는다. 더미 라인들(71, 72)은 픽셀 어레이(11)의 데이터 라인들(S1~Sm)과 나란한 더미 데이터 라인들이다. 더미 라인들(71, 72)은 타이밍 콘트롤러(TCON)에 루프(loop) 형태로 연결된다. 더미 라인들(71, 72)은 타이밍 콘트롤러(TCON)로부터의 입력된 신호가 타이밍 콘트롤러(TCON)로 피드백 입력될 수 있도록 타이밍 콘트롤러(TON)의 반대측에서 서로 연결된다. 따라서, 더미 라인들(71, 72)이 연결된 길이는 픽셀 어레이(10)의 데이터 라인(S1~Sm)의 2 배 정도이다. The dummy line portion 13 is formed in a non-display area outside the pixel array 11. The dummy line part 13 includes dummy pixels 14 and dummy lines 71 and 72 connected to the dummy pixels 14 so as to have a load similar to that of the pixel array 11. The data voltage of the input image is not supplied to the dummy pixels 14. The dummy lines 71 and 72 are dummy data lines parallel to the data lines S1 to Sm of the pixel array 11. The dummy lines 71 and 72 are connected to the timing controller TCON in the form of a loop. The dummy lines 71 and 72 are connected to each other on the opposite side of the timing controller TON so that a signal input from the timing controller TCON can be fed back to the timing controller TCON. Accordingly, the length to which the dummy lines 71 and 72 are connected is about twice that of the data lines S1 to Sm of the pixel array 10.

게이트 출력 인에이블 신호(GOE)는 데이터 라인(S1~Sm)과 나란한 GOE 배선을 따라 게이트 드라이브 IC들(GDIC1~GDIC4)로 전송된다. 따라서, 게이트 출력 인에이블 신호(GOE)는 데이터 전압(Vdata)과 유사하게 표시패널의 하단으로 갈수록 더 많이 지연된다. 타이밍 콘트롤러(TCON)는 데이터 전압(Vdata)의 지연양을 추정하기 위하여 지연 시간 측정기를 인용하여 게이트 출력 인에이블 신호(GOE)를 데이터 라인들(S1~Sm)과 나란한 더미 라인들(71, 72) 중 어느 하나(71)에 입력하고, 지연된 게이트 출력 인에이블 신호(GOE_FB)를 반대측 더미 라인(72)을 통해 수신한다. The gate output enable signal GOE is transmitted to the gate drive ICs GDIC1 to GDIC4 along the GOE wiring parallel to the data lines S1 to Sm. Accordingly, the gate output enable signal GOE is delayed more toward the bottom of the display panel, similar to the data voltage Vdata. The timing controller TCON refers to a delay time meter to estimate the amount of delay of the data voltage Vdata and transfers the gate output enable signal GOE to the dummy lines 71 and 72 parallel to the data lines S1 to Sm. ), and receives the delayed gate output enable signal GOE_FB through the dummy line 72 on the opposite side.

타이밍 콘트롤러(TCON)는 지연 시간 측정기를 이용하여 더미 라인(71)에 급전된 게이트 출력 인에이블 신호(GOE)의 급전 신호와, 지연된 게이트 출력 인에이블 신호(GOE_FB)의 피드백 신호 사이의 시간차를 측정한다. 지연 시간 측정기는 타이밍 콘트롤러(TCON) 내의 비교기(91)와 카운터(92)로 간단히 구현될 수 있다. 비교기(91)는 급전 신호와 피드백 신호를 수신하여 급전 신호와 피드백 신호의 시간차 만큼의 신호를 발생한다. 카운터(92)는 비교기(91)의 출력 신호를 카운트함으로써 급전 신호와 피드백 신호의 시간차를 측정한다. 비교기(91)와 카운터(92)는 타이밍 콘트롤러(TCON)에 내장되어 있으므로 추가로 구성될 필요가 없다. The timing controller (TCON) measures the time difference between the feed signal of the gate output enable signal (GOE) fed to the dummy line 71 and the feedback signal of the delayed gate output enable signal (GOE_FB) using a delay time meter. do. The delay time meter can be simply implemented with the comparator 91 and the counter 92 in the timing controller (TCON). The comparator 91 receives the feed signal and the feedback signal and generates a signal equal to the time difference between the feed signal and the feedback signal. The counter 92 measures the time difference between the feed signal and the feedback signal by counting the output signal of the comparator 91. Since the comparator 91 and the counter 92 are built into the timing controller TCON, they do not need to be additionally configured.

게이트 출력 인에이블 신호(GOE)의 지연 시간은 더미 라인들(71, 72)의 길이로 인하여 대략 데이터 전압(Vdata)의 지연 시간의 2 배 정도이다. 게이트 출력 인에이블 신호(GOE)의 지연 시간은 도 8과 같이 게이트 출력 인에이블 신호(GOE)의 하이 로직 전압의 10%와 90% 사이의 전압으로 측정될 수 있으나 이에 한정되지 않는다. The delay time of the gate output enable signal GOE is approximately twice the delay time of the data voltage Vdata due to the lengths of the dummy lines 71 and 72. The delay time of the gate output enable signal GOE may be measured as a voltage between 10% and 90% of the high logic voltage of the gate output enable signal GOE as shown in FIG. 8, but is not limited thereto.

타이밍 콘트롤러(TCON)의 타이밍 제어 신호 발생기(93)는 더미 라인들(71, 72)을 통해 감지된 게이트 출력 인에이블 신호(GOE)의 지연 시간의 1/2 정도 낮춘 시간(t) 만큼 게이트 출력 인에이블 신호(GOE)를 지연시켜 게이트 드라이브 IC들(GDIC1~GDIC4)에 인가한다. 도 10에서, GOE1은 제1 게이트 드라이브 IC(GDIC1)에 인가되는 제1 게이트 출력 인에이블 신호이다. GOE2는 제2 게이트 드라이브 IC(GDIC2)에 인가되는 제2 게이트 출력 인에이블 신호이다. GOE3는 제3 게이트 드라이브 IC(GDIC3)에 인가되는 제3 게이트 출력 인에이블 신호이다. 제2 게이트 출력 인에이블 신호(GOE2)는 제1 게이트 출력 인에이블 신호(GOE1)에 비해 t 만큼 지연된다. 제3 게이트 출력 인에이블 신호(GOE3)는 제2 게이트 출력 인에이블 신호(GOE2)에 비해 t 만큼 지연된다. 그 결과, 픽셀들은 데이터 전압(Vdata)의 지연 시간 만큼 게이트 펄스가 지연되어 같은 계조 에서 동일한 전압을 충전할 수 있다. The timing control signal generator 93 of the timing controller TCON outputs the gate by a time t, which is reduced by about 1/2 of the delay time of the gate output enable signal GOE sensed through the dummy lines 71 and 72. The enable signal GOE is delayed and applied to the gate drive ICs GDIC1 to GDIC4. In FIG. 10, GOE1 is a first gate output enable signal applied to the first gate drive IC GDIC1. GOE2 is a second gate output enable signal applied to the second gate drive IC GDIC2. GOE3 is a third gate output enable signal applied to the third gate drive IC GDIC3. The second gate output enable signal GOE2 is delayed by t compared to the first gate output enable signal GOE1. The third gate output enable signal GOE3 is delayed by t compared to the second gate output enable signal GOE2. As a result, the gate pulses of the pixels are delayed by the delay time of the data voltage Vdata, so that the pixels can charge the same voltage at the same gray level.

도 11은 본 발명의 제2 실시예에 따른 픽셀 전압 편차 보상 회로를 보여 주는 도면이다. 도 12는 소스 출력 인에이블 신호(SOE)의 급전 파형과 피드백 파형(SOE_FB)을 보여 주는 파형도이다. 도 13은 소스 출력 인에이블 신호(SOE)를 지연시켜 픽셀들의 충전양을 균일하게 하는 효과를 보여 주는 파형도이다. 도 14는 소스 드라이브 IC(SDIC1~SDIC4) 별로 인가되는 소스 출력 인에이블 신호들(SOE1~SOE3)을 보여 주는 파형도이다. 11 is a diagram showing a pixel voltage deviation compensation circuit according to a second exemplary embodiment of the present invention. 12 is a waveform diagram showing a feed waveform and a feedback waveform SOE_FB of the source output enable signal SOE. 13 is a waveform diagram showing an effect of equalizing the amount of charge of pixels by delaying the source output enable signal SOE. 14 is a waveform diagram showing source output enable signals SOE1 to SOE3 applied to each source drive IC (SDIC1 to SSDIC4).

도 11 내지 도 14를 참조하면, 픽셀 전압 편차 보상 회로는 표시패널(10)에 형성된 더미 라인부(16)와, 타이밍 콘트롤러(TCON)를 포함한다. 11 to 14, the pixel voltage deviation compensation circuit includes a dummy line unit 16 formed on the display panel 10 and a timing controller TCON.

표시패널(10)은 입력 영상이 재현되는 픽셀 어레이(11)와, 신호 지연 양을 감지하기 위한 더미 라인부(15)를 포함한다. The display panel 10 includes a pixel array 11 on which an input image is reproduced, and a dummy line unit 15 for detecting an amount of signal delay.

더미 라인부(15)는 픽셀 어레이(11) 밖의 비표시 영역에 형성되거나 그 중 일부가 픽셀 어레이(11) 내에 형성될 수 있다. 더미 라인부(15)는 픽셀 어레이(11)의 부하와 유사한 부하를 갖도록 더미 픽셀들(16)과, 그 더미 픽셀들(16)과 연결되는 더미 라인(G0)을 포함한다. 더미 라인(G0)은 픽셀 어레이의 상단에 위치할 수 있다. 더미 라인(G0)은 라우팅(routing) 배선(101)과 연결된다. 라우팅 배선(101)은 PCB들(SPCB, CPCB)과 FFC 상에 형성될 수 있다. 더미 라인(G0)과 라우팅 배선(101)은 타이밍 콘트롤러(TCON)에 폐 루프 형태로 연결된다.The dummy line portion 15 may be formed in a non-display area outside the pixel array 11, or a part of the dummy line portion 15 may be formed in the pixel array 11. The dummy line part 15 includes dummy pixels 16 and a dummy line G0 connected to the dummy pixels 16 so as to have a load similar to that of the pixel array 11. The dummy line G0 may be located on the top of the pixel array. The dummy line G0 is connected to the routing wiring 101. The routing wiring 101 may be formed on the PCBs (SPCB, CPCB) and the FFC. The dummy line G0 and the routing wiring 101 are connected to the timing controller TCON in a closed loop.

소스 출력 인에이블 신호(GOE)는 게이트 라인(G1~Gn)과 나란한 SOE 배선을 따라 소스 드라이브 IC들(SDIC1~SDIC4)로 전송된다. 따라서, 소스 출력 인에이블 신호(SOE)는 게이트 펄스(Vgate)와 유사하게 표시패널(10)의 우측으로 갈수록 더 많이 지연된다. 타이밍 콘트롤러(TCON)는 픽셀 어레이(10)의 데이터 전압 지연양을 추정하기 위하여 소스 출력 인에이블 신호(SOE)를 라우팅 배선(101)을 경유하여 더미 라인(G0)의 일측 끝단에 입력하고 그 더미 라인(G0)의 타측 끝단을 통해 수신한다. 타이밍 콘트롤러(TCON)는 비교기와 카운터를 이용하여 더미 라인(GO)의 일측 끝단에 급전된 소스 출력 인에이블 신호(SOE)의 급전 신호와, 지연된 소스 출력 인에이블 신호(SOE_FB)의 피드백 신호 사이의 시간차를 측정한다. The source output enable signal GOE is transmitted to the source drive ICs SDIC1 to SDIC4 along the SOE wiring parallel to the gate lines G1 to Gn. Accordingly, the source output enable signal SOE is delayed more toward the right side of the display panel 10, similar to the gate pulse Vgate. The timing controller TCON inputs the source output enable signal SOE to one end of the dummy line G0 via the routing line 101 to estimate the amount of data voltage delay of the pixel array 10, and It is received through the other end of the line G0. The timing controller (TCON) uses a comparator and a counter to determine between the feed signal of the source output enable signal (SOE) fed to one end of the dummy line (GO) and the feedback signal of the delayed source output enable signal (SOE_FB). Measure the time difference.

소스 출력 인에이블 신호(SOE)의 지연 시간은 도 12와 같이 소스 출력 인에이블 신호(SOE)의 하이 로직 전압의 10%와 90% 사이의 전압으로 측정될 수 있으나 이에 한정되지 않는다. The delay time of the source output enable signal SOE may be measured as a voltage between 10% and 90% of the high logic voltage of the source output enable signal SOE as shown in FIG. 12, but is not limited thereto.

타이밍 콘트롤러(TCON)의 타이밍 제어 신호 발생기는 더미 라인(G0)을 통해 감지된 소스 출력 인에이블 신호(SOE)의 지연 시간(t) 만큼 소스 출력 인에이블 신호(SOE)를 지연시켜 소스 드라이브 IC들(SDIC1~SDIC4)에 인가한다. 도 14에서, SOE1은 제1 소스 드라이브 IC(SDIC1)에 인가되는 제1 소스 출력 인에이블 신호이다. SOE2는 제2 소스 드라이브 IC(SDIC2)에 인가되는 제2 소스 출력 인에이블 신호이다. SOE3는 제3 소스 드라이브 IC(SDIC3)에 인가되는 제3 소스 출력 인에이블 신호이다. 제2 소스 출력 인에이블 신호(SOE2)는 제1 소스 출력 인에이블 신호(SOE1)에 비해 t 만큼 지연된다. 제3 소스 출력 인에이블 신호(SOE3)는 제2 소스 출력 인에이블 신호(SOE2)에 비해 t 만큼 지연된다. 그 결과, 픽셀들은 게이트 펄스(Vgate)의 지연 시간 만큼 데이터 전압(Vdata)이 지연되어 같은 계조 에서 동일한 전압을 충전할 수 있다. The timing control signal generator of the timing controller (TCON) delays the source output enable signal (SOE) by the delay time (t) of the source output enable signal (SOE) sensed through the dummy line (G0), so that the source drive ICs Apply to (SDIC1~SDIC4). In FIG. 14, SOE1 is a first source output enable signal applied to the first source drive IC (SDIC1). SOE2 is a second source output enable signal applied to the second source drive IC (SDIC2). SOE3 is a third source output enable signal applied to the third source drive IC (SDIC3). The second source output enable signal SOE2 is delayed by t compared to the first source output enable signal SOE1. The third source output enable signal SOE3 is delayed by t compared to the second source output enable signal SOE2. As a result, the data voltage Vdata is delayed by the delay time of the gate pulse Vgate, and the pixels can charge the same voltage at the same gray level.

본 발명의 제3 실시예에 따른 픽셀 전압 편차 보상 회로는 전술한 제1 실시예의 더미 라인들(71, 72)을 이용하여 표시장치의 온도 변화에 따른 픽셀들의 충전 편차를 보상한다. The pixel voltage deviation compensation circuit according to the third embodiment of the present invention uses the dummy lines 71 and 72 of the above-described first embodiment to compensate for a charge deviation of pixels according to a temperature change of the display device.

도 15는 기준 온도(상온)에서 측정된 데이터 전압의 지연 시간을 보여 주는 파형도이다. 도 16a 및 도 16b는 저온과 고온에서 측정된 데이터 전압의 지연 시간을 보여 주는 파형도들이다. 15 is a waveform diagram showing a delay time of a data voltage measured at a reference temperature (room temperature). 16A and 16B are waveform diagrams showing delay times of data voltages measured at low and high temperatures.

도 7, 도 15 내지 도 16b를 참조하면, 본 발명의 픽셀 전압 편차 보상 회로는 더미 라인부(13)와, 타이밍 콘트롤러(TCON)를 포함한다. 7, 15 to 16B, the pixel voltage deviation compensation circuit of the present invention includes a dummy line part 13 and a timing controller TCON.

이 실시예는 표시패널(10)의 배선들 중 하나 이상의 배선의 일측 끝단에 타이밍 제어 신호(GOE)를 공급하고 그 배선의 타측 끝단으로부터 지연된 타이밍 제어 신호의 피드백 신호(GOE_FB)를 수신하여 그 신호들의 시간차를 측정한다. 이 실시예에서 직류-직류 변환기(DC-DC)는 타이밍 콘트롤러(TCON)의 제어 하에 기준 온도에서 측정된 시간차와 현재 온도에서 측정된 시간차가 다를 때 게이트 펄스(Vgate)의 전압을 변경한다. In this embodiment, a timing control signal GOE is supplied to one end of one or more of the wirings of the display panel 10 and a feedback signal GOE_FB of a delayed timing control signal is received from the other end of the wiring. Measure the time difference between them. In this embodiment, the DC-DC converter (DC-DC) changes the voltage of the gate pulse Vgate when the time difference measured at the reference temperature and the time difference measured at the current temperature are different under the control of the timing controller TCON.

더미 라인부(13)는 픽셀 어레이(11) 밖의 비표시 영역에 형성된다. 더미 라인부(13)는 픽셀 어레이(11)의 부하와 유사한 부하를 갖도록 더미 픽셀들(14)과, 그 더미 픽셀들(14)과 연결되는 더미 라인들(71, 72)을 포함한다. 더미 라인들(71, 72)은 픽셀 어레이(11)의 데이터 라인들(S1~Sm)과 나란한 더미 데이터 라인들이다. The dummy line portion 13 is formed in a non-display area outside the pixel array 11. The dummy line part 13 includes dummy pixels 14 and dummy lines 71 and 72 connected to the dummy pixels 14 so as to have a load similar to that of the pixel array 11. The dummy lines 71 and 72 are dummy data lines parallel to the data lines S1 to Sm of the pixel array 11.

타이밍 콘트롤러(TCON)는 더미 라인(71)에 게이트 출력 인에이블 신호(GOE)를 급전하고, 비교기와 카운터를 이용하여 게이트 출력 인에이블 신호(GOE)와 더미 라인(72)을 통해 수신된 피드백 신호(GOE_FB)의 시간차를 측정한다. 타이밍 콘트롤러(TCON)는 상온에서의 시간차를 기준 온도 카운트 값으로서 내장 메모리에 저장한다. 타이밍 콘트롤러(TCON)는 같은 방법으로 고온과 상온에서의 게이트 출력 인에이블 신호(GOE)의 지연 시간 차이를 측정한다. The timing controller TCON supplies a gate output enable signal GOE to the dummy line 71, and a feedback signal received through the gate output enable signal GOE and the dummy line 72 using a comparator and a counter. Measure the time difference of (GOE_FB). The timing controller (TCON) stores the time difference at room temperature as a reference temperature count value in the internal memory. The timing controller (TCON) measures the difference in the delay time of the gate output enable signal (GOE) at high temperature and room temperature in the same way.

타이밍 콘트롤러(TCON)는 현재의 온도에서 측정된 카운트 값과 기준 온도 카운트 값을 비교하여 도 16a와 같이 현재의 온도 카운트 값이 기준 온도 카운트 값 보다 크면, 직류-직류 변환기(DC-DC)를 제어하여 게이트 하이 전압(VGH)을 높이고 게이트 로우 전압(VGL)을 낮춘다. 직류-직류 변환기(DC-DC)는 PWM(pulse width modulation) 신호에 따라 출력 전압을 조정할 수 있다. The timing controller (TCON) compares the count value measured at the current temperature with the reference temperature count value, and controls the DC-DC converter (DC-DC) when the current temperature count value is greater than the reference temperature count value as shown in FIG. 16A. Thus, the gate high voltage VGH is increased and the gate low voltage VGL is decreased. The DC-DC converter (DC-DC) can adjust the output voltage according to a pulse width modulation (PWM) signal.

픽셀 전압은 데이터 전압(Vdata)의 지연 시간이 클수록 낮아지고, 게이트 하이 전압(VGH)이 높고 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL)의 전압 차가 클수록 커진다. 따라서, 픽셀 전압 편차 보상 회로는 게이트 출력 인에이블 신호(GOE)의 온도별 지연 시간의 차이를 바탕으로 픽셀 전압의 온도 편차를 추정하여 도 16a와 같이 고온에서 픽셀 전압이 낮아지는 것으로 판단되면 게이트 하이 전압(VGH)을 높이고 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL)의 전압 차를 크게 하여 기준 온도 보다 고온에서 픽셀 전압이 저하되는 것을 보상한다. The pixel voltage decreases as the delay time of the data voltage Vdata increases, and increases as the gate high voltage VGH increases and the voltage difference between the gate high voltage VGH and the gate low voltage VGL increases. Accordingly, the pixel voltage deviation compensation circuit estimates the temperature deviation of the pixel voltage based on the difference in the delay time for each temperature of the gate output enable signal GOE, and when it is determined that the pixel voltage decreases at a high temperature as shown in FIG. 16A, the gate high By increasing the voltage VGH and increasing the voltage difference between the gate high voltage VGH and the gate low voltage VGL, a decrease in the pixel voltage at a higher temperature than the reference temperature is compensated.

도 16a 및 도 16b에서, "GOE_FB1"은 기준 온도 측정시 타이밍 콘트롤러(TCON)에 수신된 게이트 출력 인에이블 신호(GOE)의 피드백 신호이다. "GOE_FB2" 및 "GOE_FB3"는 현재 온도 측정시 타이밍 콘트롤러(TCON)에 수신된 게이트 출력 인에이블 신호(GOE)의 피드백 신호이다. 16A and 16B, "GOE_FB1" is a feedback signal of the gate output enable signal GOE received by the timing controller TCON when measuring the reference temperature. "GOE_FB2" and "GOE_FB3" are feedback signals of the gate output enable signal GOE received by the timing controller TCON when measuring the current temperature.

타이밍 콘트롤러(TCON)는 현재의 온도에서 측정된 카운트 값과 기준 온도 카운트 값을 비교하여 도 16b와 같이 현재의 온도 카운트 값이 기준 온도 카운트 값 보다 작으면, 직류-직류 변환기(DC-DC)를 제어하여 게이트 하이 전압(VGH)을 낮추고 게이트 로우 전압(VGL)을 높인다. 따라서, 픽셀 전압 편차 보상 회로는 게이트 출력 인에이블 신호(GOE)의 온도별 지연 시간의 차이를 바탕으로 픽셀 전압의 온도 편차를 추정하여 도 16a와 같이 저온에서 픽셀 전압이 낮아지는 것으로 판단되면 게이트 하이 전압(VGH)을 낮추고 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL)의 전압 차를 작게 하여 기준 온도 보다 저온에서 픽셀 전압이 높아지는 것을 보상한다. The timing controller (TCON) compares the count value measured at the current temperature with the reference temperature count value, and if the current temperature count value is less than the reference temperature count value, as shown in FIG. 16B, the DC-DC converter (DC-DC) is used. Control to lower the gate high voltage VGH and increase the gate low voltage VGL. Accordingly, the pixel voltage deviation compensation circuit estimates the temperature deviation of the pixel voltage based on the difference in the delay time for each temperature of the gate output enable signal GOE, and when it is determined that the pixel voltage decreases at a low temperature as shown in FIG. 16A, the gate high By lowering the voltage VGH and reducing the voltage difference between the gate high voltage VGH and the gate low voltage VGL, it compensates for an increase in the pixel voltage at a lower temperature than the reference temperature.

본 발명의 제3 실시예에 따른 픽셀 전압 편차 보상 회로는 게이트 출력 인에이블 신호 대신에 소스 출력 인에이블 신호(SOE)의 지연 시간을 온도 별로 측정하여 데이터 전압의 온도별 지연 시간 편차를 측정할 수 있다. 이 경우에, 픽셀 전압 편차 보상 회로는 도 11과 같은 회로를 이용할 수 있다. The pixel voltage deviation compensation circuit according to the third embodiment of the present invention measures the delay time of the source output enable signal (SOE) for each temperature instead of the gate output enable signal to measure the delay time deviation for each temperature of the data voltage. have. In this case, a circuit as shown in FIG. 11 may be used as the pixel voltage deviation compensation circuit.

결과적으로, 본 발명의 제1 내지 제3 실시예에 따른 픽셀 전압 편차 보상 회로는 표시패널(10)의 배선들 중 하나 이상의 배선의 일측 끝단에 타이밍 제어 신호(GOE, SOE)를 공급하고 그 배선의 타측 끝단으로부터 지연된 타이밍 제어 신호의 피드백 신호(GOE_FB, SOE_FB)를 수신하여 그 신호들의 시간차를 측정한다. 그리고, 픽셀 전압 편차 보상 회로는 측정된 시간 만큼 타이밍 제어 신호(GOE, SOE)를 지연켜 픽셀들의 충전양을 균일하게 제어할 수 있다. As a result, the pixel voltage deviation compensation circuit according to the first to third embodiments of the present invention supplies timing control signals GOE and SOE to one end of one or more wires of the display panel 10 and The feedback signals (GOE_FB, SOE_FB) of the delayed timing control signal are received from the other end of the signal and the time difference between the signals is measured. In addition, the pixel voltage deviation compensation circuit may uniformly control the charging amount of the pixels by delaying the timing control signals GOE and SOE for the measured time.

픽셀 전압 편차 보상 회로는 더미 라인을 이용하여 타이밍 제어 신호(GOE, SOE)의 지연을 측정하는 경우에, 입력 영상을 표시하는 매 프레임 마다 실시간으로 데이터 신호의 지연을 측정할 수 있다. 다른 방법으로서, 픽셀 전압 편차 보상 회로는 표시장치의 전원이 턴-온(turn-on)되어 파워 온 시퀀스(power on sequence) 직후 소정 시간 동안 픽셀 전압 편차를 측정한 후에, 입력 영상 신호를 재현하는 다음 프레임 기간부터 픽셀 전압 편차를 보상할 수 있다. When measuring the delay of the timing control signals GOE and SOE using the dummy line, the pixel voltage deviation compensation circuit may measure the delay of the data signal in real time for each frame displaying the input image. As another method, the pixel voltage deviation compensation circuit measures the pixel voltage deviation for a predetermined time immediately after a power on sequence by turning on the power of the display device, and then reproduces the input image signal. The pixel voltage deviation can be compensated for from the next frame period.

또 다른 방법으로서, 픽셀 전압 편차 보상 회로는 제N(N은 양의 정수) 프레임 기간과 제N+1 프레임 기간 사이의 버티컬 블랭크 기간(VB)에 픽셀 전압 편차를 감지한 후에 그 다음 프레임 기간 즉, 제N+1 프레임 기간에 픽셀 전압 편차를 보상할 수 있다. 입력 영상은 버티컬 블랭크 기간(VB)에 표시장치에 표시되지 않는다. 따라서, 이 방법은 더미 라인을 이용할 필요 없이 픽셀 어레이 내의 데이터 라인이나 게이트 라인을 이용하여 타임이 제어 신호의 지연을 측정할 수 있다. As another method, the pixel voltage deviation compensation circuit detects the pixel voltage deviation in the vertical blank period (VB) between the Nth (N is a positive integer) frame period and the N+1th frame period, and then the next frame period, that is, , The pixel voltage deviation may be compensated for in the N+1th frame period. The input image is not displayed on the display device during the vertical blank period VB. Therefore, this method can measure the delay of the time control signal using the data line or the gate line in the pixel array without the need to use the dummy line.

도 17은 본 발명의 제4 실시예에 따른 픽셀 전압 편차 보상 회로를 보여 주는 도면이다. 이 픽셀 전압 편차 보상 회로는 게이트 구동 회로가 GIP 회로로 구현된 예에서 적용된다. 도 18은 VESA 표준의 디스플레이 타이밍을 보여 주는 파형도이다. 도 19는 게이트 시프트 클럭을 지연시켜 픽셀들의 충전양을 균일하게 하는 효과를 보여 주는 파형도이다. 17 is a diagram showing a pixel voltage deviation compensation circuit according to a fourth exemplary embodiment of the present invention. This pixel voltage deviation compensation circuit is applied in an example in which the gate driving circuit is implemented as a GIP circuit. 18 is a waveform diagram showing the display timing of the VESA standard. FIG. 19 is a waveform diagram showing the effect of delaying the gate shift clock to make the charging amount of pixels uniform.

도 17 내지 도 19를 참조하면, 픽셀 전압 편차 보상 회로는 클럭 라인들(151, 152)과 타이밍 콘트롤러(TCON)를 포함한다. 17 to 19, the pixel voltage deviation compensation circuit includes clock lines 151 and 152 and a timing controller TCON.

이 실시예는 표시패널(10)의 픽셀들에 입력 영상이 기입되지 않는 블랭크 기간(VB) 동안 표시패널(10)의 배선들 중 하나 이상의 배선의 일측 끝단에 제1 타이밍 제어 신호(RST)를 공급하고 그 배선의 타측 끝단으로부터 지연된 제1 타이밍 제어 신호의 피드백 신호(RST_FB)를 수신하여 그 신호들의 시간차를 측정한다. 그리고 입력 영상이 픽셀들에 기입되는 데이터 인에이블 기간(AA) 동안 제2 타이밍 제어 신호(GCLK)를 제1 타이밍 제어 신호의 지연 시간차 만큼 지연하여 표시패널의 구동 회로(GDIC)를 제어한다. In this embodiment, a first timing control signal RST is applied to one end of one or more of the wirings of the display panel 10 during a blank period VB in which an input image is not written to the pixels of the display panel 10. It supplies and receives the feedback signal (RST_FB) of the delayed first timing control signal from the other end of the wiring, and measures the time difference between the signals. In addition, during the data enable period AA in which the input image is written to the pixels, the second timing control signal GCLK is delayed by a delay time difference between the first timing control signal and the driving circuit GDIC of the display panel is controlled.

클럭 라인들(151, 152)은 픽셀 어레이(11) 밖의 비표시 영역에 형성된다. 클럭 라인들(151, 152)은 픽셀 어레이(11)의 데이터 라인들(S1~Sm)과 나란하고 폐루프를 형성하여 일측이 레벨 시프터(LS)와 타이밍 콘트롤러(TCON)에 연결된다. 클럭 라인들(151, 152)은 타이밍 콘트롤러(TCON)에 폐 루프 형태로 연결된다. 클럭 라인들(151, 152)은 GIP 회로의 시프트 레지스터에 연결된다. The clock lines 151 and 152 are formed in a non-display area outside the pixel array 11. The clock lines 151 and 152 are parallel to the data lines S1 to Sm of the pixel array 11 and form a closed loop, and one side is connected to the level shifter LS and the timing controller TCON. The clock lines 151 and 152 are connected to the timing controller TCON in a closed loop. The clock lines 151 and 152 are connected to the shift register of the GIP circuit.

타이밍 콘트롤러(TCON)는 버티컬 블랭크 기간(VB) 동안 클럭 라인들(151, 152) 중 어느 하나(152)에 리셋 신호(RST)를 공급하여 GIP 회로에 공급하여 GIP 회로를 초기화하고, 다른 클럭 라인(151)으로부터 리셋 신호(RST)의 피드백 신호(RST_FB)를 수신한다. 타이밍 콘트롤러(TCON)는 비교기와 카운터를 이용하여 리셋 신호(RST)의 급전 신호와 피드백 신호(RST_FB)의 시간차를 측정하여 그 시간차 만큼 다음 프레임 기간부터 게이트 시프트 클럭(GCLK)을 지연시킨다. 게이트 시프트 클럭(GCLK)의 지연 시간이 타이밍 콘트롤러(TCON)로부터 멀수록 커지므로 표시패널(10)의 하단으로 갈수록 커진다. GIP 회로는 데이터 지연 시간 만큼 지연된 게이트 시프트 클럭 타이밍에 맞추어 게이트 펄스(Vgate)를 출력한다. 그 결과, 본 발명의 픽셀 전압 편차 보상 회로는 데이터 전압의 지연 시간 만큼 GIP 회로의 출력 타이밍을 지연시킴으로써 같은 계조에서 픽셀들의 충전양을 균일하게 할 수 있다. The timing controller TCON supplies a reset signal RST to any one 152 of the clock lines 151 and 152 during the vertical blank period VB, supplies the reset signal RST to the GIP circuit, initializes the GIP circuit, and initializes the other clock line. A feedback signal RST_FB of the reset signal RST is received from 151. The timing controller TCON measures a time difference between the feed signal of the reset signal RST and the feedback signal RST_FB using a comparator and a counter, and delays the gate shift clock GCLK from the next frame period by the time difference. Since the delay time of the gate shift clock GCLK increases as the distance from the timing controller TCON increases, the delay time increases toward the lower end of the display panel 10. The GIP circuit outputs a gate pulse Vgate according to the gate shift clock timing delayed by the data delay time. As a result, the pixel voltage deviation compensation circuit of the present invention can uniformly charge the pixels in the same gray scale by delaying the output timing of the GIP circuit by the delay time of the data voltage.

GIP 회로는 픽셀 어레이(11)와 함께 표시패널(10)의 TFT 어레이 기판 상에 직접 형성되는 시프트 레지스터(shift register)를 포함한다. The GIP circuit includes a shift register formed directly on the TFT array substrate of the display panel 10 together with the pixel array 11.

레벨 시프터(Level shifter, LS)는 데이터 인에이블 기간(AA) 동안 타이밍 콘트롤러(TCON)로부터 수신된 게이트 타이밍 제어 신호들의 전압을 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL) 사이에서 스윙하는 전압으로 변환하여 GIP 회로에 공급한다. 도 17에 도시된 스위치(S1)는 타이밍 콘트롤러(TCON)의 제어 하에 데이터 인에이블 기간(AA) 동안 GIP 회로의 출력 단자들을 클럭 라인들(151, 152)에 연결하는 반면, 버티컬 블랭크 기간(VB) 동안 GIP 회로의 출력 단자들과 클럭 라인들(151, 152) 사이의 신호 전송 경로를 차단한다.The level shifter (LS) is a voltage that swings the voltage of the gate timing control signals received from the timing controller TCON during the data enable period AA between the gate high voltage VGH and the gate low voltage VGL. And supply it to the GIP circuit. The switch S1 shown in FIG. 17 connects the output terminals of the GIP circuit to the clock lines 151 and 152 during the data enable period AA under the control of the timing controller TCON, while the vertical blank period VB ), the signal transmission path between the output terminals of the GIP circuit and the clock lines 151 and 152 is blocked.

GIP 회로의 시프트 레지스터는 종속적으로 접속된 다수의 스테이지들(stage)을 포함한다. 스테이지들 각각은 D 플립플롭으로 동작하여 스타트 펄스 또는 이전 스테이지로부터의 캐리 신호에 응답하여 출력을 발생하고 그 출력을 게이트 시프트 클럭(GCLK) 타이밍에 시프트시킨다. The shift register of the GIP circuit includes a number of stages that are dependently connected. Each of the stages operates as a D flip-flop to generate an output in response to a start pulse or a carry signal from a previous stage, and shift the output to the gate shift clock (GCLK) timing.

시프트 레지스터의 스테이지들은 게이트 라인(G1~Gn)을 충전시키는 Q 노드와, 게이트 라인(G1~Gn)을 방전시키는 QB 노드, Q 노드와 QB 노드에 연결된 스위치 회로를 포함한다. 스위치 회로는 스타트 펄스 또는 이전 스테이지의 출력에 응답하여 Q 노드를 출전시켜 게이트 라인의 전압을 상승시키고, 다음 스테이지의 출력 또는 리셋 펄스에 응답하여 QB 노드를 방전시킨다. 이러한 시프트 레지스터는 게이트 시프트 클럭(GCLK)의 타이밍에 맞추어 출력을 시프트시키고 리셋 신호(RST)에 따라 초기화된다.The stages of the shift register include a Q node that charges the gate lines G1 to Gn, a QB node that discharges the gate lines G1 to Gn, and a switch circuit connected to the Q node and the QB node. The switch circuit discharges a Q node in response to a start pulse or an output of a previous stage to increase a voltage of a gate line, and discharges a QB node in response to an output or a reset pulse of the next stage. This shift register shifts the output according to the timing of the gate shift clock GCLK and is initialized according to the reset signal RST.

한편, 타이밍 콘트롤러(TCON)는 버티컬 블랭크 기간(VB) 동안 레벨 시프터(LS)를 통해 리셋 신호(RST)를 클럭 라인들(151, 152)에 공급하여 게이트 시프트 클럭의 지연 시간을 측정할 수도 있다. 이 경우에 도 17에서 스위치(S1)는 필요 없다. Meanwhile, the timing controller TCON may measure the delay time of the gate shift clock by supplying the reset signal RST to the clock lines 151 and 152 through the level shifter LS during the vertical blank period VB. . In this case, the switch S1 in FIG. 17 is not necessary.

도 18에서, 수직 동기 신호(Vsync)의 1 주기는 1 수직 기간으로서 1 프레임 기간의 타이밍을 정의한다. 수평 동기 신호(Hsync)와 데이터 인에이블 신호(DE)의 1 주기는 1 수평기간이다. 데이터 인에이블 신호(DE)의 하이 로직(high logic) 구간 즉, 펄스 폭은 1 라인 데이터 타이밍을 나타낸다. 1 수평 기간은 표시패널(100)에서 1 라인의 픽셀들에 데이터를 기입하는데 필요한 시간(horizontal address time)이다.In Fig. 18, one period of the vertical synchronization signal Vsync defines the timing of one frame period as one vertical period. One period of the horizontal synchronization signal Hsync and the data enable signal DE is one horizontal period. The high logic period, that is, the pulse width of the data enable signal DE, represents one line data timing. One horizontal period is a horizontal address time required to write data to one line of pixels in the display panel 100.

입력 영상의 픽셀 데이터는 데이터 인에이블 신호(DE)에 동기하여 데이터 인에이블 기간(AA) 동안 입력되고, 버티컬 블랭크 기간(VB)에 입력되지 않는다. 데이터 인에이블 기간(AA)은 픽셀 어레이의 모든 픽셀들에 1 프레임 분량의 픽셀 데이터를 표시하는데 필요한 시간(Vertical address time)이다.Pixel data of the input image is input during the data enable period AA in synchronization with the data enable signal DE, and is not input during the vertical blank period VB. The data enable period AA is a time required to display one frame of pixel data in all pixels of the pixel array (Vertical address time).

버티컬 블랭크 기간(VB)은 수직 싱크 시간(Vertical sync time, VS), 버티컬 프론트 포치(Vertical Front Porch, FP), 및 버티컬 백 포치(Vertical Back Porch, BP)를 포함한다. 수직 싱크 시간(VS)은 Vsync의 폴링 에지부터 라이징 에지까지의 시간으로서, 한 화면의 시작(또는 끝) 타이밍을 나타낸다. The vertical blank period VB includes a vertical sync time (VS), a vertical front porch (FP), and a vertical back porch (BP). The vertical sync time (VS) is the time from the falling edge to the rising edge of Vsync, and represents the start (or end) timing of one screen.

버티컬 프론트 포치(FP)는 1 프레임 데이터의 마지막 라인 데이터 타이밍을 나타내는 데이터 인에이블 신호(DE)의 마지막 펄스의 폴링 에지부터 버티컬 블랭크 기간(VB)의 시작까지의 시간이다. 버티컬 백 포치(BP)는 버티컬 블랭크 기간(VB)의 끝부터 1 프레임 데이터의 제1 라인 데이터 타이밍을 나타내는 데이터 인에이블 신호(DE)의 제1 펄스의 라이징 에지까지의 시간이다. The vertical front porch FP is the time from the falling edge of the last pulse of the data enable signal DE indicating the last line data timing of one frame data to the start of the vertical blank period VB. The vertical back porch BP is the time from the end of the vertical blank period VB to the rising edge of the first pulse of the data enable signal DE indicating the first line data timing of one frame data.

본 발명의 픽셀 전압 편차 보상 회로는 다른 실시예로서 버티컬 블랭크 기간(VB) 동안 픽셀 어레이 내의 일부 배선의 일측 끝단에 데이터 전압 이외의 다른 신호를 급전 신호로서 인가하고, 그 배선의 타측 끝단을 통해 지연된 피드백 신호를 수신할 수 있다. 여기서, 픽셀 어레이 내의 일부 배선은 데이터 라인(S1~Sm)과 게이트 라인(G1~Gn) 중 하나 이상일 수 있다. 픽셀 전압 편차 보상 회로는 급전 신호와 피드백 신호의 시간 차를 측정하여 데이터 전압의 지연 시간을 추정한다. 그리고 픽셀 전압 편차 보상 회로는 지연 시간 차만큼 게이트/소스 출력 인에이블 신호 또는 게이트 시프트 클럭 타이밍을 지연함으로써 표시패널의 부하로 인한 픽셀들의 충전양 차이를 보상한다. 이 경우에, 지연 시간을 측정하기 위한 용도로 사용된 픽셀 어레이의 배선에는 데이터 인에이블 기간(AA) 동안 데이터 전압(Vdata) 또는 게이트 펄스(Vgate)가 인가된다. In another embodiment, the pixel voltage deviation compensation circuit of the present invention applies a signal other than the data voltage as a feed signal to one end of some wirings in the pixel array during the vertical blank period (VB) as a feed signal, and is delayed through the other end of the wiring. Can receive a feedback signal. Here, some wirings in the pixel array may be at least one of the data lines S1 to Sm and the gate lines G1 to Gn. The pixel voltage deviation compensation circuit estimates the delay time of the data voltage by measuring the time difference between the feed signal and the feedback signal. In addition, the pixel voltage deviation compensation circuit delays the gate/source output enable signal or gate shift clock timing by a delay time difference, thereby compensating for a difference in charge amount of pixels due to a load of the display panel. In this case, the data voltage Vdata or the gate pulse Vgate is applied to the wiring of the pixel array used for measuring the delay time during the data enable period AA.

전술한 실시예들은 표시장치에 독립적으로 구성되거나 하나 이상 결합해서 표시장치에 함께 적용될 수 있다. The above-described embodiments may be configured independently of the display device or may be combined with one or more and applied to the display device together.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
It will be appreciated by those skilled in the art through the above description that various changes and modifications can be made without departing from the technical idea of the present invention. Accordingly, the technical scope of the present invention should not be limited to the content described in the detailed description of the specification, but should be determined by the claims.

10 : 표시패널 71, 72, GO : 더미 라인
91 : 비교기 92 : 카운터
93 : 타이밍 제어 신호 발생기 151, 152 : 클럭 라인
SDIC : 소스 드라이브 IC GDIC : 게이트 드라이브 IC
TCON : 타이밍 콘트롤러10: display panel 71, 72, GO: dummy line
91: comparator 92: counter
93: timing control signal generator 151, 152: clock line
SDIC: Source Drive IC GDIC: Gate Drive IC
TCON: Timing controller

Claims (13)

표시패널의 배선들 중 하나 이상의 배선의 일측 끝단에 제1타이밍 제어 신호를 공급하고 상기 배선의 타측 끝단으로부터 지연된 제1타이밍 제어 신호의 피드백 신호를 수신하여 상기 제1타이밍 제어 신호와 상기 피드백 신호 사이의 시간차를 측정하는 지연 시간 측정기; 및
상기 시간차 만큼 지연된 제2타이밍 제어 신호를 발생하여 상기 표시패널의 구동 회로를 제어하는 타이밍 제어 신호 발생기를 포함하고,
상기 제1타이밍 제어 신호가 인가되는 배선은 상기 표시패널의 픽셀 어레이 밖에 배치되는 더미 라인인 픽셀 전압 편차 보상 회로. Between the first timing control signal and the feedback signal by supplying a first timing control signal to one end of one or more wires of the display panel and receiving a feedback signal of a delayed first timing control signal from the other end of the wire. A delay time meter to measure the time difference of the; And
A timing control signal generator for controlling a driving circuit of the display panel by generating a second timing control signal delayed by the time difference,
A pixel voltage deviation compensation circuit, wherein the wiring to which the first timing control signal is applied is a dummy line disposed outside the pixel array of the display panel. 제 1항에 있어서,
상기 더미 라인에 더미 픽셀들이 연결되는 픽셀 전압 편차 보상 회로. The method of claim 1,
A pixel voltage deviation compensation circuit in which dummy pixels are connected to the dummy line. 제 2항에 있어서,
상기 더미 라인은,
상기 제1타이밍 제어 신호가 인가되는 제1 더미 라인;
상기 제1 더미 라인과 나란하고 상기 제1 더미 라인과 연결되어 상기 피드백 신호를 상기 지연 시간 측정기에 입력하는 제2 더미 라인을 포함하는 픽셀 전압 편차 보상 회로. The method of claim 2,
The dummy line,
A first dummy line to which the first timing control signal is applied;
A pixel voltage deviation compensation circuit comprising a second dummy line parallel to the first dummy line and connected to the first dummy line to input the feedback signal to the delay time meter. 제 1 항에 있어서,
게이트 출력 인에이블 신호에 응답하여 게이트 펄스를 출력하여 표시패널의 게이트 라인들에 인가하는 게이트 구동부; 및
소스 출력 인에이블 신호에 응답하여 데이터 전압을 출력하여 상기 표시패널의 데이터 라인들에 인가하는 데이터 구동부를 더 포함하고,
상기 타이밍 제어 신호는
상기 게이트 출력 인에이블 신호와, 상기 소스 출력 인에이블 신호 중 어느 하나인 픽셀 전압 편차 보상 회로. The method of claim 1,
A gate driver that outputs a gate pulse in response to the gate output enable signal and applies it to gate lines of the display panel; And
Further comprising a data driver for applying a data voltage to the data lines of the display panel in response to a source output enable signal,
The timing control signal is
A pixel voltage deviation compensation circuit that is any one of the gate output enable signal and the source output enable signal. 표시패널의 배선들 중 하나 이상의 배선의 일측 끝단에 타이밍 제어 신호를 공급하고 상기 배선의 타측 끝단으로부터 지연된 타이밍 제어 신호의 피드백 신호를 수신하여 상기 타이밍 제어 신호와 상기 피드백 신호 사이의 시간차를 측정하는 지연 시간 측정기; 및
기준 온도에서 측정된 상기 시간차와 현재 온도에서 측정된 상기 시간차가 다를 때 상기 지연 시간 측정기의 제어 하에 게이트 펄스의 전압을 변경하는 직류-직류 변환기를 포함하고,
상기 지연 시간 측정기는 상기 기준 온도에서 측정된 시간차와 상기 현재 온도에서 측정된 시간차를 비교하여, 상기 현재 온도에서 측정된 시간차가 더 큰 경우 게이트 하이 전압을 높이고 게이트 로우 전압을 낮추도록 상기 직류-직류 변환기를 제어하는 픽셀 전압 편차 보상 회로.Delay for measuring a time difference between the timing control signal and the feedback signal by supplying a timing control signal to one end of one or more wires of the display panel and receiving a feedback signal of a delayed timing control signal from the other end of the wire Time meter; And
When the time difference measured at the reference temperature and the time difference measured at the current temperature are different, the voltage of the gate pulse is changed under the control of the delay time meter, comprising:
The delay time meter compares the time difference measured at the reference temperature with the time difference measured at the current temperature, and when the time difference measured at the current temperature is greater, the DC-DC increases the gate high voltage and lowers the gate low voltage. Pixel voltage deviation compensation circuit that controls the converter. 제5항에 있어서,
상기 지연 시간 측정기는 상기 기준 온도에서 측정된 시간차 보다 상기 현재 온도에서 측정된 시간차가 더 작은 경우 상기 게이트 하이 전압을 낮추고 상기 게이트 로우 전압을 높이도록 상기 직류-직류 변환기를 제어하는 픽셀 전압 편차 보상 회로.The method of claim 5,
The delay time meter is a pixel voltage deviation compensation circuit that controls the DC-DC converter to lower the gate high voltage and increase the gate low voltage when the time difference measured at the current temperature is smaller than the time difference measured at the reference temperature. . 표시패널의 픽셀들에 입력 영상이 기입되지 않는 블랭크 기간 동안 상기 표시패널의 배선들 중 하나 이상의 배선의 일측 끝단에 제1 타이밍 제어 신호를 공급하고 상기 배선의 타측 끝단으로부터 지연된 제1 타이밍 제어 신호의 피드백 신호를 수신하여 상기 제1 타이밍 제어 신호와 상기 피드백 신호 사이의 시간차를 측정하는 지연 시간 측정기; 및
상기 입력 영상이 상기 픽셀들에 기입되는 데이터 인에이블 기간 동안 상기 시간차 만큼 지연된 제2 타이밍 제어 신호를 발생하여 상기 표시패널의 구동 회로를 제어하는 타이밍 제어 신호 발생기를 포함하고,
상기 제1 타이밍 제어 신호가 연결되는 배선은 상기 지연 시간 측정기로부터 상기 제1 타이밍 제어 신호가 입력되는 제1 배선 및 상기 제1 타이밍 제어 신호의 피드백 신호를 상기 지연 시간 측정기에 전송하는 제2 배선을 포함하고,
상기 제1 배선과 제2 배선은 폐루프를 형성하고 상기 표시패널의 픽셀 어레이 밖에 배치되고,
상기 제1 타이밍 제어 신호는 상기 표시패널의 게이트 구동 회로를 초기화하는 리셋 신호이고,
상기 제2 타이밍 제어 신호는 상기 게이트 구동 회로에 입력되는 게이트 시프트 클럭 신호인 픽셀 전압 편차 보상 회로.During a blank period in which an input image is not written to pixels of the display panel, a first timing control signal is supplied to one end of one or more of the wirings of the display panel and delayed from the other end of the display panel. A delay time meter for receiving a feedback signal and measuring a time difference between the first timing control signal and the feedback signal; And
A timing control signal generator for controlling a driving circuit of the display panel by generating a second timing control signal delayed by the time difference during a data enable period in which the input image is written to the pixels,
The wiring to which the first timing control signal is connected includes a first wiring to which the first timing control signal is input from the delay time meter and a second wiring for transmitting a feedback signal of the first timing control signal to the delay time meter. Including,
The first wiring and the second wiring form a closed loop and are disposed outside the pixel array of the display panel,
The first timing control signal is a reset signal for initializing a gate driving circuit of the display panel,
The second timing control signal is a pixel voltage deviation compensation circuit which is a gate shift clock signal input to the gate driving circuit. 픽셀 어레이와 배선들을 갖는 표시패널;
소스 출력 인에이블 신호에 응답하여 데이터 전압을 출력하여 상기 픽셀 어레이의 데이터 라인들에 공급하는 데이터 구동회로;
게이트 출력 인에이블 신호에 응답하여 게이트 펄스를 출력하여 상기 픽셀 어레이의 게이트 라인들에 공급하는 게이트 구동회로;
상기 소스 출력 인에이블 신호와 상기 게이트 출력 인에이블 신호 중 하나를 급전 신호로서 상기 배선들 중 하나 이상의 배선의 일측 끝단에 공급하고 상기 배선의 타측 끝단으로부터 지연된 피드백 신호를 수신하여 상기 급전 신호와 상기 피드백 신호 사이의 시간차를 측정하는 지연 시간 측정기; 및
상기 소스 출력 인에이블 신호와 상기 게이트 출력 인에이블 신호 중 하나를 상기 시간차 만큼 지연시키는 타이밍 제어 신호 발생기를 포함하고
상기 급전 신호가 인가되는 배선은 상기 표시패널의 픽셀 어레이 밖에 배치되는 더미 라인인 표시장치. A display panel having a pixel array and wires;
A data driving circuit configured to output a data voltage in response to a source output enable signal and supply it to the data lines of the pixel array;
A gate driving circuit configured to output a gate pulse in response to a gate output enable signal and supply it to the gate lines of the pixel array;
One of the source output enable signal and the gate output enable signal is supplied as a feed signal to one end of one or more of the wires, and a delayed feedback signal is received from the other end of the wire to receive the feed signal and the feedback. A delay time meter measuring a time difference between signals; And
A timing control signal generator for delaying one of the source output enable signal and the gate output enable signal by the time difference,
The wiring to which the power supply signal is applied is a dummy line disposed outside the pixel array of the display panel. 제 8 항에 있어서,
상기 더미 라인에 더미 픽셀들이 연결되는 표시장치. The method of claim 8,
A display device in which dummy pixels are connected to the dummy line. 제 9 항에 있어서,
상기 더미 라인은
상기 소스 출력 인에이블 신호와 상기 게이트 출력 인에이블 신호 중 하나가 인가되는 제1 더미 라인; 및
상기 제1 더미 라인과 나란하고 상기 제1 더미 라인과 연결되어 상기 피드백 신호를 상기 지연 시간 측정기에 입력하는 제2 더미 라인을 포함하는 표시장치. The method of claim 9,
The dummy line is
A first dummy line to which one of the source output enable signal and the gate output enable signal is applied; And
And a second dummy line parallel to the first dummy line and connected to the first dummy line to input the feedback signal to the delay time meter. 픽셀 어레이와 배선들을 갖는 표시패널;
소스 출력 인에이블 신호에 응답하여 데이터 전압을 출력하여 상기 픽셀 어레이의 데이터 라인들에 공급하는 데이터 구동회로;
게이트 출력 인에이블 신호에 응답하여 게이트 펄스를 출력하여 상기 픽셀 어레이의 게이트 라인들에 공급하는 게이트 구동회로;
상기 소스 출력 인에이블 신호와 상기 게이트 출력 인에이블 신호 중 하나를 급전 신호로서 상기 배선들 중 하나 이상의 배선의 일측 끝단에 공급하고 상기 배선의 타측 끝단으로부터 지연된 피드백 신호를 수신하여 상기 급전 신호와 상기 피드백 신호 사이의 시간차를 측정하는 지연 시간 측정기; 및
기준 온도에서 측정된 상기 시간차와 현재 온도에서 측정된 상기 시간차가 다를 때 상기 지연 시간 측정기의 제어 하에 게이트 펄스의 전압을 변경하는 직류-직류 변환기를 포함하고,
상기 지연 시간 측정기는 상기 기준 온도에서 측정된 시간차와 상기 현재 온도에서 측정된 시간차를 비교하여 상기 현재 온도에서 측정된 시간차가 더 큰 경우 게이트 하이 전압을 높이고 게이트 로우 전압을 낮추도록 상기 직류-직류 변환기를 제어하는 표시장치.A display panel having a pixel array and wires;
A data driving circuit configured to output a data voltage in response to a source output enable signal and supply it to the data lines of the pixel array;
A gate driving circuit configured to output a gate pulse in response to a gate output enable signal and supply it to the gate lines of the pixel array;
One of the source output enable signal and the gate output enable signal is supplied as a feed signal to one end of one or more of the wires, and a delayed feedback signal is received from the other end of the wire to receive the feed signal and the feedback. A delay time meter measuring a time difference between signals; And
When the time difference measured at the reference temperature and the time difference measured at the current temperature are different, the voltage of the gate pulse is changed under the control of the delay time meter, comprising:
The delay time meter compares the time difference measured at the reference temperature with the time difference measured at the current temperature, and when the time difference measured at the current temperature is greater, the DC-DC converter increases the gate high voltage and lowers the gate low voltage. A display device that controls. 제11항에 있어서,
상기 지연 시간 측정기는 상기 기준 온도에서 측정된 시간차 보다 상기 현재 온도에서 측정된 시간차가 더 작은 경우 상기 게이트 하이 전압을 낮추고 상기 게이트 로우 전압을 높이도록 상기 직류-직류 변환기를 제어하는 표시장치.The method of claim 11,
When the time difference measured at the current temperature is smaller than the time difference measured at the reference temperature, the delay time meter controls the DC-DC converter to lower the gate high voltage and increase the gate low voltage. 픽셀 어레이와 배선들을 갖는 표시패널;
소스 출력 인에이블 신호에 응답하여 데이터 전압을 출력하여 상기 픽셀 어레이의 데이터 라인들에 공급하는 데이터 구동회로;
게이트 출력 인에이블 신호에 응답하여 게이트 펄스를 출력하여 상기 픽셀 어레이의 게이트 라인들에 공급하는 게이트 구동회로;
상기 픽셀 어레이에 입력 영상이 기입되지 않는 블랭크 기간 동안 상기 배선들 중 하나 이상의 배선의 일측 끝단에 상기 게이트 구동회로를 초기화하기 위한 리셋 신호를 공급하고 상기 배선의 타측 끝단으로부터 지연된 리셋 신호의 피드백 신호를 수신하여 상기 리셋 신호와와 상기 피드백 신호 사이의 시간차를 측정하는 지연 시간 측정기; 및
상기 입력 영상이 픽셀들에 기입되는 데이터 인에이블 기간 동안 상기 시간차 만큼 지연된 게이트 시프트 클럭을 발생하여 상기 게이트 구동 회로의 출력 시프트 타이밍을 제어하는 타이밍 제어 신호 발생기를 포함하고,
상기 리셋 신호가 연결되는 배선은 상기 지연 시간 측정기로부터 상기 리셋 신호가 입력되는 제1 배선 및 상기 리셋 신호의 피드백 신호를 상기 지연 시간 측정기에 전송하는 제2 배선을 포함하고,
상기 제1 배선과 제2 배선은 폐루프를 형성하고 상기 표시패널의 픽셀 어레이 밖에 배치되는 표시장치.A display panel having a pixel array and wires;
A data driving circuit configured to output a data voltage in response to a source output enable signal and supply it to the data lines of the pixel array;
A gate driving circuit configured to output a gate pulse in response to a gate output enable signal and supply it to the gate lines of the pixel array;
During a blank period in which an input image is not written to the pixel array, a reset signal for initializing the gate driving circuit is supplied to one end of one or more of the wires, and a feedback signal of the reset signal delayed from the other end of the wire is supplied. A delay time meter receiving and measuring a time difference between the reset signal and the feedback signal; And
A timing control signal generator for controlling an output shift timing of the gate driving circuit by generating a gate shift clock delayed by the time difference during a data enable period in which the input image is written to pixels,
The wiring to which the reset signal is connected includes a first wiring to which the reset signal is input from the delay time meter and a second wiring for transmitting a feedback signal of the reset signal to the delay time meter,
The first and second wirings form a closed loop and are disposed outside the pixel array of the display panel.
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