KR102217944B1

KR102217944B1 - Display driving circuit

Info

Publication number: KR102217944B1
Application number: KR1020140158279A
Authority: KR
Inventors: 백동훈; 심재윤; 이동명; 이재열
Original assignee: 삼성전자주식회사; 포항공과대학교 산학협력단
Priority date: 2014-01-27
Filing date: 2014-11-13
Publication date: 2021-02-19
Also published as: KR20150089914A

Abstract

디스플레이 구동 회로가 제공된다. 상기 디스플레이 구동 회로는, 데이터 신호에 클럭 신호가 임베딩된 2비트의 임베디드 신호(embedded signal)를 포함하는 데이터 패킷을 수신하고, 상기 데이터 패킷의 타입에 따라 서로 다른 제1 및 제2 레퍼런스 클럭을 출력하는 타입 디텍터(type detector), 멀티 페이즈 클럭(multi phase clock)을 입력받고, 상기 데이터 패킷의 타입을 결정하는데 이용되는 서로 다른 제1 및 제2 윈도우 레퍼런스(window reference)를 상기 타입 디텍터에 제공하는 윈도우 제네레이터(window generator), 상기 타입 디텍터에서 출력된 상기 제1 레퍼런스 클럭을 제1 인터벌 동안 지연시키고, 상기 제2 레퍼런스 클럭을 상기 제1 인터벌과 다른 제2 인터벌 동안 지연시키는 버퍼, 및 상기 지연된 제1 및 제2 레퍼런스 클럭을 통합하여 레퍼런스 클럭을 출력하는 멀티플렉서를 포함한다.A display driving circuit is provided. The display driving circuit receives a data packet including a 2-bit embedded signal in which a clock signal is embedded in the data signal, and outputs different first and second reference clocks according to the type of the data packet. To provide the type detector with different first and second window references used to determine the type of the data packet, receiving a type detector and a multi phase clock. A window generator, a buffer for delaying the first reference clock output from the type detector for a first interval, and delaying the second reference clock for a second interval different from the first interval, and the delayed second And a multiplexer for outputting a reference clock by integrating the first and second reference clocks.

Description

Display driving circuit

본 발명은 디스플레이 구동 회로에 관한 것이다.The present invention relates to a display driving circuit.

디스플레이 장치는 신호 제어부, 게이트 구동부, 데이터 구동부 및 표시 패널을 포함할 수 있다. 신호 제어부는 게이트 제어 신호를 게이트 구동부에, 영상 데이터 신호와 데이터 제어 신호를 데이터 구동부에 각각 제공할 수 있다. 게이트 구동부와 데이터 구동부는 각각 다수의 구동칩을 포함할 수 있다. 각 게이트 구동칩은 게이트 신호를 각 게이트 라인에 제공할 수 있고, 각 데이터 구동칩은 영상 데이터 신호에 대응하는 영상 데이터 전압을 각 데이터 라인에 제공할 수 있다.The display device may include a signal controller, a gate driver, a data driver, and a display panel. The signal controller may provide a gate control signal to the gate driver and an image data signal and a data control signal to the data driver, respectively. Each of the gate driver and the data driver may include a plurality of driving chips. Each gate driving chip may provide a gate signal to each gate line, and each data driving chip may provide an image data voltage corresponding to the image data signal to each data line.

최근에 디스플레이 장치가 고해상도화되고 딥컬러화되면서, 신호 제어부와 데이터 구동칩 간에 영상 데이터 신호와 데이터 제어 신호를 보다 효율적이고 안정적으로 제공할 수 있는 인터페이스가 요구되고 있다.Recently, as display devices have become high-resolution and deep-colored, there is a demand for an interface capable of providing more efficiently and stably an image data signal and a data control signal between a signal controller and a data driving chip.

구체적으로, 내장 패널 인터페이스(Intra-panel interface) 환경에서 클럭 라인 없이 고속으로 데이터를 전송하기 위한 클럭 인베디드 시그널링(clock embedded signaling) 방식과 이를 이용하여 클럭 및 데이터를 복원하는 회로(Clock Data Recovery; CDR)의 필요성이 증대되고 있다.Specifically, a clock embedded signaling method for transmitting data at high speed without a clock line in an intra-panel interface environment and a circuit for restoring clock and data using the same (Clock Data Recovery; CDR) is a growing need.

또한, 데이터 전송 시, 특정 주파수에 에너지가 집중됨으로 인해 발생하는 전자파가 다른 기기 기능을 방해하는 전자 방해 잡음(EMI)를 줄이기 위한 방법의 필요성이 크게 부각되고 있다.In addition, the necessity of a method for reducing electromagnetic interference noise (EMI) in which an electromagnetic wave generated due to energy concentration at a specific frequency during data transmission interferes with the function of another device is greatly highlighted.

본 발명이 해결하고자 하는 기술적 과제는 클럭 임베디드 시그널링 방식을 이용하여, EMI를 감소시키고, 고효율의 데이터 전송을 가능케 하는 디스플레이 구동 회로를 제공하는 것이다.The technical problem to be solved by the present invention is to provide a display driving circuit that reduces EMI and enables high-efficiency data transmission by using a clock embedded signaling method.

본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The technical problems of the present invention are not limited to the technical problems mentioned above, and other technical problems that are not mentioned will be clearly understood by those skilled in the art from the following description.

상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 디스플레이 구동 회로는, 데이터 신호에 클럭 신호가 임베딩된 2비트의 임베디드 신호(embedded signal)를 포함하는 데이터 패킷을 수신하고, 상기 데이터 패킷의 타입에 따라 서로 다른 제1 및 제2 레퍼런스 클럭을 출력하는 타입 디텍터(type detector), 멀티 페이즈 클럭(multi phase clock)을 입력받고, 상기 데이터 패킷의 타입을 결정하는데 이용되는 서로 다른 제1 및 제2 윈도우 레퍼런스(window reference)를 상기 타입 디텍터에 제공하는 윈도우 제네레이터(window generator), 상기 타입 디텍터에서 출력된 상기 제1 레퍼런스 클럭을 제1 인터벌 동안 지연시키고, 상기 제2 레퍼런스 클럭을 상기 제1 인터벌과 다른 제2 인터벌 동안 지연시키는 버퍼, 및 상기 지연된 제1 및 제2 레퍼런스 클럭을 통합하여 레퍼런스 클럭을 출력하는 멀티플렉서를 포함한다.A display driving circuit according to an embodiment of the present invention for achieving the above technical problem receives a data packet including a 2-bit embedded signal in which a clock signal is embedded in the data signal, and Different first and second types used to receive a type detector outputting different first and second reference clocks and a multi phase clock, and used to determine the type of the data packet. 2 A window generator providing a window reference to the type detector, delaying the first reference clock output from the type detector for a first interval, and delaying the second reference clock to the first interval And a buffer that delays for a second interval different from the one, and a multiplexer for outputting a reference clock by integrating the delayed first and second reference clocks.

본 발명의 몇몇 실시예에서, 상기 데이터 패킷은, 상기 임베디드 신호가 트랜지션을 포함하지 않는 제1 타입 데이터 패킷과, 상기 임베디드 신호가 트랜지션을 포함하는 제2 타입 데이터 패킷을 포함할 수 있다.In some embodiments of the present invention, the data packet may include a first type data packet in which the embedded signal does not include a transition, and a second type data packet in which the embedded signal includes a transition.

본 발명의 몇몇 실시예에서, 상기 임베디드 신호는 상기 데이터 패킷의 가장 마지막에 위치할 수 있다.In some embodiments of the present invention, the embedded signal may be located at the end of the data packet.

본 발명의 몇몇 실시예에서, 상기 제1 타입 데이터 패킷에 포함된 상기 임베디드 신호는, 상기 임베디드 신호의 바로 다음에 나타나는 신호의 트랜지션된 값을 갖고, 상기 제2 타입 데이터 패킷에 포함된 상기 임베디드 신호는, 상기 임베디드 신호의 바로 전에 나타나는 신호와 동일한 제1 비트, 및 상기 제1 비트의 트랜지션된 신호인 제2 비트를 포함하고, 상기 제1 비트는 상기 제2 비트보다 앞설 수 있다.In some embodiments of the present invention, the embedded signal included in the first type data packet has a transitioned value of a signal immediately following the embedded signal, and the embedded signal included in the second type data packet May include a first bit identical to a signal appearing immediately before the embedded signal, and a second bit that is a transitioned signal of the first bit, and the first bit may precede the second bit.

본 발명의 몇몇 실시예에서, 상기 레퍼런스 클럭은 상기 데이터 패킷의 첫번째 비트의 중앙에서 라이징 에지가 발생할 수 있다.In some embodiments of the present invention, the reference clock may generate a rising edge at the center of the first bit of the data packet.

본 발명의 몇몇 실시예에서, 상기 레퍼런스 클럭의 주기는 상기 데이터 패킷의 길이와 동일할 수 있다.In some embodiments of the present invention, the period of the reference clock may be the same as the length of the data packet.

본 발명의 몇몇 실시예에서, 상기 버퍼는, 상기 타입 디텍터에서 출력된 상기 제1 레퍼런스 클럭을 상기 제1 인터벌 동안 지연시키는 제1 버퍼와, 상기 타입 디텍터에서 출력된 상기 제2 레퍼런스 클럭을 상기 제2 인터벌 동안 지연시키는 제2 버퍼를 포함하고, 상기 제1 인터벌은 1비트의 간격에 해당하는 유닛 인터벌의 절반에 해당하고, 상기 제2 인터벌은 상기 제1 인터벌보다 상기 유닛 인터벌만큼 더 크게 형성될 수 있다.In some embodiments of the present invention, the buffer includes a first buffer for delaying the first reference clock output from the type detector during the first interval, and the second reference clock output from the type detector. It includes a second buffer that delays for 2 intervals, wherein the first interval corresponds to half of a unit interval corresponding to an interval of 1 bit, and the second interval is formed to be larger than the first interval by the unit interval. I can.

상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 디스플레이 구동 회로는, 데이터 신호에 클럭 신호가 임베딩된 2비트의 임베디드 신호를 포함하는 데이터 패킷을 수신하고, 상기 데이터 패킷을 이용하여 상기 데이터 패킷의 첫번째 비트의 중앙에 라이징 에지가 발생하는 레퍼런스 클럭를 생성하는 클럭 복원부(clock recovery), 상기 레퍼런스 클럭을 입력받고, 순차적으로 1비트의 간격에 해당하는 유닛 인터벌만큼 지연된 멀티 페이즈 클럭을 생성하는 지연 고정 루프(delay locked loop), 및 상기 멀티 페이즈 클럭을 이용하여 상기 데이터 패킷에서 복수의 데이터 신호를 추출하되, 상기 임베디드 신호로부터 1비트의 데이터 신호를 추출하는 로직를 포함하는 샘플러(sampler)를 포함할 수 있다.A display driving circuit according to another embodiment of the present invention for achieving the above technical problem receives a data packet including a 2-bit embedded signal in which a clock signal is embedded in a data signal, and uses the data packet to A clock recovery unit that generates a reference clock in which a rising edge occurs in the center of the first bit of the packet, receives the reference clock, and sequentially generates a multi-phase clock delayed by a unit interval corresponding to an interval of 1 bit. A delay locked loop and a sampler including logic for extracting a plurality of data signals from the data packet using the multi-phase clock, and extracting a 1-bit data signal from the embedded signal can do.

본 발명의 몇몇 실시예에서, 상기 클럭 복원부는, 상기 데이터 패킷의 타입에 따라 서로 다른 제1 및 제2 레퍼런스 클럭을 출력하는 타입 디텍터와, 상기 제1 레퍼런스 클럭을 제1 인터벌 동안 지연시키는 제1 버퍼와, 상기 제2 레퍼런스 클럭을 상기 제1 인터벌과 다른 제2 인터벌 동안 지연시키는 제2 버퍼와, 상기 제1 및 제2 버퍼와 연결되고, 상기 지연된 제1 및 제2 레퍼런스 클럭을 통합하여 상기 레퍼런스 클럭을 생성하는 멀티플렉서를 포함할 수 있다.In some embodiments of the present invention, the clock recovery unit includes a type detector that outputs different first and second reference clocks according to the type of the data packet, and a first reference clock that delays the first reference clock for a first interval. A buffer, a second buffer for delaying the second reference clock for a second interval different from the first interval, and a second buffer connected to the first and second buffers, and the delayed first and second reference clocks are integrated It may include a multiplexer that generates a reference clock.

본 발명의 몇몇 실시예에서, 상기 멀티 페이즈 클럭과 상기 데이터 패킷을 입력받고, 상기 데이터 패킷의 타입을 결정하는데 이용되는 윈도우 레퍼런스를 상기 타입 디텍터에 제공하는 윈도우 제네레이터를 더 포함할 수 있다.In some embodiments of the present invention, a window generator may further include a window generator that receives the multi-phase clock and the data packet and provides a window reference used to determine the type of the data packet to the type detector.

본 발명의 몇몇 실시예에서, 상기 제1 인터벌은 상기 유닛 인터벌의 절반에 해당하고, 상기 제2 인터벌은 상기 제1 인터벌보다 상기 유닛 인터벌만큼 더 크게 형성될 수 있다.In some embodiments of the present invention, the first interval may correspond to half of the unit interval, and the second interval may be formed larger than the first interval by the unit interval.

본 발명의 몇몇 실시예에서, 상기 멀티 페이즈 클럭 중 일부를 입력받고, 상기 제1 버퍼와 상기 제2 버퍼에 바이어스를 제공하는 바이어스 제네레이터를 더 포함할 수 있다.In some embodiments of the present invention, a bias generator for receiving some of the multi-phase clocks and providing bias to the first buffer and the second buffer may be further included.

본 발명의 몇몇 실시예에서, 상기 제1 버퍼는 상기 유닛 인터벌의 절반만큼 신호를 지연시키는 지연 버퍼를 포함하고, 상기 제2 버퍼는 세개의 상기 지연 버퍼를 포함하고, 상기 바이어스 제네레이터는 상기 지연 버퍼가 상기 유닛 인터벌의 절반만큼 신호를 지연시키도록 상기 바이어스를 락킹할 수 있다.In some embodiments of the present invention, the first buffer includes a delay buffer for delaying a signal by half of the unit interval, the second buffer includes three delay buffers, and the bias generator is the delay buffer The bias can be locked so that the signal is delayed by half the unit interval.

본 발명의 몇몇 실시예에서, 상기 지연 고정 루프는 상기 멀티 페이즈 클럭의 락킹 여부를 판단하는 락 디텍터(lock detector)를 포함하고, 상기 타입 디텍터는 상기 락 디텍터의 동작 신호가 입력되는 경우, 상기 데이터 패킷의 타입에 따라 상기 제1 또는 제2 레퍼런스 클럭을 출력할 수 있다.In some embodiments of the present invention, the delay locked loop includes a lock detector that determines whether the multi-phase clock is locked, and the type detector is the data when an operation signal of the lock detector is input. The first or second reference clock may be output according to a packet type.

본 발명의 몇몇 실시예에서, 상기 샘플러의 상기 로직은, 상기 2비트의 임베디드 신호를 입력받는 익스클루시브 오아 게이트(exclusive or gate)를 포함할 수 있다.In some embodiments of the present invention, the logic of the sampler may include an exclusive or gate receiving the 2-bit embedded signal.

본 발명의 몇몇 실시예에서, 상기 데이터 패킷은, 상기 임베디드 신호가 트랜지션을 포함하지 않고, 상기 데이터 패킷의 바로 다음에 나타나는 신호의 트랜지션된 값을 갖는 제1 타입 테이터 패킷과, 상기 임베디드 신호가 트랜지션을 포함하는 제2 타입 데이터 패킷을 포함할 수 있다.In some embodiments of the present invention, the data packet includes a first type data packet having a transition value of a signal immediately following the data packet without the embedded signal including a transition, and the embedded signal having a transition. It may include a second type data packet including.

본 발명의 몇몇 실시예에서, 상기 데이터 패킷을 생성하고, 상기 클럭 복원부에 상기 데이터 패킷을 전달하는 시그널 컨트롤러를 더 포함할 수 있다.In some embodiments of the present invention, a signal controller for generating the data packet and delivering the data packet to the clock recovery unit may be further included.

본 발명의 몇몇 실시예에서, 상기 데이터 패킷은 N-1 비트의 데이터 신호와 2 비트의 임베디드 신호를 포함하고, 상기 지연 고정 루프는 상기 레퍼런스 클럭을 이용하여 N+1 개의 멀티 페이즈 클럭을 생성할 수 있다.In some embodiments of the present invention, the data packet includes an N-1 bit data signal and a 2 bit embedded signal, and the delay locked loop generates N+1 multi-phase clocks using the reference clock. I can.

본 발명의 몇몇 실시예에서, 상기 샘플러는, 상기 멀티 페이즈 클럭의 N 번째 신호와 N+1 번째 신호를 이용하여 상기 임베디드 신호로부터 상기 1 비트의 데이터 신호를 추출하고, 상기 추출된 데이터 신호를 포함하는 N 개의 데이터 신호를 출력할 수 있다.In some embodiments of the present invention, the sampler extracts the 1-bit data signal from the embedded signal using the N-th signal and the N+1-th signal of the multi-phase clock, and includes the extracted data signal. N data signals can be output.

상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 실시예에 따른 디스플레이 구동 회로는, 데이터 신호의 기준 비트가 제1 값인 경우, 트랜지션을 포함하지 않는 2비트의 임베디드 신호를 포함하는 제1 타입 데이터 패킷을 형성하는 제1 변환부, 및 상기 데이터 신호의 기준 비트가 상기 제1 값의 트랜지션된 값인 경우, 트랜지션을 포함하는 2비트의 임베디드 신호를 포함하는 제2 타입 데이터 패킷을 형성하는 제2 변환부를 포함하되, 상기 제1 타입 데이터 패킷의 상기 임베디드 신호는, 상기 임베디드 신호의 바로 다음에 나타나는 신호의 트랜지션된 값을 포함하고, 상기 제2 타입 데이터 패킷의 상기 임베디드 신호는, 상기 임베디드 신호의 바로 전에 나타나는 신호와 동일한 제1 비트, 및 상기 제1 비트의 트랜지션된 신호인 제2 비트를 포함할 수 있다.A display driving circuit according to another embodiment of the present invention for achieving the above technical problem is a first type data packet including a 2-bit embedded signal not including a transition when a reference bit of a data signal is a first value And a second conversion unit for forming a second type data packet including a 2-bit embedded signal including a transition when the reference bit of the data signal is a transitioned value of the first value Including, wherein the embedded signal of the first type data packet includes a transitioned value of a signal immediately following the embedded signal, and the embedded signal of the second type data packet is immediately before the embedded signal It may include a first bit that is the same as the appearing signal, and a second bit that is a transitioned signal of the first bit.

본 발명의 몇몇 실시예에서, 상기 데이터 패킷이 N 비트의 데이터 신호를 포함하는 경우, 상기 데이터 패킷은 N+1 비트로 구성될 수 있다.In some embodiments of the present invention, when the data packet includes an N-bit data signal, the data packet may be composed of N+1 bits.

본 발명의 몇몇 실시예에서, 상기 기준 비트는 상기 데이터 신호의 MSB 비트에 해당할 수 있다.In some embodiments of the present invention, the reference bit may correspond to the MSB bit of the data signal.

본 발명의 몇몇 실시예에서, 상기 제1 타입 데이터 패킷의 상기 임베디드 신호의 2개의 비트는 동일한 값을 갖고, 상기 제2 타입 데이터 패킷의 상기 임베디드 신호의 2개의 비트는 서로 다른 값을 가질 수 있다.In some embodiments of the present invention, two bits of the embedded signal of the first type data packet may have the same value, and two bits of the embedded signal of the second type data packet may have different values. .

기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.Details of other embodiments are included in the detailed description and drawings.

도 1은 본 발명의 일 실시예에 따른 디스플레이 장치를 설명하기 위한 블록도이다.
도 2는 본 발명의 일 실시예에 따른 디스플레이 구동 회로를 설명하기 위한 블럭도이다.
도 3은 본 발명의 일 실시예에 따른 디스플레이 장치의 시그널 컨트롤러를 설명하기 위한 블럭도이다.
도 4는 본 발명의 일 실시예에 따른 디스플레이 구동 회로의 임베딩된 데이터 패킷을 설명하기 위한 도면이다.
도 5는 본 발명의 다른 실시예에 따른 디스플레이 구동 회로의 임베딩된 데이터 패킷을 설명하기 위한 도면이다.
도 6은 본 발명의 일 실시예에 따른 디스플레이 구동 회로의 클럭 복원부를 설명하기 위한 블럭도이다.
도 7은 본 발명의 일 실시예에 따른 디스플레이 구동 회로의 클럭 복원부의 동작을 설명하기 위한 타이밍도이다.
도 8은 본 발명의 다른 실시예에 따른 디스플레이 구동 회로를 설명하기 위한 블럭도이다.
도 9는 본 발명의 다른 실시예에 따른 디스플레이 구동 회로의 동작을 설명하기 위한 타이밍도이다.
도 10은 본 발명의 몇몇 실시예들에 따른 디스플레이 모듈을 나타낸 도면이다.
도 11은 본 발명의 몇몇 실시예에 따른 디스플레이 시스템을 나타낸 도면이다.
도 12는 본 발명의 몇몇 실시예에 따른 디스플레이 장치가 탑재되는 다양한 전자 제품의 응용 예를 나타내는 도면이다. 1 is a block diagram illustrating a display device according to an embodiment of the present invention.
2 is a block diagram illustrating a display driving circuit according to an embodiment of the present invention.
3 is a block diagram illustrating a signal controller of a display device according to an embodiment of the present invention.
4 is a diagram for explaining an embedded data packet of a display driving circuit according to an embodiment of the present invention.
5 is a diagram for explaining an embedded data packet of a display driving circuit according to another embodiment of the present invention.
6 is a block diagram illustrating a clock recovery unit of a display driving circuit according to an embodiment of the present invention.
7 is a timing diagram illustrating an operation of a clock recovery unit of a display driving circuit according to an embodiment of the present invention.
8 is a block diagram illustrating a display driving circuit according to another exemplary embodiment of the present invention.
9 is a timing diagram illustrating an operation of a display driving circuit according to another exemplary embodiment of the present invention.
10 is a diagram illustrating a display module according to some embodiments of the present invention.
11 is a diagram illustrating a display system according to some embodiments of the present invention.
12 is a diagram illustrating an application example of various electronic products on which a display device is mounted according to some embodiments of the present invention.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.Advantages and features of the present invention, and a method of achieving them will become apparent with reference to the embodiments described below in detail together with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in various forms different from each other, and only these embodiments make the disclosure of the present invention complete, and common knowledge in the technical field to which the present invention pertains. It is provided to completely inform the scope of the invention to those who have it, and the invention is only defined by the scope of the claims. The sizes and relative sizes of components indicated in the drawings may be exaggerated for clarity of description. Throughout the specification, the same reference numerals refer to the same elements, and “and/or” includes each and all combinations of one or more of the recited items.

소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.When an element or layer is referred to as “on” or “on” of another element or layer, it is possible to interpose another layer or other element in the middle as well as directly above the other element or layer. All inclusive. On the other hand, when a device is referred to as "directly on" or "directly on", it indicates that no other device or layer is interposed therebetween.

공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(UPper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.Spatially relative terms "below", "beneath", "lower", "above", "upper", etc., as shown in the figure It may be used to easily describe the correlation between the device or components and other devices or components. Spatially relative terms should be understood as terms including different directions of the device during use or operation in addition to the directions shown in the drawings. For example, if an element shown in the figure is turned over, an element described as “below” or “beneath” of another element may be placed “above” another element. Accordingly, the exemplary term “below” may include both directions below and above. The device may be oriented in other directions, and thus spatially relative terms may be interpreted according to the orientation.

본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소 외에 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.The terms used in the present specification are for describing exemplary embodiments and are not intended to limit the present invention. In this specification, the singular form also includes the plural form unless specifically stated in the phrase. As used in the specification, “comprises” and/or “comprising” do not exclude the presence or addition of one or more other elements other than the mentioned elements.

비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.Although the first, second, etc. are used to describe various devices or components, it is a matter of course that these devices or components are not limited by these terms. These terms are only used to distinguish one device or component from another device or component. Therefore, it goes without saying that the first device or component mentioned below may be a second device or component within the spirit of the present invention.

다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.Unless otherwise defined, all terms (including technical and scientific terms) used in the present specification may be used as meanings that can be commonly understood by those of ordinary skill in the art to which the present invention belongs. In addition, terms defined in a commonly used dictionary are not interpreted ideally or excessively unless explicitly defined specifically.

이하에서, 도 1 내지 도 12를 참조하여, 본 발명의 몇몇 실시예에 따른 디스플레이 구동 회로에 대해 설명하도록 한다.Hereinafter, a display driving circuit according to some embodiments of the present invention will be described with reference to FIGS. 1 to 12.

도 1은 본 발명의 일 실시예에 따른 디스플레이 장치를 설명하기 위한 블록도이다. 1 is a block diagram illustrating a display device according to an embodiment of the present invention.

도 1을 참조하면, 본 발명의 몇몇 실시예에 따른 디스플레이 장치는 각종 디스플레이 장치 중 어느 하나가 적용될 수 있다. 예를 들어, 유기 발광 표시 장치(organic light emitting diode display)(OLED), 액정 표시 장치(liquid crystal display)(LCD), DP(plasma display panel) 장치, ECD(Electrochromic Display), DMD(Digital Mirror Device), AMD(Actuated Mirror Device), GLV(Grating Light Value), PDP(Plasma Display Panel), ELD(Electro Luminescent Display)일 수 있다.Referring to FIG. 1, any one of various display devices may be applied to a display device according to some embodiments of the present invention. For example, an organic light emitting diode display (OLED), a liquid crystal display (LCD), a plasma display panel (DP) device, an electrochromic display (ECD), a digital mirror device (DMD) ), Actuated Mirror Device (AMD), Grating Light Value (GLV), Plasma Display Panel (PDP), Electro Luminescent Display (ELD).

또한, 본 발명의 몇몇 실시예에 따른 디스플레이 장치는 시그널 컨트롤러(20), 데이터 구동부(15), 디스플레이 패널(30) 등을 포함할 수 있다.In addition, the display device according to some embodiments of the present invention may include a signal controller 20, a data driver 15, a display panel 30, and the like.

디스플레이 패널(30)은 다수의 영역(I, II, Ⅲ)으로 구분된다. 도면에서는 설명의 편의상, 디스플레이 패널(30)이 3개의 영역(I, II, Ⅲ)으로 구분된 것으로 도시하였으나, 이에 한정되지 않는다. 즉, 디스플레이 패널(30)은 3개 이상의 영역으로 구분될 수 있다. 다수의 디스플레이 구동 회로(2) 각각은, 대응되는 디스플레이 패널(30)의 영역을 제어할 수 있다. 도면에 명확하게 도시되지는 않았으나, 디스플레이 패널(30)은 다수의 게이트 라인(미도시)과 다수의 데이터 라인(미도시) 및 다수의 화소(미도시)를 포함할 수 있다.The display panel 30 is divided into a plurality of areas I, II, and III. In the drawings, for convenience of description, the display panel 30 is illustrated as being divided into three regions I, II, and III, but the present invention is not limited thereto. That is, the display panel 30 may be divided into three or more areas. Each of the plurality of display driving circuits 2 may control an area of a corresponding display panel 30. Although not clearly shown in the drawings, the display panel 30 may include a plurality of gate lines (not shown), a plurality of data lines (not shown), and a plurality of pixels (not shown).

시그널 컨트롤러(20)는 데이터 신호에 클럭 신호가 임베딩된 임베디드 신호를 포함하는 데이터 패킷을 데이터 구동부(15)에 제공한다. 도면에 명확하게 도시하지는 않았으나, 시그널 컨트롤러(20)는 원시 영상 신호와 이들의 표시를 제어하는 외부 제어 신호들을 입력받아, 데이퍼 신호에 클럭 신호가 임베딩된 데이터 패킷을 출력할 수 있다.The signal controller 20 provides a data packet including an embedded signal in which a clock signal is embedded in the data signal to the data driver 15. Although not clearly shown in the drawings, the signal controller 20 may receive an original image signal and external control signals for controlling the display thereof, and output a data packet in which a clock signal is embedded in the daper signal.

구체적으로, 시그널 컨트롤러(20)가 입력받는 데이터 신호는 원시 영상 신호(RGB) 또는 원시 영상 신호(RGB)를 변환한 영상 데이터 신호를 포함할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. Specifically, the data signal received by the signal controller 20 may include a raw image signal RGB or an image data signal obtained by converting the raw image signal RGB. However, the present invention is not limited thereto.

데이터 구동부(15)는 디스플레이 구동 회로(Display Driving IC; DDI), 소오스 회로(Source IC), 또는 LCD 구동 회로(LCD Driving IC; LDI)를 포함할 수 있다. 예를 들어, 데이터 구동부(15)는 복수의 디스플레이 구동 회로 (DDI1~DDI3)을 포함할 수 있다. 디스플레이 구동 회로(DDI1~ DDI3)는 시그널 컨트롤러(20)로부터 수신한 데이터 패킷에서 데이터 신호를 분리할 수 있다. 데이터 패킷에 임베딩된 클럭 신호는 데이터 패킷을 적절한 타이밍에 샘플링하여 데이터 신호를 추출하는데 이용될 수 있다. 추출된 데이터 신호는 디스플레이 패널(30)에 전달될 수 있다.The data driver 15 may include a display driving circuit (DDI), a source circuit (Source IC), or an LCD driving circuit (LCD Driving IC (LDI)). For example, the data driver 15 may include a plurality of display driving circuits DDI1 to DDI3. The display driving circuits DDI1 to DDI3 may separate a data signal from a data packet received from the signal controller 20. The clock signal embedded in the data packet may be used to extract the data signal by sampling the data packet at an appropriate timing. The extracted data signal may be transmitted to the display panel 30.

하나의 디스플레이 패널(30)을 다수의 디스플레이 구동 회로로 구동하는 이유는 디스플레이 장치의 사이즈를 줄이기 위해서이다. 예를 들어, 하나의 디스플레이 패널(30)을 하나의 디스플레이 구동 회로로 제어하면, 디스플레이 구동 회로에서 디스플레이 패널(30)까지의 거리가 멀어질 수 있다. 디스플레이 구동 회로와, 디스플레이 패널(30)의 모든 픽셀(또는 픽셀과 연결된 데이터 라인, 게이트 라인)을 연결하려면, 디스플레이 구동 회로(2)와 디스플레이 패널(30) 사이의 공간이 많이 필요하다. 반면, 예를 들어, 3개의 디스플레이 구동 회로(2)(DDI1~DDI3)를 사용하면, 디스플레이 구동 회로(2)(DDI1~DDI3)에서 디스플레이 패널(30)까지의 거리(H1)를 상당히 줄일 수 있다. The reason why one display panel 30 is driven by a plurality of display driving circuits is to reduce the size of the display device. For example, when one display panel 30 is controlled by one display driving circuit, the distance from the display driving circuit to the display panel 30 may increase. In order to connect the display driving circuit and all the pixels (or data lines or gate lines connected to the pixels) of the display panel 30, a lot of space between the display driving circuit 2 and the display panel 30 is required. On the other hand, for example, if three display driving circuits 2 (DDI1 to DDI3) are used, the distance H1 from the display driving circuit 2 (DDI1 to DDI3) to the display panel 30 can be significantly reduced. have.

시그널 컨트롤러(20), 데이터 구동부(15)의 구체적인 동작은 이후에서 자세히 설명하도록 한다.Specific operations of the signal controller 20 and the data driver 15 will be described in detail later.

도 2는 본 발명의 일 실시예에 따른 디스플레이 구동 회로를 설명하기 위한 블럭도이다.2 is a block diagram illustrating a display driving circuit according to an embodiment of the present invention.

도 2를 참조하면, 본 발명의 일 실시예에 따른 디스플레이 구동 회로(1)는 클럭 복원부(100)(clock recovery), 지연 고정 루프(200)(delay locked loop; DDL), 샘플러(300)(sampler)를 포함한다.Referring to FIG. 2, a display driving circuit 1 according to an embodiment of the present invention includes a clock recovery unit 100, a delay locked loop 200 (DDL), and a sampler 300. Include (sampler).

클럭 복원부(100)는 데이터 신호에 클럭 신호가 임베딩된 2비트의 임베디드 신호를 포함하는 데이터 패킷(IN)을 수신하고, 상기 데이터 패킷을 이용하여 레퍼런스 클럭(RCLK)을 생성할 수 있다. 클럭 복원부(100)는 입력 데이터로서 두가지 타입의 데이터 패킷을 수신할 수 있다. 클럭 복원부(100)는 상기 두가지 타입의 데이터 패킷을 이용하여 데이터 패킷에 임베딩된 클럭 신호를 추출할 수 있다. 상기 클럭 신호는 레퍼런스 클럭(RCLK)이 될 수 있고, 추출된 상기 레퍼런스 클럭(RCLK)은 지연 고정 루프(200)에 제공될 수 있다. The clock recovery unit 100 may receive a data packet IN including a 2-bit embedded signal in which a clock signal is embedded in the data signal, and generate a reference clock RCLK using the data packet. The clock recovery unit 100 may receive two types of data packets as input data. The clock recovery unit 100 may extract a clock signal embedded in a data packet by using the two types of data packets. The clock signal may be a reference clock RCLK, and the extracted reference clock RCLK may be provided to the delay locked loop 200.

상기 레퍼런스 클럭(RCLK)의 주기는 상기 데이터 패킷의 길이와 동일할 수 있다. 또한, 레퍼런스 클럭(RCLK)은 상기 데이터 패킷의 첫번째 비트의 중앙에서 라이징 에지가 발생할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니고, 레퍼런스 클럭(RCLK)의 라이징 에지는 다른 비트의 중앙에서 발생할 수 있다.The period of the reference clock RCLK may be the same as the length of the data packet. Also, the reference clock RCLK may generate a rising edge at the center of the first bit of the data packet. However, the present invention is not limited thereto, and the rising edge of the reference clock RCLK may occur at the center of another bit.

클럭 복원부(100)를 구성하는 구성요소에 대한 자세한 설명은 후술하도록 한다.A detailed description of the components constituting the clock recovery unit 100 will be described later.

지연 고정 루프(200)는 클럭 복원부(100)로부터 상기 레퍼런스 클럭(RCLK)을 입력받고, 멀티 페이즈 클럭(Ф1~N)을 생성할 수 있다. 상기 멀티 페이즈 클럭(Ф1~N)은 레퍼런스 클럭(RCLK)을 기준으로 순차적으로 1비트의 간격에 해당하는 유닛 인터벌(UI)만큼 지연되도록 생성될 수 있다. 이하에서는, 유닛 인터벌(UI)은 1비트 간격에 해당하는 것으로 설명한다. The delay locked loop 200 may receive the reference clock RCLK from the clock recovery unit 100 and generate multi-phase clocks φ1 to N. The multi-phase clocks Ф1 to N may be sequentially generated to be delayed by a unit interval UI corresponding to an interval of 1 bit based on the reference clock RCLK. Hereinafter, the unit interval (UI) will be described as corresponding to a 1-bit interval.

지연 고정 루프(200)는 N개의 클럭 신호를 포함하는 멀티 페이즈 클럭(Ф1~N)을 생성할 수 있다. 예를 들어, 9비트로 이루어진 데이터 패킷의 경우, 지연 고정 루프(200)는 9개의 멀티 페이즈 클럭(Ф1~9)을 생성할 수 있고, 각각의 멀티 페이즈 클럭(Ф1~9)은 1비트 간격으로 지연되도록 생성될 수 있다. 생성된 멀티 페이즈 클럭(Ф1~9)은 데이터 패킷에서 데이터 신호를 샘플링하는데 이용될 수 있다. N개의 멀티 페이즈 클럭(Ф1~N)은 샘플러(300)에 전달된다. 또한, 멀티 페이즈 클럭(Ф1~N)의 일부는 상기 유닛 인터벌(UI)의 절반만큼 신호를 지연시키도록 상기 바이어스를 락킹하는 바이어스 제네레이터(400)에 제공될 수 있다. 또한, 도면에 명확하게 도시하지는 않았으나, 멀티 페이즈 클럭(Ф1~N)의 일부는 클럭 복원부(100)에 전달될 수 있다.The delay locked loop 200 may generate multi-phase clocks φ1 to N including N clock signals. For example, in the case of a data packet consisting of 9 bits, the delay locked loop 200 may generate 9 multi-phase clocks (Ф1 to 9), and each multi-phase clock (Ф1 to 9) is at 1-bit intervals. It can be created to be delayed. The generated multi-phase clocks φ1 to 9 may be used to sample a data signal from a data packet. The N multi-phase clocks φ1 to N are transmitted to the sampler 300. In addition, some of the multi-phase clocks φ1 to N may be provided to the bias generator 400 that locks the bias so as to delay the signal by half of the unit interval UI. Further, although not clearly shown in the drawings, some of the multi-phase clocks φ1 to N may be transmitted to the clock recovery unit 100.

샘플러(300)는 상기 멀티 페이즈 클럭(Ф1~N)을 이용하여 상기 데이터 패킷에서 복수의 데이터 신호(RDATA)를 추출할 수 있다. 샘플러(300)는 상기 데이터 패킷에 포함된 상기 임베디드 신호로부터 1비트의 데이터 신호를 추출하는 로직를 포함할 수 있다. 예를 들어, 상기 로직은 익스클루시브 오아 게이트(Exclusive OR Gate)를 포함할 수 있다. 또한, 샘플러(300)는 상기 멀티 페이즈 클럭(Ф1~N)의 N번째 신호와 N+1번째 신호를 이용하여 상기 임베디드 신호로부터 상기 1 비트의 데이터 신호를 추출하고, 상기 추출된 데이터 신호를 포함하는 N개의 데이터 신호를 출력할 수 있다. 이에 대한 자세한 설명은 후술하도록 한다.The sampler 300 may extract a plurality of data signals RDATA from the data packet by using the multi-phase clocks φ1 to N. The sampler 300 may include logic for extracting a 1-bit data signal from the embedded signal included in the data packet. For example, the logic may include an exclusive OR gate. Further, the sampler 300 extracts the 1-bit data signal from the embedded signal by using the N-th signal and the N+1-th signal of the multi-phase clock (Ф1 to N), and includes the extracted data signal. N data signals can be output. A detailed description of this will be described later.

또한, 디스플레이 구동 회로(1)는 바이어스 제네레이터(400)(bias generator)를 더 포함할 수 있다. 상기 바이어스(BIAS) 제네레이터(400)는 클럭 복원부(100)에 포함된 상기 지연 버퍼(150)가 상기 유닛 인터벌(UI)의 절반만큼 신호를 지연시키도록 상기 바이어스(BIAS)를 락킹할 수 있다. 이를 통해, 레퍼런스 클럭(RCLK)의 라이징 에지는 상기 데이터 패킷의 비트와 비트 사이에서 발생하는 것이 아닌, 데이터 패킷에 포함된 비트의 중앙에서 발생할 수 있다. 즉, 상기 유닛 인터벌(UI)의 절반의 배수만큼 레퍼런스 클럭(RCLK)을 지연시킬 수 있다. 이에 대한 자세한 설명은 후술하도록 한다.In addition, the display driving circuit 1 may further include a bias generator 400. The bias (BIAS) generator 400 may lock the bias (BIAS) so that the delay buffer 150 included in the clock recovery unit 100 delays a signal by half of the unit interval UI. . Through this, the rising edge of the reference clock RCLK may not occur between the bits of the data packet and may occur at the center of the bit included in the data packet. That is, the reference clock RCLK may be delayed by a multiple of half of the unit interval UI. A detailed description of this will be described later.

도 3은 본 발명의 일 실시예에 따른 디스플레이 장치의 시그널 컨트롤러(20)를 설명하기 위한 블럭도이다. 도 4는 본 발명의 일 실시예에 따른 디스플레이 구동 회로(1)의 임베딩된 데이터 패킷을 설명하기 위한 도면이다. 도 5는 본 발명의 다른 실시예에 따른 디스플레이 구동 회로(1)의 임베딩된 데이터 패킷을 설명하기 위한 도면이다. 3 is a block diagram illustrating a signal controller 20 of a display device according to an embodiment of the present invention. 4 is a diagram for explaining an embedded data packet of the display driving circuit 1 according to an embodiment of the present invention. 5 is a diagram for explaining an embedded data packet of the display driving circuit 1 according to another embodiment of the present invention.

도 3 및 도 4를 참조하면, 본 발명의 일 실시예에 따른 디스플레이 장치의 시그널 컨트롤러(20)는 제1 변환부(21), 제2 변환부(22)를 포함할 수 있다.3 and 4, the signal controller 20 of the display device according to an embodiment of the present invention may include a first conversion unit 21 and a second conversion unit 22.

제1 변환부(21)는 데이터 신호의 기준 비트가 제1 값인 경우, 트랜지션을 포함하지 않는 2비트의 임베디드 신호를 포함하는 제1 타입 데이터 패킷을 형성할 수 있다. 예를 들어, N개의 데이터 비트 중에 기준 비트가 N번째 비트이고, 상기 기준 비트의 값이 '1'(디지털 로직 신호에서 High 값, 이하 동일) 인 경우, 2비트의 임베디드 신호는 트랜지션을 포함하지 않을 수 있다. 그리고, 2비트의 임베디드 신호는 상기 임베디드 신호 다음에 나타나는 신호의 트랜지션된 값을 가질 수 있다. 예를 들어, 2비트의 임베디드 신호 바로 다음에 나타나는 신호의 값이 '1'인 경우, 상기 임베디드 신호의 값은 '0'(디지털 로직 신호에서 Low 값, 이하 동일)이 될 수 있다. 즉, 상기 제1 타입 데이터 패킷의 상기 임베디드 신호의 2개의 비트는 동일한 값을 가질 수 있다.When the reference bit of the data signal is a first value, the first conversion unit 21 may form a first type data packet including a 2-bit embedded signal not including a transition. For example, if the reference bit is the N-th bit among N data bits, and the value of the reference bit is '1' (the high value in the digital logic signal, hereinafter the same), the 2-bit embedded signal does not include a transition. May not. In addition, the 2-bit embedded signal may have a transitioned value of a signal appearing after the embedded signal. For example, when a value of a signal immediately following a 2-bit embedded signal is '1', the value of the embedded signal may be '0' (a low value in a digital logic signal, hereinafter the same). That is, two bits of the embedded signal of the first type data packet may have the same value.

이를 통해, 임베디드 신호와 임베디드 신호 바로 다음에 나타나는 신호 사이에는 트랜지션이 생성되며, 상기 트랜지션 앞에는 유닛 인터벌(UI)의 2배의 지속 시간(run length)이 유지될 수 있다. 상기 유닛 인터벌(UI)의 2배의 지속 시간을 유지시키는 이유는 디스플레이 구동 회로(1)의 고속 동작에서 ISI(inter Symbol Interference)를 고려하여 트랜지션의 지터(jitter)를 최소화하기 위함이다. 상기 임베디드 신호 바로 다음에 나타나는 트랜지션은 클럭 신호를 추출하는데 이용될 수 있다. 이후에서 자세히 설명하겠으나, 상기 클럭 신호는 상기 임베디드 신호 바로 다음에 나타나는 트랜지션에서 유닛 인터벌(UI)의 절반만큼 지연시킬 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. Through this, a transition is generated between the embedded signal and the signal immediately following the embedded signal, and a run length of twice the unit interval (UI) may be maintained before the transition. The reason for maintaining twice the duration of the unit interval (UI) is to minimize the jitter of the transition in consideration of ISI (inter symbol interference) in the high-speed operation of the display driving circuit 1. The transition immediately following the embedded signal may be used to extract a clock signal. Although it will be described in detail later, the clock signal may be delayed by half of the unit interval (UI) in a transition immediately following the embedded signal. However, the present invention is not limited thereto.

제1 타입 데이터 패킷의 기준 비트는 N개의 데이터 신호 중 어떠한 신호도 될 수 있다. 예를 들어, 상기 기준 비트는 상기 데이터 신호의 MSB 비트에 해당할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. The reference bit of the first type data packet may be any of the N data signals. For example, the reference bit may correspond to the MSB bit of the data signal. However, the present invention is not limited thereto.

또한, 상기 제1 타입 데이터 패킷이 N비트의 데이터 신호를 포함하는 경우, 상기 제1 타입 데이터 패킷은 N+1비트로 구성될 수 있다. 구체적으로, N+1비트의 제1 타입 데이터 패킷은 N-1비트의 데이터 비트와 2개의 임베디드 신호를 포함할 수 있다. 상기 임베디드 신호는 1개의 기준 비트 정보와, 클럭 신호 정보를 포함할 수 있다. 따라서, 상기 제1 타입 데이터 패킷을 수신한 디스플레이 구동 회로(1)(예를 들어, DDI1~DDI3)는 상기 제1 타입 데이터 패킷에서 N개의 데이터 비트와 클럭 신호를 추출할 수 있다. 이에 대한 자세한 설명은 후술하도록 한다.In addition, when the first type data packet includes an N-bit data signal, the first type data packet may include N+1 bits. Specifically, the first type data packet of N+1 bits may include data bits of N-1 bits and two embedded signals. The embedded signal may include one reference bit information and clock signal information. Accordingly, the display driving circuit 1 (eg, DDI1 to DDI3) having received the first type data packet may extract N data bits and a clock signal from the first type data packet. A detailed description of this will be described later.

제1 타입 데이터 패킷 내에서 상기 임베디드 신호의 위치는 상기 제1 타입 데이터 패킷의 가장 마지막에 위치할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니고, 이후에서 도 5를 참조하여 설명하는 것처럼, 2비트의 임베디드 신호는 제1 타입 데이터 패킷 중간에 위치할 수 있다. The position of the embedded signal in the first type data packet may be located at the end of the first type data packet. However, the present invention is not limited thereto, and as will be described later with reference to FIG. 5, the 2-bit embedded signal may be located in the middle of the first type data packet.

제2 변환부(22)는 제1 변환부(21)에 상응하도록 동작할 수 있다. 즉, 제2 변환부(22)는 데이터 신호의 기준 비트가 상기 제1 값의 트랜지션된 값인 경우, 트랜지션을 포함하는 2비트의 임베디드 신호를 포함하는 제2 타입 데이터 패킷을 형성할 수 있다. 예를 들어, N개의 데이터 비트 중에 기준 비트가 N번째 비트이고, 상기 기준 비트의 값이 '0'인 경우, 2비트의 임베디드 신호는 트랜지션을 포함할 수 있다. 이 때, 2비트의 임베디드 신호는 제1 비트와 제2 비트를 포함할 수 있다. 상기 제1 비트는 상기 임베디드 신호의 바로 전에 나타나는 신호와 동일하고, 상기 상기 제2 비트는 상기 제1 비트의 트랜지션된 신호일 수 있다. 예를 들어, 2비트의 임베디드 신호 바로 전에 나타나는 신호의 값이 '1'인 경우, 상기 임베디드 신호의 제1 비트는 '1'이고, 제2 비트는 '0'이 될 수 있다. 즉, 상기 제2 타입 데이터 패킷의 상기 임베디드 신호의 2개의 비트는 서로 다른 값을 가질 수 있다.The second conversion unit 22 may operate to correspond to the first conversion unit 21. That is, when the reference bit of the data signal is a transitioned value of the first value, the second conversion unit 22 may form a second type data packet including a 2-bit embedded signal including the transition. For example, if the reference bit is the N-th bit among the N data bits and the value of the reference bit is '0', the 2-bit embedded signal may include a transition. In this case, the 2-bit embedded signal may include a first bit and a second bit. The first bit may be the same as a signal immediately before the embedded signal, and the second bit may be a transitioned signal of the first bit. For example, when the value of the signal appearing immediately before the 2-bit embedded signal is '1', the first bit of the embedded signal may be '1' and the second bit may be '0'. That is, two bits of the embedded signal of the second type data packet may have different values.

이를 통해, 임베디드 신호 내에는 트랜지션이 생성되며, 상기 트랜지션 앞에는 유닛 인터벌(UI)의 2배의 지속 시간(run length)이 유지될 수 있다. 제1 변환부(21)와 마찬가지로 상기 유닛 인터벌(UI)의 2배의 지속 시간을 유지시키는 이유는 디스플레이 구동 회로(1)의 고속 동작에서 트랜지션의 지터(jitter)를 최소화하기 위함이다. 상기 임베디드 신호 내에 포함된 트랜지션은 클럭 신호를 추출하는데 이용될 수 있다. 이후에서 자세히 설명하겠으나, 상기 클럭 신호는 상기 임베디드 신호 내에 포함된 트랜지션에서 유닛 인터벌(UI)의 1.5배만큼 지연시킬 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. Through this, a transition is generated in the embedded signal, and a run length of twice the unit interval (UI) may be maintained before the transition. Like the first conversion unit 21, the reason for maintaining a duration twice the unit interval (UI) is to minimize jitter of a transition in a high-speed operation of the display driving circuit 1. The transition included in the embedded signal may be used to extract a clock signal. Although it will be described in detail later, the clock signal may be delayed by 1.5 times the unit interval (UI) in the transition included in the embedded signal. However, the present invention is not limited thereto.

제2 타입 데이터 패킷의 기준 비트는 N개의 데이터 신호 중 어떠한 신호도 될 수 있다. 예를 들어, 상기 기준 비트는 상기 데이터 신호의 MSB 비트에 해당할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. The reference bit of the second type data packet may be any of the N data signals. For example, the reference bit may correspond to the MSB bit of the data signal. However, the present invention is not limited thereto.

또한, 제2 타입 데이터 패킷이 N비트의 데이터 신호를 포함하는 경우, 상기 제2 타입 데이터 패킷은 N+1비트로 구성될 수 있다. 구체적으로, N+1비트의 제2 타입 데이터 패킷은 N-1비트의 데이터 비트와 2개의 임베디드 신호를 포함할 수 있다. 상기 임베디드 신호는 1개의 기준 비트 정보와, 클럭 신호 정보를 포함할 수 있다. 따라서, 상기 제2 타입 데이터 패킷을 수신한 디스플레이 구동 회로(1)(예를 들어, DDI1~DDI3)는 상기 제2 타입 데이터 패킷에서 N개의 데이터 비트와 클럭 신호를 추출할 수 있다.In addition, when the second type data packet includes an N-bit data signal, the second type data packet may be composed of N+1 bits. Specifically, the second type data packet of N+1 bits may include data bits of N-1 bits and two embedded signals. The embedded signal may include one reference bit information and clock signal information. Accordingly, the display driving circuit 1 (for example, DDI1 to DDI3) receiving the second type data packet may extract N data bits and a clock signal from the second type data packet.

도 5를 참조하면, 도 5는 임베디드 신호가 데이터 패킷의 중간에 배치되는 제1 또는 제2 타입의 데이터 패킷을 설명하기 위한 도면이다.Referring to FIG. 5, FIG. 5 is a diagram for describing a first or second type of data packet in which an embedded signal is disposed in the middle of the data packet.

기준 비트는 데이터 비트 중 어느 하나가 될 수 있고, 이하에서는 기준 비트가 4번째 데이터 비트인 경우를 예를 들어 설명하도록 한다.The reference bit may be any one of the data bits. Hereinafter, a case where the reference bit is the fourth data bit will be described as an example.

상기 기준 비트의 값이 '1'인 경우, 제1 타입 데이터 패킷을 형성할 수 있다. 제1 타입 데이터 패킷의 경우, 트랜지션을 포함하지 않는 임베디드 신호를 포함한다. 즉, 상기 임베디드 신호는 트랜지션을 포함하지 않기에 임베디드 신호 내에 포함된 2개의 비트는 동일한 값을 가질 수 있다. 임베디드 신호는 세번째 데이터 신호 다음에 나타날 수 있다. 상기 임베디드 신호 바로 다음에는 다섯번째 데이터 신호가 나타날 수 있다. 임베디드 신호의 값은 상기 다섯번째 데이터 신호의 트랜지션된 값을 가질 수 있다. 예를 들어, 다섯번째 데이터 신호의 값이 '1'인 경우, 임베디드 신호의 값은 '0'이 될 수 있고, 상기 '0'의 신호는 2비트 동안 유지될 수 있으며, 임베디드 신호와 다섯번째 데이터 신호 사이에는 트랜지션이 발생할 수 있다. 상기 트랜지션은 클럭 신호를 추출하는데 이용될 수 있다. When the value of the reference bit is '1', a first type data packet may be formed. In the case of a first type of data packet, an embedded signal that does not include a transition is included. That is, since the embedded signal does not include a transition, two bits included in the embedded signal may have the same value. The embedded signal can appear after the third data signal. A fifth data signal may appear immediately after the embedded signal. The value of the embedded signal may have a transitioned value of the fifth data signal. For example, if the value of the fifth data signal is '1', the value of the embedded signal may be '0', the signal of '0' may be maintained for 2 bits, and the embedded signal and the fifth A transition may occur between data signals. The transition may be used to extract a clock signal.

상기 기준 비트의 값이 '0'인 경우, 제2 타입 데이터 패킷을 형성할 수 있다. 제2 타입 데이터 패킷의 경우, 트랜지션을 포함하는 임베디드 신호를 포함한다. 즉, 상기 임베디드 신호는 트랜지션을 포함하기에 임베디드 신호 내에 포함된 2개의 비트는 다른 값을 가질 수 있다. 임베디드 신호는 세번째 데이터 신호 다음에 나타날 수 있다. 상기 임베디드 신호 바로 다음에는 다섯번째 데이터 신호가 나타날 수 있다. 임베디드 신호는 제1 비트와 제2 비트를 포함할 수 있다. 상기 제1 비트는 상기 임베디드 신호의 바로 전에 나타나는 신호와 동일하고, 상기 상기 제2 비트는 상기 제1 비트의 트랜지션된 신호일 수 있다. 예를 들어, 세번째 데이터 신호의 값이 '1'인 경우, 상기 임베디드 신호의 제1 비트는 '1'이고, 제2 비트는 '0'이 될 수 있다. 이를 통해, 세번째 데이터 신호의 상기 '1' 값은 2비트 동안 유지될 수 있으며, 임베디드 신호에 포함된 제1 비트와 제2 비트 사이에는 트랜지션이 발생할 수 있다. 상기 트랜지션은 클럭 신호를 추출하는데 이용될 수 있다. When the value of the reference bit is '0', a second type data packet may be formed. In the case of a second type of data packet, an embedded signal including a transition is included. That is, since the embedded signal includes a transition, two bits included in the embedded signal may have different values. The embedded signal can appear after the third data signal. A fifth data signal may appear immediately after the embedded signal. The embedded signal may include a first bit and a second bit. The first bit may be the same as a signal immediately before the embedded signal, and the second bit may be a transitioned signal of the first bit. For example, when the value of the third data signal is '1', the first bit of the embedded signal may be '1' and the second bit may be '0'. Through this, the '1' value of the third data signal may be maintained for 2 bits, and a transition may occur between the first bit and the second bit included in the embedded signal. The transition may be used to extract a clock signal.

즉, 임베디드 신호의 제1 비트와 제2 비트의 값을 샘플링하였을 때, 상기 제1 비트와 제2 비트의 값이 같으면, 기준비트는 제1값(예를 들어, '1')이고, 상기 제1 비트와 제2 비트의 값이 다르면, 기준비트는 트랜지션된 제1값(예를 들어, '0')이 될 수 있다. 또한 임베디드 신호에 포함되거나, 바로 다음에 발생하는 트랜지션을 이용하여 클럭 신호를 추출할 수 있다. 따라서, 2비트의 임베디드 신호는 기준 비트의 값과, 클럭 신호에 대한 정보를 포함할 수 있다.That is, when the values of the first bit and the second bit of the embedded signal are sampled, if the values of the first bit and the second bit are the same, the reference bit is a first value (for example, '1'), and the If the values of the first bit and the second bit are different, the reference bit may become a transitioned first value (eg, '0'). In addition, a clock signal can be extracted by using a transition that is included in the embedded signal or occurs immediately following it. Accordingly, the 2-bit embedded signal may include a reference bit value and information on a clock signal.

이와 같이 제1 타입 데이터 패킷과 제2 타입 데이터 패킷을 나누어 전송하는 경우, 데이터 패킷 내부에 항상 동일 위치에 클럭 신호를 포함시켜 전송하는 클럭 임베딩 시그널 방식에서 발생되는 주파수 집중 현상을 완화시킬 수 있다. 이를 통해, 특정 주파수에 에너지가 집중됨으로 인해 발생하는 전자파가 다른 기기 기능을 방해하는 전자 방해 잡음(EMI)현상을 감소시킬 수 있다.When the first type data packet and the second type data packet are transmitted separately as described above, it is possible to alleviate the frequency concentration phenomenon that occurs in the clock embedding signal method in which a clock signal is always included and transmitted at the same position inside the data packet. Through this, it is possible to reduce the electromagnetic interference noise (EMI) phenomenon in which electromagnetic waves generated due to energy concentration at a specific frequency interfere with other device functions.

도 6은 본 발명의 일 실시예에 따른 디스플레이 구동 회로의 클럭 복원부를 설명하기 위한 블럭도이다. 도 7은 본 발명의 일 실시예에 따른 디스플레이 구동 회로의 클럭 복원부의 동작을 설명하기 위한 타이밍도이다. 설명의 편의를 위하여, 이하에서는 앞서 설명한 실시예와 동일한 사항에 대해서는 중복된 설명을 생략하고 차이점을 중심으로 설명하도록 한다.6 is a block diagram illustrating a clock recovery unit of a display driving circuit according to an embodiment of the present invention. 7 is a timing diagram illustrating an operation of a clock recovery unit of a display driving circuit according to an embodiment of the present invention. For convenience of description, hereinafter, redundant descriptions of the same matters as those of the above-described embodiment will be omitted, and differences will be mainly described.

도 6 및 도 7을 참조하면, 클럭 복원부(100)는 타입 디텍터(110)(type detector), 윈도우 제네레이터(120)(window generator), 버퍼(150)(buffer), 멀티플렉서(160)를 포함한다. 클럭 복원부(100)는 시그널 컨트롤러(20)로부터 데이터 패킷(IN)을 수신할 수 있다. 상기 임베디드 신호는 상기 데이터 패킷의 가장 마지막에 위치할 수 있다. 6 and 7, the clock recovery unit 100 includes a type detector 110, a window generator 120, a buffer 150, and a multiplexer 160. do. The clock recovery unit 100 may receive a data packet IN from the signal controller 20. The embedded signal may be located at the end of the data packet.

데이터 패킷은, 상기 임베디드 신호가 트랜지션을 포함하지 않는 제1 타입 데이터 패킷과, 상기 임베디드 신호가 트랜지션을 포함하는 제2 타입 데이터 패킷을 포함할 수 있다. 상기 제1 타입 데이터 패킷에 포함된 상기 임베디드 신호는, 상기 임베디드 신호의 바로 다음에 나타나는 신호의 트랜지션된 값을 가질 수 있다. 또한, 상기 제2 타입 데이터 패킷에 포함된 상기 임베디드 신호는, 상기 임베디드 신호의 바로 전에 나타나는 신호와 동일한 제1 비트, 및 상기 제1 비트의 트랜지션된 신호인 제2 비트를 포함할 수 있다. 상기 제1 비트는 상기 제2 비트보다 앞설 수 있다.The data packet may include a first type data packet in which the embedded signal does not include a transition, and a second type data packet in which the embedded signal includes a transition. The embedded signal included in the first type data packet may have a transitioned value of a signal immediately following the embedded signal. In addition, the embedded signal included in the second type data packet may include a first bit identical to a signal appearing immediately before the embedded signal, and a second bit that is a transitioned signal of the first bit. The first bit may precede the second bit.

타입 디텍터(110)는 데이터 신호에 클럭 신호가 임베딩된 2비트의 임베디드 신호를 포함하는 데이터 패킷을 수신하고, 상기 데이터 패킷의 타입에 따라 서로 다른 제1 레퍼런스 클럭(RCLK_T1) 및 제2 레퍼런스 클럭(RCLK_T2)을 출력할 수 있다. 구체적으로, 타입 디텍터(110)는 시그널 컨트롤러(20)로부터 제1 또는 제2 타입 데이터 패킷을 수신하고, 버퍼(150)에 제1 및 제2 레퍼런스 클럭(RCLK_T1, RCLK_T2)을 출력할 수 있다. 또한, 타입 디텍터(110)는 윈도우 제네레이터(120)로부터 서로 다른 제1 및 제2 윈도우 레퍼런스(WD1, WD2)를 수신할 수 있다. 타입 디텍터(110)는 상기 제1 및 제2 윈도우 레퍼런스(WD1, WD2)를 이용하여, 수신한 데이터 패킷이 제1 타입 데이터 패킷인지, 또는 제2 타입 데이터 패킷인지 여부를 판단한다. 이어서, 타입 디텍터(110)는 수신한 상기 데이터 패킷이 제1 타입 데이터 패킷인 경우, 제1 레퍼런스 클럭(RCLK_T1)을 제1 라인에 출력하고, 수신한 상기 데이터 패킷이 제2 타입 데이터 패킷인 경우, 제2 레퍼런스 클럭(RCLK_T2)을 제2 라인에 출력할 수 있다.The type detector 110 receives a data packet including a 2-bit embedded signal in which a clock signal is embedded in the data signal, and a first reference clock (RCLK_T1) and a second reference clock (which are different according to the type of the data packet) RCLK_T2) can be output. Specifically, the type detector 110 may receive a first or second type data packet from the signal controller 20 and output the first and second reference clocks RCLK_T1 and RCLK_T2 to the buffer 150. Also, the type detector 110 may receive different first and second window references WD1 and WD2 from the window generator 120. The type detector 110 determines whether the received data packet is a first type data packet or a second type data packet using the first and second window references WD1 and WD2. Subsequently, when the received data packet is a first type data packet, the type detector 110 outputs a first reference clock (RCLK_T1) to the first line, and when the received data packet is a second type data packet , A second reference clock RCLK_T2 may be output to the second line.

타입 디텍터(110)는 임베디드 신호에 포함된 트랜지션 또는 임베디드 신호 바로 다음에 나타나는 트랜지션의 위치에 따라, 제1 또는 제2 타입 데이터 패킷을 구분할 수 있다. 예를 들어, 타입 디텍터(110)는 윈도우 제네레이터(120)에서 수신한 제1 윈도우 레퍼런스(WD1)를 이용하여, 임베디드 신호 다음에 트랜지션이 나타나는지 여부를 검사한다. 제1 윈도우 레퍼런스(WD1)는 임베디드 신호 바로 다음에 나타나는 트랜지션이 중앙에 오도록 활성화(enable)될 수 있다. 제1 윈도우 레퍼런스(WD1)는 예를 들어, 유닛 인터벌(UI)만큼의 시간(L1)동안 활성화 될 수 있다. 이어서, 상기 임베디드 신호 다음에 트랜지션이 발생하는 경우, 타입 디텍터(110)는 상기 트랜지션과 동일한 순간에 라이징 에지를 갖는 제1 레퍼런스 클럭(RCLK_T1) 을 발생시킬 수 있다. 제1 레퍼런스 클럭(RCLK_T1)은 일정시간이 지난 후에 폴링 클럭(CLK_FALL)이 발생하는 경우, 폴링 에지를 가질 수 있다. 상기 폴링 클럭(CLK_FALL)은 데이터 패킷의 중간에 발생할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. The type detector 110 may classify a first or second type data packet according to a position of a transition included in the embedded signal or a transition immediately following the embedded signal. For example, the type detector 110 uses the first window reference WD1 received from the window generator 120 to check whether a transition appears after the embedded signal. The first window reference WD1 may be activated so that a transition immediately following the embedded signal is centered. The first window reference WD1 may be activated, for example, for a time L1 equal to the unit interval UI. Subsequently, when a transition occurs after the embedded signal, the type detector 110 may generate a first reference clock RCLK_T1 having a rising edge at the same moment as the transition. The first reference clock RCLK_T1 may have a falling edge when the polling clock CLK_FALL occurs after a predetermined time elapses. The polling clock CLK_FALL may occur in the middle of a data packet. However, the present invention is not limited thereto.

마찬가지로, 타입 디텍터(110)는 윈도우 제네레이터(120)에서 수신한 제2 윈도우 레퍼런스(WD2)를 이용하여, 임베디드 신호 내에 트랜지션이 나타나는지 여부를 검사한다. 제2 윈도우 레퍼런스(WD2)는 임베디드 신호 내에 포함된 트랜지션이 중앙에 오도록 활성화(enable)될 수 있다. 제2 윈도우 레퍼런스(WD2)는 제1 윈도우 레퍼런스(WD1)와 마찬가지로, 유닛 인터벌(UI)만큼의 시간(L2)동안 활성화 될 수 있다. 이어서, 상기 임베디드 신호 내에 트랜지션이 발생하는 경우, 타입 디텍터(110)는 상기 트랜지션과 동일한 순간에 라이징 에지를 갖는 제2 레퍼런스 클럭(RCLK_T2)을 발생시킬 수 있다. 제2 레퍼런스 클럭(RCLK_T2)은 일정시간이 지난 후에 폴링 클럭(CLK_FALL)이 발생하는 경우, 폴링 에지를 가질 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.Similarly, the type detector 110 uses the second window reference WD2 received from the window generator 120 to check whether a transition appears in the embedded signal. The second window reference WD2 may be activated so that a transition included in the embedded signal is centered. Like the first window reference WD1, the second window reference WD2 may be activated for a time L2 equal to the unit interval UI. Subsequently, when a transition occurs in the embedded signal, the type detector 110 may generate a second reference clock RCLK_T2 having a rising edge at the same moment as the transition. The second reference clock RCLK_T2 may have a falling edge when the polling clock CLK_FALL occurs after a predetermined time elapses. However, the present invention is not limited thereto.

윈도우 제네레이터(120)는 멀티 페이즈 클럭(multi phase clock)을 입력받고, 상기 데이터 패킷의 타입을 결정하는데 이용되는 서로 다른 제1 및 제2 윈도우 레퍼런스(WD1, WD2)를 상기 타입 디텍터(110)에 제공할 수 있다. 또한, 윈도우 제네레이터(120)는 제1 및 제2 윈도우 레퍼런스(WD1, WD2)를 생성하는데 제1 또는 제2 타입 데이터 패킷을 이용할 수 있다. 멀티 페이즈 클럭(Ф1~N)은 데이터 패킷의 샘플링 타이밍에 대한 정보를 포함할 수 있다. The window generator 120 receives a multi-phase clock and transfers different first and second window references WD1 and WD2 used to determine the type of the data packet to the type detector 110. Can provide. Also, the window generator 120 may use the first or second type data packet to generate the first and second window references WD1 and WD2. The multi-phase clock (Ф1 to N) may include information on the sampling timing of the data packet.

앞에서 간략하게 설명하였듯이, 제1 윈도우 레퍼런스(WD1)는 제1 시간(L1) 동안 활성될 수 있고, 제2 윈도우 레퍼런스(WD2)는 제2 시간(L2) 동안 활성될 수 있다. 제1 윈도우 레퍼런스(WD1)가 활성화되는 시간은 제1 윈도우 레퍼런스(WD1)가 활성화되는 시간과 겹치지 않을 수 있다. 제1 시간(L1)과 제2 시간(L2)은 동일할 수 있고, 유닛 인터벌(UI)의 시간을 가질 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. As briefly described above, the first window reference WD1 may be activated during a first time L1, and the second window reference WD2 may be activated during a second time L2. The time when the first window reference WD1 is activated may not overlap with the time when the first window reference WD1 is activated. The first time (L1) and the second time (L2) may be the same, and may have a unit interval (UI) time. However, the present invention is not limited thereto.

제1 윈도우 레퍼런스(WD1)는 제1 타입 데이터 패킷에 포함된 임베디드 신호 바로 다음에 나타나는 트랜지션이 중앙에 오도록 활성화(enable)될 수 있다. 마찬가지로, 제2 윈도우 레퍼런스(WD2)는 제2 타입 데이터 패킷에 포함된 임베디드 신호 내의 트랜지션이 중앙에 오도록 활성화(enable)될 수 있다. 즉, 제1 또는 제2 윈도우 레퍼런스(WD2)는 제1 시간(L1) 또는 제2 시간(L2) 동안 트랜지션이 발생되는지 여부를 판단하는데 이용될 수 있다.The first window reference WD1 may be activated so that a transition immediately following an embedded signal included in the first type data packet is centered. Likewise, the second window reference WD2 may be activated so that a transition in the embedded signal included in the second type data packet is centered. That is, the first or second window reference WD2 may be used to determine whether a transition occurs during the first time L1 or the second time L2.

버퍼(150)는 상기 타입 디텍터(110)에서 출력된 상기 제1 레퍼런스 클럭(RCLK_T1)을 제1 인터벌 동안 지연시키고, 상기 제2 레퍼런스 클럭(RCLK_T2)을 상기 제1 인터벌과 다른 제2 인터벌 동안 지연시킬 수 있다.The buffer 150 delays the first reference clock RCLK_T1 output from the type detector 110 during a first interval, and delays the second reference clock RCLK_T2 during a second interval different from the first interval. I can make it.

구체적으로, 상기 버퍼(150)는 제1 버퍼(152)와 제2 버퍼(154)를 포함할 수 있다. Specifically, the buffer 150 may include a first buffer 152 and a second buffer 154.

제1 버퍼(152)는 상기 유닛 인터벌(UI)의 절반만큼 신호를 지연시키는 한 개의 지연 버퍼(150)를 포함할 수 있다. 제1 버퍼(152)는 상기 타입 디텍터(110)에서 출력된 상기 제1 레퍼런스 클럭(RCLK_T1)을 제1 인터벌 동안 지연시킬 수 있다. 제1 인터벌은 유닛 인터벌(UI)의 절반에 해당할 수 있다. 이를 통해, 타입 디텍터(110)에서 출력된 제1 레퍼런스 클럭(RCLK_T1)은 데이터 패킷의 첫번째 비트의 중앙에서 라이징 에지가 발생하도록 지연될 수 있다.The first buffer 152 may include one delay buffer 150 delaying the signal by half of the unit interval UI. The first buffer 152 may delay the first reference clock RCLK_T1 output from the type detector 110 for a first interval. The first interval may correspond to half of the unit interval (UI). Through this, the first reference clock RCLK_T1 output from the type detector 110 may be delayed so that a rising edge occurs at the center of the first bit of the data packet.

제2 버퍼(154)는 3개의 상기 지연 버퍼를 포함할 수 있다. 제2 버퍼(154)는 상기 타입 디텍터(110)에서 출력된 상기 제2 레퍼런스 클럭(RCLK_T2)을 상기 제2 인터벌 동안 지연시킬 수 있다. 제2 버퍼(154)는 상기 타입 디텍터(110)에서 출력된 상기 제2 레퍼런스 클럭(RCLK_T2)을 제2 인터벌 동안 지연시킬 수 있다. 상기 제2 인터벌은 상기 제1 인터벌보다 상기 유닛 인터벌(UI)만큼 더 크게 형성될 수 있다. 예를 들어, 상기 제2 인터벌은 상기 제1 인터벌보다 상기 유닛 인터벌(UI)만큼 더 크게 형성될 수 있다. 즉, 제2 인터벌은 유닛 인터벌(UI)의 1.5배에 해당할 수 있다. 이를 통해, 타입 디텍터(110)에서 출력된 제2 레퍼런스 클럭(RCLK_T2)은 데이터 패킷의 첫번째 비트의 중앙에서 라이징 에지가 발생하도록 지연될 수 있다.The second buffer 154 may include the three delay buffers. The second buffer 154 may delay the second reference clock RCLK_T2 output from the type detector 110 during the second interval. The second buffer 154 may delay the second reference clock RCLK_T2 output from the type detector 110 for a second interval. The second interval may be formed larger by the unit interval (UI) than the first interval. For example, the second interval may be formed larger by the unit interval (UI) than the first interval. That is, the second interval may correspond to 1.5 times the unit interval (UI). Through this, the second reference clock RCLK_T2 output from the type detector 110 may be delayed so that a rising edge occurs at the center of the first bit of the data packet.

멀티플렉서(160)는 상기 지연된 제1 레퍼런스 클럭(RCLK_T1) 및 제2 레퍼런스 클럭(RCLK_T2)을 통합하여 레퍼런스 클럭(RCLK)을 출력할 수 있다. 즉, 유닛인터벌의 절반만큼 지연된 제1 레퍼런스 클럭(RCLK_T1)과, 유닛인터벌의 1.5배만큼 지연된 제2 레퍼런스 클럭(RCLK_T2)를 이용하여 레퍼런스 클럭(RCLK)을 형성할 수 있다. 레퍼런스 클럭(RCLK)은 상기 데이터 패킷의 첫번째 비트의 중앙에서 라이징 에지가 발생한다. 레퍼런스 클럭(RCLK)의 주기(T1~T3)는 상기 데이터 패킷의 길이와 동일할 수 있다. 레퍼런스 클럭(RCLK)의 폴링 에지는 제1 또는 제2 레퍼런스 클럭(RCLK_T2)에 관계없이 한 주기의 중앙에서 발생할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. The multiplexer 160 may output a reference clock RCLK by integrating the delayed first reference clock RCLK_T1 and the second reference clock RCLK_T2. That is, the reference clock RCLK may be formed by using the first reference clock RCLK_T1 delayed by half the unit interval and the second reference clock RCLK_T2 delayed by 1.5 times the unit interval. The reference clock RCLK generates a rising edge at the center of the first bit of the data packet. The periods T1 to T3 of the reference clock RCLK may be the same as the length of the data packet. The falling edge of the reference clock RCLK may occur at the center of one period regardless of the first or second reference clock RCLK_T2. However, the present invention is not limited thereto.

도 7을 참조하면, 타입 디텍터(110)에 입력된 데이터 패킷(IN)의 첫번째 데이터 패킷은 제1 타입의 데이터 패킷을 포함한다. 제1 타입 데이터 패킷은 9개의 비트로 구성되며, 임베디드 신호는 마지막 2비트에 존재한다, 첫번째 데이터 패킷의 임베디드 신호(E1)는 2비트의 시간동안 일정하게 유지되고, 임베디드 신호가 끝나는 직후에 트랜지션이 제1 윈도우 레퍼런스(WD1)가 활성화된 기간 내에 발생한다. 이어서, 타입 디텍터(110)는 제1 레퍼런스 클럭(RCLK_T1)(CLK_T1)에 라이징 에지를 발생시킨다. 이어서, 버퍼(150)는 유닛 인터벌(UI)의 절반만큼 제1 레퍼런스 클럭(RCLK_T1)를 지연시키고, 이는 타입 디텍터(110)에서 출력되는 레퍼런스 클럭(RCLK)에 반영될 수 있다. Referring to FIG. 7, a first data packet of a data packet IN input to the type detector 110 includes a data packet of a first type. The first type data packet is composed of 9 bits, and the embedded signal exists in the last 2 bits. The embedded signal (E1) of the first data packet is kept constant for 2 bits, and the transition is completed immediately after the embedded signal ends. It occurs within a period in which the first window reference WD1 is activated. Subsequently, the type detector 110 generates a rising edge on the first reference clock RCLK_T1 (CLK_T1). Subsequently, the buffer 150 delays the first reference clock RCLK_T1 by half of the unit interval UI, and this may be reflected in the reference clock RCLK output from the type detector 110.

제1 타입 데이터 패킷에 이어서, 제2 타입 데이터 패킷이 입력되고, 임베디드 신호(E2)는 트랜지션을 포함한다. 따라서, 제2 타입 데이터 패킷의 일곱번째 비트와 여덟번째 비트는 동일한 값을 가지므로 2비트의 기간동안 값이 일정하게 유지될 수 있다. 이어서 아홉번째 비트는 트랜지션된 일곱번째 비트의 값을 가질 수 있다. 따라서, 임베디드 신호(E2)는 트랜지션을 포함할 수 있다. 상기 트랜지션은 제2 윈도우 레퍼런스(WD2)가 활성화된 기간 내에 발생한다. 이어서, 타입 디텍터(110)는 제2 레퍼런스 클럭(RCLK_T2)에 라이징 에지를 발생시킨다. 이어서, 버퍼(150)는 유닛 인터벌(UI)의 1.5배만큼 제2 레퍼런스 클럭(RCLK_T2)를 지연시키고, 이는 타입 디텍터(110)에서 출력되는 레퍼런스 클럭(RCLK)에 반영될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. Following the first type data packet, a second type data packet is input, and the embedded signal E2 includes a transition. Accordingly, since the seventh bit and the eighth bit of the second type data packet have the same value, the value can be kept constant for a period of two bits. Subsequently, the ninth bit may have a value of the seventh bit that has been transitioned. Accordingly, the embedded signal E2 may include a transition. The transition occurs within a period in which the second window reference WD2 is activated. Subsequently, the type detector 110 generates a rising edge on the second reference clock RCLK_T2. Subsequently, the buffer 150 delays the second reference clock RCLK_T2 by 1.5 times the unit interval UI, which may be reflected in the reference clock RCLK output from the type detector 110. However, the present invention is not limited thereto.

이를 통해, 레퍼런스 클럭(RCLK)의 라이징 에지는 상기 데이터 패킷의 비트와 비트 사이에서 발생하는 것이 아닌, 데이터 패킷에 포함된 비트의 중앙에서 발생할 수 있다. 즉, 상기 유닛 인터벌(UI)의 절반의 배수만큼 레퍼런스 클럭(RCLK)을 지연시킬 수 있다.Through this, the rising edge of the reference clock RCLK may not occur between the bits of the data packet and may occur at the center of the bit included in the data packet. That is, the reference clock RCLK may be delayed by a multiple of half of the unit interval UI.

도 8은 본 발명의 다른 실시예에 따른 디스플레이 구동 회로를 설명하기 위한 블럭도이다. 도 9는 본 발명의 다른 실시예에 따른 디스플레이 구동 회로의 동작을 설명하기 위한 타이밍도이다. 설명의 편의를 위하여, 이하에서는 앞서 설명한 실시예와 동일한 사항에 대해서는 중복된 설명을 생략하고 차이점을 중심으로 설명하도록 한다.8 is a block diagram illustrating a display driving circuit according to another exemplary embodiment of the present invention. 9 is a timing diagram illustrating an operation of a display driving circuit according to another exemplary embodiment of the present invention. For convenience of description, hereinafter, redundant descriptions of the same matters as those of the above-described embodiment will be omitted, and differences will be mainly described.

도 8 및 도 9를 참조하면, 본 발명의 다른 실시예에 따른 디스플레이 구동 회로(2)는 클럭 복원부(100), 지연 고정 루프(200), 샘플러(300), 바이어스 제네레이터(400)를 포함할 수 있다. 8 and 9, a display driving circuit 2 according to another embodiment of the present invention includes a clock recovery unit 100, a delay locked loop 200, a sampler 300, and a bias generator 400. can do.

본 발명의 다른 실시예에 따른 디스플레이 구동 회로(2)에 포함된 클럭 복원부(100)는 도 6 및 도 7을 참조하여 설명한 본 발명의 일 실시예에 따른 클럭 복원부(100)와 실질적으로 동일하게 동작할 수 있다. 이하에서는 하나의 데이터 패킷이 9개의 비트를 포함하는 것을 예를 들어 설명하도록 한다. The clock recovery unit 100 included in the display driving circuit 2 according to another embodiment of the present invention is substantially similar to the clock recovery unit 100 according to an embodiment of the present invention described with reference to FIGS. 6 and 7. It can operate the same. Hereinafter, it will be described that one data packet includes 9 bits.

지연 고정 루프(200)는 클럭 복원부(100)로부터 상기 레퍼런스 클럭(RCLK)을 입력받고, 멀티 페이즈 클럭(Ф1~9)을 생성할 수 있다. The delay locked loop 200 may receive the reference clock RCLK from the clock recovery unit 100 and generate multi-phase clocks φ1 to 9.

지연 고정 루프(200)는 위상 비교기(210)(Phase Detector; PD), 카운터(220)(Counter), 디지털 아날로그 컨버터(230)(Digital Analog Convertor; DAC), 락 디텍터(240)(Lock Detector; LD), VCDL(Voltage Controled Delay Line)를 포함할 수 있다.The delay locked loop 200 includes a phase comparator 210 (Phase Detector; PD), a counter 220 (Counter), a digital analog converter 230 (Digital Analog Convertor; DAC), and a lock detector 240 (Lock Detector; LD) and VCDL (Voltage Controled Delay Line).

위상 비교기(210)는 레퍼런스 클럭(RCLK)과 VCDL로부터 하나의 데이터 패킷에 포함된 비트수만큼 지연된 출력 신호(Ф9)를 입력받을 수 있다. 위상 비교기(210)는 입력받은 두개의 신호간의 위상 차이를 비교하여 업 시그널(UP) 또는 다운 시그널(DN)을 출력할 수 있다. 예를 들어, 레퍼런스 클럭(RCLK)이 VCDL의 출력 신호(Ф9)보다 위상이 빠른 경우 업 시그널(UP)을 발생시키고, 레퍼런스 클럭(RCLK)이 VCDL의 출력 신호(Ф9)보다 위상이 느린 경우 업 시그널(UP)을 발생시킬 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. The phase comparator 210 may receive an output signal φ9 delayed by the number of bits included in one data packet from the reference clock RCLK and VCDL. The phase comparator 210 may output an up signal UP or a down signal DN by comparing a phase difference between two input signals. For example, if the reference clock (RCLK) is in phase faster than the VCDL output signal (Ф9), an up signal (UP) is generated, and if the reference clock (RCLK) is in phase slower than the VCDL output signal (Ф9), It can generate a signal (UP). However, the present invention is not limited thereto.

카운터(220)와 디지털 아날로그 컨버터(230)는 위상 비교기(210)로부터 업 시그널(UP)이 입력되는 경우, 제1 바이어스(BIAS1)의 전압을 높이고, 다운 시그널(DN)이 입력되는 경우, 제1 바이어스(BIAS1)의 전압을 낮출 수 있다. 상기 제1 바이어스(BIAS1)는 VCDL에 포함된 복수의 버퍼(150)에 공급될 수 있다.The counter 220 and the digital-to-analog converter 230 increase the voltage of the first bias BIAS1 when the up signal UP is input from the phase comparator 210, and when the down signal DN is input, 1 The voltage of the bias (BIAS1) can be lowered. The first bias BIAS1 may be supplied to the plurality of buffers 150 included in the VCDL.

VCDL은 데이터 패킷의 비트수만큼의 버퍼(150)를 포함할 수 있다. 예를 들어, 데이터 패킷은 9개의 버퍼(150)를 포함할 수 있다. 각 버퍼(150)의 출력은 다른 버퍼(150)의 입력에 연결될 수 있고, 각각의 버퍼(150)는 제1 바이어스(BIAS1)에 의해 제어될 수 있다. 각 버퍼(150)는 유닛 인터벌(UI)만큼 신호를 지연시킬 수 있다. 예를 들어, 레퍼런스 클럭(RCLK)이 하나의 버퍼(150)를 통과하는 경우, 제1 페이즈 클럭(Ф1)이 생성되고, 레퍼런스 클럭(RCLK)이 2개의 버퍼(150)를 통과하는 경우, 제2 페이즈 클럭(Ф2)이 생성될 수 있다. 따라서, VCDL은 데이터 패킷의 비트수만큼의 멀티 페이즈 클럭(Ф1~9)을 생성할 수 있다. The VCDL may include a buffer 150 equal to the number of bits of the data packet. For example, the data packet may include 9 buffers 150. The output of each buffer 150 may be connected to an input of another buffer 150, and each buffer 150 may be controlled by a first bias BIAS1. Each buffer 150 may delay a signal by a unit interval (UI). For example, when the reference clock RCLK passes through one buffer 150, the first phase clock Ф1 is generated, and when the reference clock RCLK passes through the two buffers 150, the A two-phase clock (Ф2) can be generated. Accordingly, the VCDL can generate multi-phase clocks (Ф1 to 9) equal to the number of bits of the data packet.

상기 멀티 페이즈 클럭(Ф1~9)은 레퍼런스 클럭(RCLK)을 기준으로 순차적으로 1비트의 간격에 해당하는 유닛 인터벌(UI)만큼 지연되도록 생성될 수 있다. 각각의 멀티 페이즈 클럭(Ф1~9)은 1비트 간격으로 지연되도록 생성될 수 있다. 생성된 멀티 페이즈 클럭(Ф1~9)은 데이터 패킷에서 데이터 신호를 샘플링하는데 이용될 수 있다. N개의 멀티 페이즈 클럭(Ф1~9)은 샘플러(300)에 전달된다. 또한, 멀티 페이즈 클럭(Ф1~9)의 일부는 상기 유닛 인터벌(UI)의 절반만큼 신호를 지연시키도록 상기 바이어스를 락킹하는 바이어스 제네레이터(400)에 제공될 수 있다. 또한, 멀티 페이즈 클럭(Ф1~9)의 일부는 클럭 복원부(100)의 윈도우 제네레이터(120)에 전달될 수 있다. 예를 들어, 제6 내지 제8 페이즈 클럭(Ф6~Ф8)은 윈도우 제네레이터(120)에 전달될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. The multi-phase clocks Ф1 to 9 may be sequentially generated to be delayed by a unit interval UI corresponding to an interval of 1 bit based on the reference clock RCLK. Each of the multi-phase clocks Ф1 to 9 may be generated to be delayed at 1-bit intervals. The generated multi-phase clocks φ1 to 9 may be used to sample a data signal from a data packet. N multi-phase clocks (Ф1 to 9) are transmitted to the sampler 300. In addition, some of the multi-phase clocks φ1 to 9 may be provided to the bias generator 400 that locks the bias so as to delay the signal by half of the unit interval UI. In addition, some of the multi-phase clocks φ1 to 9 may be transmitted to the window generator 120 of the clock recovery unit 100. For example, the sixth to eighth phase clocks φ6 to φ8 may be transmitted to the window generator 120. However, the present invention is not limited thereto.

락 디텍터(240)는 카운터(220)와 디지털 아날로그 컨버터(230) 사이의 입력을 입력받고, 지연 고정 루프(200)의 멀티 페이즈 클럭(Ф1~9)의 락킹 여부를 판단할 수 있다. 락 디텍터(240)는 락킹 여부에 따라, 타입 디텍터(110)의 동작 여부를 제어할 수 있다. 예를 들어, 멀티 페이즈 클럭(Ф1~9)의 락킹이 되지 않은 경우, 락 디텍터(240)는 타입 디텍터(110)가 동작하지 못하게 한다. 타입 디텍터(110)로 입력된 데이터 패킷은 제1 라인를 통하여 지연 고정 루프(200)로 입력될 수 있다. 이어서, 반복된 동작에 의해 지연 고정 루프(200)의 멀티 페이즈 클럭(Ф1~9)의 락킹이 되는 경우, 락 디텍터(240)는 타입 디텍터(110)가 정상적으로 동작하도록 신호를 보낸다. 타입 디텍터(110)는 상기 락 디텍터(240)의 동작 신호가 입력되는 경우, 상기 데이터 패킷의 타입에 따라 상기 제1 또는 제2 레퍼런스 클럭(RCLK_T1, RCLK_T2)을 출력할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.The lock detector 240 may receive an input between the counter 220 and the digital-to-analog converter 230 and determine whether the multi-phase clocks φ1 to 9 of the delay locked loop 200 are locked. The lock detector 240 may control whether the type detector 110 is operated according to whether or not the lock is locked. For example, when the multi-phase clocks φ1 to 9 are not locked, the lock detector 240 prevents the type detector 110 from operating. The data packet input to the type detector 110 may be input to the delay locked loop 200 through the first line. Subsequently, when the multi-phase clocks φ1 to 9 of the delay locked loop 200 are locked by the repeated operation, the lock detector 240 transmits a signal so that the type detector 110 operates normally. When the operation signal of the lock detector 240 is input, the type detector 110 may output the first or second reference clocks RCLK_T1 and RCLK_T2 according to the type of the data packet. However, the present invention is not limited thereto.

샘플러(300)는 상기 멀티 페이즈 클럭(Ф1~9)을 이용하여 상기 데이터 패킷에서 복수의 데이터 신호를 추출할 수 있다. 샘플러(300)는 복수의 플립플롭(310)을 포함할 수 있다. 예를 들어, 샘플러(300)는 데이터 패킷에 포함된 비트 수만큼의 플립 플롭을 포함할 수 있다. 지연 고정 루프(200)에서 발생된 멀티 페이즈 클럭(Ф1~9)은 각각의 플립플롭(310)에 하나씩 입력될 수 있다. 각각의 플립플롭(310)은 지연 고정 루프(200)를 통과하면서 발생하는 지연시간이 반영된 데이터 패킷의 신호(IN_D)가 입력될 수 있다. 각각의 플립플롭(310)은 입력된 멀티 페이즈 신호를 이용하여, 상기 멀티 페이즈 신호의 라이징 에지 타이밍에 입력된 데이터 패킷을 샘플링 할 수 있다. 이를 통해, 하나의 플립플롭(310)은 데이터 패킷 중 하나의 비트에 대한 값을 샘플링 할 수 있다. 도 9를 참조하면 9개의 플립플롭(310)은 9개의 멀티 페이즈 클럭(Ф1~9)을 이용하여 9개의 신호를 추출할 수 있다. 이중에서, 1~7번째 신호는 데이터 신호(RDATA 7:1)를 샘플링한 값이고, 8, 9번째 신호는 임베디드 신호를 샘플링한 값이다.The sampler 300 may extract a plurality of data signals from the data packet by using the multi-phase clocks φ1 to 9. The sampler 300 may include a plurality of flip-flops 310. For example, the sampler 300 may include as many flip-flops as the number of bits included in the data packet. The multi-phase clocks φ1 to 9 generated in the delay locked loop 200 may be input one by one to each flip-flop 310. Each flip-flop 310 may input a signal IN_D of a data packet reflecting a delay time generated while passing through the delay locked loop 200. Each flip-flop 310 may sample a data packet input at a rising edge timing of the multi-phase signal by using the input multi-phase signal. Through this, one flip-flop 310 may sample a value for one bit of the data packet. Referring to FIG. 9, nine flip-flops 310 may extract nine signals using nine multi-phase clocks Φ1 to 9. Among them, signals 1 to 7 are values obtained by sampling the data signal (RDATA 7:1), and signals 8 and 9 are values obtained by sampling embedded signals.

샘플러(300)는 상기 데이터 패킷에 포함된 상기 임베디드 신호로부터 1비트의 데이터 신호를 추출하는 로직를 포함할 수 있다. 예를 들어, 샘플러(300)는 2비트의 임베디드 신호를 입력받는 익스클루시브 오아 게이트(320)(Exclusive OR Gate)를 포함할 수 있다. 즉, 상기 익스클루시브 오아 게이트(320) 8, 9번째 플립플롭(318, 319)의 신호를 입력받는다. 이어서, 상기 익스클루시브 오아 게이트(320)는 8, 9번째 신호가 동일한 값을 갖는 경우, '1'을 출력하고, 8, 9번째 신호가 다른 값을 갖는 경우, '0'을 출력할 수 있다. 익스클루시브 오아 게이트(320)에서 출력된 값은 기준 비트의 값이 될 수 있다. 즉, 임베디드 신호로부터 8번째 데이터 신호(RDATA 8)에 해당하는 기준 비트의 값을 추출할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니고, 익스클루시브 오아 게이트(320) 외에 다른 로직이 이용될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니고, 샘플러(300)는 상기 멀티 페이즈 클럭(Ф1~9)의 N 번째 신호와 N+1 번째 신호를 이용하여 상기 임베디드 신호로부터 상기 1 비트의 데이터 신호를 추출하고, 상기 추출된 데이터 신호를 포함하는 N개의 데이터 신호를 출력할 수 있다.The sampler 300 may include logic for extracting a 1-bit data signal from the embedded signal included in the data packet. For example, the sampler 300 may include an exclusive OR gate 320 that receives a 2-bit embedded signal. That is, signals from the 8th and 9th flip-flops 318 and 319 of the exclusive OR gate 320 are received. Subsequently, the exclusive OR gate 320 may output '1' when the 8th and 9th signals have the same value, and '0' when the 8th and 9th signals have different values. have. The value output from the exclusive OR gate 320 may be a value of a reference bit. That is, the value of the reference bit corresponding to the eighth data signal RDATA 8 may be extracted from the embedded signal. However, the present invention is not limited thereto, and logic other than the exclusive OR gate 320 may be used. However, the present invention is not limited thereto, and the sampler 300 extracts the 1-bit data signal from the embedded signal using the N-th signal and the N+1-th signal of the multi-phase clock (Ф1 to 9). And, it is possible to output N data signals including the extracted data signals.

또한, 디스플레이 구동 회로(2)는 바이어스 제네레이터(400)를 더 포함할 수 있다. In addition, the display driving circuit 2 may further include a bias generator 400.

바이어스 제네레이터(400)는 위상 비교기(410), 카운터(420), 디지털 아날로그 컨버터(430), 버퍼(440)를 포함할 수 있다. 바이어스 제네레이터(400)의 위상 비교기(410), 카운터(420), 디지털 아날로그 컨버터(430)는 지연 고정 루프(200)의 위상 비교기(210), 카운터(220), 디지털 아날로그 컨버터(230)는와 실질적으로 동일하게 동작할 수 있다. 이하에서는 지연 고정 루프(200)와의 차이점을 위주로 설명하도록 한다.The bias generator 400 may include a phase comparator 410, a counter 420, a digital to analog converter 430, and a buffer 440. The phase comparator 410, the counter 420, and the digital-to-analog converter 430 of the bias generator 400 are substantially equal to the phase comparator 210, the counter 220, and the digital-to-analog converter 230 of the delay locked loop 200. It can be operated in the same way. Hereinafter, differences from the delay locked loop 200 will be mainly described.

위상 비교기(410)는 지연 고정 루프(200)의 VCDL의 버퍼 중에서 어떤 특정 버퍼의 입력(예를 들어, Ф2) 및 출력(예를 들어, Ф3)의 신호를 각각 입력받을 수 있다. 다만, 특정 버퍼(440)의 입력(예를 들어, Ф2)에 대한 신호는 버퍼(440)를 통과하여 위상 비교기(410)에 입력될 수 있다.The phase comparator 410 may receive signals of an input (eg, φ2) and an output (eg, φ3) of a specific buffer among the VCDL buffers of the delay locked loop 200, respectively. However, a signal for an input (eg, ?2) of a specific buffer 440 may pass through the buffer 440 and be input to the phase comparator 410.

상기 버퍼(440)는 유닛 인터벌(UI)의 절반만큼 신호를 지연시키는 지연 버퍼(440)를 두개 포함할 수 있다. 상기 지연 버퍼(440)는 클럭 복원부(100)의 버퍼(440)와 마찬가지로 제2 바이어스(BIAS2)에 의해 제어될 수 있다. 상기 바이어스 제네레이터(400)는 클럭 복원부(100)에 포함된 상기 지연 버퍼(440)가 상기 유닛 인터벌(UI)의 절반만큼 신호를 지연시키도록 상기 바이어스를 락킹할 수 있다. The buffer 440 may include two delay buffers 440 that delay a signal by half of the unit interval UI. Like the buffer 440 of the clock recovery unit 100, the delay buffer 440 may be controlled by a second bias BIAS2. The bias generator 400 may lock the bias so that the delay buffer 440 included in the clock recovery unit 100 delays a signal by half of the unit interval UI.

구체적으로, 상기 위상 비교기(410)는 버퍼(440)에 의해 지연된 입력 신호(예를 들어, Ф2)와 출력 신호(예를 들어, Ф3)의 위상 차이를 비교하여 업 시그널(UP) 또는 다운 시그널(DN)을 출력할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.Specifically, the phase comparator 410 compares the phase difference between the input signal (for example, φ2) and the output signal (for example, φ3) delayed by the buffer 440 to provide an up signal (UP) or a down signal. (DN) can be output. However, the present invention is not limited thereto.

카운터(420)와 디지털 아날로그 컨버터(430)는 위상 비교기(410)로부터 업 시그널(UP)이 입력되는 경우, 제2 바이어스(BIAS2)의 전압을 높이고, 다운 시그널(DN)이 입력되는 경우, 제2 바이어스(BIAS2)의 전압을 낮출 수 있다. 상기 제2 바이어스(BIAS2)는 클럭 복원부(100)의 제1 버퍼(152) 및 제2 버퍼((154)와, 바이어스 제네레이터(400)의 버퍼(440)에 입력될 수 있다. 이를 통해, 클럭 복원부(100)와 바이어스 제네레이터(400)에 포함된 지연 버퍼는 정확히 유닛 인터벌(UI)의 절반만큼 신호를 지연시킬 수 있다.The counter 420 and the digital-to-analog converter 430 increase the voltage of the second bias BIAS2 when the up signal UP is input from the phase comparator 410, and when the down signal DN is input, 2 The voltage of the bias (BIAS2) can be lowered. The second bias BIAS2 may be input to the first buffer 152 and the second buffer 154 of the clock recovery unit 100 and the buffer 440 of the bias generator 400. Through this, The delay buffer included in the clock recovery unit 100 and the bias generator 400 may delay signals by exactly half of the unit interval UI.

이와 같은 디스플레이 구동 회로(2)의 구성은 지연 고정 루프(200)의 지연 버퍼의 수를 최소하여 저전력 및 면적 감소의 효과를 발생시킬 수 있다. 또한, 지연 버퍼의 수를 감소시킴으로써, 고속 동작에 유리할 수 있다. Such a configuration of the display driving circuit 2 minimizes the number of delay buffers in the delay lock loop 200, thereby reducing power consumption and reducing area. Further, by reducing the number of delay buffers, it can be advantageous for high-speed operation.

도 10은 본 발명의 몇몇 실시예에 따른 디스플레이 모듈을 나타낸 도면이다. 10 is a diagram illustrating a display module according to some embodiments of the present invention.

도 10을 참조하면, 디스플레이 모듈(2000)은 디스플레이 장치(2100), 편광판(2200) 및 윈도우 글라스(2301)를 구비할 수 있다. 디스플레이 장치(2100)는 디스플레이 패널(2110), 인쇄 기판(2120) 및 디스플레이 구동 칩(2130)을 구비한다. Referring to FIG. 10, the display module 2000 may include a display device 2100, a polarizing plate 2200, and a window glass 2301. The display apparatus 2100 includes a display panel 2110, a printed board 2120, and a display driving chip 2130.

윈도우 글라스(2301)는 일반적으로 아크릴이나 강화유리 등의 소재로 제작되어, 외부 충격이나 반복적인 터치에 의한 긁힘으로부터 디스플레이 모듈(2000)을 보호한다. 편광판(2200)은 디스플레이 패널(2110)의 광학적 특성을 좋게 하기 위하여 구비될 수 있다. 디스플레이 패널(2110)은 인쇄 기판(2120) 상에 투명 전극으로 패터닝되어 형성된다. 디스플레이 패널(2110)은 프레임을 표시하기 위한 복수의 화소 셀들을 포함한다. 일 실시예에 따르면 디스플레이 패널(2110)은 유기발광 다이오드 패널일 수 있다. 각 화소 셀에는 전류의 흐름에 대응하여 빛을 발광하는 유기발광 다이오드를 포함한다. 그러나 이에 제한되는 것은 아니고, 디스플레이 패널(2110)은 다양한 종류의 디스플레이 소자들을 포함할 수 있다. 예컨대, 디스플레이 패널(2110)은 LCD(Liquid Crystal Display), ECD(Electrochromic Display), DMD(Digital Mirror Device), AMD(Actuated Mirror Device), GLV(Grating Light Value), PDP(Plasma Display Panel), ELD(Electro Luminescent Display), LED(Light Emitting Diode) 디스플레이, VFD(Vacuum Fluorescent Display) 중 하나 일 수 있다. The window glass 2301 is generally made of a material such as acrylic or tempered glass, and protects the display module 2000 from scratches caused by external impacts or repeated touches. The polarizing plate 2200 may be provided to improve the optical characteristics of the display panel 2110. The display panel 2110 is formed by patterning a transparent electrode on the printed board 2120. The display panel 2110 includes a plurality of pixel cells for displaying a frame. According to an embodiment, the display panel 2110 may be an organic light emitting diode panel. Each pixel cell includes an organic light emitting diode that emits light in response to a current flow. However, the present disclosure is not limited thereto, and the display panel 2110 may include various types of display devices. For example, the display panel 2110 includes a Liquid Crystal Display (LCD), Electrochromic Display (ECD), Digital Mirror Device (DMD), Actuated Mirror Device (AMD), Grating Light Value (GLV), Plasma Display Panel (PDP), ELD. It may be one of (Electro Luminescent Display), Light Emitting Diode (LED) display, and Vacuum Fluorescent Display (VFD).

디스플레이 구동 칩(2130)은 전술한 디스플레이 구동 회로를 포함할 수 있다. 본 실시예에서는 하나의 칩으로 도시되었으나, 이에 제한되는 것은 아니다. 복수의 구동 칩이 장착될 수 있다. 또한, 유리 소재의 인쇄 기판(2120) 상에 COG(Chip On Glass) 형태로 실장될 수 있다. 그러나, 이는 일 실시예일 뿐, 디스플레이 구동 칩(213O)은 COF(Chip on Film), COB(chip on board) 등과 같이 다양한 형태로 실장될 수 있다. The display driving chip 2130 may include the above-described display driving circuit. Although illustrated as one chip in the present embodiment, the present invention is not limited thereto. A plurality of driving chips may be mounted. In addition, it may be mounted on the printed substrate 2120 made of glass in the form of a chip on glass (COG). However, this is only an example, and the display driving chip 213O may be mounted in various forms such as a chip on film (COF) and a chip on board (COB).

디스플레이 모듈(2000)은 터치 패널(2300) 및 터치 컨트롤러(2400)을 더 포함할 수 있다. 터치 패널(2300)은 유리기판이나 PET(Polyethylene Terephthlate) 필름 위에 ITO(Indium Tin Oxide)와 같은 투명 전극으로 패터닝되어 형성된다. 터치 컨트롤러(2400)는 터치 패널(2300)상의 터치 발생을 감지하여 터치 좌표를 계산하여 호스트(미도시)로 전달한다. 터치 컨트롤러(2400)는 디스플레이 구동 칩(2130)과 하나의 반도체 칩에 집적될 수도 있다.The display module 2000 may further include a touch panel 2300 and a touch controller 2400. The touch panel 2300 is formed by patterning a transparent electrode such as indium tin oxide (ITO) on a glass substrate or a polyethylene terephthlate (PET) film. The touch controller 2400 detects the occurrence of a touch on the touch panel 2300, calculates the touch coordinates, and transmits it to a host (not shown). The touch controller 2400 may be integrated into the display driving chip 2130 and one semiconductor chip.

도 11은 본 발명의 몇몇 실시예에 따른 디스플레이 시스템을 나타낸 도면이다. 11 is a diagram illustrating a display system according to some embodiments of the present invention.

도 11을 참조하면, 디스플레이 시스템(3000)은 시스템 버스(3500)에 전기적으로 연결되는 프로세서(3100), 디스플레이 장치(3200), 주변 장치(3300) 및 메모리(3400)를 포함할 수 있다. Referring to FIG. 11, the display system 3000 may include a processor 3100 electrically connected to a system bus 3500, a display device 3200, a peripheral device 3300, and a memory 3400.

프로세서(3100)는 주변 장치(3300), 메모리(3400) 및 디스플레이 장치(3200)의 데이터의 입출력을 제어하며, 상기 장치들간에 전송되는 영상 데이터 의 이미지 처리를 수행할 수 있다. The processor 3100 controls input/output of data from the peripheral device 3300, the memory 3400, and the display device 3200, and may perform image processing of image data transmitted between the devices.

디스플레이 장치(3200)는 패널(3210) 및 구동 회로(3220)를 포함하며, 시스템 버스(3500)를 통해 인가된 영상 데이터들을 구동 회로(3220) 내부에 포함된 프레임 메모리에 저장하였다가 패널(3210)에 디스플레이한다. 디스플레이 장치(3200)는 도 1의 디스플레이 장치일 수 있다. 따라서, 프로세서(3100)와 비동기되어 동작함으로써, 프로세서(3100)의 시스템적인 부담을 줄일 수 있다.The display device 3200 includes a panel 3210 and a driving circuit 3220, and stores image data applied through the system bus 3500 in a frame memory included in the driving circuit 3220 and then stores the panel 3210. ) To display. The display device 3200 may be the display device of FIG. 1. Therefore, by operating asynchronously with the processor 3100, it is possible to reduce a systemic burden on the processor 3100.

주변 장치(3300)는 카메라, 스캐너, 웹캠 등 동영상 또는 정지 영상등을 전기적 신호로 변환하는 장치일 수 있다. 상기 주변 장치(3300)를 통하여 획득된 영상 데이터는 상기 메모리(3400)에 저장될 수 있고, 또는 실시간으로 상기 디스플레이 장치(3200)의 패널에 디스플레이 될 수 있다. The peripheral device 3300 may be a device that converts a moving image or still image, such as a camera, a scanner, or a webcam, into an electrical signal. Image data acquired through the peripheral device 3300 may be stored in the memory 3400 or may be displayed on a panel of the display device 3200 in real time.

메모리(3400)는 디램과 같은 휘발성 메모리 소자 및/또는 플래쉬 메모리와 같은 비휘발성 메모리 소자를 포함할 수 있다. 메모리(3400)는 DRAM, PRAM, MRAM, ReRAM, FRAM, NOR 플래시 메모리, NAND 플래쉬 메모리, 그리고 퓨전 플래시 메모리(예를 들면, SRAM 버퍼와 NAND 플래시 메모리 및 NOR 인터페이스 로직이 결합된 메모리) 등으로 구성될 수 있다. 메모리(3400)는 주변 장치(3300)로부터 획득된 영상 데이터를 저장하거나 또는 프로세서(3100)에서 처리된 영상 신호를 저장할 수 있다. The memory 3400 may include a volatile memory device such as a DRAM and/or a nonvolatile memory device such as a flash memory. The memory 3400 is composed of DRAM, PRAM, MRAM, ReRAM, FRAM, NOR flash memory, NAND flash memory, and fusion flash memory (e.g., memory in which SRAM buffer, NAND flash memory, and NOR interface logic are combined). Can be. The memory 3400 may store image data obtained from the peripheral device 3300 or may store an image signal processed by the processor 3100.

본 발명의 실시예에 따른 디스플레이 시스템(3000)은 스마트폰과 같은 모바일 전자 제품에 구비될 수 있다. 그러나 이에 제한되는 것은 아니다. 디스플레이 시스템(3000)은 영상을 표시하는 다양한 종류의 전자 제품에 구비될 수 있다.The display system 3000 according to an embodiment of the present invention may be provided in a mobile electronic product such as a smartphone. However, it is not limited thereto. The display system 3000 may be provided in various types of electronic products that display images.

도 12는 본 발명의 몇몇 실시예에 따른 디스플레이 장치가 탑재되는 다양한 전자 제품의 응용 예를 나타내는 도면이다. 12 is a diagram illustrating an application example of various electronic products on which a display device is mounted according to some embodiments of the present invention.

본 발명에 몇몇 실시예에 따른 디스플레이 장치(4000)는 다양한 전자 제품에 채용될 수 있다. 휴대폰(4100)에 채용될 수 있음을 물론이고, TV(4200), 은행의 현금 입출납을 자동적으로 대행하는 ATM기(4300), 엘리베이터(4400), 지하철 등에서 사용되는 티켓 발급기(4500), PMP(4600), e-book(4700), 네비게이션(4800) 등에 폭넓게 사용될 수 있다.The display device 4000 according to some embodiments of the present invention may be employed in various electronic products. Not only can it be employed in the mobile phone 4100, but also a TV 4200, an ATM machine 4300 that automatically handles depositing and disbursing cash at a bank, an elevator 4400, a ticket issuing machine 4500, PMP used in subways, etc. (4600), e-book (4700), navigation (4800) can be widely used.

본 발명에 몇몇 실시예에 따른 디스플레이 장치(4000)는 시스템의 프로세서와 비동기적으로 동작할 수 있다. 따라서, 프로세서의 구동 부담을 줄여 프로세서가 저전력 고속으로 동작할 수 있도록 함으로써 전자 제품의 기능을 향상 시킬 수 있다.The display device 4000 according to some embodiments of the present invention may operate asynchronously with the processor of the system. Accordingly, it is possible to improve the function of the electronic product by reducing the driving burden of the processor so that the processor can operate at low power and high speed.

이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.Although the embodiments of the present invention have been described with reference to the accompanying drawings, the present invention is not limited to the above embodiments, but may be manufactured in various different forms, and those skilled in the art to which the present invention pertains. It will be understood that the present invention can be implemented in other specific forms without changing the technical spirit or essential features of the present invention. Therefore, it should be understood that the embodiments described above are illustrative in all respects and not limiting.

100: 클럭 복원부 200: 지연 고정 루프
300: 샘플러 400: 바이어스 제네레이터100: clock recovery unit 200: delay locked loop
300: sampler 400: bias generator

Claims

A type detector that receives a data packet including a 2-bit embedded signal in which a clock signal is embedded in the data signal, and outputs different first and second reference clocks according to the type of the data packet. );
A window generator that receives a multi phase clock and provides different first and second window references used to determine the type of the data packet to the type detector;
A buffer for delaying the first reference clock output from the type detector for a first interval and delaying the second reference clock for a second interval different from the first interval; And
A display driving circuit comprising a multiplexer configured to output a reference clock by integrating the delayed first and second reference clocks.

The method of claim 1,
The data packet,
A first type data packet in which the embedded signal does not include a transition,
A display driving circuit in which the embedded signal includes a second type data packet including a transition.

The method of claim 2,
The embedded signal included in the first type data packet has a transitioned value of a signal immediately following the embedded signal,
The embedded signal included in the second type data packet includes a first bit identical to a signal appearing immediately before the embedded signal, and a second bit that is a transitioned signal of the first bit, and the first bit A display driving circuit prior to the second bit.

The method of claim 1,
The buffer,
A first buffer for delaying the first reference clock output from the type detector during the first interval,
A second buffer for delaying the second reference clock output from the type detector during the second interval,
The first interval corresponds to half of the unit interval corresponding to the interval of 1 bit,
The second interval is formed larger than the first interval by the unit interval.

A clock recovery unit that receives a data packet including a 2-bit embedded signal in which a clock signal is embedded in the data signal, and generates a reference clock in which a rising edge occurs at the center of the first bit of the data packet using the data packet ( clock recovery);
A delay locked loop for receiving the reference clock and sequentially generating a multi-phase clock delayed by a unit interval corresponding to an interval of 1 bit; And
A sampler including logic for extracting a plurality of data signals from the data packet using the multi-phase clock, and extracting a 1-bit data signal from the 2-bit embedded signal,
The rising edge of the reference clock is not generated between two adjacent bits of the data packet.

The method of claim 5,
The clock recovery unit,
A type detector outputting different first and second reference clocks according to the type of the data packet,
A first buffer for delaying the first reference clock for a first interval,
A second buffer for delaying the second reference clock for a second interval different from the first interval,
A display driving circuit comprising a multiplexer connected to the first and second buffers and configured to generate the reference clock by integrating the delayed first and second reference clocks.

The method of claim 6,
A display driving circuit further comprising a bias generator receiving part of the multi-phase clock and providing a bias to the first buffer and the second buffer.

The method of claim 7,
The first buffer includes a delay buffer for delaying the signal by half of the unit interval,
The second buffer includes three delay buffers,
The bias generator locks the bias so that the delay buffer delays a signal by half of the unit interval.

The method of claim 6,
The delay locked loop includes a lock detector for determining whether the multi-phase clock is locked,
The type detector outputs the first or second reference clock according to a type of the data packet when an operation signal of the lock detector is input.

The method of claim 5,
The logic of the sampler includes an exclusive or gate receiving the 2-bit embedded signal.