KR102216310B1 - 산화물 반도체 형성방법 - Google Patents

산화물 반도체 형성방법 Download PDF

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Abstract

본 발명은 산화물 반도체 형성방법을 제공한다. 이 산화물 반도체 형성방법은 반응기 내에 용매를 채우는 것, 상기 반응기에 산화물반도체막이 형성된 기판을 넣는 것, 및 상기 반응기를 가열하여 상기 산화물반도체막을 용매열처리하는 것을 포함할 수 있다.

Description

산화물 반도체 형성방법{METHOD FOR FORMING OXIDE SEMICONDUCTOR}
본 발명은 산화물 반도체 형성방법에 관한 것으로, 특히 용매열처리를 통한 산화물 반도체 형성방법에 관한 것이다.
금속 산화물 재료는 금속의 종류 및 산소의 함량 등에 따라 매우 다양한 특성을 가질 수 있다. 그러므로 금속 산화물 재료는 광범위한 분야에 사용되고 있다. 금속 산화물 내의 산소 함량은 재료의 성질을 결정하는데 큰 영향을 줄 수 있다. 예를들면, 전도체나 반도체로 쓰이는 금속 산화물은 산소의 함량에 따라 전자나 정공의 농도가 변하여 전도도에 큰 영향을 줄 수 있다. 또한, 산소가 부족해서 생기는 산소공공은 전자나 정공의 이동을 방해하는 결함이 될 수 있다. 따라서, 산소함량의 조절은 목표하는 금속 산화물의 특성을 위해 반드시 필요하다.
본 발명이 이루고자 하는 기술적 과제는 낮은 온도에서 짧은 시간 내에 산소함량을 높일 수 있는 산화물 반도체 형성방법을 제공하는 데 있다.
상술한 기술적 과제를 해결하기 위한 산화물 반도체 형성방법이 제시된다.
본 발명에 따른 산화물 반도체 형성방법은 반응기 내에 용매를 채우는 것, 상기 반응기에 산화물반도체막이 형성된 기판을 넣는 것, 및 상기 반응기를 가열하여 상기 산화물반도체막을 용매열처리하는 것을 포함할 수 있다.
본 발명의 일 예에 따르면, 기존 열처리 기술과 비교하여 산소를 저온 및 단시간에 산화물 반도체로 공급할 수 있다.
도 1 내지 7은 본 발명의 일 실시예에 따른 산화물 반도체 형성방법을 나타낸 단면도들이다.
도 8은 본 발명의 실시예에서 탈 이온수와의 가열시간에 따른 진공에서 열처리된 트랜지스터 전달 특성을 나타낸 그래프이다.
도 9는 본 발명의 실시예에서 탈 이온수와의 가열시간에 따른 대기중에서 열처리된 트랜지스터 전달 특성을 나타낸 그래프이다.
도 10 및 도 11은 본 발명의 실시예에서 수열처리된 박막 트랜지스터와 수열처리되지 않은 박막 트랜지스터에 게이트 전압 스트레스를 인가했을 때 시간에 따른 문턱 전압의 변화를 나타낸 그래프들이다.
이하, 본 발명에 따른 산화물 반도체 형성방법을 나타내는 첨부한 도면을 참조하여 상세히 설명한다.
본 발명과 종래 기술과 비교한 이점은 첨부된 도면을 참조한 상세한 설명과 특허청구범위를 통하여 명백하게 될 것이다. 특히, 본 발명은 특허청구범위에서 잘 지적되고 명백하게 청구된다. 그러나, 본 발명은 첨부된 도면과 관련해서 다음의 상세한 설명을 참조함으로써 가장 잘 이해될 수 있다. 도면에 있어서 동일한 참조부호는 다양한 도면을 통해서 동일한 구성요소를 나타낸다
이하, 도면들을 참조하여 본 발명의 실시예들에 따른 산화물 반도체 형성방법에 대해 상세히 설명하기로 한다.
도 1 내지 도 7은 본 발명의 실시예에 따른 산화물 반도체 형성방법을 나타낸 단면도들이다.
도 1을 참조하면, 기판(110)이 제공될 수 있다. 기판(110)은 투명기판을 포함할 수 있다. 가령, 기판(110)은 유리 기판, 플라스틱 등을 포함할 수 있다.
도 2를 참조하면, 기판(110)상에 게이트전극(120)이 형성될 수 있다. 게이트전극(120)은 도전성 물질을 포함할 수 있다. 가령, 게이트전극(120)은 p-타입 도펀트로 도핑된 실리콘을 포함할 수 있다.
도 3을 참조하면, 게이트전극(120) 상에 게이트절연막(130)이 형성될 수 있다. 게이트절연막(130)은 게이트전극(120)을 열산화하여 산화실리콘(SiO2)을 형성한 후, 이를 성장시킨 것을 포함할 수 있다.
도 4를 참조하면, 게이트절연막(130) 상에 산화물반도체막(140)이 형성될 수 있다. 산화물반도체막(140)은 용액원료를 게이트절연막(130) 상에 스핀코팅하여 형성할 수 있다.
용액원료는 금속 화합물을 용매에 혼합하여 형성할 수 있다. 일례로서, 용액원료는 아연 니트레이트 헥사하이드레이트(zinc nitrate hexahydrate)와 틴 클로라이드 디하이드레이트(tin chloride dehydrate)를 용매인 2-메톡시에탄올(2-methoxyethanol)에 혼합하여 형성할 수 있다. 산화물반도체막(140)은 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sb), 알루미늄(Al) 중 적어도 하나 이상을 포함하는 산화물로 형성될 수 있다. 산화물반도체막(140)은 상술한 산화물에 다양한 원소를 도핑 도는 화합물의 형태로 첨가하여 형성될 수 있다. 가령, 산화물반도체막(140)은 상술한 산화물에 지르코늄(Zr), 하프늄(Hf), 붕소(B), 니켈(Ni) 등의 원소를 도핑 또는 화합물의 형태로 첨가하여 형성할 수 있다.
용매는 상술한 금속화합물을 녹일 수 있는 물질을 포함할 수 있다. 가령, 용매는 탈이온수(deionized water), 메탄올(methanol), 에탄올(ethanol), 프로판올(prophanol), 이소프로판올(isopropanol) 또는 이들의 조합을 포함할 수 있다.
용액원료를 게이트절연막(130)상에 스핀코팅 한 후, 기판(110)을 가열하여 용매를 제거할 수 있다. 기판(110)을 가열하는 온도는 가령 섭씨 150도일 수 있다.
도 5를 참조하면, 스핀코팅된 산화물반도체막(140)을 열처리할 수 있다. 금속화합물을 포함하는 산화물반도체막(140)이 증착된 기판(110)을 용매가 채워진 밀폐된 반응기에 넣고 용매열처리할 수 있다. 가령, 용매는 산화력이 큰 물, 유기용매, 산 용액, 또는 이들의 조합들을 포함할 수 있다. 일례로서, 산화물반도체막(140)이 증착된 기판(110)을 탈이온수(deionize water)가 채워진 밀폐된 반응기에 넣고 수열처리할 수 있다. 금속 화합물을 가열하는 온도는 가령 150도일 수 있다. 반응기는 가열시의 온도와 압력에 견딜 수 있는 재질을 포함할 수 있다. 반응기에 채워지는 금속 화합물은 다양한 크기일 수 있다. 가령, 반응기에 채워지는 금속 화합물은 박막 또는 부피가 큰 벌크일 수 있다. 그 후에, 기판(110)을 반응기에서 꺼내 진공 또는 대기 중에서 2시간 더 열처리할 수 있다. 열처리하는 온도는 가령 300도일 수 있다.
진공에서 열처리한 경우, 산화물반도체막(140)은 수열처리한 시간이 늘어날수록 산소함량이 올라가게되어 금속-산소간 결합이 온전히 형성될 수 있다.
대기중에서 열처리 한 경우, 산화물반도체막(140)은 대기중의 산소를 추가로 공급받게 될 수 있다. 그렇기 때문에, 산화물반도체막(140)은 수열처리한 시간이 늘어날수록 산소를 박막내에 과량 포함할 수 있다. 산화물반도체막(140)은 산소가 과량 포함되면 물질 내 산소 원자의 빈자리인 산소공공(oxygen vacancy)의 농도가 줄어들 수 있다. 산화물반도체막(140)은 산소공공이 감소됨으로써 자유전자의 농도가 감소할 수 있다.
도 6을 참조하면, 산화물반도체막(140) 상에 소스(150) 및 드레인(160)을 형성할 수 있다. 소스(150) 및 드레인(160)은 열증착(thermal evaporator)을 이용하여 증착될 수 있다. 소스(150) 및 드레인(160)은 산화물반도체막(140)의 일측 및 타측에 위치할 수 있으며 쉐도우 마스크를 사용하여 정의할 수 있다. 소스(150) 및 드레인(160)은 가령 알루미늄을 포함할 수 있다.
도 7을 참조하면, 산화물 반도체막(140), 소스(150), 및 드레인(160) 상에 보호막(170)을 형성할 수 있다. 보호막(170)은 산화물 반도체막(140)을 대기로부터 보호할 수 있다. 보호막(170)은 가령 산화 알루미늄, 질화 실리콘, 또는 산화 실리콘과 같은 절연물질을 포함할 수 있다. 이로써 기판(110), 게이트전극(120), 게이트절연막(130), 산화물반도체막(140), 소스(150), 드레인(160), 및 보호막(170)을 포함하는 박막트랜지스터(1)를 형성할 수 있다.
도 8 내지 11은 수열처리된 박막트랜지스터의 전기적 특성들을 나타내는 그래프들이다. 도 8 내지 도 11에서 실선a는 수열처리 되지 않은 박막 트랜지스터의 특성을 나타내고, 점선 b는 5분, 1점 쇄선 c는 15분, 2점 쇄선 d는 30분동안 수열처리된 박막 트랜지스터의 특성을 나타낸다.
도 8은 본 발명의 실시예에서 수열처리 시간에 따른 진공에서 열처리된 박막 트랜지스터 전달 특성을 나타낸 그래프이다. 도 8에서 알 수 있듯이 게이트 전압(Vg)에 따른 드레인 전류(Id)는 수열처리 시간이 길어질수록 높아진다는 것을 확인할 수 있다.
도 9는 본 발명의 실시예에서 수열처리 시간에 따른 대기중에서 열처리된 박막 트랜지스터 전달 특성을 나타낸 그래프이다. 게이트 전압(Vg)에 따른 드레인 전류(Id)는 수열처리 시간이 길어질수록 낮아진다는 것을 도 9를 통해 확인할 수 있다.
도 10 및 도 11은 본 발명의 실시예에서 수열처리된 박막 트랜지스터와 수열처리되지 않은 박막 트랜지스터에 게이트 전압 스트레스를 인가했을 때 시간에 따른 문턱 전압의 변화를 나타낸 그래프들이다.
도 10을 참조하면, 박막 트랜지스터에 양의 게이트 전압 스트레스를 인가했을 때, 문턱전압(VON)은 수열처리를 한 경우에 변화가 적다는 것을 확인할 수 있다.
도 11을 참조하면, 박막 트랜지스터에 음의 게이트 전압 스트레스를 인가했을때, 문턱전압(VON)은 수열처리를 한 경우에 변화가 적다는 것을 확인할 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.
110: 기판 120: 게이트전극
130: 게이트절연막 140: 산화물반도체막
150: 소스 160: 드레인
170: 보호막

Claims (10)

  1. 반응기 내에 용매를 채우는 것;
    상기 반응기에 산화물반도체막이 형성된 기판을 넣는 것;
    상기 반응기를 가열하여 상기 산화물반도체막을 용매열처리여, 상기 산화물반도체막의 산소함량을 증가시키하는 것; 및
    상기 산화물반도체막을 진공 또는 대기중에서 열처리하여, 상기 산화물반도체막은 산소함량이 증가시키는 것을;
    포함하는 산화물 반도체 형성방법.
  2. 제 1 항에 있어서,
    상기 용매는 물, 유기용매, 산 용액, 또는 이들의 조합들을 포함하는 산화물 반도체 형성방법.
  3. 제 1 항에 있어서,
    상기 용매열처리 공정 중, 상기 반응기는 밀폐되는 산화물 반도체 형성방법.
  4. 삭제
  5. 삭제
  6. 삭제
  7. 제 1 항에 있어서,
    상기 산화물반도체막은 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sb), 알루미늄(Al) 중 적어도 하나 이상을 포함하는 산화물로 형성되는 산화물 반도체 형성방법.
  8. 제 1 항에 있어서,
    상기 산화물반도체막은 상기 기판 상에 형성된 게이트전극, 및 상기 기판 상에서 상기 게이트전극을 덮는 게이트절연막 상에 형성되는 산화물 반도체 형성방법.
  9. 제 1 항에 있어서,
    상기 용매열처리 공정 후, 상기 산화물반도체막 상에 소스 및 드레인을 형성하는 것을 더 포함하는 산화물 반도체 형성방법.
  10. 기판 상에 게이트전극 및 상기 게이트전극을 덮는 게이트절연막을 형성하는 것;
    상기 게이트절연막 상에 산화물반도체막을 형성하는 것;
    상기 기판을 용매에 담근 후, 열처리하는 것, 상기 열처리 공정 후, 상기 산화물반도체막은 산소함량이 증가하고; 및
    상기 기판을 진공 또는 대기중에서 열처리하여, 상기 산화물반도체막은 산소함량이 증가시키는 것을 포함하는 산화물 반도체 형성방법.
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010033902A (ja) * 2008-07-29 2010-02-12 Kyushu Institute Of Technology 色素増感太陽電池及びその製造方法
JP2010225877A (ja) * 2009-03-24 2010-10-07 Denso Corp ショットキーバリアダイオードを備えた炭化珪素半導体装置およびその製造方法

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102011259B1 (ko) * 2010-02-26 2019-08-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010033902A (ja) * 2008-07-29 2010-02-12 Kyushu Institute Of Technology 色素増感太陽電池及びその製造方法
JP2010225877A (ja) * 2009-03-24 2010-10-07 Denso Corp ショットキーバリアダイオードを備えた炭化珪素半導体装置およびその製造方法

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