KR102211928B1 - Light emitting display apparatus - Google Patents
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Abstract
Description
본 명세서는 표시 장치에 관한 것이다.The present specification relates to a display device.
최근, 표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 액정 표시 장치와 유기 발광 표시 장치 및 발광 다이오드 표시 장치 등의 표시 장치가 상용화되고 있다.Recently, the importance of display devices is increasing with the development of multimedia. In response to this, display devices such as a liquid crystal display device, an organic light emitting display device, and a light emitting diode display device are commercially available.
표시 장치는 박형화, 경량화, 저 소비전력화 등의 우수한 특성으로 인하여, 전자 책, PMP(Portable Multimedia Player), 네비게이션, 모바일 폰, 스마트 폰(smart phone), 스마트 와치(smart watch), 태블릿 PC(Personal Computer), 와치 폰(watch phone), 및 이동 통신 단말기 등과 같은 휴대용 전자 기기뿐만 아니라 텔레비전, 노트북, 및 모니터 등의 표시 화면으로 널리 사용되고 있다.Due to its excellent characteristics such as thinner, lighter, and low power consumption, the display device is an e-book, portable multimedia player (PMP), navigation, mobile phone, smart phone, smart watch, and tablet PC (Personal). Computers), watch phones, and mobile communication terminals, as well as portable electronic devices, as well as televisions, notebook computers, and display screens such as monitors are widely used.
표시 장치는 데이터 라인과 게이트 라인에 접속되는 박막 트랜지스터를 갖는 복수의 화소를 포함하는 디스플레이 패널, 데이터 라인에 데이터 전압을 공급하기 위한 데이터 구동 회로, 및 게이트 라인에 스캔 신호를 공급하기 위한 게이트 구동 회로를 포함할 수 있다. 디스플레이 패널은 영상을 표시하기 위한 복수의 화소를 갖는 표시 영역, 및 표시 영역을 둘러싸는 베젤 영역을 포함할 수 있다.The display device includes a display panel including a plurality of pixels having a data line and a thin film transistor connected to a gate line, a data driving circuit for supplying a data voltage to the data line, and a gate driving circuit for supplying a scan signal to the gate line It may include. The display panel may include a display area including a plurality of pixels for displaying an image, and a bezel area surrounding the display area.
종래의 표시 장치는 디스플레이 패널의 테두리(또는 가장자리 부분)에 배치된 베젤 영역을 가리기 위한 베젤(또는 기구물)을 필요로 하고, 베젤의 폭으로 인하여 베젤 폭(bezel width)이 증가할 수 있다.A conventional display device requires a bezel (or a device) to cover a bezel area disposed on an edge (or edge portion) of the display panel, and the bezel width may increase due to the width of the bezel.
최근에는 표시 장치를 격자 형태로 배열하여 대화면을 구현하는 멀티 표시 장치가 상용화되고 있다.Recently, multi-display devices that implement a large screen by arranging display devices in a grid form have been commercialized.
그러나, 종래의 멀티 표시 장치는 복수의 표시 장치 각각의 베젤 영역 또는 베젤로 인하여 인접한 표시 장치들 사이에 심(seam)이라는 경계 부분이 존재하게 된다. 이러한 경계 부분은 멀티 표시 장치의 전체 화면에 하나의 영상을 표시할 때 영상의 단절감(또는 불연속성)을 줌으로써 영상의 몰입도를 저하시킨다.However, in a conventional multi-display device, a boundary portion called a seam exists between adjacent display devices due to a bezel area or bezel of each of the plurality of display devices. This boundary portion reduces the immersion of the image by giving a sense of cutoff (or discontinuity) when displaying one image on the entire screen of the multi-display device.
본 명세서는 베젤이 없는 표시 장치를 제공하는 것을 기술적 과제로 한다.An object of the present specification is to provide a display device without a bezel.
본 명세서는 영상을 단절감 없이 표시할 수 있는 멀티 표시 장치를 제공하는 것을 기술적 과제로 한다.An object of the present specification is to provide a multi-display device capable of displaying an image without cutoff.
위에서 언급된 본 발명의 기술적 과제 외에도, 본 발명의 다른 특징 및 이점들이 이하에서 기술되거나, 그러한 기술 및 설명으로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.In addition to the technical problems of the present invention mentioned above, other features and advantages of the present invention will be described below or will be clearly understood by those of ordinary skill in the art from such technology and description.
본 명세서의 몇몇 예에 따른 표시 장치는 외측면을 갖는 제 1 기판, 및 제 1 기판 상에 배열된 화소 어레이를 포함하며, 화소 어레이의 각 화소는 제 1 방향과 제 1 방향을 가로지르는(transverse) 제 2 방향으로 서로 바로 인접하며, 화소 어레이의 최외곽 화소들은 제 1 기판의 외측면에 정렬될 수 있다.The display device according to some examples of the present specification includes a first substrate having an outer surface and a pixel array arranged on the first substrate, and each pixel of the pixel array is transverse to the first direction and the first direction. ) Immediately adjacent to each other in the second direction, the outermost pixels of the pixel array may be aligned on the outer surface of the first substrate.
본 명세서의 몇몇 예에 따른 표시 장치는 외측면을 갖는 제 1 기판, 및 제 1 기판 상에 배치되고 측면을 갖는 표시부를 포함하며, 표시부의 측면은 제 1 기판의 외측면과 정렬될 수 있다.The display device according to some examples of the present specification includes a first substrate having an outer surface, and a display unit disposed on the first substrate and having a side surface, and a side surface of the display unit may be aligned with an outer surface of the first substrate.
본 명세서의 몇몇 예에 따른 표시 장치는 제 1 면과 제 2 면 사이의 외측면 및 제 1 면 상에 정의된 표시부를 갖는 제 1 기판, 전면과 후면 사이의 외측면을 갖는 제 2 기판, 및 제 1 기판의 제 2 면과 상기 제 2 기판의 전면 사이에 개재된 결합 부재를 포함하며, 표시부의 크기는 제 1 기판의 제 1 면 전체 크기와 동일하며, 표시부의 끝단은 제 1 기판의 외측면일 수 있다.The display device according to some examples of the present specification includes a first substrate having an outer surface between a first surface and a second surface and a display portion defined on the first surface, a second substrate having an outer surface between a front surface and a rear surface, and And a coupling member interposed between the second surface of the first substrate and the front surface of the second substrate, and the size of the display unit is the same as the total size of the first surface of the first substrate, and an end of the display unit is It can be the side.
본 명세서의 몇몇 예에 따른 표시 장치는 제 1 기판, 및 제 1 기판 상의 복수의 화소를 포함하는 표시 영역을 포함하며, 표시 영역의 크기와 제 1 기판의 크기는 동일할 수 있다.The display device according to some examples of the present specification includes a first substrate and a display area including a plurality of pixels on the first substrate, and the size of the display area and the size of the first substrate may be the same.
본 명세서의 몇몇 예에 따르면, 베젤이 없는 표시 장치와 이를 이용한 멀티 표시 장치를 제공할 수 있다.According to some examples of the present specification, a display device without a bezel and a multi-display device using the same may be provided.
본 명세서의 몇몇 예에 따르면, 영상을 단절감 없이 표시할 수 있는 멀티 표시 장치를 제공할 수 있다.According to some examples of the present specification, a multi-display device capable of displaying an image without cutoff may be provided.
위에서 언급된 본 명세서의 효과 외에도, 본 명세서의 다른 특징 및 이점들이 이하에서 기술되거나, 그러한 기술 및 설명으로부터 본 명세서가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.In addition to the effects of the present specification mentioned above, other features and advantages of the present specification will be described below, or will be clearly understood by those of ordinary skill in the art from such technology and description.
도 1은 본 명세서에 따른 표시 장치를 나타내는 도면이다.
도 2는 도 1에 도시된 'B1' 부분의 확대도이다.
도 3a 및 도 3b는 비교 예에 따른 표시 장치의 베젤 영역과 본 명세서의 예에 따른 표시 장치의 에어-베젤을 나타내는 도면이다.
도 4는 본 명세서의 일 예에 따른 표시 장치를 나타내는 사시도이다.
도 5는 본 명세서의 일 예에 따른 표시 장치의 후면을 나타내는 도면이다.
도 6은 도 4에 도시된 'B2' 부분의 확대도이다.
도 7은 도 4에 도시된 표시 영역에 배치된 게이트 구동 회로를 나타내는 도면이다.
도 8은 도 4 및 도 6에 도시된 하나의 화소를 나타내는 회로도이다.
도 9는 도 5에 도시된 제 2 기판을 나타내는 도면이다.
도 10은 도 9에 도시된 'B3' 부분의 확대도이다.
도 11은 도 7에 도시된 i번째 스테이지 회로부를 나타내는 회로도이다.
도 12는 도 11에 도시된 노드 제어 회로, 제 1 인버터 회로, 제 2 인버터 회로, 및 제 1 센싱 제어 회로를 나타내는 회로도이다.
도 13은 도 11에 도시된 노이즈 제거 회로, 출력 버퍼 회로, 및 제 2 센싱 제어 회로를 나타내는 회로도이다.
도 14는 도 4에 도시된 본 명세서의 다른 예에 따른 게이트 구동 회로를 설명하기 위한 도면이다.
도 15는 도 4에 도시된 선 I-I'의 단면도이다.
도 16은 도 15에 도시된 'B4' 부분의 확대도이다.
도 17은 도 4에 도시된 선 II-II'의 단면도이다.
도 18은 도 5에 도시된 제 2 기판을 나타내는 도면이다.
도 19는 도 18에 도시된 선 III-III'의 단면도이다.
도 20은 도 6에 도시된 선 IV-IV'의 단면도이다.
도 21은 도 6에 도시된 선 IV-IV'의 다른 단면도이다.
도 22는 도 4에 도시된 선 II-II'의 다른 단면도이다.
도 23은 도 22에 도시된 'B5' 부분의 확대도이다.
도 24는 도 4에 도시된 선 II-II'의 또 다른 단면도이다.
도 25는 도 24에 도시된 'B6' 부분의 확대도이다.
도 26은 도 4에 도시된 선 II-II'의 또 다른 단면도이다.
도 27은 도 26에 도시된 'B7' 부분의 확대도이다.
도 28은 도 4에 도시된 선 II-II'의 또 다른 단면도이다.
도 29는 도 28에 도시된 'B8' 부분의 확대도이다.
도 30은 도 29에 도시된 하부 트렌치 구조물의 단면을 나타내는 현미경 사진이다.
도 31은 도 4에 도시된 선 II-II'의 또 다른 단면도이다.
도 32는 도 30에 도시된 'B9' 부분의 확대도이다.
도 33a 내지 도 33e는 도 31에 도시된 발광 소자와 공통 전극 및 봉지층의 제조 방법을 나타내는 도면들이다.
도 34는 도 33b에 대한 현미경 사진이다.
도 35는 도 4에 도시된 제 2 기판의 후면을 나타내는 도면이다.
도 36은 본 명세서의 일 예에 따른 멀티 표시 장치를 나타내는 도면이다.
도 37은 도 36에 도시된 표시 장치의 타일링 과정을 나타내는 도면이다.
도 38은 도 26에 도시된 선 V-V'의 단면도이다.
도 39a 및 도 39b는 비교 예에 따른 멀티 표시 장치와 본 명세서에 따른 멀티 표시 장치 각각에 표시되는 영상을 나타내는 도면들이다.1 is a diagram illustrating a display device according to the present specification.
FIG. 2 is an enlarged view of a portion'B1' shown in FIG. 1.
3A and 3B are diagrams illustrating a bezel area of a display device according to a comparative example and an air-bezel of the display device according to an example of the present specification.
4 is a perspective view illustrating a display device according to an example of the present specification.
5 is a diagram illustrating a rear surface of a display device according to an example of the present specification.
6 is an enlarged view of a portion'B2' shown in FIG. 4.
7 is a diagram illustrating a gate driving circuit arranged in the display area shown in FIG. 4.
8 is a circuit diagram illustrating one pixel shown in FIGS. 4 and 6.
9 is a diagram illustrating a second substrate shown in FIG. 5.
10 is an enlarged view of a portion'B3' shown in FIG. 9.
11 is a circuit diagram illustrating an i-th stage circuit unit shown in FIG. 7.
12 is a circuit diagram illustrating a node control circuit, a first inverter circuit, a second inverter circuit, and a first sensing control circuit shown in FIG. 11.
13 is a circuit diagram illustrating a noise removing circuit, an output buffer circuit, and a second sensing control circuit shown in FIG. 11.
14 is a diagram illustrating a gate driving circuit according to another example of the present specification shown in FIG. 4.
15 is a cross-sectional view of a line II' shown in FIG. 4.
16 is an enlarged view of a portion'B4' shown in FIG. 15.
17 is a cross-sectional view of a line II-II' shown in FIG. 4.
18 is a diagram illustrating the second substrate shown in FIG. 5.
19 is a cross-sectional view taken along the line III-III' shown in FIG. 18.
20 is a cross-sectional view of a line IV-IV' shown in FIG. 6.
21 is another cross-sectional view taken along line IV-IV' shown in FIG. 6.
22 is another cross-sectional view taken along the line II-II' shown in FIG. 4.
23 is an enlarged view of a portion'B5' shown in FIG. 22.
24 is another cross-sectional view taken along the line II-II' shown in FIG. 4.
25 is an enlarged view of a portion'B6' shown in FIG. 24.
26 is another cross-sectional view taken along line II-II' shown in FIG. 4.
FIG. 27 is an enlarged view of a portion'B7' shown in FIG. 26.
FIG. 28 is another cross-sectional view taken along the line II-II' shown in FIG. 4.
29 is an enlarged view of a portion'B8' shown in FIG. 28.
30 is a photomicrograph showing a cross section of the lower trench structure shown in FIG. 29.
FIG. 31 is another cross-sectional view taken along line II-II' shown in FIG. 4.
32 is an enlarged view of a portion'B9' shown in FIG. 30.
33A to 33E are views illustrating a method of manufacturing the light emitting device shown in FIG. 31, a common electrode, and an encapsulation layer.
34 is a photomicrograph of FIG. 33B.
FIG. 35 is a diagram illustrating a rear surface of the second substrate shown in FIG. 4.
36 is a diagram illustrating a multi-display device according to an example of the present specification.
37 is a diagram illustrating a tiling process of the display device shown in FIG. 36.
38 is a cross-sectional view taken along line V-V' shown in FIG. 26;
39A and 39B are diagrams illustrating a multi-display device according to a comparative example and an image displayed on each of the multi-display devices according to the present specification.
본 명세서의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 일 예들을 참조하면 명확해질 것이다. 그러나 본 명세서는 이하에서 개시되는 일 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 명세서의 일 예들은 본 명세서의 개시가 완전하도록 하며, 본 명세서의 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 명세서의 발명은 청구항의 범주에 의해 표현될 뿐이다.Advantages and features of the present specification, and a method of achieving them will become apparent with reference to examples to be described later in detail together with the accompanying drawings. However, the present specification is not limited to the examples disclosed below, but will be implemented in a variety of different forms, and only one example of the present specification makes the disclosure of the present specification complete, and in the technical field to which the invention of the present specification belongs. It is provided to completely inform the scope of the invention to those skilled in the art, and the invention of the present specification is only expressed by the scope of the claims.
본 명세서의 일 예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 명세서가 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 명세서의 예를 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 명세서의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.The shape, size, ratio, angle, number, etc. disclosed in the drawings for explaining an example of the present specification are exemplary, and the present specification is not limited to the illustrated matter. The same reference numerals refer to the same components throughout the specification. In addition, in describing examples of the present specification, if it is determined that a detailed description of related known technologies may unnecessarily obscure the subject matter of the present specification, the detailed description thereof will be omitted.
본 명세서에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.When'include','have','consists of' and the like mentioned in the present specification are used, other parts may be added unless'only' is used. In the case of expressing the constituent elements in the singular, it includes the case of including the plural unless specifically stated otherwise.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.In interpreting the constituent elements, it is interpreted as including an error range even if there is no explicit description.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.In the case of a description of the positional relationship, for example, if the positional relationship of two parts is described as'upper','upper of','lower of','next to','right' Or, unless'direct' is used, one or more other parts may be located between the two parts.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.In the case of a description of a temporal relationship, for example, when a temporal predecessor relationship is described as'after','following','after','before', etc.,'right' or'direct' It may also include cases that are not continuous unless this is used.
제 1, 제 2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제 1 구성요소는 본 명세서의 기술적 사상 내에서 제 2 구성요소일 수도 있다.First, second, etc. are used to describe various elements, but these elements are not limited by these terms. These terms are only used to distinguish one component from another component. Accordingly, the first component mentioned below may be a second component within the technical idea of the present specification.
"적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제 1 항목, 제 2 항목 및 제 3 항목 중에서 적어도 하나"의 의미는 제 1 항목, 제 2 항목 또는 제 3 항목 각각 뿐만 아니라 제 1 항목, 제 2 항목 및 제 3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다. The term “at least one” is to be understood as including all possible combinations from one or more related items. For example, the meaning of “at least one of the first item, the second item, and the third item” means 2 among the first item, the second item, and the third item as well as each of the first item, the second item, or the third item. It may mean a combination of all items that can be presented from more than one.
본 명세서의 여러 예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.Each of the features of the various examples in the present specification can be partially or entirely combined or combined with each other, technically various interlocking and driving are possible, and each of the examples can be implemented independently of each other or can be implemented together in an association relationship. .
이하에서는 본 명세서에 따른 표시 장치와 이를 포함하는 멀티 표시 장치의 바람직한 예를 첨부된 도면을 참조하여 상세히 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 그리고, 첨부된 도면에 도시된 구성요소들의 스케일은 설명의 편의를 위해 실제와 다른 스케일을 가지므로, 도면에 도시된 스케일에 한정되지 않는다.Hereinafter, preferred examples of the display device according to the present specification and a multi-display device including the same will be described in detail with reference to the accompanying drawings. In adding reference numerals to elements of each drawing, the same elements may have the same numerals as possible even if they are indicated on different drawings. Further, the scales of the components shown in the accompanying drawings are not limited to the scales shown in the drawings, since they have different scales from the actual ones for convenience of description.
도 1a는 본 명세서에 따른 표시 장치를 나타내는 평면도이고, 도 1b는 본 명세서에 따른 표시 장치를 나타내는 측면도이며, 도 2a 내지 도 2d는 도 1a에 도시된 'B1' 부분의 확대도이다.1A is a plan view illustrating a display device according to the present specification, FIG. 1B is a side view illustrating the display device according to the present specification, and FIGS. 2A to 2D are enlarged views of a portion'B1' illustrated in FIG. 1A.
도 1a 및 도 1b를 참조하면, 본 명세서에 따른 표시 장치는 표시 영역(AA)을 갖는 제 1 기판(100), 및 제 1 기판(100)의 표시 영역(AA) 상에 제 1 간격(D1)으로 배열된 복수의 화소(P)를 포함할 수 있다.1A and 1B, the display device according to the present specification includes a
제 1 기판(100)은 제 1 면(100a), 제 2 면(100b), 및 외측면(OS)을 포함할 수 있다. 제 1 기판(100)의 제 1 면(100a)은 표시 장치의 전면(前面)(또는 전방)을 향하는 전면(front surface)(또는 앞면), 상면, 또는 상부면으로 정의될 수 있다. 제 1 기판(100)의 제 2 면(100b)은 표시 장치의 후면(또는 후방)을 향하는 후면(back surface), 배면(rear surface), 하면, 또는 하부면으로 정의될 수 있다. 제 1 기판(100)의 외측면(OS)은 제 1 면(100a)과 제 2 면(100b) 사이에서 외곽 주변(outer periphery)으로 연장되고, 표시 장치의 측면(lateral surface)(또는 측방)을 향하면서 공기 중에 노출되는 옆면, 측면 또는 측벽으로 정의될 수 있다. 예를 들어, 제 1 기판(100)이 육면체 구조를 가질 때, 제 1 기판(100)의 외측면(OS)은 육면체 구조의 옆면들일 수 있다.The
제 1 기판(100)의 외측면(OS)은 표시 장치의 두께 방향(Z)과 나란하게 형성될 수 있다. 예를 들어, 제 1 기판(100)의 외측면(OS)은 제 1 방향(X)과 나란한 제 1 외측면, 제 1 외측면과 나란한 제 2 외측면, 제 1 방향(X)을 가로지르는(transverse or cross) 제 2 방향(Y)과 나란하고 제 1 외측면의 일측 끝단과 제 2 외측면의 일측 끝단 사이에 연결된 제 3 외측면, 및 제 3 외측면과 나란하고 제 1 외측면의 타측 끝단과 제 2 외측면의 타측 끝단 사이에 연결된 제 4 외측면을 포함할 수 있다. 제 1 방향(X)은 제 1 기판(100) 또는 표시 장치의 제 1 길이 방향(예를 들면, 가로 길이 방향)이고, 제 2 방향(X)은 제 1 기판(100) 또는 표시 장치의 제 2 길이 방향(예를 들면, 세로 길이 방향)일 수 있다.The outer surface OS of the
제 1 기판(100)의 표시 영역(AA)은 영상이 표시되는 영역으로서, 표시부 또는 활성부로도 표현될 수도 있다. 표시 영역(AA)의 크기는 제 1 기판(또는 표시 장치)(100)의 크기와 동일할 수 있다. 예를 들어, 표시 영역(AA)의 크기는 제 1 기판(100)의 제 1 면(100a)의 전체 크기와 동일할 수 있다. 이에 따라, 표시 영역(AA)은 제 1 기판(100)의 전면(front surface) 전체에 구현(또는 배치)됨으로써 제 1 기판(100)은 표시 영역(AA) 전체를 둘러싸도록 제 1 면(100a)의 가장자리 부분을 따라 마련되는 불투명한 비표시 영역을 포함하지 않는다. 따라서, 표시 장치의 전면(front surface) 전체는 표시 영역(AA)을 구현한다.The display area AA of the
표시 영역(AA)의 끝단(또는 최외곽)(AAa)은 제 1 기판(100)의 외측면(OS)과 중첩하거나 정렬(align)될 수 있다. 예를 들어, 표시부(display portion)(AA)의 측면(lateral surface)인 AAa는 제 1 기판(100)의 외측면(OS)과 동일 평면(co-planar) 상에 배치될 수 있다. 다시 말해, 표시부(AA)의 측면과 제 1 기판(100)의 외측면(OS)은 동일한 위치에 정렬될 수 있다. 표시부(AA)의 측면(AAa)은 별도의 기구물에 의해 둘러싸이지 않고 오직 공기(air)에 의해 둘러싸일 수 있다. 또 다른 예로서, 표시부(AA)의 측면은 제 1 기판(100)의 외측면(OS)과 중첩하거나 정렬(align)될 수 있다. 즉, 표시부 (AA)의 모든 측면은 별도의 기구물에 의해 둘러싸이지 않고 공기(air)와 직접 접촉하는 구조가 될 수 있다.The end (or outermost) AAa of the display area AA may overlap or be aligned with the outer surface OS of the
제 1 기판(100)의 두께 방향(Z)을 기준으로, 제 1 기판(100)의 외측면(OS)으로부터 수직하게 연장된 수직 연장선(VL)과 표시 영역(AA)의 끝단(AAa)은 서로 중첩되게 일치되거나 동일 평면 상에 정렬될 수 있다. 예를 들어, 표시 영역(AA)의 제 1 끝단(또는 상측 끝단)은 제 1 기판(100)의 제 1 외측면(또는 상측벽)이고, 표시 영역(AA)의 제 2 끝단(또는 하측 끝단)은 제 1 기판(100)의 제 2 외측면(또는 하측벽)이고, 표시 영역(AA)의 제 3 끝단(또는 좌측 끝단)은 제 1 기판(100)의 제 3 외측면(또는 좌측벽)이며, 및 표시 영역(AA)의 제 4 끝단(또는 우측 끝단)은 제 1 기판(100)의 제 4 외측면(또는 우측벽)일 수 있다. 따라서, 표시 영역(AA)의 끝단(AAa)과 대응되는 제 1 기판(100)의 외측면(OS)이 공기에 의해 둘러싸임으로써 본 명세서에 따른 표시 장치는 표시 영역(AA)의 끝단(AAa)(또는 표시부(AA)의 측면)이 불투명한 비표시 영역 아닌 공기(air)에 의해 둘러싸이는 에어-베젤(air-bezel) 구조 또는 베젤이 없는 구조를 가질 수 있다.Based on the thickness direction Z of the
일 예에 따른 표시 영역(또는 표시부)(AA)는 복수의 화소 영역(PA)을 포함할 수 있다.The display area (or display unit) AA according to an example may include a plurality of pixel areas PA.
일 예에 따른 복수의 화소 영역(PA)은 제 1 기판(100) 상의 표시 영역(AA) 상에 제 1 간격(D1)을 가지도록 배열(또는 배치)될 수 있다. 제 1 기판(100)의 제 1 방향(X)과 제 2 방향(Y) 각각을 따라 인접한 2개의 화소 영역들(PA)은 제조 공정 상의 오차 범위 내에서 동일한 제 1 간격(D1)을 가질 수 있다. 제 1 간격(D1)은 인접한 2개의 화소 영역(PA) 사이의 피치(pitch)(또는 화소 피치)일 수 있다. 예를 들어, 제 1 간격(D1)은 인접한 2개의 화소 영역(PA) 각각의 중심부 사이의 최단 거리(또는 최단 길이)일 수 있다. 선택적으로, 화소 피치는 제 1 방향(X)과 나란한 화소 영역(PA)의 일단과 타단 사이의 크기일 수 있다. 또한, 다른 일 예에서 화소 피치는 제 2 방향(Y)과 나란한 화소 영역(PA)의 일단과 타단 사이의 크기로 표현될 수도 있다.The plurality of pixel areas PA according to an example may be arranged (or arranged) on the display area AA on the
복수의 화소 영역(PA) 각각은 제 1 방향(X)과 나란한 제 1 길이(L1), 및 제 2 방향(Y)과 나란한 제 2 길이(L2)를 가질 수 있다. 제 1 길이(L1)와 제 2 길이(L2) 각각은 제 1 간격(D1)과 동일할 수 있다. 예를 들어, 제 1 길이(L1)는 제 1 폭, 가로 길이, 또는 가로 폭으로 표현될 수도 있다. 제 2 길이(L2)는 제 2 폭, 세로 길이, 또는 세로 폭으로 표현될 수도 있다. 화소 영역(PA)의 제 1 길이(L1) 및/또는 제 2 길이(L2)는 화소 피치로 표현될 수도 있다.Each of the plurality of pixel areas PA may have a first length L1 parallel to the first direction X and a second length L2 parallel to the second direction Y. Each of the first length L1 and the second length L2 may be the same as the first interval D1. For example, the first length L1 may be expressed as a first width, a horizontal length, or a horizontal width. The second length L2 may be expressed as a second width, a vertical length, or a vertical width. The first length L1 and/or the second length L2 of the pixel area PA may be expressed as a pixel pitch.
복수의 화소 영역(PA) 중 최외곽 화소 영역들(PAo) 각각과 제 1 기판(100)의 외측면(OS) 사이의 제 2 간격(D2)은 제 1 기판(100)의 전면(front surface) 전체(또는 표시 장치의 전면(front surface) 전체)가 표시 영역(AA)으로 구현될 수 있도록 제 1 간격(D1)의 절반 이하일 수 있다. 예를 들어, 제 2 간격(D2)은 최외곽 화소 영역(PAo)의 중심부와 제 1 기판(100)의 외측면(OS) 사이의 최단 거리(또는 최단 길이)일 수 있다.A second gap D2 between each of the outermost pixel areas PAo among the plurality of pixel areas PA and the outer surface OS of the
제 2 간격(D2)이 제 1 간격(D1)의 절반을 초과할 때, 제 1 기판(100)은 최외곽 화소 영역(PAo)의 끝단(또는 표시 영역(AA)의 끝단(AAa))과 제 1 기판(100)의 외측면(OS) 사이의 영역만큼 표시 영역(AA)보다 더 큰 크기를 가짐으로써 최외곽 화소 영역(PAo)의 끝단과 제 1 기판(100)의 외측면(OS) 사이의 영역은 표시 영역(AA) 전체를 둘러싸는 비표시 영역으로 구성되며, 이로 인하여, 제 1 기판(100)은 표시 영역(AA) 전체를 둘러싸는 비표시 영역에 따른 베젤 영역을 필연적으로 포함하게 된다. 이와 달리, 제 2 간격(D2)이 제 1 간격(D1)의 절반 이하일 때, 최외곽 화소 영역(PAo)의 끝단(또는 표시 영역(AA)의 끝단(AAa))은 제 1 기판(100)의 외측면(OS)과 중첩되거나 제 1 기판(100)의 외측면(OS) 외부의 공간에 위치하며, 이로 인하여, 표시 영역(AA)은 제 1 기판(100)의 전면(front surface) 전체에 구현(또는 배치)될 수 있다.When the second interval D2 exceeds half of the first interval D1, the
일 예에 따른 표시 영역(또는 표시부)(AA)은 최외곽 화소 영역(PAo) 및 내부 화소 영역(PAi)을 포함할 수 있다.The display area (or display unit) AA according to an example may include an outermost pixel area PAo and an inner pixel area PAi.
최외곽 화소 영역(PAo)은 복수의 화소 영역(PA) 중에서 제 1 기판(100)의 가장자리 부분을 따라 배치될 수 있다. 예를 들어, 최외곽 화소 영역(PAo)은 제 1 화소 영역(PA1)으로 표현될 수 있다.The outermost pixel area PAo may be disposed along the edge of the
내부 화소 영역(PAi)은 복수의 화소 영역(PA) 중에서 최외곽 화소 영역(PAo)을 제외하거나 최외곽 화소 영역(PAo)에 의해 둘러싸일 수 있다. 내부 화소 영역(PAi)은 제 2 화소 영역(PA2)으로 표현될 수 있다.The inner pixel area PAi may exclude the outermost pixel area PAo from among the plurality of pixel areas PA, or may be surrounded by the outermost pixel area PAo. The internal pixel area PAi may be expressed as a second pixel area PA2.
복수의 화소(P) 각각은 제 1 기판(100)의 제 1 면(100a) 상에 정의된 복수의 화소 영역(PA)에 각각 배치될 수 있다. 예를 들어, 표시 영역(AA)은 제 1 기판(100) 상에 배열된 화소 어레이일 수 있다. 화소 어레이의 화소(P) 각각은 제 1 방향(X)과 제 2 방향(Y)으로 서로 바로 인접(immediately adjacent)할 수 있다. 일 예로서, 화소 어레이의 화소(P) 각각은 제 1 방향(X)과 제 2 방향(Y)으로 이격 공간 없이 직접적으로 접촉될 수 있다. 다른 예로서, 화소 어레이의 최외곽 화소들(PAo)은 제 1 기판(100)의 외측면에 서로 중첩되게 일치하거나 서로 동일 평면 상에서 정렬될 수 있다. 예를 들어, 화소 어레이의 각 화소(P)는 제 1 방향(X)과 제 2 방향(Y)을 따라 화소 피치(D1)를 가지도록 제 1 기판(100) 상에 배열될 수 있으며, 최외곽 화소들(PAo)의 중심부와 제 1 기판(100)의 외측면(OS) 사이의 간격(D2)은 화소 피치(D1)의 절반 이하일 수 있다.Each of the plurality of pixels P may be respectively disposed in the plurality of pixel areas PA defined on the
일 예에 따른 표시 영역(또는 표시부)(AA)은 최외곽 화소(Po) 및 내부 화소(Pi)를 포함할 수 있다.The display area (or display unit) AA according to an example may include an outermost pixel Po and an inner pixel Pi.
최외곽 화소(Po)는 복수의 화소 영역(PA) 중에서 제 1 기판(100)의 가장자리 부분을 따라 배치될 수 있다. 예를 들어, 최외곽 화소(Po)는 최외곽 화소 영역(PAo)에 배치된 제 1 화소(P1)로 표현될 수 있다.The outermost pixel Po may be disposed along an edge portion of the
내부 화소(Pi)는 복수의 화소(P) 중에서 최외곽 화소(Po)를 제외하거나 최외곽 화소(Po)에 의해 둘러싸이도록 배치될 수 있다. 예를 들어, 내부 화소(Pi)는 제 2 화소(P2)로 표현될 수 있다. 이러한 내부 화소(Pi)(또는 제 2 화소(P2))는 최외곽 화소(Po)(또는 제 1 화소(P1))와 다른 구성 또는 구조로 구현될 수 있다.The inner pixel Pi may be disposed so as to be surrounded by the outermost pixel Po or excluding the outermost pixel Po among the plurality of pixels P. For example, the internal pixel Pi may be expressed as the second pixel P2. The inner pixel Pi (or the second pixel P2) may be implemented in a different configuration or structure from the outermost pixel Po (or the first pixel P1).
복수의 화소(P) 중 최외곽 화소들(Po) 각각과 제 1 기판(100)의 외측면(OS) 사이의 제 2 간격(D2)은 제 1 기판(100)의 전면(front surface) 전체(또는 표시 장치의 전면(front surface) 전체)가 표시 영역(AA)으로 구현될 수 있도록 제 1 간격(D1)의 절반 이하일 수 있다. 제 1 간격(D1)은 인접한 2개의 화소들(P) 각각의 중심부 사이의 최단 거리(또는 최단 길이)일 수 있다. 제 2 간격(D2)은 최외곽 화소(P)의 중심부와 제 1 기판(100)의 외측면(OS) 사이의 최단 거리(또는 최단 길이)일 수 있다.The second gap D2 between each of the outermost pixels Po among the plurality of pixels P and the outer surface OS of the
일 예에 따른 복수의 화소(P) 각각은, 도 2a에 도시된 바와 같이, 복수의 발광 영역(EA)을 갖는 중심부(Pc), 및 중심부(Pc) 전체를 둘러싸는 주변부(Pe)를 포함할 수 있다.Each of the plurality of pixels P according to an example includes a central portion Pc having a plurality of light emitting areas EA, and a peripheral portion Pe surrounding the entire central portion Pc, as shown in FIG. 2A. can do.
중심부(Pc)의 중심은 화소(P)의 정중앙부(CP)와 중첩될 수 있다. 중심부(Pc)는 화소(P)의 개구부 또는 발광부로 표현될 수도 있다.The center of the center Pc may overlap the center part CP of the pixel P. The central portion Pc may be expressed as an opening of the pixel P or a light emitting portion.
일 예에 따른 중심부(Pc)는 화소(P)의 정중앙부(CP)를 기준으로 배치된 제 1 내지 제 4 발광 영역(EA1 내지 EA4)을 포함할 수 있다. 예를 들어, 제 1 내지 제 4 발광 영역(EA1 내지 EA4) 각각은 제 1 방향(X)과 제 2 방향(Y)으로 서로 바로 인접(immediately adjacent)할 수 있다. 일 예로, 제 1 내지 제 4 발광 영역(EA1 내지 EA4) 각각은 제 1 방향(X)과 제 2 방향(Y)으로 이격 공간 없이 직접적으로 접촉될 수 있다.The central portion Pc according to an example may include first to fourth light emitting regions EA1 to EA4 disposed with respect to the central portion CP of the pixel P. For example, each of the first to fourth light emitting regions EA1 to EA4 may be immediately adjacent to each other in the first direction X and the second direction Y. For example, each of the first to fourth light emitting regions EA1 to EA4 may directly contact each other in the first direction X and the second direction Y without a spaced space.
일 예에 따른 제 1 내지 제 4 발광 영역(EA1 내지 EA4) 각각은 정사각 형태를 가지며, 2×2 형태 또는 쿼드(quad) 형태로 배치될 수 있다. 다른 예에 따른 제 1 내지 제 4 발광 영역(EA1 내지 EA4) 각각은 제 1 방향(X)과 나란한 단변과 제 2 방향(Y)과 나란한 장변을 갖는 직사각 형태를 가지며, 예를 들어 1×4 형태 또는 1×4 스트라이프(stripe) 형태로 배치될 수 있다.Each of the first to fourth light emitting regions EA1 to EA4 according to an example has a square shape, and may be arranged in a 2×2 shape or a quad shape. Each of the first to fourth light emitting regions EA1 to EA4 according to another example has a rectangular shape having a short side parallel to the first direction X and a long side parallel to the second direction Y, for example, 1×4 It may be arranged in a form or a 1×4 stripe form.
제 1 발광 영역(EA1)은 제 1 색의 광, 제 2 발광 영역(EA2)은 제 2 색의 광, 제 3 발광 영역(EA3)은 제 3 색의 광, 및 제 4 발광 영역(EA4)은 제 4 색의 광을 각각 방출하도록 구현될 수 있다. 일 예로서, 제 1 내지 제 4 색 각각은 각기 다를 수 있으며, 예를 들어, 제 1 색은 적색, 제 2 색은 청색, 제 3 색은 백색, 및 제 4 색은 녹색일 수 있다. 다른 예로서, 제 1 내지 제 4 색 중 일부는 동일할 수 있으며, 예를 들어, 제 1 색은 적색, 제 2 색은 제 1 녹색, 제 3 색은 제 2 녹색, 및 제 4 색은 청색일 수 있다.The first light emitting area EA1 is light of a first color, the second light emitting area EA2 is light of a second color, the third light emitting area EA3 is light of a third color, and a fourth light emitting area EA4 May be implemented to emit light of the fourth color, respectively. As an example, each of the first to fourth colors may be different. For example, a first color may be red, a second color may be blue, a third color may be white, and a fourth color may be green. As another example, some of the first to fourth colors may be the same, for example, a first color is red, a second color is a first green, a third color is a second green, and a fourth color is blue. Can be
다른 예에 따른 중심부(Pc)는, 도 2b에 도시된 바와 같이, 화소(P)의 정중앙부(CP)를 기준으로 배치된 제 1 내지 제 3 발광 영역(EA1 내지 EA3)을 포함할 수 있다. 이 경우, 제 1 내지 제 3 발광 영역(EA1 내지 EA3) 각각은 제 1 방향(X)과 나란한 단변과 제 2 방향(Y)과 나란한 장변을 갖는 직사각 형태를 가지며, 예를 들어 1×3 형태 또는 1×3 스트라이프(stripe) 형태로 배치될 수 있다. 예를 들어, 제 1 색은 적색, 제 2 색은 청색, 및 제 3 색은 녹색일 수 있다.The central portion Pc according to another example may include first to third light emitting regions EA1 to EA3 disposed with respect to the central portion CP of the pixel P, as illustrated in FIG. 2B. . In this case, each of the first to third light emitting regions EA1 to EA3 has a rectangular shape having a short side parallel to the first direction X and a long side parallel to the second direction Y, for example, 1×3 shape Alternatively, it may be arranged in the form of a 1×3 stripe. For example, a first color may be red, a second color may be blue, and a third color may be green.
주변부(Pe)는 중심부(Pc) 전체를 둘러싸도록 화소 영역(PA) 상에 배치됨으로써 화소(P) 또는 화소 영역(PA)의 중심부(Pc)를 정의한다. 주변부(Pe)는 중심부(Pc)보다 넓은 크기를 가질 수 있다. 주변부(Pe)는 화소(P)의 비개구부, 비발광부, 또는 화소 분리부로 표현될 수도 있다.The peripheral portion Pe is disposed on the pixel area PA so as to surround the entire central portion Pc to define the pixel P or the central portion Pc of the pixel area PA. The peripheral portion Pe may have a larger size than the central portion Pc. The peripheral portion Pe may be expressed as a non-opening portion, a non-light emitting portion, or a pixel separation portion of the pixel P.
다시 도 2a를 참조하면, 다른 예에 따른 복수의 화소(P) 각각은 제 1 내지 제 4 부화소(SP1, SP2, SP3, SP4)을 포함할 수 있다.Referring back to FIG. 2A, each of the plurality of pixels P according to another example may include first to fourth subpixels SP1, SP2, SP3, and SP4.
제 1 부화소(SP1)는 화소 영역(PA)의 제 1 부화소 영역에 배치되고, 제 2 부화소(SP2)는 화소 영역(PA)의 제 2 부화소 영역에 배치되고, 제 3 부화소(SP3)는 화소 영역(PA)의 제 3 부화소 영역에 배치되고, 제 4 부화소(SP4)는 화소 영역(PA)의 제 4 부화소 영역에 배치될 수 있다. 예를 들어, 화소(P)의 정중앙부(CP)를 기준으로, 제 1 부화소(SP1)는 화소 영역(PA)의 좌상측 영역, 제 2 부화소(SP2)는 화소 영역(PA)의 우상측 영역, 제 3 부화소(SP3)는 화소 영역(PA)의 좌하측 영역, 및 제 4 부화소(SP4)는 화소 영역(PA)의 우하측 영역일 수 있다.The first subpixel SP1 is disposed in the first subpixel area of the pixel area PA, the second subpixel SP2 is disposed in the second subpixel area of the pixel area PA, and the third subpixel The SP3 may be disposed in the third subpixel area of the pixel area PA, and the fourth subpixel SP4 may be disposed in the fourth subpixel area of the pixel area PA. For example, based on the center part CP of the pixel P, the first subpixel SP1 is the upper left area of the pixel area PA, and the second subpixel SP2 is the pixel area PA. The upper right area, the third subpixel SP3 may be a lower left area of the pixel area PA, and the fourth subpixel SP4 may be a lower right area of the pixel area PA.
제 1 내지 제 4 부화소(SP1, SP2, SP3, SP4) 각각은 발광 영역(EA1, EA2, EA3, EA4) 및 회로 영역(CA1, CA2, CA3, CA4)을 포함할 수 있다.Each of the first to fourth subpixels SP1, SP2, SP3, and SP4 may include light-emitting areas EA1, EA2, EA3, and EA4 and circuit areas CA1, CA2, CA3, and CA4.
발광 영역(EA1, EA2, EA3, EA4)은 화소(P)의 중심부(Pc)에 배치되거나 화소(P)의 정중앙부(CP) 쪽으로 치우져 배치될 수 있다.The light emitting areas EA1, EA2, EA3, and EA4 may be disposed in the center Pc of the pixel P or may be disposed to be oriented toward the central part CP of the pixel P.
회로 영역(CA1, CA2, CA3, CA4)은 해당하는 발광 영역(EA1, EA2, EA3, EA4)의 주변에 배치될 수 있다. 회로 영역(CA1, CA2, CA3, CA4)은 해당하는 부화소를 발광시키기 위한 회로 회로와 신호 라인 및 전원 라인을 포함할 수 있다.The circuit areas CA1, CA2, CA3, and CA4 may be disposed around the corresponding light emitting areas EA1, EA2, EA3, and EA4. The circuit areas CA1, CA2, CA3, and CA4 may include circuit circuits for emitting corresponding subpixels, signal lines, and power lines.
일 예에 따른 제 1 내지 제 4 부화소(SP1, SP2, SP3, SP4) 각각의 발광 영역(EA1, EA2, EA3, EA4)은 해당하는 화소(P) 또는 화소 영역(PA) 내에서 서로 동일한 크기를 가질 수 있다. 예를 들어, 제 1 내지 제 4 부화소(SP1, SP2, SP3, SP4) 각각의 발광 영역(EA1, EA2, EA3, EA4)은 균등 쿼드 구조 또는 비균등 스트라이프 구조를 가질 수 있다. 일 예로서, 제 1 내지 제 4 부화소(SP1, SP2, SP3, SP4) 각각의 발광 영역(EA1, EA2, EA3, EA4)은 화소(P)의 정중앙부(CP) 주변에 서로 동일한 크기를 가지도록 구현될 수 있다. According to an example, the light emitting regions EA1, EA2, EA3, and EA4 of each of the first to fourth subpixels SP1, SP2, SP3, and SP4 are identical to each other within the corresponding pixel P or the pixel area PA. It can have a size. For example, the light emitting regions EA1, EA2, EA3, and EA4 of each of the first to fourth subpixels SP1, SP2, SP3, and SP4 may have a uniform quad structure or a non-uniform stripe structure. As an example, the light emitting regions EA1, EA2, EA3, and EA4 of each of the first to fourth subpixels SP1, SP2, SP3, and SP4 have the same size around the center part CP of the pixel P. It can be implemented to have.
다른 예에 따른 제 1 내지 제 4 부화소(SP1, SP2, SP3, SP4) 각각의 발광 영역(EA1, EA2, EA3, EA4)은, 도 2c에 도시된 바와 같이, 해당하는 화소(P) 또는 화소 영역(PA) 내에서 각기 다른 크기를 가질 수 있다. 예를 들어, 제 1 내지 제 4 부화소(SP1, SP2, SP3, SP4) 각각의 발광 영역(EA1, EA2, EA3, EA4)은 비균등 쿼드 구조 또는 비균등 스트라이프 구조를 가질 수 있다. 일 예로서, 제 1 내지 제 4 부화소(SP1, SP2, SP3, SP4) 각각의 발광 영역(EA1, EA2, EA3, EA4)은 화소(P)의 정중앙부(CP) 주변에 각기 다른 크기를 가지도록 구현될 수 있다.As shown in FIG. 2C, each of the light emitting regions EA1, EA2, EA3, and EA4 of the first to fourth subpixels SP1, SP2, SP3, and SP4 according to another example may have a corresponding pixel P or They may have different sizes within the pixel area PA. For example, the light emitting regions EA1, EA2, EA3, and EA4 of each of the first to fourth subpixels SP1, SP2, SP3, and SP4 may have a non-uniform quad structure or a non-uniform stripe structure. As an example, the light emitting regions EA1, EA2, EA3, and EA4 of each of the first to fourth subpixels SP1, SP2, SP3, and SP4 have different sizes around the center part CP of the pixel P. It can be implemented to have.
비균등 쿼드 구조(또는 비균등 스트라이프 구조)를 갖는 제 1 내지 제 4 부화소(SP1, SP2, SP3, SP4) 각각의 크기는 해상도, 발광 효율, 또는 화질 등에 따라 설정될 수 있다. 일 예로서, 발광 영역(EA1, EA2, EA3, EA4)이 비균등 쿼드 구조(또는 비균등 스트라이프 구조)를 가질 때, 제 1 내지 제 4 부화소(SP1, SP2, SP3, SP4) 각각의 발광 영역(EA1, EA2, EA3, EA4) 중 녹색 부화소(SP4)의 발광 영역(EA4)이 가장 작은 크기를 가질 수 있고, 백색 부화소(SP3)의 발광 영역(EA3)이 가장 큰 크기를 가질 수 있다.The size of each of the first to fourth subpixels SP1, SP2, SP3, and SP4 having a non-uniform quad structure (or a non-uniform stripe structure) may be set according to resolution, luminous efficiency, or image quality. As an example, when the light emitting regions EA1, EA2, EA3, and EA4 have a non-uniform quad structure (or a non-uniform stripe structure), each of the first to fourth subpixels SP1, SP2, SP3, and SP4 emit light Among the areas EA1, EA2, EA3, and EA4, the emission area EA4 of the green subpixel SP4 may have the smallest size, and the emission area EA3 of the white subpixel SP3 may have the largest size. I can.
다른 예에 따른 제 1 내지 제 4 부화소(SP1, SP2, SP3, SP4)에서, 제 1 내지 제 4 발광 영역(EA1 내지 EA4) 각각은 제 1 방향(X)과 제 2 방향(Y)으로 서로 이격될 수 있으나, 이에 한정되지 않고, 바로 인접(immediately adjacent)할 수 있다.In the first to fourth subpixels SP1, SP2, SP3, and SP4 according to another example, each of the first to fourth light emitting regions EA1 to EA4 is in a first direction X and a second direction Y. They may be spaced apart from each other, but are not limited thereto, and may be immediately adjacent.
대안적으로, 도 2d에 도시된 바와 같이, 발광 영역(EA1, EA2, EA3, EA4)의 크기에 대응되는 부화소(SP1, SP2, SP3, SP4)의 개구율을 증가시키거나 화소(P)의 고해상도화에 따라 화소 피치(D1)를 감소시키기 위하여, 제 1 내지 제 4 부화소(SP1, SP2, SP3, SP4) 각각의 발광 영역(EA1, EA2, EA3, EA4)은 회로 영역(CA1, CA2, CA3, CA4)의 일부 또는 전체와 중첩되도록 회로 영역(CA1, CA2, CA3, CA4) 상으로 확장될 수 있다. 예를 들어, 제 1 내지 제 4 부화소(SP1, SP2, SP3, SP4) 각각의 발광 영역(EA1, EA2, EA3, EA4)은 해당하는 회로 영역(CA1, CA2, CA3, CA4)과 중첩되도록 제 1 기판(100) 상에 구현될 수 있다. 이 경우, 발광 영역(EA1, EA2, EA3, EA4)은 회로 영역(CA1, CA2, CA3, CA4)과 같거나 넓은 크기를 가질 수 있다.Alternatively, as shown in FIG. 2D, the aperture ratio of the subpixels SP1, SP2, SP3, and SP4 corresponding to the size of the light emitting regions EA1, EA2, EA3, and EA4 is increased or the pixel P is In order to reduce the pixel pitch D1 according to higher resolution, the light emitting regions EA1, EA2, EA3, and EA4 of each of the first to fourth subpixels SP1, SP2, SP3, and SP4 are circuit regions CA1 and CA2. , CA3, CA4) may be extended onto the circuit areas CA1, CA2, CA3, CA4 to overlap with some or all of them. For example, the light emitting regions EA1, EA2, EA3, EA4 of each of the first to fourth subpixels SP1, SP2, SP3, and SP4 overlap with the corresponding circuit regions CA1, CA2, CA3, and CA4. It may be implemented on the
다시 도 1a 내지 도 2d를 참조하면, 본 명세서에 따른 표시 장치는 표시 영역(AA) 내에 배치되고 복수의 화소(P)에 선택적으로 연결된 복수의 패드를 갖는 패드부(110)를 더 포함할 수 있다. 예를 들어, 패드부(110)는 제 1 패드부 또는 전면 패드부일 수 있다.Referring back to FIGS. 1A to 2D, the display device according to the present specification may further include a
패드부(110)는 제 1 방향(X)과 나란한 제 1 기판(100)의 제 1 면(100a) 중 제 1 가장자리 부분에 배치되어 있는 최외곽 화소들(Po)에 포함될 수 있다. 즉, 제 1 기판(100)의 제 1 가장자리 부분에 배치되어 있는 최외곽 화소들(Po)은 복수의 패드 중 적어도 하나를 포함할 수 있다. 이에 따라, 복수의 패드는 표시 영역(AA) 내부에 배치되거나 포함됨으로써 제 1 기판(100) 상에는 패드부(110)에 따른 비표시 영역(또는 베젤 영역)이 형성되지 않거나 존재하지 않는다. 따라서, 최외곽 화소(Po)(또는 제 1 화소(P1))는 패드부(110)를 포함함으로써 패드부(110)를 포함하지 않는 내부 화소(Pi)(또는 제 2 화소(P2))와 다른 구성 또는 구조로 구현될 수 있다.The
예를 들어, 패드부(110)가 최외곽 화소들(Po) 내부에 형성되지 않고 최외곽 화소들(Po)과 제 1 기판(100)의 외측면(OS) 사이에 배치될 때, 제 1 기판(100)은 패드부(110)가 형성되는 영역에 대응되는 비표시 영역(또는 비표시부)을 가지게 되며, 이러한 비표시 영역으로 인하여 최외곽 화소들(Po)과 제 1 기판(100)의 외측면(OS) 사이의 제 2 간격(D2)은 제 1 간격(D1)의 절반을 초과하게 될 뿐만 아니라 제 1 기판(100) 전체가 표시 영역(AA)으로 구현될 수 없게 되며, 비표시 영역을 가리기 위한 별도의 베젤이 필요하게 된다. 이와 달리, 본 명세서에 따른 패드부(110)는 제 1 기판(100)의 외측면(OS)과 최외곽 화소들(Po)의 발광 영역(EA1, EA2, EA3, EA4) 사이에 배치되어 최외곽 화소들(Po) 내에 포함되며, 이로 인하여 제 1 기판(100)의 외측면(OS)과 최외곽 화소들(Po) 사이에는 패드부(110)에 따른 비표시 영역(또는 베젤 영역)이 형성되지 않거나 존재하지 않는다.For example, when the
따라서, 본 명세서에 따른 표시 장치는 패드부(110)를 포함하는 제 1 기판(100) 전체가 표시 영역(AA)으로 구현됨으로써 표시 영역(AA)의 끝단과 정렬되는 제 1 기판(100)의 모든 외측면들(또는 표시 패널의 외측면들)(OS)이 공기(air)에 의해 둘러싸이는 에어-베젤 구조를 가질 수 있다.Accordingly, in the display device according to the present specification, the entire
도 3a 및 도 3b는 비교 예에 따른 표시 장치의 베젤 영역과 본 명세서의 예에 따른 표시 장치의 에어-베젤을 나타내는 도면이다.3A and 3B are diagrams illustrating a bezel area of a display device according to a comparative example and an air-bezel of the display device according to an example of the present specification.
도 3a를 참조하면, 비교 예에 따른 표시 장치는 영상이 표시되는 표시 영역(AA) 전체를 둘러싸는 베젤 영역(또는 비표시 영역)(BA)을 포함함으로써 표시 영역(AA)에 표시되는 영상을 둘러싸는 검은색 베젤 영역(BA)이 존재하는 것을 알 수 있다. 이러한 비교 예에 따른 표시 장치를 격자 형태로 배치한 멀티 표시 장치에서는, 표시 장치들 각각의 베젤 영역(BA)으로 인하여 표시 장치들의 경계 부분에서 영상의 단절감(또는 불연속성)이 발생하게 된다.Referring to FIG. 3A, the display device according to the comparative example includes a bezel area (or non-display area) BA surrounding the entire display area AA in which an image is displayed, thereby displaying an image displayed in the display area AA. It can be seen that the surrounding black bezel area BA exists. In a multi-display device in which the display devices according to the comparative example are arranged in a grid shape, an image disconnection (or discontinuity) occurs at a boundary portion of the display devices due to the bezel area BA of each of the display devices.
도 3b에서 알 수 있듯이, 본 명세서에 따른 표시 장치는 영상이 표시되는 표시 영역(AA) 전체를 둘러싸는 베젤 영역(또는 비표시 영역)을 포함하지 않고, 표시 영역(AA)이 공기에 의해 둘러싸이는 에어-베젤 구조를 가짐으로써 표시 영역(AA)에 표시되는 영상을 둘러싸는 베젤이 존재하지 않는 것을 알 수 있다. 예를 들어, 제 1 기판(100)의 외측면(OS)이 표시 장치의 외부에 노출되거나 공기(air)에 의해 둘러싸이며, 제 1 기판(100) 상에 포개져서 구현된 표시부(AA)는 표시부(AA)의 측면(또는 끝단)(AAa)과 제 1 기판(100)의 외측면(OS)이 서로 일치되게 배치될 수 있다. 또 다른 예로서, 표시부(AA)의 측면(AAa)은 제 1 기판(100)의 외측면(OS)과 서로 정렬되고 동일 평면 상에 배치 정렬되어 표시 장치의 외부에 노출되어 직접 공기에 의해 둘러싸일 수 있다. 이러한 본 명세서에 따른 표시 장치를 격자 형태로 배치하는 멀티 표시 장치로 구현할 때, 표시 장치들 각각에 베젤 영역이 존재하지 않기 때문에 표시 장치들의 경계 부분에서 영상의 단절감(또는 불연속성)이 발생하지 않게 된다.As can be seen from FIG. 3B, the display device according to the present specification does not include a bezel area (or a non-display area) surrounding the entire display area AA where an image is displayed, and the display area AA is surrounded by air. This has an air-bezel structure, so it can be seen that there is no bezel surrounding the image displayed in the display area AA. For example, the outer surface OS of the
도 4는 본 명세서의 일 예에 따른 표시 장치를 나타내는 사시도이며, 도 5는 본 명세서의 일 예에 따른 표시 장치의 후면을 나타내는 도면이다.4 is a perspective view illustrating a display device according to an example of the present specification, and FIG. 5 is a diagram illustrating a rear surface of the display device according to an example of the present specification.
도 4 및 도 5를 참조하면, 본 명세서의 일 예에 따른 표시 장치(10)는 제 1 기판(100), 제 2 기판(200), 결합 부재(300), 및 라우팅부(400)를 포함할 수 있다.Referring to FIGS. 4 and 5, a
제 1 기판(100)은 표시 기판, 화소 어레이 기판, 상부 기판, 전면 기판, 또는 베이스 기판으로 표현될 수도 있다. 제 1 기판(100)은 유리 재질 또는 플라스틱 재질로 이루어질 수 있다. 제 1 기판(100)은 유리 기판, 구부리거나 휠 수 있는 박형 유리 기판 또는 플라스틱 기판일 수 있다. 일 예에 따른 제 1 기판(100)은 유리 기판 또는 강화 글라스일 수 있다. 예를 들어, 강화 글라스는 사파이어 글라스(Sapphire Glass) 및 고릴라 글라스(Gorilla Glass) 중 어느 하나의 글라스 또는 이들의 적층 글라스를 포함할 수 있다.The
일 예에 따른 표시 장치(10)는 제 1 기판(100) 상에 배치된 화소 구동 라인들 및 복수의 화소(P)를 포함할 수 있다.The
화소 구동 라인들은 제 1 기판(100)의 제 1 면(100a) 상에 마련되어 복수의 화소(P) 각각의 구동(또는 발광)에 필요한 신호를 공급한다. 예를 들어, 화소 구동 라인은 데이터 라인(DL), 게이트 라인(GL), 화소 구동 전원 라인(또는 제 1 전원 라인)(PL), 및 화소 공통 전원 라인(또는 제 2 전원 라인)(CPL)을 포함할 수 있다. 부가적으로, 화소 구동 라인은 화소(P)의 회로 영역에 배치된 화소 회로의 구동(또는 동작)에 따라서 레퍼런스 전원 라인(또는 센싱 라인)(RL)을 더 포함할 수 있다. The pixel driving lines are provided on the
일 예에 따른 화소 구동 라인들 각각은 제 1 기판(100)의 제 1 면(100a) 중 제 1 가장자리 부분에 배치된 제 1 패드부(110)와 전기적으로 연결될 수 있다. 제 1 패드부(110)는 제 1 방향(X)과 나란한 제 1 기판(100)의 제 1 가장자리 부분에 배치되어 있는 최외곽 화소들(P)에 포함될 수 있다. 여기서, 제 1 기판(100)의 제 1 면(100a) 중 제 1 가장자리 부분은 외측면(OS) 중 제 1 외측면(또는 일측면)(OS1a)을 포함할 수 있다.Each of the pixel driving lines according to an example may be electrically connected to the
제 1 패드부(110)는 제 1 기판(100)의 제 1 면(100a) 중 제 1 가장자리 부분에 노출되어 있는 패시베이션층(101d) 상에 제 1 방향(X)을 따라 서로 나란하게 배치된 복수의 제 1 패드를 포함할 수 있다.The
일 예에 따른 복수의 제 1 패드는 복수의 제 1 데이터 패드, 복수의 제 1 화소 구동 전원 패드, 및 복수의 제 1 화소 공통 전원 패드로 구분(또는 분류)될 수 있다. 이에 따라, 제 1 패드부(110)는 복수의 데이터 라인(DL)과 연결된 복수의 제 1 데이터 패드를 갖는 제 1 데이터 패드부, 복수의 화소 구동 전원 라인(PL)과 연결된 복수의 제 1 화소 구동 전원 패드를 갖는 제 1 화소 구동 전원 패드부, 및 복수의 화소 공통 전원 라인(CPL)과 연결된 복수의 제 1 화소 공통 전원 패드를 갖는 제 1 화소 공통 전원 패드부를 포함할 수 있다. 선택적으로, 제 1 패드부(110)는 복수의 레퍼런스 전원 라인(RL)과 연결된 복수의 제 1 레퍼런스 전원 패드를 갖는 제 1 레퍼런스 전원 패드부를 더 포함할 수 있다.The plurality of first pads according to an example may be classified (or classified) into a plurality of first data pads, a plurality of first pixel driving power pads, and a plurality of first pixel common power pads. Accordingly, the
복수의 화소(P) 각각은 제 1 방향(X)과 제 2 방향(Y) 각각을 따라 제 1 간격(또는 제 1 피치)(D1)으로 배열된 복수의 화소 영역(PA) 각각에 배치될 수 있다. 복수의 화소(P) 각각은 인접한 해당하는 화소 구동 라인들로부터 공급되는 신호에 기초한 상부 발광(top emission) 방식에 따라 발광하여 제 1 기판(100)의 제 1 면(100a) 상부 쪽으로 광을 방출하는 자발광 소자(또는 자발광 요소), 및 인접한 화소 구동 라인들에 연결되어 자발광 소자를 발광시키는 화소 회로를 포함할 수 있다. 예를 들어, 화소 회로는 데이터 라인(DL)을 통해 공급된 데이터 신호에 대응되는 데이터 전류를 자발광 소자에 공급하는 구동 박막 트랜지스터를 포함할 수 있다.Each of the plurality of pixels P is to be disposed in each of the plurality of pixel areas PA arranged at a first interval (or first pitch) D1 along each of the first direction X and the second direction Y. I can. Each of the plurality of pixels P emits light toward the top of the
복수의 화소(P) 중 최외곽 화소와 제 1 기판(100)의 외측면(OS) 사이의 거리는 제 1 간격(D1)의 절반 이하일수 있다. 최외곽 화소의 중심부와 제 1 기판(100)의 외측면(OS) 사이의 제 2 간격(D2)은 제 1 간격(D1)의 절반 이하를 가짐으로써 제 1 기판(100)의 전면(front surface) 전체(또는 표시 장치의 전면(front surface) 전체)는 표시 영역(AA)으로 구현될 수 있고, 이로 인하여, 본 명세서에 따른 표시 장치(10)는 표시 영역(AA)이 공기에 의해 둘러싸이는 에어-베젤 구조를 가질 수 있다.A distance between the outermost pixel of the plurality of pixels P and the outer surface OS of the
제 1 기판(100)은 제 1 면(100a)과 외측면(OS) 사이의 모서리 부분에 형성된 제 1 챔퍼(champer)를 더 포함할 수 있다. 제 1 챔퍼는 외부로부터의 물리적인 충격에 따른 제 1 기판(100)의 모서리 부분의 파손을 최소화하면서 제 1 기판(100)의 모서리 부분에 따른 라우팅부(400)의 단선을 방지하는 역할을 겸할 수 있다. 예를 들어, 제 1 챔퍼는 45도 각도를 가질 수 있지만, 반드시 이에 한정되는 것은 아니다. 이러한 제 1 챔퍼는 컷팅 휠 또는 연마 휠을 이용한 모따기 공정에 의해 구현될 수 있다. 이에 따라, 제 1 챔퍼에 접하도록 배치된 제 1 패드부(110)의 제 1 패드들의 외측면은 모따기 공정에 의해 제 1 기판(100)의 모서리 부분과 함께 제거되거나 연마됨으로써 제 1 챔퍼의 각도와 대응되는 각도로 경사진 경사면을 포함할 수 있다. 예를 들어, 제 1 챔퍼는 제 1 기판(100)의 제 1 면(100a)과 외측면(OS) 사이에 45도 각도로 형성될 때, 제 1 패드들의 외측면 역시 45도 각도로 형성될 수 있다.The
제 1 기판(100)은 표시 영역(AA)에 배치된 게이트 구동 회로(150)를 더 포함할 수 있다.The
게이트 구동 회로(150)는 제 1 기판(100) 상에 배치된 화소들(P)에 스캔 신호(또는 게이트 신호)를 공급할 수 있도록 표시 영역(AA) 내에 배치된다. 게이트 구동 회로(150)는 제 1 방향(X)과 나란한 수평 라인에 배치된 화소들(P)에 스캔 신호를 동시에 공급할 수 있다. 예를 들어, 게이트 구동 회로(150)는 적어도 하나의 게이트 라인(GL)을 통해 하나의 수평 라인에 배치된 화소들(P)에 적어도 하나의 스캔 신호를 공급할 수 있다.The
일 예에 따른 게이트 구동 회로(150)는 복수의 스테이지 회로부(1501 내지 150m)를 포함하는 쉬프트 레지스터로 구현될 수 있다. 즉, 본 명세서에 따른 표시 장치는 제 1 기판(100) 상의 표시 영역(AA)에 배치되고 화소들에 스캔 신호를 공급하는 쉬프트 레지스터를 포함할 수 있다.The
복수의 스테이지 회로부(1501 내지 150m) 각각은 제 1 방향(X)을 따라 제 1 기판(100)의 각 수평 라인에 이격 배치된 복수의 브랜치 회로(branch circuit)(1511 내지 151n)를 포함할 수 있다. 복수의 브랜치 회로(1511 내지 151n) 각각은 적어도 하나의 박막 트랜지스터(또는 브랜치 박막 트랜지스터)를 포함하고, 제 1 방향(X)을 따라 한 수평 라인 내에서 적어도 하나의 화소(P)(또는 화소 영역(PA)) 사이마다 하나씩 배치될 수 있다. 이러한 복수의 스테이지 회로(1501 내지 150m) 각각은 제 1 패드부(110)를 통해 공급되는 게이트 제어 신호에 응답하여 정해진 순서에 따라 스캔 신호를 생성하여 해당하는 게이트 라인(GL)에 공급할 수 있다. 예를 들어, 게이트 제어 신호는 스타트 신호, 복수의 쉬프트 클럭, 적어도 하나의 게이트 구동 전원, 및 적어도 하나의 게이트 공통 전원을 포함할 수 있다.Each of the plurality of
제 1 기판(100)은 복수의 화소(P) 사이에 흩어져 배치되고 게이트 구동 회로(150)와 연결된 게이트 제어 라인 그룹(GCL)을 더 포함한다. 게이트 제어 라인 그룹(GCL)은 복수의 스테이지 회로부(1501 내지 150m) 각각에 배치된 복수의 브랜치 회로(1511 내지 151n)에 선택적으로 연결된다.The
일 예에 따른 게이트 제어 라인 그룹(GCL)은 스타트 신호 라인, 복수의 쉬프트 클럭 라인, 적어도 하나의 게이트 구동 전원 라인, 및 적어도 하나의 게이트 공통 전원 라인을 포함할 수 있다. 일 예에 따른 복수의 쉬프트 클럭 라인은 복수의 스캔 클럭 라인과 복수의 캐리 클럭 라인으로 구분(또는 분류)될 수 있다. 여기서, 복수의 캐리 클럭 라인은 생략 가능하다.The gate control line group GCL according to an example may include a start signal line, a plurality of shift clock lines, at least one gate driving power line, and at least one gate common power line. A plurality of shift clock lines according to an example may be classified (or classified) into a plurality of scan clock lines and a plurality of carry clock lines. Here, a plurality of carry clock lines may be omitted.
제 1 패드부(110)는 게이트 제어 라인 그룹(GCL)과 연결된 복수의 제 1 게이트 패드를 갖는 제 1 게이트 패드부를 더 포함할 수 있다.The
일 예에 따른 복수의 제 1 게이트 패드는 스타트 신호 라인에 연결된 제 1 스타트 신호 패드, 복수의 쉬프트 클럭 라인 각각에 연결된 복수의 제 1 쉬프트 클럭 패드, 적어도 하나의 게이트 구동 전원 라인에 연결된 적어도 하나의 제 1 게이트 구동 전원 패드, 및 적어도 하나의 게이트 공통 전원 라인에 연결된 적어도 하나의 제 1 게이트 공통 전원 패드로 구분(또는 분류)될 수 있다. 이에 따라, 제 1 게이트 패드부는 제 1 스타트 신호 패드, 복수의 제 1 쉬프트 클럭 패드, 적어도 하나의 제 1 게이트 구동 전원 패드, 및 적어도 하나의 제 1 게이트 공통 전원 패드를 포함할 수 있다. 일 예에 따른 복수의 제 1 쉬프트 클럭 패드는 복수의 스캔 클럭 라인 각각에 연결된 복수의 제 1 스캔 클럭 패드, 및 복수의 캐리 클럭 라인 각각에 연결된 복수의 제 1 캐리 클럭 패드로 구분(또는 분류)될 수 있다. 여기서, 복수의 제 1 캐리 클럭 패드는 생략 가능하다.The plurality of first gate pads according to an example includes a first start signal pad connected to a start signal line, a plurality of first shift clock pads connected to each of a plurality of shift clock lines, and at least one gate driving power line. A first gate driving power pad and at least one first gate common power pad connected to at least one gate common power line may be classified (or classified). Accordingly, the first gate pad unit may include a first start signal pad, a plurality of first shift clock pads, at least one first gate driving power pad, and at least one first gate common power pad. A plurality of first shift clock pads according to an example are divided (or classified) into a plurality of first scan clock pads connected to each of a plurality of scan clock lines and a plurality of first carry clock pads connected to each of a plurality of carry clock lines Can be. Here, the plurality of first carry clock pads may be omitted.
제 2 기판(200)은 배선 기판, 링크 기판, 하부 기판, 후면 기판, 또는 링크 글라스로 표현될 수도 있다. 제 2 기판(200)은 유리 재질 또는 플라스틱 재질로 이루어질 수 있다. 제 2 기판(200)은 유리 기판, 구부리거나 휠 수 있는 박형 유리 기판 또는 플라스틱 기판일 수 있다. 일 예에 따른 제 2 기판(200)은 유리 기판 또는 강화 글라스일 수 있다. 예를 들어, 제 2 기판(200)은 제 1 기판(100)과 동일한 물질로 이루어질 수 있다. 예를 들어, 제 2 기판(200)의 크기와 제 1 기판(100)의 크기는 서로 동일할 수 있다.The
제 2 기판(200)은 결합 부재(300)를 매개로 제 1 기판(100)의 제 2 면(100b)과 결합(또는 연결)될 수 있다. 제 2 기판(200)은 제 1 기판(100)의 제 2 면(100b)을 향하거나 결합 부재(300)에 겹합된 전면(또는 앞면), 전면과 반대되는 후면(또는 뒷면)(200b), 및 전면과 후면 사이의 외측면(OS)을 포함할 수 있다. 이러한 제 2 기판(200)은 화소 구동 배선들에 신호를 전달하고, 제 1 기판(100)의 강성을 증가시킨다.The
일 예에 따른 표시 장치(10)는 제 2 기판(200) 상에 배치된 제 2 패드부(210)를 더 포함할 수 있다.The
제 2 패드부(210)는 제 1 기판(100)에 배치된 제 1 패드부(110)와 중첩되는 제 2 기판(200)의 후면(200b) 중 제 1 가장자리 부분에 배치될 수 있다. 제 2 기판(200)의 후면 중 제 1 가장자리 부분은 외측면(OS) 중 제 1 외측면(또는 일측면)(OS1b)을 포함할 수 있다.The
제 2 패드부(210)는 제 1 방향(X)을 따라 일정한 간격으로 배치되고 제 1 패드부(110)의 패드들 각각과 중첩된 복수의 제 2 패드를 포함할 수 있다.The
일 예에 따른 복수의 제 2 패드는 복수의 제 2 데이터 패드, 복수의 제 2 화소 구동 전원 패드, 및 복수의 제 2 화소 공통 전원 패드로 구분(또는 분류)될 수 있다. 이에 따라, 제 2 패드부(210)는 복수의 제 2 데이터 패드를 갖는 제 2 데이터 패드부, 복수의 제 2 게이트 패드를 갖는 제 2 게이트 패드부, 복수의 제 2 화소 구동 전원 패드를 갖는 제 2 화소 구동 전원 패드부, 및 복수의 제 2 화소 공통 전원 패드를 갖는 제 2 화소 공통 전원 패드부를 포함할 수 있다. 선택적으로, 제 2 패드부(210)는 복수의 제 2 레퍼런스 전원 패드를 갖는 제 2 레퍼런스 전원 패드부를 더 포함할 수 있다.The plurality of second pads according to an example may be classified (or classified) into a plurality of second data pads, a plurality of second pixel driving power pads, and a plurality of second pixel common power pads. Accordingly, the
일 예에 따른 복수의 제 2 게이트 패드는 제 2 스타트 신호 패드, 복수의 제 2 쉬프트 클럭 패드, 적어도 하나의 제 2 게이트 구동 전원 패드, 및 적어도 하나의 제 2 게이트 공통 전원 패드로 구분(또는 분류)될 수 있다. 이에 따라, 제 2 게이트 패드부는 제 2 스타트 신호 패드, 복수의 제 2 쉬프트 클럭 패드, 적어도 하나의 제 2 게이트 구동 전원 패드, 및 적어도 하나의 제 2 게이트 공통 전원 패드를 포함할 수 있다. 일 예에 따른 복수의 제 2 쉬프트 클럭 패드는 복수의 제 2 스캔 클럭 패드 및 복수의 제 2 캐리 클럭 패드로 구분(또는 분류)될 수 있다. 여기서, 복수의 제 2 캐리 클럭 패드는 생략 가능하다.The plurality of second gate pads according to an example are divided (or classified) into a second start signal pad, a plurality of second shift clock pads, at least one second gate driving power pad, and at least one second gate common power pad. ) Can be. Accordingly, the second gate pad unit may include a second start signal pad, a plurality of second shift clock pads, at least one second gate driving power pad, and at least one second gate common power pad. The plurality of second shift clock pads according to an example may be classified (or classified) into a plurality of second scan clock pads and a plurality of second carry clock pads. Here, the plurality of second carry clock pads may be omitted.
일 예에 따른 표시 장치(10)는 제 2 기판(200) 상에 배치된 제 3 패드부(또는 입력 패드부)(230), 및 링크 라인부(250)를 더 포함할 수 있다.The
제 3 패드부(230)는 제 2 기판(200)의 후면(200b)에 배치될 수 있다. 예를 들어, 제 3 패드부(230)는 제 2 기판(200)의 후면(200b) 중 제 1 가장자리 부분에 인접한 중간 부분에 배치될 수 있다. 일 예에 따른 제 3 패드부(230)는 일정한 간격을 가지도록 서로 이격된 복수의 제 3 패드(또는 입력 패드)를 포함할 수 있다.The
링크 라인부(250)는 제 2 패드부(210)와 제 3 패드부(230) 사이에 배치될 수 있다. 예를 들어, 링크 라인부(250)는 제 2 패드부(210)의 제 2 패드들 각각과 제 3 패드부(230)의 제 3 패드들 각각을 개별적(또는 일대일)으로 연결하는 복수의 링크 라인을 포함할 수 있다.The
제 2 기판(200)은 후면(200b)과 외측면(OS) 사이의 모서리 부분에 형성된 제 2 챔퍼를 더 포함할 수 있다. 제 2 챔퍼는 외부로부터의 물리적인 충격에 따른 제 2 기판(200)의 모서리 부분의 파손을 최소화하면서 제 2 기판(200)의 모서리 부분에 따른 라우팅부(400)의 단선을 방지하는 역할을 겸할 수 있다. 예를 들어, 제 2 챔퍼는 45도 각도를 가질 수 있지만, 반드시 이에 한정되는 것은 아니다.The
결합 부재(300)는 제 1 기판(100)과 제 2 기판(200) 사이에 개재된다. 제 1 기판(100)과 제 2 기판(200)은 결합 부재(300)를 매개로 서로 대합 합착될 수 있다. 예를 들어, 제 1 기판(100)의 제 2 면(100b)은 결합 부재(300)의 일면과 결합될 수 있고, 제 2 기판(200)의 전면은 결합 부재(300)의 타면과 결합될 수 있다. 이에 따라, 결합 부재(300)를 매개로 서로 합착(또는 결합)된 제 1 기판(100)과 제 2 기판(200)은 표시 패널로 표현될 수도 있다.The
라우팅부(400)는 제 1 기판(100)의 외측면(OS)과 제 2 기판(200)의 외측면(OS)을 감싸도록 배치된다. 일 예에 따른 라우팅부(400)는 제 1 기판(100)의 외측면(OS) 중 제 1 외측면(또는 일측면)(OS1a)과 제 2 기판(200)의 외측면(OS) 중 제 1 외측면(또는 일측면)(OS1b) 각각에 배치된 복수의 라우팅 라인을 포함할 수 있다. 복수의 라우팅 라인 각각은 제 1 기판(100)의 제 1 외측면(OS1a)과 제 2 기판(200)의 제 1 외측면(OS1b) 각각을 감싸도록 형성될 수 있다. 일 예로서, 복수의 라우팅 라인 각각은 제 1 기판(100) 상에 배치된 화소 구동 라인들과 일대일(또는 개별적으로)로 연결됨으로써 화소 구동 라인들과 직접적으로 연결될 수 있다. 다른 예로서, 복수의 라우팅 라인 각각은 제 1 기판(100) 상에 배치된 제 1 패드부(110)의 패드를 통해서 화소 구동 라인들과 일대일(또는 개별적으로)로 연결될 수 있으며, 이 경우, 화소 구동 라인들의 저항 및/또는 화소 구동 라인들에 인가되는 신호의 전압 강하(IR drop)는 패드에 따른 크기 증가로 인하여 감소될 수 있다.The
일 예에 따른 복수의 라우팅 라인은 복수의 데이터 라우팅 라인, 복수의 게이트 라우팅 라인, 복수의 화소 구동 전원 라우팅 라인, 및 복수의 화소 공통 전원 라우팅 라인으로 구분(또는 분류)될 수 있다.The plurality of routing lines according to an example may be classified (or classified) into a plurality of data routing lines, a plurality of gate routing lines, a plurality of pixel driving power routing lines, and a plurality of pixel common power routing lines.
다른 예에 따른 라우팅부(400)는 데이터 라우팅부, 게이트 라우팅부, 화소 구동 전원 라우팅부, 및 화소 공통 전원 라우팅부를 포함할 수 있다.The
데이터 라우팅부(또는 제 1 라우팅부)는 제 1 패드부(110)의 제 1 데이터 패드부와 제 2 패드부(210)의 제 2 데이터 패드부를 전기적으로 연결한다. 일 예에 따른 데이터 라우팅부는 복수의 데이터 라우팅 라인(410)을 포함할 수 있다. 복수의 데이터 라우팅 라인(또는 제 1 라우팅 라인)(410) 각각은 제 1 패드부(110)에 배치되어 있는 복수의 제 1 데이터 패드 각각과 제 2 패드부(210)에 배치되어 있는 복수의 제 2 데이터 패드 각각을 개별적(또는 일대일)으로 연결할 수 있다.The data routing unit (or first routing unit) electrically connects the first data pad unit of the
게이트 라우팅부(또는 제 2 라우팅부)는 제 1 패드부(110)의 제 1 게이트 패드부와 제 2 패드부(210)의 제 2 게이트 패드부를 전기적으로 연결한다. 일 예에 따른 게이트 라우팅부는 복수의 게이트 라우팅 라인(430)을 포함할 수 있다. 복수의 게이트 라우팅 라인(또는 제 2 라우팅 라인)(430) 각각은 제 1 패드부(110)에 배치되어 있는 복수의 제 1 게이트 패드 각각과 제 2 패드부(210)에 배치되어 있는 복수의 제 2 게이트 패드 각각을 개별적(또는 일대일)으로 연결할 수 있다.The gate routing unit (or the second routing unit) electrically connects the first gate pad portion of the
일 예에 따른 복수의 게이트 라우팅 라인(430)은 스타트 신호 라우팅 라인, 복수의 쉬프트 클럭 라우팅 라인, 적어도 하나의 게이트 구동 전원 라우팅 라인, 및 적어도 하나의 게이트 공통 전원 라우팅 라인으로 구분(또는 분류)될 수 있다. 이에 따라, 게이트 라우팅부는 스타트 신호 라우팅 라인, 복수의 쉬프트 클럭 라우팅 라인, 적어도 하나의 게이트 구동 전원 라우팅 라인, 및 적어도 하나의 게이트 공통 전원 라우팅 라인을 포함할 수 있다. 일 예에 따른 복수의 쉬프트 클럭 라우팅 라인은 복수의 스캔 클럭 라우팅 라인 및 복수의 캐리 클럭 라우팅 라인으로 구분(또는 분류)될 수 있다. 여기서, 복수의 캐리 클럭 라우팅 라인은 생략 가능하다.The plurality of
스타트 신호 라우팅 라인은 제 1 패드부(110)에 배치되어 있는 제 1 스타트 신호 패드와 제 2 패드부(210)에 배치되어 있는 제 2 스타트 신호 패드를 전기적으로 연결할 수 있다.The start signal routing line may electrically connect a first start signal pad disposed on the
복수의 쉬프트 클럭 라우팅 라인 각각은 제 1 패드부(110)에 배치되어 있는 복수의 제 1 쉬프트 클럭 패드 각각과 제 2 패드부(210)에 배치되어 있는 복수의 제 2 쉬프트 클럭 패드 각각을 개별적(또는 일대일)으로 연결할 수 있다.Each of the plurality of shift clock routing lines separately includes a plurality of first shift clock pads disposed on the
일 예에 따른 복수의 쉬프트 클럭 라우팅 라인 중 복수의 스캔 클럭 라우팅 라인 각각은 제 1 패드부(110)에 배치되어 있는 복수의 제 1 스캔 클럭 패드 각각과 제 2 패드부(210)에 배치되어 있는 복수의 제 2 스캔 클럭 패드 각각을 개별적(또는 일대일)으로 연결할 수 있다.Each of the plurality of scan clock routing lines among the plurality of shift clock routing lines according to an example is disposed on each of the plurality of first scan clock pads disposed on the
일 예에 따른 복수의 쉬프트 클럭 라우팅 라인 중 복수의 캐리 클럭 라우팅 라인 각각은 제 1 패드부(110)에 배치되어 있는 복수의 제 1 캐리 클럭 패드 각각과 제 2 패드부(210)에 배치되어 있는 복수의 제 2 캐리 클럭 패드 각각을 개별적(또는 일대일)으로 연결할 수 있다.Each of the plurality of carry clock routing lines among the plurality of shift clock routing lines according to an example is disposed on each of the plurality of first carry clock pads disposed on the
적어도 하나의 게이트 구동 전원 라우팅 라인은 제 1 패드부(110)에 배치되어 있는 적어도 하나의 제 1 게이트 구동 전원 패드와 제 2 패드부(210)에 배치되어 있는 적어도 하나의 제 2 게이트 구동 전원 패드를 전기적으로 연결할 수 있다.The at least one gate driving power routing line includes at least one first gate driving power pad disposed on the
적어도 하나의 게이트 공통 전원 라우팅 라인은 제 1 패드부(110)에 배치되어 있는 적어도 하나의 제 1 게이트 공통 전원 패드와 제 2 패드부(210)에 배치되어 있는 적어도 하나의 제 2 게이트 공통 전원 패드를 전기적으로 연결할 수 있다.The at least one gate common power routing line includes at least one first gate common power pad disposed on the
화소 구동 전원 라우팅부(또는 제 3 라우팅부)는 제 1 패드부(110)의 제 1 화소 구동 전원 패드부와 제 2 패드부(210)의 제 2 화소 구동 전원 패드부를 전기적으로 연결한다. 일 예에 따른 화소 구동 전원 라우팅부는 복수의 화소 구동 전원 라우팅 라인(450)을 포함할 수 있다. 복수의 화소 구동 전원 라우팅 라인(또는 제 3 라우팅 라인)(450) 각각은 제 1 패드부(110)에 배치되어 있는 복수의 제 1 화소 구동 전원 패드 각각과 제 2 패드부(210)에 배치되어 있는 복수의 제 2 화소 구동 전원 패드 각각을 개별적(또는 일대일)으로 연결할 수 있다.The pixel driving power routing unit (or third routing unit) electrically connects the first pixel driving power pad unit of the
화소 공통 전원 라우팅부(또는 제 4 라우팅부)는 제 1 패드부(110)의 제 1 화소 공통 전원 패드부와 제 2 패드부(210)의 제 2 화소 공통 전원 패드부를 전기적으로 연결한다. 일 예에 따른 화소 공통 전원 라우팅부는 복수의 화소 공통 전원 라우팅 라인(470)을 포함할 수 있다. 복수의 화소 공통 전원 라우팅 라인(또는 제 4 라우팅 라인)(470) 각각은 제 1 패드부(110)에 배치되어 있는 복수의 제 1 화소 공통 전원 패드 각각과 제 2 패드부(210)에 배치되어 있는 복수의 제 2 화소 공통 전원 패드 각각을 개별적(또는 일대일)으로 연결할 수 있다.The pixel common power routing unit (or fourth routing unit) electrically connects the first pixel common power pad unit of the
일 예에 따른 라우팅부(400)는 레퍼런스 전원 라우팅부를 더 포함할 수 있다.The
레퍼런스 전원 라우팅부(또는 제 5 라우팅부)는 제 1 패드부(110)의 제 1 레퍼런스 전원 패드부와 제 2 패드부(210)의 제 2 레퍼런스 전원 패드부를 전기적으로 연결한다. 일 예에 따른 레퍼런스 전원 라우팅부는 복수의 레퍼런스 전원 라우팅 라인(490)을 포함할 수 있다. 복수의 레퍼런스 전원 라우팅 라인(490) (또는 제 5 라우팅 라인) 각각은 제 1 패드부(110)에 배치되어 있는 복수의 제 1 레퍼런스 전원 패드 각각과 제 2 패드부(210)에 배치되어 있는 복수의 제 2 레퍼런스 전원 패드 각각을 개별적(또는 일대일)으로 연결할 수 있다.The reference power routing unit (or the fifth routing unit) electrically connects the first reference power pad unit of the
본 명세서의 일 예에 따른 표시 장치(10)는 구동 회로부(500)를 더 포함할 수 있다.The
구동 회로부(500)는 디스플레이 구동 시스템으로부터 공급되는 디지털 영상 데이터와 동기 신호를 기반으로 제 1 기판(100) 상에 배치된 화소들(P)을 구동(또는 발광)시킴으로써 영상 데이터에 대응되는 영상을 표시 영역(AA)에 표시할 수 있다. 구동 회로부(500)는 제 2 기판(200)의 후면(200b)에 배치된 제 3 패드부(230)에 연결되고, 제 1 기판(100) 상에 배치된 화소들(P)을 구동(또는 발광)시키기 위한 데이터 신호와 게이트 제어 신호 및 구동 전원을 제 3 패드부(230)로 출력할 수 있다. 예를 들어, 구동 회로부(500)는 제 2 기판(200)보다 작은 크기를 가짐으로써 제 2 기판(200)에 의해 덮이며, 제 2 기판(200)의 외측면 또는 제 1 기판(100)의 외측면 외부로 노출되지 않는다.The driving
일 예에 따른 구동 회로부(500)는 플렉서블 회로 필름(510), 구동 집적 회로(530), 인쇄 회로 기판(550), 및 타이밍 컨트롤러(570)를 포함할 수 있다.The driving
플렉서블 회로 필름(510)은 제 2 기판(200)의 후면(200b)에 배치된 제 3 패드부(230)와 연결될 수 있다. 일 예에 따른 플렉서블 회로 필름(510)은 TCP(tape carrier package) 또는 COF(chip on film)일 수 있다. 예를 들어, 플렉서블 회로 필름(510)의 일측 가장자리 부분(또는 출력 본딩부)은 이방성 도전 필름을 이용한 필름 부착 공정에 의해 제 2 기판(200)에 배치된 제 3 패드부(230)에 부착될 수 있다. 플렉서블 회로 필름(510)의 타측 가장자리 부분(또는 입력 본딩부)은 이방성 도전 필름을 이용한 필름 부착 공정에 의해 인쇄 회로 기판(550)에 부착될 수 있다.The
구동 집적 회로(530)는 플렉서블 회로 필름(510)에 실장된다. 구동 집적 회로(530)는 타이밍 컨트롤러(570)로부터 제공되는 부화소 데이터와 데이터 제어 신호를 수신하고, 데이터 제어 신호에 따라 부화소 데이터를 아날로그 형태의 데이터 신호로 변환하여 해당하는 데이터 라인(DL)에 공급한다. 예를 들어, 구동 집적 회로(530)는 데이터 구동 집적 회로 또는 소스 구동 집적 회로일 수 있다.The driving
일 예에 따른 구동 집적 회로(530)는 인쇄 회로 기판(550)으로부터 제공되는 복수의 기준 감마 전압을 이용하여 복수의 계조 전압을 생성하고, 복수의 계조 전압 중 부화소 데이터에 대응되는 계조 전압을 선택하여 데이터 신호를 출력할 수 있다. 데이터 신호는 구동 집적 회로(530)의 출력 채널, 플렉서블 회로 필름(510)의 출력 본딩부, 제 3 패드부(230), 링크 라인부(250), 제 2 패드부(210), 라우팅부(400), 및 제 1 패드부(110)를 경유하여 해당하는 데이터 라인(DL)에 공급될 수 있다.The driving
또한, 구동 집적 회로(530)는 복수의 기준 감마 전압을 이용하여 화소들(P)의 구동(또는 발광)에 필요한 화소 구동 전원 및 화소 공통 전원 각각을 생성하여 출력할 수 있다. 일 예로서, 구동 집적 회로(530)는 복수의 기준 감마 전압 또는 복수의 계조 전압 중 미리 설정된 기준 감마 전압 또는 계조 전압을 화소 구동 전원 및 화소 공통 전원으로 각각 선택하여 출력할 수 있다.Further, the driving
부가적으로, 구동 집적 회로(530)는 화소(P)의 회로 영역에 배치된 화소 회로의 구동(또는 동작)에 따라 레퍼런스 전원을 추가로 생성하여 출력할 수 있다. 예를 들어, 구동 집적 회로(530)는 복수의 기준 감마 전압 또는 복수의 계조 전압 중 미리 설정된 기준 감마 전압 또는 계조 전압을 레퍼런스 전원으로 선택하여 출력할 수 있다. Additionally, the driving
화소 구동 전원과 화소 공통 전원 및 레퍼런스 전원 각각은 각기 다른 전압 레벨을 가질 수 있다. 화소 구동 전원과 화소 공통 전원 및 레퍼런스 전원 각각은 구동 집적 회로(530)의 출력 채널, 플렉서블 회로 필름(510)의 출력 본딩부, 제 3 패드부(230), 링크 라인부(250), 제 2 패드부(210), 라우팅부(400), 및 제 1 패드부(110)를 경유하여 해당하는 화소 구동 전원 라인(PL)과 화소 공통 전원 라인(CPL) 및 레퍼런스 전원 라인(RL) 각각에 공급될 수 있다.Each of the pixel driving power supply, the pixel common power supply, and the reference power supply may have different voltage levels. Each of the pixel driving power supply, the pixel common power supply, and the reference power supply includes an output channel of the driving
구동 집적 회로(530)는 제 1 기판(100) 상에 배치된 복수의 레퍼런스 전원 라인(RL)을 통해서 화소(P)에 배치된 구동 박막 트랜지스터의 특성값을 센싱하고, 센싱값에 대응되는 센싱 로우 데이터를 생성해 타이밍 컨트롤러(570)에 제공할 수 있다.The driving
인쇄 회로 기판(550)은 플렉서블 회로 필름(510)의 타측 가장자리 부분에 연결될 수 있다. 인쇄 회로 기판(550)은 구동 회로부(500)의 구성들 사이의 신호 및 전원을 전달하는 역할을 한다.The printed
타이밍 컨트롤러(570)는 인쇄 회로 기판(550)에 실장되고, 인쇄 회로 기판(550)에 배치된 유저 커넥터를 통해 디스플레이 구동 시스템으로부터 제공되는 디지털 영상 데이터와 타이밍 동기 신호를 수신한다. 대안적으로, 타이밍 컨트롤러(570)는 인쇄 회로 기판(550)에 실장되지 않고 디스플레이 구동 시스템에 구현되거나 인쇄 회로 기판(550)과 디스플레이 구동 시스템 사이에 연결된 별도의 컨트롤 보드에 실장될 수도 있다.The
타이밍 컨트롤러(570)는 타이밍 동기 신호에 기초해 디지털 영상 데이터를 표시 영역(AA)에 배치된 화소 배열 구조에 알맞도록 정렬하여 화소 데이터를 생성하고, 생성된 화소 데이터를 구동 집적 회로(530)에 제공한다.The
일 예에 따르면, 화소(P)가 백색 부화소(SP)를 포함할 때, 타이밍 컨트롤러(570)는 디지털 영상 데이터, 즉 각 화소(P)에 공급될 적색 입력 데이터와 녹색 입력 데이터 및 청색 입력 데이터를 기반으로 백색 화소 데이터를 추출하고, 추출된 백색 화소 데이터에 기초한 옵셋 데이터를 적색 입력 데이터와 녹색 입력 데이터 및 청색 입력 데이터 각각에 반영하여 적색 화소 데이터와 녹색 화소 데이터 및 청색 화소 데이터를 각각 산출하고, 산출된 적색 화소 데이터, 녹색 화소 데이터, 청색 화소 데이터, 및 백색 화소 데이터를 화소 배열 구조에 알맞도록 정렬해 구동 집적 회로(530)에 공급할 수 있다. 예를 들어, 타이밍 컨트롤러(570)는 대한민국 공개특허공보 제10-2013-0060476호 또는 제10-2013-0030598호에 개시된 데이터 변환 방법에 따라 적색, 녹색, 및 청색의 입력 데이터를 적색, 녹색, 청색, 및 백색의 4색 데이터로 변환할 수 있다.According to an example, when the pixel P includes the white subpixel SP, the
타이밍 컨트롤러(570)는 타이밍 동기 신호에 기초해 데이터 제어 신호와 게이트 제어 신호 각각을 생성하고, 데이터 제어 신호를 통해 구동 집적 회로(530)의 구동 타이밍을 제어하며 게이트 제어 신호를 통해 게이트 구동 회로(150)의 구동 타이밍을 제어할 수 있다. 예를 들어, 타이밍 동기 신호는 수직 동기 신호, 수평 동기 신호, 데이터 인에이블 신호, 및 메인 클럭(또는 도트 클럭)을 포함할 수 있다.The
일 예에 따른 데이터 제어 신호는 소스 스타트 펄스, 소스 쉬프트 클럭, 및 소스 출력 신호 등을 포함할 수 있다. 이러한 데이터 제어 신호는 플렉서블 회로 필름(510)의 입력 본딩부 및 플렉서블 회로 필름(510)을 경유하여 구동 집적 회로(530)에 공급될 수 있다.The data control signal according to an example may include a source start pulse, a source shift clock, and a source output signal. Such a data control signal may be supplied to the driving
일 예에 따른 게이트 제어 신호는 스타트 신호(또는 게이트 스타트 펄스), 복수의 쉬프트 클럭, 정방향 구동 신호, 및 역방향 구동 신호를 포함할 수 있다. 이 경우, 복수의 쉬프트 클럭은 위상이 순차적으로 쉬프트되는 복수의 스캔 클럭, 및 위상이 순차적으로 쉬프트되는 복수의 캐리 클럭을 포함할 수 있다. 추가적으로, 일 예에 따른 게이트 제어 신호는 화소(P)에 배치된 구동 박막 트랜지스터의 특성값을 센싱하기 위한 외부 센싱 라인 선택 신호, 외부 센싱 리셋 신호, 및 외부 센싱 제어 신호를 더 포함할 수 있다. 이러한 게이트 제어 신호는 플렉서블 회로 필름(510)의 입력 본딩부, 플렉서블 회로 필름(510), 플렉서블 회로 필름(510)의 출력 본딩부, 제 3 패드부(230), 링크 라인부(250), 제 2 패드부(210), 라우팅부(400), 및 제 1 패드부(110)를 경유하여 게이트 구동 회로(150)에 공급될 수 있다.The gate control signal according to an example may include a start signal (or a gate start pulse), a plurality of shift clocks, a forward driving signal, and a reverse driving signal. In this case, the plurality of shift clocks may include a plurality of scan clocks whose phase is sequentially shifted, and a plurality of carry clocks whose phase is sequentially shifted. Additionally, the gate control signal according to an example may further include an external sensing line selection signal, an external sensing reset signal, and an external sensing control signal for sensing a characteristic value of the driving thin film transistor disposed on the pixel P. These gate control signals include an input bonding unit of the
타이밍 컨트롤러(570)는 미리 설정된 외부 센싱 구간 동안 구동 집적 회로(530)와 게이트 구동 회로(150) 각각을 외부 센싱 모드로 구동시키고, 구동 집적 회로(530)로부터 제공되는 센싱 로우 데이터에 기초하여 화소(P)별 구동 박막 트랜지스터의 특성 변화를 보상하기 위한 보상 데이터를 생성하고, 생성된 보상 데이터에 기초하여 화소 데이터를 변조할 수 있다. 예를 들어, 타이밍 컨트롤러(570)는 수직 동기 신호의 블랭킹 구간(또는 수직 블랭킹 구간)에 대응되는 외부 센싱 구간마다 구동 집적 회로(530)와 게이트 구동 회로(150) 각각을 외부 센싱 모드로 구동시킬 수 있다. 예를 들어, 외부 센싱 모드는 표시 장치의 제품 출하 전의 검사 공정시, 표시 장치의 최초 초기 구동시, 표시 장치의 전원 온(power on)시, 표시 장치의 전원 오프(power off)시, 표시 장치의 장시간 구동 후 전원 오프(power off)시, 실시간 또는 주기적으로 설정된 프레임의 블랭크 기간에 수행될 수 있다.The
일 예에 따른 타이밍 컨트롤러(570)는 외부 센싱 모드에 따라 구동 직접 회로(530)로부터 제공되는 화소(P)별 센싱 로우 데이터를 저장 회로에 저장한다. 그리고, 타이밍 컨트롤러(570)는 표시 모드시, 저장 회로에 저장된 센싱 로우 데이터에 기초하여 각 부화소에 공급될 화소 데이터를 보정하여 구동 직접 회로(530)에 제공할 수 있다. 여기서, 화소별 센싱 로우 데이터는 부화소에 배치된 구동 박막 트랜지스터와 자발광 소자 각각의 경시적 변화 정보를 포함할 수 있다. 이에 따라, 타이밍 컨트롤러(570)는 외부 센싱 모드에서, 각 부화소에 배치된 구동 박막 트랜지스터의 특성 값(예를 들어, 문턱 전압 또는 이동도)을 센싱하고, 이를 기반으로 각 부화소(SP)에 공급될 화소 데이터를 보정함으로써 복수의 부화소들(SP) 내 구동 박막 트랜지스터의 특성 값 편차에 따른 화질 저하를 최소화하거나 방지할 수 있다. 이와 같은, 표시 장치의 외부 센싱 모드는 본 명세서의 출원인에 의해 이미 공지된 기술이므로, 이에 대한 상세한 설명은 생략한다. 예를 들어, 본 명세서에 따른 표시 장치는 대한민국 공개특허공보 제 10-2016-0093179호, 제10-2017-0054654호, 또는 제10-2018-0002099호에 개시된 센싱 모드를 통해서 각 부화소(SP)에 배치된 구동 박막 트랜지스터의 특성 값을 센싱할 수 있다.The
일 예에 따른 구동 회로부(500)는 전원 회로부(590)를 더 포함할 수 있다.The driving
전원 회로부(590)는 인쇄 회로 기판(550)에 실장되고, 외부로부터 공급되는 입력 전원을 이용하여 화소들(P)에 영상을 표시하기 위해 필요한 각종 전원 전압을 생성하고, 해당하는 회로에 제공한다. 예를 들어, 전원 회로부(590)는 타이밍 컨트롤러(570)와 구동 집적 회로(530) 각각의 구동에 필요한 로직 전원 전압, 구동 집적 회로(530)에 제공되는 복수의 기준 감마 전압, 게이트 구동 회로(150)의 구동에 필요한 적어도 하나의 게이트 구동 전원 및 적어도 하나의 게이트 공통 전원을 생성하여 출력할 수 있다. 게이트 구동 전원과 게이트 공통 전원은 서로 다른 전압 레벨을 가질 수 있다.The
복수의 기준 감마 전압 각각은 플렉서블 회로 필름(510)의 입력 본딩부 및 플렉서블 회로 필름(510)을 경유하여 구동 집적 회로(530)에 공급될 수 있다. 적어도 하나의 게이트 구동 전원 및 적어도 하나의 게이트 공통 전원 각각은 플렉서블 회로 필름(510)의 입력 본딩부 및 플렉서블 회로 필름(510), 플렉서블 회로 필름(510)의 출력 본딩부, 제 3 패드부(230), 링크 라인부(250), 제 2 패드부(210), 라우팅부(400), 및 제 1 패드부(110)를 경유하여 게이트 구동 회로(150)에 공통적으로 공급될 수 있다.Each of the plurality of reference gamma voltages may be supplied to the driving
도 6은 도 4에 도시된 'B2' 부분의 확대도로서, 이는 제 1 기판 상에 배치된 화소들을 설명하기 위한 도면이다.6 is an enlarged view of a portion'B2' shown in FIG. 4, which is a view for explaining pixels disposed on a first substrate.
도 4 내지 도 6을 참조하면, 본 명세서에 따른 제 1 기판(100)은 복수의 데이터 라인(DLo, DLe), 복수의 게이트 라인(GLo, GLe), 복수의 화소 구동 전원 라인(PL), 복수의 화소 공통 전원 라인(CPL), 복수의 화소(P), 공통 전극(CE), 복수의 공통 전원 컨택부(CPCP), 게이트 제어 라인 그룹(GCL), 게이트 구동 회로(150), 및 제 1 패드부(110)를 포함할 수 있다.4 to 6, the
복수의 데이터 라인(DLo, DLe) 각각은 제 2 방향(Y)을 따라 길게 연장되고, 제 1 방향(X)을 따라 미리 정해진 간격을 가지도록 제 1 기판(100)의 표시 영역(AA) 상에 배치될 수 있다. 예를 들어, 복수의 데이터 라인(DLo, DLe)에서, 홀수번째 데이터 라인(DLo)은 제 2 방향(Y)을 따라 제 1 기판(100) 상에 배열된 복수의 화소 영역(PA) 각각의 제 1 측 부분에 배치될 수 있으며, 짝수번째 데이터 라인(DLe)은 제 2 방향(Y)을 따라 제 1 기판(100) 상에 배열된 복수의 화소 영역(PA) 각각의 제 2 측 부분에 배치될 수 있다. 여기서, 제 1 방향(X)을 기준으로, 복수의 화소 영역(PA) 각각의 제 1 측 부분은 화소 영역(PA)의 좌측 가장자리 부분이고, 복수의 화소 영역(PA) 각각의 제 2 측 가장자리 부분은 화소 영역(PA)의 우측 가장자리 부분일 수 있다.Each of the plurality of data lines DLo and DLe is elongated along the second direction Y, and has a predetermined spacing along the first direction X on the display area AA of the
복수의 게이트 라인(GLo, GLe) 각각은 제 1 방향(X)을 따라 길게 연장되고, 제 2 방향(Y)을 따라 미리 정해진 간격을 가지도록 제 1 기판(100)의 표시 영역(AA) 상에 배치될 수 있다. 예를 들어, 복수의 게이트 라인(GLo, GLe)에서, 홀수번째 게이트 라인(GLo)은 제 1 방향(X)을 따라 제 1 기판(100) 상에 배열된 복수의 화소 영역(PA) 각각의 제 3 측 부분에 배치될 수 있으며, 짝수번째 게이트 라인(GLe)은 제 1 방향(X)을 따라 제 1 기판(100) 상에 배열된 복수의 화소 영역(PA) 각각의 제 4 측 부분에 배치될 수 있다. 여기서, 제 2 방향(Y)을 기준으로, 복수의 화소 영역(PA) 각각의 제 3 가측 부분은 화소 영역(PA)의 상측 가장자리 부분이고, 복수의 화소 영역(PA) 각각의 제 4 측 부분은 화소 영역(PA)의 하측 가장자리 부분일 수 있다.Each of the plurality of gate lines GLO and GLe extends long along the first direction X and has a predetermined spacing along the second direction Y on the display area AA of the
복수의 화소 구동 전원 라인(PL) 각각은 제 2 방향(Y)을 따라 길게 연장되고, 제 1 방향(X)을 따라 미리 정해진 간격을 가지도록 제 1 기판(100)의 표시 영역(AA) 상에 배치될 수 있다. 예를 들어, 복수의 화소 구동 전원 라인(PL)에서, 홀수번째 화소 구동 전원 라인(PL)은 제 1 방향(X)을 기준으로 홀수번째 화소 영역(PA)의 제 1 측 부분에 배치될 수 있으며, 짝수번째 화소 구동 전원 라인(PL)은 제 1 방향(X)을 기준으로 짝수번째 화소 영역(PA)의 제 2 측 부분에 배치될 수 있다.Each of the plurality of pixel driving power lines PL is elongated along the second direction Y, and is formed on the display area AA of the
복수의 화소 구동 전원 라인(PL) 중 인접한 2개의 화소 구동 전원 라인(PL)은 제 2 방향(Y)을 따라 배열된 각 화소 영역(PA)에 배치된 복수의 전원 공유 라인(PSL)을 통해 서로 연결될 수 있다. 예를 들어, 복수의 화소 구동 전원 라인(PL)은 복수의 전원 공유 라인(PSL)에 의해 서로 전기적으로 연결됨으로써 사다리 구조를 가지거나 메쉬 구조를 가질 수 있다. 복수의 화소 구동 전원 라인(PL)이 사다리 구조를 가지거나 메쉬 구조를 가짐으로써 화소 구동 전원 라인(PL)의 라인 저항에 따른 화소 구동 전원의 전압 강하(IR drop)가 방지되거나 최소화될 수 있으며, 이로 인하여 본 명세서에 따른 표시 장치(10)는 표시 영역(AA)에 배열된 각 화소들(P)에 공급되는 화소 구동 전원의 편차로 인한 화질 불량이 방지되거나 최소화될 수 있다.Two adjacent pixel driving power lines PL among the plurality of pixel driving power lines PL are provided through a plurality of power sharing lines PSL disposed in each pixel area PA arranged along the second direction Y. Can be connected to each other. For example, the plurality of pixel driving power lines PL may have a ladder structure or a mesh structure by being electrically connected to each other by a plurality of power sharing lines PSL. Since the plurality of pixel driving power lines PL has a ladder structure or a mesh structure, a voltage drop (IR drop) of the pixel driving power source according to the line resistance of the pixel driving power line PL can be prevented or minimized, Accordingly, the
복수의 전원 공유 라인(PSL) 각각은 제 1 방향(X)과 나란하도록 인접한 화소 구동 전원 라인(PL)으로부터 분기되어 각 화소 영역(PA)의 중간 영역에 배치될 수 있다.Each of the plurality of power sharing lines PSL may be branched from an adjacent pixel driving power line PL so as to be parallel to the first direction X and disposed in a middle area of each pixel area PA.
복수의 화소 공통 전원 라인(CPL) 각각은 제 2 방향(Y)을 따라 길게 연장되고, 제 1 방향(X)을 따라 미리 정해진 간격을 가지도록 제 1 기판(100)의 표시 영역(AA) 상에 배치될 수 있다. 예를 들어, 복수의 화소 공통 전원 라인(CPL) 각각은 제 1 방향(X)을 기준으로 짝수번째 화소 영역(PA)의 제 1 측 부분에 배치될 수 있다.Each of the plurality of pixel common power lines CPL is elongated along the second direction Y and has a predetermined spacing along the first direction X on the display area AA of the
복수의 화소(P) 각각은 제 1 기판(100)의 표시 영역(AA) 상에 동일한 크기로 정의된 복수의 화소 영역(PA) 각각에 배치될 수 있다.Each of the plurality of pixels P may be disposed in each of the plurality of pixel areas PA defined with the same size on the display area AA of the
복수의 화소(P) 각각은 적어도 3개의 부화소를 포함할 수 있다. 예를 들어, 복수의 화소(P) 각각은, 도 2에 도시된 바와 같이, 제 1 내지 제 4 부화소(SP1 내지 SP4)를 포함할 수 있다.Each of the plurality of pixels P may include at least three subpixels. For example, each of the plurality of pixels P may include first to fourth subpixels SP1 to SP4, as illustrated in FIG. 2.
도 2 및 도 6을 참조하면, 제 1 내지 제 4 부화소(SP1 내지 SP4) 각각은 화소 회로(PC) 및 발광 소자(ED)를 포함할 수 있다.2 and 6, each of the first to fourth subpixels SP1 to SP4 may include a pixel circuit PC and a light emitting device ED.
일 예에 따른 화소 회로(PC)는 화소 영역(PA)의 회로 영역(CA)에 배치되고 인접한 게이트 라인(GLo, GLe)과 데이터 라인(DLo, DLe), 및 화소 구동 전원 라인(PL)에 연결될 수 있다. 예를 들어, 제 1 부화소(SP1)에 배치된 화소 회로(PC)는 홀수번째 데이터 라인(DLo)과 홀수번째 게이트 라인(GLo)에 연결될 수 있고, 제 2 부화소(SP2)에 배치된 화소 회로(PC)는 짝수번째 데이터 라인(DLe)과 홀수번째 게이트 라인(GLo)에 연결될 수 있고, 제 3 부화소(SP3)에 배치된 화소 회로(PC)는 홀수번째 데이터 라인(DLo)과 짝수번째 게이트 라인(GLe)에 연결될 수 있으며, 제 4 부화소(SP4)에 배치된 화소 회로(PC)는 짝수번째 데이터 라인(DLe)과 짝수번째 게이트 라인(GLe)에 연결될 수 있다.The pixel circuit PC according to an example is disposed in the circuit area CA of the pixel area PA and is connected to the adjacent gate lines GLO and GLe, the data lines DLo and DLe, and the pixel driving power line PL. Can be connected. For example, the pixel circuit PC disposed in the first subpixel SP1 may be connected to the odd-numbered data line DLo and the odd-numbered gate line Glo, and disposed in the second subpixel SP2. The pixel circuit PC may be connected to the even-numbered data line DLe and the odd-numbered gate line Glo, and the pixel circuit PC disposed in the third subpixel SP3 may be connected to the odd-numbered data line DLo. The pixel circuit PC may be connected to the even-numbered gate line GLE, and the pixel circuit PC disposed in the fourth subpixel SP4 may be connected to the even-numbered data line DLe and the even-numbered gate line GLE.
제 1 내지 제 4 부화소(SP1 내지 SP4) 각각의 화소 회로(PC)는 해당하는 게이트 라인(GLo, GLe)으로부터 공급되는 스캔 신호에 응답하여 해당하는 데이터 라인(DLo, DLe)으로부터 공급되는 데이터 신호를 샘플링하고 샘플링된 데이터 신호를 기반으로 화소 구동 전원 라인(PL)으로부터 발광 소자(ED)에 흐르는 전류를 제어할 수 있다. 예를 들어, 화소 회로(PC)는 적어도 2개의 박막 트랜지스터 및 적어도 하나의 커패시터를 이용하여 데이터 신호를 샘플링하고 샘플링된 데이터 신호를 기반으로 발광 소자(ED)에 흐르는 전류를 제어할 수 있다.The pixel circuit PC of each of the first to fourth subpixels SP1 to SP4 is supplied with data from the corresponding data lines DLo and DLe in response to scan signals supplied from the corresponding gate lines GLO and GLe. The signal may be sampled and a current flowing from the pixel driving power line PL to the light emitting element ED may be controlled based on the sampled data signal. For example, the pixel circuit PC may sample a data signal using at least two thin film transistors and at least one capacitor and control a current flowing through the light emitting element ED based on the sampled data signal.
제 1 내지 제 4 부화소(SP1 내지 SP4) 각각의 화소 회로(PC)는 반도체 제조 공정에 의해 화소 구동 칩 형태로 구현되고, 해당하는 화소 영역(PA)의 회로 영역(CA)에 배치되고 인접한 게이트 라인(GLo, GLe)과 데이터 라인(DLo, DLe), 및 화소 구동 전원 라인(PL)에 연결될 수 있다. 예를 들어, 화소 구동 칩은 최소 단위의 마이크로 칩(microchip) 또는 하나의 칩셋(chip set)으로서, 2개 이상의 트랜지스터와 1개 이상의 커패시터를 갖는 하나의 미세한 크기를 갖는 반도체 패키징 소자일 수 있다. 이러한 화소 구동 칩은 해당하는 게이트 라인(GLo, GLe)으로부터 공급되는 스캔 신호에 응답하여 해당하는 데이터 라인(DLo, DLe)으로부터 공급되는 데이터 신호를 샘플링하고 샘플링된 데이터 신호를 기반으로 화소 구동 전원 라인(PL)으로부터 발광 소자(ED)에 흐르는 전류를 제어할 수 있다.The pixel circuits PC of each of the first to fourth subpixels SP1 to SP4 are implemented in the form of a pixel driving chip by a semiconductor manufacturing process, and are disposed in and adjacent to the circuit area CA of the corresponding pixel area PA. It may be connected to the gate lines Glo and GLe, the data lines DLo and DLe, and the pixel driving power line PL. For example, the pixel driving chip is a microchip or one chip set of the smallest unit, and may be a semiconductor packaging device having one fine size having two or more transistors and one or more capacitors. These pixel driving chips sample data signals supplied from corresponding data lines DLo and DLe in response to scan signals supplied from corresponding gate lines GLO and GLe, and pixel driving power lines based on the sampled data signals. It is possible to control the current flowing from PL to the light emitting element ED.
발광 소자(ED)는 화소 영역(PA)의 발광 영역(EA)에 배치되고 화소 회로(PC)에 전기적으로 연결되고 공통 전극(CE)과 전기적으로 연결될 수 있다. 이러한 발광 소자(ED)는 화소 회로(PC)로부터 공통 전극(CE)으로 흐르는 전류에 발광할 수 있다. 예를 들어, 발광 소자(ED)는 상부 발광(top emission) 방식에 따라 발광하여 제 1 기판(100)의 제 1 면 상부 쪽으로 광을 방출할 수 있다.The light emitting element ED may be disposed in the light emitting area EA of the pixel area PA, electrically connected to the pixel circuit PC, and electrically connected to the common electrode CE. The light-emitting element ED may emit light with a current flowing from the pixel circuit PC to the common electrode CE. For example, the light emitting device ED may emit light according to a top emission method to emit light toward an upper portion of the first surface of the
일 예에 따른 발광 소자(ED)는 자발광 소자(self-light emitting device)를 포함할 수 있다. 예를 들어, 발광 소자(ED)는 유기 발광 소자 또는 무기 발광 소자를 포함할 수 있다. 무기 발광 소자는 반도체 발광 다이오드, 마이크로 발광 다이오드, 또는 양자점 발광 다이오드를 포함할 수 있다. 예를 들어, 발광 소자(ED)가 무기 발광 소자일 때, 발광 소자(ED)는 1 내지 100 마이크로미터의 스케일을 가질 수 있으나, 이에 한정되는 것은 아니다.The light emitting device ED according to an example may include a self-light emitting device. For example, the light emitting device ED may include an organic light emitting device or an inorganic light emitting device. The inorganic light emitting device may include a semiconductor light emitting diode, a micro light emitting diode, or a quantum dot light emitting diode. For example, when the light emitting device ED is an inorganic light emitting device, the light emitting device ED may have a scale of 1 to 100 micrometers, but is not limited thereto.
일 예에 따른 발광 소자(ED)는 적색 광, 녹색 광, 청색 광, 및 백색 광 중 어느 하나의 광을 방출할 수 있다. 예를 들어, 제 1 내지 제 4 부화소(SP1 내지 SP4) 각각의 발광 소자(ED)는 백색 광을 방출하도록 구현될 수 있으나, 이에 한정되는 것은 아니다.The light emitting device ED according to an example may emit any one of red light, green light, blue light, and white light. For example, the light emitting devices ED of each of the first to fourth subpixels SP1 to SP4 may be implemented to emit white light, but the present invention is not limited thereto.
다시 도 4 내지 도 6을 참조하면, 공통 전극(CE)은 제 1 기판(100)의 표시 영역(AA) 상에 배치되고 복수의 화소(P) 각각의 발광 소자(ED)와 전기적으로 연결된다. 예를 들어, 공통 전극(CE)은 제 1 기판(100)에 배치된 제 1 패드부(110)를 제외한 나머지 제 1 기판(100)의 표시 영역(AA) 상에 배치될 수 있다.Referring back to FIGS. 4 to 6, the common electrode CE is disposed on the display area AA of the
일 예에 따른 공통 전극(CE)은 복수의 화소(P) 각각의 발광 소자(ED)에서 방출되는 광이 투과할 수 있는 투명 전도성 재질로 이루어질 수 있다. 예를 들어, 투명 전도성 재질은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide) 등이 될 수 있으나, 이에 한정되는 것은 아니다.The common electrode CE according to an example may be made of a transparent conductive material through which light emitted from the light emitting devices ED of each of the plurality of pixels P can transmit. For example, the transparent conductive material may be Indium Tin Oxide (ITO) or Indium Zinc Oxide (IZO), but is not limited thereto.
복수의 공통 전원 컨택부(CPCP) 각각은 복수의 화소 공통 전원 라인(CPL) 각각과 중첩되는 복수의 화소(P) 사이에 배치되고 공통 전극(CE)을 복수의 화소 공통 전원 라인(CPL) 각각에 전기적으로 연결시킨다. 일 예에 따른 복수의 공통 전원 컨택부(CPCP) 각각은 제 2 방향(Y)을 기준으로, 복수의 화소(P) 사이 또는 복수의 화소 사이의 경계부에서 복수의 화소 공통 전원 라인(CPL) 각각과 전기적으로 연결되고, 공통 전극(CE)의 일부가 전기적으로 연결됨으로써 공통 전극(CE)을 복수의 화소 공통 전원 라인(CPL) 각각과 전기적으로 연결시킬 수 있다.Each of the plurality of common power contact units CPCP is disposed between the plurality of pixels P overlapping each of the plurality of pixel common power lines CPL, and the common electrode CE is connected to each of the plurality of pixel common power lines CPL. Electrical connection to Each of the plurality of common power contact units CPCP according to an example includes a plurality of pixel common power lines CPL at a boundary between a plurality of pixels P or between a plurality of pixels based on the second direction Y And the common electrode CE is electrically connected to each other, so that the common electrode CE may be electrically connected to each of the plurality of pixel common power lines CPL.
복수의 공통 전원 컨택부(CPCP) 각각은 복수의 화소(P) 사이마다 배치되어 복수의 화소 공통 전원 라인(CPL) 각각과 공통 전극(CE)을 전기적으로 연결함으로써 공통 전극(CE)의 면저항에 따른 화소 공통 전원의 전압 강하(IR drop)를 방지하거나 최소화할 수 있으며, 이로 인하여 본 명세서에 따른 표시 장치(10)는 표시 영역(AA)에 배열된 각 화소들(P)에 공급되는 화소 공통 전원의 편차로 인한 화질 불량이 방지되거나 최소화될 수 있다.Each of the plurality of common power contact units CPCP is disposed between the plurality of pixels P and electrically connects each of the plurality of pixel common power lines CPL and the common electrode CE, thereby reducing the sheet resistance of the common electrode CE. Accordingly, the voltage drop (IR drop) of the pixel common power source can be prevented or minimized. Accordingly, the
게이트 제어 라인 그룹(GCL)은 제 1 기판(100)의 표시 영역(AA)에서 게이트 구동 회로(150)와 연결된 복수의 게이트 제어 라인을 포함할 수 있다.The gate control line group GCL may include a plurality of gate control lines connected to the
일 예에 따른 게이트 제어 라인 그룹(GCL)은 스타트 신호 라인, 복수의 쉬프트 클럭 라인, 적어도 하나의 게이트 구동 전원 라인, 및 적어도 하나의 게이트 공통 전원 라인을 포함할 수 있다. 게이트 제어 라인 그룹(GCL)의 각 라인은 제 2 방향(Y)을 따라 길게 연장되고, 제 1 방향(X)을 따라 미리 정해진 간격을 가지도록 제 1 기판(100)의 표시 영역(AA) 상에 배치될 수 있다. 예를 들어, 게이트 제어 라인 그룹(GCL)의 각 라인은 제 1 방향(X)을 따라 적어도 하나의 화소(P) 사이에 배치될 수 있다.The gate control line group GCL according to an example may include a start signal line, a plurality of shift clock lines, at least one gate driving power line, and at least one gate common power line. Each line of the gate control line group GCL is elongated along the second direction (Y) and has a predetermined distance along the first direction (X) on the display area AA of the
게이트 구동 회로(150)는 제 1 기판(100)의 표시 영역(AA) 내에 배치될 수 있다. 이에 따라, 게이트 구동 회로(150)가 제 1 기판(100)의 표시 영역(AA) 내에 배치되기 때문에 최외곽 화소 영역(PAo)의 중심부와 제 1 기판(100)의 외측면들(OS) 사이의 제 2 간격(D2)은 인접한 화소 영역(PA) 사이의 제 1 간격(또는 화소 피치)(D1)의 절반 이하를 가질 수 있다. 예를 들어, 게이트 구동 회로(150)가 제 1 기판(100)의 표시 영역(AA) 내에 배치되지 않고, 제 1 기판(100)의 최외곽 화소 영역(PAo)과 외측면(OS) 사이에 배치될 때, 제 2 간격(D2)은 게이트 구동 회로(150)가 차지하는 크기(또는 폭)으로 인하여 제 1 간격(D1)의 절반 이하를 가질 수 없다. 따라서, 본 명세서의 일 예는 게이트 구동 회로(150)를 제 1 기판(100)의 표시 영역(AA) 내에 배치함으로써 제 2 간격(D2)을 제 1 간격(D1)의 절반 이하로 구현할 수 있다.The
도 6 및 도 7을 참조하면, 일 예에 따른 게이트 구동 회로(150)는 복수의 스테이지 회로부(1501 내지 150m)를 포함하는 쉬프트 레지스터로 구현될 수 있다.6 and 7, the
복수의 스테이지 회로부(1501 내지 150m) 각각은 제 1 방향(X)을 따라 제 1 기판(100)의 제 1 면(100a) 상의 각 수평 라인에 개별적으로 배치되고, 제 2 방향(Y)을 따라 서로 종속적으로 연결될 수 있다. 복수의 스테이지 회로부(1501 내지 150m) 각각은 제 1 패드부(110)와 게이트 제어 라인 그룹(GCL)을 통해서 공급되는 게이트 제어 신호에 응답하여 정해진 순서에 따라 스캔 신호를 생성하여 해당하는 게이트 라인(GL)에 공급할 수 있다.Each of the plurality of
일 예에 따른 복수의 스테이지 회로부(1501 내지 150m) 각각은 복수의 브랜치 회로(1511 내지 151n) 및 브랜치 네트워크(153)를 포함할 수 있다.Each of the plurality of
복수의 브랜치 회로(1511 내지 151n) 각각은 브랜치 네트워크(153)를 통해서 게이트 제어 라인 그룹(GCL)의 라인들에 선택적으로 연결되고, 브랜치 네트워크(153)를 통해서 서로 전기적으로 연결될 수 있다. 이러한 복수의 브랜치 회로(1511 내지 151n) 각각은 게이트 제어 라인 그룹(GCL)의 각 라인과 브랜치 네트워크(153)를 통해 공급되는 게이트 제어 신호와 브랜치 네트워크(153) 간의 신호 전달에 따라 스캔 신호를 생성하여 해당하는 게이트 라인(GL)에 공급할 수 있다.Each of the plurality of
복수의 브랜치 회로(1511 내지 151n) 각각은 하나의 스테이지 회로부(1501 내지 150m)를 구성하는 복수의 박막 트랜지스터 중 적어도 하나의 박막 트랜지스터를 포함할 수 있다. 일 예에 따른 복수의 브랜치 회로(1511 내지 151n) 각각은 제 1 기판(100)의 각 수평 라인에서, 인접한 2개의 화소(P) 사이의 회로 영역에 배치되거나 2개의 화소(P) 사이의 회로 영역에 배치될 수 있으나, 이에 한정되지 않고, 하나의 스테이지 회로부(1501 내지 150m)를 구성하는 박막 트랜지스터의 개수와 하나의 수평 라인에 배치된 화소(P)의 개수에 따라서 적어도 하나의 화소(P) 사이의 회로 영역에 배치될 수 있다.Each of the plurality of
브랜치 네트워크(153)는 제 1 기판(100)의 각 수평 라인에 배치되고 복수의 브랜치 회로(1511 내지 151n)를 서로 전기적으로 연결할 수 있다. 일 예에 따른 브랜치 네트워크(153)는 복수의 제어 노드와 네트워크 라인을 포함할 수 있다. The
복수의 제어 노드는 제 1 기판(100)의 각 수평 라인에 배치되고, 하나의 수평 라인 상에서 복수의 브랜치 회로(1511 내지 151n)와 선택적으로 연결될 수 있다. 예를 들어, 복수의 제어 노드는 제 1 기판(100)의 각 수평 라인에 배열되어 있는 화소 영역들 중 상측 가장자리 영역(또는 하측 가장자리 영역)에 배치될 수 있다.The plurality of control nodes are disposed on each horizontal line of the
네트워크 라인은 제 1 기판(100)에 배치된 게이트 제어 라인 그룹(GCL)의 라인들과 선택적으로 연결되고 복수의 브랜치 회로(1511 내지 151n)와 선택적으로 연결될 수 있다. 예를 들어, 네트워크 라인은 게이트 제어 라인 그룹(GCL)의 라인들로부터 공급되는 게이트 제어 신호를 해당하는 브랜치 회로(1511 내지 151n)에 공급하고, 복수의 브랜치 회로(1511 내지 151n) 간의 신호를 전달할 수 있다.The network line may be selectively connected to lines of the gate control line group GCL disposed on the
다시 도 4 내지 도 6을 참조하면, 제 1 패드부(110)는 제 1 방향(X)과 나란한 제 1 기판(100)의 제 1 면 중 제 1 가장자리 부분에 배치될 수 있다. 제 1 패드부(110)는 제 1 기판(100)의 제 1 가장자리 부분에 배치되어 있는 최외곽 화소 영역들(PAo)의 제 3 측 부분에 배치될 수 있다. 제 2 방향(Y)을 기준으로, 제 1 패드부(110)의 끝단은 최외곽 화소 영역들(PAo)의 끝단과 중첩되거나 정렬될 수 있다. 이에 따라, 제 1 패드부(110)는 제 1 기판(100)의 제 1 가장자리 부분에 배치되어 있는 최외곽 화소 영역들(PAo) 내에 포함(또는 배치)됨으로써 제 1 기판(100) 상에는 패드부(110)에 따른 비표시 영역(또는 베젤 영역)이 형성되지 않거나 존재하지 않는다.Referring back to FIGS. 4 to 6, the
제 1 패드부(110)는 제 1 기판(100)의 제 1 가장자리 부분 상에 제 1 방향(X)을 따라 서로 나란하게 배치된 복수의 제 1 패드를 포함할 수 있다. 복수의 제 1 패드는 복수의 제 1 데이터 패드(DP1), 복수의 제 1 게이트 패드(GP1), 복수의 제 1 화소 구동 전원 패드(PPP1), 및 복수의 제 1 화소 공통 전원 패드(CPP1)로 구분(또는 분류)될 수 있다.The
일 예에 따른 제 1 패드부(110)는 제 1 데이터 패드부, 제 1 게이트 패드부, 제 1 화소 구동 전원 패드부, 및 제 1 화소 공통 전원 패드부를 포함할 수 있다.The
제 1 데이터 패드부는 복수의 제 1 데이터 패드(DP1)를 포함할 수 있다. 복수의 제 1 데이터 패드(DP1) 각각은 제 1 기판(100) 상에 배치된 복수의 데이터 라인(DLo, DLe) 각각의 일측 끝단과 개별적(또는 일대일)으로 연결될 수 있다.The first data pad part may include a plurality of first data pads DP1. Each of the plurality of first data pads DP1 may be individually (or one-to-one) connected to one end of each of the plurality of data lines DLo and DLe disposed on the
제 1 데이터 패드부는 라우팅부(400)에 배치된 데이터 라우팅부와 연결될 수 있다. 제 1 데이터 패드부에 배치된 복수의 제 1 데이터 패드(DP1) 각각은 라우팅부(400)에 배치되어 있는 복수의 데이터 라우팅 라인(410) 각각의 일측 끝단과 개별적(또는 일대일)으로 연결될 수 있다. 이에 따라, 제 1 기판(100) 상에 배치된 복수의 데이터 라인(DLo, DLe) 각각은 복수의 제 1 데이터 패드(DP1) 각각을 통해서 복수의 데이터 라우팅 라인(410) 각각과 전기적으로 연결될 수 있다.The first data pad unit may be connected to the data routing unit disposed on the
제 1 게이트 패드부는 복수의 제 1 게이트 패드(GP1)를 포함할 수 있다. 복수의 제 1 게이트 패드(GP1) 각각은 제 1 기판(100) 상에 배치되어 있는 게이트 제어 라인 그룹(GCL)에 포함된 각 라인의 일측 끝단과 개별적(또는 일대일)으로 연결될 수 있다. The first gate pad portion may include a plurality of first gate pads GP1. Each of the plurality of first gate pads GP1 may be individually (or one-to-one) connected to one end of each line included in the gate control line group GCL disposed on the
제 1 게이트 패드부는 라우팅부(400)에 배치된 게이트 라우팅부와 연결될 수 있다. 제 1 게이트 패드부에 배치된 복수의 제 1 게이트 패드(GP1) 각각은 라우팅부(400)에 배치되어 있는 복수의 라우팅 라인 중 복수의 게이트 라우팅 라인(430) 각각의 일측 끝단과 개별적(또는 일대일)으로 연결될 수 있다. 이에 따라, 제 1 기판(100) 상에 배치되어 있는 게이트 제어 라인 그룹(GCL)에 포함된 각 라인은 복수의 제 1 게이트 패드(GP1) 각각을 통해서 복수의 게이트 라우팅 라인(430)과 전기적으로 연결될 수 있다.The first gate pad part may be connected to the gate routing part disposed on the
일 예에 따른 복수의 제 1 게이트 패드(GP1)는 제 1 스타트 신호 패드, 복수의 제 1 쉬프트 클럭 패드, 적어도 하나의 제 1 게이트 구동 전원 패드, 및 적어도 하나의 제 1 게이트 공통 전원 패드로 구분(또는 분류)될 수 있다.The plurality of first gate pads GP1 according to an example are divided into a first start signal pad, a plurality of first shift clock pads, at least one first gate driving power pad, and at least one first gate common power pad Can be (or classified).
제 1 스타트 신호 패드는 라우팅부(400)의 게이트 라우팅부에 배치되어 있는 스타트 신호 라우팅 라인과 전기적으로 연결될 수 있다. 이에 따라, 제 1 기판(100) 상에 배치된 스타트 신호 라인은 제 1 스타트 신호 패드를 통해서 스타트 신호 라우팅 라인과 전기적으로 연결될 수 있다.The first start signal pad may be electrically connected to a start signal routing line disposed in the gate routing unit of the
복수의 제 1 쉬프트 클럭 패드 각각은 라우팅부(400)의 게이트 라우팅부에 배치되어 있는 복수의 쉬프트 클럭 라우팅 라인 각각과 전기적으로 연결될 수 있다. 이에 따라, 제 1 기판(100) 상에 배치된 복수의 쉬프트 클럭 라인 각각은 복수의 제 1 쉬프트 클럭 패드 각각을 통해서 복수의 제 1 쉬프트 클럭 패드 각각과 전기적으로 연결될 수 있다.Each of the plurality of first shift clock pads may be electrically connected to each of the plurality of shift clock routing lines arranged in the gate routing unit of the
적어도 하나의 제 1 게이트 구동 전원 패드는 라우팅부(400)의 게이트 라우팅부에 배치되어 있는 적어도 하나의 게이트 구동 전원 라우팅 라인과 전기적으로 연결될 수 있다. 이에 따라, 제 1 기판(100) 상에 배치된 적어도 하나의 제 1 게이트 구동 전원 라인은 적어도 하나의 제 1 게이트 구동 전원 패드를 통해서 적어도 하나의 게이트 구동 전원 라우팅 라인과 전기적으로 연결될 수 있다.The at least one first gate driving power pad may be electrically connected to at least one gate driving power routing line disposed in the gate routing unit of the
적어도 하나의 제 1 게이트 공통 전원 패드는 라우팅부(400)의 게이트 라우팅부에 배치되어 있는 적어도 하나의 게이트 공통 전원 라우팅 라인과 전기적으로 연결될 수 있다. 이에 따라, 제 1 기판(100) 상에 배치된 적어도 하나의 제 1 게이트 공통 전원 라인은 적어도 하나의 제 1 게이트 공통 전원 패드를 통해서 적어도 하나의 게이트 공통 전원 라우팅 라인과 전기적으로 연결될 수 있다.The at least one first gate common power pad may be electrically connected to at least one gate common power routing line disposed in the gate routing unit of the
제 1 화소 구동 전원 패드부는 복수의 제 1 화소 구동 전원 패드부(PPP1)를 포함할 수 있다. 복수의 제 1 화소 구동 전원 패드(PPP1) 각각은 제 1 기판(100) 상에 배치된 복수의 화소 구동 전원 라인(PL) 각각의 일측 끝단과 개별적(또는 일대일)으로 연결될 수 있다.The first pixel driving power pad part may include a plurality of first pixel driving power pad parts PPP1. Each of the plurality of first pixel driving power pads PPP1 may be individually (or one-to-one) connected to one end of each of the plurality of pixel driving power lines PL disposed on the
제 1 화소 구동 전원 패드부는 라우팅부(400)에 배치된 화소 구동 전원 라우팅부와 연결될 수 있다. 제 1 화소 구동 전원 패드부에 배치된 복수의 제 1 화소 구동 전원 패드(PPP1) 각각은 라우팅부(400)에 배치되어 있는 복수의 화소 구동 전원 라우팅 라인(450) 각각의 일측 끝단과 개별적(또는 일대일)으로 연결될 수 있다. 이에 따라, 제 1 기판(100) 상에 배치된 복수의 화소 구동 전원 라인(PL) 각각은 복수의 제 1 화소 구동 전원 패드(PPP1) 각각을 통해서 복수의 화소 구동 전원 라우팅 라인(450) 각각과 전기적으로 연결될 수 있다.The first pixel driving power pad unit may be connected to the pixel driving power routing unit disposed in the
제 1 화소 공통 전원 패드부는 복수의 제 1 화소 공통 전원 패드(CPP1)를 포함할 수 있다. 복수의 제 1 화소 공통 전원 패드(CPP1) 각각은 제 1 기판(100) 상에 배치된 복수의 화소 공통 전원 라인(CPL) 각각의 일측 끝단과 개별적(또는 일대일)으로 연결될 수 있다.The first pixel common power pad unit may include a plurality of first pixel common power pads CPP1. Each of the plurality of first pixel common power pads CPP1 may be individually (or one-to-one) connected to one end of each of the plurality of pixel common power lines CPL disposed on the
제 1 화소 공통 전원 패드부는 라우팅부(400)에 배치된 화소 공통 전원 라우팅부와 연결될 수 있다. 제 1 화소 공통 전원 패드부에 배치된 복수의 제 1 화소 공통 전원 패드(CPP1) 각각은 라우팅부(400)에 배치되어 있는 복수의 화소 공통 전원 라우팅 라인(470) 각각의 일측 끝단과 개별적(또는 일대일)으로 연결될 수 있다. 이에 따라, 제 1 기판(100) 상에 배치된 복수의 공통 전원 라인(CPL) 각각은 복수의 제 1 화소 공통 전원 패드(CPP1) 각각을 통해서 복수의 화소 공통 전원 라우팅 라인(470) 각각과 전기적으로 연결될 수 있다.The first pixel common power pad unit may be connected to the pixel common power routing unit disposed on the
일 예에 따른 제 1 패드부(110)는 제 1 방향(X)을 따라 제 1 화소 구동 전원 패드(PPP1), 2개의 제 1 데이터 패드(DP1), 제 1 게이트 패드(GP1), 제 1 화소 공통 전원 패드(CPP1), 2개의 제 1 데이터 패드(DP1), 및 제 1 화소 구동 전원 패드(PPP1)의 순서로 배치된 복수의 패드 그룹(PG)을 포함할 수 있다. 복수의 패드 그룹(PG) 각각은 제 1 방향(X)을 따라 배치된 인접한 2개의 화소(P)에 연결될 수 있다. 예를 들어, 복수의 패드 그룹(PG) 각각은 제 1 방향(X)을 따라 홀수번째 화소 영역(PA) 내에 연속적으로 배치된 1개의 제 1 화소 구동 전원 패드(PPP1)와 2개의 제 1 데이터 패드(DP1) 및 1개의 제 1 게이트 패드(GP1)를 포함하는 제 1 패드 그룹(PG1), 및 제 1 방향(X)을 따라 짝수번째 화소 영역(PA) 내에 연속적으로 배치된 1개의 제 1 화소 공통 전원 패드(CPP1)와 2개의 제 1 데이터 패드(DP1) 및 1개의 제 1 화소 구동 전원 패드(PPP1)를 포함하는 제 2 패드 그룹(PG2)을 포함할 수 있다.The
본 명세서에 따른 제 1 기판(100)은 복수의 보조 전원 라인(SPL), 및 복수의 보조 전원 컨택부(SPCP)를 더 포함할 수 있다.The
복수의 보조 전원 라인(SPL) 각각은 제 2 방향(Y)을 따라 길게 연장되고 복수의 화소 공통 전원 라인(CPL) 각각에 인접하게 배치될 수 있다. 복수의 보조 전원 라인(SPL) 각각은 제 1 화소 공통 전원 패드(CPP1)와 전기적으로 연결되지 않고 인접한 화소 공통 전원 라인(CPL)에 전기적으로 연결됨으로써 인접한 화소 공통 전원 라인(CPL)으로부터 화소 공통 전원을 공급받을 수 있다. 이를 위해, 본 명세서에 따른 제 1 기판(100)은 서로 인접한 화소 공통 전원 라인(CPL)과 보조 전원 라인(SPL)을 전기적으로 연결하는 복수의 라인 연결 패턴(LCP)을 더 포함할 수 있다.Each of the plurality of auxiliary power lines SPL may be elongated along the second direction Y and may be disposed adjacent to each of the plurality of pixel common power lines CPL. Each of the plurality of auxiliary power lines SPL is not electrically connected to the first pixel common power pad CPP1, but is electrically connected to the adjacent pixel common power line CPL, so that the pixel common power from the adjacent pixel common power line CPL Can be supplied. To this end, the
복수의 라인 연결 패턴(LCP) 각각은 서로 인접한 화소 공통 전원 라인(CPL)과 보조 전원 라인(SPL)을 교차하도록 제 1 기판(100) 상에 배치되고, 라인 점핑 구조를 통해 서로 인접한 화소 공통 전원 라인(CPL)과 보조 전원 라인(SPL)을 전기적으로 연결할 수 있다. 예를 들어, 복수의 라인 연결 패턴(LCP) 각각의 일측은 보조 전원 라인(SPL) 상의 절연층에 형성된 제 1 라인 컨택홀을 통해 보조 전원 라인(SPL)의 일부와 전기적으로 연결되고, 복수의 라인 연결 패턴(LCP) 각각의 타측은 화소 공통 전원 라인(CPL) 상의 절연층에 형성된 제 2 라인 컨택홀을 통해 화소 공통 전원 라인(CPL)의 일부와 전기적으로 연결될 수 있다.Each of the plurality of line connection patterns LCP is disposed on the
복수의 보조 전원 컨택부(SPCP) 각각은 복수의 보조 전원 라인(SPL) 각각과 중첩되는 복수의 화소(P) 사이에 배치되고 공통 전극(CE)을 복수의 보조 전원 라인(SPL) 각각에 전기적으로 연결시킨다. 일 예에 따른 복수의 보조 전원 컨택부(SPCP) 각각은 제 2 방향(Y)을 기준으로, 복수의 화소(P) 사이 또는 복수의 화소 사이의 경계부에서 복수의 보조 전원 라인(SPL) 각각과 전기적으로 연결되고, 공통 전극(CE)의 일부가 전기적으로 연결됨으로써 공통 전극(CE)을 복수의 보조 전원 라인(SPL) 각각과 전기적으로 연결시킬 수 있다. 이에 따라, 공통 전극(CE)은 공통 전원 컨택부(CPCP)를 통해서 복수의 보조 전원 라인(SPL) 각각에 추가로 연결될 수 있다. 이로 인하여 본 명세서에 따른 표시 장치(10)는 표시 영역(AA)에 배열된 각 화소들(P)에 공급되는 화소 공통 전원의 편차로 인한 화질 불량이 더욱 방지되거나 더욱 최소화될 수 있다. 그리고, 본 명세서에 따른 표시 장치(10)는 복수의 보조 전원 라인(SPL) 각각에 연결되는 제 1 화소 공통 전원 패드(CPP1)를 추가로 배치(또는 형성)하지 않고도, 복수의 화소 영역(PA) 각각에서 화소 공통 전원을 공통 전극(CE)에 공급할 수 있다.Each of the plurality of auxiliary power contact units SPCP is disposed between the plurality of pixels P overlapping each of the plurality of auxiliary power lines SPL, and the common electrode CE is electrically connected to each of the plurality of auxiliary power lines SPL. Connect with Each of the plurality of auxiliary power contact units SPCP according to an example includes each of the plurality of auxiliary power lines SPL at the boundary between the plurality of pixels P or between the plurality of pixels based on the second direction Y. It is electrically connected and a part of the common electrode CE is electrically connected, so that the common electrode CE may be electrically connected to each of the plurality of auxiliary power lines SPL. Accordingly, the common electrode CE may be additionally connected to each of the plurality of auxiliary power lines SPL through the common power contact unit CPCP. Accordingly, the
본 명세서에 따른 제 1 기판(100)은 복수의 레퍼런스 전원 라인(RL)을 더 포함할 수 있다.The
복수의 레퍼런스 전원 라인(RL) 각각은 제 2 방향(Y)을 따라 길게 연장되고 제 1 방향(X)을 따라 미리 정해진 간격을 가지도록 제 1 기판(100)의 표시 영역(AA) 상에 배치될 수 있다. 복수의 레퍼런스 전원 라인(RL) 각각은 제 2 방향(Y)을 따라 배열되어 있는 각 화소 영역(PA)의 중심 영역에 배치될 수 있다. 예를 들어, 복수의 레퍼런스 전원 라인(RL) 각각은 각 화소 영역(PA)에서 홀수번째 데이터 라인(DLo)과 짝수번째 데이터 라인(DLe) 사이에 배치될 수 있다.Each of the plurality of reference power lines RL is disposed on the display area AA of the
복수의 레퍼런스 전원 라인(RL) 각각은 각 화소 영역(PA)에서 제 1 방향(X)을 따라 인접한 2개의 부화소((SP1, SP2)(SP3, SP4))에 공유될 수 있다. 이를 위해, 복수의 레퍼런스 전원 라인(RL) 각각은 레퍼런스 분기 라인(RDL)을 포함할 수 있다.Each of the plurality of reference power lines RL may be shared with two adjacent subpixels SP1 and SP2 (SP3 and SP4) along the first direction X in each pixel area PA. To this end, each of the plurality of reference power lines RL may include a reference branch line RDL.
레퍼런스 분기 라인(RDL)은 각 화소 영역(PA)에서 제 1 방향(X)을 따라 인접한 2개의 부화소((SP1, SP2)(SP3, SP4)) 쪽으로 분기(또는 돌출)되어 인접한 2개의 부화소((SP1, SP2)(SP3, SP4))에 전기적으로 연결될 수 있다.The reference branch line RDL is branched (or protruded) toward two adjacent subpixels ((SP1, SP2) (SP3, SP4)) along the first direction X in each pixel area PA, It may be electrically connected to the pixels (SP1, SP2) (SP3, SP4).
본 명세서에 따른 제 1 패드부(110)는 제 1 레퍼런스 전원 패드부를 더 포함할 수 있다.The
제 1 레퍼런스 전원 패드부는 복수의 제 1 레퍼런스 전원 패드(RPP1)를 포함할 수 있다. 복수의 제 1 레퍼런스 전원 패드(RPP1) 각각은 복수의 레퍼런스 전원 라인(RL) 각각의 일측 끝단과 개별적(또는 일대일)으로 연결될 수 있다. 예를 들어, 복수의 제 1 레퍼런스 전원 패드(RPP1) 각각은 복수의 최외곽 화소 영역(PAo) 각각에 배치된 2개의 제 1 데이터 패드(DP1) 사이에 배치될 수 있으나, 반드시 이에 한정되는 것은 아니다.The first reference power pad unit may include a plurality of first reference power pads RPP1. Each of the plurality of first reference power pads RPP1 may be individually (or one-to-one) connected to one end of each of the plurality of reference power lines RL. For example, each of the plurality of first reference power pads RRP1 may be disposed between two first data pads DP1 disposed in each of the plurality of outermost pixel areas PAo, but is limited thereto. no.
제 1 레퍼런스 전원 패드부는 라우팅부(400)에 배치된 레퍼런스 전원 라우팅부와 연결될 수 있다. 제 1 레퍼런스 전원 패드부에 배치된 복수의 제 1 레퍼런스 전원 패드(RPP1) 각각은 라우팅부(400)에 배치되어 있는 복수의 레퍼런스 전원 라우팅 라인(490) 각각의 일측 끝단과 개별적(또는 일대일)으로 연결될 수 있다. 이에 따라, 제 1 기판(100) 상에 배치된 복수의 레퍼런스 전원 라인(RL) 각각은 복수의 제 1 레퍼런스 전원 패드(RPP1) 각각을 통해서 복수의 레퍼런스 전원 라우팅 라인(490) 각각과 전기적으로 연결될 수 있다.The first reference power pad unit may be connected to the reference power routing unit disposed in the
선택적으로, 복수의 레퍼런스 전원 라인(RL), 레퍼런스 분기 라인(RDL), 복수의 제 1 레퍼런스 전원 패드(RPP1), 및 복수의 레퍼런스 전원 라우팅 라인(490) 각각은 화소 회로(PC)의 회로 구성에 따라 생략될 수도 있다.Optionally, each of the plurality of reference power lines RL, the reference branch line RDL, the plurality of first reference power pads RRP1, and the plurality of reference
도 8은 도 4 및 도 6에 도시된 하나의 화소를 나타내는 회로도로서, 이는 부화소의 화소 회로를 설명하기 위한 도면이다. 도 8을 설명함에 있어서, 도 4 내지 도 7의 구성 요소와 동일하거나 대응되는 구성 요소에 대해서는 동일한 도면 부호를 부여하고, 그에 대한 중복 설명은 생략하거나 간략히 한다.8 is a circuit diagram illustrating one pixel shown in FIGS. 4 and 6, which is a diagram for explaining a pixel circuit of a subpixel. In the description of FIG. 8, the same reference numerals are assigned to the same or corresponding components as those of FIGS. 4 to 7, and redundant descriptions thereof will be omitted or simplified.
도 8을 참조하면, 본 명세서에 따른 화소(P)는 화소 회로(PC)와 화소 전극(PE) 및 발광 소자(ED)를 갖는 제 1 내지 제 4 부화소(SP1, SP2, SP3, SP4)를 포함할 수 있다.Referring to FIG. 8, a pixel P according to the present specification includes first to fourth subpixels SP1, SP2, SP3, and SP4 having a pixel circuit PC, a pixel electrode PE, and a light emitting device ED. It may include.
화소(P)의 제 1 내지 제 4 부화소(SP1, SP2, SP3, SP4) 각각에 배치된 화소 회로(PC) 각각은 회로 영역에 배치되고 인접한 게이트 라인(GLo, GLe), 데이터 라인(DLo, DLe), 레퍼런스 전원 라인(RL), 및 화소 구동 전원 라인(PL)에 연결될 수 있다. 이러한 화소 회로(PC)는 인접한 게이트 라인(GLo, GLe)에 공급되는 스캔 신호에 응답하여 인접한 데이터 라인(DLo, DLe)으로부터 공급되는 데이터 신호과 인접한 레퍼런스 전원 라인(RL)으로부터 공급되는 레퍼런스 전압 사이의 차 전압에 대응되는 데이터 전류를 발광 소자(ED)에 제공함으로써 발광 소자(ED)를 발광시킨다.Each of the pixel circuits PC disposed in each of the first to fourth subpixels SP1, SP2, SP3, and SP4 of the pixel P is disposed in the circuit area and is adjacent to the gate lines Glo and GLe and the data lines DLo. , DLe), the reference power line RL, and the pixel driving power line PL. In response to the scan signals supplied to the adjacent gate lines GLO and GLe, the pixel circuit PC is configured to be provided between the data signals supplied from the adjacent data lines DLo and DLe and the reference voltage supplied from the adjacent reference power line RL. A data current corresponding to the difference voltage is provided to the light-emitting element ED to emit light.
일 예에 따른 화소 회로(PC)는 제 1 스위칭 박막 트랜지스터(Tsw1), 제 2 스위칭 박막 트랜지스터(Tsw2), 스토리지 커패시터(Cst), 및 구동 박막 트랜지스터(Tdr)를 포함할 수 있다. 이하의 설명에서, 박막 트랜지스터(Thin Film Transistor)를 "TFT"라 칭하기로 한다.The pixel circuit PC according to an example may include a first switching thin film transistor Tsw1, a second switching thin film transistor Tsw2, a storage capacitor Cst, and a driving thin film transistor Tdr. In the following description, a thin film transistor is referred to as "TFT".
제 1 스위칭 TFT(Tsw1)와 제 2 스위칭 TFT(Tsw2) 및 구동 TFT(Tdr) 중 적어도 하나는 N 타입 또는 P 타입 TFT(TFT)로 이루어질 수 있다. 제 1 스위칭 TFT(Tsw1)와 제 2 스위칭 TFT(Tsw2) 및 구동 TFT(Tdr) 중 적어도 하나는 a-Si TFT, poly-Si TFT, Oxide TFT, 또는 Organic TFT일 수 있다. 예를 들어, 픽셀 회로(PC)에서, 제 1 스위칭 TFT(Tsw1), 제 2 스위칭 TFT(Tsw2), 및 구동 TFT(Tdr) 중 일부는 응답 특성이 우수한 LTPS(low-temperature poly-Si)으로 이루어지고, 제 1 스위칭 TFT(Tsw1), 제 2 스위칭 TFT(Tsw2), 및 구동 TFT(Tdr) 중 일부를 제외한 나머지는 오프 전류(off current) 특성이 우수한 옥사이드(oxide)로 이루어진 반도체층(또는 활성층)을 포함하는 TFT일 수 있다. 제 1 스위칭 TFT(Tsw1)와 제 2 스위칭 TFT(Tsw2) 및 구동 TFT(Tdr) 각각은 각기 다른 크기(또는 채널 크기)를 가질 수 있다. 예를 들어, 구동 TFT(Tdr)는 제 1 스위칭 TFT(Tsw1)와 제 2 스위칭 TFT(Tsw2) 각각보다 큰 크기를 가지며, 제 2 스위칭 TFT(Tsw2)는 제 1 스위칭 TFT(Tsw1)보다 큰 크기를 가질 수 있다.At least one of the first switching TFT (Tsw1), the second switching TFT (Tsw2), and the driving TFT (Tdr) may be formed of an N-type or P-type TFT (TFT). At least one of the first switching TFT (Tsw1), the second switching TFT (Tsw2), and the driving TFT (Tdr) may be an a-Si TFT, a poly-Si TFT, an oxide TFT, or an organic TFT. For example, in the pixel circuit (PC), some of the first switching TFT (Tsw1), the second switching TFT (Tsw2), and the driving TFT (Tdr) are made of low-temperature poly-Si (LTPS) having excellent response characteristics. And, except for some of the first switching TFT (Tsw1), the second switching TFT (Tsw2), and the driving TFT (Tdr), a semiconductor layer made of oxide having excellent off current characteristics (or It may be a TFT including an active layer). Each of the first switching TFT (Tsw1), the second switching TFT (Tsw2), and the driving TFT (Tdr) may have different sizes (or channel sizes). For example, the driving TFT (Tdr) has a size larger than each of the first switching TFT (Tsw1) and the second switching TFT (Tsw2), and the second switching TFT (Tsw2) has a larger size than the first switching TFT (Tsw1). Can have
제 1 스위칭 TFT(Tsw1)는 인접한 게이트 라인(GLo, GLe)에 연결된 게이트 전극, 인접한 데이터 라인(DLo, DLe)에 연결된 제 1 소스/드레인 전극, 및 제 1 노드(또는 구동 TFT(Tdr)의 게이트 전극)(n1)에 연결된 제 2 소스/드레인 전극을 포함할 수 있다. 이러한 제 1 스위칭 TFT(Tsw1)는 해당하는 게이트 라인(GLo, GLe)을 통해 공급되는 스캔 신호에 의해 턴-온되고 해당하는 데이터 라인(DLo, DLe)을 통해 공급되는 데이터 신호를 제 1 노드(n1), 즉 구동 TFT(Tdr)의 게이트 전극(n1)에 공급할 수 있다.The first switching TFT Tsw1 includes a gate electrode connected to adjacent gate lines Glo and GLe, a first source/drain electrode connected to adjacent data lines DLo and DLe, and a first node (or driving TFT Tdr). The gate electrode) may include a second source/drain electrode connected to n1. The first switching TFT Tsw1 is turned on by a scan signal supplied through the corresponding gate lines Glo and GLe, and transmits a data signal supplied through the corresponding data lines DLo and DLe to a first node ( n1), that is, to the gate electrode n1 of the driving TFT (Tdr).
일 예에 따르면, 제 1 부화소(SP1)와 제 2 부화소(SP2) 각각의 화소 회로(PC)에 배치된 제 1 스위칭 TFT(Tsw1)의 게이트 전극은 홀수번째 게이트 라인(GLo)에 연결될 수 있으며, 제 3 부화소(SP3)와 제 4 부화소(SP4) 각각의 화소 회로(PC)에 배치된 제 1 스위칭 TFT(Tsw1)의 게이트 전극은 짝수번째 게이트 라인(GLo)에 연결될 수 있다. 제 1 부화소(SP1)와 제 3 부화소(SP3) 각각의 화소 회로(PC)에 배치된 제 1 스위칭 TFT(Tsw1)의 제 1 소스/드레인 전극은 홀수번째 데이터 라인(DLo)에 연결될 수 있으며, 제 2 부화소(SP2)와 제 4 부화소(SP4) 각각의 화소 회로(PC)에 배치된 제 1 스위칭 TFT(Tsw1)의 제 1 소스/드레인 전극은 짝수번째 데이터 라인(DLe)에 연결될 수 있다.According to an example, the gate electrode of the first switching TFT Tsw1 disposed in the pixel circuit PC of each of the first subpixel SP1 and the second subpixel SP2 may be connected to the odd-numbered gate line GLO. The gate electrode of the first switching TFT Tsw1 disposed in the pixel circuit PC of each of the third subpixel SP3 and the fourth subpixel SP4 may be connected to the even-numbered gate line GLO. . The first source/drain electrodes of the first switching TFT Tsw1 disposed in the pixel circuit PC of each of the first and third subpixels SP1 and SP3 may be connected to the odd-numbered data line DLo. In addition, the first source/drain electrodes of the first switching TFT Tsw1 disposed in the pixel circuit PC of each of the second subpixel SP2 and the fourth subpixel SP4 are on the even-numbered data line DLe. Can be connected.
제 2 스위칭 TFT(Tsw2)는 인접한 게이트 라인(GLo, GLe)에 연결된 게이트 전극, 인접한 레퍼런스 전원 라인(RL)에 연결된 제 1 소스/드레인 전극, 및 제 2 노드(또는 구동 TFT(Tdr)의 소스 전극)(n2)에 연결된 제 2 소스/드레인 전극을 포함할 수 있다. 이러한 제 2 스위칭 TFT(Tsw2)는 해당하는 게이트 라인(GLo, GLe)을 통해 공급되는 스캔 신호에 의해 턴-온되고 해당하는 레퍼런스 분기 라인(RDL)과 레퍼런스 전원 라인(RL)을 통해 공급되는 레퍼런스 전압을 구동 TFT(Tdr)의 소스 전극(n2)에 공급할 수 있다.The second switching TFT Tsw2 includes a gate electrode connected to the adjacent gate lines GLO and GLe, a first source/drain electrode connected to the adjacent reference power line RL, and a second node (or a source of the driving TFT Tdr). An electrode) may include a second source/drain electrode connected to n2. The second switching TFT (Tsw2) is turned on by a scan signal supplied through the corresponding gate lines (GLo, GLe), and a reference supplied through the corresponding reference branch line RDL and the reference power line RL. A voltage can be supplied to the source electrode n2 of the driving TFT Tdr.
일 예에 따르면, 제 1 부화소(SP1)와 제 2 부화소(SP2) 각각의 화소 회로(PC)에 배치된 제 2 스위칭 TFT(Tsw2)의 게이트 전극은 홀수번째 게이트 라인(GLo)에 연결될 수 있으며, 제 3 부화소(SP3)와 제 4 부화소(SP4) 각각의 화소 회로(PC)에 배치된 제 2 스위칭 TFT(Tsw2)의 게이트 전극은 짝수번째 게이트 라인(GLo)에 연결될 수 있다. 제 1 내지 제 4 부화소(SP1, SP2, SP3, SP4) 각각의 화소 회로(PC)에 배치된 제 2 스위칭 TFT(Tsw2)의 제 2 소스/드레인 전극은 레퍼런스 분기 라인(RDL)을 통해서 인접한 레퍼런스 전원 라인(RL)에 공통적으로 연결될 수 있다.According to an example, the gate electrode of the second switching TFT Tsw2 disposed in the pixel circuit PC of each of the first subpixel SP1 and the second subpixel SP2 may be connected to the odd-numbered gate line GLO. The gate electrode of the second switching TFT Tsw2 disposed in the pixel circuit PC of each of the third and fourth subpixels SP3 and SP4 may be connected to the even-numbered gate line GLO. . The second source/drain electrodes of the second switching TFT Tsw2 disposed in the pixel circuit PC of each of the first to fourth subpixels SP1, SP2, SP3, and SP4 are adjacent through the reference branch line RDL. It may be commonly connected to the reference power line RL.
제 1 스위칭 TFT(Tsw1)의 게이트 전극에 공급되는 스캔 신호와 제 2 스위칭 TFT(Tsw2)의 게이트 전극에 공급되는 스캔 신호는 동일한 신호일 수 있다. 예를 들어, 제 1 스위칭 TFT(Tsw1)의 게이트 전극과 제 2 스위칭 TFT(Tsw2)의 게이트 전극은 동일한 게이트 라인(GLo, GLe)에 공통적으로 연결될 수 있다. 이에 따라, 제 1 부화소(SP1)와 제 2 부화소(SP2) 각각의 화소 회로(PC)에 배치된 제 1 스위칭 TFT(Tsw1)와 제 2 스위칭 TFT(Tsw2)는 홀수번째 게이트 라인(GLo)을 통해 공급되는 스캔 신호에 의해 동시에 턴-온되거나 동시에 턴-오프될 수 있다. 이와 마찬가지로, 제 3 부화소(SP3)와 제 4 부화소(SP4) 각각의 화소 회로(PC)에 배치된 제 1 스위칭 TFT(Tsw1)와 제 2 스위칭 TFT(Tsw2)는 짝수번째 게이트 라인(GLe)을 통해 공급되는 스캔 신호에 의해 동시에 턴-온되거나 동시에 턴-오프될 수 있다.The scan signal supplied to the gate electrode of the first switching TFT Tsw1 and the scan signal supplied to the gate electrode of the second switching TFT Tsw2 may be the same signal. For example, the gate electrode of the first switching TFT Tsw1 and the gate electrode of the second switching TFT Tsw2 may be commonly connected to the same gate lines Glo and GLe. Accordingly, the first and second switching TFTs Tsw1 and Tsw2 disposed in the pixel circuit PC of each of the first and second subpixels SP1 and SP2 are formed by the odd-numbered gate lines GLO. ) May be simultaneously turned on or turned off simultaneously by a scan signal supplied through). Similarly, the first switching TFT Tsw1 and the second switching TFT Tsw2 disposed in the pixel circuit PC of each of the third and fourth subpixels SP3 and SP4 are formed by the even-numbered gate line GLe. ) May be simultaneously turned on or turned off simultaneously by a scan signal supplied through).
선택적으로, 제 1 스위칭 TFT(Tsw1)의 게이트 전극에 공급되는 스캔 신호와 제 2 스위칭 TFT(Tsw2)의 게이트 전극에 공급되는 스캔 신호는 상이한 신호일 수 있다. 예를 들어, 제 1 스위칭 TFT(Tsw1)의 게이트 전극과 제 2 스위칭 TFT(Tsw2)의 게이트 전극은 서로 다른 게이트 라인(GLo, GLe)에 연결될 수 있다.Optionally, the scan signal supplied to the gate electrode of the first switching TFT Tsw1 and the scan signal supplied to the gate electrode of the second switching TFT Tsw2 may be different signals. For example, the gate electrode of the first switching TFT Tsw1 and the gate electrode of the second switching TFT Tsw2 may be connected to different gate lines Glo and GLe.
일 예에 따른 홀수번째 게이트 라인(GLo)과 짝수번째 게이트 라인(GLe) 각각은 제 1 및 제 2 게이트 라인을 포함한다.Each of the odd-numbered gate line GLO and the even-numbered gate line GLE according to an example includes first and second gate lines.
홀수번째 게이트 라인(GLo)의 제 1 게이트 라인은 제 1 부화소(SP1)와 제 2 부화소(SP2) 각각의 화소 회로(PC)에 배치된 제 1 스위칭 TFT(Tsw1)의 게이트 전극에 연결되며, 홀수번째 게이트 라인(GLo)의 제 2 게이트 라인은 제 1 부화소(SP1)와 제 2 부화소(SP2) 각각의 화소 회로(PC)에 배치된 제 2 스위칭 TFT(Tsw2)의 게이트 전극에 연결될 수 있다.The first gate line of the odd-numbered gate line GLO is connected to the gate electrode of the first switching TFT Tsw1 disposed in the pixel circuit PC of each of the first subpixel SP1 and the second subpixel SP2. The second gate line of the odd-numbered gate line GLO is the gate electrode of the second switching TFT Tsw2 disposed in the pixel circuit PC of each of the first subpixel SP1 and the second subpixel SP2. Can be connected to
짝수번째 게이트 라인(GLe)의 제 1 게이트 라인은 제 3 부화소(SP3)와 제 4 부화소(SP4) 각각의 화소 회로(PC)에 배치된 제 1 스위칭 TFT(Tsw1)의 게이트 전극에 연결되며, 짝수번째 게이트 라인(GLe)의 제 2 게이트 라인은 제 3 부화소(SP3)와 제 4 부화소(SP4) 각각의 화소 회로(PC)에 배치된 제 2 스위칭 TFT(Tsw2)의 게이트 전극에 연결될 수 있다.The first gate line of the even gate line GLE is connected to the gate electrode of the first switching TFT Tsw1 disposed in the pixel circuit PC of each of the third and fourth subpixels SP3 and SP4. The second gate line of the even-numbered gate line GLE is a gate electrode of the second switching TFT Tsw2 disposed in the pixel circuit PC of each of the third subpixel SP3 and the fourth subpixel SP4. Can be connected to
이에 따라, 제 1 부화소(SP1)와 제 2 부화소(SP2) 각각의 화소 회로(PC)에 배치된 제 1 스위칭 TFT(Tsw1)와 제 2 스위칭 TFT(Tsw2)는 홀수번째 게이트 라인(GLo)의 제 1 및 제 2 게이트 라인 각각을 통해 공급되는 동일한 스캔 신호에 의해 동시에 턴-온 또는 턴-오프되거나 서로 다른 스캔 신호에 의해 개별적으로 턴-온 또는 턴-오프될 수 있다. 이와 마찬가지로, 제 3 부화소(SP3)와 제 4 부화소(SP4) 각각의 화소 회로(PC)에 배치된 제 1 스위칭 TFT(Tsw1)와 제 2 스위칭 TFT(Tsw2)는 짝수번째 게이트 라인(GLe)의 제 1 및 제 2 게이트 라인 각각을 통해 공급되는 동일한 스캔 신호에 의해 동시에 턴-온 또는 턴-오프되거나 서로 다른 스캔 신호에 의해 개별적으로 턴-온 또는 턴-오프될 수 있다. 예를 들어, 제 1 내지 제 4 부화소(SP1, SP2, SP3, SP4) 각각에서, 제 1 스위칭 TFT(Tsw1)는 제 1 게이트 라인에 공급되는 제 1 스캔 신호에 따라 스위칭될 수 있고, 제 2 스위칭 TFT(Tsw1)는 제 2 게이트 라인에 공급되는 제 2 스캔 신호에 따라 스위칭될 수 있다.Accordingly, the first and second switching TFTs Tsw1 and Tsw2 disposed in the pixel circuit PC of each of the first and second subpixels SP1 and SP2 are formed by the odd-numbered gate lines GLO. ) May be turned on or off simultaneously by the same scan signal supplied through each of the first and second gate lines of ), or individually turned on or off by different scan signals. Similarly, the first switching TFT Tsw1 and the second switching TFT Tsw2 disposed in the pixel circuit PC of each of the third and fourth subpixels SP3 and SP4 are formed by the even-numbered gate line GLe. ) May be turned on or off simultaneously by the same scan signal supplied through each of the first and second gate lines of ), or individually turned on or off by different scan signals. For example, in each of the first to fourth subpixels SP1, SP2, SP3, and SP4, the first switching TFT Tsw1 may be switched according to the first scan signal supplied to the first gate line, and the first The 2 switching TFT Tsw1 may be switched according to the second scan signal supplied to the second gate line.
제 1 내지 제 4 부화소(SP1, SP2, SP3, SP4) 각각의 화소 회로(PC)에 배치된 제 2 스위칭 TFT(Tsw2)는 외부 센싱 모드에 따른 화소(P)의 데이터 충전 기간(또는 구간) 동안 레퍼런스 전원 라인(RL)을 통해서 구동 TFT(Tdr)의 소스 전극(n2)에 레퍼런스 전압을 공급하고, 화소(P)의 센싱 기간(또는 구간) 동안 구동 TFT(Tdr)의 소스 전극(n2)에 흐르는 전류를 레퍼런스 전원 라인(RL)에 공급하는 역할을 할 수 있으며, 이 경우, 구동 회로부는 레퍼런스 전원 라인(RL)에 공급되는 전류를 센싱하여 구동 TFT(Tdr)의 특성 변화를 보상하기 위한 보상 데이터를 생성하고, 생성된 보상 데이터에 기초하여 화소 데이터를 변조할 수 있다. 예를 들어, 구동 TFT(Tdr)의 특성 변화는 문턱 전압 및/또는 이동도일 수 있다.The second switching TFTs Tsw2 disposed in the pixel circuit PC of each of the first to fourth subpixels SP1, SP2, SP3, and SP4 are used during the data charging period (or period) of the pixel P according to the external sensing mode. ), a reference voltage is supplied to the source electrode n2 of the driving TFT Tdr through the reference power line RL, and the source electrode n2 of the driving TFT Tdr is supplied during the sensing period (or period) of the pixel P. ) Can serve to supply the current flowing through the reference power line RL, and in this case, the driving circuit unit senses the current supplied to the reference power line RL to compensate for the change in characteristics of the driving TFT (Tdr). Compensation data for, may be generated, and pixel data may be modulated based on the generated compensation data. For example, the change in characteristics of the driving TFT (Tdr) may be a threshold voltage and/or mobility.
스토리지 커패시터(Cst)는 구동 TFT(Tdr)의 게이트 전극(n1)과 소스 전극(n2) 사이의 중첩 영역에 형성될 수 있다. 일 예에 따른 스토리지 커패시터(Cst)는 구동 TFT(Tdr)의 게이트 전극에 연결된 제 1 커패시터 전극, 구동 TFT(Tdr)의 소스 전극에 연결된 제 2 커패시터 전극, 및 제 1 커패시터 전극과 제 2 커패시터 전극 사이의 중첩 영역에 형성된 유전체층을 포함할 수 있다. 이러한 스토리지 커패시터(Cst)는 구동 TFT(Tdr)의 게이트 전극(n1)과 소스 전극(n2) 사이의 차 전압을 충전한 후, 충전된 전압에 따라 구동 TFT(Tdr)를 턴-온시키거나 턴-오프시킬 수 있다.The storage capacitor Cst may be formed in an overlapping region between the gate electrode n1 and the source electrode n2 of the driving TFT Tdr. The storage capacitor Cst according to an example includes a first capacitor electrode connected to the gate electrode of the driving TFT Tdr, a second capacitor electrode connected to the source electrode of the driving TFT Tdr, and a first capacitor electrode and a second capacitor electrode. It may include a dielectric layer formed in the overlapping region therebetween. The storage capacitor Cst charges the difference voltage between the gate electrode n1 and the source electrode n2 of the driving TFT Tdr, and then turns on or turns the driving TFT Tdr according to the charged voltage. -You can turn it off.
구동 TFT(Tdr)는 제 1 스위칭 TFT(Tsw1)의 제 2 소스/드레인 전극과 스토리지 커패시터(Cst)의 제 1 커패시터 전극에 공통적으로 연결된 게이트 전극(또는 게이트 노드)(n1), 제 2 스위칭 TFT(Tsw2)의 제 2 소스/드레인 전극과 스토리지 커패시터(Cst)의 제 2 커패시터 전극 및 화소 전극(PE)에 공통적으로 연결된 소스 전극(또는 소스 노드), 및 인접한 화소 구동 전원 라인(PL)에 연결된 드레인 전극(또는 드레인 노드)을 포함할 수 있다.The driving TFT (Tdr) is a gate electrode (or gate node) (n1) commonly connected to the second source/drain electrode of the first switching TFT (Tsw1) and the first capacitor electrode of the storage capacitor (Cst), and the second switching TFT. A source electrode (or source node) commonly connected to the second source/drain electrode of (Tsw2), the second capacitor electrode of the storage capacitor Cst, and the pixel electrode PE, and connected to the adjacent pixel driving power line PL. It may include a drain electrode (or drain node).
제 1 내지 제 4 부화소(SP1, SP2, SP3, SP4) 각각의 화소 회로(PC)에 배치된 구동 TFT(Tdr)의 드레인 전극은 전원 공유 라인(PSL)을 통해서 인접한 화소 구동 전원 라인(PL)에 공통적으로 연결될 수 있다. 전원 공유 라인(PSL)은 제 1 방향(X)과 나란하도록 인접한 화소 구동 전원 라인(PL)으로부터 분기되어 화소(P)의 중간 영역에 배치될 수 있다. 이러한 구동 TFT(Tdr)는 스토리지 커패시터(Cst)의 전압에 의해 턴-온됨으로써 화소 구동 전원 라인(PL)으로부터 발광 소자(ED)로 흐르는 전류 량을 제어한다.The drain electrode of the driving TFT Tdr disposed in the pixel circuit PC of each of the first to fourth subpixels SP1, SP2, SP3, and SP4 is adjacent to the pixel driving power line PL through the power sharing line PSL. ) Can be connected in common. The power sharing line PSL may be branched from the adjacent pixel driving power line PL so as to be parallel to the first direction X and may be disposed in an intermediate region of the pixel P. The driving TFT Tdr is turned on by the voltage of the storage capacitor Cst to control the amount of current flowing from the pixel driving power line PL to the light emitting element ED.
제 1 내지 제 4 부화소(SP1, SP2, SP3, SP4) 각각의 화소 회로(PC)에 배치된 구동 TFT(Tdr) 각각은 해당하는 발광 소자(ED)의 발광 효율에 기초하여 각기 다른 크기(또는 채널 크기)를 가질 수 있다. 예를 들어, 제 1 부화소(또는 적색 부화소)(SP1)의 구동 TFT(Tdr)는 제 2 내지 제 4 부화소(SP2, SP3, SP4)의 구동 TFT(Tdr)보다 큰 크기를 가지며, 제 4 부화소(또는 녹색 부화소)(SP4)의 구동 TFT(Tdr)는 제 2 및 제 3 부화소(SP2, SP3)의 구동 TFT(Tdr)보다 큰 크기를 가지며, 제 2 부화소(또는 청색 부화소)(SP2)의 구동 TFT(Tdr)는 제 3 부화소(또는 백색 부화소)(SP3)의 구동 TFT(Tdr)보다 큰 크기를 가질 수 있다.Each of the driving TFTs Tdr disposed in the pixel circuit PC of each of the first to fourth subpixels SP1, SP2, SP3, and SP4 has a different size based on the luminous efficiency of the corresponding light emitting device ED. Or channel size). For example, the driving TFT (Tdr) of the first subpixel (or red subpixel) SP1 has a larger size than the driving TFT (Tdr) of the second to fourth subpixels SP2, SP3, and SP4, The driving TFT (Tdr) of the fourth sub-pixel (or green sub-pixel) SP4 has a larger size than the driving TFT (Tdr) of the second and third sub-pixels SP2 and SP3, and the second sub-pixel (or The driving TFT Tdr of the blue subpixel) SP2 may have a larger size than the driving TFT Tdr of the third subpixel (or white subpixel) SP3.
선택적으로, 제 1 내지 제 4 부화소(SP1 내지 SP4) 각각에서, 제 1 스위칭 TFT(Tsw1), 제 2 스위칭 TFT(Tsw2), 스토리지 커패시터(Cst), 및 구동 TFT(Tdr)를 포함하는 화소 회로(PC)는 화소 구동 칩 형태로 구현되고, 해당하는 화소 영역(PA)의 회로 영역(CA)에 배치되고 인접한 게이트 라인(GLo, GLe)과 데이터 라인(DLo, DLe), 및 화소 구동 전원 라인(PL)에 연결될 수 있다. 이러한 화소 구동 칩은 해당하는 게이트 라인(GLo, GLe)으로부터 공급되는 스캔 신호에 응답하여 해당하는 데이터 라인(DLo, DLe)으로부터 공급되는 데이터 신호를 샘플링하고 샘플링된 데이터 신호에 대응되는 데이터 전류를 화소 전극(PE)에 공급할 수 있다.Optionally, in each of the first to fourth subpixels SP1 to SP4, a pixel including a first switching TFT (Tsw1), a second switching TFT (Tsw2), a storage capacitor Cst, and a driving TFT (Tdr) The circuit PC is implemented in the form of a pixel driving chip, is disposed in the circuit area CA of the corresponding pixel area PA, adjacent gate lines Glo and GLe, data lines DLo, DLe, and pixel driving power It may be connected to the line PL. These pixel driving chips sample the data signals supplied from the corresponding data lines DLo and DLe in response to the scan signals supplied from the corresponding gate lines GLO and GLe, and apply the data current corresponding to the sampled data signals to pixels. It can be supplied to the electrode PE.
화소 전극(PE)은 제 1 내지 제 4 부화소(SP1, SP2, SP3, SP4) 각각의 발광 영역에 배치되고 해당하는 화소 회로(PC)에 배치된 구동 TFT(Tdr)의 드레인 전극과 연결될 수 있다.The pixel electrode PE is disposed in the light emitting region of each of the first to fourth subpixels SP1, SP2, SP3, and SP4, and may be connected to the drain electrode of the driving TFT Tdr disposed in the corresponding pixel circuit PC. have.
화소 전극(PE)은 표시 장치(10)의 해상도에 기초하여, 화소 회로(PC)와 중첩되지 않거나, 화소 회로(PC)의 일부 또는 전체와 중첩되도록 해당하는 부화소 영역 내에 배치될 수 있다. 예를 들어, 화소 전극(PE)은, 도 2a 내지 도 2c 중 어느 하나에 도시된 바와 같이, 부화소 영역 내에서 회로 영역(CA)의 일부 또는 전체와 중첩되도록 배치될 수 있다.The pixel electrode PE may be disposed in a corresponding subpixel area such that it does not overlap with the pixel circuit PC or partially or entirely overlaps with the pixel circuit PC based on the resolution of the
일 예에 따른 화소 전극(PE)은 화소 회로(PC)와 중첩되지 않도록 부화소 영역 내에 배치될 수 있다. 예를 들어, 화소 전극(PE)은 부화소 영역 내에서 화소(P)의 중심부 쪽으로 치우쳐 배치될 수 있다.The pixel electrode PE according to an example may be disposed in the subpixel area so as not to overlap with the pixel circuit PC. For example, the pixel electrode PE may be arranged to be skewed toward the center of the pixel P in the subpixel area.
다른 예에 따른 화소 전극(PE)은 화소 회로(PC)와 일부 중첩되도록 부화소 영역 내에 배치될 수 있다. 예를 들어, 화소 전극(PE)은 화소 회로(PC)의 일부와 중첩되도록 부화소 영역 내에서 화소(P)의 중심부 쪽으로 치우쳐 배치될 수 있다.The pixel electrode PE according to another example may be disposed in the subpixel area to partially overlap the pixel circuit PC. For example, the pixel electrode PE may be disposed to be skewed toward the center of the pixel P in the sub-pixel area so as to overlap a part of the pixel circuit PC.
또 다른 예에 따른 화소 전극(PE)은 화소 회로(PC) 전체와 중첩되도록 부화소 영역 내에 배치될 수 있다. 예를 들어, 화소 전극(PE)은 화소 회로(PC) 전체를 덮도록 부화소 영역 전체에 배치될 수 있다.The pixel electrode PE according to another example may be disposed in the subpixel area to overlap the entire pixel circuit PC. For example, the pixel electrode PE may be disposed over the entire subpixel area to cover the entire pixel circuit PC.
발광 소자(ED)는 화소 전극(PE) 상에 배치되어 화소 전극(PE)과 전기적으로 연결된다. 또한, 발광 소자(ED)는 공통 전극과 전기적으로 연결된다. 즉, 발광 소자(ED)는 화소 전극(PE)과 공통 전극 사이에 개재된다. 이러한 발광 소자(ED)는 해당하는 화소 회로(PC)로부터 공급되는 데이터 전류에 의해 발광하여 제 1 기판(100)의 제 1 면 상부 쪽으로 광을 방출할 수 있다. 일 예에 따른 발광 소자(ED)는 전술한 바와 같은 자발광 소자(self-light emitting device)를 포함할 수 있다.The light emitting element ED is disposed on the pixel electrode PE and is electrically connected to the pixel electrode PE. Also, the light emitting element ED is electrically connected to the common electrode. That is, the light-emitting element ED is interposed between the pixel electrode PE and the common electrode. The light emitting device ED may emit light by a data current supplied from a corresponding pixel circuit PC to emit light toward an upper portion of the first surface of the
선택적으로, 일 예에 따른 화소 회로(PC)에서, 제 2 스위칭 TFT(Tsw2)는 화소(P)의 구동(또는 동작) 방식에 따라 생략 가능하며, 이 경우, 제 1 기판(100) 상에 배치된 레퍼런스 전원 라인(RL) 역시 생략될 수 있다.Optionally, in the pixel circuit PC according to an example, the second switching TFT Tsw2 may be omitted depending on the driving (or operation) method of the pixel P, and in this case, on the
도 9는 도 5에 도시된 제 2 기판을 나타내는 도면이고, 도 10은 도 9에 도시된 'B3' 부분의 확대도이다. 도 9 및 도 10을 설명함에 있어서, 도 4 내지 도 8의 구성 요소와 동일하거나 대응되는 구성 요소에 대해서는 중복 설명을 생략하거나 간략히 설명하기로 한다.9 is a diagram illustrating a second substrate shown in FIG. 5, and FIG. 10 is an enlarged view of a portion'B3' shown in FIG. In describing FIGS. 9 and 10, redundant descriptions will be omitted or briefly described for components that are the same as or corresponding to those of FIGS. 4 to 8.
도 5, 도 6, 도 9 및 도 10을 참조하면, 본 명세서에 따른 제 2 기판(200)은 제 2 패드부(210)를 포함할 수 있다.5, 6, 9, and 10, the
제 2 패드부(210)는 제 1 기판(100)에 배치된 제 1 패드부(110)와 중첩되도록 제 1 방향(X)과 나란한 제 2 기판(200)의 후면(200b) 중 제 1 가장자리 부분에 배치될 수 있다. 제 2 패드부(210)는 제 1 방향(X)을 따라 제 2 기판(200)의 제 1 가장자리 부분에 서로 나란하게 배치된 복수의 제 2 패드를 포함할 수 있다. 복수의 제 2 패드는 복수의 제 2 데이터 패드(DP2), 복수의 제 2 게이트 패드(GP2), 복수의 제 2 화소 구동 전원 패드(PPP2), 및 복수의 제 2 화소 공통 전원 패드(CPP2)로 구분(또는 분류)될 수 있다.The
일 예에 따른 제 2 패드부(210)는 제 2 데이터 패드부, 제 2 게이트 패드부, 제 2 화소 구동 전원 패드부, 및 제 2 화소 공통 전원 패드부를 포함할 수 있다.The
제 2 데이터 패드부는 라우팅부(400)를 통해서 제 1 패드부(110)의 제 1 데이터 패드부와 전기적으로 연결될 수 있다.The second data pad part may be electrically connected to the first data pad part of the
일 예에 따른 제 2 데이터 패드부는 복수의 제 2 데이터 패드(DP2)를 포함할 수 있다. 복수의 제 2 데이터 패드(DP2) 각각은 제 1 기판(100)의 제 1 패드부(110)에 배치된 복수의 제 1 데이터 패드(DP1) 각각과 개별적(또는 일대일)으로 중첩되도록 배치될 수 있다. 일 예에 따른 복수의 제 2 데이터 패드(DP2) 각각은 라우팅부(400)에 배치되어 있는 복수의 라우팅 라인 중 복수의 데이터 라우팅 라인(410) 각각을 통해서 복수의 제 1 데이터 패드(DP1) 각각과 개별적(또는 일대일)으로 연결될 수 있다. 이에 따라, 복수의 제 2 데이터 패드(DP2) 각각은 해당하는 데이터 라우팅 라인(410)과 해당하는 제 1 데이터 패드(DP1)를 통해서 해당하는 데이터 라인(DLo, DLe)과 전기적으로 연결될 수 있다.The second data pad unit according to an example may include a plurality of second data pads DP2. Each of the plurality of second data pads DP2 may be disposed to individually (or one-to-one) overlap with each of the plurality of first data pads DP1 disposed on the
제 2 게이트 패드부는 라우팅부(400)를 통해서 제 1 패드부(110)의 제 1 게이트 패드부와 전기적으로 연결될 수 있다.The second gate pad portion may be electrically connected to the first gate pad portion of the
일 예에 따른 제 2 게이트 패드부는 복수의 제 2 게이트 패드(GP2)를 포함할 수 있다. 복수의 제 2 게이트 패드(GP2) 각각은 제 1 기판(100)의 제 1 패드부(110)에 배치된 복수의 제 1 게이트 패드(GP1) 각각과 개별적(또는 일대일)으로 중첩되도록 배치될 수 있다. 일 예에 따른 복수의 제 2 게이트 패드(GP2) 각각은 라우팅부(400)에 배치되어 있는 복수의 라우팅 라인 중 복수의 게이트 라우팅 라인(430) 각각의 타측 끝단과 개별적(또는 일대일)으로 연결되고, 복수의 게이트 라우팅 라인(430) 각각을 통해서 복수의 제 1 게이트 패드(GP1) 각각과 개별적(또는 일대일)으로 연결될 수 있다. 이에 따라, 복수의 제 2 게이트 패드(GP2) 각각은 해당하는 게이트 라우팅 라인(430)과 해당하는 제 1 게이트 패드(GP1)를 통해서 게이트 제어 라인 그룹(GCL)에 포함된 해당하는 라인과 전기적으로 연결될 수 있다.The second gate pad unit according to an example may include a plurality of second gate pads GP2. Each of the plurality of second gate pads GP2 may be disposed to individually (or one-to-one) overlap with each of the plurality of first gate pads GP1 disposed on the
일 예에 따른 복수의 제 2 게이트 패드(GP2)는 제 2 스타트 신호 패드, 복수의 제 2 쉬프트 클럭 패드, 적어도 하나의 제 2 게이트 구동 전원 패드, 및 적어도 하나의 제 2 게이트 공통 전원 패드로 구분(또는 분류)될 수 있다.The plurality of second gate pads GP2 according to an example are divided into a second start signal pad, a plurality of second shift clock pads, at least one second gate driving power pad, and at least one second gate common power pad. Can be (or classified).
제 2 스타트 신호 패드는 라우팅부(400)의 게이트 라우팅부에 배치되어 있는 스타트 신호 라우팅 라인과 전기적으로 연결될 수 있다. 이에 따라, 제 2 스타트 신호 패드는 복수의 게이트 라우팅 라인(430) 중 해당하는 스타트 신호 라우팅 라인과 해당하는 제 1 스타트 신호 패드를 통해서 게이트 제어 라인 그룹(GCL)에 포함된 스타트 신호 라인과 전기적으로 연결될 수 있다.The second start signal pad may be electrically connected to a start signal routing line disposed in the gate routing unit of the
복수의 제 2 쉬프트 클럭 패드 각각은 라우팅부(400)의 게이트 라우팅부에 배치되어 있는 복수의 쉬프트 클럭 라우팅 라인 각각과 전기적으로 연결될 수 있다. 이에 따라, 복수의 제 2 쉬프트 클럭 패드 각각은 복수의 게이트 라우팅 라인(430) 중 해당하는 쉬프트 클럭 라우팅 라인과 해당하는 제 1 쉬프트 클럭 패드를 통해서 게이트 제어 라인 그룹(GCL)에 포함된 복수의 쉬프트 클럭 라인 각각과 전기적으로 연결될 수 있다.Each of the plurality of second shift clock pads may be electrically connected to each of the plurality of shift clock routing lines disposed in the gate routing unit of the
적어도 하나의 제 2 게이트 구동 전원 패드는 라우팅부(400)의 게이트 라우팅부에 배치되어 있는 적어도 하나의 게이트 구동 전원 라우팅 라인과 전기적으로 연결될 수 있다. 이에 따라, 적어도 하나의 제 2 게이트 구동 전원 패드는 복수의 게이트 라우팅 라인(430) 중 해당하는 게이트 구동 전원 라우팅 라인과 해당하는 제 1 게이트 구동 전원 패드를 통해서 게이트 제어 라인 그룹(GCL) 에 포함된 게이트 구동 전원 라인과 전기적으로 연결될 수 있다.The at least one second gate driving power pad may be electrically connected to at least one gate driving power routing line disposed in the gate routing unit of the
적어도 하나의 제 2 게이트 공통 전원 패드는 라우팅부(400)의 게이트 라우팅부에 배치되어 있는 적어도 하나의 게이트 공통 전원 라우팅 라인과 전기적으로 연결될 수 있다. 이에 따라, 적어도 하나의 제 2 게이트 공통 전원 패드는 복수의 게이트 라우팅 라인(430) 중 해당하는 게이트 공통 전원 라우팅 라인과 해당하는 제 1 게이트 공통 전원 패드를 통해서 게이트 제어 라인 그룹(GCL) 에 포함된 게이트 공통 전원 라인과 전기적으로 연결될 수 있다.The at least one second gate common power pad may be electrically connected to at least one gate common power routing line disposed in the gate routing unit of the
제 2 화소 구동 전원 패드부는 라우팅부(400)를 통해서 제 1 패드부(110)의 제 1 화소 구동 전원 패드부와 전기적으로 연결될 수 있다.The second pixel driving power pad unit may be electrically connected to the first pixel driving power pad unit of the
일 예에 따른 제 2 화소 구동 전원 패드부는 복수의 제 2 화소 구동 전원 패드(PPP2)를 포함할 수 있다. 복수의 제 2 화소 구동 전원 패드(PPP2) 각각은 제 1 기판(100)의 제 1 패드부(110)에 배치된 복수의 제 1 화소 구동 전원 패드(PPP1) 각각과 개별적(또는 일대일)으로 중첩되도록 배치될 수 있다. 일 예에 따른 복수의 제 2 화소 구동 전원 패드(PPP2) 각각은 라우팅부(400)에 배치되어 있는 복수의 라우팅 라인 중 복수의 화소 구동 전원 라우팅 라인(450) 각각을 통해서 복수의 제 1 화소 구동 전원 패드(PPP1) 각각과 개별적(또는 일대일)으로 연결될 수 있다. 이에 따라, 복수의 제 2 화소 구동 전원 패드(PPP2) 각각은 해당하는 화소 구동 전원 라우팅 라인(450)과 해당하는 제 1 화소 구동 전원 패드(PPP1)를 통해서 해당하는 화소 구동 전원 라인(PL)과 전기적으로 연결될 수 있다.The second pixel driving power pad unit according to an example may include a plurality of second pixel driving power pads PPP2. Each of the plurality of second pixel driving power pads PPP2 is individually (or one-to-one) overlapped with each of the plurality of first pixel driving power pads PPP1 disposed on the
제 2 화소 공통 전원 패드부는 라우팅부(400)를 통해서 제 1 패드부(110)의 제 1 화소 공통 전원 패드부와 전기적으로 연결될 수 있다.The second pixel common power pad unit may be electrically connected to the first pixel common power pad unit of the
일 예에 따른 제 2 화소 공통 전원 패드부는 복수의 제 2 화소 공통 전원 패드(CPP2)를 포함할 수 있다. 복수의 제 2 화소 공통 전원 패드(CPP2) 각각은 제 1 기판(100)의 제 1 패드부(110)에 배치된 복수의 제 1 화소 공통 전원 패드(CPP1) 각각과 개별적(또는 일대일)으로 중첩되도록 배치될 수 있다. 일 예에 따른 복수의 제 2 화소 공통 전원 패드(CPP2) 각각은 라우팅부(400)에 배치되어 있는 복수의 라우팅 라인 중 복수의 화소 공통 전원 라우팅 라인(470) 각각을 통해서 복수의 제 1 화소 공통 전원 패드(CPP1) 각각과 개별적(또는 일대일)으로 연결될 수 있다. 이에 따라, 복수의 제 2 화소 공통 전원 패드(CPP2) 각각은 해당하는 화소 공통 전원 라우팅 라인(470)과 해당하는 제 1 화소 공통 전원 패드(CPP1)를 통해서 해당하는 화소 공통 전원 라인(CPL)과 전기적으로 연결될 수 있다.The second pixel common power pad unit according to an example may include a plurality of second pixel common power pads CPP2. Each of the plurality of second pixel common power pads CPP2 is individually (or one-to-one) overlapped with each of the plurality of first pixel common power pads CPP1 disposed on the
일 예에 따른 제 2 패드부(210)는 제 1 패드부(110)에 배치된 패드의 배치 순서와 동일(또는 매칭)하도록 제 1 방향(X)을 따라 제 2 화소 구동 전원 패드(PPP2), 2개의 제 2 데이터 패드(DP2), 제 2 게이트 패드(GP2), 제 2 화소 공통 전원 패드(CPP2), 2개의 제 2 데이터 패드(DP2), 및 제 2 화소 구동 전원 패드(PPP2)의 순서로 배치된 복수의 패드 그룹(PG)을 포함할 수 있다. 예를 들어, 복수의 패드 그룹(PG) 각각은 제 1 방향(X)을 따라 연속적으로 배치된 1개의 제 2 화소 구동 전원 패드(PPP2)와 2개의 제 2 데이터 패드(DP2) 및 1개의 제 2 게이트 패드(GP2)를 포함하는 제 1 패드 그룹(PG1), 및 제 1 방향(X)을 따라 연속적으로 배치된 1개의 제 2 화소 공통 전원 패드(CPP2)와 2개의 제 2 데이터 패드(DP2) 및 1개의 제 2 화소 구동 전원 패드(PPP2)를 포함하는 제 2 패드 그룹(PG2)을 포함할 수 있다.The
본 명세서에 따른 제 2 패드부(210)는 제 2 레퍼런스 전원 패드부를 더 포함할 수 있다.The
제 2 레퍼런스 전원 패드부는 라우팅부(400)를 통해서 제 1 패드부(110)의 제 1 레퍼런스 전원 패드부와 전기적으로 연결될 수 있다.The second reference power pad unit may be electrically connected to the first reference power pad unit of the
일 예에 따른 제 2 레퍼런스 전원 패드부는 복수의 제 2 레퍼런스 전원 패드(RPP2)를 포함할 수 있다. 복수의 제 2 레퍼런스 전원 패드(RPP2) 각각은 제 1 기판(100)의 제 1 패드부(110)에 배치된 복수의 제 1 레퍼런스 전원 패드(RPP1) 각각과 개별적(또는 일대일)으로 중첩되도록 배치될 수 있다. 이에 따라, 복수의 제 2 레퍼런스 전원 패드(RPP2) 각각은 해당하는 레퍼런스 전원 라우팅 라인(490)과 해당하는 제 1 레퍼런스 전원 패드(RPP1)를 통해서 해당하는 레퍼런스 전원 라인(RL)과 전기적으로 연결될 수 있다.The second reference power pad unit according to an example may include a plurality of second reference power pads RRP2. Each of the plurality of second reference power pads RRP2 is disposed to individually (or one-to-one) overlap with each of the plurality of first reference power pads RRP1 disposed on the
본 명세서에 따른 제 2 기판(200)은 제 3 패드부(230) 및 링크 라인부(250)를 더 포함할 수 있다.The
제 3 패드부(230)는 제 2 기판(200)의 후면(200b)에 배치될 수 있다. 예를 들어, 제 3 패드부(230)는 제 2 기판(200)의 후면(200b) 중 제 1 가장자리 부분에 인접한 중간 부분에 배치될 수 있다.The
일 예에 따른 제 3 패드부(230)는 제 1 방향(X)을 따라 일정한 간격을 가지도록 서로 이격된 복수의 제 3 패드(또는 입력 패드)를 포함할 수 있다. 복수의 제 3 패드는 복수의 제 3 데이터 패드(DP3), 복수의 제 3 게이트 패드(GP3), 및 복수의 제 3 화소 공통 전원 패드(CPP3)로 구분(또는 분류)될 수 있다.The
일 예에 따른 제 3 패드부(230)는 제 3 데이터 패드부, 제 3 화소 구동 전원 패드부, 제 3 게이트 패드부, 및 제 3 화소 공통 전원 패드부를 포함할 수 있다.The
제 3 패드부(230)는 제 3 데이터 패드부와 제 3 화소 구동 전원 패드부를 갖는 제 1 영역(또는 중간 영역), 제 3 게이트 패드부를 갖는 제 2 영역(또는 일측 영역), 및 제 3 화소 공통 전원 패드부를 갖는 제 3 영역(또는 타측 영역)을 포함할 수 있다.The
제 3 데이터 패드부는 링크 라인부(250)를 통해서 제 2 패드부(210)의 제 2 데이터 패드부와 전기적으로 연결될 수 있다.The third data pad part may be electrically connected to the second data pad part of the
일 예에 따른 제 3 데이터 패드부는 복수의 제 3 데이터 패드(DP3)를 포함할 수 있다. 복수의 제 3 데이터 패드(DP3) 각각은 제 1 방향(X)을 따라 미리 설정된 간격을 가지도록 제 3 패드부(230)의 제 1 영역 상에 서로 나란하게 배치될 수 있다.The third data pad unit according to an example may include a plurality of third data pads DP3. Each of the plurality of third data pads DP3 may be disposed parallel to each other on the first area of the
일 예에 따른 복수의 제 3 데이터 패드(DP3) 각각은 링크 라인부(250)를 통해서 제 2 패드부(210)에 배치되어 있는 복수의 제 2 데이터 패드(DP2) 각각과 개별적(또는 일대일)으로 연결될 수 있다. 복수의 제 3 데이터 패드(DP3) 각각은 구동 회로부(500)의 구동 집적 회로(530)로부터 데이터 신호를 공급받을 수 있다. 일 예에 따른 데이터 신호는 복수의 제 3 데이터 패드(DP3) 각각과 링크 라인부(250)를 통해서 제 2 패드부(210)에 배치되어 있는 복수의 제 2 데이터 패드(DP2) 각각에 공급될 수 있다.Each of the plurality of third data pads DP3 according to an example is individually (or one-to-one) with each of the plurality of second data pads DP2 disposed on the
제 3 화소 구동 전원 패드부는 링크 라인부(250)를 통해서 제 2 패드부(210)의 제 2 화소 구동 전원 패드부와 전기적으로 연결될 수 있다.The third pixel driving power pad part may be electrically connected to the second pixel driving power pad part of the
일 예에 따른 제 3 화소 구동 전원 패드부는 복수의 제 3 화소 구동 전원 패드(PPP3)를 포함할 수 있다. 복수의 제 3 화소 구동 전원 패드(PPP3) 각각은 제 1 방향(X)을 따라 미리 설정된 간격을 가지도록 제 3 패드부(230)의 제 1 영역 상에 서로 나란하게 배치될 수 있다.The third pixel driving power pad unit according to an example may include a plurality of third pixel driving power pads PPP3. Each of the plurality of third pixel driving power pads PPP3 may be disposed parallel to each other on the first region of the
일 예에 따른 복수의 제 3 화소 구동 전원 패드(PPP3) 각각은 링크 라인부(250)를 통해서 제 2 패드부(210)에 배치되어 있는 복수의 제 2 화소 구동 전원 패드(PPP2) 각각과 개별적(또는 일대일)으로 연결될 수 있다. 예를 들어, 복수의 제 3 화소 구동 전원 패드(PPP3) 각각은 구동 회로부(500)의 구동 집적 회로(530)로부터 화소 구동 전원을 공급받을 수 있다. 일 예에 따른 화소 구동 전원은 복수의 제 3 화소 구동 전원 패드(PPP3) 각각과 링크 라인부(250)를 통해서 제 2 패드부(210)에 배치되어 있는 복수의 제 2 화소 구동 전원 패드(PPP2) 각각에 공급될 수 있다.Each of the plurality of third pixel driving power pads PPP3 according to an example is separate from each of the plurality of second pixel driving power pads PPP2 disposed on the
복수의 제 3 데이터 패드(DP3)와 복수의 제 3 화소 구동 전원 패드(PPP3) 각각은 제 2 패드부(210)에 배치되어 있는 복수의 제 2 데이터 패드(DP2)와 복수의 제 2 화소 구동 전원 패드(PPP2) 각각의 배치 순서와 동일(또는 매칭)한 순서를 가지도록 제 3 패드부(230)의 제 1 영역 상에 서로 나란하게 배치될 수 있다.Each of the plurality of third data pads DP3 and the plurality of third pixel driving power pads PPP3 drives a plurality of second data pads DP2 and a plurality of second pixels disposed on the
제 3 게이트 패드부는 링크 라인부(250)를 통해서 제 2 패드부(210)의 제 2 게이트 패드부와 전기적으로 연결될 수 있다.The third gate pad portion may be electrically connected to the second gate pad portion of the
일 예에 따른 제 3 게이트 패드부는 복수의 제 3 게이트 패드(GP3)를 포함할 수 있다. 복수의 제 3 게이트 패드(GP3) 각각은 제 1 방향(X)을 따라 미리 설정된 간격을 가지도록 제 3 패드부(230)의 제 2 영역 상에 서로 나란하게 배치될 수 있다.The third gate pad unit according to an example may include a plurality of third gate pads GP3. Each of the plurality of third gate pads GP3 may be disposed parallel to each other on the second region of the
일 예에 따른 복수의 제 3 게이트 패드(GP3) 각각은 링크 라인부(250)를 통해서 제 2 패드부(210)에 배치된 복수의 제 2 게이트 패드(GP2) 각각과 개별적(또는 일대일)으로 연결될 수 있다. 예를 들어, 복수의 제 3 게이트 패드(GP3) 각각은 구동 회로부(500)의 타이밍 컨트롤러(570)로부터 게이트 제어 신호를 공급받을 수 있다. 일 예에 따른 게이트 제어 신호는 복수의 제 3 게이트 패드(GP3) 각각과 링크 라인부(250)를 통해서 제 2 패드부(210)에 배치된 복수의 제 2 게이트 패드(GP2) 각각에 공급될 수 있다.Each of the plurality of third gate pads GP3 according to an example is individually (or one-to-one) with each of the plurality of second gate pads GP2 disposed on the
일 예에 따른 복수의 제 3 게이트 패드(GP3)는 제 3 스타트 신호 패드, 복수의 제 3 쉬프트 클럭 패드, 적어도 하나의 제 3 게이트 구동 전원 패드, 및 적어도 하나의 제 3 게이트 공통 전원 패드로 구분(또는 분류)될 수 있다.The plurality of third gate pads GP3 according to an example are divided into a third start signal pad, a plurality of third shift clock pads, at least one third gate driving power pad, and at least one third gate common power pad. Can be (or classified).
제 3 스타트 신호 패드는 링크 라인부(250)를 통해서 제 2 패드부(210)에 배치되어 있는 제 2 스타트 신호 패드와 전기적으로 연결될 수 있다. 예를 들어, 제 3 스타트 신호 패드는 구동 회로부(500)의 타이밍 컨트롤러(570)로부터 스타트 신호(또는 펄스)를 공급받을 수 있다. 일 예에 따른 스타트 신호는 복수의 제 3 스타트 신호 패드와 링크 라인부(250)를 통해서 제 2 패드부(210)에 배치되어 있는 제 2 스타트 신호 패드에 공급될 수 있다.The third start signal pad may be electrically connected to the second start signal pad disposed on the
복수의 제 3 쉬프트 클럭 패드 각각은 링크 라인부(250)를 통해서 제 2 패드부(210)에 배치되어 있는 복수의 제 2 쉬프트 클럭 패드와 전기적으로 연결될 수 있다. 예를 들어, 복수의 제 3 쉬프트 클럭 패드 각각은 구동 회로부(500)의 타이밍 컨트롤러(570)로부터 복수의 게이트 쉬프트 클럭 각각을 개별적으로 공급받을 수 있다. 일 예에 따른 복수의 게이트 쉬프트 클럭 각각은 복수의 제 3 쉬프트 클럭 패드와 링크 라인부(250)를 통해서 제 2 패드부(210)에 배치되어 있는 제 2 쉬프트 클럭 패드에 공급될 수 있다.Each of the plurality of third shift clock pads may be electrically connected to the plurality of second shift clock pads disposed on the
적어도 하나의 제 3 게이트 구동 전원 패드는 링크 라인부(250)를 통해서 제 2 패드부(210)에 배치되어 있는 적어도 하나의 제 2 게이트 구동 전원 패드와 전기적으로 연결될 수 있다. 예를 들어, 적어도 하나의 제 3 게이트 구동 전원 패드는 구동 회로부(500)의 전원 회로부(590)로부터 게이트 구동 전원을 공급받을 수 있다. 일 예에 따른 게이트 구동 전원은 복수의 제 3 게이트 구동 전원 패드와 링크 라인부(250)를 통해서 제 2 패드부(210)에 배치되어 있는 제 2 게이트 구동 전원 패드에 공급될 수 있다.The at least one third gate driving power pad may be electrically connected to at least one second gate driving power pad disposed on the
적어도 하나의 제 3 게이트 공통 전원 패드는 링크 라인부(250)를 통해서 제 2 패드부(210)에 배치되어 있는 적어도 하나의 제 2 게이트 공통 전원 패드와 전기적으로 연결될 수 있다. 예를 들어, 적어도 하나의 제 3 게이트 공통 전원 패드는 구동 회로부(500)의 전원 회로부(590)로부터 게이트 공통 전원을 공급받을 수 있다. 일 예에 따른 게이트 공통 전원은 복수의 제 3 게이트 공통 전원 패드와 링크 라인부(250)를 통해서 제 2 패드부(210)에 배치되어 있는 제 2 게이트 공통 전원 패드에 공급될 수 있다.At least one third gate common power pad may be electrically connected to at least one second gate common power pad disposed on the
제 3 화소 공통 전원 패드부는 적어도 하나의 제 3 화소 공통 전원 패드(CPP3)를 포함할 수 있다. 적어도 하나의 제 3 화소 공통 전원 패드(CPP3)는 제 3 패드부(230)의 제 3 영역에 배치될 수 있다.The third pixel common power pad unit may include at least one third pixel common power pad CPP3. At least one third pixel common power pad CPP3 may be disposed in a third area of the
일 예에 따른 적어도 하나의 제 3 화소 공통 전원 패드(CPP3)는 링크 라인부(250)를 통해서 제 2 패드부(210)에 배치된 복수의 제 2 화소 공통 전원 패드(CPP2) 각각과 개별적(또는 일대일)으로 연결될 수 있다. 예를 들어, 적어도 하나의 제 3 화소 공통 전원 패드(CPP3)는 구동 회로부(500)의 전원 회로부(590)로부터 화소 공통 전원을 공급받을 수 있다. 일 예에 따른 화소 공통 전원은 복수의 제 3 화소 공통 전원 패드(CPP3) 각각과 링크 라인부(250)를 통해서 제 2 패드부(210)에 배치된 복수의 제 3 화소 공통 전원 패드(CPP3) 각각에 공급될 수 있다.The at least one third pixel common power pad CPP3 according to an example may be separately from each of the plurality of second pixel common power pads CPP2 disposed on the
제 3 패드부(230)는 제 1 영역과 제 2 영역 사이에 배치되고 복수의 더미 패드를 갖는 제 1 더미 영역, 및 제 1 영역과 제 3 영역 사이에 배치되고 복수의 더미 패드를 갖는 제 2 더미 영역을 더 포함할 수 있다.The
일 예에 따른 제 3 패드부(230)는 제 3 레퍼런스 전원 패드부를 더 포함할 수 있다.The
제 3 레퍼런스 전원 패드부는 링크 라인부(250)를 통해서 제 2 패드부(210)의 제 2 레퍼런스 전원 패드부와 전기적으로 연결될 수 있다.The third reference power pad part may be electrically connected to the second reference power pad part of the
일 예에 따른 제 3 레퍼런스 전원 패드부는 복수의 제 3 레퍼런스 전원 패드(RPP3)를 포함할 수 있다. 복수의 제 3 레퍼런스 전원 패드(RPP3) 각각은 제 1 방향(X)을 따라 미리 설정된 간격을 가지도록 제 3 패드부(230)의 제 1 영역 상에 서로 나란하게 배치될 수 있다.The third reference power pad unit according to an example may include a plurality of third reference power pads RRP3. Each of the plurality of third reference power pads RRP3 may be disposed in parallel with each other on the first region of the
일 예에 따른 복수의 제 3 레퍼런스 전원 패드(RPP3) 각각은 링크 라인부(250)를 통해서 제 2 패드부(210)에 배치된 복수의 제 2 레퍼런스 전원 패드(RPP2) 각각과 개별적(또는 일대일)으로 연결될 수 있다. 예를 들어, 복수의 제 3 레퍼런스 전원 패드(RPP3) 각각은 구동 회로부(500)의 구동 집적 회로(530)로부터 레퍼런스 전원을 공급받을 수 있다. 일 예에 따른 레퍼런스 전압은 복수의 제 3 레퍼런스 전원 패드(RPP3) 각각과 링크 라인부(250)를 통해서 제 2 패드부(210)에 배치된 복수의 제 2 레퍼런스 전원 패드(RPP2) 각각에 공급될 수 있다.Each of the plurality of third reference power pads RRP3 according to an example is individually (or one-to-one) with each of the plurality of second reference power pads RRP2 disposed on the
제 3 패드부(230)의 제 1 영역에 배치된 복수의 제 3 화소 구동 전원 패드(PPP3)와 복수의 제 3 데이터 패드(DP3) 및 복수의 제 3 레퍼런스 전원 패드(RPP3) 각각은 제 2 패드부(210)에 배치된 복수의 제 2 화소 구동 전원 패드(PPP2)와 복수의 제 2 레퍼런스 전원 패드(RPP2) 각각의 배치 순서와 동일(또는 매칭)한 순서를 가지도록 서로 나란하게 배치될 수 있다.Each of the plurality of third pixel driving power pads PPP3, the plurality of third data pads DP3, and the plurality of third reference power pads RRP3 disposed in the first area of the
링크 라인부(250)는 제 2 패드부(210)와 제 3 패드부(230) 사이에 배치될 수 있다. 링크 라인부(250)는 제 2 패드부(210)의 제 2 패드들 각각과 제 3 패드부(230)의 제 3 패드들 각각을 개별적(또는 일대일)으로 연결하는 복수의 링크 라인을 포함할 수 있다.The
일 예에 따른 복수의 링크 라인은 복수의 데이터 링크 라인(251), 복수의 게이트 링크 라인(253), 복수의 화소 구동 전원 링크 라인(255), 및 화소 공통 전원 링크 라인(257)으로 구분(또는 분류)될 수 있다. 이에 따라, 링크 라인부(250)는 복수의 데이터 링크 라인(251), 복수의 게이트 링크 라인(253), 복수의 화소 구동 전원 링크 라인(255), 및 화소 공통 전원 링크 라인(257)을 포함할 수 있다.A plurality of link lines according to an example is divided into a plurality of
다른 예에 따른 링크 라인부(250)는 데이터 링크부, 게이트 링크부, 화소 구동 전원 링크부, 및 화소 공통 전원 링크부를 포함할 수 있다.The
데이터 링크부(또는 제 1 링크부)는 제 2 패드부(210)의 제 2 데이터 패드부와 제 3 패드부(230)의 제 3 데이터 패드부를 전기적으로 연결한다.The data link unit (or first link unit) electrically connects the second data pad unit of the
일 예에 따른 데이터 링크부는 복수의 데이터 링크 라인(251)을 포함할 수 있다. 복수의 데이터 링크 라인(또는 제 1 링크 라인)(251) 각각은 제 2 패드부(210)에 배치된 복수의 제 2 데이터 패드(DP2) 각각과 제 3 패드부(230)에 배치된 복수의 제 3 데이터 패드(DP3) 각각을 개별적(또는 일대일)으로 연결한다. 이에 따라, 복수의 제 3 데이터 패드(DP3) 각각에 공급되는 데이터 신호는 해당하는 데이터 링크 라인(251)을 통해서 해당하는 제 2 데이터 패드(DP2)에 공급되고, 해당하는 데이터 라우팅 라인(410)과 해당하는 제 1 데이터 패드(DP1)를 통해서 해당하는 데이터 라인(DLo, DLe)에 공급될 수 있다.The data link unit according to an example may include a plurality of data link lines 251. Each of the plurality of data link lines (or first link lines) 251 is a plurality of second data pads DP2 disposed on the
게이트 링크부(또는 제 2 링크부)는 제 2 패드부(210)의 제 2 게이트 패드부와 제 3 패드부(230)의 제 3 게이트 패드부를 전기적으로 연결한다.The gate link portion (or second link portion) electrically connects the second gate pad portion of the
일 예에 따른 게이트 링크부는 복수의 게이트 링크 라인(253)을 포함할 수 있다. 복수의 게이트 링크 라인(또는 제 2 링크 라인)(253) 각각은 제 2 패드부(210)에 배치된 복수의 제 2 게이트 패드(GP2) 각각과 제 3 패드부(230)에 배치된 복수의 제 3 게이트 패드(GP3) 각각을 개별적(또는 일대일)으로 연결한다. 이에 따라, 복수의 제 3 게이트 패드(GP3) 각각에 공급되는 게이트 제어 신호는 해당하는 게이트 링크 라인(253)을 통해서 해당하는 제 2 게이트 패드(GP2)에 공급되고, 해당하는 게이트 라우팅 라인(430)과 해당하는 제 1 게이트 패드(GP1)를 통해서 게이트 제어 라인 그룹(GCL)에 포함된 해당하는 라인에 공급될 수 있다.The gate link unit according to an example may include a plurality of gate link lines 253. Each of the plurality of gate link lines (or second link lines) 253 is a plurality of second gate pads GP2 disposed on the
일 예에 따른 복수의 게이트 링크 라인(253)은 스타트 신호 링크 라인(253a), 복수의 쉬프트 클럭 링크 라인(253b), 적어도 하나의 게이트 구동 전원 링크 라인(253c), 및 적어도 하나의 게이트 공통 전원 링크 라인(253d)으로 구분(또는 분류)될 수 있다. 이에 따라, 게이트 링크부는 스타트 신호 링크 라인(253a), 복수의 쉬프트 클럭 링크 라인(253b), 적어도 하나의 게이트 구동 전원 링크 라인(253c), 및 적어도 하나의 게이트 공통 전원 링크 라인(253d)을 포함할 수 있다.The plurality of
스타트 신호 링크 라인(253a)은 제 2 패드부(210)에 배치되어 있는 제 2 스타트 신호 패드와 제 3 패드부(230)에 배치되어 있는 제 3 스타트 신호 패드를 전기적으로 연결할 수 있다. 이에 따라, 제 3 스타트 신호 패드에 공급되는 스타트 신호는 스타트 신호 링크 라인을 통해서 제 2 스타트 신호 패드에 공급되고, 스타트 신호 라우팅 라인(253a)과 제 1 스타트 신호 패드를 통해서 게이트 제어 라인 그룹(GCL)에 포함된 스타트 신호 라인에 공급될 수 있다.The start
복수의 클럭 링크 라인(253b) 각각은 제 2 패드부(210)에 배치되어 있는 복수의 제 2 쉬프트 클럭 패드 각각과 제 3 패드부(230)에 배치되어 있는 복수의 제 3 쉬프트 클럭 패드 각각을 개별적(또는 일대일)으로 연결할 수 있다. 이에 따라, 복수의 제 3 쉬프트 클럭 패드 각각에 공급되는 게이트 쉬프트 클럭은 해당하는 클럭 링크 라인(253b)을 통해서 해당하는 제 2 쉬프트 클럭 패드에 공급되고, 쉬프트 클럭 라우팅 라인과 제 1 쉬프트 클럭 패드를 통해서 게이트 제어 라인 그룹(GCL)에 포함된 해당하는 쉬프트 클럭 라인에 공급될 수 있다.Each of the plurality of
적어도 하나의 게이트 구동 전원 링크 라인(253c)은 제 2 패드부(210)에 배치되어 있는 적어도 하나의 제 2 게이트 구동 전원 패드와 제 3 패드부(230)에 배치되어 있는 적어도 하나의 제 3 게이트 구동 전원 패드를 전기적으로 연결할 수 있다. 이에 따라, 제 3 게이트 구동 전원 패드에 공급되는 게이트 구동 전원은 게이트 구동 전원 링크 라인(253c)을 통해서 제 2 게이트 구동 전원 패드에 공급되고, 게이트 구동 전원 라우팅 라인과 제 1 게이트 구동 전원 패드를 통해서 게이트 제어 라인 그룹(GCL)에 포함된 게이트 구동 전원 라인에 공급될 수 있다.At least one gate driving
적어도 하나의 게이트 공통 전원 링크 라인(253d)은 제 2 패드부(210)에 배치되어 있는 적어도 하나의 제 2 게이트 공통 전원 패드와 제 3 패드부(230)에 배치되어 있는 적어도 하나의 제 3 게이트 공통 전원 패드를 전기적으로 연결할 수 있다. 이에 따라, 제 3 게이트 공통 전원 패드에 공급되는 게이트 공통 전원은 게이트 공통 전원 링크 라인(253d)을 통해서 제 2 게이트 공통 전원 패드에 공급되고, 게이트 공통 전원 라우팅 라인과 제 1 게이트 공통 전원 패드를 통해서 게이트 제어 라인 그룹(GCL)에 포함된 게이트 공통 전원 라인에 공급될 수 있다.The at least one gate common
화소 구동 전원 링크부(또는 제 3 링크부)는 제 2 패드부(210)의 제 2 화소 구동 전원 패드부와 제 3 패드부(230)의 제 3 화소 구동 전원 패드부를 전기적으로 연결한다.The pixel driving power link unit (or third link unit) electrically connects the second pixel driving power pad unit of the
일 예에 따른 화소 구동 전원 링크부는 복수의 화소 구동 전원 링크 라인(255)을 포함할 수 있다. 복수의 화소 구동 전원 링크 라인(또는 제 3 링크 라인)(255) 각각은 제 2 패드부(210)에 배치된 복수의 제 2 화소 구동 전원 패드(PPP2) 각각과 제 3 패드부(230)에 배치된 복수의 제 3 화소 구동 전원 패드(PPP3) 각각을 개별적(또는 일대일)으로 연결한다. 이에 따라, 복수의 제 3 화소 구동 전원 패드(PPP3) 각각에 공급되는 화소 구동 전원은 해당하는 화소 구동 전원 링크 라인(255)을 통해서 해당하는 제 2 화소 구동 전원 패드(PPP2)에 공급되고, 화소 구동 전원 라우팅 라인(450)과 제 1 화소 구동 전원 패드(PPP1)를 통해서 해당하는 화소 구동 전원 라인(PL)에 공급될 수 있다.The pixel driving power link unit according to an example may include a plurality of pixel driving power link lines 255. Each of the plurality of pixel driving power link lines (or third link lines) 255 is connected to each of the plurality of second pixel driving power pads PPP2 and the
복수의 데이터 링크 라인(251)과 복수의 게이트 링크 라인(253) 및 복수의 화소 구동 전원 링크 라인(255) 각각은 제 2 패드부(210)에 연결된 제 1 라인부, 제 3 패드부(230)에 연결된 제 2 라인부, 및 제 1 라인부와 제 2 라인부 사이에 연결된 제 3 라인부를 포함할 수 있다. 제 1 라인부와 제 2 라인부 각각은 직선 형태를 가질 수 있으며, 제 3 라인부는 비직선 형태를 가질 수 있다. 예를 들어, 제 3 라인부는 제 1 라인부와 제 2 라인부 사이에 최단 경로에 대응되는 사선 형태를 가질 수 있다.Each of the plurality of
화소 공통 전원 링크부(또는 제 4 링크부)는 제 2 패드부(210)의 제 2 화소 공통 전원 패드부와 제 3 패드부(230)의 제 3 화소 공통 전원 패드부를 전기적으로 연결한다.The pixel common power link portion (or fourth link portion) electrically connects the second pixel common power pad portion of the
일 예에 따른 화소 공통 전원 링크부는 화소 공통 전원 링크 라인(257)을 포함할 수 있다. 화소 공통 전원 링크 라인(또는 제 4 링크 라인)(257)은 제 2 패드부(210)에 배치된 복수의 제 2 화소 공통 전원 패드(CPP2) 각각을 제 3 패드부(230)에 배치된 적어도 하나의 제 3 화소 공통 전원 패드(CPP3)에 공통적으로 연결한다. 이에 따라, 적어도 하나의 제 3 화소 공통 전원 패드(CPP3)에 공급되는 화소 공통 전원은 화소 공통 전원 링크 라인(257)을 통해서 복수의 제 2 화소 공통 전원 패드(CPP2)에 공통적으로 공급되고, 복수의 화소 공통 전원 라우팅 라인(470)과 복수의 제 1 화소 공통 전원 패드(CPP1) 각각을 통해서 복수의 화소 공통 전원 라인(CPL) 각각에 공급되며, 복수의 공통 전원 컨택부(CPCP) 각각을 통해서 공통 전극(CE)에 공급될 수 있다.The pixel common power link unit according to an example may include a pixel common
일 예에 따른 화소 공통 전원 링크 라인(257)은 제 1 공통 링크 라인(257a), 제 2 공통 링크 라인(257b), 및 복수의 제 3 공통 링크 라인(257c)을 포함할 수 있다.The pixel common
제 1 공통 링크 라인(257a)은 제 3 패드부(230)에 배치된 적어도 하나의 제 3 화소 공통 전원 패드(CPP3)와 공통적으로 연결된다. 예를 들어, 제 1 공통 링크 라인(257a)은 제 2 기판(200)의 후면(200b) 중 일측 모서리 부분에 배치될 수 있다.The first
제 1 공통 링크 라인(257a)은 인가되는 화소 공통 전원의 전압 강하가 최소화될 수 있도록, 제 2 패드부(210)와 제 3 패드부(230) 사이의 제 2 기판(200)의 후면(200b) 상에 상대적으로 넓은 크기(또는 면적)을 가지도록 배치되거나 형성될 수 있다. 일 예에 따른 제 1 공통 링크 라인(257a)의 크기는 일측에서 타측으로 갈수록 점점 증가할 수 있다. 예를 들어, 제 1 공통 링크 라인(257a)의 크기는 제 3 패드부(230)로부터 제 2 기판(200)의 외측면(OS) 쪽으로 갈수록 점점 증가할 수 있다.The first
일 예에 따른 제 1 공통 링크 라인(257a)에서, 제 3 패드부(230)에 인접한 일측은 제 3 패드부(230)에 배치된 적어도 하나의 제 3 화소 공통 전원 패드(CPP3)에 공통적으로 연결되고, 제 2 패드부(210)에 인접한 타측은 제 2 공통 링크 라인(257b)과 중첩될 수 있다. 예를 들어, 제 1 공통 링크 라인(257a)은 데이터 링크 라인(251) 또는 게이트 링크 라인(253)과 함께 제 2 기판(200)의 후면(200b) 상에 배치될 수 있다.In the first
제 2 공통 링크 라인(257b)은 제 1 기판(100)의 제 1 가장자리 부분과 중첩되고 제 2 패드부(210)에 인접하도록 제 2 기판(200)의 후면(200b) 중 제 1 가장자리 부분에 배치될 수 있다. 일 예에 따른 제 2 공통 링크 라인(257b)은 제 1 방향(X)과 나란하도록 배치되어 제 2 패드부(210)에 배치되어 있는 복수의 패드 모두와 마주하도록 배치될 수 있다. 예를 들어, 제 2 공통 링크 라인(257b)은 화소 공통 전원 링크 라인(257)에 인가되는 화소 공통 전원의 전압 강하를 최소화하기 위하여, 상대적으로 넓은 크기(또는 면적)을 갖는 바(bar) 형태를 가질 수 있다.The second
제 2 공통 링크 라인(257b)은 복수의 화소 구동 전원 링크 라인(255)과 복수의 데이터 링크 라인(251) 및 복수의 게이트 링크 라인(253) 각각과 중첩될 수 있다. 예를 들어, 데이터 링크 라인(251)은 게이트 링크 라인(253) 상에 배치되고, 제 2 공통 링크 라인(257b)은 화소 구동 전원 링크 라인(255) 상에 배치될 수 있다. 그리고, 화소 구동 전원 링크 라인(255)은 데이터 링크 라인(251)과 함께 게이트 링크 라인(253) 상에 배치될수 있다.The second
제 2 공통 링크 라인(257b)의 일측은 링크 컨택홀(257h)을 통해서 제 1 공통 링크 라인(257a)의 타측과 전기적으로 연결될 수 있다.One side of the second
복수의 제 3 공통 링크 라인(257c) 각각은 제 2 공통 링크 라인(257b)에 공통적으로 연결되고 복수의 제 2 패드 중 해당하는 제 2 패드와 연결적으로 연결될 수 있다. 일 예에 따른 복수의 제 3 공통 링크 라인(257c) 각각은 제 2 공통 링크 라인(257b)의 타측으로부터 제 2 패드부(210)에 배치되어 있는 복수의 제 2 화소 공통 전원 패드(CPP2) 쪽으로 연장(또는 돌출)되고, 복수의 제 2 화소 공통 전원 패드(CPP2) 각각과 전기적으로 연결된다. 예를 들어, 복수의 제 3 공통 링크 라인(257c) 각각은 제 2 공통 링크 라인(257b)과 함께 형성될 수 있다. 또한, 복수의 제 3 공통 링크 라인(257c)과 제 2 공통 링크 라인(257b)은 제 2 패드부(210)의 패드들과 함께 형성될 수 있다.Each of the plurality of third
일 예에 따른 링크 라인부(250)는 레퍼런스 전원 링크부를 더 포함할 수 있다.The
레퍼런스 전원 링크부(또는 제 5 링크부)는 제 2 패드부(210)의 제 2 레퍼런스 전원 패드부와 제 3 패드부(230)의 제 3 레퍼런스 전원 패드부를 전기적으로 연결한다.The reference power link unit (or the fifth link unit) electrically connects the second reference power pad unit of the
일 예에 따른 레퍼런스 전원 링크부는 복수의 레퍼런스 전원 링크 라인(259)을 포함할 수 있다. 복수의 레퍼런스 전원 링크 라인(또는 제 5 링크 라인)(259) 각각은 제 2 패드부(210)에 배치된 복수의 제 2 레퍼런스 전원 패드(RPP2) 각각과 제 3 패드부(230)에 배치된 복수의 제 3 레퍼런스 전원 패드(RPP3) 각각을 개별적(또는 일대일)으로 연결한다. 이에 따라, 복수의 제 3 레퍼런스 전원 패드(RPP3) 각각에 공급되는 레퍼런스 전압은 해당하는 레퍼런스 전원 링크 라인(259)을 통해서 해당하는 제 2 레퍼런스 전원 패드(RPP2)에 공급되고, 레퍼런스 전원 라우팅 라인(490)과 제 1 레퍼런스 전원 패드(RPP1)를 통해서 해당하는 레퍼런스 전원 라인(RL)에 공급될 수 있다.The reference power link unit according to an example may include a plurality of reference power link lines 259. Each of the plurality of reference power link lines (or fifth link lines) 259 is disposed on each of the plurality of second reference power pads RRP2 and the
복수의 레퍼런스 전원 링크 라인(259) 각각은 해당하는 제 2 레퍼런스 전원 패드(RPP2)와 연결된 제 1 라인부, 해당하는 제 3 레퍼런스 전원 패드(RPP3)와 연결된 제 2 라인부, 및 제 1 라인부와 제 2 라인부 사이에 연결된 제 3 라인부를 포함할 수 있다. 제 1 라인부와 제 2 라인부 각각은 직선 형태를 가질 수 있으며, 제 3 라인부는 비직선 형태를 가질 수 있다. 예를 들어, 제 3 라인부는 제 1 라인부와 제 2 라인부 사이에 최단 경로에 대응되는 사선 형태를 가질 수 있다.Each of the plurality of reference power link lines 259 includes a first line part connected to the corresponding second reference power pad RPP2, a second line part connected to the corresponding third reference power pad RPP3, and a first line part. It may include a third line part connected between the and the second line part. Each of the first line portion and the second line portion may have a linear shape, and the third line portion may have a non-linear shape. For example, the third line portion may have a diagonal shape corresponding to the shortest path between the first line portion and the second line portion.
일 예에 따른 링크 라인부(250)는 게이트 제어 신호 전달부(254)를 더 포함할 수 있다.The
게이트 제어 신호 전달부(또는 제 6 링크부)(254)는 제 3 패드부(230)를 우회하여 제 3 게이트 패드부와 게이트 링크부를 전기적으로 연결시킨다.The gate control signal transmission unit (or the sixth link unit) 254 bypasses the
일 예에 따른 게이트 제어 신호 전달부(254)는 복수의 게이트 제어 신호 전달 라인을 포함할 수 있다.The gate control
복수의 게이트 제어 신호 전달 라인(또는 제 6 링크 라인) 각각은 제 3 패드부(230)에 배치된 복수의 제 3 게이트 패드(GP3) 각각과 복수의 게이트 링크 라인(253) 각각을 선택적으로 연결한다. 예를 들어, 복수의 게이트 제어 신호 전달 라인과 복수의 게이트 링크 라인(253)은 제 2 기판(200)의 후면(200b) 상에서 서로 다른 층에 배치되며, 복수의 게이트 링크 라인(253) 각각의 타측은 링크 컨택홀을 통해서 해당하는 게이트 제어 신호 전달 라인과 전기적으로 연결될 수 있다. 선택적으로, 복수의 게이트 링크 라인(253) 각각의 타측은 제 3 패드부(230)에 배치된 제 3 패드와 중첩되지 않도록 인접한 2개의 제 3 패드 사이를 통과하여 복수의 게이트 제어 신호 전달 라인에 선택적으로 연결될 수 있다.Each of the plurality of gate control signal transmission lines (or the sixth link line) selectively connects each of the plurality of third gate pads GP3 disposed on the
일 예에 따른 복수의 게이트 제어 신호 전달 라인은 스타트 신호 전달 라인(254a), 복수의 쉬프트 클럭 전달 라인(254b), 적어도 하나의 게이트 구동 전원 전달 라인(254c), 및 적어도 하나의 게이트 공통 전원 전달 라인(254d)으로 구분(또는 분류)될 수 있다. 이에 따라, 게이트 제어 신호 전달부(254)는 스타트 신호 전달 라인(254a), 복수의 쉬프트 클럭 전달 라인(254b), 적어도 하나의 게이트 구동 전원 전달 라인(254c), 및 적어도 하나의 게이트 공통 전원 전달 라인(254d)을 포함할 수 있다.A plurality of gate control signal transmission lines according to an example include a start
스타트 신호 전달 라인(254a)은 제 3 스타트 신호 패드와 스타트 신호 링크 라인(253a)을 전기적으로 연결한다. 일 예에 따른 스타트 신호 전달 라인(254a)은 제 3 스타트 신호 패드에 전기적으로 연결된 일측 라인부, 스타트 신호 링크 라인(253a)에 전기적으로 연결된 타측 라인부, 및 제 3 패드부(230)를 우회하도록 일측부와 타측부 사이에 전기적으로 연결된 중간 라인부를 포함할 수 있다.The start
스타트 신호 전달 라인(254a)의 일측 라인부는 제 2 방향(Y)과 나란하게 배치되고 제 3 스타트 신호 패드에 전기적으로 연결될 수 있다.One line portion of the start
스타트 신호 전달 라인(254a)의 타측 라인부는 제 1 방향(X)과 나란하도록 제 3 패드부(230)에 인접하게 배치되고 스타트 신호 링크 라인(253a)과 전기적으로 연결될 수 있다. 예를 들어, 스타트 신호 전달 라인(254a)의 타측 라인부는 링크 컨택홀을 통해서 스타트 신호 링크 라인(253a)과 전기적으로 연결될 수 있다. 이에 따라, 제 3 스타트 신호 패드에 공급되는 스타트 신호는 스타트 신호 전달 라인(254a), 스타트 신호 링크 라인(253a), 제 2 스타트 신호 패드, 스타트 신호 라우팅 라인, 및 제 1 스타트 신호 패드를 통해서 게이트 제어 라인 그룹(GCL)에 포함된 스타트 신호 라인에 공급될 수 있다.The other line portion of the start
스타트 신호 전달 라인(254a)의 중간 라인부는 제 1 방향(X)과 나란하도록 일측 라인부로부터 연장된 제 1 중간 라인, 및 제 2 방향(Y)과 나란하면서 제 3 패드부(230)의 일측 끝단(또는 좌측 끝단)과 이격되도록 제 1 중간 라인로부터 연장되어 타측 라인부와 전기적으로 연결된 제 2 중간 라인을 포함할 수 있다. 예를 들어, 중간 라인부는 제 3 패드부(230)를 우회하는 '┌'자 형태를 가질 수 있다.The middle line portion of the start
일 예에 따른 스타트 신호 링크 라인(253a)은 제 3 패드부(230)를 통과하여 스타트 신호 전달 라인(254a)의 타측 라인부와 전기적으로 연결될 수 있다. 예를 들어, 스타트 신호 링크 라인(253a)은 제 3 패드부(230)에 배치된 제 3 패드와 중첩되지 않도록 인접한 2개의 제 3 패드 사이를 통과하도록 배치될 수 있다. 이 경우, 스타트 신호 링크 라인(253a)에 공급되는 스타트 신호는 제 3 패드에 공급되는 신호에 따라 변화(또는 변동)되지 않고 본래의 전압 레벨로 유지될 수 있다.The start
복수의 쉬프트 클럭 전달 라인(254b) 각각은 복수의 제 3 쉬프트 클럭 패드 각각을 복수의 쉬프트 클럭 링크 라인(253b) 각각에 선택적으로 연결한다. 예를 들어, 게이트 제어 신호 전달부(254)가 제 1 내지 제 4 쉬프트 클럭 전달 라인(254b)을 포함하고, 링크 라인부(250)가 복수의 제 1 내지 제 4 쉬프트 클럭 링크 라인(253b)을 포함할 때, 복수의 제 1 쉬프트 클럭 링크 라인(253b) 각각은 제 1 쉬프트 클럭 전달 라인(254b)에 공통적으로 연결되고, 복수의 제 2 쉬프트 클럭 링크 라인(253b) 각각은 제 2 쉬프트 클럭 전달 라인(254b)에 공통적으로 연결되고, 복수의 제 3 쉬프트 클럭 링크 라인(253b) 각각은 제 3 쉬프트 클럭 전달 라인(254b)에 공통적으로 연결되며, 복수의 제 4 쉬프트 클럭 링크 라인(253b) 각각은 제 4 쉬프트 클럭 전달 라인(254b)에 공통적으로 연결될 수 있다.Each of the plurality of shift
복수의 쉬프트 클럭 전달 라인(254b) 각각은 스타트 신호 전달 라인(254a)을 둘러싸는 형태를 가지고 제 3 패드부(230)를 우회하도록 스타트 신호 전달 라인(254a)과 나란하게 배치될 수 있다. 일 예에 따른 복수의 쉬프트 클럭 전달 라인(254b) 각각은 해당하는 제 3 쉬프트 클럭 패드에 전기적으로 연결된 일측 라인부, 해당하는 쉬프트 클럭 링크 라인(253b)에 전기적으로 연결된 타측 라인부, 및 제 3 패드부(230)를 우회하도록 일측부와 타측부 사이에 전기적으로 연결된 중간 라인부를 포함할 수 있다. 예를 들어, 복수의 쉬프트 클럭 전달 라인(254b) 각각의 타측 라인부는 링크 컨택홀을 통해서 해당하는 쉬프트 클럭 링크 라인(253b)과 전기적으로 연결될 수 있다. 이에 따라, 복수의 제 3 쉬프트 클럭 패드 각각에 공급되는 게이트 쉬프트 클럭은 해당하는 쉬프트 클럭 전달 라인(254b), 해당하는 쉬프트 클럭 링크 라인(253b), 해당하는 제 2 쉬프트 클럭 패드, 해당하는 게이트 쉬프트 클럭 라우팅 라인, 및 해당하는 제 1 쉬프트 클럭 패드를 통해서 게이트 제어 라인 그룹(GCL)에 포함된 해당하는 쉬프트 클럭 라인에 공급될 수 있다Each of the plurality of shift
일 예에 따른 복수의 쉬프트 클럭 링크 라인(253b) 각각은 제 3 패드부(230)를 통과하여 해당하는 쉬프트 클럭 전달 라인(254b)의 타측 라인부와 전기적으로 연결될 수 있다. 예를 들어, 복수의 쉬프트 클럭 링크 라인(253b) 각각은 제 3 패드부(230)에 배치된 제 3 패드와 중첩되지 않도록 인접한 2개의 제 3 패드 사이에 배치될 수 있다. 이 경우, 복수의 쉬프트 클럭 링크 라인(253b) 각각에 공급되는 게이트 쉬프트 클럭은 제 3 패드에 공급되는 신호에 따라 변화(또는 변동)되지 않고 본래의 전압 레벨로 유지될 수 있다.Each of the plurality of shift
적어도 하나의 게이트 구동 전원 전달 라인(254c)은 적어도 하나의 게이트 구동 전원 패드와 적어도 하나의 게이트 구동 전원 링크 라인(253c)을 전기적으로 연결한다.The at least one gate driving
적어도 하나의 게이트 구동 전원 전달 라인(254c)은 최외곽 쉬프트 클럭 전달 라인(254b)을 둘러싸는 형태를 가지고 제 3 패드부(230)를 우회하도록 쉬프트 클럭 전달 라인(254b)과 나란하게 배치될 수 있다. 일 예에 따른 적어도 하나의 게이트 구동 전원 전달 라인(254c)은 제 3 게이트 구동 전원 패드에 전기적으로 연결된 일측 라인부, 게이트 구동 전원 링크 라인(253c)에 전기적으로 연결된 타측 라인부, 및 제 3 패드부(230)를 우회하도록 일측부와 타측부 사이에 전기적으로 연결된 중간 라인부를 포함할 수 있다. 예를 들어, 적어도 하나의 게이트 구동 전원 전달 라인(254c)의 타측 라인부는 링크 컨택홀을 통해서 게이트 구동 전원 링크 라인(253c)과 전기적으로 연결될 수 있다. 이에 따라, 적어도 하나의 게이트 구동 전원 패드에 공급되는 게이트 구동 전원은 게이트 구동 전원 전달 라인(254c), 게이트 구동 전원 링크 라인(253c), 제 2 게이트 구동 전원 패드, 게이트 구동 전원 라우팅 라인, 및 제 1 게이트 구동 전원 패드를 통해서 게이트 제어 라인 그룹(GCL)에 포함된 게이트 구동 전원 라인에 공급될 수 있다At least one gate driving
일 예에 따른 적어도 하나의 게이트 구동 전원 링크 라인(253c)은 제 3 패드부(230)를 통과하여 게이트 구동 전원 전달 라인(254c)의 타측 라인부와 전기적으로 연결될 수 있다. 예를 들어, 적어도 하나의 게이트 구동 전원 링크 라인(253c)은 제 3 패드부(230)에 배치된 제 3 패드와 중첩되지 않도록 인접한 2개의 제 3 패드 사이를 통과하도록 배치될 수 있다. 이 경우, 게이트 구동 전원 링크 라인(253c)에 공급되는 게이트 구동 전원은 제 3 패드에 공급되는 신호에 따라 변화(또는 변동)되지 않고 본래의 전압 레벨로 유지될 수 있다.At least one gate driving
적어도 하나의 게이트 공통 전원 전달 라인(254d)은 적어도 하나의 게이트 공통 전원 패드와 적어도 하나의 게이트 공통 전원 링크 라인(253d)을 전기적으로 연결한다.At least one gate common
적어도 하나의 게이트 공통 전원 전달 라인(254d)은 게이트 구동 전원 전달 라인(254c)을 둘러싸는 형태를 가지고 제 3 패드부(230)를 우회하도록 게이트 구동 전원 전달 라인(254c)과 나란하게 배치될 수 있다. 일 예에 따른 적어도 하나의 게이트 공통 전원 전달 라인(254d)은 제 3 게이트 공통 전원 패드에 전기적으로 연결된 일측 라인부, 게이트 공통 전원 링크 라인(253d)에 전기적으로 연결된 타측 라인부, 및 제 3 패드부(230)를 우회하도록 일측부와 타측부 사이에 전기적으로 연결된 중간 라인부를 포함할 수 있다. 예를 들어, 적어도 하나의 게이트 공통 전원 전달 라인(254d)의 타측 라인부는 링크 컨택홀을 통해서 게이트 공통 전원 링크 라인(253d)과 전기적으로 연결될 수 있다. 이에 따라, 적어도 하나의 게이트 공통 전원 패드에 공급되는 게이트 공통 전원은 게이트 공통 전원 전달 라인(254d), 게이트 공통 전원 링크 라인(253d), 제 2 게이트 공통 전원 패드, 게이트 공통 전원 라우팅 라인, 및 제 1 게이트 공통 전원 패드를 통해서 게이트 제어 라인 그룹(GCL) 중 게이트 공통 전원 라인에 공급될 수 있다At least one gate common
일 예에 따른 적어도 하나의 게이트 공통 전원 링크 라인(253d)은 제 3 패드부(230)를 통과하여 게이트 공통 전원 전달 라인(254d)의 타측 라인부와 전기적으로 연결될 수 있다. 예를 들어, 적어도 하나의 게이트 공통 전원 링크 라인(253d)은 제 3 패드부(230)에 배치된 제 3 패드와 중첩되지 않도록 인접한 2개의 제 3 패드 사이를 통과하도록 배치될 수 있다. 이 경우, 게이트 공통 전원 링크 라인(253d)에 공급되는 게이트 공통 전원은 제 3 패드에 공급되는 신호에 따라 변화(또는 변동)되지 않고 본래의 전압 레벨로 유지될 수 있다.At least one gate common
도 11은 도 7에 도시된 i번째 스테이지 회로부를 나타내는 회로도이다.11 is a circuit diagram illustrating an i-th stage circuit unit shown in FIG. 7.
도 6 내지 도 8, 및 도 11을 참조하면, 본 명세서에 따른 i번째 스테이지 회로부(150i)는 제 1 기판(100) 상에 배치된 게이트 제어 라인 그룹(GCL)으로부터 공급되는 게이트 제어 신호에 응답하여 2개의 스캔 신호(SSi, SSi+1) 및 캐리 신호(CSi)를 출력할 수 있다.6 to 8 and 11, the i-th
일 예에 따른 게이트 제어 신호는 스타트 신호(Vst), 및 복수의 스캔 클럭(sCLK)과 복수의 캐리 클럭(cCLK)을 포함하는 복수의 쉬프트 클럭, 제 1 내지 제 3 게이트 구동 전원(GVdd1, GVdd2, GVdd3), 제 1 및 제 2 게이트 공통 전원(GVss1, GVss2)을 포함할 수 있다. 이 경우, 게이트 제어 라인 그룹(GCL)은 스타트 신호 라인, 복수의 스캔 클럭 라인, 복수의 캐리 클럭 라인, 제 1 내지 제 3 게이트 구동 전원 라인, 제 1 및 제 2 게이트 공통 전원 라인을 포함할 수 있다.The gate control signal according to an example includes a start signal Vst, a plurality of shift clocks including a plurality of scan clocks sCLK and a plurality of carry clocks cCLK, and first to third gate driving power supplies GVdd1 and GVdd2. , GVdd3), and first and second gate common power sources GVss1 and GVss2. In this case, the gate control line group GCL may include a start signal line, a plurality of scan clock lines, a plurality of carry clock lines, first to third gate driving power lines, and first and second gate common power lines. have.
일 예에 따라 게이트 제어 신호는 제 1 내지 제 j 캐리 클럭 및 제 1 내지 제 j 스캔 클럭을 포함할 수 있다. 예를 들어, j는 4일 수 있으나, 반드시 이에 한정되지 않고, 6, 8, 또는 10 이상의 짝수일 수 있다.According to an example, the gate control signal may include first to jth carry clocks and first to jth scan clocks. For example, j may be 4, but is not limited thereto, and may be an even number of 6, 8, or 10 or more.
게이트 제어 신호가 제 1 내지 제 4 캐리 클럭을 포함할 때, 제 1 캐리 클럭은 4k-3(k는 자연수)번째 스테이지 회로부, 제 2 캐리 클럭은 4k-2번째 스테이지 회로부, 제 3 캐리 클럭은 4k-1번째 스테이지 회로부, 및 제 4 캐리 클럭은 4k번째 스테이지 회로부에 각각 인가될 수 있다. 게이트 제어 신호가 제 1 내지 제 4 스캔 클럭을 포함할 때, 제 1 및 제 2 스캔 클럭은 홀수번째 스테이지 회로부에 인가될 수 있으며, 제 3 및 제 4 스캔 클럭은 짝수번째 스테이지 회로부에 인가될 수 있다.When the gate control signal includes the first to fourth carry clocks, the first carry clock is a 4k-3 (k is a natural number) th stage circuit part, the second carry clock is a 4k-2 th stage circuit part, and the third carry clock is The 4k-1 th stage circuit unit and the fourth carry clock may be applied to the 4k th stage circuit unit, respectively. When the gate control signal includes the first to fourth scan clocks, the first and second scan clocks may be applied to the odd-numbered stage circuit unit, and the third and fourth scan clocks may be applied to the even-numbered stage circuit unit. have.
또한, 일 예에 따른 게이트 제어 신호는 정방향 구동 신호(FWS), 및 역방향 구동 신호(FWS)을 더 포함할 수 있다. 이 경우, 게이트 제어 라인 그룹(GCL)은 정방향 구동 신호 라인 및 역방향 구동 신호 라인을 더 포함할 수 있다.In addition, the gate control signal according to an example may further include a forward driving signal FWS and a reverse driving signal FWS. In this case, the gate control line group GCL may further include a forward driving signal line and a reverse driving signal line.
일 예에 따른 게이트 제어 신호는 외부 센싱 모드를 위한 외부 센싱 라인 선택 신호(Slss), 외부 센싱 리셋 신호(Srst), 및 외부 센싱 제어 신호(Scs)를 더 포함할 수 있다. 이 경우, 게이트 제어 라인 그룹(GCL)은 외부 센싱 라인 선택 신호 라인, 외부 센싱 리셋 신호 라인, 및 외부 센싱 제어 신호 라인을 더 포함할 수 있다.The gate control signal according to an example may further include an external sensing line selection signal Slss for an external sensing mode, an external sensing reset signal Srst, and an external sensing control signal Scs. In this case, the gate control line group GCL may further include an external sensing line selection signal line, an external sensing reset signal line, and an external sensing control signal line.
본 명세서에 따른 i번째 스테이지 회로부(150i)는 브랜치 네트워크(153), 노드 제어 회로(NCC), 제 1 인버터 회로(IC1), 제 2 인버터 회로(IC2), 노드 리셋 회로(NRC), 및 출력 버퍼 회로(OBC)를 포함할 수 있다.The i-th
브랜치 네트워크(153)는 노드 제어 회로(NCC), 제 1 인버터 회로(IC1), 제 2 인버터 회로(IC2), 노드 리셋 회로(NRC), 및 출력 버퍼 회로(OBC) 간의 회로 연결 및 게이트 제어 라인 그룹(GCL)의 라인들에 선택적으로 연결되도록 구현될 수 있다.The
브랜치 네트워크(153)는 게이트 제어 라인 그룹(GCL)의 라인들에 선택적으로 연결될 수 있다. 일 예에 따른 브랜치 네트워크(153)는 제 1 내지 제 3 제어 노드(Q, QBo, QBe), 및 네트워크 라인(NL)을 포함할 수 있다.The
제 1 내지 제 3 제어 노드(Q, QBo, QBe) 각각은 제 1 기판(100)의 i번째 수평 라인에 배열되어 있는 화소 영역들의 상측 가장자리 영역(또는 하측 가장자리 영역)에 배치될 수 있다. 일 예에 따른 제 1 내지 제 3 제어 노드(Q, QBo, QBe) 각각은 제 1 방향(X) 또는 게이트 라인과 나란하게 배치될 수 있다. 예를 들어, 제 1 내지 제 3 제어 노드(Q, QBo, QBe) 각각은 게이트 라인에 인접하게 배치될 수 있다.Each of the first to third control nodes Q, QBo, and QBe may be disposed in an upper edge region (or lower edge region) of pixel regions arranged on the i-th horizontal line of the
네트워크 라인(NL)은 게이트 제어 라인 그룹(GCL)의 라인들에 선택적으로 연결되고, 제 1 내지 제 3 제어 노드(Q, QBo, QBe)에 선택적으로 연결될 수 있다. 그리고, 네트워크 라인(NL)은 스테이지 회로부(150i)를 구성하는 회로들 간에 선택적으로 연결될 수 있다.The network line NL is selectively connected to the lines of the gate control line group GCL, and may be selectively connected to the first to third control nodes Q, QBo, and QBe. In addition, the network line NL may be selectively connected between circuits constituting the
노드 제어 회로(NCC)는 제 1 내지 제 3 제어 노드(Q, QBo, QBe) 각각의 전압을 제어하도록 구현될 수 있다.The node control circuit NCC may be implemented to control voltages of each of the first to third control nodes Q, QBo, and QBe.
일 예에 따른 노드 제어 회로(NCC)는 네트워크 라인(NL)을 통해 제 1 내지 제 3 제어 노드(Q, QBo, QBe) 각각에 연결되고, 네트워크 라인(NL)을 통해 공급되는 스타트 신호(Vst)와 리셋 신호(Vrst) 및 제 1 게이트 구동 전원(GVdd1)에 응답하여 제 1 내지 제 3 제어 노드(Q, QBo, QBe) 각각의 전압을 제어할 수 있도록 구현될 수 있다. 일 예로서, 스타트 신호(Vst)는 i-2번째 스테이지 회로부(150i-2)로부터 출력되는 i-2번째 캐리 신호(CSi-2)일 수 있다. 리셋 신호(Vrst)는 i+2번째 스테이지 회로부(150i+2)로부터 출력되는 i+2번째 캐리 신호(CSi+2)일 수 있다.The node control circuit NCC according to an example is connected to each of the first to third control nodes Q, QBo, and QBe through a network line NL, and a start signal Vst supplied through the network line NL. ), the reset signal Vrst, and the first gate driving power GVdd1 may be implemented to control voltages of each of the first to third control nodes Q, QBo, and QBe. As an example, the start signal Vst may be an i-2th carry signal CSi-2 output from the i-2th
다른 예에 따른 노드 제어 회로(NCC)는 네트워크 라인(NL)을 통해 제 1 내지 제 3 제어 노드(Q, QBo, QBe) 각각에 연결되고, 네트워크 라인(NL)을 통해 공급되는 스타트 신호(Vst), 리셋 신호(Vrst), 정방향 구동 신호(FWS), 역방향 구동 신호(BWS), 및 제 1 게이트 구동 전원(GVdd1)에 응답하여 제 1 내지 제 3 제어 노드(Q, QBo, QBe) 각각의 전압을 제어할 수 있다. 일 예로서, 정방향 구동 신호(FWS)가 하이 전압 레벨(또는 고전위 전압 레벨)을 가질 때, 역방향 구동 신호(BWS)는 로우 전압 레벨(또는 저전위 전압 레벨)을 가질 수 있고, 정방향 구동 신호(FWS)가 로우 전압 레벨을 가질 때, 역방향 구동 신호(BWS)는 하이 전압 레벨을 가질 수 있다. 예를 들어, 정방향 구동 신호(FWS)가 하이 전압 레벨을 가질 때, 게이트 구동 회로(150)는 정방향 스캔 구동에 따라 첫번째 게이트 라인에서부터 마지막 게이트 라인까지 스캔 신호를 공급할 수 있고, 역방향 구동 신호(BWS)가 하이 전압 레벨을 가질 때, 게이트 구동 회로(150)는 역방향 스캔 구동에 따라 마지막 게이트 라인에서부터 첫번째 게이트 라인까지 스캔 신호를 공급할 수 있다. 본 명세서에서, 하이 전압 레벨은 제 1 전압 레벨, 고전위 전압 레벨, 게이트 턴-온 전압 레벨, 또는 트랜지스터 온 전압 레벨로 표현될 수도 있으며, 로우 전압 레벨은 제 2 전압 레벨, 저전위 전압 레벨, 게이트 턴-오프 전압 레벨, 또는 트랜지스터 오프 전압 레벨로 표현될 수도 있다.The node control circuit NCC according to another example is connected to each of the first to third control nodes Q, QBo, and QBe through a network line NL, and a start signal Vst supplied through the network line NL. ), the reset signal Vrst, the forward driving signal FWS, the reverse driving signal BWS, and the first to third control nodes Q, QBo, and QBe, respectively, in response to the first gate driving power supply GVdd1. The voltage can be controlled. As an example, when the forward driving signal FWS has a high voltage level (or a high potential voltage level), the reverse driving signal BWS may have a low voltage level (or a low potential voltage level), and the forward driving signal When FWS has a low voltage level, the reverse driving signal BWS may have a high voltage level. For example, when the forward driving signal FWS has a high voltage level, the
제 1 인버터 회로(IC1)는 네트워크 라인(NL)을 통해 공급되는 제 1 제어 노드(Q)의 전압에 따라 제 2 제어 노드(QBo)의 전압을 제어하거나 방전시킬 수 있도록 구현될 수 있다. 일 예에 따른 제 1 인버터 회로(IC1)는 네트워크 라인(NL)을 통해 제 2 게이트 구동 전원(GVdd2), 제 1 제어 노드(Q), 제 2 제어 노드(QBo), 제 1 게이트 공통 전원(GVss1), 및 제 2 게이트 공통 전원(GVss2)에 연결될 수 있다. 제 1 인터버 회로(IC1)는 제 2 게이트 구동 전원(GVdd2)과 제 1 제어 노드(Q)의 전압에 응답하여 제 1 게이트 공통 전원(GVss1)을 제 2 제어 노드(QBo)에 공급함으로써 제 2 제어 노드(QBo)의 전압을 방전시킬 수 있다.The first inverter circuit IC1 may be implemented to control or discharge the voltage of the second control node QBo according to the voltage of the first control node Q supplied through the network line NL. The first inverter circuit IC1 according to an example includes a second gate driving power GVdd2, a first control node Q, a second control node QBo, and a first gate common power supply through the network line NL. GVss1) and may be connected to the second gate common power GVss2. The first inverter circuit IC1 supplies the first gate common power GVss1 to the second control node QBo in response to the second gate driving power GVdd2 and the voltage of the first control node Q. 2 The voltage of the control node QBo can be discharged.
제 2 인버터 회로(IC2)는 네트워크 라인(NL)을 통해 공급되는 제 1 제어 노드(Q)의 전압에 따라 제 3 제어 노드(QBe)의 전압을 제어하거나 방전시킬 수 있도록 구현될 수 있다. 일 예에 따른 제 2 인버터 회로(IC2)는 네트워크 라인(NL)을 통해 공급되는 제 3 게이트 구동 전원(GVdd3), 제 1 제어 노드(Q), 제 3 제어 노드(QBe), 제 1 게이트 공통 전원(GVss1), 및 제 2 게이트 공통 전원(GVss2)에 연결될 수 있다. 제 2 인터버 회로(IC2)는 제 3 게이트 구동 전원(GVdd3)과 제 1 제어 노드(Q)의 전압에 응답하여 제 1 게이트 공통 전원(GVss1)을 제 3 제어 노드(QBe)에 공급함으로써 제 3 제어 노드(QBe)의 전압을 방전시킬 수 있다.The second inverter circuit IC2 may be implemented to control or discharge the voltage of the third control node QBe according to the voltage of the first control node Q supplied through the network line NL. The second inverter circuit IC2 according to an example includes a third gate driving power supply GVdd3, a first control node Q, a third control node QBe, and a first gate supplied through the network line NL. It may be connected to the power source GVss1 and the second gate common power source GVss2. The second inverter circuit IC2 supplies the first gate common power GVss1 to the third control node QBe in response to the voltage of the third gate driving power GVdd3 and the first control node Q. 3 The voltage of the control node QBe can be discharged.
제 2 게이트 구동 전원(GVdd2)과 제 3 게이트 구동 전원(GVdd3)은 서로 반전(또는 상반)된 전압 레벨을 가질 수 있다. 예를 들어, 제 2 게이트 구동 전원(GVdd2)이 하이 전압 레벨을 가질 때, 제 3 게이트 구동 전원(GVdd3)은 로우 전압 레벨을 가질 수 있고, 제 2 게이트 구동 전원(GVdd2)이 로우 전압 레벨을 가질 때, 제 3 게이트 구동 전원(GVdd3)은 하이 전압 레벨을 가질 수 있다.The second gate driving power GVdd2 and the third gate driving power GVdd3 may have voltage levels inverted (or oppositely) to each other. For example, when the second gate driving power GVdd2 has a high voltage level, the third gate driving power GVdd3 may have a low voltage level, and the second gate driving power GVdd2 has a low voltage level. When so, the third gate driving power GVdd3 may have a high voltage level.
제 2 게이트 공통 전원(GVss2)과 제 1 게이트 공통 전원(GVss1)은 서로 동일한 전압 레벨을 가지거나 서로 다른 전압 레벨을 가질 수 있다.The second gate common power GVss2 and the first gate common power GVss1 may have the same voltage level or different voltage levels.
노드 리셋 회로(NRC)는 제 1 제어 노드(Q)의 전압이 하이 전압 레벨을 가지는 동안 제 2 제어 노드(QBo)와 제 3 제어 노드(QBe) 각각의 전압 레벨을 일정하게 유지시킬 수 있다.The node reset circuit NRC may maintain a constant voltage level of each of the second control node QBo and the third control node QBe while the voltage of the first control node Q has a high voltage level.
일 예에 따른 노드 리셋 회로(NRC)는 네트워크 라인(NL)을 통해 공급되는 스타트 신호(Vst)와 리셋 신호(Vrst)에 응답하여 제 2 제어 노드(QBo)의 전압과 제 3 제어 노드(QBe)의 전압을 동시에 리셋시킬 수 있다. 일 예로서, 노드 리셋 회로(NRC)는 스타트 신호(Vst)와 리셋 신호(Vrst)에 응답하여 제 1 게이트 공통 전원(GVss1)을 제 2 제어 노드(QBo)와 제 3 제어 노드(QBe)에 함께 공급함으로써 제 2 제어 노드(QBo)와 제 3 제어 노드(QBe) 각각을 제 1 게이트 공통 전원(GVss1)의 전압 레벨로 유지시킨다.In response to the start signal Vst and the reset signal Vrst supplied through the network line NL, the node reset circuit NRC according to an example is configured to provide a voltage of the second control node QBo and a third control node QBe. The voltage of) can be reset at the same time. As an example, the node reset circuit NRC connects the first gate common power GVss1 to the second control node QBo and the third control node QBe in response to the start signal Vst and the reset signal Vrst. By supplying them together, each of the second control node QBo and the third control node QBe is maintained at the voltage level of the first gate common power GVss1.
다른 예에 따른 노드 리셋 회로(NRC)는 네트워크 라인(NL)을 통해 공급되는 스타트 신호(Vst), 리셋 신호(Vrst), 정방향 구동 신호(FWS), 및 역방향 구동 신호(BWS)에 응답하여 제 2 제어 노드(QBo)의 전압과 제 3 제어 노드(QBe)의 전압을 동시에 리셋시킬 수 있다. 일 예로서, 노드 리셋 회로(NRC)는 스타트 신호(Vst), 리셋 신호(Vrst), 정방향 구동 신호(FWS), 및 역방향 구동 신호(BWS)에 응답하여 제 1 게이트 공통 전원(GVss1)을 제 2 제어 노드(QBo)와 제 3 제어 노드(QBe)에 함께 공급함으로써 제 2 제어 노드(QBo)와 제 3 제어 노드(QBe) 각각을 제 1 게이트 공통 전원(GVss1)의 전압 레벨로 유지시킬 수 있다.The node reset circuit NRC according to another example is controlled in response to a start signal Vst, a reset signal Vrst, a forward driving signal FWS, and a reverse driving signal BWS supplied through the network line NL. The voltage of the second control node QBo and the voltage of the third control node QBe may be reset at the same time. As an example, the node reset circuit NRC generates a first gate common power source GVss1 in response to a start signal Vst, a reset signal Vrst, a forward driving signal FWS, and a reverse driving signal BWS. By supplying the second control node QBo and the third control node QBe together, each of the second control node QBo and the third control node QBe can be maintained at the voltage level of the first gate common power supply GVss1. have.
출력 버퍼 회로(OBC)는 네트워크 라인(NL)을 통해 공급되는 캐리 클럭(cCLK), 스캔 클럭(sCLK), 제 1 게이트 공통 전원(GVss1), 및 제 3 게이트 공통 전원(GVss3)을 기반으로 제 1 내지 제 3 제어 노드(Q, QBo, QBe) 각각의 전압에 응답하여 게이트 온 전압 레벨을 갖는 2개의 스캔 신호를 순차적으로 출력하거나 게이트 오프 전압 레벨을 갖는 2개의 스캔 신호를 순차적으로 출력할 수 있도록 구현될 수 있다.The output buffer circuit OBC is based on a carry clock cCLK, a scan clock sCLK, a first gate common power supply GVss1, and a third gate common power supply GVss3 supplied through the network line NL. In response to voltages of the first to third control nodes (Q, QBo, QBe), two scan signals having a gate-on voltage level may be sequentially output or two scan signals having a gate-off voltage level may be sequentially output. Can be implemented so that
일 예에 따른 출력 버퍼 회로(OBC)는 제 1 제어 노드(Q)의 전압이 하이 전압 레벨일 때, 캐리 클럭(cCLK)에 대응되는 i번째 캐리 신호(CSi), 홀수번째 스캔 클럭(sCLKo)에 대응되는 i번째 스캔 신호(SSi), 및 짝수번째 스캔 클럭(sCLKe)에 대응되는 i+1번째 스캔 신호(SSi+1) 각각을 출력할 수 있다. 일 예로서, i번째 캐리 신호(CSi)는 i+2번째 스테이지 회로부의 스타트 신호(Vst)로 공급될 수 있고, i번째 스캔 신호(SSi)는 홀수번째 게이트 라인(GLo)(또는 i번째 게이트 라인(GLi))에 공급될 수 있으며, i+1번째 스캔 신호(SSi+1)는 짝수번째 게이트 라인(GLe)(또는 i+번째 게이트 라인(GLi+1))에 공급될 수 있다.The output buffer circuit OBC according to an example includes an i-th carry signal CSi corresponding to the carry clock cCLK and an odd-numbered scan clock sCLKo when the voltage of the first control node Q is at a high voltage level. Each of the i-th scan signal SSi corresponding to, and the i+1-th scan signal SSi+1 corresponding to the even-numbered scan clock sCLKe may be output. As an example, the i-th carry signal CSi may be supplied as a start signal Vst of the i+2-th stage circuit unit, and the i-th scan signal SSi is an odd-numbered gate line GLO (or i-th gate It may be supplied to the line GLi), and the i+1th scan signal SSi+1 may be supplied to the even gate line GLE (or the i+th gate line GLi+1).
일 예에 따른 출력 버퍼 회로(OBC)는 제 1 및 제 3 제어 노드(Q, QBe)의 전압이 로우 전압 레벨이고, 제 2 제어 노드(QBo)의 전압이 하이 전압 레벨일 때, 제 3 게이트 공통 전원(GVss3)의 전압 레벨에 대응되는 게이트 오프 전압 레벨을 각각 갖는 i번째 스캔 신호(SSi) 및 i+1번째 스캔 신호(SSi+1) 각각을 출력하고, 제 1 게이트 공통 전원(GVss1)의 전압 레벨에 대응되는 게이트 오프 전압 레벨을 갖는 i번째 캐리 신호(CSi)를 출력할 수 있다.In the output buffer circuit OBC according to an example, when the voltages of the first and third control nodes Q and QBe are at a low voltage level and the voltage at the second control node QBo is at a high voltage level, the third gate Outputs each of the i-th scan signal SSi and the i+1th scan signal SSi+1 each having a gate-off voltage level corresponding to the voltage level of the common power source GVss3, and the first gate common power source GVss1 The i-th carry signal CSi having a gate-off voltage level corresponding to the voltage level of may be output.
일 예에 따른 출력 버퍼 회로(OBC)는 제 1 및 제 2 제어 노드(Q, QBo)의 전압이 로우 전압 레벨이고, 제 3 제어 노드(QBe)의 전압이 하이 전압 레벨일 가질 때, 제 3 게이트 공통 전원(GVss3)의 전압 레벨에 대응되는 게이트 오프 전압 레벨을 각각 갖는 i번째 스캔 신호(SSi) 및 i+1번째 스캔 신호(SSi+1) 각각을 출력하고, 제 1 게이트 공통 전원(GVss1)의 전압 레벨에 대응되는 게이트 오프 전압 레벨을 갖는 i번째 캐리 신호(CSi)를 출력할 수 있다.When the voltage of the first and second control nodes Q and QBo is a low voltage level and the voltage of the third control node QBe is a high voltage level, the output buffer circuit OBC according to an example Each of the i-th scan signal SSi and the i+1-th scan signal SSi+1 each having a gate-off voltage level corresponding to the voltage level of the gate common power GVss3 is output, and the first gate common power GVss1 The i-th carry signal CSi having a gate-off voltage level corresponding to the voltage level of) may be output.
일 예에 따른 출력 버퍼 회로(OBC)는 제 1 방향(X)과 나란한 i번째 수평 라인의 중간 영역에 배치될 수 있다. 예를 들어, 출력 버퍼 회로(OBC)가 수평 라인의 일단(또는 타단)에 인접하도록 배치될 경우, 게이트 라인의 라인 저항으로 인하여 게이트 라인의 일단으로부터 타단 쪽으로 갈수록 스캔 신호의 전압 레벨이 감소할 수 있기 때문에 이를 방지하기 위하여, 출력 버퍼 회로(OBC)는 제 1 방향(X)과 나란한 i번째 수평 라인의 중간 영역에 배치되어야 하지만, 반드시 이에 한정되지 않고, 게이트 라인의 전체 길이가 상대적으로 짧을 때에는 i번째 수평 라인의 일측 또는 타측에 배치될 수도 있다.The output buffer circuit OBC according to an example may be disposed in an intermediate region of an i-th horizontal line parallel to the first direction X. For example, if the output buffer circuit OBC is disposed adjacent to one end (or the other end) of the horizontal line, the voltage level of the scan signal may decrease as it goes from one end of the gate line to the other end due to the line resistance of the gate line. In order to prevent this, the output buffer circuit OBC should be disposed in the middle region of the i-th horizontal line parallel to the first direction X, but is not limited thereto, and when the total length of the gate line is relatively short It may be disposed on one side or the other side of the i-th horizontal line.
제 1 내지 제 3 게이트 공통 전원(GVss1, GVss2, GVss3) 각각은 서로 동일한 전압 레벨을 가지거나 각기 다른 전압 레벨을 가질 수 있다.Each of the first to third gate common power sources GVss1, GVss2, and GVss3 may have the same voltage level or different voltage levels.
본 명세서에 따른 i번째 스테이지 회로부(150i)는 제 4 제어 노드(Qm), 제 1 센싱 제어 회로(SCC1) 및 제 2 센싱 제어 회로(SCC2)를 더 포함할 수 있다.The i-th
제 4 제어 노드(Qm)는 제 1 센싱 제어 회로(SCC1)와 제 2 센싱 제어 회로(SCC2) 간에 전기적으로 연결되도록 구현될 수 있다. 이러한 제 4 제어 노드(Qm)는 브랜치 네트워크(153)에 포함되며, 네트워크 라인(NL)을 통해 공급되는 제 1 센싱 제어 회로(SCC1)와 제 2 센싱 제어 회로(SCC2) 각각과 전기적으로 연결될 수 있다.The fourth control node Qm may be implemented to be electrically connected between the first sensing control circuit SCC1 and the second sensing control circuit SCC2. The fourth control node Qm is included in the
제 1 센싱 제어 회로(SCC1)는 브랜치 네트워크(153)를 통해 공급되는 i번째 캐리 신호(CSi), 외부 센싱 라인 선택 신호(Slss), 외부 센싱 제어 신호(Scs), 외부 센싱 리셋 신호(Srst), 및 제 1 게이트 구동 전원(GVdd1)에 응답하여 제 1 제어 노드(Q)와 제 4 제어 노드(Qm) 각각의 전압을 제어할 수 있도록 구현될 수 있다. 일 예로서, 제 1 센싱 제어 회로(SCC1)는 하이 전압 레벨의 i번째 캐리 신호(CSi)와 하이 전압 레벨의 외부 센싱 라인 선택 신호(Slss)에 응답하여 제 4 제어 노드(Qm)에 제 1 게이트 구동 전원(GVdd1)을 충전한 다음, 제 4 제어 노드(Qm)에 충전된 전압과 수직 블랭킹 구간의 초반부에 공급되는 하이 전압 레벨의 외부 센싱 제어 신호(Scs) 및 제 1 게이트 구동 전원(GVdd1)에 응답하여 제 1 제어 노드(Q)의 전압을 제어할 수 있다. 이에 따라, 출력 버퍼 회로(OBC)는 제 1 제어 노드(Q)의 전압에 따라 수직 블랭킹 구간 동안 캐리 클럭(cCLK)에 대응되는 i번째 캐리 신호(CSi), 홀수번째 스캔 클럭(sCLKo)에 대응되는 i번째 스캔 신호(SSi), 및 짝수번째 스캔 클럭(sCLKe)에 대응되는 i+1번째 스캔 신호(SSi+1) 각각을 출력할 수 있다.The first sensing control circuit SCC1 is an i-th carry signal CSi supplied through the
그리고, 제 1 센싱 제어 회로(SCC1)는 브랜치 네트워크(153)를 통해 공급되는 외부 센싱 리셋 신호(Srst)에 응답하여 제 1 제어 노드(Q)의 전압을 방전시킬 수 있다. 일 예로서, 제 1 센싱 제어 회로(SCC1)는 수직 블랭킹 구간의 후반부에 공급되는 하이 전압 레벨의 외부 센싱 리셋 신호(Srst)에 응답하여 제 1 게이트 공통 전원(GVss1)을 제 1 제어 노드(Q)에 공급함으로써 제 1 제어 노드(Q)의 전압을 리셋시키거나 초기화시킬 수 있다.In addition, the first sensing control circuit SCC1 may discharge the voltage of the first control node Q in response to the external sensing reset signal Srst supplied through the
제 2 센싱 제어 회로(SCC2)는 브랜치 네트워크(153)를 통해 공급되는 제 4 제어 노드(Qm)의 전압과 외부 센싱 제어 신호(Scs)에 응답하여 제 2 제어 노드(QBo)와 제 3 제어 노드(QBe) 각각의 전압을 방전시킬 수 있도록 구현될 수 있다. 일 예로서, 제 2 센싱 제어 회로(SCC2)는 하이 전압 레벨을 갖는 제 4 제어 노드(Qm)의 전압과 하이 전압 레벨의 외부 센싱 제어 신호(Scs)에 응답하여 제 1 게이트 공통 전원(GVss1)을 제 2 제어 노드(QBo)와 제 3 제어 노드(QBe) 각각에 공급함으로써 제 2 제어 노드(QBo)와 제 3 제어 노드(QBe) 각각의 전압을 동시에 방전시킬 수 있다.The second sensing control circuit SCC2 responds to the voltage of the fourth control node Qm supplied through the
도 12는 도 11에 도시된 노드 제어 회로, 제 1 인버터 회로, 제 2 인버터 회로, 및 제 1 센싱 제어 회로를 나타내는 회로도이다.12 is a circuit diagram illustrating a node control circuit, a first inverter circuit, a second inverter circuit, and a first sensing control circuit shown in FIG. 11.
도 11 및 도 12를 참조하면, 일 예에 따른 노드 제어 회로(NCC)는 제 1 내지 제 4 노드 제어 회로(NCC1, NCC2, NCC3, NCC4)를 포함할 수 있다.11 and 12, the node control circuit NCC according to an example may include first to fourth node control circuits NCC1, NCC2, NCC3, and NCC4.
제 1 노드 제어 회로(NCC1)는 정방향 스캔 구동시, 하이 전압 레벨의 스타트 신호(Vst)와 하이 전압 레벨의 정방향 구동 신호(FWS)에 응답하여 정방향 구동 신호(FWS)의 하이 전압 레벨을 제 1 제어 노드(Q)에 충전할 수 있다. 그리고, 제 1 노드 제어 회로(NCC1)는 역방향 스캔 구동시, 하이 전압 레벨의 스타트 신호(Vst)와 로우 전압 레벨의 정방향 구동 신호(FWS)에 응답하여 로우 전압 레벨을 갖는 정방향 구동 신호 라인과 제 1 제어 노드(Q)를 전기적으로 연결함으로써 제 1 제어 노드(Q)에 충전된 전압을 로우 전압 레벨로 방전시킬 수 있다.During forward scan driving, the first node control circuit NCC1 sets the high voltage level of the forward driving signal FWS in response to the high voltage level start signal Vst and the high voltage level forward driving signal FWS. It is possible to charge the control node Q. In addition, the first node control circuit NCC1 includes a forward driving signal line having a low voltage level and a forward driving signal line having a low voltage level in response to a start signal Vst having a high voltage level and a forward driving signal FWS having a low voltage level during reverse scan driving. The voltage charged in the first control node Q may be discharged to a low voltage level by electrically connecting the first control node Q.
일 예에 따른 제 1 노드 제어 회로(NCC1)는 제 1 내지 제 3 TFT(T1, T2, T3)를 포함할 수 있다.The first node control circuit NCC1 according to an example may include first to third TFTs T1, T2, and T3.
제 1 TFT(T1)는 스타트 신호(Vst)에 응답하여 정방향 구동 신호(FWS)를 제 1 연결 노드(Nc1)로 출력할 수 있다. 예를 들어, 제 1 TFT(T1)는 하이 전압 레벨의 스타트 신호(Vst)에 따라 턴-온되어 정방향 구동 신호 라인을 통해서 공급되는 정방향 구동 신호(FWS)를 제 1 연결 노드(Nc1)로 출력할 수 있다.The first TFT T1 may output the forward driving signal FWS to the first connection node Nc1 in response to the start signal Vst. For example, the first TFT (T1) is turned on according to the start signal (Vst) of a high voltage level and outputs the forward driving signal (FWS) supplied through the forward driving signal line to the first connection node (Nc1). can do.
제 2 TFT(T2)는 스타트 신호(Vst)에 응답하여 제 1 연결 노드(Nc1)를 제 1 제어 노드(Q)에 전기적으로 연결할 수 있다. 예를 들어, 제 2 TFT(T2)는 하이 전압 레벨의 스타트 신호(Vst)에 따라 턴-온되어 제 1 TFT(T1)와 제 1 연결 노드(Nc1)를 통해 공급되는 정방향 구동 신호(FWS)를 제 1 제어 노드(Q)에 공급할 수 있다.The second TFT T2 may electrically connect the first connection node Nc1 to the first control node Q in response to the start signal Vst. For example, the second TFT T2 is turned on according to the start signal Vst of the high voltage level, and the forward driving signal FWS is supplied through the first TFT T1 and the first connection node Nc1. May be supplied to the first control node Q.
제 3 TFT(T3)는 제 1 제어 노드(Q)의 전압에 응답하여 제 1 게이트 공통 전원 라인을 통해 공급되는 제 1 게이트 구동 전원(GVdd1)을 제 1 연결 노드(Nc1)에 공급한다. 예를 들어, 제 3 TFT(T3)는 하이 전압 레벨을 갖는 제 1 제어 노드(Q)의 전압에 따라 턴-온되어 제 1 게이트 구동 전원(GVdd1)을 제 1 TFT(T1)와 제 2 TFT(T2) 사이의 제 1 연결 노드(Nc1)에 공급함으로써 제 1 제어 노드(Q)의 전압 누설을 방지할 수 있다. 예를 들어, 제 3 TFT(T3)는 제 2 TFT(T2)의 게이트 전압과 제 1 연결 노드(Nc1) 간의 전압 차를 증가시킴으로써 로우 전압 레벨을 갖는 스타트 신호(Vst)에 의해 턴-오프된 제 2 TFT(T2)를 턴-오프시키고, 이를 통해 턴-오프된 제 2 TFT(T2)를 통한 제 1 제어 노드(Q)의 전압 강하(또는 전류 누설)를 방지함으로써 제 1 제어 노드(Q)의 전압을 안정적으로 유지시킬 수 있다.The third TFT T3 supplies the first gate driving power GVdd1 supplied through the first gate common power line to the first connection node Nc1 in response to the voltage of the first control node Q. For example, the third TFT T3 is turned on according to the voltage of the first control node Q having a high voltage level, so that the first gate driving power GVdd1 is transferred to the first TFT T1 and the second TFT. The voltage leakage of the first control node Q may be prevented by supplying it to the first connection node Nc1 between (T2). For example, the third TFT (T3) is turned off by the start signal (Vst) having a low voltage level by increasing the voltage difference between the gate voltage of the second TFT (T2) and the first connection node (Nc1). The first control node Q is turned off by turning off the second TFT (T2), and thereby preventing a voltage drop (or current leakage) of the first control node Q through the turned off second TFT (T2). ) Voltage can be stably maintained.
제 2 노드 제어 회로(NCC2)는 역방향 스캔 구동시, 하이 전압 레벨의 리셋 신호(Vrst)와 하이 전압 레벨의 역방향 구동 신호(BWS)에 응답하여 역방향 구동 신호(BWS)의 하이 전압 레벨을 제 1 제어 노드(Q)에 충전할 수 있다. 그리고, 제 2 노드 제어 회로(NCC2)는 정방향 스캔 구동시, 하이 전압 레벨의 리셋 신호(Vrst)와 로우 전압 레벨의 역방향 구동 신호(BWS)에 응답하여 로우 전압 레벨을 갖는 역방향 구동 신호 라인과 제 1 제어 노드(Q)를 전기적으로 연결함으로써 제 1 제어 노드(Q)에 충전된 전압을 로우 전압 레벨로 방전시킬 수 있다.The second node control circuit NCC2 first sets the high voltage level of the reverse driving signal BWS in response to the high voltage level reset signal Vrst and the high voltage level reverse driving signal BWS during reverse scan driving. It is possible to charge the control node Q. In addition, the second node control circuit NCC2 includes a reverse driving signal line having a low voltage level and a reverse driving signal line having a low voltage level in response to a reset signal Vrst of a high voltage level and a reverse driving signal BWS of a low voltage level during forward scan driving. The voltage charged in the first control node Q can be discharged to a low voltage level by electrically connecting the first control node Q.
일 예에 따른 제 2 노드 제어 회로(NCC2)는 제 4 TFT(T4) 및 제 5 TFT(T5)를 포함할 수 있다.The second node control circuit NCC2 according to an example may include a fourth TFT (T4) and a fifth TFT (T5).
제 4 TFT(T4)는 리셋 신호(Vrst)에 응답하여 역방향 구동 신호(BWS)를 출력할 수 있다. 예를 들어, 제 4 TFT(T4)는 하이 전압 레벨의 리셋 신호(Vrst)에 따라 턴-온되어 역방향 구동 신호 라인을 통해서 공급되는 역방향 구동 신호(BWS)를 제 2 연결 노드(Nc2)로 출력할 수 있다.The fourth TFT T4 may output a reverse driving signal BWS in response to the reset signal Vrst. For example, the fourth TFT T4 is turned on according to the reset signal Vrst of the high voltage level and outputs the reverse driving signal BWS supplied through the reverse driving signal line to the second connection node Nc2. can do.
제 5 TFT(T5)는 리셋 신호(Vrst)에 응답하여 제 2 연결 노드(Nc2)를 제 1 제어 노드(Q)에 전기적으로 연결할 수 있다. 예를 들어, 제 5 TFT(T5)는 하이 전압 레벨의 리셋 신호(Vrst)에 따라 턴-온되어 제 4 TFT(T4)와 제 2 연결 노드(Nc2)를 통해 공급되는 역방향 구동 신호(BWS)를 제 1 제어 노드(Q)에 공급할 수 있다.The fifth TFT T5 may electrically connect the second connection node Nc2 to the first control node Q in response to the reset signal Vrst. For example, the fifth TFT T5 is turned on according to the reset signal Vrst of a high voltage level, and the reverse driving signal BWS is supplied through the fourth TFT T4 and the second connection node Nc2. May be supplied to the first control node Q.
제 4 TFT(T4)와 제 5 TFT(T5) 사이의 제 2 연결 노드(Nc2)는 제 1 연결 노드(Nc1)와 전기적으로 연결될 수 있다. 이에 따라, 제 2 연결 노드(Nc2)는 제 1 게이트 공통 전원 라인을 통해 공급되는 제 1 게이트 구동 전원(GVdd1)을 제 1 노드 제어 회로(NCC1)의 제 3 TFT(T3)를 통해 공급받을 수 있다. 이에 따라, 제 1 노드 제어 회로(NCC1)의 제 3 TFT(T3)는 제 2 노드 제어 회로(NCC2)의 제 5 TFT(T5)의 게이트 전압과 제 2 연결 노드(Nc2) 간의 전압 차를 증가시킴으로써 로우 전압 레벨을 갖는 리셋 신호(Vrst)에 의해 턴-오프된 제 5 TFT(T5)를 턴-오프시키고, 이를 통해 턴-오프된 제 5 TFT(T5)를 통한 제 1 제어 노드(Q)의 전압 강하(또는 전류 누설)를 방지함으로써 제 1 제어 노드(Q)의 전압을 안정적으로 유지시킬 수 있다.The second connection node Nc2 between the fourth and fifth TFTs T4 and T5 may be electrically connected to the first connection node Nc1. Accordingly, the second connection node Nc2 can receive the first gate driving power GVdd1 supplied through the first gate common power line through the third TFT T3 of the first node control circuit NCC1. have. Accordingly, the third TFT T3 of the first node control circuit NCC1 increases the voltage difference between the gate voltage of the fifth TFT T5 of the second node control circuit NCC2 and the second connection node Nc2. Thus, the fifth TFT (T5) turned off by the reset signal (Vrst) having a low voltage level is turned off, and the first control node (Q) through the fifth TFT (T5) turned off through this The voltage of the first control node Q can be stably maintained by preventing a voltage drop (or current leakage) of.
제 3 노드 제어 회로(NCC3)는 제 2 제어 노드(QBo)의 전압에 응답하여 제 1 제어 노드(Q)의 전압을 방전시킬 수 있다. 예를 들어, 제 3 노드 제어 회로(NCC3)는 제 2 제어 노드(QBo)의 하이 전압 레벨에 따라 제 1 제어 노드(Q)와 제 1 게이트 공통 전원 라인 간의 전류 패스를 형성함으로써 제 1 제어 노드(Q)의 전압을 제 1 게이트 공통 전원 라인으로 방전시킬 수 있다.The third node control circuit NCC3 may discharge the voltage of the first control node Q in response to the voltage of the second control node QBo. For example, the third node control circuit NCC3 forms a current path between the first control node Q and the first gate common power line according to the high voltage level of the second control node QBo. The voltage of (Q) may be discharged to the first gate common power line.
일 예에 따른 제 3 노드 제어 회로(NCC3)는 제 6 TFT(T6) 및 제 7 TFT(T7)를 포함할 수 있다.The third node control circuit NCC3 according to an example may include a sixth TFT (T6) and a seventh TFT (T7).
제 6 TFT(T6)는 제 2 제어 노드(QBo)의 전압에 응답하여 제 1 게이트 공통 전원 라인을 통해 공급되는 제 1 게이트 공통 전원(GVss1)을 제 2 연결 노드(Nc2)에 공급할 수 있다. 예를 들어, 제 6 TFT(T6)는 제 2 제어 노드(QBo)의 하이 전압 레벨에 따라 턴-온되어 제 2 연결 노드(Nc2)를 제 1 게이트 공통 전원 라인에 전기적으로 연결할 수 있다.The sixth TFT T6 may supply the first gate common power GVss1 supplied through the first gate common power line to the second connection node Nc2 in response to the voltage of the second control node QBo. For example, the sixth TFT T6 may be turned on according to the high voltage level of the second control node QBo to electrically connect the second connection node Nc2 to the first gate common power line.
제 7 TFT(T7)는 제 2 제어 노드(QBo)의 전압에 응답하여 제 2 연결 노드(Nc2)를 제 1 제어 노드(Q)에 전기적으로 연결할 수 있다. 예를 들어, 제 7 TFT(T7)는 제 2 제어 노드(QBo)의 하이 전압 레벨에 따라 턴-온되어 제 2 연결 노드(Nc2)를 제 1 제어 노드(Q)에 전기적으로 연결할 수 있다.The seventh TFT T7 may electrically connect the second connection node Nc2 to the first control node Q in response to the voltage of the second control node QBo. For example, the seventh TFT T7 may be turned on according to the high voltage level of the second control node QBo to electrically connect the second connection node Nc2 to the first control node Q.
제 7 TFT(T7)는 제 2 제어 노드(QBo)의 로우 전압 레벨에 의해 턴-오프되고, 턴-오프된 제 7 TFT(T7)의 게이트 전압과 제 2 연결 노드(Nc2) 간의 전압 차는 제 1 노드 제어 회로(NCC1)의 제 3 TFT(T3)를 통해 제 2 연결 노드(Nc2)에 공급되는 제 1 게이트 구동 전원(GVdd1)에 의해 증가됨으로써 제 2 제어 노드(QBo)의 로우 전압 레벨에 의해 턴-오프된 제 7 TFT(T7)는 제 2 연결 노드(Nc2)에 공급되는 제 1 게이트 구동 전원(GVdd1)에 의해 턴-오프될 수 있다. 이에 따라, 제 3 노드 제어 회로(NCC3)를 통한 제 2 제어 노드(QBo)의 전압 강하(또는 전류 누설)는 제 7 TFT(T7)의 완전한 턴-오프로 인하여 방지되고, 이로 인해 제 2 제어 노드(QBo)의 전압은 안정적으로 유지될 수 있다.The seventh TFT T7 is turned off by the low voltage level of the second control node QBo, and the voltage difference between the gate voltage of the turned-off seventh TFT T7 and the second connection node Nc2 is th The low voltage level of the second control node QBo is increased by the first gate driving power GVdd1 supplied to the second connection node Nc2 through the third TFT T3 of the first node control circuit NCC1. The seventh TFT T7 turned off by this may be turned off by the first gate driving power GVdd1 supplied to the second connection node Nc2. Accordingly, a voltage drop (or current leakage) of the second control node QBo through the third node control circuit NCC3 is prevented due to the complete turn-off of the seventh TFT T7, and thus the second control The voltage of the node QBo can be stably maintained.
제 4 노드 제어 회로(NCC4)는 제 3 제어 노드(QBe)의 전압에 응답하여 제 1 제어 노드(Q)의 전압을 방전시킬 수 있다. 예를 들어, 제 4 노드 제어 회로(NCC4)는 제 3 제어 노드(QBe)의 하이 전압 레벨에 따라 제 1 제어 노드(Q)와 제 1 게이트 공통 전원 라인 간의 전류 패스를 형성함으로써 제 1 제어 노드(Q)의 전압을 제 1 게이트 공통 전원 라인으로 방전시킬 수 있다.The fourth node control circuit NCC4 may discharge the voltage of the first control node Q in response to the voltage of the third control node QBe. For example, the fourth node control circuit NCC4 forms a current path between the first control node Q and the first gate common power line according to the high voltage level of the third control node QBe. The voltage of (Q) may be discharged to the first gate common power line.
일 예에 따른 제 4 노드 제어 회로(NCC4)는 제 8 TFT(T8) 및 제 9 TFT(T9)를 포함할 수 있다.The fourth node control circuit NCC4 according to an example may include an eighth TFT (T8) and a ninth TFT (T9).
제 8 TFT(T8)는 제 3 제어 노드(QBe)의 전압에 응답하여 제 1 게이트 공통 전원 라인을 통해 공급되는 제 1 게이트 공통 전원(GVss1)을 제 2 연결 노드(Nc2)에 공급할 수 있다. 예를 들어, 제 8 TFT(T8)는 제 3 제어 노드(QBe)의 하이 전압 레벨에 따라 턴-온되어 제 2 연결 노드(Nc2)를 제 1 게이트 공통 전원 라인에 전기적으로 연결할 수 있다.The eighth TFT T8 may supply the first gate common power GVss1 supplied through the first gate common power line to the second connection node Nc2 in response to the voltage of the third control node QBe. For example, the eighth TFT T8 may be turned on according to the high voltage level of the third control node QBe to electrically connect the second connection node Nc2 to the first gate common power line.
제 9 TFT(T9)는 제 3 제어 노드(QBe)의 전압에 응답하여 제 2 연결 노드(Nc2)를 제 1 제어 노드(Q)에 전기적으로 연결할 수 있다. 예를 들어, 제 9 TFT(T9)는 제 3 제어 노드(QBe)의 하이 전압 레벨에 따라 턴-온되어 제 2 연결 노드(Nc2)를 제 1 제어 노드(Q)에 전기적으로 연결할 수 있다.The ninth TFT T9 may electrically connect the second connection node Nc2 to the first control node Q in response to the voltage of the third control node QBe. For example, the ninth TFT T9 may be turned on according to the high voltage level of the third control node QBe to electrically connect the second connection node Nc2 to the first control node Q.
제 9 TFT(T9)는 제 3 제어 노드(QBe)의 로우 전압 레벨에 의해 턴-오프되고, 턴-오프된 제 9 TFT(T9)의 게이트 전압과 제 2 연결 노드(Nc2) 간의 전압 차는 제 1 노드 제어 회로(NCC1)의 제 3 TFT(T3)를 통해 제 2 연결 노드(Nc2)에 공급되는 제 1 게이트 구동 전원(GVdd1)에 의해 증가됨으로써 제 3 제어 노드(QBe)의 로우 전압 레벨에 의해 턴-오프된 제 9 TFT(T9)는 제 2 연결 노드(Nc2)에 공급되는 제 1 게이트 구동 전원(GVdd1)에 의해 턴-오프될 수 있다. 이에 따라, 제 4 노드 제어 회로(NCC4)를 통한 제 3 제어 노드(QBe)의 전압 강하(또는 전류 누설)는 제 9 TFT(T9)의 완전한 턴-오프로 인하여 방지되고, 이로 인해 제 3 제어 노드(QBe)의 전압은 안정적으로 유지될 수 있다.The ninth TFT T9 is turned off by the low voltage level of the third control node QBe, and the voltage difference between the gate voltage of the ninth TFT T9 turned off and the second connection node Nc2 is The low voltage level of the third control node QBe is increased by the first gate driving power GVdd1 supplied to the second connection node Nc2 through the third TFT T3 of the first node control circuit NCC1. The ninth TFT T9 turned off by this may be turned off by the first gate driving power GVdd1 supplied to the second connection node Nc2. Accordingly, a voltage drop (or current leakage) of the third control node QBe through the fourth node control circuit NCC4 is prevented due to the complete turn-off of the ninth TFT T9, thereby preventing the third control The voltage of the node QBe may be stably maintained.
제 1 인버터 회로(IC1)는 제 1 제어 노드(Q)의 전압과 제 2 게이트 구동 전원(GVdd2)에 응답하여 제 2 제어 노드(QBo)의 전압을 방전시킬 수 있다. 예를 들어, 제 1 인버터 회로(IC1)는 제 1 제어 노드(Q)의 하이 전압 레벨에 따라 제 2 제어 노드(QBo)와 제 1 게이트 공통 전원 라인 간의 전류 패스를 형성함으로써 제 2 제어 노드(QBo)의 전압을 제 1 게이트 공통 전원 라인으로 방전시킬 수 있다.The first inverter circuit IC1 may discharge the voltage of the second control node QBo in response to the voltage of the first control node Q and the second gate driving power GVdd2. For example, the first inverter circuit IC1 forms a current path between the second control node QBo and the first gate common power line according to the high voltage level of the first control node Q, so that the second control node ( The voltage of QBo) may be discharged to the first gate common power line.
일 예에 따른 제 1 인터버 회로(IC1)는 제 10 내지 제 13 TFT(T10 내지 T13), 및 제 1 커패시터(C1)를 포함할 수 있다.The first inverter circuit IC1 according to an example may include tenth to thirteenth TFTs T10 to T13, and a first capacitor C1.
제 10 TFT(T10)는 제 2 게이트 구동 전원(GVdd2)에 따라 턴-온 또는 턴-오프되고, 턴-온시 하이 전압 레벨을 갖는 제 2 게이트 구동 전원(GVdd2)을 제 1 내부 노드(Ni1)로 출력할 수 있다. 일 예에 따른 제 10 TFT(T10)는 제 2 게이트 구동 전원(GVdd2)과 제 1 내부 노드(Ni1) 사이에 다이오드 형태의 연결될 수 있다.The tenth TFT T10 is turned on or off according to the second gate driving power GVdd2, and when turned on, the second gate driving power GVdd2 having a high voltage level is applied to the first internal node Ni1. Can be printed as The tenth TFT T10 according to an example may be connected in the form of a diode between the second gate driving power GVdd2 and the first internal node Ni1.
제 11 TFT(T11)는 제 1 제어 노드(Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 1 내부 노드(Ni1)의 전압을 제 2 게이트 구동 전원 라인으로 방전시킬 수 있다.The 11th TFT T11 is turned on or off according to the voltage of the first control node Q, and when turned on, the voltage of the first internal node Ni1 can be discharged to the second gate driving power line. have.
제 12 TFT(T12)는 제 1 내부 노드(Ni1)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 2 게이트 구동 전원(GVdd2)을 제 2 제어 노드(QBo)에 공급할 수 있다.The twelfth TFT T12 is turned on or off according to the voltage of the first internal node Ni1, and when turned on, the second gate driving power GVdd2 may be supplied to the second control node QBo. .
제 13 TFT(T13)는 제 1 제어 노드(Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 2 제어 노드(QBo)의 전압을 제 1 게이트 구동 전원 라인으로 방전시킬 수 있다.The thirteenth TFT T13 is turned on or off according to the voltage of the first control node Q, and when turned on, the voltage of the second control node QBo can be discharged to the first gate driving power line. have.
제 1 커패시터(C1)는 제 12 TFT(T12)와 제 13 TFT(T13) 사이의 노드(또는 제 2 제어 노드(QBo))와 제 1 내부 노드(Ni1) 사이에 형성될 수 있다. 예를 들어, 제 1 커패시터(C1)는 제 2 게이트 구동 전원(GVdd2)의 전압 변화에 따라 제 1 내부 노드(Ni1)에 부트스트래핑(bootstrapping)을 발생시킬 수 있다. 이에 따라, 제 2 게이트 구동 전원(GVdd2)의 전압 레벨이 변화될 때, 제 1 내부 노드(Ni1)의 전압은 제 1 커패시터(C1)와 제 2 게이트 구동 전원(GVdd2)의 커플링에 의한 부트스트래핑에 의해 제 2 게이트 구동 전원(GVdd2)의 전압 변화만큼 더 변화됨으로써 제 12 TFT(T12)의 출력 특성이 향상될 수 있다.The first capacitor C1 may be formed between the node (or the second control node QBo) between the twelfth TFT (T12) and the thirteenth TFT (T13) and the first internal node (Ni1). For example, the first capacitor C1 may generate bootstrapping in the first internal node Ni1 according to a voltage change of the second gate driving power GVdd2. Accordingly, when the voltage level of the second gate driving power GVdd2 is changed, the voltage of the first internal node Ni1 is booted by the coupling of the first capacitor C1 and the second gate driving power GVdd2. The output characteristic of the twelfth TFT T12 may be improved by further changing by the voltage change of the second gate driving power GVdd2 by strapping.
제 2 인버터 회로(IC2)는 제 1 제어 노드(Q)의 전압과 제 3 게이트 구동 전원(GVdd3)에 응답하여 제 3 제어 노드(QBe)의 전압을 방전시킬 수 있다. 예를 들어, 제 2 인버터 회로(IC2)는 제 1 제어 노드(Q)의 하이 전압 레벨에 따라 제 3 제어 노드(QBe)와 제 1 게이트 공통 전원 라인 간의 전류 패스를 형성함으로써 제 3 제어 노드(QBe)의 전압을 제 1 게이트 공통 전원 라인으로 방전시킬 수 있다.The second inverter circuit IC2 may discharge the voltage of the third control node QBe in response to the voltage of the first control node Q and the third gate driving power GVdd3. For example, the second inverter circuit IC2 forms a current path between the third control node QBe and the first gate common power line according to the high voltage level of the first control node Q. The voltage of QBe) may be discharged to the first gate common power line.
일 예에 따른 제 2 인터버 회로(IC2)는 제 14 내지 제 17 TFT(T14 내지 T17), 및 제 2 커패시터(C2)를 포함할 수 있다.The second inverter circuit IC2 according to an example may include 14th to 17th TFTs T14 to T17 and a second capacitor C2.
제 14 TFT(T14)는 제 3 게이트 구동 전원(GVdd3)에 따라 턴-온 또는 턴-오프되고, 턴-온시 하이 전압 레벨을 갖는 제 3 게이트 구동 전원(GVdd3)을 제 2 내부 노드(Ni2)로 출력할 수 있다. 일 예에 따른 제 14 TFT(T14)는 제 3 게이트 구동 전원(GVdd3)과 제 2 내부 노드(Ni2) 사이에 다이오드 형태의 연결될 수 있다.The 14th TFT T14 is turned on or off according to the third gate driving power GVdd3, and when turned on, the third gate driving power GVdd3 having a high voltage level is transferred to the second internal node Ni2. Can be printed as The 14th TFT T14 according to an example may be connected in the form of a diode between the third gate driving power GVdd3 and the second internal node Ni2.
제 15 TFT(T15)는 제 1 제어 노드(Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 2 내부 노드(Ni2)의 전압을 제 2 게이트 구동 전원 라인으로 방전시킬 수 있다.The 15th TFT T15 is turned on or off according to the voltage of the first control node Q, and when turned on, the voltage of the second internal node Ni2 is discharged to the second gate driving power line. have.
제 16 TFT(T16)는 제 2 내부 노드(Ni2)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 3 게이트 구동 전원(GVdd3)을 제 3 제어 노드(QBe)에 공급할 수 있다.The 16th TFT T16 is turned on or off according to the voltage of the second internal node Ni2, and when turned on, the third gate driving power GVdd3 may be supplied to the third control node QBe. .
제 17 TFT(T17)는 제 1 제어 노드(Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 3 제어 노드(QBe)의 전압을 제 1 게이트 구동 전원 라인으로 방전시킬 수 있다.The 17th TFT T17 is turned on or off according to the voltage of the first control node Q, and when turned on, the voltage of the third control node QBe can be discharged to the first gate driving power line. have.
제 2 커패시터(C2)는 제 16 TFT(T16)와 제 17 TFT(T17) 사이의 노드(또는 제 3 제어 노드(QBe))와 제 2 내부 노드(Ni2) 사이에 형성될 수 있다. 예를 들어, 제 2 커패시터(C2)는 제 2 내부 노드(Ni2)에서 제 3 게이트 구동 전원(GVdd3)의 전압 변화에 따라 부트스트래핑을 발생시킬 수 있다. 이에 따라, 제 3 게이트 구동 전원(GVdd3)의 전압 레벨이 변화될 때, 제 2 내부 노드(Ni2)의 전압은 제 2 커패시터(C2)와 제 3 게이트 구동 전원(GVdd3)의 커플링에 의한 부트스트래핑에 의해 제 3 게이트 구동 전원(GVdd3)의 전압 변화만큼 더 변화됨으로써 제 16 TFT(T16)의 출력 특성이 향상될 수 있다.The second capacitor C2 may be formed between the node between the 16th TFT T16 and the 17th TFT T17 (or the third control node QBe) and the second internal node Ni2. For example, the second capacitor C2 may generate bootstrapping according to a voltage change of the third gate driving power GVdd3 at the second internal node Ni2. Accordingly, when the voltage level of the third gate driving power GVdd3 is changed, the voltage of the second internal node Ni2 is booted by the coupling of the second capacitor C2 and the third gate driving power GVdd3. The output characteristic of the sixteenth TFT T16 may be improved by further changing by the voltage change of the third gate driving power GVdd3 by strapping.
제 1 센싱 제어 회로(SCC1)는 i번째 캐리 신호(CSi), 외부 센싱 라인 선택 신호(Slss), 외부 센싱 제어 신호(Scs), 외부 센싱 리셋 신호(Srst), 및 제 1 게이트 구동 전원(GVdd1)에 응답하여 제 1 제어 노드(Q)와 제 4 제어 노드(Qm) 각각의 전압을 제어할 수 있도록 구현될 수 있다.The first sensing control circuit SCC1 includes an i-th carry signal CSi, an external sensing line selection signal Slss, an external sensing control signal Scs, an external sensing reset signal Srst, and a first gate driving power supply GVdd1. ) In response to each of the first control node Q and the fourth control node Qm.
일 예에 따른 제 1 센싱 제어 회로(SCC1)는 제 5 노드 제어 회로(NCC5) 및 제 6 노드 제어 회로(NCC6)를 포함할 수 있다.The first sensing control circuit SCC1 according to an example may include a fifth node control circuit NCC5 and a sixth node control circuit NCC6.
제 5 노드 제어 회로(NCC5)는 i번째 캐리 신호(CSi), 외부 센싱 라인 선택 신호(Slss), 외부 센싱 제어 신호(Scs), 및 제 1 게이트 구동 전원(GVdd1)에 응답하여 제 1 제어 노드(Q)와 제 4 제어 노드(Qm) 각각의 전압을 제어할 수 있다.The fifth node control circuit NCC5 is the first control node in response to the i-th carry signal CSi, the external sensing line selection signal Slss, the external sensing control signal Scs, and the first gate driving power supply GVdd1. The voltages of each of Q and the fourth control node Qm may be controlled.
일 예에 따른 제 5 노드 제어 회로(NCC5)는 제 33 내지 제 37 TFT(T33 내지 T37), 및 제 3 커패시터(C3)를 포함할 수 있다.The fifth node control circuit NCC5 according to an example may include 33rd to 37th TFTs T33 to T37 and a third capacitor C3.
제 33 TFT(T33)는 스타트 신호(Vst)와 함께 공급되는 외부 센싱 라인 선택 신호(Slss)에 응답하여 i번째 캐리 신호(CSi)를 제 3 연결 노드(Nc3)로 출력할 수 있다. 예를 들어, 제 33 TFT(T33)는 하이 전압 레벨의 외부 센싱 라인 선택 신호(Slss)에 따라 턴-온되어 i번째 캐리 신호(CSi)를 제 3 연결 노드(Nc3)로 출력할 수 있다.The 33rd TFT T33 may output the i-th carry signal CSi to the third connection node Nc3 in response to the external sensing line selection signal Slss supplied together with the start signal Vst. For example, the 33rd TFT T33 may be turned on according to the high voltage level external sensing line selection signal Slss to output the i-th carry signal CSi to the third connection node Nc3.
제 34 TFT(T34)는 외부 센싱 라인 선택 신호(Slss)에 응답하여 제 3 연결 노드(Nc3)를 제 4 제어 노드(Qm)에 전기적으로 연결할 수 있다. 예를 들어, 제 34 TFT(T34)는 하이 전압 레벨의 외부 센싱 라인 선택 신호(Slss)에 따라 턴-온되어 제 33 TFT(T33)와 제 3 연결 노드(Nc3)를 통해 공급되는 i번째 캐리 신호(CSi)를 제 4 제어 노드(Qm)에 공급할 수 있다. 제 3 연결 노드(Nc3)는 제 33 TFT(T33)와 제 34 TFT(T34) 사이의 연결 라인일 수 있다.The 34th TFT T34 may electrically connect the third connection node Nc3 to the fourth control node Qm in response to the external sensing line selection signal Slss. For example, the 34th TFT (T34) is turned on according to the external sensing line selection signal (Slss) of a high voltage level and is supplied through the 33rd TFT (T33) and the third connection node (Nc3). The signal CSi may be supplied to the fourth control node Qm. The third connection node Nc3 may be a connection line between the 33rd TFT (T33) and the 34th TFT (T34).
제 35 TFT(T35)는 제 4 제어 노드(Qm)의 전압에 응답하여 제 1 게이트 구동 전원(GVdd1)을 제 3 연결 노드(Nc3)에 공급한다. 예를 들어, 제 35 TFT(T35)는 하이 전압 레벨을 갖는 제 4 제어 노드(Qm)의 전압에 따라 턴-온되어 제 1 게이트 구동 전원(GVdd1)을 제 3 연결 노드(Nc3)에 공급함으로써 제 4 제어 노드(Qm)의 전압 누설을 방지할 수 있다. 예를 들어, 제 35 TFT(T35)는 제 34 TFT(T34)의 게이트 전압과 제 3 연결 노드(Nc3) 간의 전압 차를 증가시킴으로써 로우 전압 레벨을 갖는 외부 센싱 라인 선택 신호(Slss)에 의해 턴-오프된 제 34 TFT(T34)를 턴-오프시키고, 이를 통해 턴-오프된 제 34 TFT(T34)를 통한 제 4 제어 노드(Qm)의 전압 강하(또는 전류 누설)를 방지함으로써 제 4 제어 노드(Qm)의 전압을 안정적으로 유지시킬 수 있다.The 35th TFT T35 supplies the first gate driving power GVdd1 to the third connection node Nc3 in response to the voltage of the fourth control node Qm. For example, the 35th TFT T35 is turned on according to the voltage of the fourth control node Qm having a high voltage level to supply the first gate driving power GVdd1 to the third connection node Nc3. Voltage leakage of the fourth control node Qm may be prevented. For example, the 35th TFT (T35) is turned by the external sensing line selection signal (Slss) having a low voltage level by increasing the voltage difference between the gate voltage of the 34th TFT (T34) and the third connection node (Nc3). -The fourth control by turning off the turned-off 34th TFT (T34) and preventing a voltage drop (or current leakage) of the fourth control node Qm through the turned-off 34th TFT (T34) The voltage of the node Qm can be stably maintained.
제 36 TFT(T36)는 제 4 제어 노드(Qm)의 전압에 응답하여 제 1 게이트 구동 전원(GVdd1)을 제 37 TFT(T37)로 출력할 수 있다. 예를 들어, 제 36 TFT(T36)는 하이 전압 레벨을 갖는 제 4 제어 노드(Qm)의 전압에 따라 턴-온되어 제 1 게이트 구동 전원(GVdd1)을 제 37 TFT(T37)에 공급할 수 있다.The 36th TFT T36 may output the first gate driving power GVdd1 to the 37th TFT T37 in response to the voltage of the fourth control node Qm. For example, the 36th TFT T36 may be turned on according to the voltage of the fourth control node Qm having a high voltage level to supply the first gate driving power GVdd1 to the 37th TFT T37. .
제 37 TFT(T37)는 외부 센싱 제어 신호(Scs)에 응답하여 제 36 TFT(T36)를 제 1 제어 노드(Q)에 전기적으로 연결할 수 있다. 예를 들어, 제 37 TFT(T37)는 하이 전압 레벨의 외부 센싱 제어 신호(Scs)에 따라 턴-온되어 제 37 TFT(T37)를 통해 공급되는 제 1 게이트 구동 전원(GVdd1)을 제 1 제어 노드(Q)에 공급함으로써 제 1 제어 노드(Q)에 제 1 게이트 구동 전원(GVdd1)의 전압 레벨을 충전할 수 있다.The 37th TFT T37 may electrically connect the 36th TFT T36 to the first control node Q in response to the external sensing control signal Scs. For example, the 37th TFT T37 is turned on according to an external sensing control signal Scs of a high voltage level to first control the first gate driving power GVdd1 supplied through the 37th TFT T37. By supplying the power to the node Q, the voltage level of the first gate driving power GVdd1 may be charged to the first control node Q.
제 3 커패시터(C3)는 제 4 제어 노드(Qm)와 제 1 게이트 구동 전원 라인 사이에 형성되어 제 4 제어 노드(Qm)와 제 1 게이트 구동 전원 라인의 차 전압을 저장할 수 있다. 예를 들어, 제 3 커패시터(C3)의 제 1 전극은 제 36 TFT(T36)의 게이트 전극과 제 37 TFT(T37)의 게이트 전극에 공통적으로 연결된 제 4 제어 노드(Qm)와 전기적으로 연결되고, 제 3 커패시터(C3)의 제 2 전극은 제 1 게이트 구동 전원 라인에 전기적으로 연결될 수 있다. 이러한 제 3 커패시터(C3)는 제 33, 제 34, 및 제 35 TFT(T33, T34, T35)의 턴-온에 따라 i번째 캐리 신호(CSi)를 저장하고, 제 33, 제 34, 및 제 35 TFT(T33, T34, T35)의 턴-오프시 저장된 전압으로 제 4 제어 노드(Qm)의 전압을 1 수평 기간 동안 하이 전압 레벨로 유지시킨다.The third capacitor C3 is formed between the fourth control node Qm and the first gate driving power line to store a voltage difference between the fourth control node Qm and the first gate driving power line. For example, the first electrode of the third capacitor C3 is electrically connected to the fourth control node Qm commonly connected to the gate electrode of the 36th TFT (T36) and the gate electrode of the 37th TFT (T37). , The second electrode of the third capacitor C3 may be electrically connected to the first gate driving power line. This third capacitor C3 stores the i-th carry signal CSi according to the turn-on of the 33rd, 34th, and 35th TFTs T33, T34, T35, and stores the 33rd, 34th, and 35th TFTs. The voltage of the fourth control node Qm is maintained at a high voltage level for one horizontal period with the stored voltage when the 35 TFTs (T33, T34, T35) are turned off.
제 6 노드 제어 회로(NCC6)는 외부 센싱 리셋 신호(Srst)에 응답하여 제 1 제어 노드(Q)의 전압을 방전시킬 수 있다. 일 예로서, 제 6 노드 제어 회로(NCC6)는 하이 전압 레벨의 외부 센싱 리셋 신호(Srst)에 응답하여 제 1 게이트 공통 전원(GVss1)을 제 1 제어 노드(Q)에 공급함으로써 제 1 제어 노드(Q)의 전압을 리셋시키거나 초기화시킬 수 있다.The sixth node control circuit NCC6 may discharge the voltage of the first control node Q in response to the external sensing reset signal Srst. As an example, the sixth node control circuit NCC6 supplies the first gate common power GVss1 to the first control node Q in response to an external sensing reset signal Srst of a high voltage level. The voltage of (Q) can be reset or initialized.
일 예에 따른 제 6 노드 제어 회로(NCC6)는 제 38 TFT(T38) 및 제 39 TFT(T39)를 포함할 수 있다.The sixth node control circuit NCC6 according to an example may include a 38th TFT (T38) and a 39th TFT (T39).
제 38 TFT(T38)는 외부 센싱 리셋 신호(Srst)에 응답하여 제 1 게이트 공통 전원 라인을 통해서 공급되는 제 1 게이트 공통 전원(GVss1)을 제 2 연결 노드(Nc2)에 공급할 수 있다. 예를 들어, 제 38 TFT(T38)는 하이 전압 레벨의 외부 센싱 리셋 신호(Srst)에 따라 턴-온되어 제 1 게이트 공통 전원(GVss1)을 제 2 연결 노드(Nc2)로 출력할 수 있다.The 38th TFT T38 may supply the first gate common power GVss1 supplied through the first gate common power line to the second connection node Nc2 in response to the external sensing reset signal Srst. For example, the 38th TFT T38 may be turned on according to an external sensing reset signal Srst of a high voltage level to output the first gate common power GVss1 to the second connection node Nc2.
제 39 TFT(T39)는 외부 센싱 리셋 신호(Srst)에 응답하여 제 2 연결 노드(Nc2)를 제 1 제어 노드(Q)에 전기적으로 연결할 수 있다. 예를 들어, 제 39 TFT(T39)는 하이 전압 레벨의 외부 센싱 리셋 신호(Srst)에 따라 턴-온되어 제 38 TFT(T38)와 제 2 연결 노드(Nc2)를 통해 공급되는 제 1 게이트 공통 전원(GVss1)을 제 1 제어 노드(Q)에 공급할 수 있다.The 39th TFT T39 may electrically connect the second connection node Nc2 to the first control node Q in response to the external sensing reset signal Srst. For example, the 39th TFT (T39) is turned on according to the external sensing reset signal (Srst) of a high voltage level and is supplied through the 38th TFT (T38) and the second connection node (Nc2). Power GVss1 may be supplied to the first control node Q.
제 38 TFT(T38)와 제 39 TFT(T39) 사이의 제 2 연결 노드(Nc2)는 제 1 연결 노드(Nc1)와 전기적으로 연결될 수 있다. 이에 따라, 제 2 연결 노드(Nc2)는 제 1 노드 제어 회로(NCC1)의 제 3 TFT(T3)를 통해 제 1 게이트 구동 전원(GVdd1)을 공급받을 수 있다. 이에 따라, 제 1 노드 제어 회로(NCC1)의 제 3 TFT(T3)는 제 6 노드 제어 회로(NCC6)의 제 39 TFT(T39)의 게이트 전압과 제 2 연결 노드(Nc2) 간의 전압 차를 증가시킴으로써 로우 전압 레벨을 갖는 외부 센싱 리셋 신호(Srst)에 의해 턴-오프된 제 39 TFT(T39)를 턴-오프시키고, 이를 통해 턴-오프된 제 39 TFT(T39)를 통한 제 1 제어 노드(Q)의 전압 강하(또는 전류 누설)를 방지함으로써 제 1 제어 노드(Q)의 전압을 안정적으로 유지시킬 수 있다.The second connection node Nc2 between the 38th TFT T38 and the 39th TFT T39 may be electrically connected to the first connection node Nc1. Accordingly, the second connection node Nc2 may receive the first gate driving power GVdd1 through the third TFT T3 of the first node control circuit NCC1. Accordingly, the third TFT T3 of the first node control circuit NCC1 increases the voltage difference between the gate voltage of the 39th TFT T39 of the sixth node control circuit NCC6 and the second connection node Nc2. By doing so, the 39th TFT (T39) turned off by the external sensing reset signal Srst having a low voltage level is turned off, and the first control node through the 39th TFT (T39) turned off through this By preventing the voltage drop (or current leakage) of Q), the voltage of the first control node Q can be stably maintained.
선택적으로, 제 1 센싱 제어 회로(SCC1)는 생략 가능하다. 즉, 제 1 센싱 제어 회로(SCC1)는 화소의 외부 센싱 모드에 따라 화소의 부화소에 배치된 구동 TFT의 특성값을 센싱하기 위해 사용되는 회로이므로, 화소를 외부 센싱 모드로 구동하지 않을 경우, 제 1 센싱 제어 회로(SCC1)는 불필요한 구성 요소이므로, 생략 가능하다.Optionally, the first sensing control circuit SCC1 may be omitted. That is, since the first sensing control circuit SCC1 is a circuit used to sense a characteristic value of the driving TFT disposed in the subpixel of the pixel according to the external sensing mode of the pixel, when the pixel is not driven in the external sensing mode, Since the first sensing control circuit SCC1 is an unnecessary component, it can be omitted.
도 13은 도 11에 도시된 노이즈 제거 회로, 출력 버퍼 회로, 및 제 2 센싱 제어 회로를 나타내는 회로도이다.13 is a circuit diagram illustrating a noise removing circuit, an output buffer circuit, and a second sensing control circuit shown in FIG. 11.
도 11 및 도 13을 참조하면, 일 예에 따른 노드 리셋 회로(NRC)는 제 1 제어 노드(Q)의 전압이 하이 전압 레벨을 가지는 동안 제 2 제어 노드(QBo)와 제 3 제어 노드(QBe) 각각의 전압 레벨을 일정하게 유지시킬 수 있도록 구현될 수 있다.11 and 13, the node reset circuit NRC according to an example includes a second control node QBo and a third control node QBe while the voltage of the first control node Q has a high voltage level. ) It can be implemented to keep each voltage level constant.
일 예에 따른 노드 리셋 회로(NRC)는 제 18 내지 제 23 TFT(T18 내지 T23)를 포함할 수 있다.The node reset circuit NRC according to an example may include 18th to 23rd TFTs T18 to T23.
제 18 TFT(T18)는 스타트 신호(Vst)와 정방향 구동 신호(FWS)에 응답하여 제 4 연결 노드(Nc4)를 정방향 구동 신호 라인에 전기적으로 연결할 수 있다. 일 예로서, 제 18 TFT(T18)는 하이 전압 레벨을 갖는 스타트 신호(Vst)에 따라 턴-온되어 하이 전압 레벨을 갖는 정방향 구동 신호(FWS)를 제 4 연결 노드(Nc4)에 공급할 수 있다.The eighteenth TFT T18 may electrically connect the fourth connection node Nc4 to the forward driving signal line in response to the start signal Vst and the forward driving signal FWS. As an example, the 18th TFT T18 may be turned on according to the start signal Vst having a high voltage level to supply a forward driving signal FWS having a high voltage level to the fourth connection node Nc4. .
제 19 TFT(T19)는 제 4 연결 노드(Nc4)의 전압에 응답하여 제 2 제어 노드(QBo)를 제 1 게이트 구동 전원 라인에 전기적으로 연결할 수 있다. 일 예로서, 제 19 TFT(T19)는 제 4 연결 노드(Nc4)의 전압에 따라 턴-온되어 제 2 제어 노드(QBo)와 제 1 게이트 공통 전원 라인 간의 전류 패스를 형성함으로써 제 2 제어 노드(QBo)의 전압을 제 1 게이트 공통 전원 라인으로 방전시키고, 이를 통해 제 2 제어 노드(QBo)의 전압을 제 1 게이트 공통 전원(GVss1)의 전압 레벨로 리셋시킬 수 있다.The 19th TFT T19 may electrically connect the second control node QBo to the first gate driving power line in response to the voltage of the fourth connection node Nc4. As an example, the 19th TFT T19 is turned on according to the voltage of the fourth connection node Nc4 to form a current path between the second control node QBo and the first gate common power line, thereby forming a second control node. The voltage of QBo is discharged to the first gate common power line, through which the voltage of the second control node QBo may be reset to the voltage level of the first gate common power GVss1.
제 20 TFT(T20)는 제 2 제어 노드(QBo)의 전압에 응답하여 제 4 연결 노드(Nc4)를 제 1 게이트 구동 전원 라인에 전기적으로 연결할 수 있다. 일 예로서, 제 20 TFT(T20)는 제 2 제어 노드(QBo)의 하이 전압 레벨에 따라 턴-온되어 제 4 연결 노드(Nc4)와 제 1 게이트 공통 전원 라인 간의 전류 패스를 형성함으로써 제 4 연결 노드(Nc4)의 전압을 제 1 게이트 공통 전원 라인으로 방전시키고, 이를 통해 제 4 연결 노드(Nc4)의 전압을 제 1 게이트 공통 전원(GVss1)의 전압 레벨로 리셋시킬 수 있다. 이에 따라, 제 20 TFT(T20)는 제 2 제어 노드(QBo)의 전압이 하이 전압 레벨을 가질 때, 제 4 연결 노드(Nc4)의 전압을 제 1 게이트 공통 전원(GVss1)의 전압 레벨로 리셋시킴으로써 제 19 TFT(T19)를 턴-오프시키고, 이를 통해 제 2 제어 노드(QBo)의 전압이 제 19 TFT(T19)를 통해 제 1 게이트 공통 전원 라인으로 방전되는 것을 차단할 수 있다.The twentieth TFT T20 may electrically connect the fourth connection node Nc4 to the first gate driving power line in response to the voltage of the second control node QBo. As an example, the 20th TFT T20 is turned on according to the high voltage level of the second control node QBo to form a current path between the fourth connection node Nc4 and the first gate common power line. The voltage of the connection node Nc4 is discharged to the first gate common power line, through which the voltage of the fourth connection node Nc4 may be reset to the voltage level of the first gate common power GVss1. Accordingly, when the voltage of the second control node QBo has a high voltage level, the 20th TFT T20 resets the voltage of the fourth connection node Nc4 to the voltage level of the first gate common power GVss1. By doing so, the 19th TFT T19 is turned off, thereby preventing the voltage of the second control node QBo from being discharged to the first gate common power line through the 19th TFT T19.
제 21 TFT(T21)는 리셋 신호(Vrst)와 역방향 구동 신호(BWS)에 응답하여 제 4 연결 노드(Nc4)를 역방향 구동 신호 라인에 전기적으로 연결할 수 있다. 일 예로서, 제 21 TFT(T21)는 하이 전압 레벨을 갖는 리셋 신호(Vrst)에 따라 턴-온되어 하이 전압 레벨을 갖는 역방향 구동 신호(BWS)를 제 4 연결 노드(Nc4)에 공급할 수 있다.The 21st TFT T21 may electrically connect the fourth connection node Nc4 to the reverse driving signal line in response to the reset signal Vrst and the reverse driving signal BWS. As an example, the 21st TFT T21 may be turned on according to a reset signal Vrst having a high voltage level to supply a reverse driving signal BWS having a high voltage level to the fourth connection node Nc4. .
제 22 TFT(T22)는 제 4 연결 노드(Nc4)의 전압에 응답하여 제 3 제어 노드(QBe)를 제 1 게이트 구동 전원 라인에 전기적으로 연결할 수 있다. 일 예로서, 제 22 TFT(T22)는 제 4 연결 노드(Nc4)의 전압에 따라 턴-온되어 제 3 제어 노드(QBe)와 제 1 게이트 공통 전원 라인 간의 전류 패스를 형성함으로써 제 3 제어 노드(QBe)의 전압을 제 1 게이트 공통 전원 라인으로 방전시키고, 이를 통해 제 3 제어 노드(QBe)의 전압을 제 1 게이트 공통 전원(GVss1)의 전압 레벨로 리셋시킬 수 있다.The 22nd TFT T22 may electrically connect the third control node QBe to the first gate driving power line in response to the voltage of the fourth connection node Nc4. As an example, the 22nd TFT T22 is turned on according to the voltage of the fourth connection node Nc4 to form a current path between the third control node QBe and the first gate common power line, thereby forming a third control node. The voltage of QBe is discharged to the first gate common power line, and through this, the voltage of the third control node QBe may be reset to the voltage level of the first gate common power GVss1.
제 23 TFT(T23)는 제 3 제어 노드(QBe)의 전압에 응답하여 제 4 연결 노드(Nc4)를 제 1 게이트 구동 전원 라인에 전기적으로 연결할 수 있다. 일 예로서, 제 23 TFT(T23)는 제 3 제어 노드(QBe)의 하이 전압 레벨에 따라 턴-온되어 제 4 연결 노드(Nc4)와 제 1 게이트 공통 전원 라인 간의 전류 패스를 형성함으로써 제 4 연결 노드(Nc4)의 전압을 제 1 게이트 공통 전원 라인으로 방전시키고, 이를 통해 제 4 연결 노드(Nc4)의 전압을 제 1 게이트 공통 전원(GVss1)의 전압 레벨로 리셋시킬 수 있다. 이에 따라, 제 23 TFT(T23)는 제 3 제어 노드(QBe)의 전압이 하이 전압 레벨을 가질 때, 제 4 연결 노드(Nc4)의 전압을 제 1 게이트 공통 전원(GVss1)의 전압 레벨로 리셋시킴으로써 제 22 TFT(T22)를 턴-오프시키고, 이를 통해 제 3 제어 노드(QBe)의 전압이 제 22 TFT(T22)를 통해 제 1 게이트 공통 전원 라인으로 방전되는 것을 차단할 수 있다.The 23rd TFT T23 may electrically connect the fourth connection node Nc4 to the first gate driving power line in response to the voltage of the third control node QBe. As an example, the 23rd TFT T23 is turned on according to the high voltage level of the third control node QBe to form a current path between the fourth connection node Nc4 and the first gate common power line. The voltage of the connection node Nc4 is discharged to the first gate common power line, through which the voltage of the fourth connection node Nc4 may be reset to the voltage level of the first gate common power GVss1. Accordingly, when the voltage of the third control node QBe has a high voltage level, the 23rd TFT T23 resets the voltage of the fourth connection node Nc4 to the voltage level of the first gate common power GVss1. By doing so, the 22nd TFT T22 is turned off, thereby preventing the voltage of the third control node QBe from being discharged to the first gate common power line through the 22nd TFT T22.
제 19 TFT(T19)와 제 22 TFT(T22)는 제 4 연결 노드(Nc4)의 전압에 따라 동시에 턴-온되거나 턴-오프될 수 있다.The 19th TFT T19 and the 22nd TFT T22 may be turned on or off at the same time according to the voltage of the fourth connection node Nc4.
일 예로서, 게이트 구동 회로(150)의 정방향 스캔 구동시, 제 19 TFT(T19)와 제 22 TFT(T22)는 하이 전압 레벨을 갖는 스타트 신호(Vst)에 의해 턴-온된 제 18 TFT(T18)를 통해 제 4 연결 노드(Nc4)에 공급되는 정방향 구동 신호(FWS)의 하이 전압 레벨에 의해 동시에 턴-온되고, 제 2 제어 노드(QBo)의 하이 전압 레벨에 따라 턴-온된 제 20 TFT(T20)를 통해 제 4 연결 노드(Nc4)에 공급되는 제 1 게이트 구동 전원(GVss1)에 의해 동시에 턴-오프되거나 제 3 제어 노드(QBe)의 하이 전압 레벨에 따라 턴-온된 제 23 TFT(T23)를 통해 제 4 연결 노드(Nc4)에 공급되는 제 1 게이트 구동 전원(GVss1)에 의해 동시에 턴-오프될 수 있다.As an example, during the forward scan driving of the
다른 예로서, 게이트 구동 회로(150)의 역방향 스캔 구동시, 제 19 TFT(T19)와 제 22 TFT(T22)는 하이 전압 레벨을 갖는 리셋 신호(Vrst)에 의해 턴-온된 제 21 TFT(T21)를 통해 제 4 연결 노드(Nc4)에 공급되는 역방향 구동 신호(BWS)의 하이 전압 레벨에 의해 동시에 턴-온되고, 제 3 제어 노드(QBe)의 하이 전압 레벨에 따라 턴-온된 제 23 TFT(T23)를 통해 제 4 연결 노드(Nc4)에 공급되는 제 1 게이트 구동 전원(GVss1)에 의해 동시에 턴-오프되거나 제 2 제어 노드(QBo)의 하이 전압 레벨에 따라 턴-온된 제 20 TFT(T20)를 통해 제 4 연결 노드(Nc4)에 공급되는 제 1 게이트 구동 전원(GVss1)에 의해 동시에 턴-오프될 수 있다.As another example, during reverse scan driving of the
출력 버퍼 회로(OBC)는 캐리 클럭(cCLK), 홀수번째 스캔 클럭(sCLKo), 짝수번째 스캔 클럭(sCLKe), 제 1 게이트 공통 전원(GVss1), 및 제 3 게이트 공통 전원(GVss3)을 수신하고, 제 1 내지 제 3 제어 노드(Q, QBo, QBe) 각각의 전압에 응답하여 캐리 클럭(cCLK)과 스캔 클럭(sCLK) 및 제 3 게이트 공통 전원(GVss3)을 기반으로 하는 i번째 스캔 신호(SSi), i+1번째 스캔 신호(SSi+1), 및 i번째 캐리 신호(CSi)를 출력할 수 있다. 예를 들어, 출력 버퍼 회로(OBC)는 제 1 제어 노드(Q)의 전압이 하이 전압 레벨일 때, 캐리 클럭(cCLK)에 대응되는 i번째 캐리 신호(CSi), 홀수번째 스캔 클럭(sCLKo)에 대응되는 i번째 스캔 신호(SSi), 및 짝수번째 스캔 클럭(sCLKe)에 대응되는 i+1번째 스캔 신호(SSi+1) 각각을 출력할 수 있다.The output buffer circuit OBC receives a carry clock cCLK, an odd scan clock sCLKo, an even scan clock sCLKe, a first gate common power supply GVss1, and a third gate common power supply GVss3. , In response to voltages of each of the first to third control nodes Q, QBo, and QBe, the i-th scan signal based on the carry clock cCLK, the scan clock sCLK, and the third gate common power GVss3 ( SSi), an i+1 th scan signal SSi+1, and an i th carry signal CSi may be output. For example, when the voltage of the first control node Q is at a high voltage level, the output buffer circuit OBC has an i-th carry signal CSi corresponding to the carry clock cCLK, and an odd-numbered scan clock sCLKo. Each of the i-th scan signal SSi corresponding to, and the i+1-th scan signal SSi+1 corresponding to the even-numbered scan clock sCLKe may be output.
일 예에 따른 출력 버퍼 회로(OBC)는 제 1 내지 제 3 출력 버퍼 회로(OBC1, OBC2, OBC3)를 포함할 수 있다.The output buffer circuit OBC according to an example may include first to third output buffer circuits OBC1, OBC2, and OBC3.
제 1 출력 버퍼 회로(OBC1)는 제 1 내지 제 3 제어 노드(Q, QBo, QBe)에 따라 홀수번째 스캔 클럭(sCLKo)의 전압 레벨을 가지거나 제 3 게이트 공통 전원(GVss3)의 전압 레벨을 갖는 i번째 스캔 신호(SSi)를 출력할 수 있다.The first output buffer circuit OBC1 has the voltage level of the odd-numbered scan clock sCLKo or the voltage level of the third gate common power supply GVss3 according to the first to third control nodes Q, QBo, and QBe. It is possible to output the i-th scan signal SSi.
일 예에 따른 제 1 출력 버퍼 회로(OBC1)는 제 24 내지 제 26 TFT(T24, T25, T26), 및 커플링 커패시터(Cc)를 포함할 수 있다.The first output buffer circuit OBC1 according to an example may include 24-th to 26th TFTs T24, T25, and T26, and a coupling capacitor Cc.
제 24 TFT(T24)(또는 제 1 풀-업 TFT)는 제 1 제어 노드(Q)의 전압에 따라서 홀수번째 스캔 클럭(sCLKo)을 제 1 출력 노드(No1)를 통해 i번째 게이트 라인(GLi)에 공급할 수 있다. 예를 들어, 제 24 TFT(T24)는 제 1 제어 노드(Q)에 연결된 게이트 전극, 제 1 출력 노드(No1)에 연결된 제 1 소스/드레인 전극, 및 홀수번째 스캔 클럭 라인에 연결된 제 2 소스/드레인 전극을 포함할 수 있다.The 24th TFT (T24) (or the first pull-up TFT) transmits the odd-numbered scan clock sCLKo to the i-th gate line GLi through the first output node No1 according to the voltage of the first control node Q. ) Can be supplied. For example, the 24th TFT T24 includes a gate electrode connected to the first control node Q, a first source/drain electrode connected to the first output node No1, and a second source connected to an odd scan clock line. / May include drain electrodes.
제 25 TFT(T25)(또는 홀수용 제 1 풀-다운 TFT)는 제 2 제어 노드(QBo)의 전압에 따라서 제 3 게이트 공통 전원(GVss3)을 제 1 출력 노드(No1)를 통해 i번째 게이트 라인(GLi)에 공급할 수 있다. 예를 들어, 제 25 TFT(T25)는 제 2 제어 노드(QBo)에 연결된 게이트 전극, 제 1 출력 노드(No1)에 연결된 제 1 소스/드레인 전극, 및 제 3 게이트 공통 전원 라인에 연결된 제 2 소스/드레인 전극을 포함할 수 있다.The 25th TFT (T25) (or the odd-numbered first pull-down TFT) transmits the third gate common power GVss3 to the i-th gate through the first output node No1 according to the voltage of the second control node QBo. It can be supplied to the line GLi. For example, the 25th TFT T25 includes a gate electrode connected to the second control node QBo, a first source/drain electrode connected to the first output node No1, and a second gate electrode connected to the third common power line. It may include a source/drain electrode.
제 26 TFT(T26)(또는 짝수용 제 1 풀-다운 TFT)는 제 3 제어 노드(QBe)의 전압에 따라서 제 3 게이트 공통 전원(GVss3)을 제 1 출력 노드(No1)를 통해 i번째 게이트 라인(GLi)에 공급할 수 있다. 예를 들어, 제 26 TFT(T26)는 제 3 제어 노드(QBe)에 연결된 게이트 전극, 제 1 출력 노드(No1)에 연결된 제 1 소스/드레인 전극, 및 제 3 게이트 공통 전원 라인에 연결된 제 2 소스/드레인 전극을 포함할 수 있다.The 26th TFT (T26) (or the first pull-down TFT for even numbers) supplies the third gate common power source GVss3 to the i-th gate through the first output node No1 according to the voltage of the third control node QBe. It can be supplied to the line GLi. For example, the 26th TFT T26 includes a gate electrode connected to the third control node QBe, a first source/drain electrode connected to the first output node No1, and a second gate electrode connected to the third gate common power line. It may include a source/drain electrode.
커플링 커패시터(Cc)는 제 1 제어 노드(Q)와 제 1 출력 노드(No1) 사이에 형성될 수 있다. 예를 들어, 커플링 커패시터(Cc)는 제 24 TFT(T24)의 게이트 전극과 제 1 출력 노드(No1) 사이의 기생 커패시턴스일 수 있다. 이러한 커플링 커패시터(Cc)는 홀수번째 스캔 클럭(sCLKo)의 위상 천이(또는 변화)에 따라 제 1 제어 노드(Q)에 부트스트래핑을 발생시킬 수 있다. 이에 따라, 홀수번째 스캔 클럭(sCLKo)이 로우 전압 레벨에서 하이 전압 레벨로 변화될 때, 제 1 제어 노드(Q)의 전압은 커플링 커패시터(Cc)와 하이 전압 레벨을 갖는 홀수번째 스캔 클럭(sCLKo)의 커플링에 의한 부트스트래핑에 의해 홀수번째 스캔 클럭(sCLKo)의 하이 전압 레벨만큼 더 높은 전압으로 상승할 수 있다. 예를 들어, 제 1 노드 제어 회로(NCC1)에 의해 정방향 구동 신호(FWS)의 전압 레벨로 예비 충전된 제 1 제어 노드(Q)의 전압은 제 24 TFT(T24)의 제 2 소스/드레인 전극에 하이 전압 레벨을 갖는 홀수번째 스캔 클럭(sCLKo)이 공급됨에 따라 부트스트랩핑되어 더 높은 전압으로 상승하고, 이로 인하여 제 24 TFT(T24)는 완전한 턴-온 상태가 되고, 이로 인하여 하이 전압 레벨을 갖는 홀수번째 스캔 클럭(sCLKo)은 턴-온된 제 24 TFT(T24)를 통해 전압 손실 없이 제 1 출력 노드(No1)를 통해 i번째 스캔 신호(SSi)로서 i번째 게이트 라인(GLi)에 공급될 수 있다.The coupling capacitor Cc may be formed between the first control node Q and the first output node No1. For example, the coupling capacitor Cc may be a parasitic capacitance between the gate electrode of the 24th TFT T24 and the first output node No1. The coupling capacitor Cc may generate bootstrapping in the first control node Q according to a phase shift (or change) of the odd-numbered scan clock sCLKo. Accordingly, when the odd-numbered scan clock sCLKo changes from a low voltage level to a high voltage level, the voltage of the first control node Q is equal to the coupling capacitor Cc and the odd-numbered scan clock having a high voltage level ( By bootstrapping by coupling of sCLKo), the voltage may increase to a higher voltage by the high voltage level of the odd-numbered scan clock sCLKo. For example, the voltage of the first control node Q pre-charged to the voltage level of the forward driving signal FWS by the first node control circuit NCC1 is the second source/drain electrode of the 24th TFT T24 As the odd-numbered scan clock sCLKo having a high voltage level is supplied to the device, it bootstrapped and rises to a higher voltage, whereby the 24th TFT (T24) is completely turned on, and thereby the high voltage level The odd-numbered scan clock sCLKo with is supplied to the i-th gate line GLi through the first output node No1 without voltage loss through the turned-on 24th TFT T24 as the i-th scan signal SSi. Can be.
제 2 출력 버퍼 회로(OBC2)는 제 1 내지 제 3 제어 노드(Q, QBo, QBe)에 따라 짝수번째 스캔 클럭(sCLKe)의 전압 레벨을 가지거나 제 3 게이트 공통 전원(GVss3)의 전압 레벨을 갖는 i+1번째 스캔 신호(SSi+1)를 출력할 수 있다.The second output buffer circuit OBC2 has the voltage level of the even-numbered scan clock sCLKe or the voltage level of the third gate common power source GVss3 according to the first to third control nodes Q, QBo, and QBe. The i+1th scan signal SSi+1 with may be output.
일 예에 따른 제 2 출력 버퍼 회로(OBC2)는 제 27 내지 제 29 TFT(T27, T28, T29)를 포함할 수 있다.The second output buffer circuit OBC2 according to an example may include 27th to 29th TFTs T27, T28, and T29.
제 27 TFT(T27)(또는 제 2 풀-업 TFT)는 제 1 제어 노드(Q)의 전압에 따라서 짝수번째 스캔 클럭(sCLKe)을 제 2 출력 노드(No2)를 통해 i+1번째 게이트 라인(GLi+1)에 공급할 수 있다. 예를 들어, 제 27 TFT(T27)는 제 1 제어 노드(Q)에 연결된 게이트 전극, 제 2 출력 노드(No2)에 연결된 제 1 소스/드레인 전극, 및 짝수번째 스캔 클럭 라인에 연결된 제 2 소스/드레인 전극을 포함할 수 있다. 이러한 제 27 TFT(T27)는 부트스트랩핑된 제 1 제어 노드(Q)의 전압에 따라 턴-온됨으로써 짝수번째 스캔 클럭 라인으로부터 공급되는 하이 전압 레벨을 갖는 짝수번째 스캔 클럭(sCLKe)을 전압 손실 없이 제 2 출력 노드(No2)를 통해 i+1번째 스캔 신호(SSi+1)로서 i+1번째 게이트 라인(GLi+1)에 공급할 수 있다.The 27th TFT (T27) (or the second pull-up TFT) transmits the even-numbered scan clock sCLKe to the i+1-th gate line through the second output node No2 according to the voltage of the first control node Q. It can be supplied to (GLi+1). For example, the 27th TFT T27 includes a gate electrode connected to the first control node Q, a first source/drain electrode connected to the second output node No2, and a second source connected to an even scan clock line. / May include drain electrodes. The 27th TFT (T27) is turned on according to the voltage of the bootstrapped first control node Q, thereby reducing the voltage loss of the even-numbered scan clock sCLKe having a high voltage level supplied from the even-numbered scan clock line. Without it, the i+1 th scan signal SSi+1 may be supplied to the i+1 th gate line GLi+1 through the second output node No2.
제 28 TFT(T28)(또는 홀수용 제 2 풀-다운 TFT)는 제 2 제어 노드(QBo)의 전압에 따라서 제 3 게이트 공통 전원(GVss3)을 제 2 출력 노드(No2)를 통해 i+1번째 게이트 라인(GLi+1)에 공급할 수 있다. 예를 들어, 제 25 TFT(T25)는 제 2 제어 노드(QBo)에 연결된 게이트 전극, 제 2 출력 노드(No2)에 연결된 제 1 소스/드레인 전극, 및 제 3 게이트 공통 전원 라인에 연결된 제 2 소스/드레인 전극을 포함할 수 있다.The 28th TFT (T28) (or the odd second pull-down TFT) transmits the third gate common power GVss3 to i+1 through the second output node No2 according to the voltage of the second control node QBo. It can be supplied to the second gate line GLi+1. For example, the 25th TFT T25 includes a gate electrode connected to the second control node QBo, a first source/drain electrode connected to the second output node No2, and a second gate electrode connected to the third gate common power line. It may include a source/drain electrode.
제 29 TFT(T29)(또는 짝수용 제 2 풀-다운 TFT)는 제 3 제어 노드(QBe)의 전압에 따라서 제 3 게이트 공통 전원(GVss3)을 제 2 출력 노드(No2)를 통해 i+1번째 게이트 라인(GLi+1)에 공급할 수 있다. 예를 들어, 제 29 TFT(T29)는 제 3 제어 노드(QBe)에 연결된 게이트 전극, 제 2 출력 노드(No2)에 연결된 제 1 소스/드레인 전극, 및 제 3 게이트 공통 전원 라인에 연결된 제 2 소스/드레인 전극을 포함할 수 있다.The 29th TFT (T29) (or the second pull-down TFT for even numbers) transmits the third gate common power source GVss3 to i+1 through the second output node No2 according to the voltage of the third control node QBe. It can be supplied to the second gate line GLi+1. For example, the 29th TFT T29 includes a gate electrode connected to the third control node QBe, a first source/drain electrode connected to the second output node No2, and a second gate electrode connected to the third common power line. It may include a source/drain electrode.
제 3 출력 버퍼 회로(OBC3)는 제 1 내지 제 3 제어 노드(Q, QBo, QBe)에 따라 캐리 클럭(cCLK)의 전압 레벨을 가지거나 제 1 게이트 공통 전원(GVss1)의 전압 레벨을 갖는 i번째 캐리 신호(CSi)를 출력할 수 있다.The third output buffer circuit OBC3 has the voltage level of the carry clock cCLK or the voltage level of the first gate common power GVss1 according to the first to third control nodes Q, QBo, and QBe. The second carry signal CSi may be output.
일 예에 따른 제 3 출력 버퍼 회로(OBC3)는 제 30 내지 제 32 TFT(T30, T31, T32)를 포함할 수 있다.The third output buffer circuit OBC3 according to an example may include 30th to 32th TFTs T30, T31, and T32.
제 30 TFT(T27)(또는 제 3 풀-업 TFT)는 제 1 제어 노드(Q)의 전압에 따라서 캐리 클럭(cCLK)을 제 3 출력 노드(No3)를 통해 i번째 캐리 신호(CSi)로 출력할 수 있다. 예를 들어, 제 30 TFT(T30)는 제 1 제어 노드(Q)에 연결된 게이트 전극, 제 3 출력 노드(No3)에 연결된 제 1 소스/드레인 전극, 및 캐리 클럭 라인에 연결된 제 2 소스/드레인 전극을 포함할 수 있다. 이러한 제 30 TFT(T30)는 부트스트랩핑된 제 1 제어 노드(Q)의 전압에 따라 턴-온됨으로써 캐리 클럭 라인으로부터 공급되는 하이 전압 레벨을 갖는 캐리 클럭(cCLK)을 전압 손실 없이 제 3 출력 노드(No3)를 통해 i번째 캐리 신호(CSi)로 출력할 수 있다.The 30th TFT (T27) (or the third pull-up TFT) converts the carry clock cCLK to the i-th carry signal CSi through the third output node No3 according to the voltage of the first control node Q. Can be printed. For example, the 30th TFT T30 includes a gate electrode connected to the first control node Q, a first source/drain electrode connected to the third output node No3, and a second source/drain connected to the carry clock line. It may include an electrode. The 30th TFT (T30) is turned on according to the voltage of the bootstrapped first control node (Q) to output the carry clock (cCLK) having a high voltage level supplied from the carry clock line to a third output without voltage loss. The i-th carry signal CSi may be output through the node No3.
제 31 TFT(T31)(또는 홀수용 제 3 풀-다운 TFT)는 제 2 제어 노드(QBo)의 전압에 따라서 제 1 게이트 공통 전원(GVss1)을 제 3 출력 노드(No3)를 통해 i번째 캐리 신호(CSi)로 출력할 수 있다. 예를 들어, 제 31 TFT(T31)는 제 2 제어 노드(QBo)에 연결된 게이트 전극, 제 3 출력 노드(No3)에 연결된 제 1 소스/드레인 전극, 및 제 1 게이트 공통 전원 라인에 연결된 제 2 소스/드레인 전극을 포함할 수 있다.The 31st TFT (T31) (or the odd-numbered third pull-down TFT) carries the first gate common power source GVss1 through the third output node No3 according to the voltage of the second control node QBo. It can be output as a signal CSi. For example, the 31st TFT T31 includes a gate electrode connected to the second control node QBo, a first source/drain electrode connected to the third output node No3, and a second gate electrode connected to the first gate common power line. It may include a source/drain electrode.
제 32 TFT(T32)(또는 짝수용 제 3 풀-다운 TFT)는 제 3 제어 노드(QBe)의 전압에 따라서 제 1 게이트 공통 전원(GVss1)을 제 3 출력 노드(No3)를 통해 i번째 캐리 신호(CSi)로 출력할 수 있다. 예를 들어, 제 32 TFT(T32)는 제 3 제어 노드(QBe)에 연결된 게이트 전극, 제 3 출력 노드(No3)에 연결된 제 1 소스/드레인 전극, 및 제 1 게이트 공통 전원 라인에 연결된 제 2 소스/드레인 전극을 포함할 수 있다.The 32nd TFT (T32) (or the third pull-down TFT for even numbers) carries the first gate common power source (GVss1) through the third output node (No3) according to the voltage of the third control node (QBe). It can be output as a signal CSi. For example, the 32nd TFT T32 includes a gate electrode connected to the third control node QBe, a first source/drain electrode connected to the third output node No3, and a second gate electrode connected to the first gate common power line. It may include a source/drain electrode.
대안적으로, 커플링 커패시터(Cc)는 제 1 제어 노드(Q)와 제 3 출력 노드(No3) 사이에 형성될 수 있다. 나아가, 커플링 커패시터(Cc)는 제 1 제어 노드(Q)와 제 1 출력 노드(No1) 사이, 제 1 제어 노드(Q)와 제 2 출력 노드(No2) 사이, 및 제 1 제어 노드(Q)와 제 3 출력 노드(No3) 사이 중 적어도 하나에 형성될 수 있다.Alternatively, the coupling capacitor Cc may be formed between the first control node Q and the third output node No3. Further, the coupling capacitor Cc is between the first control node Q and the first output node No1, between the first control node Q and the second output node No2, and the first control node Q ) And the third output node No3.
제 2 센싱 제어 회로(SCC2)는 제 4 제어 노드(Qm)의 전압과 외부 센싱 제어 신호(Scs)에 응답하여 제 2 제어 노드(QBo)와 제 3 제어 노드(QBe) 각각의 전압을 방전시킬 수 있도록 구현될 수 있다.The second sensing control circuit SCC2 discharges the voltages of the second control node QBo and the third control node QBe in response to the voltage of the fourth control node Qm and the external sensing control signal Scs. Can be implemented to
일 예에 따른 제 2 센싱 제어 회로(SCC2)는 제 1 노드 방전 회로(NDC1) 및 제 2 노드 방전 회로(NDC2)를 포함할 수 있다.The second sensing control circuit SCC2 according to an example may include a first node discharge circuit NDC1 and a second node discharge circuit NDC2.
제 1 노드 방전 회로(NDC1)는 제 4 제어 노드(Qm)의 전압과 외부 센싱 제어 신호(Scs)에 응답하여 제 2 제어 노드(QBo)의 전압을 방전시킬 수 있다. 일 예로서, 제 1 노드 방전 회로(NDC1)는 하이 전압 레벨을 갖는 제 4 제어 노드(Qm)의 전압과 하이 전압 레벨의 외부 센싱 제어 신호(Scs)에 응답하여 제 1 게이트 공통 전원(GVss1)을 제 2 제어 노드(QBo)에 공급함으로써 제 2 제어 노드(QBo)의 전압을 제 1 게이트 공통 전원 라인으로 방전되거나 제 1 게이트 공통 전원(GVss1)으로 리셋시킬 수 있다.The first node discharge circuit NDC1 may discharge the voltage of the second control node QBo in response to the voltage of the fourth control node Qm and the external sensing control signal Scs. As an example, the first node discharge circuit NDC1 responds to a voltage of a fourth control node Qm having a high voltage level and an external sensing control signal Scs having a high voltage level, and the first gate common power supply GVss1 The voltage of the second control node QBo may be discharged to the first gate common power line or reset to the first gate common power GVss1 by supplying to the second control node QBo.
일 예에 따른 제 1 노드 방전 회로(NDC1)는 제 40 TFT(T40) 및 제 41 TFT(T41)를 포함할 수 있다.The first node discharge circuit NDC1 according to an example may include a 40th TFT (T40) and a 41th TFT (T41).
제 40 TFT(T40)는 제 4 제어 노드(Qm)의 전압에 응답하여 제 1 게이트 공통 전원(GVss1)을 제 41 TFT(T41)에 공급한다. 일 예로서, 제 40 TFT(T40)는 제 4 제어 노드(Qm)의 하이 전압 레벨에 따라 턴-온되어 제 41 TFT(T41)와 제 1 게이트 공통 전원(GVss1) 사이의 전류 패스를 형성할 수 있다.The 40th TFT T40 supplies the first gate common power GVss1 to the 41th TFT T41 in response to the voltage of the fourth control node Qm. As an example, the 40th TFT (T40) is turned on according to the high voltage level of the fourth control node (Qm) to form a current path between the 41st TFT (T41) and the first gate common power (GVss1). I can.
제 41 TFT(T41)는 외부 센싱 제어 신호(Scs)에 응답하여 제 2 제어 노드(QBo)를 제 40 TFT(T40)와 전기적으로 연결할 수 있다. 일 예로서, 제 41 TFT(T41)는 하이 전압 레벨의 외부 센싱 제어 신호(Scs)에 따라 턴-온되어 제 2 제어 노드(QBo)와 제 40 TFT(T40) 사이의 전류 패스를 형성할 수 있다. 이러한 제 41 TFT(T41)는 제 40 TFT(T40)가 제 4 제어 노드(Qm)의 하이 전압 레벨에 따라 턴-온된 상태에서 하이 전압 레벨의 외부 센싱 제어 신호(Scs)에 따라 턴-온되고, 이로 인하여 제 2 제어 노드(QBo)의 전압은 턴-온된 제 41 TFT(T41)와 제 40 TFT(T40) 각각을 통해서 제 1 게이트 공통 전원 라인으로 방전되거나 제 1 게이트 공통 전원(GVss1)으로 리셋될 수 있다.The 41st TFT T41 may electrically connect the second control node QBo to the 40th TFT T40 in response to the external sensing control signal Scs. As an example, the 41st TFT T41 is turned on according to an external sensing control signal Scs of a high voltage level to form a current path between the second control node QBo and the 40th TFT T40. have. The 41st TFT T41 is turned on according to the external sensing control signal Scs of the high voltage level while the 40th TFT T40 is turned on according to the high voltage level of the fourth control node Qm. , As a result, the voltage of the second control node QBo is discharged to the first gate common power line through each of the turned-on 41st TFTs T41 and 40th TFTs T40 or to the first gate common power source GVss1. Can be reset.
제 2 노드 방전 회로(NDC2)는 제 4 제어 노드(Qm)의 전압과 외부 센싱 제어 신호(Scs)에 응답하여 제 3 제어 노드(QBe)의 전압을 방전시킬 수 있다. 일 예로서, 제 2 노드 방전 회로(NDC2)는 하이 전압 레벨을 갖는 제 4 제어 노드(Qm)의 전압과 하이 전압 레벨의 외부 센싱 제어 신호(Scs)에 응답하여 제 1 게이트 공통 전원(GVss1)을 제 3 제어 노드(QBe)에 공급함으로써 제 3 제어 노드(QBe)의 전압을 제 1 게이트 공통 전원 라인으로 방전되거나 제 1 게이트 공통 전원(GVss1)으로 리셋시킬 수 있다.The second node discharge circuit NDC2 may discharge the voltage of the third control node QBe in response to the voltage of the fourth control node Qm and the external sensing control signal Scs. As an example, the second node discharge circuit NDC2 responds to a voltage of a fourth control node Qm having a high voltage level and an external sensing control signal Scs having a high voltage level, and the first gate common power source GVss1 The voltage of the third control node QBe may be discharged to the first gate common power line or reset to the first gate common power GVss1 by supplying to the third control node QBe.
일 예에 따른 제 2 노드 방전 회로(NDC2)는 제 42 TFT(T42) 및 제 43 TFT(T43)를 포함할 수 있다.The second node discharge circuit NDC2 according to an example may include a 42nd TFT (T42) and a 43rd TFT (T43).
제 42 TFT(T42)는 제 4 제어 노드(Qm)의 전압에 응답하여 제 1 게이트 공통 전원(GVss1)을 제 43 TFT(T43)에 공급한다. 일 예로서, 제 42 TFT(T42)는 제 4 제어 노드(Qm)의 하이 전압 레벨에 따라 턴-온되어 제 43 TFT(T43)와 제 1 게이트 공통 전원(GVss1) 사이의 전류 패스를 형성할 수 있다.The 42nd TFT T42 supplies the first gate common power GVss1 to the 43rd TFT T43 in response to the voltage of the fourth control node Qm. As an example, the 42nd TFT (T42) is turned on according to the high voltage level of the fourth control node (Qm) to form a current path between the 43rd TFT (T43) and the first gate common power (GVss1). I can.
제 43 TFT(T43)는 외부 센싱 제어 신호(Scs)에 응답하여 제 3 제어 노드(QBe)를 제 42 TFT(T42)와 전기적으로 연결할 수 있다. 일 예로서, 제 43 TFT(T43)는 하이 전압 레벨의 외부 센싱 제어 신호(Scs)에 따라 턴-온되어 제 3 제어 노드(QBe)와 제 42 TFT(T42) 사이의 전류 패스를 형성할 수 있다. 이러한 제 43 TFT(T43)는 제 42 TFT(T42)가 제 4 제어 노드(Qm)의 하이 전압 레벨에 따라 턴-온된 상태에서 하이 전압 레벨의 외부 센싱 제어 신호(Scs)에 따라 턴-온되고, 이로 인하여 제 3 제어 노드(QBe)의 전압은 턴-온된 제 43 TFT(T43)와 제 42 TFT(T42) 각각을 통해서 제 1 게이트 공통 전원 라인으로 방전되거나 제 1 게이트 공통 전원(GVss1)으로 리셋될 수 있다.The 43rd TFT T43 may electrically connect the third control node QBe to the 42nd TFT T42 in response to the external sensing control signal Scs. As an example, the 43rd TFT T43 may be turned on according to an external sensing control signal Scs of a high voltage level to form a current path between the third control node QBe and the 42nd TFT T42. have. The 43rd TFT (T43) is turned on according to the external sensing control signal Scs of the high voltage level while the 42nd TFT (T42) is turned on according to the high voltage level of the fourth control node Qm. , Accordingly, the voltage of the third control node QBe is discharged to the first gate common power line through each of the turned-on 43rd TFT (T43) and 42nd TFT (T42) or to the first gate common power supply (GVss1). Can be reset.
선택적으로, 제 2 센싱 제어 회로(SCC2)는 제 1 센싱 제어 회로(SCC1)와 함께 생략 가능하다. 즉, 제 1 센싱 제어 회로(SCC1)와 제 2 센싱 제어 회로(SCC2)는 화소의 외부 센싱 모드에 따라 화소의 부화소에 배치된 구동 TFT 의 특성값을 센싱하기 위해 사용되는 회로이므로, 화소를 외부 센싱 모드로 구동하지 않을 경우, 제 1 센싱 제어 회로(SCC1)와 제 2 센싱 제어 회로(SCC2)는 불필요한 구성 요소이므로, 생략 가능하다.Optionally, the second sensing control circuit SCC2 may be omitted together with the first sensing control circuit SCC1. That is, the first sensing control circuit SCC1 and the second sensing control circuit SCC2 are circuits used to sense the characteristic values of the driving TFTs disposed in the subpixels of the pixel according to the external sensing mode of the pixel. When not driven in the external sensing mode, the first sensing control circuit SCC1 and the second sensing control circuit SCC2 are unnecessary components and thus may be omitted.
도 12 및 도 13에 도시된 제 1 내지 제 43 TFT(T1 내지 T43) 각각은 표시 영역(AA)의 한 수평 라인 내에 흩어져 배치되고 브랜치 네트워크(153)를 통해 연결됨으로써 도 7에 도시된 복수의 브랜치 회로(1511 내지 151n)를 구성할 수 있다. 예를 들어, 하나의 스테이지 회로부(1501 내지 150m)는 제 1 내지 제 43 TFT(T1 내지 T43)가 하나씩 배치되거나 구성된 제 1 내지 제 n(n은 43) 브랜치 회로(1511 내지 151n)를 포함할 수 있으나, 반드시 이에 한정되지 않고, 복수의 브랜치 회로(1511 내지 151n) 각각은 한 수평 라인 내에 배치되는 화소의 개수에 따라 제 1 내지 제 43 TFT(T1 내지 T43) 중 적어도 하나의 TFT로 구현될 수 있다.Each of the first to 43th TFTs T1 to T43 shown in FIGS. 12 and 13 are scattered in one horizontal line of the display area AA and connected through a
부가적으로, 도 8에 도시된 복수의 부화소(SP1, SP2, SP3, SP4) 각각의 화소 회로(PC)에 배치된 제 1 스위칭 TFT(Tsw1)와 제 2 스위칭 TFT(Tsw2)가 서로 다른 제 1 및 제 2 스캔 신호에 의해 스위칭될 경우, 도 11 내지 도 13에 도시된 스테이지 회로부(150i)에서, i번째 스캔 신호(SSi)는 홀수번째 게이트 라인(GLo)의 제 1 게이트 라인에 공급되는 제 1 스캔 신호로 사용되고, i+1번째 스캔 신호(SSi+1)는 짝수번째 게이트 라인(GLe)의 제 1 게이트 라인에 공급되는 제 1 스캔 신호로 사용될 수 있다. 이에 따라, 도 11 내지 도 13에 도시된 스테이지 회로부(150i)의 출력 버퍼 회로(OBC)는 제 4 출력 버퍼 회로 및 제 5 출력 버퍼 회로를 더 포함할 수 있다.Additionally, the first switching TFT (Tsw1) and the second switching TFT (Tsw2) arranged in the pixel circuit PC of each of the plurality of subpixels SP1, SP2, SP3, and SP4 shown in FIG. 8 are different from each other. When switched by the first and second scan signals, in the
제 4 출력 버퍼 회로는 홀수번째 게이트 라인(GLo)의 제 2 게이트 라인에 제 2 스캔 신호를 출력하도록 구현될 수 있고, 제 5 출력 버퍼 회로는 짝수번째 게이트 라인(GLe)의 제 2 게이트 라인에 제 2 스캔 신호를 출력하도록 구현될 수 있다.The fourth output buffer circuit may be implemented to output a second scan signal to the second gate line of the odd-numbered gate line Glo, and the fifth output buffer circuit is applied to the second gate line of the even-numbered gate line GLE. It may be implemented to output a second scan signal.
일 예에 따른 제 4 출력 버퍼 회로는 제 1 내지 제 3 제어 노드(Q, QBo, QBe)에 따라 제 2 스캔용 홀수번째 스캔 클럭의 전압 레벨을 가지거나 제 3 게이트 공통 전원(GVss3)의 전압 레벨을 갖는 i번째 제 2 스캔 신호를 출력할 수 있다. 이러한 제 4 출력 버퍼 회로는 제 2 스캔용 홀수번째 스캔 클럭에 따라 i번째 제 2 스캔 신호를 출력하는 것을 제외하고는 도 13에 도시된 제 1 출력 버퍼 회로(OBC1)와 동일한 3개의 TFT를 포함하므로, 이에 대한 설명은 생략한다.The fourth output buffer circuit according to an example has a voltage level of an odd-numbered scan clock for a second scan or a voltage of the third gate common power source GVss3 according to the first to third control nodes Q, QBo, and QBe. An i-th second scan signal having a level may be output. This fourth output buffer circuit includes the same three TFTs as the first output buffer circuit OBC1 shown in FIG. 13 except for outputting the i-th second scan signal according to the odd-numbered scan clock for the second scan. Therefore, a description thereof will be omitted.
일 예에 따른 제 5 출력 버퍼 회로는 제 1 내지 제 3 제어 노드(Q, QBo, QBe)에 따라 제 2 스캔용 짝수번째 스캔 클럭의 전압 레벨을 가지거나 제 3 게이트 공통 전원(GVss3)의 전압 레벨을 갖는 i+1번째 제 2 스캔 신호를 출력할 수 있다. 이러한 제 5 출력 버퍼 회로는 제 2 스캔용 짝수번째 스캔 클럭에 따라 i+1번째 제 2 스캔 신호를 출력하는 것을 제외하고는 도 13에 도시된 제 2 출력 버퍼 회로(OBC2)와 동일한 3개의 TFT를 포함하므로, 이에 대한 설명은 생략한다.The fifth output buffer circuit according to an example has a voltage level of an even-numbered scan clock for a second scan or a voltage of a third gate common power source GVss3 according to the first to third control nodes Q, QBo, and QBe. The i+1th second scan signal having a level may be output. These fifth output buffer circuits are the same three TFTs as the second output buffer circuit OBC2 shown in FIG. 13, except for outputting the i+1th second scan signal according to the even numbered scan clock for the second scan. Since it includes, a description thereof will be omitted.
도 11 및 도 13에 도시된 스테이지 회로부(150i)에서, 홀수번째 스캔 클럭(sCLKo)은 제 1 스캔용 홀수번째 스캔 클럭으로 표현될 수 있고, 짝수번째 스캔 클럭(sCLKe)은 제 1 스캔용 짝수번째 스캔 클럭으로 표현될 수 있다. 예를 들어 제 1 스캔용 스캔 클럭과 제 2 스캔용 스캔 클럭은 서로 동일한 위상을 가지거나 서로 다른 위상을 가질 수 있다. 또한, 제 1 스캔용 스캔 클럭과 제 2 스캔용 스캔 클럭은 서로 동일한 클럭 폭을 가지거나 서로 상이한 클럭 폭을 가질 수 있다.In the
도 14는 도 4에 도시된 본 명세서의 다른 예에 따른 게이트 구동 회로를 설명하기 위한 도면으로서, 이는 도 6 및 도 7에 도시된 게이트 구동 회로에서 각 스테이지 회로부의 구성을 변경한 것이다. 도 14를 설명함에 있어서, 도 6 및 도 7의 구성 요소와 동일하거나 대응되는 구성 요소에 대해서는 동일한 도면 부호를 부여하고, 그에 대한 중복 설명은 생략하거나 간략히 한다.14 is a view for explaining a gate driving circuit according to another example of the present specification illustrated in FIG. 4, which is a configuration of each stage circuit unit in the gate driving circuit illustrated in FIGS. 6 and 7 is changed. In describing FIG. 14, the same reference numerals are assigned to the same or corresponding components as those of FIGS. 6 and 7, and redundant descriptions thereof will be omitted or simplified.
도 14를 참조하면, 본 명세서의 다른 예에 따른 게이트 구동 회로(150)는 제 1 방향(X)을 따라 제 1 기판(100)의 각 수평 라인에 배치되고 제 2 방향(Y)을 따라 서로 종속적으로 연결된 복수의 스테이지 회로부(1501 내지 150m)를 포함할 수 있다.Referring to FIG. 14, the
일 예에 따른 복수의 스테이지 회로부(1501 내지 150m) 각각은 제 1 스테이지 회로부(151A) 및 제 2 스테이지 회로부(151B)를 포함할 수 있다.Each of the plurality of
제 1 스테이지 회로부(151A)는 제 1 방향(X)을 따라 제 1 기판(100)의 제 1 면(100a) 상의 각 수평 라인 중 일측 영역에 배치될 수 있다. 제 1 스테이지 회로부(151A)는 게이트 제어 라인 그룹(GCL)의 각 라인을 통해 공급되는 게이트 제어 신호에 응답하여 스캔 신호를 생성하여 해당하는 게이트 라인(GL)에 공급할 수 있다.The first
일 예에 따른 제 1 스테이지 회로부(151A)는 도 11 내지 도 13에 도시된 브랜치 네트워크(153), 노드 제어 회로(NCC), 제 1 인버터 회로(IC1), 제 2 인버터 회로(IC2), 노드 리셋 회로(NRC), 및 출력 버퍼 회로(OBC)를 포함할 수 있다. 이러한 구성을 가지는 제 1 스테이지 회로부(151A)는 도 11 내지 도 13에 도시된 i번째 스테이지 회로부(150i)와 동일한 구성 요소를 가지므로, 이에 대한 중복 설명은 생략한다.The first
제 1 스테이지 회로부(151A)의 브랜치 네트워크(153)는 복수의 제 1 내지 제 3 제어 노드, 및 네트워크 라인을 포함하며, 복수의 제 1 내지 제 3 제어 노드는 제 2 스테이지 회로부(151B)에 공유될 수 있다. 즉, 복수의 제 1 내지 제 3 제어 노드 각각은 제 1 스테이지 회로부(151A)와 제 2 스테이지 회로부(151B)에 공통적으로 연결될 수 있다.The
일 예에 따른 제 1 스테이지 회로부(151A)는 노드 제어 회로(NCC), 제 1 인버터 회로(IC1), 제 2 인버터 회로(IC2), 노드 리셋 회로(NRC), 및 출력 버퍼 회로(OBC)를 구성하는 TFT(T1 내지 T43) 중 적어도 하나의 TFT를 갖는 복수의 브랜치 회로(1511 내지 151n)를 포함할 수 있다. 복수의 브랜치 회로(1511 내지 151n) 각각은 브랜치 네트워크(153)를 통해서 서로 종속적으로 연결될 수 있다.The first
제 2 스테이지 회로부(151B)는 제 1 방향(X)을 따라 제 1 기판(100)의 제 1 면(100a) 상의 각 수평 라인 중 타측 영역에 배치될 수 있다. 제 2 스테이지 회로부(151B)는 게이트 제어 라인 그룹(GCL)의 각 라인을 통해 공급되는 게이트 제어 신호에 응답하여 스캔 신호를 생성하여 해당하는 게이트 라인(GL)에 공급할 수 있다. 일 예로서, 제 2 스테이지 회로부(151B)는 제 1 스테이지 회로부(151A)와 동일한 게이트 라인에 전기적으로 연결되고 제 1 스테이지 회로부(151A)와 동일한 스캔 신호를 동일한 게이트 라인에 공급할 수 있다. 이 경우, 제 1 스테이지 회로부(151A)는 제 1 스테이지 회로부(151A)와 제 2 스테이지 회로부(151B)를 통해 하나의 게이트 라인의 일측 영역과 타측 영역에서 스캔 신호를 동시에 공급하는 더블 피딩(double feeding) 방식을 구현할 수 있으며, 이를 통해 게이트 라인의 라인 저항에 따른 스캔 신호의 지연이 방지되거나 최소화될 수 있다.The second
선택적으로, 제 2 스테이지 회로부(151B)는 제 1 스테이지 회로부(151A)의 구동 불량 또는 결함 발생시, 제 1 스테이지 회로부(151A)를 대체하기 위한 리던던시(redundancy) 회로로 구현될 수 있다.Optionally, the second
일 예에 따른 제 2 스테이지 회로부(151B)는 도 11 내지 도 13에 도시된 노드 제어 회로(NCC), 제 1 인버터 회로(IC1), 제 2 인버터 회로(IC2), 노드 리셋 회로(NRC), 및 출력 버퍼 회로(OBC)를 포함할 수 있다. 이러한 구성을 가지는 제 2 스테이지 회로부(151B)는 도 11 내지 도 13에 도시된 i번째 스테이지 회로부(150i)와 동일한 구성 요소를 가지므로, 이에 대한 중복 설명은 생략한다.The second
일 예에 따른 제 2 스테이지 회로부(151B)는 노드 제어 회로(NCC), 제 1 인버터 회로(IC1), 제 2 인버터 회로(IC2), 노드 리셋 회로(NRC), 및 출력 버퍼 회로(OBC)를 구성하는 TFT(T1 내지 T43) 중 적어도 하나의 TFT를 갖는 복수의 브랜치 회로(1511 내지 151n)를 포함할 수 있다. 복수의 브랜치 회로(1511 내지 151n) 각각은 브랜치 네트워크(153)를 통해서 서로 종속적으로 연결될 수 있다.The second
도 15는 도 4에 도시된 선 I-I'의 단면도이며, 도 16은 도 15에 도시된 'B4' 부분의 확대도로서, 이는 본 명세서에 따른 표시 장치의 제 1 및 제 2 기판 각각의 단면 구조를 설명하기 위한 도면이다. 도 15 및 도 16을 설명함에 있어서, 도 4의 구성 요소와 동일하거나 대응되는 구성 요소에 대해서는 동일한 도면 부호를 부여하고, 그에 대한 중복 설명은 생략하거나 간략히 한다.15 is a cross-sectional view of a line I-I' shown in FIG. 4, and FIG. 16 is an enlarged view of a portion'B4' shown in FIG. 15, which is an enlarged view of the first and second substrates of the display device according to the present specification. It is a figure for demonstrating a cross-sectional structure. In describing FIGS. 15 and 16, the same reference numerals are assigned to components that are the same as or corresponding to those of FIG. 4, and redundant descriptions thereof will be omitted or simplified.
도 4, 도 6, 도 8, 도 15, 및 도 16를 참조하면, 본 명세서에 따른 표시 장치(10)는 결합 부재(300)를 매개로 서로 결합(또는 합착)된 제 1 기판(100)과 제 2 기판(200)을 포함할 수 있다.4, 6, 8, 15, and 16, the
일 예에 따른 제 1 기판(100)은 회로층(101), 평탄화층(102), 발광 소자층(103), 뱅크(104), 댐 패턴(105), 및 봉지층(106)을 포함할 수 있다.The
회로층(101)은 제 1 기판(100)의 제 1 면(100a) 상에 배치될 수 있다. 회로층(101)은 화소 어레이층 또는 TFT 어레이층으로 표현될 수도 있다.The
일 예에 따른 회로층(101)은 버퍼층(101a) 및 회로 어레이층(101b)을 포함할 수 있다.The
버퍼층(101a)은 TFT의 제조 공정 중 고온 공정시 제 1 기판(100)에 함유된 수소 등의 물질이 회로 어레이층(101b)으로 확산되는 것을 차단하는 역할을 한다. 또한, 버퍼층(101a)은 외부의 수분이나 습기가 발광 소자층(103) 쪽으로 침투하는 것을 방지하는 역할도 할 수 있다. 일 예에 따른 버퍼층(101a)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 실리콘산질화막(SiON) 또는 이들의 다중층일 수 있으나, 반드시 이에 한정되는 것은 아니다. 예를 들어, 버퍼층(101a)은 제 1 기판(100) 상에 배치된 실리콘 질화물(SiNx)의 제 1 버퍼층(BL1), 및 제 1 버퍼층(BL1) 상에 배치된 실리콘 산화물(SiOx)의 제 2 버퍼층(BL2)을 포함할 수 있다.The
회로 어레이층(101b)은 버퍼층(101a) 상에 배치된 화소 구동 라인들(GL, DL, PL, RL, CPL, PSL, RDL, LCP), 및 버퍼층(101a) 상의 각 화소 영역(PA)에 배치된 구동 TFT(Tdr)를 갖는 화소 회로(PC)를 포함할 수 있다.The
각 화소 영역(PA)에 배치된 구동 TFT(Tdr)는 활성층(ACT), 게이트 절연막(GI), 게이트 전극(GE), 층간 절연막(101c), 제 1 소스/드레인 전극(SD1), 제 2 소스/드레인 전극(SD2), 및 패시베이션층(101d)을 포함할 수 있다.The driving TFTs Tdr disposed in each pixel area PA include an active layer ACT, a gate insulating layer GI, a gate electrode GE, an
활성층(ACT)은 각 화소 영역(PA) 상의 버퍼층(101a) 상에 배치될 수 있다. 활성층(ACT)은 게이트 전극(GE)과 중첩되는 채널 영역, 및 채널 영역을 사이에 두고 서로 나란한 제 1 소스/드레인 영역과 제 2 소스/드레인 영역을 포함할 수 있다. 활성층(ACT)은 도체화 공정에 의해서 도체화됨으로써 표시 영역(AA) 내에서 라인들 사이를 직접적으로 연결하거나 서로 다른 층에 배치된 라인들을 전기적으로 연결하는 점핑 구조물의 브리지 라인으로 사용될 수 있다.The active layer ACT may be disposed on the
게이트 절연막(GI)은 활성층(ACT)의 채널 영역 상에 배치될 수 있다. 게이트 절연막(GI)은 활성층(ACT)과 게이트 전극(GE)을 절연시키는 기능을 한다. 예를 들어, 게이트 절연막(GI)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 실리콘산질화막(SiON) 또는 이들의 다중층일 수 있으나, 반드시 이에 한정되는 것은 아니다.The gate insulating layer GI may be disposed on the channel region of the active layer ACT. The gate insulating layer GI serves to insulate the active layer ACT and the gate electrode GE. For example, the gate insulating layer GI may be a silicon oxide layer (SiOx), a silicon nitride layer (SiNx), a silicon oxynitride layer (SiON), or multiple layers thereof, but is not limited thereto.
게이트 전극(GE)은 게이트 절연막(GI) 상에 배치될 수 있다. 게이트 전극(GE)은 게이트 절연막(GI)을 사이에 두고, 활성층(ACT)의 채널 영역과 중첩될 수 있다.The gate electrode GE may be disposed on the gate insulating layer GI. The gate electrode GE may overlap the channel region of the active layer ACT with the gate insulating layer GI interposed therebetween.
게이트 전극(GE)은 몰리브덴(Mo), 티타늄(Ti), 몰리브덴 티타늄 합금(MoTi), 및 구리(Cu) 중 적어도 하나를 포함하는 하는 단층 또는 복층 구조로 이루어질 수 있다. 일 예에 따른 게이트 전극(GE)은 게이트 절연막(GI) 상에 배치된 제 1 게이트 금속층, 및 제 1 게이트 금속층 상에 배치된 제 2 게이트 금속층을 포함할 수 있다. 예를 들어, 제 1 게이트 금속층은 티타늄(Ti) 또는 몰리브덴 티타늄 합금(MoTi)으로 이루어질 수 있다. 제 2 게이트 금속층은 구리(Cu)로 이루어질 수 있다. 이 경우, 게이트 전극(GE)은 Cu/MoTi 또는 Cu/Ti의 2층 구조로 이루어질 수 있다.The gate electrode GE may have a single-layer or multi-layer structure including at least one of molybdenum (Mo), titanium (Ti), molybdenum titanium alloy (MoTi), and copper (Cu). The gate electrode GE according to an example may include a first gate metal layer disposed on the gate insulating layer GI and a second gate metal layer disposed on the first gate metal layer. For example, the first gate metal layer may be made of titanium (Ti) or molybdenum titanium alloy (MoTi). The second gate metal layer may be made of copper (Cu). In this case, the gate electrode GE may have a two-layer structure of Cu/MoTi or Cu/Ti.
화소 구동 라인들(GL, DL, PL, RL, CPL, PSL, RDL, LCP) 중 게이트 라인들(GL), 전원 공유 라인들(PSL), 라인 연결 패턴들(LCP), 및 레퍼런스 분기 라인(RDL) 각각은 게이트 전극(GE)과 함께 동일한 물질로 형성될 수 있으나, 반드시 이에 한정되는 것은 아니다.Of the pixel driving lines GL, DL, PL, RL, CPL, PSL, RDL, and LCP, gate lines GL, power sharing lines PSL, line connection patterns LCP, and reference branch lines Each of the RDL) may be formed of the same material together with the gate electrode GE, but is not limited thereto.
층간 절연막(101c)은 게이트 전극(GE)과 활성층(ACT)을 덮도록 제 1 기판(100) 상에 배치될 수 있다. 층간 절연막(101c)은 게이트 전극(GE)과 소스/드레인 전극(SD1, SD2)을 전기적으로 절연(또는 분리)시키는 기능을 한다. 예를 들어, 층간 절연막(101c)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 실리콘산질화막(SiON) 또는 이들의 다중층일 수 있으나, 반드시 이에 한정되는 것은 아니다.The interlayer insulating
제 1 소스/드레인 전극(SD1)은 활성층(ACL)의 제 1 소스/드레인 영역과 중첩되는 층간 절연막(101c) 상에 배치되고, 층간 절연막(101c)에 배치된 제 1 소스/드레인 컨택홀을 통해 활성층(ACL)의 제 1 소스/드레인 영역과 전기적으로 연결될 수 있다. 예를 들어, 제 1 소스/드레인 전극(SD1)은 구동 TFT(Tdr)의 소스 전극이고, 활성층(ACL)의 제 1 소스/드레인 영역은 소스 영역일 수 있다.The first source/drain electrode SD1 is disposed on the
제 2 소스/드레인 전극(SD2)은 활성층(ACL)의 제 2 소스/드레인 영역과 중첩되는 층간 절연막(101c) 상에 배치되고, 층간 절연막(101c)에 배치된 제 2 소스/드레인 컨택홀을 통해 활성층(ACL)의 제 2 소스/드레인 영역과 전기적으로 연결될 수 있다. 예를 들어, 제 2 소스/드레인 전극(SD2)은 구동 TFT(Tdr)의 드레인 전극이고, 활성층(ACL)의 제 2 소스/드레인 영역은 드레인 영역일 수 있다.The second source/drain electrode SD2 is disposed on the
일 예에 따른 소스/드레인 전극(SD1, SD2)은 게이트 전극(GE)과 동일한 물질로 이루어진 단층 또는 복층 구조를 가질 수 있다.The source/drain electrodes SD1 and SD2 according to an example may have a single layer or a multilayer structure made of the same material as the gate electrode GE.
화소 구동 라인들(GL, DL, PL, RL, CPL, PSL, RDL, LCP) 중 데이터 라인들(DL)과 화소 구동 전원 라인들(PL) 및 레퍼런스 전원 라인들(RL) 각각은 소스/드레인 전극(SD1, SD2)과 함께 동일한 물질로 형성될 수 있으나, 반드시 이에 한정되는 것은 아니다. 그리고, 게이트 제어 라인 그룹(GCL)의 각 라인 역시 소스/드레인 전극(SD1, SD2)과 함께 동일한 물질로 형성될 수 있으나, 반드시 이에 한정되는 것은 아니다.Of the pixel driving lines GL, DL, PL, RL, CPL, PSL, RDL, LCP, the data lines DL, the pixel driving power lines PL, and the reference power lines RL are source/drain. It may be formed of the same material together with the electrodes SD1 and SD2, but is not limited thereto. Further, each line of the gate control line group GCL may also be formed of the same material together with the source/drain electrodes SD1 and SD2, but is not limited thereto.
패시베이션층(101d)은 구동 TFT(Tdr)를 포함하는 화소 회로(PC)를 덮도록 제 1 기판(100)의 제 1 면(100a) 상에 배치될 수 있다. 일 예에 따른 패시베이션층(101d)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 실리콘산질화막(SiON) 또는 이들의 다중층일 수 있으나, 반드시 이에 한정되는 것은 아니다.The
화소 회로(PC)를 구성하는 제 1 및 제 2 스위칭 TFT(Tsw1, Tsw2) 각각은 구동 TFT(Tdr)와 함께 형성되므로, 이에 대한 설명은 생략한다.Since each of the first and second switching TFTs Tsw1 and Tsw2 constituting the pixel circuit PC is formed together with the driving TFT Tdr, a description thereof will be omitted.
일 예에 따른 회로층(101)은 화소 회로(PC)를 구성하는 TFT들(Tdr, Tsw1, Tsw2)의 활성층(ACT)의 아래에 배치된 차광층(101e)을 더 포함할 수 있다.The
차광층(또는 차광 패턴)(101e)은 제 1 기판(100)과 활성층(ACT) 사이에 섬 형태로 배치될 수 있다. 차광층(101e)은 버퍼층(101a)에 의해 덮인다. 차광층(101e)은 제 1 기판(100)을 통해서 활성층(ACT) 쪽으로 입사되는 광을 차단함으로써 외부 광에 의한 TFT의 문턱 전압 변화를 최소화 내지 방지한다. 선택적으로, 차광층(101e)은 TFT의 제 1 소스/드레인 전극(SD1)에 전기적으로 연결됨으로써 해당하는 TFT의 하부 게이트 전극의 역할을 할 수도 있으며, 이 경우 광에 의한 특성 변화뿐만 아니라 바이어스 전압에 따른 TFT의 문턱 전압 변화를 최소화 내지 방지할 수 있다.The light blocking layer (or light blocking pattern) 101e may be disposed in an island shape between the
그리고, 차광층(101e)은 화소 구동 라인들(GL, DL, PL, RL, CPL, PSL, RDL, LCP) 중 전원 공유 라인들(PSL), 라인 연결 패턴들(LCP), 및 레퍼런스 분기 라인(RDL) 중 적어도 하나로 사용될 수 있다.Further, the
도 4 및 도 6에 도시된 게이트 구동 회로(150)는 화소 회로(PC)의 구동 TFT(Tdr)와 함께 형성된다. 예를 들어, 게이트 구동 회로(150)의 각 스테이지 회로부(1501 내지 150m)를 구성하는 복수의 TFT들은 구동 TFT(Tdr)와 함께 형성됨으로써 제 1 기판(100) 상의 각 수평 라인에 배치된 복수의 브랜치 회로(1511 내지 151n)를 구현한다. 각 스테이지 회로부(1501 내지 150m)의 브랜치 네트워크(153)를 구성하는 제 1 내지 제 4 제어 노드(Q, QBo, QBe, Qm) 각각은 게이트 라인(GL)과 함께 형성될 수 있다. 그리고, 각 스테이지 회로부(1501 내지 150m)의 브랜치 네트워크(153)를 구성하는 네트워크 라인(NL)은 연결하고자 하는 브랜치 회로(1511 내지 151n)의 연결 부분의 위치에 따라 차광층(101e)과 게이트 라인(GL)과 데이터 라인(DL) 중 적어도 하나와 함께 형성될 수 있으나, 반드시 이에 한정되는 것은 아니다.The
평탄화층(102)은 제 1 기판(100)의 제 1 면(100a) 상에 배치되고 회로층(101) 상에 평탄면을 제공할 수 있다. 평탄화층(102)은 복수의 화소 영역(PA) 각각에 배치된 구동 TFT(Tdr)를 포함하는 회로층(101)을 덮는다. 일 예에 따른 평탄화층(102)은 아크릴계 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 또는 폴리이미드계 수지(polyimides resin) 등으로 이루어질 수 있으나, 이에 한정되지 않는다.The
일 예에 따른 평탄화층(102)은 제 1 기판(100)의 제 1 면(100a) 중 가장자리 부분을 제외한 회로층(101)을 덮도록 형성될 수 있다. 이에 따라, 제 1 기판(100)의 제 1 면(100a) 중 가장자리 부분에 배치된 회로층(101)의 패시베이션층(101d)은 평탄화층(102)에 의해 덮이지 않고 노출될 수 있다.The
발광 소자층(103)은 평탄화층(102) 상에 배치되고, 상부 발광(top emission) 방식에 따라 제 1 기판(100)의 제 1 면(100a) 상부 쪽으로 광을 방출할 수 있다.The light emitting
일 예에 따른 발광 소자층(103)은 화소 전극(PE), 발광 소자(ED), 및 공통 전극(CE)을 포함할 수 있다.The light emitting
화소 전극(PE)은 발광 소자(ED)의 애노드 전극, 반사 전극, 하부 전극, 또는 제 1 전극으로 표현될 수도 있다.The pixel electrode PE may be expressed as an anode electrode, a reflective electrode, a lower electrode, or a first electrode of the light emitting device ED.
화소 전극(PE)은 복수의 화소 영역(PA) 각각의 발광 영역(EA)과 중첩되는 평탄화층(102) 상에 배치될 수 있다. 화소 전극(PE)은 섬 형태로 패터닝되어 각 화소 영역(PA) 내에 배치되며, 해당하는 화소 회로(PC)의 구동 TFT(Tdr)의 제 1 소스/드레인 전극(SD1)과 전기적으로 연결될 수 있다. 화소 전극(PE)의 일측은 화소 영역(PA)의 발광 영역(EA)으로부터 회로 영역(CA) 상에 배치된 구동 TFT(Tdr)의 제 1 소스/드레인 전극(SD1) 상으로 연장되고, 평탄화층(102)에 마련된 컨택홀(CH)을 통해서 구동 TFT(Tdr)의 제 1 소스/드레인 전극(SD1)과 전기적으로 연결될 수 있다.The pixel electrode PE may be disposed on the
일 예에 따른 화소 전극(PE)은 일함수가 낮고 반사 효율이 우수한 금속 재질을 포함할 수 있다.The pixel electrode PE according to an example may include a metal material having a low work function and excellent reflection efficiency.
일 예로서, 화소 전극(PE)은 제 1 내지 제 3 화소 전극층을 포함하는 3층 구조를 가질 수 있다. 제 1 화소 전극층은 평탄화층(102)과의 접착층 역할과 발광 소자(ED)의 보조 전극의 역할을 하는 것으로, ITO 재질 또는 IZO 재질로 이루어질 수 있다. 제 2 화소 전극층은 반사판의 역할과 화소 전극(PE)의 저항을 감소시키는 역할을 겸하는 것으로, 알루미늄(Al), 은(Ag), 몰리브덴(Mo), 티타늄(Ti), 및 몰리브덴 티타늄 합금(MoTi) 중 하나의 재질로 이루어질 수 있다. 제 3 화소 전극층은 발광 소자(ED)의 전극의 역할을 하는 것으로, ITO 재질 또는 IZO 재질로 이루어질 수 있다. 예를 들어, 일 예에 따른 화소 전극(PE)은 IZO/MoTi/ITO 또는 ITO/MoTi/ITO의 3층 구조로 이루어질 수 있다.As an example, the pixel electrode PE may have a three-layer structure including first to third pixel electrode layers. The first pixel electrode layer serves as an adhesive layer with the
다른 예로서, 화소 전극(PE)은 제 1 내지 제 4 화소 전극층을 포함하는 4층 구조를 가질 수 있다. 제 1 화소 전극층은 평탄화층(102)과의 접착층 역할과 발광 소자(ED)의 보조 전극의 역할을 하는 것으로, ITO, 몰리브덴(Mo), 및 몰리브덴 티타늄 합금(MoTi) 중 하나의 재질로 이루어질 수 있다. 제 2 화소 전극층은 화소 전극(PE)의 저항을 감소시키는 역할을 하는 것으로, 구리(Cu) 재질로 이루어질 수 있다. ITO 재질 또는 IZO 재질로 이루어질 수 있다. 제 3 화소 전극층은 반사판의 역할을 하는 것으로, 알루미늄(Al), 은(Ag), 몰리브덴(Mo), 티타늄(Ti), 및 몰리브덴 티타늄 합금(MoTi) 중 하나의 재질로 이루어질 수 있다. 제 4 화소 전극층은 발광 소자(ED)의 전극의 역할을 하는 것으로, ITO 재질 또는 IZO 재질로 이루어질 수 있다. 예를 들어, 다른 예에 따른 화소 전극(PE)은 ITO/Cu/MoTi/ITO의 4층 구조로 이루어질 수 있다.As another example, the pixel electrode PE may have a four-layer structure including first to fourth pixel electrode layers. The first pixel electrode layer serves as an adhesive layer with the
선택적으로, 화소 구동 라인들(GL, DL, PL, RL, CPL, PSL, RDL, LCP) 중 라인 연결 패턴들(LCP) 각각은 화소 전극(PE)과 함께 동일한 물질로 형성될 수 있으나, 반드시 이에 한정되는 것은 아니다. 그리고, 제 1 기판(100) 상에 배치되는 제 1 패드부(110)의 제 1 패드들 역시 화소 전극(PE)과 함께 동일한 물질로 형성될 수 있으나, 반드시 이에 한정되는 것은 아니다.Optionally, each of the line connection patterns LCP among the pixel driving lines GL, DL, PL, RL, CPL, PSL, RDL, and LCP may be formed of the same material together with the pixel electrode PE, but must be It is not limited thereto. Further, the first pads of the
발광 소자(ED)는 화소 전극(PE) 상에 형성되어 화소 전극(PE)과 직접적으로 접촉된다. 발광 소자(ED)는 화소(SP)별로 구분되지 않도록 복수의 화소(SP) 각각에 공통적으로 형성되는 공통층일 수 있다. 발광 소자(ED)는 화소 전극(PE)과 공통 전극(CE) 사이에 흐르는 전류에 반응하여 백색 광을 방출할 수 있다. 일 예에 따른 발광 소자(ED)는 유기 발광 소자 또는 무기 발광 소자를 포함하거나, 유기 발광 소자(또는 무기 발광 소자)와 양자점 발광 소자의 적층 또는 혼합 구조를 포함할 수 있다.The light emitting element ED is formed on the pixel electrode PE and directly contacts the pixel electrode PE. The light-emitting element ED may be a common layer formed in common with each of the plurality of pixels SP so as not to be classified for each pixel SP. The light emitting device ED may emit white light in response to a current flowing between the pixel electrode PE and the common electrode CE. The light emitting device ED according to an example may include an organic light emitting device or an inorganic light emitting device, or may include a stacked or mixed structure of an organic light emitting device (or inorganic light emitting device) and a quantum dot light emitting device.
일 예에 따른 유기 발광 소자는 백색 광을 방출하기 위한 2 이상의 발광 물질층(또는 발광부)을 포함한다. 예를 들어, 유기 발광 소자는 제 1 광과 제 2 광의 혼합에 의해 백색 광을 방출하기 위한 제 1 발광 물질층과 제 2 발광 물질층을 포함할 수 있다. 여기서, 제 1 발광 물질층은 청색 발광 물질, 녹색 발광 물질, 적색 발광 물질, 황색 발광 물질, 및 황록색 발광 물질 중 적어도 하나를 포함할 수 있다. 제 2 발광 물질층은 청색 발광 물질, 녹색 발광 물질, 적색 발광 물질, 황색 발광 물질, 및 황록색 발광 물질 중 제 1 발광 물질층으로부터 방출되는 제 1 광과 혼합되어 백색 광을 만들 수 있는 제 2 광을 방출하기 위한 적어도 하나를 포함할 수 있다.An organic light-emitting device according to an example includes two or more layers of light-emitting material (or light-emitting units) for emitting white light. For example, the organic light-emitting device may include a first light-emitting material layer and a second light-emitting material layer for emitting white light by mixing the first light and the second light. Here, the first light-emitting material layer may include at least one of a blue light-emitting material, a green light-emitting material, a red light-emitting material, a yellow light-emitting material, and a yellow-green light-emitting material. The second light-emitting material layer is a second light capable of producing white light by mixing with the first light emitted from the first light-emitting material layer among blue light-emitting material, green light-emitting material, red light-emitting material, yellow light-emitting material, and yellow-green light-emitting material. It may include at least one for emitting.
일 예에 따른 유기 발광 소자는 발광 효율 및/또는 수명 등을 향상시키기 위한 적어도 하나 이상의 기능층을 더 포함할 수 있다. 예를 들어, 기능층은 발광 물질층의 상부 및/또는 하부 각각에 배치될 수 있다.The organic light-emitting device according to an example may further include at least one functional layer for improving luminous efficiency and/or life. For example, the functional layer may be disposed above and/or below the light emitting material layer, respectively.
일 예에 따른 무기 발광 소자는 반도체 발광 다이오드, 마이크로 발광 다이오드, 또는 양자점 발광 다이오드를 포함할 수 있다. 예를 들어, 발광 소자(ED)가 무기 발광 소자일 때, 발광 소자(ED)는 1 내지 100 마이크로미터의 스케일을 가질 수 있으나, 이에 한정되는 것은 아니다.The inorganic light emitting device according to an example may include a semiconductor light emitting diode, a micro light emitting diode, or a quantum dot light emitting diode. For example, when the light emitting device ED is an inorganic light emitting device, the light emitting device ED may have a scale of 1 to 100 micrometers, but is not limited thereto.
공통 전극(CE)은 발광 소자층(103)의 캐소드 전극, 투명 전극, 상부 전극, 또는 제 2 전극으로 표현될 수도 있다. 공통 전극(CE)은 발광 소자층(103) 상에 형성되어 발광 소자(ED)와 직접적으로 접촉되거나 전기적으로 직접 접촉될 수 있다. 공통 전극(CE)은 발광 소자(ED)에서 방출되는 광이 투과될 수 있도록 투명 전도성 재질을 포함할 수 있다.The common electrode CE may be expressed as a cathode electrode, a transparent electrode, an upper electrode, or a second electrode of the light emitting
일 예에 따른 공통 전극(CE)은 일함수가 비교적 높은 투명 전도성 재질 또는 그래핀(graphene) 중 적어도 하나의 단층 구조 또는 복층 구조로 이루어질 수 있다. 예를 들어, 공통 전극(CE))은 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)와 같은 금속 산화물, ZnO:Al 또는 SnO2:Sb 등과 같은 금속과 산화물의 혼합물로 이루어질 수 있다.The common electrode CE according to an example may be formed of at least one single-layer structure or a multi-layer structure of a transparent conductive material or graphene having a relatively high work function. For example, the common electrode CE) may be made of a metal oxide such as indium-tin-oxide (ITO) or indium-zinc-oxide (IZO), and a mixture of metals and oxides such as ZnO:Al or SnO2:Sb. have.
추가적으로, 공통 전극(CE) 상에는 발광 소자(ED)에서 발광된 광의 굴절율을 조절하여 광의 출광 효율을 향상시키기 위한 캡핑층(capping layer)이 더 배치될 수 있다.Additionally, a capping layer may be further disposed on the common electrode CE to improve light emission efficiency by adjusting the refractive index of light emitted from the light emitting device ED.
뱅크(104)는 화소 전극(PE)의 가장자리 부분을 덮도록 평탄화층(102) 상에 배치될 수 있다. 뱅크(104)는 복수의 화소(SP) 각각의 발광 영역(또는 개구부)(EA)을 정의하며, 인접한 화소(SP)에 배치된 화소 전극(PE)을 전기적으로 분리한다. 뱅크(104)는 복수의 화소 영역(PA) 각각에 배치된 컨택홀(CH)을 덮도록 형성될 수 있다. 뱅크(104)는 발광 소자(ED)에 의해 덮일 수 있다.The
일 예로서, 뱅크(104)는 투명 재질, 예를 들어 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 또는 폴리이미드 수지(polyimide resin) 등으로 형성될 수 있으며, 이 경우, 뱅크(104)는 투명 뱅크일 수 있다.As an example, the
다른 예로서, 뱅크(104)는 광흡수 재질 또는 카본 블랙(carbon black) 등과 같은 블랙 안료를 포함하는 불투명 재질, 예를 들어 폴리이미드계 수지(polyimides resin), 아크릴계 수지(acryl resin), 또는 벤조사이클로뷰텐(BCB) 등으로 형성될 수 있으며, 이 경우 뱅크(104)는 인접한 화소(SP) 사이의 혼색을 방지하거나 최소화하는 블랙 뱅크일 수 있다.As another example, the
댐 패턴(105)은 폐루프 형태를 가지도록 제 1 기판(100)의 가장자리 부분 상의 회로층(101) 상에 배치될 수 있다. 예를 들어, 댐 패턴(105)은 회로층(101)의 패시베이션(101d) 상에 배치될 수 있다. 댐 패턴(105)은 봉지층(106)의 퍼짐 또는 넘침을 차단하는 역할을 한다. 이러한 댐 패턴(105)은 복수의 화소(P)(또는 화소 영역(PA) 중 제 1 기판(100)의 가장자리 부분에 배치된 최외곽 화소들(Po)(또는 최외곽 화소 영역(PAo))에 포함될 수 있다. 이 경우, 댐 패턴(105) 중 일부는 제 1 기판(100)에 배치된 제 1 패드부(110)와 최외곽 화소들(Po)(또는 최외곽 화소 영역(PAo))의 발광 영역(EA) 사이에 배치(또는 구현)될 수 있다.The
일 예에 따른 댐 패턴(105)은 평탄화층(102)과 함께 동일한 물질로 형성될 수 있다. 댐 패턴(105)은 평탄화층(102)과 동일한 높이(또는 두께)를 가지거나 평탄화층(102)보다 더 높은 높이를 가질 수 있다. 예를 들어, 댐 패턴(105)의 높이(또는 두께)는 평탄화층(102)의 높이(또는 두께)의 2배일 수 있다.The
다른 예에 따른 댐 패턴(105)은 평탄화층(102)과 함께 동일한 물질로 형성된 하부 댐 패턴, 및 하부 댐 패턴 상에 뱅크(104)와 동일한 물질로 적층된 상부 댐 패턴을 포함할 수 있다. 하부 댐 패턴은 평탄화층(102)과 동일한 높이(또는 두께)를 가지거나 평탄화층(102)보다 더 높은 높이를 가질 수 있다. 예를 들어, 하부 댐 패턴의 높이(또는 두께)는 평탄화층(102)의 높이(또는 두께)의 2배일 수 있다.The
유기 발광 소자로 이루어진 발광 소자(ED)는 댐 패턴(105)에 의해 둘러싸이는 내부 영역(또는 안쪽 영역)에만 구현될 수 있다. 즉, 유기 발광 소자로 이루어진 발광 소자(ED)는 제 1 기판(100)의 제 1 면(100a) 중 제 1 기판(100)의 외측면(OS)과 댐 패턴(105) 사이를 제외한 나머지 부분에 배치되며, 제 1 기판(100)의 외측면(OS)과 댐 패턴(105) 사이 및 댐 패턴(105)의 상부면에는 배치되지 않는다. 그리고, 발광 소자층(103)의 공통 전극(CE)은 발광 소자(ED)와 댐 패턴(105)을 덮도록 구현될 수 있다.The light emitting device ED made of an organic light emitting device may be implemented only in an inner region (or inner region) surrounded by the
일 예에 따른 제 1 기판(100)은 제 1 마진 영역(MA1)과 제 2 마진 영역(MA2) 및 댐 패턴 영역(DPA)을 더 포함할 수 있다.The
제 1 마진 영역(MA1)은 최외곽 화소(P)의 발광 영역(EA)과 댐 패턴(105) 사이에 배치될 수 있다. 제 1 마진 영역(MA1)은 발광 소자(ED)의 형성 공정에서 필연적으로 발생되는 발광 소자(ED)의 쉐도우 영역(또는 발광 소자의 테일부)을 기반으로, 최외곽 화소(P)의 발광 영역(EA)(또는 뱅크(104))의 끝단과 댐 패턴(105) 사이에 제 1 폭을 가질 수 있다. 이에 따라, 댐 패턴(105)은 제 1 방향(X)을 기준으로, 발광 영역(EA)의 끝단으로부터 제 1 폭의 제 1 마진 영역(MA1)만큼 이격되도록 구현될 수 있다.The first margin area MA1 may be disposed between the emission area EA of the outermost pixel P and the
제 2 마진 영역(MA2)은 제 1 기판(100)의 외측면(OS)과 댐 패턴(105) 사이에 배치될 수 있다. 제 2 마진 영역(MA2)은 수분에 의한 발광 소자(ED)의 신뢰성 마진을 기반으로, 제 1 기판(100)의 외측면(OS)과 댐 패턴(105) 사이에 제 2 폭을 가질 수 있다. 이에 따라, 댐 패턴(105)은 제 1 방향(X)을 기준으로, 제 1 기판(100)의 외측면(OS)으로부터 제 2 폭의 제 2 마진 영역(MA2)만큼 이격되도록 구현될 수 있다.The second margin area MA2 may be disposed between the outer surface OS of the
일 예에 따른 제 2 마진 영역(MA2)은 제 1 기판(100)의 제 1 면(100a) 중 제 1 가장자리 부분에 배치된 제 1 패드부(110)와 중첩되는 패드 마진 영역을 포함할 수 있다.The second margin area MA2 according to an example may include a pad margin area overlapping with the
댐 패턴 영역(DPA)은 제 1 마진 영역(MA1)과 제 2 마진 영역(MA2) 사이에 배치될 수 있다. 댐 패턴 영역(DPA)은 댐 패턴(105)의 최하위 바닥면(또는 하면)의 폭과 대응되는 제 3 폭을 가질 수 있다.The dam pattern area DPA may be disposed between the first margin area MA1 and the second margin area MA2. The dam pattern area DPA may have a third width corresponding to the width of the lowermost bottom surface (or bottom surface) of the
제 1 방향(X)을 기준으로, 제 1 마진 영역(MA1)과 제 2 마진 영역(MA2) 및 댐 패턴 영역(DPA) 각각의 폭은 최외곽 화소의 중앙부와 제 1 기판(100)의 외측면(OS) 사이의 제 2 간격(D2)이 인접한 2개의 화소 영역(PA) 사이의 제 1 간격(또는 화소 피치)(D1)의 절반 이하가 되도록 구현될 수 있다.With respect to the first direction X, the widths of each of the first margin area MA1, the second margin area MA2, and the dam pattern area DPA are the outermost pixel centers and the outside of the
일 예로서, 인접한 2개의 화소 영역(PA) 사이의 제 1 간격(또는 화소 피치)(D1)의 절반이 공정 오차 범위 내에서 700 마이크로미터일 때, 제 1 마진 영역(MA1)과 제 2 마진 영역(MA2) 및 댐 패턴 영역(DPA)의 전체 폭은 발광 소자(ED)의 쉐도우 영역에 따른 쉐도우 마진과 수분에 의한 발광 소자(ED)의 신뢰성 확보에 따른 봉지 마진을 모두 고려하여 대략 670 마이크로미터로 구현될 수 있다. 이 경우, 제 1 패드부(110)를 포함하는 최외곽 화소의 중앙부와 제 1 기판(100)의 최외곽 외측면(VL) 사이의 제 2 간격(D2)은 공정 오차 범위 내에서 700 마이크로미터로 구현될 수 있다. 여기서, 제 1 기판(100)의 최외곽 외측면(VL)은 표시 장치(또는 표시 패널)의 최외곽 외측면 또는 외측벽일 수 있다.As an example, when half of the first gap (or pixel pitch) D1 between two adjacent pixel areas PA is 700 micrometers within the process error range, the first margin area MA1 and the second margin The total width of the area MA2 and the dam pattern area DPA is approximately 670 microns in consideration of both the shadow margin according to the shadow area of the light emitting device ED and the encapsulation margin due to securing the reliability of the light emitting device ED due to moisture. It can be implemented in meters. In this case, the second distance D2 between the central portion of the outermost pixel including the
제 1 마진 영역(MA1)과 제 2 마진 영역(MA2)은 서로 동일한 폭을 가지거나 서로 다른 폭을 가질 수 있다. 댐 패턴 영역(DPA)은 제 1 마진 영역(MA1)과 제 2 마진 영역(MA2) 각각보다 상대적으로 좁은 폭을 가질 수 있다. 예를 들어, 제 1 마진 영역(MA1)은 제 1 방향(X)을 기준으로, 300 마이크로미터 이하의 폭을 가지도록 구현될 수 있고, 제 2 마진 영역(MA2)은 300 마이크로미터 이하의 폭, 및 댐 패턴 영역(DPA)은 70 마이크로미터 이하의 폭을 가지도록 구현될 수 있다. 그리고, 제 2 마진 영역(MA2)에 포함되는 패드 마진 영역(또는 측면 라우팅 영역)은 제 1 방향(X)을 기준으로, 100 마이크로미터 이하의 폭을 가지도록 구현될 수 있다.The first margin area MA1 and the second margin area MA2 may have the same width or different widths. The dam pattern area DPA may have a relatively narrower width than each of the first margin area MA1 and the second margin area MA2. For example, the first margin area MA1 may be implemented to have a width of 300 micrometers or less based on the first direction X, and the second margin area MA2 may have a width of 300 micrometers or less. , And the dam pattern area DPA may be implemented to have a width of 70 micrometers or less. In addition, the pad margin area (or side routing area) included in the second margin area MA2 may be implemented to have a width of 100 micrometers or less based on the first direction X.
봉지층(106)(encapsulation layer)은 제 1 기판(100)의 제 1 면(100a) 중 최외곽 가장자리 부분을 제외한 나머지 부분 상에 배치되어 발광 소자층(103)을 덮는다. 예를 들어, 봉지층(106)은 발광 소자층(103)의 전면(front surface)과 측면들(lateral surface) 모두를 둘러싸도록 구현될 수 있다.The
일 예에 따른 봉지층(106)은 제 1 내지 제 3 봉지층(106a, 106b, 106c)을 포함할 수 있다.The
제 1 봉지층(106a)은 산소 또는 수분이 발광 소자층(103)으로 침투하는 것을 차단하도록 구현될 수 있다. 제 1 봉지층(106a)은 공통 전극(CE) 상에 배치되고 발광 소자층(103)을 둘러쌀 수 있다. 이에 따라, 발광 소자층(103)의 전면(front surface)과 측면들(lateral surface) 모두는 제 1 봉지층(106a)에 의해 둘러싸일 수 있다. 예를 들어, 제 1 봉지층(106a)의 끝단은 댐 패턴(105)에 인접한 제 2 마진 영역(MA2)에 위치할 수 있다. 이러한 제 1 봉지층(106a)은 댐 패턴(105)의 외곽 주변에서 패시베이션층(101d)의 상면과 직접적으로 접촉됨으로써 공통 전극(CE)과 패시베이션층(101d) 사이의 경계부(또는 계면)을 덮음으로써 측면 투습을 방지하거나 최소화할 수 있다.The
일 예에 따른 제 1 봉지층(106a)은 무기물로 이루어질 수 있다. 예를 들어, 제 1 봉지층(106a)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 실리콘 산질화막(SiONx), 티타늄 산화막(TiOx), 및 알루미늄 산화막(AlOx) 중 어느 하나의 단일층 구조 또는 이들의 적층 구조를 포함할 수 있다.The
제 2 봉지층(106b)은 제 1 봉지층(106a)보다 상대적으로 두꺼운 두께를 가지도록 제 1 봉지층(106a) 상에 구현될 수 있다. 제 2 봉지층(106b)은 제 1 봉지층(106a) 상에 존재하거나 존재할 수 있는 이물질(또는 불필요한 재질 또는 불필요한 구조체)을 충분히 덮을 수 있는 두께를 가질 수 있다. 이러한 제 2 봉지층(106b)은 상대적으로 두꺼운 두께로 인하여 제 1 기판(100)의 제 1 면(100a) 상의 가장자리 부분으로 퍼질 수 있지만, 제 2 봉지층(106b)의 퍼짐은 댐 패턴(105)에 의해 차단될 수 있다. 예를 들어, 제 2 봉지층(106b)의 끝단은 댐 패턴(105) 상의 제 1 봉지층(106a)과 직접적으로 접촉할 수 있다. 이에 따라, 제 2 봉지층(106b)은 댐 패턴(105)에 의해 둘러싸이는 내부 영역(또는 안쪽 영역) 상의 제 1 봉지층(106a) 상에만 배치될 수 있다. 이러한, 제 2 봉지층(106b)은 이물 커버층으로 표현될 수 있다.The
일 예에 따른 제 2 봉지층(106b)은 실리콘옥시카본(SiOCz) 아크릴 또는 에폭시 계열의 레진(Resin) 등의 유기물로 이루어질 수 있다.The
제 3 봉지층(106c)은 산소 또는 수분이 발광 소자층(103)으로 침투하는 것을 1차적으로 차단하도록 구현될 수 있다. 제 3 봉지층(106c)은 제 2 봉지층(106b) 및 제 2 봉지층(106b)에 의해 덮이지 않는 제 1 봉지층(106a) 모두를 둘러싸도록 구현될 수 있다. 예를 들어, 제 3 봉지층(106c)의 끝단은 제 1 봉지층(106a)의 끝단과 제 1 기판(100)의 외측면(OA) 사이에 위치하며, 패시베이션층(101d)과 직접적으로 접촉할 수 있다. 이러한 제 3 봉지층(106c)은 댐 패턴(105)의 외곽 주변에서 패시베이션층(101d)의 상면과 직접적으로 접촉됨으로써 제 1 봉지층(106a)과 패시베이션층(101d) 사이의 경계부(또는 계면)을 덮음으로써 측면 투습을 추가로 방지하거나 최소화할 수 있다.The
일 예에 따른 제 3 봉지층(106c)은 무기물로 이루어질 수 있다. 예를 들어, 제 3 봉지층(106c)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 실리콘 산질화막(SiONx), 티타늄 산화막(TiOx), 및 알루미늄 산화막(AlOx) 중 어느 하나의 단일층 구조 또는 이들의 적층 구조를 포함할 수 있다.The
일 예에 따른 제 1 기판(100)은 파장 변환층(107)을 더 포함할 수 있다.The
파장 변환층(107)은 복수의 화소 영역(PA) 각각의 발광 영역(EA)으로부터 입사되는 광의 파장을 변환시킨다. 예를 들어, 파장 변환층(107)은 발광 영역(EA)으로부터 입사되는 백색 광을 화소(P)에 해당하는 컬러 광으로 변환시킬 수 있다.The
일 예에 따른 파장 변환층(107)은 복수의 파장 변환 패턴(107a) 및 보호층(107b)을 포함할 수 있다.The
복수의 파장 변환 패턴(107a)은 복수의 화소 영역(PA) 각각의 발광 영역(EA)에 배치되는 봉지층(106) 상에 배치될 수 있다. 일 예에 따른 복수의 파장 변환 패턴(107a)은 백색 광을 적색 광으로 변환하는 적색 광 필터, 백색 광을 녹색 광으로 변환하는 녹색 광 필터, 및 백색 광을 청색 광으로 변환하는 청색 광 필터로 구분(또는 분류)될 수 있다. 예를 들어, 복수의 파장 변환 패턴(107a)은 제 1 부화소(SP1)에 배치되는 적색 광 필터, 제 2 부화소(SP2)에 배치되는 녹색 광 필터, 및 제 4 부화소(SP4)에 배치되는 청색 광 필터로 구분(또는 분류)될 수 있다.The plurality of
일 예에 따른 복수의 파장 변환 패턴(107a) 각각은 복수의 화소 영역(PA) 각각의 발광 영역(EA)보다 넓은 크기를 가지도록 구현될 수 있다. 즉, 복수의 파장 변환 패턴(107a) 각각은 인접한 부화소(SP) 간의 혼색을 방지하기 위해, 화소 전극(PE)과 동일한 크기를 가지거나 화소 전극(PE)보다 넓은 크기를 가짐으로써 화소 전극(PE)의 가장자리 부분을 덮는 뱅크(104)의 일부와 중첩될 수 있다. 예를 들어, 복수의 파장 변환 패턴(107a) 각각은 복수의 화소 영역(PA) 각각의 발광 영역(EA) 전체와 중첩되면서 발광 영역(EA)에 인접한 회로 영역(CA)의 일부와 중첩되도록 배치될 수 있다. 이 경우, 복수의 화소 영역(PA) 중 파장 변환 패턴(107a)과 중첩되지 않는 나머지 영역을 통해 입사되는 외부광이 화소 구동 라인들에 의해 반사되는 외부광 반사를 방지하거나 최소화하기 위하여, 뱅크(104)는 광흡수 재질 또는 블랙 안료를 포함하여 이루어질 수 있다.Each of the plurality of
다른 예에 따른 복수의 파장 변환 패턴(107a) 각각은 복수의 화소 영역(PA) 각각과 동일한 크기를 가지도록 구현될 수 있다. 즉, 복수의 파장 변환 패턴(107a) 각각은 화소 구동 라인들에 의한 외부광의 반사를 방지하거나 최소화하기 위하여, 복수의 화소 영역(PA) 각각의 전체와 중첩되도록 배치될 수 있다. 예를 들어, 복수의 파장 변환 패턴(107a) 각각은 복수의 화소 영역(PA) 각각의 발광 영역(EA)과 회로 영역(CA) 모두를 덮도록 배치될 수 있다. 이 경우, 뱅크(104)는 블랙 뱅크이거나 투명 뱅크일 수 있다.Each of the plurality of
부가적으로, 복수의 파장 변환 패턴(107a) 각각은 발광 소자층(103)으로부터 입사되는 백색 광 또는 청색 광에 의해 재발광하여 화소에 해당하는 컬러 광을 추가로 방출하는 양자점을 포함할 수 있다. 여기서, 양자점은 CdS, CdSe, CdZnSeS, CdTe, ZnS, ZnSe, GaAs, GaP, GaAs-P, Ga-Sb, InAs, InP, InSb, AlAs, AlP, 또는 AlSb 등에서 선택될 수 있다. 예를 들어, 제 1 부화소(SP1)에 배치된 적색 광 필터는 적색 광을 방출하는 CdSe 또는 InP의 적색 양자점을 포함할 수 있고, 제 2 부화소(SP2)에 배치된 녹색 광 필터는 녹색 광을 방출하는 CdZnSeS의 녹색 양자점을 포함할 수 있으며, 제 4 부화소(SP4)에 배치된 청색 광 필터는 청색 컬러 필터는 청색 광을 방출하는 ZnSe의 청색 양자점을 포함할 수 있다. 이와 같이, 복수의 파장 변환 패턴(107a) 각각이 양자점을 포함하는 경우, 발광 표시 장치의 색재현율이 높아질 수 있다.Additionally, each of the plurality of
또 다른 예에 따른 복수의 파장 변환 패턴(107a) 각각은 복수의 화소 영역(PA) 각각의 회로 영역(CA) 상에서 서로 중첩되도록 구현될 수 있다. 이 경우, 복수의 화소 영역(PA) 각각의 회로 영역(CA)은 서로 중첩된 적어도 2개의 파장 변환 패턴(107a)에 의해 덮일 수 있다. 일 예로서, 복수의 화소 영역(PA) 각각의 회로 영역(CA)은 적색 광 필터와 녹색 광 필터의 2층 적층부에 의해 덮일 수 있다. 다른 예로서, 복수의 화소 영역(PA) 각각의 회로 영역(CA)은 적색 광 필터와 녹색 광 필터 및 청색 광 필터의 3층 적층부에 의해 덮일 수 있다. 이러한 광 필터의 2층 적층부 또는 3층 적층부는 인접한 부화소(SP) 간의 혼색을 방지하거나 외부광의 반사를 방지하거나 최소화하는 블랙 매트릭스의 기능을 할 수 있다.Each of the plurality of
보호층(107b)은 파장 변환 패턴들(107a)을 덮으면서 파장 변환 패턴들(107a) 상에 평탄면을 제공하도록 구현될 수 있다. 보호층(107b)은 파장 변환 패턴들(107a), 및 파장 변환 패턴들(107a)이 배치되지 않은 봉지층(106)을 덮도록 배치될 수 있다. 일 예에 따른 보호층(107b)은 유기물로 이루어질 수 있다. 예를 들어, 보호층(107b)은 아크릴계 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 또는 폴리이미드계 수지(polyimides resin) 등으로 이루어질 수 있으나, 이에 한정되지 않는다. 선택적으로, 보호층(107b)은 수분 및/또는 산소를 흡착할 수 있는 게터(getter) 재질을 더 포함할 수 있다.The
대안적으로, 파장 변환층(107)은 시트 형태를 갖는 파장 변환 시트로 변경되어 봉지층(106) 상에 배치될 수도 있다. 이 경우, 파장 변환 시트(또는 양자점 시트)는 한 쌍의 필름 사이에 개재된 파장 변환 패턴들(107a)을 포함할 수 있다. 예를 들어, 파장 변환층(107)이 부화소에 설정된 컬러 광을 재방출하는 양자점을 포함할 때, 부화소의 발광 소자층(103)은 백색 광 또는 청색 광을 방출하도록 구현될 수 있다.Alternatively, the
일 예에 따른 제 1 기판(100)은 기능성 필름(108)을 더 포함할 수 있다.The
기능성 필름(108)은 파장 변환층(107) 상에 배치될 수 있다. 예를 들어, 기능성 필름(108)은 투명 접착 부재를 매개로 파장 변환층(107) 상에 결합될 수 있다. 투명 접착 부재는 PSA(pressure sensitive adhesive), OCA(optical clear adhesive) 또는 OCR(optical clear resin)을 포함할 수 있다.The
일 예에 따른 기능성 필름(108)은 외부 광의 반사를 방지하여 표시 장치(10)에 표시되는 영상에 대한 야외 시인성과 명암비를 향상시키기 위한 반사 방지층(또는 반사 방지 필름)을 포함할 수 있다. 예를 들어, 반사 방지층은 제 1 기판(100) 상에 배치된 TFT 및/또는 화소 구동 라인들에 의해 반사되어 다시 외부로 진행하는 반사 광을 차단하는 원편광층(또는 원평광 필름)을 포함할 수 있다.The
일 예에 따른 기능성 필름(108)은 수분 또는 산소 침투를 1차적으로 방지하기 위한 배리어층(또는 배리어 필름)을 더 포함할 수 있으며, 배리어층은 수분 투습도가 낮은 재질, 예를 들어 폴리머 재질로 이루어질 수 있다.The
일 예에 따른 기능성 필름(108)은 각 화소(P)에서 외부 쪽으로 출광되는 광의 경로를 제어하는 광 경로 제어층(또는 광 경로 제어 필름)을 더 포함할 수 있다. 광 경로 제어층은 고굴절층과 저굴절층이 교번적으로 적층된 구조를 포함함으로써 각 화소(P)로부터 입사되는 광의 경로를 변경하여 시야각에 따른 컬러 시프트 현상을 최소화할 수 있다.The
일 예에 따른 제 1 기판(100)은 측면 실링 부재(109)를 더 포함할 수 있다.The
측면 실링 부재(109)는 제 1 기판(100)과 기능성 필름(108) 사이에 형성되고 회로층(101)과 평탄화층(103) 및 파장 변환층(107) 각각의 측면들 모두를 덮을 수 있다. 즉, 측면 실링 부재(109)는 기능성 필름(108)과 제 1 기판(100) 사이에서 표시 장치(10)의 외부에 노출된 회로층(101)과 평탄화층(103) 및 파장 변환층(107) 각각의 측면들 모두를 덮을 수 있다. 또한, 측면 실링 부재(109)는 모따기 공정에 의해 제 1 기판(100)의 제 1 면(100a)과 외측면(OS) 사이의 모서리 부분에 형성(또는 배치)된 제 1 챔퍼(100c)를 덮을 수 있다. 예를 들어, 제 1 기판(100)의 최외곽 외측면과 측면 실링 부재(109)의 외측면 및 기능성 필름(108)의 외측면 각각은 서로 동일한 수직 선상(VL)에 위치할 수 있다.The
일 예에 따른 측면 실링 부재(109)는 실리콘 계열 또는 자외선(UV) 경화 계열의 실링제(또는 수지(Resin))로 이루어질 수 있으나, 공정 택 타임(Tack Time)을 고려하면 자외선(UV) 경화 계열의 실링제로 이루어지는 것이 바람직하다. 또한, 상기 측면 실링 부재(109)는 유색(예를 들어, 청색, 적색, 청록색, 또는 흑색)이 될 수 있으나, 이에 한정되지 않고, 측면 빛샘을 방지하기 위한 유색 수지 또는 광 차단 수지로 이루어지는 것이 바람직하다. 이러한 측면 실링 부재(109)는 각 부화소(SP)의 발광 소자(ED)에서 방출되는 광 중에서 파장 변환층(107) 내에서 외측면 쪽으로 진행하는 광에 의해 측면 빛샘을 방지하는 역할을 할 수 있다. 특히, 제 1 기판(100)의 제 1 패드부와 중첩되는 측면 실링 부재(109)는 제 1 패드부에 배치된 패드에 의한 외부 광의 반사를 방지하거나 최소화하는 역할을 할 수 있다.The
선택적으로, 측면 실링 부재(109)는 수분 및/또는 산소를 흡착할 수 있는 게터(getter) 재질을 더 포함할 수 있다.Optionally, the
일 예에 따른 제 1 기판(100)은 전면 코팅층을 더 포함할 수 있다.The
전면 코팅층은 파장 변환층(107)과 기능성 필름(108) 사이에 형성되고 파장 변환층(107)의 상부면을 덮으면서 회로층(101)과 평탄화층(103) 및 파장 변환층(107) 각각의 측면들 모두를 덮을 수 있다. 즉, 전면 코팅층은 기능성 필름(108)과 제 1 기판(100) 사이에서 표시 장치(10)의 외부에 노출된 회로층(101)과 평탄화층(103) 및 파장 변환층(107) 각각의 측면들 모두를 덮도록 구현될 수 있으며, 나아가 제 1 기판(100)의 제 1 패드부와 연결된 라우팅부(400)의 상부면과 측면 일부를 덮도록 구현될 수 있다. 일 예에 따른 전면 코팅층은 원자층 증착 공정을 통해서 구현될 수 있다. 예를 들어, 전면 코팅층은 수 마이크로미터의 두께를 가지도록 구현될 수 있다.The front coating layer is formed between the
본 예에서, 측면 실링 부재(109)는 제 1 기판(100)의 제 1 면(100a)의 가장자리 부분에서 전면 코팅층을 덮도록 구현되거나 생략될 수 있다.In this example, the
일 예에 따른 제 2 기판(200)은 라우팅부(400)에 연결된 금속 패턴층, 및 금속 패턴층을 절연하는 절연층을 포함할 수 있다.The
금속 패턴층(또는 전도성 패턴층)은 복수의 금속층을 포함할 수 있다. 일 예에 따른 금속 패턴층은 제 1 금속층(201), 제 2 금속층(203), 및 제 3 금속층(205)을 포함할 수 있다. 절연층은 복수의 절연층을 포함할 수 있다. 예를 들어, 후면 절연층은 제 1 절연층(202), 제 2 절연층(204), 및 제 3 절연층(206)을 포함할 수 있다. 절연층은 후면 절연층 또는 패턴 절연층으로 표현될 수도 있다.The metal pattern layer (or conductive pattern layer) may include a plurality of metal layers. The metal pattern layer according to an example may include a
제 1 금속층(201)은 제 2 기판(200)의 후면(200b) 상에 구현될 수 있다. 일 예에 따른 제 1 금속층(201)은 제 1 금속 패턴을 포함할 수 있다. 예를 들어, 제 1 금속층(201)은 제 1 링크층 또는 링크 라인층으로 표현될 수도 있다.The
일 예에 따른 제 1 금속 패턴은 구리(Cu)와 몰리브덴 티타늄 합금(MoTi)의 2층 구조(Cu/MoTi)로 이루어질 수 있다. 이러한 제 1 금속 패턴은 도 10에 도시된 링크 라인부(250)의 링크 라인으로 사용될 수 있다. 예를 들어, 제 1 금속 패턴은 복수의 데이터 링크 라인(251), 복수의 화소 구동 전원 링크 라인(255), 복수의 게이트 제어 신호 전달 라인, 및 화소 공통 전원 링크 라인(257)의 제 1 공통 링크 라인(257a)으로 각각 사용될 수 있으나, 반드시 이에 한정되는 것은 아니다.The first metal pattern according to an example may be formed of a two-layer structure (Cu/MoTi) of copper (Cu) and molybdenum titanium alloy (MoTi). This first metal pattern may be used as a link line of the
제 1 절연층(202)은 제 1 금속층(201)을 덮도록 제 2 기판(200)의 후면(200b) 상에 구현될 수 있다. 일 예에 따른 제 1 절연층(202)은 무기물로 이루어질 수 있다. 예를 들어, 제 1 절연층(202)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 및 실리콘 산질화막(SiONx) 중 어느 하나의 재질로 이루어질 수 있다.The first insulating
제 2 금속층(203)은 제 1 절연층(202) 상에 구현될 수 있다. 일 예에 따른 제 2 금속층(203)은 제 2 금속 패턴을 포함할 수 있다. 예를 들어, 제 2 금속층(203)은 제 2 링크층, 점핑 라인층 또는 브리지 라인층으로 표현될 수도 있다.The
일 예에 따른 제 2 금속 패턴은 구리(Cu)와 몰리브덴 티타늄 합금(MoTi)의 2층 구조(Cu/MoTi)로 이루어질 수 있다. 이러한 제 2 금속 패턴은 도 10에 도시된 링크 라인부(250)의 링크 라인 중 복수의 게이트 링크 라인(253)으로 사용될 수 있으나, 반드시 이에 한정되는 것은 아니다. 예를 들어, 제 2 금속층(203)은 링크 라인부(250)에서, 서로 다른 층 또는 서로 다른 금속 재질로 이루어진 링크 라인들을 전기적으로 연결하기 위한 점핑 라인(또는 브리지 라인)으로 사용될 수 있다.The second metal pattern according to an example may be formed of a two-layer structure (Cu/MoTi) of copper (Cu) and molybdenum titanium alloy (MoTi). The second metal pattern may be used as a plurality of
선택적으로, 제 2 금속층(203)에 배치되는 링크 라인(예를 들어, 복수의 제 1 링크 라인)은 제 1 금속층(201)에 배치되고, 제 1 금속층(201)에 배치되는 링크 라인(예를 들어, 복수의 제 2 링크 라인)은 제 2 금속층(203)에 배치되도록 변경될 수 있다.Optionally, a link line (eg, a plurality of first link lines) disposed on the
제 2 절연층(204)은 제 2 금속층(203)을 덮도록 제 2 기판(200)의 후면(200b) 상에 구현될 수 있다. 일 예에 따른 제 2 절연층(204)은 무기물로 이루어질 수 있다. 예를 들어, 제 2 절연층(204)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 및 실리콘 산질화막(SiONx) 중 어느 하나의 재질로 이루어질 수 있다.The second
제 3 금속층(205)은 제 2 절연층(204) 상에 구현될 수 있다. 일 예에 따른 제 3 금속층(205)은 제 3 금속 패턴을 포함할 수 있다. 예를 들어, 제 3 금속층(205)은 제 3 링크층 또는 패드 전극층으로 표현될 수도 있다.The
일 예에 따른 제 3 금속 패턴은 ITO(또는 IZO), 몰리브덴(Mo), 티타늄(Ti), 및 몰리브덴 티타늄 합금(MoTi) 중 적어도 2개의 적층 구조로 이루어질 수 있다. 예를 들어, 제 3 금속 패턴은 ITO/Mo/ITO, ITO/MoTi/ITO, IZO/Mo/ITO, 및 IZO/MoTi/ITO 중 어느 하나의 3층 구조로 이루어질 수 있다. 이러한 제 3 금속 패턴은 도 10에 도시된 제 2 패드부(210)의 제 2 패드들, 제 3 패드부(230)의 제 3 패드들, 화소 공통 전원 링크 라인(257)의 제 2 공통 링크 라인(257b)과 복수의 제 3 공통 링크 라인(257c)으로 각각 사용될 수 있다.The third metal pattern according to an example may be formed of a stacked structure of at least two of ITO (or IZO), molybdenum (Mo), titanium (Ti), and molybdenum titanium alloy (MoTi). For example, the third metal pattern may have a three-layer structure of any one of ITO/Mo/ITO, ITO/MoTi/ITO, IZO/Mo/ITO, and IZO/MoTi/ITO. These third metal patterns include second pads of the
제 3 절연층(206)은 제 3 금속층(204)을 덮도록 제 2 기판(200)의 후면(200b) 상에 구현될 수 있다. 일 예에 따른 제 3 절연층(206)은 유기물로 이루어질 수 있다. 예를 들어, 제 3 절연층(206)은 포토아크릴(photo acryl) 등과 같은 절연 재질로 이루어질 수 있다. 이러한 제 3 절연층(206)은 제 3 금속층(204)을 덮음으로써 제 3 금속층(204)의 외부 노출을 방지할 수 있다. 제 3 절연층(206)은 유기 절연층, 보호층, 후면 보호층, 유기 보호층, 후면 코팅층, 또는 후면 커버층으로도 표현될 수도 있다.The third
제 3 절연층(206)은 제 3 금속층(204)으로 이루어진 제 2 패드부(210)의 제 2 패드들과 제 3 패드부(230)의 제 3 패드들 각각의 일부를 외부로 노출시키는 패드 노출홀을 더 포함할 수 있다.The third
결합 부재(300)는 제 1 기판(100)과 제 2 기판(200) 사이에 개재된다. 이에 따라, 제 1 기판(100)과 제 2 기판(200)은 결합 부재(300)를 매개로 서로 대합 합착될 수 있다. 일 예에 따른 결합 부재(300)는 OCA(optically clear adhesive) 또는 OCR(optically clear resin)을 포함하는 투명 접착 부재이거나 양면 테이프일 수 있다. 다른 예에 따른 결합 부재(300)는 유리 섬유를 포함할 수 있다.The
일 예에 따른 결합 부재(300)는 제 1 기판(100)과 제 2 기판(200) 사이의 공간 전체에 배치될 수 있다. 예를 들어, 제 1 기판(100)의 제 2 면(100b) 전체는 결합 부재(300)의 일면 전체와 결합될 수 있고, 제 2 기판(200)의 전면(200a) 전체는 결합 부재(300)의 타면 전체와 결합될 수 있다.The
다른 예에 따른 결합 부재(300)는 제 1 기판(100)과 제 2 기판(200) 사이에 패턴 구조로 배치될 수 있다. 예를 들어, 결합 부재(300)는 라인 패턴 구조 또는 메쉬 패턴 구조를 가질 수 있다. 메쉬 패턴 구조는 제 1 기판(100)과 제 2 기판(200)의 합착시 제 1 기판(100)과 제 2 기판(200) 사이에 발생되는 기포가 외부로 배출될 수 있는 벤트부를 더 포함할 수 있다.The
선택적으로, 결합 부재(300)는 열 전달체를 더 포함할 수 있다. 이 경우, 결합 부재(300)는 열 전달체를 통해 제 1 기판(100)에서 발생되는 열을 제 2 기판(200)으로 전달함으로써 제 1 기판(100)의 온도 상승을 억제하거나 최소화할 수 있다. 제 2 기판(200)은 제 1 기판(100)의 온도 상승을 억제하거나 최소화하는 온도 저감 부재의 역할을 겸할 수 있다. 예를 들어, 열 전달체는 금속 재질로 이루어진 열전달층 또는 복수의 열 전달 입자를 포함할 수 있다. 열 전달체가 금속 재질로 이루어진 열전달층으로 포함할 때, 열 전단층은 전기적으로 접지되거나 전기적으로 플로팅됨으로써 제 2 기판(200)의 후면(200b)에 배치된 구동 회로에서 발생되는 정전기 또는 주파수 노이즈가 제 1 기판(100)에 배치된 화소와 화소 구동 라인들 및 게이트 구동 회로(150)로 유입되는 것을 차단하는 노이즈 차폐층의 역할을 겸할 수 있다.Optionally, the
도 17은 도 4에 도시된 선 II-II'의 단면도로서, 이는 본 명세서에 따른 표시 장치의 제 1 패드부와 제 2 패드부 및 라우팅부의 단면 구조를 설명하기 위한 도면이다. 도 17을 설명함에 있어서, 도 4의 구성 요소와 동일하거나 대응되는 구성 요소에 대해서는 동일한 도면 부호를 부여하고, 그에 대한 중복 설명은 생략하거나 간략히 한다.FIG. 17 is a cross-sectional view taken along line II-II' shown in FIG. 4, which is a view for explaining a cross-sectional structure of a first pad portion, a second pad portion, and a routing portion of the display device according to the present specification. In describing FIG. 17, the same reference numerals are assigned to the same or corresponding components as those of FIG. 4, and redundant descriptions thereof will be omitted or simplified.
도 4, 도 5, 및 도 15 내지 도 17을 참조하면, 본 명세서에 따른 표시 장치(10)에서, 제 1 패드부(110)는 제 1 기판(100)의 제 1 면(100a) 중 제 1 가장자리 부분에 배치된 복수의 제 1 패드(111)를 포함할 수 있다. 복수의 제 1 패드(111)는 복수의 제 1 데이터 패드, 복수의 제 1 화소 구동 전원 패드, 및 복수의 제 1 화소 공통 전원 패드로 구분(또는 분류)될 수 있다. 그리고, 복수의 제 1 패드(111)는 복수의 제 1 레퍼런스 전원 패드를 더 구분(또는 분류)될 수 있다.4, 5, and 15 to 17, in the
복수의 제 1 패드(111) 각각은 평탄화층(102)에 배치된 제 1 패드 컨택홀을 통해서 화소 구동 라인들 중 해당하는 라인과 전기적으로 연결될 수 있다. 예를 들어, 제 1 데이터 패드는 평탄화층(102)에 배치된 제 1 패드 컨택홀을 통해서 데이터 라인(DL)의 일단과 전기적으로 연결될 수 있다.Each of the plurality of
본 명세서에 따른 표시 장치(10)에서, 제 2 패드부(210)는 제 2 기판(200)의 후면(200b) 중 제 1 패드부(110)와 중첩되는 제 1 가장자리 부분에 배치된 복수의 제 2 패드(211)를 포함할 수 있다. 복수의 제 2 패드(211)는 복수의 제 2 데이터 패드, 복수의 제 2 화소 구동 전원 패드, 및 복수의 제 2 화소 공통 전원 패드로 구분(또는 분류)될 수 있다. 그리고, 복수의 제 2 패드(211)는 복수의 제 2 레퍼런스 전원 패드를 더 구분(또는 분류)될 수 있다.In the
복수의 제 2 패드(211) 각각은 제 1 및 제 2 절연층(202, 204)에 배치된 제 2 패드 컨택홀을 통해서 2 기판(200)의 후면(200b)에 배치된 제 1 금속층(201) 또는 제 2 금속층(203)으로 이루어진 링크 라인부(250)의 링크 라인과 전기적으로 연결될 수 있다. 예를 들어, 제 2 데이터 패드는 제 1 및 제 2 절연층(202, 204)에 배치된 제 2 패드 컨택홀을 데이터 링크 라인(251)의 일단과 전기적으로 연결될 수 있다.Each of the plurality of
라우팅부(400)는 제 1 기판(100)의 외측면(OS)과 제 2 기판(200)의 외측면(OS)을 감싸도록 배치된다. 예를 들어, 라우팅부(400)는 제 1 기판(100)의 외측면(OS) 중 제 1 외측면(또는 일측면)(OS1a)과 제 2 기판(200)의 외측면(OS) 중 제 1 외측면(또는 일측면)(OS1b) 각각에 배치될 수 있다.The
일 예에 따른 라우팅부(400)는 제 1 기판(100)의 외측면(OS) 중 제 1 외측면(또는 일측면)(OS1a)과 제 2 기판(200)의 외측면(OS) 중 제 1 외측면(또는 일측면)(OS1b) 각각에 배치된 복수의 라우팅 라인(401)을 포함할 수 있다. 복수의 라우팅 라인(401)은 복수의 데이터 라우팅 라인, 복수의 게이트 라우팅 라인, 복수의 화소 구동 전원 라우팅 라인, 및 복수의 화소 공통 전원 라우팅 라인으로 구분(또는 분류)될 수 있다. 그리고, 복수의 라우팅 라인(401)은 복수의 레퍼런스 전원 라우팅 라인으로 더 구분(또는 분류)될 수 있다.The
복수의 라우팅 라인(401) 각각은 제 1 기판(100)의 제 1 외측면(OS1a)과 제 2 기판(200)의 제 1 외측면(OS1b) 각각을 감싸도록 형성될 수 있다. 예를 들어, 복수의 라우팅 라인(401) 각각은 전도성 페이스트를 이용한 프린팅 방식에 의해 형성될 수 있다.Each of the plurality of
복수의 라우팅 라인(401) 각각에서, 일단부는 제 1 기판(100)의 제 1 가장자리 부분에 배치된 제 1 패드부(110)의 제 1 패드(111)와 제 1 챔퍼(100c)를 감싸며, 타단부는 제 2 기판(200)의 제 1 가장자리 부분에 배치된 제 2 패드부(210)의 제 2 패드(211)와 제 2 챔퍼(200c)를 감싸며, 일단부와 타단부 사이의 중간부는 제 1 기판(100)의 제 1 외측면(OS1a)과 제 2 기판(200)의 제 1 외측면(OS1b) 각각을 감쌀 수 있다. 예를 들어, 데이터 라우팅 라인(410)에서, 일단부는 제 1 기판(100)의 제 1 가장자리 부분에 배치된 제 1 패드부(110)의 제 1 데이터 패드와 제 1 챔퍼(100c)를 감싸도록 구현되고, 타단부는 제 2 기판(200)의 제 1 가장자리 부분에 배치된 제 2 패드부(210)의 제 2 데이터 패드와 제 2 챔퍼(200c)를 감싸도록 구현되며, 일단부와 타단부 사이의 중간부는 제 1 기판(100)의 제 1 외측면(OS1a)과 제 2 기판(200)의 제 1 외측면(OS1b) 각각을 감싸도록 구현될 수 있다.In each of the plurality of
선택적으로, 결합 부재(300)가 열 전달체를 포함할 때, 제 1 기판(100)의 제 1 외측면(OS1a)에 가장 인접한 결합 부재(300)의 끝단(301)은 복수의 라우팅 라인(401) 각각과 전기적으로 연결되지 않도록 제 1 기판(100)의 제 1 외측면(OS1a) 및/또는 제 2 기판(100)의 제 1 외측면(OS1b)으로부터 이격됨으로써 복수의 라우팅 라인 각각과 전기적으로 연결되지 않거나 전기적으로 분리될 수 있다. 이 경우, 복수의 라우팅 라인(401) 각각의 일부는 제 1 기판(100)과 제 2 기판(200) 사이로 침투될 수 있기 때문에 열 전달체를 포함하는 결합 부재(300)와 제 1 기판(100)의 제 1 외측면(OS1a) 사이의 이격 거리는 제 1 기판(100)과 제 2 기판(200) 사이로 침투되는 라우팅 라인(401)의 중간부의 침투 길이(또는 거리)에 기초하여 설정될 수 있다.Optionally, when the
한편, 본 명세서의 일 예에 따른 라우팅부(400)는 에지 코팅층(403)을 더 포함할 수 있다.Meanwhile, the
에지 코팅층(403)은 복수의 라우팅 라인(401)을 덮도록 구현될 수 있다. 일 예에 따른 에지 코팅층(403)은 복수의 라우팅 라인(401)뿐만 아니라 제 1 기판(100)의 제 1 가장자리 부분과 제 1 외측면(OS1a), 및 제 2 기판(200)의 제 1 가장자리 부분과 제 1 외측면(OS1b) 전체를 덮도록 구현될 수 있다. 이러한 에지 코팅층(403)은 금속 재질로 이루어진 복수의 라우팅 라인(401) 각각의 부식이나 복수의 라우팅 라인(401) 간의 전기적인 쇼트를 방지할 수 있다. 또한, 에지 코팅층(403)은 복수의 라우팅 라인(401)과 제 1 패드부(110)의 제 1 패드들(111)에 의해 외부 광의 반사를 방지하거나 최소화할 수 있다. 일 예에 따른 에지 코팅층(403)은 블랙 잉크를 포함하는 광차단 물질로 이루어질 수 있다.The
제 1 기판(100)의 제 1 챔퍼(100c)를 덮는 에지 코팅층(403)의 상부면은 측면 실링 부재(109)에 의해 덮일 수 있다.The upper surface of the
에지 코팅층(403)의 외측면은 제 1 기판(100)의 최외곽 외측면일 수 있으며, 이에 따라, 제 1 기판(100)의 최외곽 외측면과 측면 실링 부재(109)의 외측면 및 기능성 필름(108)의 외측면 각각은 서로 동일한 수직 선상(VL)에 위치할 수 있다.The outer surface of the
도 18은 도 5에 도시된 제 2 기판을 나타내는 도면이며, 도 19는 도 18에 도시된 선 III-III'의 단면도로서, 이는 도 15 내지 도 17에 도시된 제 2 절연층을 변경하여 구성한 것이다. 도 18 및 도 19를 설명함에 있어서, 도 15 내지 도 17의 구성 요소와 동일하거나 대응되는 구성 요소에 대해서는 중복 설명을 생략하거나 간략히 설명하기로 한다.18 is a view showing the second substrate shown in FIG. 5, and FIG. 19 is a cross-sectional view of a line III-III' shown in FIG. 18, which is configured by changing the second insulating layer shown in FIGS. 15 to 17 will be. In describing FIGS. 18 and 19, redundant descriptions of components that are the same as or corresponding to those of FIGS. 15 to 17 will be omitted or briefly described.
도 18 및 도 19를 참조하면, 본 명세서의 다른 예에 따른 제 2 기판(200)은 제 1 영역(A1) 및 제 2 영역(A2)을 포함할 수 있다.18 and 19, a
제 1 영역(A1)과 제 2 영역(A2)은 제 2 기판(200)의 후면에 배치된 후면 절연층(또는 패턴 절연층)에 배치되거나 구현될 수 있다. 즉, 후면 절연층은 제 2 기판(200)의 외곽부에서 발생되는 휨 현상을 방지하거나 최소화하기 위하여, 서로 다른 두께를 갖는 제 1 영역(A1)과 제 2 영역(A2)을 포함할 수 있다. 예를 들어, 제 2 영역(A2)의 두께는 제 1 영역(A1)보다 얇은 두께를 가질 수 있다. 일 예에 따른 후면 절연층은 아이솔레이션 패턴 영역(isolation pattern area)을 포함할 수 있으며, 이 경우, 패턴 절연층에서, 넌-아이솔레이션 패턴 영역(non-isolation pattern area)은 제 1 두께를 가지며, 아이솔레이션 패턴 영역은 제 1 두께보다 얇은 제 2 두께를 가질 수 있다. 예를 들어, 아이솔레이션 패턴 영역은 제 1 절연층(202)과 제 2 절연층(204) 중 어느 하나의 절연층만을 포함함으로써 제 1 절연층(202)과 제 2 절연층(204) 모두의 적층 구조를 포함하는 넌-아이솔레이션 패턴 영역보다 얇은 두께를 가질 수 있다.The first region A1 and the second region A2 may be disposed or implemented on a rear insulating layer (or pattern insulating layer) disposed on the rear surface of the
제 1 영역(또는 금속 패턴층)(A1)은 제 2 기판(200)의 후면(200b) 중 제 2 패드부(210)와 제 3 패드부(230) 및 링크 라인부(250)를 포함하는 영역에 배치될 수 있다. 일 예에 따른 제 1 영역(A1)은 제 2 기판(200)의 후면(200b) 상에 배치된 제 1 절연층(202), 및 제 1 절연층(202) 상에 배치된 제 2 절연층(204)을 포함할 수 있다. 제 1 영역(A1)은 유기막으로 이루어진 제 3 절연층(206)에 의해 덮인다. 이러한 제 1 영역(A1)은 무기물로 이루어진 제 1 절연층(202)과 제 2 절연층(204)의 적층 구조에 따라 복층 무기막 구조를 포함할 수 있다.The first region (or metal pattern layer) A1 includes a
제 2 영역(A2)은 제 2 기판(200)의 후면(200b) 중 제 1 영역(A1)을 제외한 나머지 영역에 배치될 수 있다. 예를 들어, 제 2 영역(A2)은 제 2 기판(200)의 제 1 외측면(또는 일측면 또는 제 1 장변)(OS1b)과 나란한 제 2 외측면(또는 타측면 또는 제 2 장변)과 제 3 패드부(230) 사이의 영역 중 일부 영역에 배치될 수 있으며, 이 경우, 제 1 영역(A1)은 제 2 기판(200)의 제 2 외측면과 제 3 패드부(230) 사이의 영역 중 나머지 영역에 더 배치될 수 있다.The second area A2 may be disposed in the rest area of the
일 예에 따른 제 2 영역(A2)은 제 2 기판(200)의 후면(200b) 상에 배치된 제 1 절연층(202)에 따른 단일 무기막으로 이루어질 수 있다. 예를 들어, 제 2 절연층(204)은 제 2 기판(200)의 후면(200b)에 배치된 제 1 절연층(202) 전체를 덮도록 형성되고, 제 2 영역(A2) 상에 배치된 제 2 절연층(204)은 패터닝 공정에 의해 제거됨으로써 제 2 영역(A2) 상에 배치되지 않는다. 이에 따라, 제 2 영역(A2)은 제 1 영역(A1)에 의해 둘러싸일 수 있다. 제 2 영역(A2)에 배치된 제 1 절연층(201)은 유기막으로 이루어진 제 3 절연층(206)과 직접적으로 접촉하거나 제 3 절연층(206)에 의해 덮일 수 있다.The second region A2 according to an example may be formed of a single inorganic layer according to the first insulating
제 2 영역(A2)은 무기물로 이루어진 제 1 절연층(202)에 따른 단일 무기막 구조를 포함하기 때문에 제 1 절연층(202)과 제 2 절연층(204)에 따라 복층 무기막 구조를 포함하는 제 1 영역(A1)보다 상대적으로 얇은 두께를 가질 수 있다. 이에 따라, 제 2 영역(A2)은 결합 부재를 매개로 하는 제 1 기판과 제 2 기판의 합착(또는 라미네이팅) 공정에서, 제 2 기판(200)의 외곽부 휨 현상을 방지하거나 최소화할 수 있다.Since the second region A2 includes a single inorganic film structure according to the first insulating
제 2 기판(200)은 외측면(OS1b)과 제 3 패드부(230) 사이의 영역을 제외한 나머지 영역은 금속 패턴이 배치되지 않고 제 2 절연층(202)과 제 3 절연층(206)에 따른 복층 무기막 구조를 포함하기 때문에 제 2 기판(200)과 무기막 간의 스트레스로 차이로 인한 제 2 기판(200)의 휨 현상이 발생할 수 있다. 예를 들어, 제 2 기판(200)의 후면(200b)에 배치된 적층 무기막에 의한 압축 스트레스(compressive stress)로 인하여 제 2 기판(200)의 외곽부에서 휨 현상이 발생하고, 이러한 제 2 기판(200)의 휨 현상은 결합 부재를 매개로 하는 제 1 기판과 제 2 기판의 합착(또는 라미네이팅) 공정에서 제 1 기판과 제 2 기판 간의 오정렬로 인한 합착 불량을 유발시킬 수 있다.In the
본 예에 따른 제 2 영역(A2)은 제 1 절연층(202)에 따른 단일 무기막을 포함함으로써 제 2 절연층(204)의 일부를 분리(또는 격리)시켜 무기막에 의해 발생되는 제 2 기판(200)의 스트레스를 감소시키고, 이를 통해 제 2 기판(200)에 가해지는 압축 스트레스를 흩트려 제 2 기판(200)의 외곽부 휨 현상을 방지하거나 최소화할 수 있다.The second region A2 according to the present example includes a single inorganic film according to the first insulating
일 예에 따른 제 2 영역(A2)은 제 1 방향(X)과 나란한 제 1 패턴 영역, 및 제 2 방향(Y)과 나란하도록 제 1 패턴 영역의 일측으로부터 돌출된 복수의 제 2 패턴 영역을 포함할 수 있다.The second area A2 according to an example includes a first pattern area parallel to the first direction X and a plurality of second pattern areas protruding from one side of the first pattern area so as to be parallel to the second direction Y. Can include.
다른 예에 따른 제 2 영역(A2)은 사다리 형태, 메쉬 형태, 또는 섬 형태를 가지도록 배치 또는 구현될 수 있다.The second area A2 according to another example may be arranged or implemented to have a ladder shape, a mesh shape, or an island shape.
선택적으로, 제 2 영역(A2)은 제 2 기판(200)의 후면(200b)과 직접적으로 접촉된 제 2 절연층(204)에 따른 단일 무기막으로 이루어질 수 있다. 예를 들어, 제 1 절연층(202)은 제 2 기판(200)의 후면(200b) 전체를 덮도록 형성되고, 제 2 영역(A2) 상에 배치된 제 1 절연층(202)은 패터닝 공정에 의해 제거됨으로써 제 2 영역(A2) 상에 배치되지 않는다. 그리고, 제 2 절연층(204)은 제 1 영역(A1) 상의 제 1 절연층(202) 상에 형성되고 제 2 영역(A2)과 중첩되는 제 2 기판(200)의 후면(200b) 상에 형성됨으로써 제 2 영역(A2)에서 제 2 기판(200)의 후면(200b)과 직접적으로 접촉되고, 이로 인하여 제 2 영역(A2)은 제 2 절연층(204)에 따른 단일 무기막으로 이루어짐으로써 제 2 기판(200)에 가해지는 압축 스트레스를 흩트려 제 2 기판(200)의 외곽부 휨 현상을 방지하거나 최소화할 수 있다.Optionally, the second region A2 may be formed of a single inorganic layer according to the second insulating
이와 같은, 제 2 영역(A2)은 단차 영역, 단층 무기막 영역, 스트레스 저감 영역, 휨 제한 영역, 및 아이솔레이션 패턴 영역(isolation pattern area)으로 표현될 수도 있다.As such, the second region A2 may be expressed as a stepped region, a single layer inorganic film region, a stress reduction region, a warpage restriction region, and an isolation pattern region.
본 명세서의 다른 예에 따른 제 2 기판(200)은 복층 무기막 구조를 갖는 제 1 영역(A1)과 단일 무기막 구조를 갖는 제 2 영역(A2)을 포함함으로써 외곽부의 휨 현상이 방지되거나 최소화될 수 있다. 따라서, 본 명세서의 다른 예에 따른 제 2 기판(200)을 포함하는 표시 장치는 결합 부재를 매개로 하는 제 1 기판과 제 2 기판의 합착(또는 라미네이팅) 공정에서 제 2 기판(200)의 외곽부 휨 현상이 방지되거나 최소화됨에 따라 제 1 기판과 제 2 기판 간의 오정렬로 인한 합착 불량이 최소화되거나 방지될 수 있다.The
도 20은 도 6에 도시된 선 IV-IV'의 단면도로서, 이는 도 6에 도시된 공통 전원 컨택부와 보조 전원 컨택부를 설명하기 위한 도면이다. 도 20을 설명함에 있어서, 도 6의 구성 요소와 동일하거나 대응되는 구성 요소에 대해서는 중복 설명을 생략하거나 간략히 설명하기로 한다.FIG. 20 is a cross-sectional view of a line IV-IV' shown in FIG. 6, which is a diagram illustrating a common power contact part and an auxiliary power contact part shown in FIG. In describing FIG. 20, redundant descriptions will be omitted or briefly described for components that are the same as or correspond to those of FIG. 6.
도 6, 도 15, 도 16 및 도 20을 참조하면, 본 명세서의 일 예에 따른 공통 전원 컨택부(CPCP)는 복수의 화소 공통 전원 라인(CPL) 각각과 중첩되는 복수의 화소(P) 사이에 배치되고 공통 전극(CE)을 복수의 화소 공통 전원 라인(CPL) 각각에 전기적으로 연결시킨다.6, 15, 16, and 20, a common power contact unit CPCP according to an example of the present specification is provided between a plurality of pixels P overlapping each of a plurality of pixel common power lines CPL. And the common electrode CE is electrically connected to each of the plurality of pixel common power lines CPL.
복수의 화소 공통 전원 라인(CPL) 각각은 제 1 화소 공통 전원 라인(CPLa), 제 2 화소 공통 전원 라인(CPLb), 및 컨택 라인(CPLc)을 포함할 수 있다.Each of the plurality of pixel common power lines CPL may include a first pixel common power line CPLa, a second pixel common power line CPLb, and a contact line CPLc.
제 1 화소 공통 전원 라인(CPLa)은 제 2 방향(Y)을 따라 길게 연장되고, 제 1 방향(X)을 따라 미리 정해진 간격을 가지도록 제 1 기판(100)의 표시 영역(AA) 상에 배치될 수 있다. 일 예에 따른 제 1 화소 공통 전원 라인(CPLa)은 차광층(101e)과 함께 동일한 물질로 제 1 기판(100)의 제 1 면(100a) 상에 형성될 수 있다.The first pixel common power line CPLa is elongated along the second direction Y and is formed on the display area AA of the
제 2 화소 공통 전원 라인(CPLb)은 제 1 화소 공통 전원 라인(CPLa)과 중첩되는 게이트 절연막(GI) 상에 형성될 수 있다. 일 예에 따른 제 2 화소 공통 전원 라인(CPLb)은 게이트 라인(GL)과 함께 동일한 물질로 형성될 수 있다.The second pixel common power line CPLb may be formed on the gate insulating layer GI overlapping the first pixel common power line CPLa. The second pixel common power line CPLb according to an example may be formed of the same material together with the gate line GL.
컨택 라인(CPLc)은 제 1 화소 공통 전원 라인(CPLa) 및 제 2 화소 공통 전원 라인(CPLb)과 중첩되는 층간 절연막(101c) 상에 형성될 수 있다. 컨택 라인(CPLc)은 층간 절연막(101c)에 배치된 컨택홀을 통해 제 2 화소 공통 전원 라인(CPLb)과 전기적으로 연결되며, 층간 절연막(101c)과 버퍼층(101a)에 배치된 컨택홀을 통해 제 1 화소 공통 전원 라인(CPLa)과 전기적으로 연결될 수 있다. 일 예에 따른 컨택 라인(CPLc)은 데이터 라인(DL)과 함께 동일한 물질로 형성될 수 있다.The contact line CPLc may be formed on the
이와 같은 복수의 화소 공통 전원 라인(CPL) 각각은 컨택 라인(CPLc)을 통해서 서로 전기적으로 연결된 제 1 화소 공통 전원 라인(CPLa)과 제 2 화소 공통 전원 라인(CPLb)을 포함함으로써 전체 라인 저항이 감소될 수 있다.Each of the plurality of pixel common power lines CPL includes a first pixel common power line CPLa and a second pixel common power line CPLb electrically connected to each other through a contact line CPLc, so that the total line resistance is reduced. Can be reduced.
공통 전원 컨택부(또는 공통 전원 컨택 패드)(CPCP)는 복수의 화소(P) 사이에서 해당하는 화소 공통 전원 라인(CPL)과 전기적으로 연결되고, 사이드 컨택 방식에 따라 공통 전극(CE)과 전기적으로 연결될 수 있다.The common power contact unit (or common power contact pad) CPCP is electrically connected to the corresponding pixel common power line CPL between the plurality of pixels P, and is electrically connected to the common electrode CE according to the side contact method. Can be connected to.
일 예에 따른 공통 전원 컨택부(CPCP)는 제 1 내지 제 3 컨택 금속층(M1, M2, M3)을 포함할 수 있다. 예를 들어, 공통 전원 컨택부(CPCP)는 3층 구조를 갖는 화소 전극(PE)과 함께 형성될 수 있다.The common power contact unit CPCP according to an example may include first to third contact metal layers M1, M2, and M3. For example, the common power contact part CPCP may be formed together with the pixel electrode PE having a three-layer structure.
제 1 컨택 금속층(M1)은 화소 공통 전원 라인(CPL)과 중첩되는 평탄화층(102) 상에 배치되고 컨택홀을 통해서 화소 공통 전원 라인(CPL)과 전기적으로 연결될 수 있다. 제 1 컨택 금속층(M1)은 공통 전원 컨택부(CPCP)와 평탄화층(102) 사이의 접착력을 강화시킬 수 있다. 제 1 컨택 금속층(M1)은 공통 전원 컨택부(CPCP)의 전체 저항을 감소시키기 위해 제 3 컨택 금속층(M3)보다 상대적으로 두껍게 형성될 수 있다. 일 예에 따른 제 1 컨택 금속층(M1)은 IZO 재질 또는 ITO 재질로 이루어질 수 있다. 예를 들어, 제 1 컨택 금속층(M1)은 3층 구조를 갖는 화소 전극(PE)의 최하층과 동일한 물질로 이루어질 수 있다. 이러한 제 1 컨택 금속층(M1)은 공통 전원 컨택부(CPCP)의 전극 패터닝 공정에서 평탄화층(102)에 인접한 제 2 컨택 금속층(M2)의 측면 하부의 에칭 속도를 제 3 컨택 금속층(M3)에 인접한 제 2 컨택 금속층(M2)의 측면 상부의 에칭 속도보다 증가시키기 위한 희생층의 역할을 할 수 있다.The first contact metal layer M1 is disposed on the
제 2 컨택 금속층(M2)은 제 1 컨택 금속층(M1) 상에 배치되고 사이드 컨택 방식에 따라 공통 전극(CE)과 전기적으로 연결될 수 있다. 제 2 컨택 금속층(M2)은 제 3 컨택 금속층(M3)에 비하여 상대적으로 낮은 저항을 갖는 광반사성 금속 재질로 이루어질 수 있다. 제 2 컨택 금속층(M2)은 공통 전원 컨택부(CPCP)의 전체 저항을 감소시키기 위해 제 3 컨택 금속층(M3)보다 상대적으로 두껍게 형성될 수 있다. 제 2 컨택 금속층(M2)은 제 1 컨택 금속층(M1)보다 느린 에칭 속도를 갖는 금속 재질로 이루어질 수 있다. 일 예에 따른 제 2 컨택 금속층(M2)은 알루미늄(Al), 은(Ag), 몰리브덴(Mo), 티타늄(Ti), 및 몰리브덴 티타늄 합금(MoTi) 중 하나의 재질로 이루어질 수 있다. 예를 들어, 제 2 컨택 금속층(M2)은 3층 구조를 갖는 화소 전극(PE)의 중간층과 동일한 물질로 이루어질 수 있다.The second contact metal layer M2 is disposed on the first contact metal layer M1 and may be electrically connected to the common electrode CE according to a side contact method. The second contact metal layer M2 may be made of a light reflective metal material having a relatively low resistance compared to the third contact metal layer M3. The second contact metal layer M2 may be formed to be relatively thicker than the third contact metal layer M3 in order to reduce the total resistance of the common power contact part CPCP. The second contact metal layer M2 may be made of a metal material having an etching rate slower than that of the first contact metal layer M1. The second contact metal layer M2 according to an example may be made of one of aluminum (Al), silver (Ag), molybdenum (Mo), titanium (Ti), and molybdenum titanium alloy (MoTi). For example, the second contact metal layer M2 may be made of the same material as the intermediate layer of the pixel electrode PE having a three-layer structure.
제 3 컨택 금속층(M3)은 제 2 컨택 금속층(M2) 상에 배치되고 제 1 컨택 금속층(M1)과 제 2 컨택 금속층(M2)의 부식을 방지할 수 있다. 제 3 컨택 금속층(M3)은 제 1 컨택 금속층(M1)과 제 2 컨택 금속층(M2) 각각보다 내식성이 강한 물질(또는 재질)로 이루어질 수 있다. 제 3 컨택 금속층(M3)의 산화도는 제 1 컨택 금속층(M1)의 산화도보다 낮을 수 있다. 일 예에 따른 제 3 컨택 금속층(M3)은 IZO 재질 또는 ITO 재질로 이루어질 수 있다. 예를 들어, 제 3 컨택 금속층(M3)은 3층 구조를 갖는 화소 전극(PE)의 최상층과 동일한 물질로 이루어질 수 있다.The third contact metal layer M3 is disposed on the second contact metal layer M2 and may prevent corrosion of the first contact metal layer M1 and the second contact metal layer M2. The third contact metal layer M3 may be made of a material (or material) having stronger corrosion resistance than each of the first contact metal layer M1 and the second contact metal layer M2. The oxidation degree of the third contact metal layer M3 may be lower than that of the first contact metal layer M1. The third contact metal layer M3 according to an example may be made of an IZO material or an ITO material. For example, the third contact metal layer M3 may be made of the same material as the uppermost layer of the pixel electrode PE having a three-layer structure.
공통 전원 컨택부(CPCP)는 화소 전극(PE)과 동일한 3층 구조를 가지도록 평탄화층(102) 상에 형성된 후, 전극 패터닝 공정(또는 에칭 공정)에 의한 일괄 에칭에 의해 패터닝될 수 있다.The common power contact part CPCP may be formed on the
일 예에 따른 전극 패터닝 공정시, 제 1 컨택 금속층(M1)의 에칭 속도는 제 2 컨택 금속층(M2)의 에칭 속도보다 빠를 수 있다.In the electrode patterning process according to an example, the etching rate of the first contact metal layer M1 may be higher than that of the second contact metal layer M2.
예를 들어, 전극 패터닝 공정에서, 공통 전원 컨택부(CPCP)는 제 3 컨택 금속층(M3)에서부터 제 1 컨택 금속층(M1)까지 순차적으로 에칭될 수 있다. 이때, 제 1 컨택 금속층(M1)의 에칭 속도가 제 2 컨택 금속층(M2)의 에칭 속도보다 빠르기 때문에 제 1 컨택 금속층(M1)은 상부면이 에칭 소스에 노출될 때부터 제 2 컨택 금속층(M2)보다 더 빠르게 에칭되고, 이로 인하여 제 1 컨택 금속층(M1)의 측면이 제 2 컨택 금속층(M2)의 측면보다 먼저 에칭됨에 따라 제 2 컨택 금속층(M2)의 측면 하부가 측면 상부보다 더 빠르게 에칭될 수 있다. 이에 따라, 제 1 컨택 금속층(M1)의 측면은 경사진 형태 또는 정테이퍼 형태를 가질 수 있으며, 제 2 컨택 금속층(M2)의 측면은 경사진 형태 또는 역테이퍼 형태를 가질 수 있다. 따라서, 공통 전원 컨택부(CPCP)는 제 1 컨택 금속층(M1)과 제 2 컨택 금속층(M2)의 측면에 오목하게 형성된 사이드 컨택부(SCP)를 포함할 수 있다.For example, in the electrode patterning process, the common power contact portion CPCP may be sequentially etched from the third contact metal layer M3 to the first contact metal layer M1. At this time, since the etching rate of the first contact metal layer M1 is faster than the etching rate of the second contact metal layer M2, the first contact metal layer M1 has a second contact metal layer M2 from when the top surface is exposed to the etching source. ), and as a result, the side of the first contact metal layer M1 is etched earlier than the side of the second contact metal layer M2, so that the lower side of the second contact metal layer M2 is etched faster than the upper side. Can be. Accordingly, a side surface of the first contact metal layer M1 may have an inclined shape or a straight tapered shape, and a side surface of the second contact metal layer M2 may have an inclined shape or an inverted tapered shape. Accordingly, the common power contact part CPCP may include a side contact part SCP formed concavely on the side surfaces of the first contact metal layer M1 and the second contact metal layer M2.
일 예에 따른 제 1 컨택 금속층(M1)의 정테이퍼 형태는 상부면과 측면 사이의 끼인각(included angle)(또는 내각)이 하부면과 측면 사이의 끼인각(또는 내각)보다 큰 형태로 정의될 수 있다. 일 예에 따른 제 2 컨택 금속층(M2)의 역테이퍼 형태는 상부면과 측면 사이의 끼인각(또는 내각)이 하부면과 측면 사이의 끼인각(또는 내각)보다 작은 형태로 정의될 수 있다. 예를 들어, 제 1 컨택 금속층(M1)의 상부면과 측면 사이의 끼인각은 둔각일 수 있고, 제 1 컨택 금속층(M1)의 하부면과 측면 사이의 끼인각은 예각일 수 있다. 제 2 컨택 금속층(M2)의 상부면과 측면 사이의 끼인각은 예각일 수 있고, 제 2 컨택 금속층(M2)의 하부면과 측면 사이의 끼인각은 둔각일 수 있다.The shape of the regular taper of the first contact metal layer M1 according to an example may be defined as a shape in which an included angle (or interior angle) between the upper surface and the side surface is greater than the included angle (or interior angle) between the lower surface and the side surface. have. The inverse tapered shape of the second contact metal layer M2 according to an example may be defined as a shape in which an included angle (or inner angle) between an upper surface and a side surface is smaller than an included angle (or inner angle) between a lower surface and a side surface. For example, the included angle between the upper surface and the side surface of the first contact metal layer M1 may be an obtuse angle, and the included angle between the lower surface and the side surface of the first contact metal layer M1 may be an acute angle. The included angle between the upper surface and the side surface of the second contact metal layer M2 may be an acute angle, and the included angle between the lower surface and the side surface of the second contact metal layer M2 may be an obtuse angle.
일 예에 따른 사이드 컨택부(SCP)는 제 3 컨택 금속층(M3)의 최외곽 측면으로부터 제 1 기판(100)의 두께 방향(Z)으로 연장된 수직선으로부터 일정한 거리만큼 안쪽으로 이격됨으로써 제 1 방향(X)을 기준으로 제 3 컨택 금속층(M3)의 측면 외부로 돌출되지 않고, 제 3 컨택 금속층(M3)에 의해 가려질 수 있다. 예를 들어, 사이드 컨택부(SCP)는 처마 구조를 가지거나 "(" 또는 "<" 형태의 단면 구조를 가질 수 있다.The side contact portion SCP according to an example is spaced inward by a predetermined distance from a vertical line extending from the outermost side of the third contact metal layer M3 in the thickness direction Z of the
공통 전원 컨택부(CPCP)의 사이드 컨택부(SCP)는 오목하게 형성되거나 처마 구조를 가짐으로써 공통 전원 컨택부(CPCP) 상에 형성되는 발광 소자(ED)와 전기적으로 접촉되지 않고, 공통 전극(CE)과 전기적으로 연결될 수 있다. 예를 들어, 발광 소자(ED)가 증착 방식에 의해 형성될 때, 발광 소자(ED)의 증착 물질은 직진성을 가지므로, 제 3 컨택 금속층(M3)의 상면과 측면 그리고 제 1 컨택 금속층(M1)의 측면 하부에 일부 형성될 수 있지만, 제 3 컨택 금속층(M3)에 의해 덮이는 사이드 컨택부(SCP)에 형성되지 않는다. 이에 따라, 공통 전원 컨택부(CPCP)의 사이드 컨택부(SCP)는 발광 소자(ED)에 의해 덮이지 않고 측면 외부로 노출될 수 있다. 또한, 사이드 컨택부(SCP)는 발광 소자(ED)를 단절시키는 역할을 겸할 수 있다.The side contact portion SCP of the common power contact portion CPCP is formed concave or has an eaves structure so that it does not electrically contact the light emitting element ED formed on the common power contact portion CPCP, and the common electrode ( CE) and can be electrically connected. For example, when the light emitting device ED is formed by the deposition method, the evaporation material of the light emitting device ED has a straightness, so the top and side surfaces of the third contact metal layer M3 and the first contact metal layer M1 ) May be partially formed on the lower side of the side surface, but is not formed on the side contact portion SCP covered by the third contact metal layer M3. Accordingly, the side contact portion SCP of the common power contact portion CPCP may be exposed outside the side surface without being covered by the light emitting element ED. In addition, the side contact part SCP may also serve to disconnect the light emitting device ED.
공통 전극(CE)은 발광 소자(ED)의 상면에 형성될뿐만 아니라 공통 전원 컨택부(CPCP)의 오목한 측면으로 침투하여 사이드 컨택부(SCP)에 형성됨으로써 발광 소자(ED)에 전기적으로 연결될 뿐만 아니라 공통 전원 컨택부(CPCP)의 사이드 컨택부(SCP)에 전기적으로 연결될 수 있다. 예를 들어, 공통 전극(CE)은 상대적으로 우수한 스텝 커버리지를 구현할 수 있는 스퍼터링 공정 등의 증착 공정을 통해 형성될 수 있는데, 이때 스퍼터링 전극 물질은 발광 소자(ED) 상에 증착됨과 아울러 제 1 컨택 금속층(M1)과 제 2 컨택 금속층(M2)의 오목한 측면으로 침투하여 사이드 컨택부(SCP)를 포함하는 공통 전원 컨택부(CPCP)의 측면 전체에 증착될 수 있다. 따라서, 공통 전극(CE)은 별도의 컨택홀 또는 별도의 컨택 구조물을 형성하는 공정 없이도 공통 전원 컨택부(CPCP)의 사이드 컨택부(SCP)를 통해 화소 공통 전원 라인(CPL)에 전기적으로 연결될 수 있다.The common electrode CE is not only formed on the upper surface of the light emitting element ED, but also penetrates into the concave side of the common power contact portion CPCP and is formed in the side contact portion SCP, thereby being electrically connected to the light emitting element ED. In addition, it may be electrically connected to the side contact part SCP of the common power contact part CPCP. For example, the common electrode CE may be formed through a deposition process such as a sputtering process capable of implementing relatively excellent step coverage. In this case, the sputtering electrode material is deposited on the light emitting device ED and the first contact The metal layer M1 and the second contact metal layer M2 may penetrate into the concave side thereof and may be deposited on the entire side surface of the common power contact portion CPCP including the side contact portion SCP. Therefore, the common electrode CE can be electrically connected to the pixel common power line CPL through the side contact part SCP of the common power contact part CPCP without a separate contact hole or a process of forming a separate contact structure. have.
본 명세서의 일 예에 따른 보조 전원 컨택부(SPCP)는 복수의 보조 전원 라인(SPL) 각각과 중첩되는 복수의 화소(P) 사이에 배치되고 공통 전극(CE)을 복수의 보조 공통 전원 라인(SPL) 각각에 전기적으로 연결시킨다.The auxiliary power contact unit SPCP according to an example of the present specification is disposed between a plurality of pixels P overlapping each of the plurality of auxiliary power lines SPL, and a common electrode CE is connected to a plurality of auxiliary common power lines ( SPL) connect electrically to each.
복수의 보조 전원 라인(SPL) 각각은 제 1 보조 전원 라인(SPLa), 제 2 보조 전원 라인(SPLb), 및 보조 컨택 라인(SPLc)을 포함할 수 있다.Each of the plurality of auxiliary power lines SPL may include a first auxiliary power line SPLa, a second auxiliary power line SPLb, and an auxiliary contact line SPLc.
제 1 보조 전원 라인(SPLa)은 제 2 방향(Y)을 따라 길게 연장되고, 제 1 화소 공통 전원 라인(CPLa)과 나란하도록 제 1 기판(100)의 표시 영역(AA) 상에 배치될 수 있다. 일 예에 따른 제 1 보조 전원 라인(SPLa)은 제 1 화소 공통 전원 라인(CPLa)과 함께 동일한 물질로 제 1 기판(100)의 제 1 면(100a) 상에 형성되고, 라인 연결 패턴들(LCP)을 통해서 제 1 화소 공통 전원 라인(CPLa)과 전기적으로 연결될 수 있다.The first auxiliary power line SPLa is elongated along the second direction Y and may be disposed on the display area AA of the
제 2 보조 전원 라인(SPLb)은 제 1 보조 전원 라인(SPLa)과 중첩되는 게이트 절연막(GI) 상에 형성될 수 있다. 일 예에 따른 제 2 보조 전원 라인(SPLb)은 제 2 화소 공통 전원 라인(CPLb)과 함께 동일한 물질로 형성될 수 있다.The second auxiliary power line SPLb may be formed on the gate insulating layer GI overlapping the first auxiliary power line SPLa. The second auxiliary power line SPLb according to an example may be formed of the same material as the second pixel common power line CPLb.
보조 컨택 라인(SPLc)은 제 1 보조 전원 라인(SPLa) 및 제 2 보조 전원 라인(SPLb)과 중첩되는 층간 절연막(101c) 상에 형성될 수 있다. 보조 컨택 라인(SPLc)은 층간 절연막(101c)에 배치된 컨택홀을 통해 제 2 보조 전원 라인(SPLb)과 전기적으로 연결되며, 층간 절연막(101c)과 버퍼층(101a)에 배치된 컨택홀을 통해 제 1 보조 전원 라인(SPLa)과 전기적으로 연결될 수 있다. 일 예에 따른 보조 컨택 라인(SPLc)은 컨택 라인(CPLc)과 함께 동일한 물질로 형성될 수 있다.The auxiliary contact line SPLc may be formed on the
이와 같은 복수의 보조 전원 라인(SPL) 각각은 보조 컨택 라인(SPLc)을 통해서 서로 전기적으로 연결된 제 1 보조 전원 라인(SPLa)과 제 2 보조 전원 라인(SPLb)을 포함함으로써 전체 라인 저항이 감소될 수 있다.Each of the plurality of auxiliary power lines SPL includes a first auxiliary power line SPLa and a second auxiliary power line SPLb electrically connected to each other through an auxiliary contact line SPLc, thereby reducing the total line resistance. I can.
보조 전원 컨택부(또는 보조 전원 컨택 패드)(SPCP)는 복수의 화소(P) 사이에서 해당하는 보조 전원 라인(SPL)과 전기적으로 연결되고, 사이드 컨택 방식에 따라 공통 전극(CE)과 전기적으로 연결될 수 있다.The auxiliary power contact unit (or auxiliary power contact pad) SPCP is electrically connected to the corresponding auxiliary power line SPL between the plurality of pixels P, and is electrically connected to the common electrode CE according to the side contact method. Can be connected.
일 예에 따른 보조 전원 컨택부(SPCP)는 제 1 내지 제 3 컨택 금속층(M1, M2, M3)을 포함할 수 있다. 예를 들어, 보조 전원 컨택부(SPCP)는 공통 전원 컨택부(CPCP)와 함께 형성될 수 있다. 이러한 보조 전원 컨택부(SPCP)는 제 1 컨택 금속층(M1)이 보조 전원 라인(SPL)과 전기적으로 연결되는 것을 제외하고는, 전술한 제 1 내지 제 3 컨택 금속층(M1, M2, M3)을 포함하는 공통 전원 컨택부(CPCP)와 함께 형성되어 사이드 컨택 방식에 따라 공통 전극(CE)과 전기적으로 연결되므로, 이에 대한 중복 설명은 생략하기로 한다.The auxiliary power contact unit SPCP according to an example may include first to third contact metal layers M1, M2, and M3. For example, the auxiliary power contact unit SPCP may be formed together with the common power contact unit CPCP. The auxiliary power contact unit SPCP includes the first to third contact metal layers M1, M2, and M3 described above, except that the first contact metal layer M1 is electrically connected to the auxiliary power line SPL. Since it is formed together with the included common power contact unit CPCP and is electrically connected to the common electrode CE according to a side contact method, a redundant description thereof will be omitted.
도 21은 도 6에 도시된 선 IV-IV'의 다른 단면도로서, 이는 도 20에 도시된 공통 전원 컨택부와 보조 전원 컨택부 각각의 구조를 변경한 것이다. 도 21를 설명함에 있어서, 도 20의 구성 요소와 동일하거나 대응되는 구성 요소에 대해서는 중복 설명을 생략하거나 간략히 설명하기로 한다.FIG. 21 is another cross-sectional view taken along line IV-IV' shown in FIG. 6, in which structures of the common power contact part and the auxiliary power contact part shown in FIG. 20 are changed. In describing FIG. 21, redundant descriptions of components that are the same as or corresponding to those of FIG. 20 will be omitted or briefly described.
도 6, 도 15, 도 16 및 도 21을 참조하면, 본 명세서의 일 예에 따른 공통 전원 컨택부(CPCP)는 제 1 내지 제 4 컨택 금속층(M1, M2, M3, M4)을 포함할 수 있다. 예를 들어, 공통 전원 컨택부(CPCP)는 4층 구조를 갖는 화소 전극(PE)과 함께 형성될 수 있다.6, 15, 16, and 21, a common power contact unit CPCP according to an example of the present specification may include first to fourth contact metal layers M1, M2, M3, and M4. have. For example, the common power contact part CPCP may be formed together with the pixel electrode PE having a four-layer structure.
제 1 컨택 금속층(M1)은 화소 공통 전원 라인(CPL)과 중첩되는 평탄화층(102) 상에 배치되고 컨택홀을 통해서 화소 공통 전원 라인(CPL)과 전기적으로 연결될 수 있다. 제 1 컨택 금속층(M1)은 공통 전원 컨택부(CPCP)와 평탄화층(102) 사이의 접착력을 강화시킬 수 있다. 제 1 컨택 금속층(M1)의 산화도는 제 2 컨택 금속층(M2)과 제 3 컨택 금속층(M3) 각각보다 낮을 수 있다. 일 예에 따른 제 1 컨택 금속층(M1)은 ITO 재질 또는 몰리브덴 티타늄 합금(MoTi) 재질로 이루어질 수 있다. 예를 들어, 제 1 컨택 금속층(M1)은 4층 구조를 갖는 화소 전극(PE)의 1층(또는 최하층)과 동일한 물질로 이루어질 수 있다.The first contact metal layer M1 is disposed on the
제 2 컨택 금속층(M2)은 제 1 컨택 금속층(M1) 상에 배치되고 사이드 컨택 방식에 따라 공통 전극(CE)과 전기적으로 연결될 수 있다. 제 2 컨택 금속층(M2)은 제 3 컨택 금속층(M3)에 비하여 상대적으로 낮은 저항을 갖는 금속 재질로 이루어질 수 있다. 제 2 컨택 금속층(M2)은 공통 전원 컨택부(CPCP)의 전체 저항을 감소시키기 위해 제 1 컨택 금속층(M1)과 제 4 컨택 금속층(M4) 각각보다 상대적으로 두껍게 형성될 수 있다. 제 2 컨택 금속층(M2)은 제 3 컨택 금속층(M3)보다 빠른 에칭 속도를 갖는 금속 재질로 이루어질 수 있다. 일 예에 따른 제 2 컨택 금속층(M2)은 구리(Cu) 재질로 이루어질 수 있다. 예를 들어, 제 2 컨택 금속층(M2)은 4층 구조를 갖는 화소 전극(PE)의 2층과 동일한 물질로 이루어질 수 있다. 이러한 제 2 컨택 금속층(M2)은 공통 전원 컨택부(CPCP)의 전극 패터닝 공정에서 평탄화층(102)에 인접한 제 3 컨택 금속층(M3)의 하측면의 에칭 속도를 제 4 컨택 금속층(M4)에 인접한 제 3 컨택 금속층(M3)의 상측면의 에칭 속도보다 증가시키기 위한 희생층의 역할을 할 수 있다.The second contact metal layer M2 is disposed on the first contact metal layer M1 and may be electrically connected to the common electrode CE according to a side contact method. The second contact metal layer M2 may be made of a metal material having a relatively low resistance compared to the third contact metal layer M3. The second contact metal layer M2 may be formed to be relatively thicker than each of the first contact metal layer M1 and the fourth contact metal layer M4 in order to reduce the total resistance of the common power contact part CPCP. The second contact metal layer M2 may be made of a metal material having a faster etching rate than the third contact metal layer M3. The second contact metal layer M2 according to an example may be made of a copper (Cu) material. For example, the second contact metal layer M2 may be formed of the same material as the second layer of the pixel electrode PE having a four-layer structure. In the electrode patterning process of the common power contact part CPCP, the second contact metal layer M2 has an etching rate of the lower side of the third contact metal layer M3 adjacent to the
제 3 컨택 금속층(M3)은 제 2 컨택 금속층(M2) 상에 배치되고 사이드 컨택 방식에 따라 공통 전극(CE)과 전기적으로 연결될 수 있다. 제 3 컨택 금속층(M3)은 광반사성 금속 재질로 이루어진 반사 전극의 역할을 할 수 있다. 제 3 컨택 금속층(M3)은 제 1 컨택 금속층(M1)과 제 4 컨택 금속층(M4) 각각에 비하여 상대적으로 낮은 저항을 갖는 금속 재질로 이루어질 수 있다. 제 3 컨택 금속층(M3)은 제 4 컨택 금속층(M4)보다 빠르고 제 2 컨택 금속층(M2)보다 느린 에칭 속도를 갖는 금속 재질로 이루어질 수 있다. 제 3 컨택 금속층(M3)은 공통 전원 컨택부(CPCP)의 전체 저항을 감소시키기 위해 제 1 컨택 금속층(M1)과 제 4 컨택 금속층(M4) 각각보다 상대적으로 두껍게 형성될 수 있다. 일 예에 따른 제 3 컨택 금속층(M3)은 알루미늄(Al), 은(Ag), 몰리브덴(Mo), 티타늄(Ti), 및 몰리브덴 티타늄 합금(MoTi) 중 하나의 재질로 이루어질 수 있다. 예를 들어, 제 3 컨택 금속층(M3)은 4층 구조를 갖는 화소 전극(PE)의 3층과 동일한 물질로 이루어질 수 있다.The third contact metal layer M3 is disposed on the second contact metal layer M2 and may be electrically connected to the common electrode CE according to a side contact method. The third contact metal layer M3 may serve as a reflective electrode made of a light reflective metal material. The third contact metal layer M3 may be made of a metal material having a relatively low resistance compared to each of the first contact metal layer M1 and the fourth contact metal layer M4. The third contact metal layer M3 may be formed of a metal material that is faster than the fourth contact metal layer M4 and has a slower etching rate than the second contact metal layer M2. The third contact metal layer M3 may be formed to be relatively thicker than each of the first contact metal layer M1 and the fourth contact metal layer M4 in order to reduce the total resistance of the common power contact part CPCP. The third contact metal layer M3 according to an example may be made of one of aluminum (Al), silver (Ag), molybdenum (Mo), titanium (Ti), and molybdenum titanium alloy (MoTi). For example, the third contact metal layer M3 may be made of the same material as the three layers of the pixel electrode PE having a four-layer structure.
제 4 컨택 금속층(M4)은 제 3 컨택 금속층(M3) 상에 배치되고 제 1 내지 제 3 컨택 금속층(M1, M2, M3)의 부식을 방지할 수 있다. 제 4 컨택 금속층(M4)은 제 2 컨택 금속층(M2)과 제 3 컨택 금속층(M3) 각각보다 내식성이 강한 물질(또는 재질)로 이루어질 수 있다. 제 4 컨택 금속층(M4)의 산화도는 제 2 컨택 금속층(M2)과 제 3 컨택 금속층(M3) 각각보다 낮을 수 있다. 일 예에 따른 제 4 컨택 금속층(M4)은 IZO 재질 또는 ITO 재질로 이루어질 수 있다. 예를 들어, 제 4 컨택 금속층(M4)은 4층 구조를 갖는 화소 전극(PE)의 4층(또는 최상층)과 동일한 물질로 이루어질 수 있다.The fourth contact metal layer M4 is disposed on the third contact metal layer M3 and may prevent corrosion of the first to third contact metal layers M1, M2, and M3. The fourth contact metal layer M4 may be made of a material (or material) having stronger corrosion resistance than each of the second contact metal layer M2 and the third contact metal layer M3. The degree of oxidation of the fourth contact metal layer M4 may be lower than each of the second contact metal layer M2 and the third contact metal layer M3. The fourth contact metal layer M4 according to an example may be made of an IZO material or an ITO material. For example, the fourth contact metal layer M4 may be made of the same material as the fourth layer (or uppermost layer) of the pixel electrode PE having a four-layer structure.
공통 전원 컨택부(CPCP)는 화소 전극(PE)과 동일한 4층 구조를 가지도록 평탄화층(102) 상에 형성된 후, 전극 패터닝 공정(또는 에칭 공정)에 의한 일괄 에칭에 의해 패터닝될 수 있다.The common power contact part CPCP may be formed on the
일 예에 따른 전극 패터닝 공정시, 제 3 컨택 금속층(M3)의 에칭 속도는 제 4 컨택 금속층(M4)의 에칭 속도보다 빠를 수 있고, 제 2 컨택 금속층(M2)의 에칭 속도는 제 3 컨택 금속층(M3)의 에칭 속도보다 빠를 수 있다.In the electrode patterning process according to an example, the etching rate of the third contact metal layer M3 may be higher than that of the fourth contact metal layer M4, and the etching rate of the second contact metal layer M2 is the third contact metal layer. It may be faster than the etching rate of (M3).
예를 들어, 전극 패터닝 공정에서, 공통 전원 컨택부(CPCP)는 제 4 컨택 금속층(M4)에서부터 제 1 컨택 금속층(M1)까지 순차적으로 에칭될 수 있다.For example, in the electrode patterning process, the common power contact portion CPCP may be sequentially etched from the fourth contact metal layer M4 to the first contact metal layer M1.
제 3 컨택 금속층(M3)의 에칭 속도가 제 4 컨택 금속층(M4)의 에칭 속도보다 빠르기 때문에 제 3 컨택 금속층(M3)은 상부면이 에칭 소스에 노출될 때부터 제 4 컨택 금속층(M4)보다 더 빠르게 에칭되고, 이로 인하여 제 3 컨택 금속층(M3)의 측면이 제 4 컨택 금속층(M4)의 측면보다 먼저 에칭됨에 따라 제 3 컨택 금속층(M3)의 측면이 제 4 컨택 금속층(M4)의 측면보다 빠르게 에칭될 수 있다.Since the etching rate of the third contact metal layer M3 is faster than that of the fourth contact metal layer M4, the third contact metal layer M3 is more than the fourth contact metal layer M4 from when the top surface is exposed to the etching source. Etching is performed faster, and as a result, the side surface of the third contact metal layer M3 is etched before the side surface of the fourth contact metal layer M4, so that the side surface of the third contact metal layer M3 becomes the side surface of the fourth contact metal layer M4. It can be etched faster.
제 2 컨택 금속층(M2)의 에칭 속도가 제 3 컨택 금속층(M3)의 에칭 속도보다 빠르기 때문에 제 2 컨택 금속층(M2)은 상부면이 에칭 소스에 노출될 때부터 제 3 컨택 금속층(M3)보다 더 빠르게 에칭되고, 이로 인하여 제 2 컨택 금속층(M2)의 측면 상부가 제 3 컨택 금속층(M3)의 측면보다 먼저 에칭됨에 따라 제 3 컨택 금속층(M3)의 측면 하부가 측면 상부보다 더 빠르게 에칭되고 제 2 컨택 금속층(M2)의 측면 상부가 측면 하부보다 더 빠르게 에칭될 수 있다. 이에 따라, 제 2 컨택 금속층(M2)의 측면은 경사진 형태 또는 정테이퍼 형태를 가질 수 있으며, 제 3 컨택 금속층(M3)의 측면은 경사진 형태 또는 역테이퍼 형태를 가질 수 있다. 따라서, 공통 전원 컨택부(CPCP)는 제 2 컨택 금속층(M2)과 제 3 컨택 금속층(M3)의 측면에 오목하게 형성된 사이드 컨택부(SCP)를 포함할 수 있다.Since the etching rate of the second contact metal layer M2 is faster than that of the third contact metal layer M3, the second contact metal layer M2 is more than the third contact metal layer M3 from when the top surface is exposed to the etching source. Etching is performed faster, and as a result, as the upper side of the second contact metal layer M2 is etched before the side of the third contact metal layer M3, the lower side of the third contact metal layer M3 is etched faster than the upper side. The upper side of the second contact metal layer M2 may be etched faster than the lower side of the second contact metal layer M2. Accordingly, a side surface of the second contact metal layer M2 may have an inclined shape or a straight tapered shape, and a side surface of the third contact metal layer M3 may have an inclined shape or an inverted tapered shape. Accordingly, the common power contact part CPCP may include the second contact metal layer M2 and the side contact part SCP formed concavely on the side surfaces of the third contact metal layer M3.
일 예에 따른 제 2 컨택 금속층(M2)의 정테이퍼 형태는 상부면과 측면 사이의 끼인각(또는 내각)이 하부면과 측면 사이의 끼인각(또는 내각)보다 큰 형태로 정의될 수 있다. 일 예에 따른 제 3 컨택 금속층(M3)의 역테이퍼 형태는 상부면과 측면 사이의 끼인각(또는 내각)이 하부면과 측면 사이의 끼인각(또는 내각)보다 작은 형태로 정의될 수 있다. 예를 들어, 제 2 컨택 금속층(M2)의 상부면과 측면 사이의 끼인각은 둔각일 수 있고, 제 2 컨택 금속층(M2)의 하부면과 측면 사이의 끼인각은 예각일 수 있다. 제 3 컨택 금속층(M3)의 상부면과 측면 사이의 끼인각은 예각일 수 있고, 제 3 컨택 금속층(M3)의 하부면과 측면 사이의 끼인각은 둔각일 수 있다.The shape of a regular taper of the second contact metal layer M2 according to an example may be defined as a shape in which an included angle (or an inner angle) between an upper surface and a side surface is greater than an included angle (or an inner angle) between a lower surface and a side surface. The inverted tapered shape of the third contact metal layer M3 according to an example may be defined as a shape in which an included angle (or inner angle) between the upper surface and the side surface is smaller than the included angle (or inner angle) between the lower surface and the side surface. For example, an angle between the upper surface and the side surface of the second contact metal layer M2 may be an obtuse angle, and an angle between the lower surface and the side surface of the second contact metal layer M2 may be an acute angle. The included angle between the upper surface and the side surface of the third contact metal layer M3 may be an acute angle, and the included angle between the lower surface and the side surface of the third contact metal layer M3 may be an obtuse angle.
일 예에 따른 사이드 컨택부(SCP)는 제 4 컨택 금속층(M4)의 최외곽 측면으로부터 제 1 기판(100)의 두께 방향(Z)으로 연장된 수직선으로부터 일정한 거리만큼 안쪽으로 이격됨으로써 제 1 방향(X)을 기준으로 제 4 컨택 금속층(M4)의 측면 외부로 돌출되지 않고, 제 4 컨택 금속층(M4)에 의해 가려질 수 있다. 예를 들어, 사이드 컨택부(SCP)는 처마 구조를 가지거나 "(" 또는 "<" 형태의 단면 구조를 가질 수 있다.The side contact portion SCP according to an example is spaced inward by a predetermined distance from a vertical line extending in the thickness direction Z of the
공통 전원 컨택부(CPCP)의 사이드 컨택부(SCP)는 오목하게 형성되거나 처마 구조를 가짐으로써 공통 전원 컨택부(CPCP) 상에 형성되는 발광 소자(ED)와 전기적으로 접촉되지 않고, 공통 전극(CE)과 전기적으로 연결될 수 있다. 예를 들어, 발광 소자(ED)가 증착 방식에 의해 형성될 때, 발광 소자(ED)의 증착 물질은 직진성을 가지므로, 제 4 컨택 금속층(M4)의 상면과 측면, 제 1 컨택 금속층(M1)의 측면, 및 제 2 컨택 금속층(M2)의 측면 하부에 일부 형성될 수 있지만, 제 4 컨택 금속층(M4)에 의해 덮이는 사이드 컨택부(SCP)에 형성되지 않는다. 이에 따라, 공통 전원 컨택부(CPCP)의 사이드 컨택부(SCP)는 발광 소자(ED)에 의해 덮이지 않고 측면 외부로 노출될 수 있다. 또한, 사이드 컨택부(SCP)는 발광 소자(ED)를 단절시키는 역할을 겸할 수 있다.The side contact portion SCP of the common power contact portion CPCP is formed concave or has an eaves structure so that it does not electrically contact the light emitting element ED formed on the common power contact portion CPCP, and the common electrode ( CE) and can be electrically connected. For example, when the light-emitting device ED is formed by the deposition method, the evaporation material of the light-emitting device ED has straightness, so the top and side surfaces of the fourth contact metal layer M4 and the first contact metal layer M1 ) And the second contact metal layer M2 may be partially formed, but are not formed on the side contact portion SCP covered by the fourth contact metal layer M4. Accordingly, the side contact portion SCP of the common power contact portion CPCP may be exposed outside the side surface without being covered by the light emitting element ED. In addition, the side contact part SCP may also serve to disconnect the light emitting device ED.
공통 전극(CE)은 발광 소자(ED)의 상면에 형성될뿐만 아니라 공통 전원 컨택부(CPCP)의 오목한 측면으로 침투하여 사이드 컨택부(SCP)에 형성됨으로써 발광 소자(ED)에 전기적으로 연결될 뿐만 아니라 공통 전원 컨택부(CPCP)의 사이드 컨택부(SCP)에 전기적으로 연결될 수 있다. 예를 들어, 공통 전극(CE)은 상대적으로 우수한 스텝 커버리지를 구현할 수 있는 스퍼터링 공정 등의 증착 공정을 통해 형성될 수 있는데, 이때 스퍼터링 전극 물질은 발광 소자(ED) 상에 증착됨과 아울러 제 2 컨택 금속층(M2)과 제 3 컨택 금속층(M3)의 오목한 측면으로 침투하여 사이드 컨택부(SCP)를 포함하는 공통 전원 컨택부(CPCP)의 측면 전체에 증착될 수 있다. 따라서, 공통 전극(CE)은 별도의 컨택홀 또는 별도의 컨택 구조물을 형성하는 공정 없이도 공통 전원 컨택부(CPCP)의 사이드 컨택부(SCP)를 통해 화소 공통 전원 라인(CPL)에 전기적으로 연결될 수 있다.The common electrode CE is not only formed on the upper surface of the light emitting element ED, but also penetrates into the concave side of the common power contact portion CPCP and is formed in the side contact portion SCP, thereby being electrically connected to the light emitting element ED. In addition, it may be electrically connected to the side contact part SCP of the common power contact part CPCP. For example, the common electrode CE may be formed through a deposition process such as a sputtering process capable of implementing relatively excellent step coverage. In this case, the sputtering electrode material is deposited on the light emitting device ED and the second contact The metal layer M2 and the third contact metal layer M3 may penetrate into the concave side thereof and may be deposited on the entire side surface of the common power contact portion CPCP including the side contact portion SCP. Therefore, the common electrode CE can be electrically connected to the pixel common power line CPL through the side contact part SCP of the common power contact part CPCP without a separate contact hole or a process of forming a separate contact structure. have.
본 명세서의 일 예에 따른 보조 전원 컨택부(SPCP)는 제 1 내지 제 4 컨택 금속층(M1, M2, M3, M4)을 포함할 수 있다. 예를 들어, 보조 전원 컨택부(SPCP)는 공통 전원 컨택부(CPCP)와 함께 형성될 수 있다. 이러한 보조 전원 컨택부(SPCP)는 제 1 컨택 금속층(M1)이 보조 전원 라인(SPL)과 전기적으로 연결되는 것을 제외하고는, 전술한 제 1 내지 제 4 컨택 금속층(M1, M2, M3, M4)을 포함하는 공통 전원 컨택부(CPCP)와 함께 형성되어 사이드 컨택 방식에 따라 공통 전극(CE)과 전기적으로 연결되므로, 이에 대한 중복 설명은 생략하기로 한다.The auxiliary power contact unit SPCP according to an example of the present specification may include first to fourth contact metal layers M1, M2, M3, and M4. For example, the auxiliary power contact unit SPCP may be formed together with the common power contact unit CPCP. The auxiliary power contact unit SPCP includes the first to fourth contact metal layers M1, M2, M3, and M4 described above, except that the first contact metal layer M1 is electrically connected to the auxiliary power line SPL. Since it is formed together with the common power contact unit CPCP including) and is electrically connected to the common electrode CE according to a side contact method, a redundant description thereof will be omitted.
도 22는 도 4에 도시된 선 II-II'의 다른 단면도이며, 도 23은 도 22에 도시된 'B5' 부분의 확대도로서, 이는 도 1 내지 도 21에 도시된 표시 장치에서, 댐 패턴을 변경하여 구성한 것이다. 도 22 및 도 23을 설명함에 있어서, 도 4의 구성 요소와 동일하거나 대응되는 구성 요소에 대해서는 동일한 도면 부호를 부여하고, 그에 대한 중복 설명은 생략하거나 간략히 한다.22 is another cross-sectional view of line II-II' shown in FIG. 4, and FIG. 23 is an enlarged view of a portion'B5' shown in FIG. 22, which is a dam pattern in the display device shown in FIGS. 1 to 21 It was configured by changing In describing FIGS. 22 and 23, the same reference numerals are assigned to components that are the same as or corresponding to those of FIG. 4, and redundant descriptions thereof will be omitted or simplified.
도 4, 도 22 및 도 23을 참조하면, 본 명세서에 따른 표시 장치(10)에서, 댐 패턴(105)은 제 1 댐 패턴(105a) 및 제 2 댐 패턴(105b)을 포함할 수 있다.4, 22, and 23, in the
제 1 댐 패턴(105a)은 폐루프 형태를 가지도록 제 1 기판(100)의 가장자리 부분 상의 회로층(101) 상에 배치될 수 있다. 예를 들어, 제 1 댐 패턴(105a)은 최외곽 화소(P)의 발광 영역(EA)에 인접하도록 회로층(101)의 패시베이션(101d) 상에 구현될 수 있다. 이러한 제 1 댐 패턴(105a)은 봉지층(106)의 퍼짐 또는 넘침을 차단하는 역할을 할 수 있다. 제 1 댐 패턴(105a)은 내측 댐 패턴, 내부 댐, 차단 벽, 또는 격벽으로도 표현될 수도 있다.The
일 예에 따른 제 1 댐 패턴(105a)은 제 1 기판(100) 상에 정의된 제 1 마진 영역(MA1) 내에서 발광 소자(ED)의 쉐도우 영역(또는 발광 소자의 테일부)에 최대한 인접하도록 배치될 수 있다. 이에 따라, 제 1 마진 영역(MA1)에 배치되는 발광 소자(ED)의 끝단(또는 테일부)은 제 1 댐 패턴(105a)의 내측면에 접촉되거나 제 1 댐 패턴(105a)의 내측면으로부터 발광 영역(EA) 쪽으로 이격될 수 있다.The
제 1 댐 패턴(105a)과 중첩되는 댐 패턴 영역(DPA)은 제 1 마진 영역(MA1) 쪽으로 확장되고, 제 1 댐 패턴(105a)으로 인하여 투습 경로가 증가됨에 따라 발광 소자(ED)의 쉐도우 영역에 따른 제 1 마진 영역(MA1)이 감소될 수 있다. 이에 따라, 최외곽 화소의 중앙부와 제 1 기판(100)의 외측면(OS) 사이의 제 2 간격(D2)은 제 1 마진 영역(MA1)의 감소에 따라 감소될 수 있다. 따라서, 본 예에 따른 표시 장치(10)에서 최외곽 화소의 중앙부와 제 1 기판(100)의 외측면(OS) 사이의 제 2 간격(D2)은 제 1 마진 영역(MA1)의 감소에 따라 도 15 내지 도 17에 도시된 댐 패턴(105)을 포함하는 표시 장치의 제 2 간격(D2)보다 작을 수 있다.The dam pattern area DPA overlapping the
일 예에 따른 제 1 댐 패턴(105a)은 평탄화층(102)과 함께 동일한 물질로 형성될 수 있다. 예를 들어, 제 1 댐 패턴(105a)의 높이(또는 두께)는 평탄화층(102)의 높이(또는 두께)와 동일할 수 있다.The
제 2 댐 패턴(105b)은 폐루프 형태를 가지도록 제 1 기판(100)의 가장자리 부분 상의 회로층(101) 상에 배치될 수 있다. 제 2 댐 패턴(105b)은 제 1 댐 패턴(105a)을 둘러싸도록 회로층(101)의 패시베이션(101d) 상에 구현될 수 있다. 예를 들어, 제 2 댐 패턴(105b)의 높이(또는 두께)는 제 1 댐 패턴(105a)의 높이(또는 두께)보다 높을 수 있다. 이러한 제 2 댐 패턴(105b)은 측면 투습 경로를 증가시킴으로써 투습에 대한 발광 소자(ED)의 신뢰성을 강화시킬 수 있다. 제 2 댐 패턴(105b)은 외측 댐 패턴 또는 외부 댐으로도 표현될 수도 있다.The
일 예에 따른 제 2 댐 패턴(105b)은 하부 댐 패턴(LD) 및 상부 댐 패턴(UD)을 포함할 수 있다.The
하부 댐 패턴(LD)은 제 1 댐 패턴(105a)을 둘러싸는 폐루프 형태를 가지면서 제 1 댐 패턴(105a)의 외측면에 인접한 패시베이션(101d) 상에 구현될 수 있다. 일 예에 따른 하부 댐 패턴(LD)은 평탄화층(102)과 함께 동일한 물질로 구현될 수 있다. 예를 들어, 하부 댐 패턴(LD)의 높이(또는 두께)는 평탄화층(102)의 높이(또는 두께)와 동일할 수 있다.The lower dam pattern LD may have a closed loop shape surrounding the
상부 댐 패턴(UD)은 제 1 댐 패턴(105a)을 둘러싸는 폐루프 형태를 가지도록 하부 댐 패턴(LD) 상에 구현될 수 있다. 일 예에 따른 상부 댐 패턴(UD)은 뱅크(104)와 함께 동일한 물질로 구현될 수 있다. 예를 들어, 상부 댐 패턴(UD)의 높이(또는 두께)는 뱅크(104)의 높이(또는 두께)와 동일할 수 있다.The upper dam pattern UD may be implemented on the lower dam pattern LD to have a closed loop shape surrounding the
발광 소자층(103)의 발광 소자(ED)는 제 1 댐 패턴(105a)에 의해 둘러싸이는 내부 영역(또는 안쪽 영역)에만 구현될 수 있다. 즉, 유기 발광층으로 이루어진 발광 소자(ED)는 제 1 기판(100)의 제 1 면(100a) 중 제 1 기판(100)의 외측면(OS)과 제 1 댐 패턴(105a) 사이를 제외한 나머지 부분에 배치되며, 제 1 기판(100)의 외측면(OS)과 제 1 댐 패턴(105a) 사이 및 제 1 댐 패턴(105a)의 상부면에는 배치되지 않는다.The light emitting element ED of the light emitting
발광 소자층(103)의 공통 전극(CE)은 발광 소자(ED)와 댐 패턴(105)을 덮도록 구현될 수 있다. 공통 전극(CE)의 끝단은 제 2 댐 패턴(105b)의 외측면에 인접한 패시베이션층(101d)과 직접적으로 접촉될 수 있다. 또한, 공통 전극(CE)은 제 1 댐 패턴(105a)과 제 2 댐 패턴(105b) 사이에서 패시베이션층(101d)과 직접적으로 접촉될 수 있다. 이에 따라, 공통 전극(CE)은 제 2 댐 패턴(105b)의 외측 및 제 1 댐 패턴(105a)과 제 2 댐 패턴(105b) 사이 각각에서 패시베이션층(101d)과 직접적으로 접촉됨으로써 측면 투습의 차단 효과를 강화할 수 있다.The common electrode CE of the light emitting
봉지층(106)의 제 1 봉지층(106a)은 공통 전극(CE)을 덮도록 구현될 수 있다. 예를 들어, 제 1 봉지층(106a)은 공통 전극(CE)의 표면 형태를 그대로 따르는 등각 형태(conformal shape)로 구현됨으로써 공통 전극(CE)을 둘러쌀 수 있다. 제 1 봉지층(106a)의 끝단은 패시베이션층(101d)과 직접적으로 접촉됨으로써 공통 전극(CE)의 끝단을 둘러쌀 수 있다. 이러한 제 1 봉지층(106a)은 댐 패턴(105)의 외곽 주변에서 패시베이션층(101d)의 상면과 직접적으로 접촉됨으로써 공통 전극(CE)과 패시베이션층(101d) 사이의 경계부(또는 계면)을 덮음으로써 측면 투습을 방지하거나 최소화할 수 있다.The
봉지층(106)의 제 2 봉지층(106b)은 제 1 댐 패턴(105a)의 내측면을 덮는 제 1 봉지층(106a)을 덮도록 구현될 수 있다. 이러한 제 2 봉지층(106b)은 상대적으로 두꺼운 두께로 인하여 제 1 기판(100)의 제 1 면(100a) 상의 가장자리 부분으로 퍼질 수 있지만, 제 2 봉지층(106b)의 퍼짐은 제 1 댐 패턴(105a)에 의해 차단될 수 있다. 예를 들어, 제 2 봉지층(106b)의 끝단은 제 1 댐 패턴(105a) 상의 제 1 봉지층(106a)과 직접적으로 접촉할 수 있다. 이에 따라, 제 2 봉지층(106b)은 제 1 댐 패턴(105a)에 의해 둘러싸이는 내부 영역(또는 안쪽 영역) 상의 제 1 봉지층(106a) 상에만 배치될 수 있다.The
봉지층(106)의 제 3 봉지층(106c)은 제 2 봉지층(106b) 및 댐 패턴(105)을 덮도록 배치되어 있는 제 1 봉지층(106a) 모두를 덮도록 구현될 수 있다. 제 3 봉지층(106c)의 끝단은 패시베이션층(101d)과 직접적으로 접촉됨으로써 제 1 봉지층(106a)의 끝단을 둘러쌀 수 있다. 이러한 제 3 봉지층(106c)은 댐 패턴(105)의 외곽 주변에서 패시베이션층(101d)의 상면과 직접적으로 접촉됨으로써 제 1 봉지층(106a)과 패시베이션층(101d) 사이의 경계부(또는 계면)을 덮음으로써 측면 투습을 추가로 방지하거나 최소화할 수 있다.The
도 24는 도 4에 도시된 선 II-II'의 또 다른 단면도이며, 도 25는 도 24에 도시된 'B6' 부분의 확대도로서, 이는 도 1 내지 도 21에 도시된 표시 장치에서, 댐 패턴 주변에 레이저 패터닝부를 추가로 구성한 것이다. 도 24 및 도 25를 설명함에 있어서, 도 4의 구성 요소와 동일하거나 대응되는 구성 요소에 대해서는 동일한 도면 부호를 부여하고, 그에 대한 중복 설명은 생략하거나 간략히 한다.FIG. 24 is another cross-sectional view of line II-II' shown in FIG. 4, and FIG. 25 is an enlarged view of a portion'B6' shown in FIG. 24, which is a dam in the display device shown in FIGS. A laser patterning part was additionally configured around the pattern. In describing FIGS. 24 and 25, the same reference numerals are assigned to components that are the same as or corresponding to those of FIG. 4, and redundant descriptions thereof will be omitted or simplified.
도 4, 도 24 및 도 25를 참조하면, 본 명세서에 따른 표시 장치(10)는 제 1 기판(100)의 댐 패턴(105) 주변에 배치된 레이저 패터닝부(LPP)를 포함할 수 있다.4, 24, and 25, the
레이저 패터닝부(LPP)는 측면 방향에서의 수분 침투를 방지하여 측면 투습에 따른 발광 소자(ED)의 열화를 방지하도록 구현될 수 있다. 레이저 패터닝부(LPP)는 댐 패턴(105)의 주변에서 발광 소자층(103)의 발광 소자(ED)를 단절(또는 단선)시킴으로써 측면 투습을 방지할 수 있다. 이에 따라, 레이저 패터닝부(LPP)는 발광 소자(ED)와 공통 전극(CE)의 미배치 영역 또는 단절 영역으로 정의될 수도 있다. 또한, 레이저 패터닝부(LPP)는 댐 패턴(105)의 주변에 배치된 발광 소자(ED)와 공통 전극(CE)이 동시에 제거되어 형성됨에 따라 적어도 하나의 그루브(groove) 라인으로 정의될 수 있다.The laser patterning unit LPP may be implemented to prevent moisture penetration in the lateral direction, thereby preventing deterioration of the light emitting device ED due to lateral penetration. The laser patterning unit LPP may prevent side penetration by disconnecting (or disconnecting) the light emitting element ED of the light emitting
발광 소자층(103)의 발광 소자(ED)는 각 화소(SP)의 발광 영역(EA)에 노출된 화소 전극(PE)과 뱅크(104)에 배치될 뿐만 아니라 제 1 기판(100)의 제 1 면(100a) 상의 가장자리 부분에 노출된 패시베이션층(101d) 상에 배치될 수 있다. 이에 따라, 발광 소자(ED)는 측면이 외부로 노출됨에 따라 측면을 통해 투습에 의해 열화되거나 신뢰성이 저하될 수 있고, 이를 방지하기 위하여, 레이저 패터닝부(LPP)는 댐 패턴(105)의 주변에 배치되어 있는 발광 소자층(103)의 발광 소자(ED)를 단절(또는 단선)시킴으로써 측면 투습을 방지할 수 있다.The light-emitting element ED of the light-emitting
레이저 패터닝부(또는 그루브 라인)(LPP)는 댐 패턴(105)의 주변에서 발광 소자(ED)와 공통 전극(CE)을 단절시키고, 이를 통해 패시베이션층(101d)의 상면을 노출시키도록 구현될 수 있다. 이러한 레이저 패터닝부(또는 그루브 라인)(LPP)는 봉지층(106)에 의해 덮일 수 있다. 봉지층(106)은 레이저 패터닝부(LPP)에서 회로층(101)의 최상면과 직접적으로 접촉됨으로써 레이저 패터닝 공정에 의해 단절된 발광 소자(ED)와 공통 전극(CE) 각각의 측면(또는 단절면 또는 레이저 단절면)을 둘러쌀 수 있다. 예를 들어, 봉지층(106)은 레이저 패터닝부(LPP)에서 발광 소자(ED)와 공통 전극(CE) 각각의 단절면, 발광 소자(ED)와 공통 전극(CE) 사이의 경계부(또는 계면), 및 패시베이션층(101d)과 발광 소자(ED)의 경계부(또는 계면) 모두를 완전히 덮음으로써 측면 투습을 원천적으로(또는 완벽하게) 방지할 수 있다.The laser patterning unit (or groove line) LPP is implemented to cut off the light emitting element ED and the common electrode CE around the
일 예에 따른 레이저 패터닝부(LPP)는 댐 패턴(105)의 내측에 배치된 내측 패터닝부(IPP)를 포함할 수 있다.The laser patterning part LPP according to an example may include an inner patterning part IPP disposed inside the
내측 패터닝부(또는 제 1 레이저 패터닝부)(IPP)는 댐 패턴(105)의 내측에 인접하도록 배치되고 댐 패턴(105)에 의해 둘러싸일 수 있다. 즉, 내측 패터닝부(IPP)는 댐 패턴(105)에 의해 둘러싸이는 폐루프 형태를 가지면서 댐 패턴(105)과 최외곽 화소 영역(PA)의 발광 영역(EA) 사이에 배치될 수 있다. 예를 들어, 내측 패터닝부(IPP)는 제 1 기판(100)의 가장자리 부분을 따라 폐루프 형태로 배치됨으로써 폐루프 형태를 갖는 댐 패턴(105)에 의해 둘러싸일 수 있다. 이러한 내측 패터닝부(IPP)는 패시베이션층(101d)에 형성되어 있는 발광 소자층(103)의 발광 소자(ED)와 공통 전극(CE) 각각을 단절(또는 단선)시킴으로써 측면 투습을 방지할 수 있다.The inner patterning part (or the first laser patterning part) IPP may be disposed adjacent to the inner side of the
일 예에 따른 내측 패터닝부(IPP)는 댐 패턴(105)의 내측 주변에 배치되어 있는 발광 소자층(103)의 발광 소자(ED)와 공통 전극(CE)이 레이저 패터닝 공정에 의해 동시에 제거된 영역일 수 있다. 예를 들어, 레이저 패터닝 공정에서는, 댐 패턴(105)의 내측에 인접하도록 제 1 기판(100) 상의 제 1 마진 영역(MA1) 상에 배치되어 있는 발광 소자(ED)와 공통 전극(CE)의 일부분을 동시에 제거할 수 있다. 이에 따라, 내측 패터닝부(IPP)는 발광 소자(ED)와 공통 전극(CE)의 미배치 영역 또는 단절 영역으로 정의될 수도 있다. 또한, 내측 패터닝부(IPP)는 댐 패턴(105)의 내측 주변에 배치된 발광 소자(ED)와 공통 전극(CE)이 동시에 제거되어 형성됨에 따라 적어도 하나의 제 1 그루브(groove) 라인(또는 내측 그루브 라인)으로 정의될 수 있다.In the inner patterning part IPP according to an example, the light emitting element ED and the common electrode CE of the light emitting
내측 패터닝부(IPP)는 봉지층(106)에 의해 덮일 수 있다. 예를 들어, 봉지층(106)은 내측 패터닝부(IPP) 상에 배치됨으로써 레이저 패터닝 공정에 의해 단절된 발광 소자(ED)와 공통 전극(CE) 각각의 측면(또는 단절면 또는 레이저 단절면)을 둘러쌀 수 있다. 이에 따라, 봉지층(106)은 내측 패터닝부(IPP)에서 발광 소자(ED)와 공통 전극(CE) 각각의 측면, 발광 소자(ED)와 공통 전극(CE) 사이의 경계부(또는 계면), 및 패시베이션층(101d)과 발광 소자(ED)의 경계부(또는 계면) 모두를 완전히 덮음으로써 측면 투습을 원천적으로(또는 완벽하게) 방지할 수 있다.The inner patterning portion IPP may be covered by the
일 예에 따른 내측 패터닝부(IPP)는 봉지층(106)의 제 1 봉지층(106a)에 의해 덮일 수 있다. 제 1 봉지층(106a)은 내측 패터닝부(IPP)를 통해 회로층(101)의 최상면과 직접적으로 접촉될 수 있다. 예를 들어, 제 1 봉지층(106a)은 내측 패터닝부(IPP)를 통해 패시베이션층(101d)의 상면과 직접적으로 접촉됨으로써 내측 패터닝부(IPP)에 노출된 발광 소자(ED)와 공통 전극(CE) 각각의 측면(또는 단절면 또는 레이저 단절면)을 둘러쌀 수 있다. 이에 따라, 제 1 봉지층(106a)은 내측 패터닝부(IPP)에서 발광 소자(ED)와 공통 전극(CE) 각각의 단절면, 발광 소자(ED)와 공통 전극(CE) 사이의 경계부(또는 계면), 및 패시베이션층(101d)과 발광 소자(ED)의 경계부(또는 계면) 모두를 완전히 덮음으로써 측면 투습을 원천적으로(또는 완벽하게) 방지할 수 있다.The inner patterning part IPP according to an example may be covered by the
내측 패터닝부(IPP)는 발광 소자(ED)의 쉐도우 영역에 따른 제 1 마진 영역(MA1)의 일부를 발광 소자(ED)의 신뢰성 확보에 따른 봉지 마진 영역으로 대체함으로써 발광 소자(ED)의 신뢰성 확보에 따른 봉지 마진을 증가시키고, 이를 통해 발광 소자(ED)의 신뢰성을 증가시킬 수 있다. 또한, 내측 패터닝부(IPP)는 댐 패턴(105)에 인접한 제 1 마진 영역(MA1)에 배치된 발광 소자(ED)와 공통 전극(CE)이 동시에 제거되어 형성됨에 따라 최외곽 화소(P)의 발광 영역(EA)으로부터 발광 소자(ED)의 쉐도우 영역에 따른 제 1 마진 영역(MA1)만큼 이격될 필요가 없으며, 이로 인하여, 댐 패턴(105)과 중첩되는 댐 패턴 영역(DPA)은 제 1 마진 영역(MA1)에 포함되도록 구현될 수 있다. 이 경우, 인접한 2개의 화소 영역(PA) 사이의 제 1 간격 또는 화소 피치)(D1)의 절반 이하로 구현되는 최외곽 화소의 중앙부와 제 1 기판(100)의 외측면(OS) 사이의 제 2 간격(D2)은 더욱 감소될 수 있다.The inner patterning part IPP replaces a part of the first margin area MA1 according to the shadow area of the light-emitting device ED with an encapsulation margin area according to the reliability of the light-emitting device ED. It is possible to increase the encapsulation margin according to the securing, thereby increasing the reliability of the light emitting device ED. In addition, as the inner patterning portion IPP is formed by simultaneously removing the light emitting element ED and the common electrode CE disposed in the first margin area MA1 adjacent to the
일 예에 따른 레이저 패터닝부(LPP)는 댐 패턴(105)의 외측에 배치된 외측 패터닝부(OPP)를 더 포함할 수 있다.The laser patterning part LPP according to an example may further include an outer patterning part OPP disposed outside the
외측 패터닝부(또는 제 2 레이저 패터닝부)(OPP)는 댐 패턴(105)의 외측 영역에 배치되고 댐 패턴(105)을 둘러쌀 수 있다. 즉, 외측 패터닝부(OPP)는 댐 패턴(105)을 둘러싸는 폐루프 형태를 가지면서 제 1 기판(100)의 외측면(OS)과 댐 패턴(105) 사이에 배치될 수 있다. 예를 들어, 외측 패터닝부(OPP)는 제 1 기판(100)의 가장자리 부분을 따라 폐루프 형태로 배치됨으로써 폐루프 형태를 갖는 댐 패턴(105)을 둘러쌀 수 있다.The outer patterning part (or the second laser patterning part) OPP is disposed in the outer area of the
일 예에 따른 외측 패터닝부(OPP)는 댐 패턴(105)의 외측 주변에 배치되어 있는 발광 소자층(103)의 발광 소자(ED)와 공통 전극(CE)이 레이저 패터닝 공정에 의해 동시에 제거된 영역일 수 있다. 이에 따라, 외측 패터닝부(OPP)는 발광 소자층(103)의 발광 소자(ED)와 공통 전극(CE)의 미배치 영역 또는 에지 제거 영역으로 정의될 수도 있다. 또한, 외측 패터닝부(OPP)는 댐 패턴(105)의 외측 주변에 배치된 발광 소자(ED)와 공통 전극(CE)이 동시에 제거되어 형성됨에 따라 적어도 하나의 제 2 그루브(groove) 라인(또는 외측 그루브 라인)으로 정의될 수 있다.In the outer patterning part OPP according to an example, the light-emitting element ED and the common electrode CE of the light-emitting
외측 패터닝부(OPP)는 봉지층(106)에 의해 덮일 수 있다. 예를 들어, 봉지층(106)은 외측 패터닝부(OPP) 상에 배치됨으로써 레이저 패터닝 공정에 의해 단절된 발광 소자(ED)와 공통 전극(CE) 각각의 측면(또는 단절면 또는 레이저 단절면)을 둘러쌀 수 있다. 이에 따라, 봉지층(106)은 외측 패터닝부(OPP)에서 발광 소자(ED)와 공통 전극(CE) 각각의 단절면, 발광 소자(ED)와 공통 전극(CE) 사이의 경계부(또는 계면), 및 패시베이션층(101d)과 발광 소자(ED)의 경계부(또는 계면) 모두를 완전히 덮음으로써 측면 투습을 원천적으로(또는 완벽하게) 방지할 수 있다.The outer patterning part OPP may be covered by the
일 예에 따른 외측 패터닝부(OPP)는 봉지층(106)의 제 1 봉지층(106a)에 의해 덮일 수 있다. 제 1 봉지층(106a)은 외측 패터닝부(OPP)를 통해 회로층(101)의 최상면과 직접적으로 접촉될 수 있다. 예를 들어, 제 1 봉지층(106a)은 외측 패터닝부(OPP)를 통해 패시베이션층(101d)의 상면과 직접적으로 접촉됨으로써 외측 패터닝부(OPP)에 노출된 발광 소자(ED)와 공통 전극(CE) 각각의 측면, 및 패시베이션층(101d)과 발광 소자(ED)의 경계부(또는 계면)을 덮일 수 있다. 외측 패터닝부(OPP)는 발광 소자(ED)의 신뢰성을 더욱 증가시키거나 발광 소자(ED)의 신뢰성 확보에 따른 제 2 마진 영역(MA2)을 감소시킬 수 있다. 이 경우, 인접한 2개의 화소 영역(PA) 사이의 제 1 간격 또는 화소 피치)(D1)의 절반 이하로 구현되는 최외곽 화소의 중앙부와 제 1 기판(100)의 외측면(OS) 사이의 제 2 간격(D2)은 더더욱 감소될 수 있다.The outer patterning part OPP according to an example may be covered by the
본 예에 따른 표시 장치(10)는 레이저 패터닝부(LPP)를 포함함으로써 제 1 기판(100)의 제 1 면(100a) 중 가장자리 부분에 배치되는 제 1 마진 영역(MA1)과 제 2 마진 영역(MA2)의 전체 폭이 700 마이크로미터 이하로 감소될 수 있으며, 이 경우, 레이저 패터닝부(LPP)를 포함하지 않는 표시 장치보다 더 높은 고해상도를 구현할 수 있다.The
일 예로서, 인접한 2개의 화소 영역(PA) 사이의 제 1 간격 또는 화소 피치)(D1)의 절반이 공정 오차 범위 내에서 350 마이크로미터일 때, 제 1 마진 영역(MA1)과 제 2 마진 영역(MA2) 및 댐 패턴 영역(DPA)의 전체 폭(또는 제 1 기판의 외측면과 최외곽 화소의 발광 영역(EA)의 끝단 사이의 최단 거리)은 발광 소자(ED)의 쉐도우 영역에 따른 쉐도우 마진과 수분에 의한 발광 소자(ED)의 신뢰성 확보에 따른 봉지 마진을 모두 고려하여 320 마이크로미터 이하로 구현될 수 있다. 이 경우, 제 1 패드부(110)를 포함하는 최외곽 화소의 중앙부와 제 1 기판(100)의 최외곽 외측면(VL) 사이의 제 2 간격(D2)은 공정 오차 범위 내에서 350 마이크로미터로 구현될 수 있다. 여기서, 기판(100)의 최외곽 외측면(VL)은 라우팅부(400)를 덮는 에지 코팅층(403)의 최외곽 외측면일 수 있다.As an example, when half of the first gap or pixel pitch) D1 between two adjacent pixel areas PA is 350 micrometers within the process error range, the first margin area MA1 and the second margin area (MA2) and the total width of the dam pattern area DPA (or the shortest distance between the outer surface of the first substrate and the end of the emission area EA of the outermost pixel) is the shadow according to the shadow area of the light emitting device ED. In consideration of both the margin and the encapsulation margin due to securing the reliability of the light emitting device ED due to moisture, it may be implemented to be less than 320 micrometers. In this case, the second gap D2 between the center of the outermost pixel including the
제 1 마진 영역(MA1)과 제 2 마진 영역(MA2)은 서로 동일한 폭을 가지거나 서로 다른 폭을 가질 수 있다. 예를 들어, 제 1 마진 영역(MA1)은 제 1 방향(X)을 기준으로, 200 마이크로미터 이하의 폭을 가지도록 구현될 수 있고, 제 2 마진 영역(MA2)은 120 마이크로미터 이하의 폭을 가지도록 구현될 수 있다. 그리고, 제 2 마진 영역(MA2)에 포함되는 패드 마진 영역(또는 측면 라우팅 영역)은 제 1 방향(X)을 기준으로, 100 마이크로미터 이하의 폭을 가지도록 구현될 수 있다.The first margin area MA1 and the second margin area MA2 may have the same width or different widths. For example, the first margin area MA1 may be implemented to have a width of 200 micrometers or less based on the first direction X, and the second margin area MA2 may have a width of 120 micrometers or less. It can be implemented to have. In addition, the pad margin area (or side routing area) included in the second margin area MA2 may be implemented to have a width of 100 micrometers or less based on the first direction X.
제 1 기판(100)의 제 1 면(100a) 중 가장자리 부분에 배치된 봉지층(106)은 제 1 패드부(110)의 제 1 패드(111)들을 오픈(또는 노출)시키는 패드 오픈 공정에 의해 제거될 수 있다. 이 경우, 외측 패터닝부(OPP)에 의해서 제 1 패드부(110)와 중첩되는 제 1 기판(100)의 제 1 면(100a) 상에 공통 전극(CE)이 배치되지 않기 때문에 제 1 패드부(110)는 습식 에칭 공정 없이 건식 에칭 공정만으로 노출될 수 있으며, 이로 인하여 제 1 기판(100)의 제조 공정이 단순화될 수 있다.The
본 예에 따른 표시 장치(10)는 댐 패턴(105)을 덮는 더미 댐 패턴(105m)을 더 포함할 수 있다.The
더미 댐 패턴(105m)은 내측 패터닝부(IPP)와 외측 패터닝부(OPP) 사이에서 댐 패턴(105)을 둘러싸도록 구현될 수 있다.The
일 예에 따른 더미 댐 패턴(105m)은 댐 패턴(105)을 둘러싸는 제 1 아일랜드 패턴(EDa), 및 제 1 아일랜드 패턴(EDa)을 둘러싸는 제 2 아일래드 패턴(CEa)을 포함할 수 있다.The
제 1 아일랜드 패턴(EDa)은 댐 패턴(105)과 중첩되는 패시베이션층(101d) 상의 댐 패턴 영역(DPA) 상에 배치되어 댐 패턴(105)의 측면들과 상면을 둘러쌀 수 있다. 일 예에 따른 제 1 아일랜드 패턴(EDa)은 발광 소자(ED)와 함께 동일한 물질로 구현될 수 있다. 예를 들어, 제 1 아일랜드 패턴(EDa)은 댐 패턴(105)의 측면들과 상면을 둘러싸도록 댐 패턴 영역(DPA) 상의 패시베이션층(101d) 상에 형성된 후, 내측 패터닝부(IPP)와 외측 패터닝부(OPP)에 의해 발광 소자(ED)로부터 아일랜드 형태로 분리된 발광 소자 물질층(또는 발광 소자 패턴)일 수 있다. 다시 말하여, 제 1 아일랜드 패턴(EDa)은 내측 패터닝부(IPP)와 외측 패터닝부(OPP)를 형성하기 위한 레이저 패터닝 공정에 의해 제거되지 않고 댐 패턴(105)을 둘러싸도록 남아 있는 아일랜드 형태의 발광 소자 물질층일 수 있다. 이러한 제 1 아일랜드 패턴(EDa)은 댐 패턴(105)의 높이를 증가시킴으로써 봉지층(106)의 퍼짐 또는 넘침을 차단하는 댐 패턴(105)의 기능을 강화시킬 수 있다.The first island pattern EDa may be disposed on the dam pattern area DPA on the
제 2 아일랜드 패턴(CEa)은 제 1 아일랜드 패턴(EDa)을 둘러쌀 수 있다. 일 예에 따른 제 2 아일랜드 패턴(CEa)은 공통 전극(CE)과 함께 동일한 물질로 구현될 수 있다. 예를 들어, 제 2 아일랜드 패턴(CEa)은 제 1 아일랜드 패턴(EDa)의 발광 소자(ED)와 동일한 형태를 가지도록 형성된 후, 내측 패터닝부(IPP)와 외측 패터닝부(OPP)에 의해 공통 전극(CE)로부터 아일랜드 형태로 분리된 공통 전극 물질층(또는 공통 전극 패턴)일 수 있다. 다시 말하여, 제 2 아일랜드 패턴(CEa)은 내측 패터닝부(IPP)와 외측 패터닝부(OPP)를 형성하기 위한 레이저 패터닝 공정에 의해 제거되지 않고 댐 패턴(105)을 둘러싸도록 남아 있는 아일랜드 형태의 공통 전극 물질층일 수 있다. 이러한 제 2 아일랜드 패턴(CEa)은 댐 패턴(105)의 더욱 높이를 증가시킴으로써 봉지층(106)의 퍼짐 또는 넘침을 차단하는 댐 패턴(105)의 기능을 더욱 강화시킬 수 있다.The second island pattern CEa may surround the first island pattern Eda. The second island pattern CEa according to an example may be implemented with the same material together with the common electrode CE. For example, the second island pattern CEa is formed to have the same shape as the light emitting device ED of the first island pattern EDa, and then is common by the inner patterning part IPP and the outer patterning part OPP. It may be a common electrode material layer (or common electrode pattern) separated from the electrode CE in an island shape. In other words, the second island pattern CEa is not removed by the laser patterning process for forming the inner patterning part IPP and the outer patterning part OPP, but the island-shaped form remaining to surround the
제 1 아일랜드 패턴(EDa)과 제 2 아일랜드 패턴(CEa)은 내측 패터닝부(IPP)와 외측 패터닝부(OPP)를 형성하기 위한 레이저 패터닝 공정에 의해 동일한 형태를 가지도록 동시에 형성될 수 있다.The first island pattern EDa and the second island pattern CEa may be simultaneously formed to have the same shape by a laser patterning process for forming the inner patterning portion IPP and the outer patterning portion OPP.
부가적으로, 제 2 아일랜드 패턴(CEa)은 제 1 패드부(110)에 배치된 복수의 제 1 화소 공통 전원 패드 중 적어도 하나에 전기적으로 연결되도록 구현될 수 있다. 예를 들어, 제 2 아일랜드 패턴(CEa)은 제 1 패드부(110)에 나란한 일측변으로부터 복수의 제 1 화소 공통 전원 패드 중 적어도 하나 쪽으로 돌출되거나 적어도 하나의 돌출 패턴을 포함하고, 적어도 하나의 돌출 패턴을 통해서 복수의 제 1 화소 공통 전원 패드 중 적어도 하나와 전기적으로 연결될 수 있다. 선택적으로, 제 2 아일랜드 패턴(CEa)은 제 1 패드부(110)에 배치된 더미 패드 및 그라운드 스트랩을 통해 구동 회로부의 그라운드 소스에 전기적으로 연결되도록 구현될 수도 있다. 이러한 제 2 아일랜드 패턴(CEa)은 공통 전극(CE)과 동일한 금속 물질로 형성되기 때문에 외부로부터 화소(P)로 유입되는 정전기를 차단하는 정전기 차단 회로의 역할을 하거나 정전기를 구동 회로부로 방전시키는 정전기 방전 패스의 역할을 할 수 있다.Additionally, the second island pattern CEa may be implemented to be electrically connected to at least one of a plurality of first pixel common power pads disposed on the
본 예에 따른 표시 장치에서, 댐 패턴(105)은 도 22 및 도 23에 도시된 제 1 댐 패턴(105a) 및 제 2 댐 패턴(105b)을 포함할 수 있다. 이 경우, 레이저 패터닝부(또는 그루브 라인)(LPP)는 제 1 댐 패턴(105a)과 제 2 댐 패턴(105b)의 주변에 배치될 수 있다. 일 예로서, 레이저 패터닝부(LPP)는 제 1 댐 패턴(105a)의 내측과 제 2 댐 패턴(105b)의 외측에 배치될 수 있다. 예를 들어, 레이저 패터닝부(LPP)는 제 1 댐 패턴(105a)의 내측에 배치된 내측 패터닝부(IPP), 및 제 2 댐 패턴(105b)의 외측에 배치된 외측 패터닝부(OPP)를 포함할 수 있다.In the display device according to the present example, the
도 26은 도 4에 도시된 선 II-II'의 또 다른 단면도이며, 도 27은 도 26에 도시된 'B7' 부분의 확대도로서, 이는 도 1 내지 도 21에 도시된 표시 장치에서, 댐 패턴 주변에 트렌치 패턴부를 추가로 구성한 것이다. 도 26 및 도 27을 설명함에 있어서, 도 1 내지 도 21의 구성 요소와 동일하거나 대응되는 구성 요소에 대해서는 동일한 도면 부호를 부여하고, 그에 대한 중복 설명은 생략하거나 간략히 한다.FIG. 26 is another cross-sectional view of line II-II' shown in FIG. 4, and FIG. 27 is an enlarged view of a portion'B7' shown in FIG. 26, which is a dam in the display device shown in FIGS. The trench pattern is additionally configured around the pattern. In describing FIGS. 26 and 27, the same reference numerals are assigned to components that are the same as or corresponding to those of FIGS. 1 to 21, and redundant descriptions thereof will be omitted or simplified.
도 4, 도 26 및 도 27을 참조하면, 본 명세서에 따른 표시 장치(10)는 제 1 기판(100)의 댐 패턴(105) 주변에 배치된 트렌치 패턴부(TPP)를 포함할 수 있다.4, 26, and 27, the
트렌치 패턴부(TPP)는 제 1 기판(100)의 측면 방향에서의 수분 침투를 방지하여 측면 투습에 따른 발광 소자(ED)의 열화를 방지하도록 구현될 수 있다. 예를 들어, 트렌치 패턴부(TPP)는 댐 패턴(105)의 주변에서 발광 소자층(103)의 발광 소자(ED)를 단절(또는 단선)시킴으로써 측면 투습을 방지할 수 있다. 이에 따라, 트렌치 패턴부(TPP)는 발광 소자(ED)의 단절 영역 또는 단선 라인으로 정의될 수도 있다.The trench pattern portion TPP may be implemented to prevent moisture penetration in the side direction of the
발광 소자층(103)의 발광 소자(ED)는 각 화소(SP)의 발광 영역(EA)에 노출된 화소 전극(PE)과 뱅크(104)에 배치될뿐만 아니라 제 1 기판(100)의 제 1 면(100a) 상의 가장자리 부분에 노출된 패시베이션층(101d) 상에 배치될 수 있다. 이에 따라, 발광 소자(ED)는 제 1 기판(100)의 측면을 통한 투습에 의해 열화되거나 신뢰성이 저하될 수 있고, 이를 방지하기 위하여 트렌치 패턴부(TPP)는 댐 패턴(105)의 주변에서 발광 소자층(103)의 발광 소자(ED)를 단절(또는 단선)시킬 수 있도록 구현됨으로써 측면 투습에 따른 발광 소자(ED)의 신뢰성 저하를 방지하거나 최소화할 수 있다.The light-emitting element ED of the light-emitting
트렌치 패턴부(또는 단절 패턴부)(TPP)는 댐 패턴(105)의 주변에 배치되는 발광 소자(ED)를 단절(또는 단선)시키거나 발광 소자(ED)와 공통 전극(CE) 모두를 단절(또는 단선)시키기 위한 단절 구조(또는 단선 구조 또는 컷팅 구조)를 포함하도록 댐 패턴(105)의 주변에 구현될 수 있다. 일 예에 따른 단절 구조는 처마 구조(또는 클리프 구조)와 팁 구조(또는 돌출 팁 구조) 및 언더 컷 구조 중 적어도 하나를 포함할 수 있다. 이에 따라, 댐 패턴(105)의 주변에 배치되는 발광 소자(ED)와 공통 전극(CE)은 별도의 공정 없이, 트렌치 패턴부(TPP)의 단절 구조에 의해서 증착 공정 중에 단절(또는 단선)될 수 있다. 이러한 트렌치 패턴부(TPP)는 봉지층(106)에 의해 덮일 수 있다. 봉지층(106a)은 트렌치 패턴부(TPP)에서 회로층(101)의 최상면과 직접적으로 접촉됨으로써 단절된 발광 소자(ED)와 공통 전극(CE) 각각의 측면(또는 단절면)을 둘러쌀 수 있다. 예를 들어, 봉지층(106a)은 트렌치 패턴부(TPP)의 단절 구조에 의해 형성되는 단절 공간에 충진되어 트렌치 패턴부(TPP)를 밀봉하거나 완전히 둘러쌈으로써 단절된 발광 소자(ED)와 공통 전극(CE) 각각의 측면(또는 단절면)을 완전히 둘러싸거나 덮으며, 이를 통해 측면 투습을 원천적으로(또는 완벽하게) 방지할 수 있다.The trench pattern portion (or disconnection pattern portion) (TPP) disconnects (or disconnects) the light emitting element ED disposed around the
트렌치 패턴부(TPP)는 댐 패턴(105)의 주변에 배치되어 있는 패시베이션층(101d)에 구현될 수 있다. 예를 들어, 트렌치 패턴부(TPP)는 댐 패턴(105)의 주변에 배치되어 있는 패시베이션층(101d)의 패터닝에 의해 구현되는 단절 구조를 포함할 수 있다.The trench pattern portion TPP may be implemented in the
본 예에 따른 패시베이션층(101d)은 트렌치 패턴부(TPP)를 구현하기 위해 3층 구조를 포함할 수 있다.The
일 예에 따른 패시베이션층(101d)은 하부층(LL), 중간층(ML), 및 상부층(UL)을 포함할 수 있다.The
하부층(또는 하부 패시베이션층)(LL)은 구동 TFT를 포함하는 화소 회로를 덮도록 제 1 기판(100)의 제 1 면(100a) 상에 배치될 수 있다. 일 예에 따른 하부층(LL)은 제 1 두께를 가질 수 있다.The lower layer (or lower passivation layer) LL may be disposed on the
중간층(또는 중간 패시베이션층)(ML)은 하부층(LL) 상에 배치될 수 있다. 일 예에 따른 중간층(ML)은 제 1 두께와 상이한 제 2 두께를 가질 수 있다. 예를 들어, 중간층(ML)은 하부층(LL)의 제 1 두께보다 상대적으로 얇은 제 2 두께를 가질 수 있다.The intermediate layer (or intermediate passivation layer) ML may be disposed on the lower layer LL. The intermediate layer ML according to an example may have a second thickness different from the first thickness. For example, the intermediate layer ML may have a second thickness that is relatively thinner than the first thickness of the lower layer LL.
상부층(또는 상부 패시베이션층)(UL)은 중간층(ML) 상에 배치될 수 있다. 일 예에 따른 상부층(UL)은 제 2 두께와 상이한 제 3 두께를 가질 수 있다. 예를 들어, 상부층(UL)은 중간층(ML)의 제 2 두께보다 상대적으로 두껍고, 하부층(LL)의 제 1 두께와 동일하거나 상이한 제 3 두께를 가질 수 있다.The upper layer (or upper passivation layer) UL may be disposed on the intermediate layer ML. The upper layer UL according to an example may have a third thickness different from the second thickness. For example, the upper layer UL may be relatively thicker than the second thickness of the intermediate layer ML, and may have a third thickness equal to or different from the first thickness of the lower layer LL.
하부층(LL)과 중간층(ML) 및 상부층(UL) 각각은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 실리콘산질화막(SiON) 또는 이들의 다중층일 수 있으나, 반드시 이에 한정되는 것은 아니다.Each of the lower layer LL, the intermediate layer ML, and the upper layer UL may be a silicon oxide film (SiOx), a silicon nitride film (SiNx), a silicon oxynitride film (SiON), or a multilayer thereof, but is not limited thereto.
일 예로서, 하부층(LL)과 중간층(ML) 및 상부층(UL) 각각은 트렌치 패턴부(TPP)가 구현될 수 있도록 각기 다른 결정 결함(Dangling Bond)을 가지도록 구현될 수 있다. 하부층(LL)과 중간층(ML) 및 상부층(UL) 각각은 각기 다른 실리콘(Si)의 결정 결함을 가질 수 있다. 예를 들어, 중간층(ML)의 결정 결함은 하부층(LL)과 상부층(UL) 각각의 결정 결함보다 적고, 하부층(LL)의 결정 결함은 상부층(UL)의 결정 결함보다 적을 수 있다.As an example, each of the lower layer LL, the intermediate layer ML, and the upper layer UL may be implemented to have different crystalline defects (Dangling Bond) so that the trench pattern portion TPP may be implemented. Each of the lower layer LL, the intermediate layer ML, and the upper layer UL may have different silicon (Si) crystal defects. For example, crystal defects of the intermediate layer ML may be smaller than that of each of the lower layer LL and the upper layer UL, and crystal defects of the lower layer LL may be smaller than that of the upper layer UL.
다른 예로서, 하부층(LL)과 중간층(ML) 및 상부층(UL) 각각은 트렌치 패턴부(TPP)가 구현될 수 있도록 각기 다른 밀도를 가지도록 구현될 수 있다. 하부층(LL)과 중간층(ML) 및 상부층(UL) 각각은 각기 다른 실리콘(Si)의 밀도를 가질 수 있다. 예를 들어, 중간층(ML)의 실리콘(Si) 밀도는 하부층(LL)과 상부층(UL) 각각의 실리콘(Si) 밀도밀도보다 높고, 상부층(UL)의 실리콘(Si) 밀도는 하부층(LL)의 실리콘(Si) 밀도보다 낮을 수 있다. 이에 따라, 상부층(UL)은 포로스층(porous layer)일 수 있고, 중간층(ML)은 덴스층(dense layer)일 수 있다.As another example, each of the lower layer LL, the intermediate layer ML, and the upper layer UL may be implemented to have different densities so that the trench pattern portion TPP may be implemented. Each of the lower layer LL, the intermediate layer ML, and the upper layer UL may have different densities of silicon (Si). For example, the density of silicon (Si) of the intermediate layer (ML) is higher than that of each of the lower layer (LL) and the upper layer (UL), and the density of silicon (Si) of the upper layer (UL) is the lower layer (LL). It may be lower than the density of silicon (Si). Accordingly, the upper layer UL may be a porous layer, and the intermediate layer ML may be a density layer.
패시베이션층(101d)의 하부층(LL)과 중간층(ML) 및 상부층(UL) 각각은 각기 다른 결정 결함(또는 밀도)를 가짐으로써 트렌치 패턴부(TPP)의 형성을 위한 습식 에칭 공정시, 각기 다른 에칭 속도를 가질 수 있다. 예를 들어, 동일한 습식 에칭 시간을 기준으로, 상부층(UL)의 에칭 속도가 가장 빠르고, 중간층(ML)의 에칭 속도가 가장 느릴 수 있으며, 하부층(LL)의 에칭 속도는 상부층(UL)의 에칭 속도보다 느리고 중간층(ML)의 에칭 속도보다 빠를 수 있다.Each of the lower layer (LL), the intermediate layer (ML), and the upper layer (UL) of the
일 예에 따른 트렌치 패턴부(TPP)는 제 1 마진 영역(MA1) 중에서 댐 패턴(105)의 내측에 배치된 내측 트렌치 패턴부(TPPa)를 포함할 수 있다.The trench pattern portion TPP according to an example may include an inner trench pattern portion TPPa disposed inside the
내측 트렌치 패턴부(또는 제 1 트렌치 패턴부)(TPPa)는 댐 패턴(105)의 내측에 인접하도록 배치되고 댐 패턴(105)에 의해 둘러싸이도록 배치될 수 있다. 즉, 내측 트렌치 패턴부(TPPa)는 댐 패턴(105)에 의해 둘러싸이는 폐루프 형태를 가지면서 댐 패턴(105)과 최외곽 화소 영역(PA)의 발광 영역(EA) 사이에 구현될 수 있다. 예를 들어, 내측 트렌치 패턴부(TPPa)는 제 1 기판(100)의 가장자리 부분을 따라 폐루프 형태로 구현됨으로써 폐루프 형태를 갖는 댐 패턴(105)에 의해 둘러싸이도록 구현될 수 있다. 이러한 내측 트렌치 패턴부(TPPa)는 제 1 마진 영역(MA1) 상에 배치되어 있는 회로층(101)의 패시베이션층(101d)에 대한 습식 에칭 공정에 의해 패시베이션층(101d)에 구현되고, 이를 통해 발광 소자층(103)의 발광 소자(ED)를 단절(또는 단선)시키거나 발광 소자층(103)의 발광 소자(ED)와 공통 전극(CE) 모두를 단절(또는 단선)시킬 수 있다.The inner trench pattern portion (or first trench pattern portion) TPPa may be disposed to be adjacent to the inner side of the
일 예에 따른 내측 트렌치 패턴부(TPPa)의 폭(W1)은 댐 패턴(105)의 폭보다 넓을 수 있다. 예를 들어, 내측 트렌치 패턴부(TPPa)의 폭(W1)은 20~60 마이크로미터일 수 있으나, 반드시 이에 한정되지 않고, 제 1 마진 영역(MA1)의 폭에 의해 변경되거나 제 1 마진 영역(MA1)과 제 2 마진 영역(MA2)의 전체 폭에 의해 변경될 수 있다.The width W1 of the inner trench pattern portion TPPa according to an example may be wider than the width of the
일 예에 따른 내측 트렌치 패턴부(TPPa)는 적어도 2개의 제 1 트렌치 패턴(TP1), 및 적어도 하나의 제 1 트렌치 구조물(TS1)을 포함할 수 있다.The inner trench pattern portion TPPa according to an example may include at least two first trench patterns TP1 and at least one first trench structure TS1.
적어도 2개의 제 1 트렌치 패턴(TP1)은 댐 패턴(105)의 내측에 인접한 회로층(101)의 패시베이션층(101d)에 구현될 수 있다. 예를 들어, 적어도 2개의 제 1 트렌치 패턴(TP1)은 회로층(101)의 패시베이션층(101d)에 대한 습식 에칭 공정에 의해 패시베이션층(101d)에 형성되거나 배치될 수 있다.The at least two first trench patterns TP1 may be implemented in the
일 예에 따른 적어도 2개의 제 1 트렌치 패턴(TP1) 각각은 제 1 홀 패턴(TPa), 제 2 홀 패턴(TPb), 및 홈 패턴(TPc)을 포함할 수 있다.Each of the at least two first trench patterns TP1 according to an example may include a first hole pattern TPa, a second hole pattern TPb, and a groove pattern TPc.
제 1 홀 패턴(TPa)은 패시베이션층(101d)의 상부층(UL)에 구현될 수 있다. 일 예에 따른 제 1 홀 패턴(TPa)은 습식 에칭 공정에 의해 패시베이션층(101d)의 상부층(UL)을 관통하여 형성될 수 있다. 예를 들어, 제 1 방향(X)을 따라 자른 제 1 홀 패턴(TPa)의 단면은 윗변이 아랫변보다 넓은 사다리꼴 형태 또는 역사다리꼴 형태를 가질 수 있다.The first hole pattern TPa may be implemented in the upper layer UL of the
제 2 홀 패턴(TPb)은 제 1 기판(100)의 두께 방향(Z)을 따라 제 1 홀 패턴(TPa)과 연통되도록 패시베이션층(101d)의 중간층(ML)에 구현될 수 있다. 일 예에 따른 제 2 홀 패턴(TPb)은 습식 에칭 공정에 의해 패시베이션층(101d)의 중간층(ML)을 관통하여 형성될 수 있다. 예를 들어, 제 1 방향(X)을 따라 자른 제 2 홀 패턴(TPb)은 사각 형태 또는 직사각 형태를 가질 수 있다.The second hole pattern TPb may be implemented in the intermediate layer ML of the
제 2 홀 패턴(TPb)의 크기는 제 1 홀 패턴(TPa)의 하부면보다 작을 수 있다. 예를 들어, 제 1 방향(X)을 기준으로, 제 2 홀 패턴(TPb)의 폭은 제 1 홀 패턴(TPa)의 하부면의 폭보다 좁을 수 있다.The size of the second hole pattern TPb may be smaller than the lower surface of the first hole pattern TPa. For example, based on the first direction X, the width of the second hole pattern TPb may be narrower than the width of the lower surface of the first hole pattern TPa.
홈 패턴(TPc)은 제 1 기판(100)의 두께 방향(Z)을 따라 제 2 홀 패턴(TPb)과 연통되도록 패시베이션층(101d)의 하부층(LL)에 구현될 수 있다. 일 예에 따른 홈 패턴(TPc)은 습식 에칭 공정에 의해 패시베이션층(101d)의 하부층(LL)을 관통하도록 층간 절연막(101c) 상에 형성될 수 있다. 예를 들어, 제 1 방향(X)을 따라 자른 홈 패턴(TPc)의 단면은 윗변이 아랫변보다 넓은 사다리꼴 형태 또는 역사다리꼴 형태를 가질 수 있다.The groove pattern TPc may be implemented in the lower layer LL of the
홈 패턴(TPc)의 상부면은 제 2 홀 패턴(TPb)의 크기보다 넓은 크기를 가질 수 있으며, 홈 패턴(TPc)의 상부면 중심부는 제 2 홀 패턴(TPb)의 중심부에 위치할 수 있다. 이에 따라, 제 2 홀 패턴(TPb)은 제 1 홀 패턴(TPa)과 홈 패턴(TPc) 각각에 비하여 제 1 트렌치 패턴(TP1)의 중심부 쪽으로 돌출됨으로써 제 1 트렌치 패턴(TP1)의 내부 중간 높이에 배치되는 돌출 팁(또는 단절 팁)을 구현할 수 있다. 이에 따라, 제 1 트렌치 패턴(TP1)은 제 2 홀 패턴(TPb)에 의한 돌출 팁을 통해 발광 소자층(103)의 발광 소자(ED)를 단절(또는 단선)시키거나 발광 소자층(103)의 발광 소자(ED)와 공통 전극(CE) 모두를 단절(또는 단선)시킬 수 있다.The upper surface of the groove pattern TPc may have a size larger than the size of the second hole pattern TPb, and the center of the upper surface of the groove pattern TPc may be located at the center of the second hole pattern TPb. . Accordingly, the second hole pattern TPb protrudes toward the central portion of the first trench pattern TP1 compared to each of the first hole pattern TPa and the groove pattern TPc, thereby forming an inner intermediate height of the first trench pattern TP1. It is possible to implement a protruding tip (or a cut-off tip) disposed on. Accordingly, the first trench pattern TP1 disconnects (or disconnects) the light-emitting element ED of the light-emitting
적어도 하나의 제 1 트렌치 구조물(또는 제 1 트렌치 구조물)(TS1)은 적어도 2개의 제 1 트렌치 패턴(TP1) 사이에 배치되어 있는 회로층(101)의 패시베이션층(101d)에 구현될 수 있다. 즉, 적어도 하나의 제 1 트렌치 구조물(TS1)은 2개의 제 1 트렌치 패턴(TP1)에 의해서 패시베이션층(101d)에 형성되거나 배치될 수 있다.At least one first trench structure (or first trench structure) TS1 may be implemented in the
일 예에 따른 적어도 하나의 제 1 트렌치 구조물(TS1)은 하부 트렌치 구조물(TSa), 중간 트렌치 구조물(TSb), 및 상부 트렌치 구조물(TSc)을 포함할 수 있다.At least one first trench structure TS1 according to an example may include a lower trench structure TSa, a middle trench structure TSb, and an upper trench structure TSc.
하부 트렌치 구조물(TSa)은 패시베이션층(101d)의 하부층(LL)에 구현될 수 있다. 하부 트렌치 구조물(TSa)은 제 1 트렌치 패턴(TP1)의 홈 패턴(TPc)에 의해서 구현될 수 있다. 예를 들어, 하부 트렌치 구조물(TSa)은 제 1 마진 영역(MA1) 상에 배치되어 있는 패시베이션층(101d)의 하부층(LL)에 제 1 트렌치 패턴(TP1)의 홈 패턴(TPc)을 형성하는 습식 에칭 공정에서 제거되지 않고 남아 있는 패시베이션층(101d)의 하부층(LL)에 의해 형성되거나 배치될 수 있다.The lower trench structure TSa may be implemented in the lower layer LL of the
일 예에 따른 하부 트렌치 구조물(TSa)의 측면은 경사진 구조 또는 정테이퍼 구조로 구현될 수 있다. 예를 들어, 제 1 방향(X)을 따라 자른 하부 트렌치 구조물(TSa)의 단면은 윗변이 아랫변보다 좁은 사다리꼴 형태를 가질 수 있다.The side surface of the lower trench structure TSa according to an example may be implemented as an inclined structure or a straight tapered structure. For example, the cross section of the lower trench structure TSa cut along the first direction X may have a trapezoidal shape with an upper side narrower than a lower side.
중간 트렌치 구조물(TSb)은 패시베이션층(101d)의 중간층(ML)에 구현될 수 있다. 중간 트렌치 구조물(TSb)은 제 1 트렌치 패턴(TP1)의 제 2 홀 패턴(TPb)에 의해서 구현될 수 있다. 예를 들어, 중간 트렌치 구조물(TSb)은 제 1 마진 영역(MA1) 상에 배치되어 있는 패시베이션층(101d)의 중간층(ML)에 제 1 트렌치 패턴(TP1)의 제 2 홀 패턴(TPb)을 형성하는 습식 에칭 공정에서 제거되지 않고 남아 있는 패시베이션층(101d)의 중간층(ML)에 의해 형성되거나 배치될 수 있다.The intermediate trench structure TSb may be implemented in the intermediate layer ML of the
일 예에 따른 중간 트렌치 구조물(TSb)은 판 형태를 가질 수 있다. 중간 트렌치 구조물(TSb)은 하부 트렌치 구조물(TSa)보다 넓은 폭을 가짐으로써 하부 트렌치 구조물(TSa)의 하부면을 덮을 수 있다. 이러한 중간 트렌치 구조물(TSb)은 제 1 방향(X)과 나란하도록 제 1 트렌치 패턴(TP1) 내부 쪽으로 돌출됨으로써 제 1 트렌치 패턴(TP1)의 내부 중간 높이에 배치되는 돌출 팁(또는 단절 팁)을 구현할 수 있다. 예를 들어, 중간 트렌치 구조물(TSb)은 제 1 방향(X)을 기준으로, 하부 트렌치 구조물(TSa)보다 상대적으로 넓은 폭을 가짐으로써 하부 트렌치 구조물(TSa)의 측면으로부터 제 1 트렌치 패턴(TP1) 내부로 돌출될 수 있다. 중간 트렌치 구조물(TSb)의 돌출 팁은 제 1 기판(100)의 두께 방향(Z)을 기준으로, 하부 트렌치 구조물(TSa)을 사이에 두고 층간 절연막(101c)으로부터 이격될 수 있다. 이러한 중간 트렌치 구조물(TSb)의 돌출 팁은 발광 소자층(103)의 발광 소자(ED)를 단절(또는 단선)시키기 위해 구현될 수 있다.The intermediate trench structure TSb according to an example may have a plate shape. The intermediate trench structure TSb may have a wider width than the lower trench structure TSa, and thus may cover the lower surface of the lower trench structure TSa. The intermediate trench structure TSb protrudes toward the inside of the first trench pattern TP1 so as to be parallel to the first direction X, thereby forming a protruding tip (or disconnection tip) disposed at an inner intermediate height of the first trench pattern TP1. Can be implemented. For example, the middle trench structure TSb has a relatively wider width than the lower trench structure TSa with respect to the first direction X, so that the first trench pattern TP1 is formed from the side surface of the lower trench structure TSa. ) It can protrude inside. The protruding tip of the intermediate trench structure TSb may be spaced apart from the interlayer insulating
하부 트렌치 구조물(TSa)의 측면은 중간 트렌치 구조물(TSb)에 대하여 언더 컷(under cut) 구조를 가질 수 있다. 예를 들어, 하부 트렌치 구조물(TSa)과 중간 트렌치 구조물(TSb) 사이의 경계부 또는 하부 트렌치 구조물(TSa)의 상부 측면은 중간 트렌치 구조물(TSb)에 대하여 언더 컷될 수 있다. 중간 트렌치 구조물(TSb)은 하부 트렌치 구조물(TSa)의 언더 컷 구조에 의해서 하부 트렌치 구조물(TSa)의 측면에 비하여 제 1 트렌치 패턴(TP1)의 중심부 쪽으로 돌출됨으로써 하부 트렌치 구조물(TSa)의 하부면을 덮을 수 있다. 이에 따라, 중간 트렌치 구조물(TSb)은 하부 트렌치 구조물(TSa)에 대해 처마 구조를 가질 수 있다.A side surface of the lower trench structure TSa may have an under cut structure with respect to the middle trench structure TSb. For example, the boundary between the lower trench structure TSa and the middle trench structure TSb or the upper side of the lower trench structure TSa may be undercut with respect to the middle trench structure TSb. The middle trench structure TSb protrudes toward the center of the first trench pattern TP1 compared to the side surface of the lower trench structure TSa due to the undercut structure of the lower trench structure TSa. Can cover. Accordingly, the intermediate trench structure TSb may have an eave structure with respect to the lower trench structure TSa.
하부 트렌치 구조물(TSa)의 측면은 중간 트렌치 구조물(TSb)에 의해 덮임에 따라 중간 트렌치 구조물(TSb)에 대해 언더 컷 영역으로 정의될 수 있다. 하부 트렌치 구조물(TSa)의 측면과 중간 트렌치 구조물(TSb)의 후면 사이에 배치되는 언더 컷 영역(또는 언더 컷 구조)은 발광 소자층(103)의 발광 소자(ED)와 공통 전극(CE)을 단절(또는 단선)시키기 위해 구현될 수 있다.As the side surface of the lower trench structure TSa is covered by the middle trench structure TSb, it may be defined as an undercut area with respect to the middle trench structure TSb. The under-cut region (or under-cut structure) disposed between the side surface of the lower trench structure TSa and the rear surface of the middle trench structure TSb connects the light-emitting element ED and the common electrode CE of the light-emitting
상부 트렌치 구조물(TSc)은 패시베이션층(101d)의 상부층(UL)에 구현될 수 있다. 상부 트렌치 구조물(TSc)은 제 1 트렌치 패턴(TP1)의 제 1 홀 패턴(TPa)에 의해서 구현될 수 있다. 예를 들어, 상부 트렌치 구조물(TSc)은 제 1 마진 영역(MA1) 상에 배치되어 있는 패시베이션층(101d)의 상부층(UL)에 제 1 트렌치 패턴(TP1)의 제 1 홀 패턴(TPa)을 형성하는 습식 에칭 공정에서 제거되지 않고 남아 있는 패시베이션층(101d)의 상부층(UL)에 의해 형성되거나 배치될 수 있다.The upper trench structure TSc may be implemented in the upper layer UL of the
일 예에 따른 상부 트렌치 구조물(TSc)의 측면은 경사진 구조 또는 정테이퍼 구조로 구현될 수 있다. 예를 들어, 제 1 방향(X)을 따라 자른 상부 트렌치 구조물(TSc)의 단면은 윗변이 아랫변보다 좁은 사다리꼴 형태를 가질 수 있다.The side surface of the upper trench structure TSc according to an example may be implemented as an inclined structure or a straight tapered structure. For example, the cross-section of the upper trench structure TSc cut along the first direction X may have a trapezoidal shape with an upper side narrower than a lower side.
일 예에 따른 내측 트렌치 패턴부(TPPa)는 적어도 하나의 제 1 뱅크 구조물(BS1)을 더 포함할 수 있다.The inner trench pattern portion TPPa according to an example may further include at least one first bank structure BS1.
적어도 하나의 제 1 뱅크 구조물(BS1)은 적어도 하나의 제 1 트렌치 구조물(TS1) 상에 구현될 수 있다. 적어도 하나의 제 1 뱅크 구조물(BS1)은 적어도 하나의 제 1 트렌치 구조물(TS1)의 상부 트렌치 구조물(TSc) 상에 형성되거나 배치될 수 있다. 적어도 하나의 제 1 뱅크 구조물(BS1)은 뱅크(105)와 함께 동일한 물질로 구현될 수 있다. 또한, 적어도 하나의 제 1 뱅크 구조물(BS1)은 뱅크(105)와 동일한 높이(또는 두께)로 구현될 수 있다.At least one first bank structure BS1 may be implemented on at least one first trench structure TS1. The at least one first bank structure BS1 may be formed or disposed on the upper trench structure TSc of the at least one first trench structure TS1. At least one first bank structure BS1 may be implemented with the same material as the
적어도 하나의 제 1 트렌치 구조물(TS1)에서, 상부 트렌치 구조물(TSc)의 측면은 제 1 뱅크 구조물(BS1)에 대하여 언더 컷 구조를 가질 수 있다. 예를 들어, 제 1 뱅크 구조물(BS1)과 상부 트렌치 구조물(TSc) 사이의 경계부 또는 상부 트렌치 구조물(TSc)의 상부 측면은 제 1 뱅크 구조물(BS1)에 대하여 언더 컷될 수 있다. 제 1 뱅크 구조물(BS1)은 상부 트렌치 구조물(TSc)의 언더 컷 구조에 의해서 상부 트렌치 구조물(TSc)의 측면에 비하여 제 1 트렌치 패턴(TP1)의 중심부 쪽으로 돌출됨으로써 상부 트렌치 구조물(TSc)의 하부면을 덮을 수 있다. 이에 따라, 제 1 뱅크 구조물(BS1)은 제 1 트렌치 구조물(TS1)에 대해 처마 구조를 가질 수 있다. 예를 들면, 제 1 뱅크 구조물(BS1)은 제 1 처마 구조물로 정의될 수도 있다.In the at least one first trench structure TS1, a side surface of the upper trench structure TSc may have an undercut structure with respect to the first bank structure BS1. For example, a boundary between the first bank structure BS1 and the upper trench structure TSc or an upper side surface of the upper trench structure TSc may be undercut with respect to the first bank structure BS1. The first bank structure BS1 protrudes toward the center of the first trench pattern TP1 compared to the side surface of the upper trench structure TSc due to the undercut structure of the upper trench structure TSc. Cotton can be covered. Accordingly, the first bank structure BS1 may have an eave structure with respect to the first trench structure TS1. For example, the first bank structure BS1 may be defined as a first eave structure.
적어도 하나의 제 1 트렌치 구조물(TS1)에서, 상부 트렌치 구조물(TSc)의 측면은 제 1 뱅크 구조물(BS1)에 의해 덮임에 따라 제 1 뱅크 구조물(BS1)에 대해 언더 컷 영역으로 정의될 수 있다. 상부 트렌치 구조물(TSc)의 측면과 제 1 뱅크 구조물(BS1)의 후면 사이에 배치되는 언더 컷 영역(또는 언더 컷 구조)은 발광 소자층(103)의 발광 소자(ED)와 공통 전극(CE)을 단절(또는 단선)시키기 위해 구현될 수 있다.In the at least one first trench structure TS1, a side surface of the upper trench structure TSc may be defined as an undercut region with respect to the first bank structure BS1 as it is covered by the first bank structure BS1. . The under-cut region (or under-cut structure) disposed between the side surface of the upper trench structure TSc and the rear surface of the first bank structure BS1 is the light-emitting element ED and the common electrode CE of the light-emitting
일 예에 따른 내측 트렌치 패턴부(TPPa)는 복수의 제 1 트렌치 구조물(TS1)을 포함할 수 있다.The inner trench pattern portion TPPa according to an example may include a plurality of first trench structures TS1.
복수의 제 1 트렌치 구조물(TS1) 각각에서, 인접한 중간 트렌치 구조물(TSb) 사이의 폭(또는 간격)(W2)은 발광 소자층(103)의 발광 소자(ED)와 공통 전극(CE)을 단절(또는 단선)시키기 위하여, 발광 소자층(103)의 발광 소자(ED)와 공통 전극(CE)의 전체 두께보다 클 수 있다. 즉, 인접한 중간 트렌치 구조물(TSb) 사이의 폭(또는 간격)(W2)이 발광 소자(ED)와 공통 전극(CE)의 전체 두께보다 작을 때, 인접한 중간 트렌치 구조물(TSb) 각각의 돌출 팁에 배치되는 공통 전극(CE)은 전기적으로 서로 연결되고, 이로 인하여 공통 전극(CE)은 중간 트렌치 구조물(TSb) 또는 제 1 트렌치 패턴(TP1)에 의해 단절(또는 단선)될 수 없다. 반면, 인접한 중간 트렌치 구조물(TSb) 사이의 폭(또는 간격)(W2)이 발광 소자(ED)와 공통 전극(CE)의 전체 두께보다 클 때에는 인접한 중간 트렌치 구조물(TSb) 각각의 돌출 팁에 배치되는 공통 전극(CE)은 중간 트렌치 구조물(TSb) 또는 제 1 트렌치 패턴(TP1)에 의해 단절(또는 단선)될 수 있다.In each of the plurality of first trench structures TS1, the width (or gap) W2 between adjacent intermediate trench structures TSb disconnects the light emitting device ED and the common electrode CE of the light emitting
복수의 제 1 트렌치 구조물(TS1) 각각에서, 하부 트렌치 구조물(TSa)의 높이는 발광 소자(ED)와 공통 전극(CE)의 전체 두께보다 클 수 있다. 즉, 하부 트렌치 구조물(TSa)의 높이가 발광 소자(ED)와 공통 전극(CE)의 전체 두께보다 작을 때, 인접한 중간 트렌치 구조물(TSb) 각각의 돌출 팁에 배치되는 공통 전극(CE)과 제 1 트렌치 패턴(TP1)의 바닥면에 배치되는 공통 전극(CE)은 전기적으로 서로 연결되고, 이로 인하여 공통 전극(CE)은 중간 트렌치 구조물(TSb) 또는 제 1 트렌치 패턴(TP1)에 의해 단절(또는 단선)될 수 없다. 반면, 하부 트렌치 구조물(TSa)의 높이가 발광 소자(ED)와 공통 전극(CE)의 전체 두께보다 클 때에는 인접한 중간 트렌치 구조물(TSb) 각각의 돌출 팁에 배치되는 공통 전극(CE)과 제 1 트렌치 패턴(TP1)의 바닥면에 배치되는 공통 전극(CE)은 중간 트렌치 구조물(TSb) 또는 제 1 트렌치 패턴(TP1)에 의해 단절(또는 단선)될 수 있다.In each of the plurality of first trench structures TS1, the height of the lower trench structure TSa may be greater than the total thickness of the light emitting device ED and the common electrode CE. That is, when the height of the lower trench structure TSa is less than the total thickness of the light emitting device ED and the common electrode CE, the common electrode CE and the second electrode disposed at the protruding tips of the adjacent intermediate
또한, 복수의 제 1 트렌치 구조물(TS1) 각각에서, 상부 트렌치 구조물(TSc)의 높이는 하부 트렌치 구조물(TSa)과 마찬가지로 발광 소자(ED)와 공통 전극(CE)의 단절(또는 단선)을 위하여, 발광 소자(ED)와 공통 전극(CE)의 전체 두께보다 클 수 있다.In addition, in each of the plurality of first trench structures TS1, the height of the upper trench structure TSc is similar to the lower trench structure TSa, for disconnection (or disconnection) between the light emitting device ED and the common electrode CE, It may be larger than the total thickness of the light emitting element ED and the common electrode CE.
이와 같은, 내측 트렌치 패턴부(TPPa)는 적어도 하나의 제 1 트렌치 구조물(TS1)에 구현된 돌출 팁을 포함함으로써 발광 소자층(103)의 발광 소자(ED)를 단절(또는 단선)시킬 수 있다. 또한, 내측 트렌치 패턴부(TPPa)는 적어도 하나의 제 1 트렌치 구조물(TS1)에 구현된 언더 컷 영역(또는 언더 컷 구조) 또는 처마 구조를 포함함으로써 발광 소자층(103)의 발광 소자(ED)와 공통 전극(CE)을 단절(또는 단선)시킬 수 있다. 그리고, 내측 트렌치 패턴부(TPPa)는 제 1 뱅크 구조물(BS1)에 구현된 처마 구조를 더 포함함으로써 발광 소자층(103)의 발광 소자(ED)와 공통 전극(CE)을 추가로 단절(또는 단선)시킬 수 있다.As such, the inner trench pattern portion TPPa includes a protruding tip implemented in at least one first trench structure TS1 to cut off (or disconnect) the light emitting element ED of the light emitting
일 예에 따른 트렌치 패턴부(TPP)는 제 2 마진 영역(MA1) 중에서 댐 패턴(105)의 외측에 배치된 외측 트렌치 패턴부(TPPb)를 더 포함할 수 있다.The trench pattern portion TPP according to an example may further include an outer trench pattern portion TPPb disposed outside the
외측 트렌치 패턴부(또는 제 2 트렌치 패턴부)(TPPb)는 댐 패턴(105)의 외측에 인접하도록 배치되고 댐 패턴(105)을 둘러싸도록 배치될 수 있다. 즉, 외측 트렌치 패턴부(TPPb)는 댐 패턴(105)을 둘러싸는 폐루프 형태를 가지면서 댐 패턴(105)과 제 1 기판(100)의 외측면(OS) 사이에 구현될 수 있다. 예를 들어, 외측 트렌치 패턴부(TPPb)는 제 1 기판(100)의 가장자리 부분을 따라 폐루프 형태로 구현됨으로써 폐루프 형태를 갖는 댐 패턴(105)을 둘러싸도록 구현될 수 있다. 이러한 외측 트렌치 패턴부(TPPb)은 제 2 마진 영역(MA2) 상에 배치되어 있는 회로층(101)의 패시베이션층(101d)에 대한 습식 에칭 공정에 의해 패시베이션층(101d)에 구현되고, 이를 통해 발광 소자층(103)의 발광 소자(ED)를 단절(또는 단선)시키거나 발광 소자층(103)의 발광 소자(ED)와 공통 전극(CE) 모두를 단절(또는 단선)시킬 수 있다.The outer trench pattern portion (or the second trench pattern portion) TPPb may be disposed adjacent to the outside of the
일 예에 따른 외측 트렌치 패턴부(TPPb)는 적어도 2개의 제 2 트렌치 패턴(TP2), 및 적어도 하나의 제 2 트렌치 구조물(TS2)을 포함할 수 있다.The outer trench pattern portion TPPb according to an example may include at least two second trench patterns TP2 and at least one second trench structure TS2.
적어도 2개의 제 2 트렌치 패턴(TP2)은 댐 패턴(105)의 외측에 인접하도록 배치되는 것을 제외하고는 내측 트렌치 패턴부(TPPa)의 적어도 2개의 제 1 트렌치 패턴(TP1)과 동일하게 구현된 제 1 홀 패턴(TPa)과 제 2 홀 패턴(TPb) 및 홈 패턴(TPc)을 포함하므로, 이에 대한 중복 설명은 생략한다.Except that the at least two second trench patterns TP2 are disposed to be adjacent to the outer side of the
적어도 하나의 제 2 트렌치 구조물(TS2)은 적어도 2개의 제 2 트렌치 패턴(TP2)에 의해 구현되는 것을 제외하고는, 내측 트렌치 패턴부(TPPa)의 적어도 하나의 제 1 트렌치 구조물(TS1)과 동일하게 구현된 하부 트렌치 구조물(TSa)과 중간 트렌치 구조물(TSb) 및 상부 트렌치 구조물(TSc)을 포함하므로, 이에 대한 중복 설명은 생략한다. 이러한 적어도 하나의 제 2 트렌치 구조물(TS2)은 중간 트렌치 구조물(TSb)에 구현된 돌출 팁, 하부 트렌치 구조물(TSa)의 측면과 중간 트렌치 구조물(TSb)의 후면 사이에 구현된 언더 컷 영역(또는 언더 컷 구조), 및 중간 트렌치 구조물(TSb)의 처마 구조를 포함할 수 있다.The at least one second trench structure TS2 is the same as the at least one first trench structure TS1 of the inner trench pattern portion TPPa, except that the at least one second trench structure TS2 is implemented by at least two second trench patterns TP2. Since the lower trench structure TSa, the middle trench structure TSb, and the upper trench structure TSc are implemented in such a way, a redundant description thereof will be omitted. The at least one second trench structure TS2 has a protruding tip implemented in the middle trench structure TSb, an undercut area implemented between the side surface of the lower trench structure TSa and the rear surface of the middle trench structure TSb (or An undercut structure), and an eave structure of the intermediate trench structure TSb.
일 예에 따른 외측 트렌치 패턴부(TPPb)는 적어도 하나의 제 2 뱅크 구조물(BS2)을 더 포함할 수 있다.The outer trench pattern portion TPPb according to an example may further include at least one second bank structure BS2.
적어도 하나의 제 2 뱅크 구조물(BS2)은 적어도 하나의 제 2 트렌치 구조물(TS2) 상에 구현되는 것을 제외하고는, 내측 트렌치 패턴부(TPPa)의 적어도 하나의 제 1 뱅크 구조물(BS1)과 동일하게 구현되므로, 이에 대한 중복 설명은 생략한다. 이러한 적어도 하나의 제 2 뱅크 구조물(BS2)은 제 2 트렌치 구조물(TS2)에 대해 구현된 처마 구조를 포함할 수 있다. 예를 들면, 제 2 뱅크 구조물(BS2)은 제 2 처마 구조물로 정의될 수도 있다.The at least one second bank structure BS2 is identical to the at least one first bank structure BS1 of the inner trench pattern portion TPPa, except that the at least one second bank structure BS2 is implemented on the at least one second trench structure TS2. Since it is implemented, duplicate descriptions thereof will be omitted. The at least one second bank structure BS2 may include an eave structure implemented for the second trench structure TS2. For example, the second bank structure BS2 may be defined as a second eave structure.
이와 같은, 외측 트렌치 패턴부(TPPb)는 적어도 하나의 제 2 트렌치 구조물(TS2)에 구현된 돌출 팁을 포함함으로써 발광 소자층(103)의 발광 소자(ED)를 단절(또는 단선)시킬 수 있다. 또한, 외측 트렌치 패턴부(TPPb)는 적어도 하나의 제 2 트렌치 구조물(TS2)에 구현된 언더 컷 영역(또는 언더 컷 구조) 또는 처마 구조를 포함함으로써 발광 소자층(103)의 발광 소자(ED)와 공통 전극(CE)을 단절(또는 단선)시킬 수 있다. 그리고, 외측 트렌치 패턴부(TPPb)는 제 2 뱅크 구조물(BS2)에 구현된 처마 구조를 더 포함함으로써 발광 소자층(103)의 발광 소자(ED)와 공통 전극(CE)을 추가로 단절(또는 단선)시킬 수 있다.As such, the outer trench pattern portion TPPb includes a protruding tip implemented in at least one second trench structure TS2, so that the light emitting element ED of the light emitting
본 예에 따른 트렌치 패턴부(TPP)는 뱅크(105)에 대한 패터닝 공정에 의해 구현될 수 있다.The trench pattern portion TTP according to the present example may be implemented by a patterning process for the
일 예에 따른 트렌치 패턴부(TPP)는 내측 트렌치 패턴부(TPPa)의 적어도 하나의 제 1 트렌치 구조물(TS1)과 외측 트렌치 패턴부(TPPb)의 적어도 하나의 제 2 트렌치 구조물(TS2) 각각이 구현될 패시베이션층(101d)을 덮는 뱅크 물질 상에 배치된 마스크 패턴을 이용한 습식 에칭 공정에 의해 구현될 수 있다.Each of the at least one first trench structure TS1 of the inner trench pattern portion TPPa and the at least one second trench structure TS2 of the outer trench pattern portion TPPb according to an example It may be implemented by a wet etching process using a mask pattern disposed on the bank material covering the
내측 트렌치 패턴부(TPPa)의 적어도 하나의 제 1 뱅크 구조물(BS1)과 외측 트렌치 패턴부(TPPb)의 적어도 하나의 제 2 뱅크 구조물(BS2) 각각은 습식 에칭 공정에 의해 제거되는 뱅크 물질에 의해 구현될 수 있다.Each of the at least one first bank structure BS1 of the inner trench pattern portion TPPa and the at least one second bank structure BS2 of the outer trench pattern portion TPPb is removed by a bank material that is removed by a wet etching process. Can be implemented.
그리고, 내측 트렌치 패턴부(TPPa)의 적어도 하나의 제 1 트렌치 구조물(TS1)과 외측 트렌치 패턴부(TPPb)의 적어도 하나의 제 2 트렌치 구조물(TS2) 각각은 습식 에칭 공정에 의해 선택적으로 제거되는 패시베이션층(101d)에 의해 구현될 수 있다.In addition, each of the at least one first trench structure TS1 of the inner trench pattern portion TPPa and the at least one second trench structure TS2 of the outer trench pattern portion TPPb are selectively removed by a wet etching process. It may be implemented by the
패시베이션층(101d)의 하부층(LL)과 중간층(ML) 및 상부층(UL) 각각은 각기 다른 결정 결함(또는 밀도)을 가지므로, 동일한 습식 에칭 시간에 대해 각기 다른 에칭 속도를 가질 수 있다. 이러한 패시베이션층(101d)에 대해 습식 에칭 공정을 진행하면, 상부층(UL)은 가장 에칭 속도에 따라 뱅크 구조물(BS1, BS2)에 대해 언더 컷 구조를 가지도록 패터닝될 수 있고, 하부층(LL)은 중간층(ML)보다 빠른 에칭 속도를 가지므로, 중간층(ML)에 대해 언더 컷 구조를 가지도록 패터닝될 수 있으며, 중간층(ML)은 상부층(UL)과 중간층(ML) 보다 느린 에칭 속도를 가지므로, 하부층(LL)의 언더 컷 구조에 의해 돌출될 수 있다.Since each of the lower layer LL, the intermediate layer ML, and the upper layer UL of the
예를 들어, 제 1 기판(100)의 제 1 및 제 2 마진 영역(MA1, MA2) 상에 적층되어 있는 패시베이션층(101d)과 뱅크 물질에 대해 습식 에칭 공정을 진행하면, 에칭되지 않는 뱅크 물질에 의해 뱅크 구조물(BS1, BS2)이 구현되고, 에칭되지 않는 패시베이션층(101d)의 하부층(LL)과 중간층(ML) 및 상부층(UL)에 의해서 하부 트렌치 구조물(TSa)과 중간 트렌치 구조물(TSb) 및 상부 트렌치 구조물(TSc)을 포함하는 트렌치 구조물(TS1, TS2)이 구현될 수 있다. 이때, 패시베이션층(101d)의 하부층(LL)과 중간층(ML) 및 상부층(UL) 각각의 각기 다른 에칭 속도에 따라 트렌치 구조물(TS1, TS2)의 상부 트렌치 구조물(TSc)과 하부 트렌치 구조물(TSa) 각각에 언더 컷 구조가 구현되며, 트렌치 구조물(TS1, TS2)의 중간 트렌치 구조물(TSb)에 돌출 팁이 구현될 수 있다.For example, when a wet etching process is performed on the
선택적으로, 일 예에 따른 트렌치 패턴부(TPP)에서, 내측 트렌치 패턴부(TPPa)와 외측 트렌치 패턴부(TPPb) 각각은 트렌치 구조물(TS1, TS2)과 뱅크 구조물(BS1, BS2) 사이에 개재된 더미 화소 전극 패턴을 더 포함할 수 있다. 더미 화소 전극 패턴은 화소(P)의 발광 영역(EA)에 배치된 화소 전극(PE)과 함게 동일한 물질로 구현될 수 있다. 즉, 더미 화소 전극 패턴은 화소 전극 물질의 패터닝 공정시 제거되지 않고 트렌치 구조물(TS1, TS2)이 구현될 패시베이션층(101d) 상에 아일랜드 형태로 잔존함으로써 트렌치 구조물(TS1, TS2)과 뱅크 구조물(BS1, BS2) 사이에 개재될 수 있다.Optionally, in the trench pattern portion (TPP) according to an example, each of the inner trench pattern portion (TPPa) and the outer trench pattern portion (TPPb) is interposed between the trench structures TS1 and TS2 and the bank structures BS1 and BS2. The dummy pixel electrode pattern may be further included. The dummy pixel electrode pattern may be formed of the same material as the pixel electrode PE disposed in the emission area EA of the pixel P. That is, the dummy pixel electrode pattern is not removed during the patterning process of the pixel electrode material and remains in the form of an island on the
추가적으로, 일 예에 따른 트렌치 패턴부(TPP)에서, 내측 트렌치 패턴부(TPPa)와 외측 트렌치 패턴부(TPPb) 각각은 트렌치 구조물(TS1, TS2)과 뱅크 구조물(BS1, BS2) 사이에 개재되거나 트렌치 구조물(TS1, TS2)과 더미 화소 전극 패턴 사이에 개재된 아일랜드 형태의 평탄화층을 더 포함할 수 있다. 평탄화층은 댐 패턴(105)과 함께 동일한 물질로 구현될 수 있으며, 댐 패턴(105)과 동일한 높이(또는 두께)를 가지거나 화소(P)의 발광 영역(EA)과 중첩되는 평탄화층(102)과 동일한 높이(또는 두께)를 가질 수 있다.Additionally, in the trench pattern portion TPP according to an example, each of the inner trench pattern portion TPPa and the outer trench pattern portion TPPb is interposed between the trench structures TS1 and TS2 and the bank structures BS1 and BS2, or An island-shaped planarization layer interposed between the trench structures TS1 and TS2 and the dummy pixel electrode pattern may be further included. The planarization layer may be implemented with the same material together with the
본 예에 따른 표시 장치(10)에서, 트렌치 패턴부(TPP) 상에 형성(또는 증착)되는 발광 소자층(103)의 발광 소자(ED)는 트렌치 패턴부(TPP)에 의해 1회 이상으로 단절(또는 단선)될 수 있다. 예를 들어, 트렌치 패턴부(TPP)는 발광 소자(ED)가 단절(또는 단선)되는 적어도 하나의 발광 소자 단절부를 포함할 수 있다.In the
일 예에 따르면, 발광 소자(ED)의 증착 물질(EDm)은 직진성을 가지므로, 트렌치 패턴부(TPP)에 배치되어 있는 뱅크 구조물(BS1, BS2)의 상부면과 측면, 뱅크 구조물(BS1, BS2)에 의해 가려지지 않는 중간 트렌치 구조물(TSb)의 돌출 팁의 상부면, 및 트렌치 패턴(TP1, TP2)의 바닥면 상에만 증착되고, 뱅크 구조물(BS1, BS2)에 의해 가려지는 하부 트렌치 구조물(TSa)과 중간 트렌치 구조물(TSb) 및 상부 트렌치 구조물(TSc) 각각의 측면에는 증착되지 않는다. 따라서, 트렌치 패턴부(TPP) 상에 형성(또는 증착)되는 발광 소자(ED)는 뱅크 구조물(BS1, BS2)과 상부 트렌치 구조물(TSc) 사이에서 단절(또는 단선)될 뿐만 아니라 중간 트렌치 구조물(TSb)과 하부 트렌치 구조물(TSa) 사이에서 단절(또는 단선)될 수 있다. 따라서, 제 1 및 제 2 마진 영역(MA1, MA2)에 배치되는 발광 소자(ED)는 증착 공정시 트렌치 패턴부(TPP)에 의해서 자동적으로 단절(또는 단선)될 수 있으며, 이로 인해 본 예에 따른 표시 장치(10)는 제 1 및 제 2 마진 영역(MA1, MA2)에서 배치되는 발광 소자(ED)를 단절(또는 단선)시키기 위한 별도의 패터닝 공정 없이도 발광 소자의 증착 공정만으로 발광 소자(ED)를 단절(또는 단선)시킬 수 있다.According to an example, since the evaporation material EDm of the light emitting device ED has straightness, the top and side surfaces of the bank structures BS1 and BS2 disposed in the trench pattern portion TPP, and the bank structure BS1, The lower trench structure deposited only on the upper surface of the protruding tip of the intermediate trench structure TSb, which is not covered by BS2), and the bottom surface of the trench patterns TP1 and TP2, and covered by the bank structures BS1 and BS2 (TSa), the intermediate trench structure TSb, and the upper trench structure TSc are not deposited on each side. Accordingly, the light emitting device ED formed (or deposited) on the trench pattern portion TPP is not only disconnected (or disconnected) between the bank structures BS1 and BS2 and the upper trench structure TSc, but also the intermediate trench structure ( It may be disconnected (or disconnected) between TSb) and the lower trench structure TSa. Therefore, the light emitting devices ED disposed in the first and second margin regions MA1 and MA2 may be automatically disconnected (or disconnected) by the trench pattern portion TPP during the deposition process, and thus, in this example According to the
본 예에 따른 표시 장치(10)에서, 트렌치 패턴부(TPP) 상에 형성(또는 증착)되는 발광 소자층(103)의 공통 전극(CE)은 트렌치 패턴부(TPP)에 의해 1회 이상으로 단절(또는 단선)될 수 있다. 예를 들어, 트렌치 패턴부(TPP)는 공통 전극(CE)이 단절(또는 단선)되는 적어도 하나의 공통 전극 단절부를 포함할 수 있다.In the
일 예에 따르면, 공통 전극(CE)의 공통 전극 물질(CEm)은 뱅크 구조물(BS1, BS2)의 상부면과 측면 및 상부 트렌치 구조물(TSc)의 언더 컷 영역의 일부, 중간 트렌치 구조물(TSb)의 돌출 팁의 상부면과 측면, 및 트렌치 패턴(TP1, TP2)의 바닥면 상에만 증착됨으로써 트렌치 패턴부(TPP)에 이미 배치되어 있는 발광 소자(ED)를 덮는다. 이때, 공통 전극 물질(CEm)은 뱅크 구조물(BS1, BS2)에 의해 가려지는 하부 트렌치 구조물(TSa)과 상부 트렌치 구조물(TSc) 각각의 측면에는 증착되지 않는다. 따라서, 트렌치 패턴부(TPP) 상에 형성(또는 증착)되는 공통 전극(CE) 또는 공통 전극 물질(CEm)은 발광 소자(ED)와 마찬가지로 뱅크 구조물(BS1, BS2)과 상부 트렌치 구조물(TSc) 사이에서 단절(또는 단선)될 뿐만 아니라 중간 트렌치 구조물(TSb)과 하부 트렌치 구조물(TSa) 사이에서 단절(또는 단선)될 수 있다. 따라서, 제 1 및 제 2 마진 영역(MA1, MA2)에 배치되는 공통 전극(CE)은 증착 공정시 트렌치 패턴부(TPP)에 의해서 자동적으로 단절(또는 단선)될 수 있으며, 이로 인해 본 예에 따른 표시 장치(10)는 제 1 및 제 2 마진 영역(MA1, MA2)에서 배치되는 공통 전극(CE)을 단절(또는 단선)시키기 위한 별도의 패터닝 공정 없이도 공통 전극의 증착 공정만으로 공통 전극(CE)을 단절(또는 단선)시킬 수 있다. 또한, 제 1 및 제 2 마진 영역(MA1, MA2)에 배치되는 공통 전극(CE)은 트렌치 패턴부(TPP)에서 발광 소자(ED)의 단절면을 둘러쌈으로써 층간 절연막(101c)과 발광 소자(ED) 사이의 경계부를 통한 측면 투습을 방지하고, 이를 통해 측면 투습에 의한 발광 소자(ED)의 신뢰성 저하를 방지할 수 있다.According to an example, the common electrode material CEm of the common electrode CE is the upper and side surfaces of the bank structures BS1 and BS2, and a part of the undercut region of the upper trench structure TSc, and the intermediate trench structure TSb. It is deposited only on the top and side surfaces of the protruding tips of the trench patterns TP1 and TP2 and covers the light emitting device ED already disposed in the trench pattern portion TPP. In this case, the common electrode material CEm is not deposited on each side of the lower trench structure TSa and the upper trench structure TSc covered by the bank structures BS1 and BS2. Accordingly, the common electrode CE or the common electrode material CEm formed (or deposited) on the trench pattern portion TPP is the bank structures BS1 and BS2 and the upper trench structure TSc, similar to the light emitting device ED. Not only may be disconnected (or disconnected) therebetween, but also may be disconnected (or disconnected) between the intermediate trench structure TSb and the lower trench structure TSa. Therefore, the common electrode CE disposed in the first and second margin regions MA1 and MA2 may be automatically disconnected (or disconnected) by the trench pattern portion TPP during the deposition process, and accordingly, in this example According to the
본 예에 따른 표시 장치(10)에서, 제 1 기판(110)의 제 1 및 제 2 마진 영역(MA1, MA2)에 배치되는 봉지층(106)의 제 1 봉지층(106a)은 트렌치 패턴부(TPP)의 내측 트렌치 패턴부(TPPa)와 외측 트렌치 패턴부(TPPb) 및 댐 패턴(105)을 둘러싸도록 구현될 수 있다. 예를 들어, 제 1 봉지층(106a)은 트렌치 패턴부(TPP)를 덮음으로써 트렌치 패턴부(TPP)에 의해 단절(또는 단선)되지 않는다. 예를 들어, 제 1 봉지층(106a)은 트렌치 패턴부(TPP)의 트렌치 패턴(TP1, TP2) 내부에 충진될 뿐만 아니라 트렌치 구조물(TS1, TS2)과 뱅크 구조물(BS1, BS2)을 둘러싸도록 구현될 수 있다.In the
제 1 기판(110)의 제 1 마진 영역(MA1)에서, 봉지층(106)의 제 2 봉지층(106b)은 댐 패턴(105)의 내측면과 트렌치 패턴부(TPP)의 내측 트렌치 패턴부(TPPa)를 덮는 제 1 봉지층(106a)을 덮도록 구현될 수 있다.In the first margin area MA1 of the
제 1 기판(110)의 제 1 및 제 2 마진 영역(MA1, MA2)에서, 봉지층(106)의 제 3 봉지층(106c)은 댐 패턴(105)의 외측면과 트렌치 패턴부(TPP)의 내측 트렌치 패턴부(TPPa)를 덮는 제 1 봉지층(106a)을 덮으면서 제 2 봉지층(106b)을 덮도록 구현될 수 있다.In the first and second margin regions MA1 and MA2 of the
본 예에 따른 표시 장치(10)는 트렌치 패턴부(TPP)를 포함함으로써 제 1 기판(100)의 제 1 면(100a) 중 가장자리 부분에 배치되는 제 1 마진 영역(MA1)과 제 2 마진 영역(MA2)의 전체 폭이 350 마이크로미터 이하로 감소될 수 있으며, 이 경우, 트렌치 패턴부(TPP)를 포함하지 않는 표시 장치보다 더 높은 고해상도를 구현할 수 있다.The
일 예로서, 인접한 2개의 화소 영역(PA) 사이의 제 1 간격 또는 화소 피치)(D1)의 절반이 공정 오차 범위 내에서 350 마이크로미터일 때, 제 1 마진 영역(MA1)과 제 2 마진 영역(MA2)의 전체 폭(또는 제 1 기판의 외측면과 최외곽 화소의 발광 영역(EA)의 끝단 사이의 최단 거리)은 발광 소자(ED)의 쉐도우 영역에 따른 쉐도우 마진과 수분에 의한 발광 소자(ED)의 신뢰성 확보에 따른 봉지 마진을 모두 고려하여 320 마이크로미터 이하로 구현될 수 있다. 이 경우, 제 1 패드부(110)를 포함하는 최외곽 화소의 중앙부와 제 1 기판(100)의 최외곽 외측면(VL) 사이의 제 2 간격(D2)은 공정 오차 범위 내에서 350 마이크로미터로 구현될 수 있다. 여기서, 기판(100)의 최외곽 외측면(VL)은 라우팅부(400)를 덮는 에지 코팅층(403)의 최외곽 외측면일 수 있다.As an example, when half of the first gap or pixel pitch) D1 between two adjacent pixel areas PA is 350 micrometers within the process error range, the first margin area MA1 and the second margin area The total width of (MA2) (or the shortest distance between the outer surface of the first substrate and the end of the light emitting area EA of the outermost pixel) is the shadow margin according to the shadow area of the light emitting device ED and the light emitting device due to moisture Considering all the encapsulation margins due to securing the reliability of (ED), it can be implemented to be less than 320 micrometers. In this case, the second gap D2 between the center of the outermost pixel including the
제 1 마진 영역(MA1)과 제 2 마진 영역(MA2)은 서로 동일한 폭을 가지거나 서로 다른 폭을 가질 수 있다. 예를 들어, 제 1 마진 영역(MA1)은 제 1 방향(X)을 기준으로, 200 마이크로미터 이하의 폭을 가지도록 구현될 수 있고, 제 2 마진 영역(MA2)은 120 마이크로미터 이하의 폭을 가지도록 구현될 수 있다. 그리고, 제 2 마진 영역(MA2)에 포함되는 패드 마진 영역(또는 측면 라우팅 영역)은 제 1 방향(X)을 기준으로, 100 마이크로미터 이하의 폭을 가지도록 구현될 수 있다.The first margin area MA1 and the second margin area MA2 may have the same width or different widths. For example, the first margin area MA1 may be implemented to have a width of 200 micrometers or less based on the first direction X, and the second margin area MA2 may have a width of 120 micrometers or less. It can be implemented to have. In addition, the pad margin area (or side routing area) included in the second margin area MA2 may be implemented to have a width of 100 micrometers or less based on the first direction X.
선택적으로, 본 예에 따른 트렌치 패턴부(TPP)는, 도 20 또는 도 21에 도시된 공통 전원 컨택부와 보조 전원 컨택부를 구현할 수 있다. 즉, 본 예에 따른 트렌치 패턴부(TPP)는 컨택 라인(CPLc)과 보조 컨택 라인(SPLc) 상에 각각 배치됨으로써 화소 공통 전원 라인(CPL)과 보조 전원 라인(SPL) 각각을 공통 전극(CE)에 전기적으로 연결할 수 있다. 예를 들어, 트렌치 패턴부(TPP)의 트렌치 패턴(TP1, TP2)은 도 20 또는 도 21에 도시된 컨택 라인(CPLc)과 보조 컨택 라인(SPLc) 각각이 노출되도록 구현되고, 공통 전극(CE)은 증착 공정시, 트렌치 패턴(TP1, TP2)에 의해 노출된 컨택 라인(CPLc)과 보조 컨택 라인(SPLc) 각각과 전기적으로 연결될 수 있다. 즉, 공통 전극(CE)의 증착 공정시, 트렌치 패턴부(TPP) 상에 증착되는 공통 전극 물질(CEm)은 트렌치 구조물(TS1, TS2)에 의해 단절(또는 단선)되지만, 트렌치 패턴부(TPP)의 양 가장자리 부분에 배치된 트렌치 패턴(TP1, TP2)을 통해서 컨택 라인(CPLc)과 보조 컨택 라인(SPLc)의 상부면에 각각 증착될 수 있고, 이로 인하여 공통 전극(CE)은 트렌치 패턴부(TPP)의 양 가장자리 부분에 배치된 트렌치 패턴(TP1, TP2)을 통해서 컨택 라인(CPLc)과 보조 컨택 라인(SPLc) 각각과 전기적으로 연결될 수 있다. 따라서, 도 20 또는 도 21에 도시된 공통 전원 컨택부와 보조 전원 컨택부 각각은 트렌치 패턴부(TPP)로 변경될 수 있다.Optionally, the trench pattern part TPP according to the present example may implement the common power contact part and the auxiliary power contact part shown in FIG. 20 or 21. That is, the trench pattern portion TTP according to the present example is disposed on the contact line CPLc and the auxiliary contact line SPLc, respectively, so that each of the pixel common power line CPL and the auxiliary power line SPL is connected to the common electrode CE. ) Can be electrically connected. For example, the trench patterns TP1 and TP2 of the trench pattern portion TPP are implemented so that the contact lines CPLc and the auxiliary contact lines SPLc shown in FIG. 20 or 21 are exposed, and the common electrode CE ) May be electrically connected to each of the contact lines CPLc and the auxiliary contact lines SPLc exposed by the trench patterns TP1 and TP2 during the deposition process. That is, during the deposition process of the common electrode CE, the common electrode material CEm deposited on the trench pattern portion TPP is disconnected (or disconnected) by the trench structures TS1 and TS2, but the trench pattern portion TPP ) May be deposited on the upper surfaces of the contact line CPLc and the auxiliary contact line SPLc through the trench patterns TP1 and TP2 disposed at both edge portions of the trench pattern. The contact line CPLc and the auxiliary contact line SPLc may be electrically connected to each other through trench patterns TP1 and TP2 disposed at both edge portions of the TPP. Accordingly, each of the common power contact unit and the auxiliary power contact unit illustrated in FIG. 20 or 21 may be changed to a trench pattern unit TPP.
도 28은 도 4에 도시된 선 II-II'의 또 다른 단면도이며, 도 29는 도 28에 도시된 'B8' 부분의 확대도로서, 이는 도 1 내지 도 21에 도시된 표시 장치에서, 댐 패턴 주변에 트렌치 패턴부를 추가로 구성한 것이다. 도 28 및 도 29를 설명함에 있어서, 도 1 내지 도 21의 구성 요소와 동일하거나 대응되는 구성 요소에 대해서는 동일한 도면 부호를 부여하고, 그에 대한 중복 설명은 생략하거나 간략히 한다.28 is another cross-sectional view of a line II-II' shown in FIG. 4, and FIG. 29 is an enlarged view of a portion'B8' shown in FIG. 28, which is a dam in the display device shown in FIGS. 1 to 21 The trench pattern is additionally configured around the pattern. In describing FIGS. 28 and 29, the same reference numerals are assigned to the same or corresponding components as those of FIGS. 1 to 21, and redundant descriptions thereof will be omitted or simplified.
도 4, 도 28 및 도 29를 참조하면, 본 명세서에 따른 표시 장치(10)는 제 1 기판(100)의 댐 패턴(105) 주변에 배치된 트렌치 패턴부(TPP)를 포함할 수 있다.4, 28, and 29, the
트렌치 패턴부(TPP)는 제 1 기판(100)의 측면을 통한 수분 침투를 방지하여 측면 투습에 따른 발광 소자(ED)의 열화를 방지하도록 구현될 수 있다. 예를 들어, 트렌치 패턴부(TPP)는 댐 패턴(105)의 주변에서 발광 소자층(103)의 발광 소자(ED)를 단절(또는 단선)시킴으로써 측면 투습을 방지할 수 있다. 이에 따라, 트렌치 패턴부(TPP)는 발광 소자(ED)의 단절 영역 또는 단선 라인으로 정의될 수도 있다.The trench pattern portion TPP may be implemented to prevent moisture penetration through the side surface of the
발광 소자층(103)의 발광 소자(ED)는 각 화소(SP)의 발광 영역(EA)에 노출된 화소 전극(PE)과 뱅크(104)에 배치될뿐만 아니라 제 1 기판(100)의 제 1 면(100a) 상의 가장자리 부분에 노출된 패시베이션층(101d) 상에 배치될 수 있다. 이에 따라, 발광 소자(ED)는 제 1 기판(100)의 측면을 통한 투습에 의해 열화되거나 신뢰성이 저하될 수 있고, 이를 방지하기 위하여 트렌치 패턴부(TPP)는 댐 패턴(105)의 주변에 배치되어 있는 발광 소자층(103)의 발광 소자(ED)를 단절(또는 단선)시킴으로써 측면 투습을 방지할 수 있다.The light-emitting element ED of the light-emitting
트렌치 패턴부(또는 단절 패턴부)(TPP)는 댐 패턴(105)의 주변에 배치되는 발광 소자(ED)를 단절(또는 단선)시키거나 발광 소자(ED)와 공통 전극(CE) 모두를 단절(또는 단선)시키기 위한 단절 구조(또는 단선 구조 또는 컷팅 구조)를 포함하도록 댐 패턴(105)의 주변에 구현될 수 있다. 일 예에 따른 단절 구조는 처마 구조(또는 클리프 구조) 및 언더 컷 구조 중 적어도 하나를 포함할 수 있다. 이에 따라, 댐 패턴(105)의 주변에 배치되는 발광 소자(ED)와 공통 전극(CE)은 별도의 공정 없이, 트렌치 패턴부(TPP)의 단절 구조에 의해서 증착 공정 중에 단절(또는 단선)될 수 있다. 이러한 트렌치 패턴부(TPP)는 봉지층(106)에 의해 덮일 수 있다. 봉지층(106)은 트렌치 패턴부(TPP)에서 회로층(101)의 최상면과 직접적으로 접촉됨으로써 단절된 발광 소자(ED)와 공통 전극(CE) 각각의 측면(또는 단절면)을 둘러쌀 수 있다. 예를 들어, 봉지층(106)은 트렌치 패턴부(TPP)의 단절 구조에 의해 형성되는 단절 공간에 충진되어 트렌치 패턴부(TPP)를 밀봉하거나 완전히 둘러쌈으로써 단절된 발광 소자(ED)와 공통 전극(CE) 각각의 측면(또는 단절면)을 완전히 둘러싸거나 덮으며, 이를 통해 측면 투습을 원천적으로(또는 완벽하게) 방지할 수 있다.The trench pattern portion (or disconnection pattern portion) (TPP) disconnects (or disconnects) the light emitting element ED disposed around the
트렌치 패턴부(TPP)는 제 1 기판(100)의 제 1 면(100a) 상의 가장자리 부분을 따라 트렌치 패턴층에 구현될 수 있다. 트렌치 패턴층은 제 1 기판(100)의 제 1 면(100a) 상의 가장자리 부분에 배치되어 있는 패시베이션층(101d) 상에 배치될 수 있다. 트렌치 패턴부(TPP)는 댐 패턴(105)의 주변에 배치되어 있는 트렌치 패턴층의 패터닝에 의해 구현되는 단절 구조를 포함할 수 있다. 예를 들어, 트렌치 패턴부(TPP)는 언더 컷 구조를 갖는 하부 구조물(또는 언더 컷 구조물), 및 하부 구조물 상에 배치되고 하부 구조물에 대해 처마 구조를 갖는 상부 구조물(또는 처미 구조물)을 포함할 수 있다.The trench pattern portion TPP may be implemented in the trench pattern layer along an edge portion on the
본 예에 따른 표시 장치(10)는 트렌치 패턴부(TPP)를 구현하기 위한 트렌치 패턴층을 더 포함할 수 있다. 트렌치 패턴층은 제 1 더미 물질층(또는 하부 물질층) 및 제 2 더미 물질층(또는 상부 물질층)을 포함할 수 있다. 제 1 더미 물질층은 발광 소자층(103) 아래에 배치된 평탄화층(102)과 함께 동일한 물질로 이루어질 수 있다. 제 2 더미 물질층은 제 1 더미 물질층과 다른 물질로 이루어질 수 있다. 제 2 더미 물질층은 에칭 공정시 제 1 더미 물질층보다 느린 에칭 속도를 가질 수 있다. 예를 들어, 물질에 기초하면, 제 1 더미 물질층은 유기물로 이루어진 더미 유기물층(DOL)이 될 수 있으며, 제 2 더미 물질층은 무기물로 이루어진 더미 무기물층(DIL)이 될 수 있다.The
일 예에 따른 트렌치 패턴층은 더미 유기물층(DOL)과 더미 무기물층(DIL)을 더 포함할 수 있다. 더미 유기물층(DOL)과 더미 무기물층(DIL)은 제 1 기판(100)의 제 1 면(100a) 상의 가장자리 부분에 정의된 제 1 및 제 2 마진 영역(MA1, M2)(또는 트렌치 패턴부(TPP)) 상에 배치될 수 있다. 예를 들어, 더미 유기물층(DOL)은 제 1 더미 물질층 또는 하부 물질층으로 정의될 수도 있으며, 더미 무기물층(DIL)은 제 2 더미 물질층 또는 상부 물질층으로 정의될 수도 있다.The trench pattern layer according to an example may further include a dummy organic material layer DOL and a dummy inorganic material layer DIL. The dummy organic material layer DOL and the dummy inorganic material layer DIL include first and second margin regions MA1 and M2 (or trench pattern portions (or trench pattern portions) defined at edge portions on the
더미 유기물층(DOL)은 제 1 기판(100)의 제 1 면(100a) 상의 가장자리 부분에 정의된 제 1 및 제 2 마진 영역(MA1, M2) 상에 구현되고, 발광 소자층(103) 아래에 배치되고 회로층(101)을 덮는 평탄화층(102)과 함께 동일한 물질로 구현될 수 있다. 예를 들어, 더미 유기물층(DOL)은 제 1 기판(100)에 배치되어 있는 회로층(101) 전체를 덮는 평탄화층(102) 중에서 화소 전극(PE)과 구동 TFT를 전기적으로 연결하기 위한 컨택홀을 형성하는 패터닝 공정에서 제거되지 않고 제 1 및 제 2 마진 영역(MA1, M2) 상에 아일랜드 형태로 남아 있는 부분으로 구현될 수 있다.The dummy organic material layer DOL is implemented on the first and second margin regions MA1 and M2 defined at the edge portions on the
더미 무기물층(DIL)은 더미 유기물층(DOL) 상에 상대적으로 얇은 두께로 구현될 수 있다. 일 예에 따른 더미 무기물층(DIL)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 실리콘산질화막(SiON)일 수 있다. 예를 들어, 더미 무기물층(DIL)은 화소 전극(PE)과 구동 TFT를 전기적으로 연결하기 위한 컨택홀을 형성하는 패터닝 공정 이후, 컨택홀을 포함하는 평탄화층(102) 상에 형성되거나 배치될 수 있다. 그리고, 제 1 및 제 2 마진 영역(MA1, M2) 상에 배치된 더미 무기물층(DIL)을 제외한 나머지 부분은 패터닝 공정에 의해 제거될 수 있으며, 패터닝 공정시, 제 1 및 제 2 마진 영역(MA1, M2) 상에 배치된 더미 무기물층(DIL)은 트렌치 패턴부(TPP)를 구현하기 위해 부분적으로 제거될 수 있다.The dummy inorganic material layer DIL may be implemented with a relatively thin thickness on the dummy organic material layer DOL. The dummy inorganic material layer DIL according to an example may be a silicon oxide layer (SiOx), a silicon nitride layer (SiNx), or a silicon oxynitride layer (SiON). For example, after the patterning process of forming a contact hole for electrically connecting the pixel electrode PE and the driving TFT, the dummy inorganic material layer DIL is formed or disposed on the
일 예에 따른 트렌치 패턴부(TPP)는 제 1 마진 영역(MA1) 중에서 댐 패턴(105)의 내측에 배치된 내측 트렌치 패턴부(TPPa)를 포함할 수 있다.The trench pattern portion TPP according to an example may include an inner trench pattern portion TPPa disposed inside the
내측 트렌치 패턴부(또는 제 1 트렌치 패턴부)(TPPa)는 댐 패턴(105)의 내측에 인접하도록 배치되고 댐 패턴(105)에 의해 둘러싸이도록 배치될 수 있다. 즉, 내측 트렌치 패턴부(TPPa)는 댐 패턴(105)에 의해 둘러싸이는 폐루프 형태를 가지면서 댐 패턴(105)과 최외곽 화소 영역(PA)의 발광 영역(EA) 사이에 구현될 수 있다. 예를 들어, 내측 트렌치 패턴부(TPPa)는 제 1 기판(100)의 가장자리 부분을 따라 폐루프 형태로 구현됨으로써 폐루프 형태를 갖는 댐 패턴(105)에 의해 둘러싸이도록 구현될 수 있다. 이러한 내측 트렌치 패턴부(TPPa)는 댐 패턴(105)의 내측에서, 발광 소자층(103)의 발광 소자(ED)를 단절(또는 단선)시키거나 발광 소자층(103)의 발광 소자(ED)와 공통 전극(CE) 모두를 단절(또는 단선)시킬 수 있다.The inner trench pattern portion (or first trench pattern portion) TPPa may be disposed to be adjacent to the inner side of the
일 예에 따른 내측 트렌치 패턴부(TPPa)의 폭(W1)은 댐 패턴(105)의 폭보다 넓을 수 있다. 예를 들어, 내측 트렌치 패턴부(TPPa)의 폭(W1)은 20~60 마이크로미터일 수 있으나, 반드시 이에 한정되지 않고, 제 1 마진 영역(MA1)의 폭에 의해 변경되거나 제 1 마진 영역(MA1)과 제 2 마진 영역(MA2)의 전체 폭에 의해 변경될 수 있다.The width W1 of the inner trench pattern portion TPPa according to an example may be wider than the width of the
일 예에 따른 내측 트렌치 패턴부(TPPa)는 적어도 2개의 제 1 트렌치 패턴(TP1), 및 적어도 하나의 제 1 트렌치 구조물(TS1)을 포함할 수 있다.The inner trench pattern portion TPPa according to an example may include at least two first trench patterns TP1 and at least one first trench structure TS1.
적어도 2개의 제 1 트렌치 패턴(TP1)은 댐 패턴(105)의 내측에 인접한 더미 무기물층(DIL)과 더미 유기물층(DOL)에 구현될 수 있다. 예를 들어, 적어도 2개의 제 1 트렌치 패턴(TP1)은 더미 무기물층(DIL)과 더미 유기물층(DOL)에 대한 건식 에칭 공정에 의해 구현될 수 있다.The at least two first trench patterns TP1 may be implemented in the dummy inorganic material layer DIL and the dummy organic material layer DOL adjacent to the inside of the
일 예에 따른 적어도 2개의 제 1 트렌치 패턴(TP1) 각각은 홀 패턴(TPh) 및 홈 패턴(TPg)을 포함할 수 있다.Each of the at least two first trench patterns TP1 according to an example may include a hole pattern TPh and a groove pattern TPg.
홀 패턴(TPh)은 더미 무기물층(DIL)에 구현될 수 있다. 일 예에 따른 홀 패턴(TPh)은 더미 무기물층(DIL)에 대한 패터닝 공정에 의해 더미 무기물층(DIL)을 관통하여 형성될 수 있다. 예를 들어, 제 1 방향(X)을 따라 자른 홀 패턴(TPh)의 단면은 사각 형태 또는 직사각 형태를 가질 수 있다.The hole pattern TPh may be implemented in the dummy inorganic material layer DIL. The hole pattern TPh according to an example may be formed through the dummy inorganic material layer DIL by a patterning process on the dummy inorganic material layer DIL. For example, the cross section of the hole pattern TPh cut along the first direction X may have a rectangular shape or a rectangular shape.
홀 패턴(TPh)의 폭(또는 크기)(W2)은 발광 소자층(103)의 발광 소자(ED)와 공통 전극(CE)을 단절(또는 단선)시키기 위하여, 발광 소자층(103)의 발광 소자(ED)와 공통 전극(CE)의 전체 두께보다 클 수 있다. 즉, 홀 패턴(TPh)의 폭(W2)이 발광 소자(ED)와 공통 전극(CE)의 전체 두께보다 작을 때, 홀 패턴(TPh)의 상부면과 측면에 배치되는 공통 전극(CE)은 전기적으로 서로 연결되고, 이로 인하여 공통 전극(CE)은 홀 패턴(TPh)에 의해 단절(또는 단선)될 수 없다. 반면, 홀 패턴(TPh)의 폭(W2)이 발광 소자(ED)와 공통 전극(CE)의 전체 두께보다 클 때에는 홀 패턴(TPh)의 상부면과 측면에 배치되는 공통 전극(CE)은 홀 패턴(TPh)에 의해 단절(또는 단선)될 수 있다.The width (or size) W2 of the hole pattern TPh is the light emission of the light emitting
홈 패턴(TPg)은 제 1 기판(100)의 두께 방향(Z)을 따라 홀 패턴(TPh)과 연통되도록 더미 유기물층(DOL)에 구현될 수 있다. 홈 패턴(TPg)은 적어도 2회의 건식 에칭 공정에 의해 더미 유기물층(DOL)을 관통하도록 형성될 수 있다.The groove pattern TPg may be implemented in the dummy organic material layer DOL so as to communicate with the hole pattern TPh along the thickness direction Z of the
일 예에 따른 홈 패턴(TPg)은 더미 무기물층(DIL)과 직접적으로 연통되는 상부, 패시베이션층(101d)을 직접적으로 노출시키는 하부, 및 상부과 하부 사이의 중간 부분을 포함할 수 있다. 홈 패턴(TPg)의 중간 부분은 상부과 하부보다 넓거나 좁은 폭을 가질 수 있다. 이에 따라, 제 1 방향(X)을 따라 자른 홈 패턴(TPg)의 단면은 상부과 하부보다 중간 부분이 돌출되거나 오목한 구조를 가질 수 있다. 예를 들어, 제 1 방향(X)을 따라 자른 홈 패턴(TPg)의 단면은 ")", ">", "(", 또는 "<" 형태의 단면 구조를 가질 수 있다.The groove pattern TPg according to an example may include an upper portion in direct communication with the dummy inorganic material layer DIL, a lower portion directly exposing the
홈 패턴(TPg)의 상부는 홀 패턴(TPh)의 크기보다 넓은 크기를 가질 수 있으며, 홈 패턴(TPg)의 상부 중심부는 홀 패턴(TPh)의 중심부에 위치할 수 있다. 이에 따라, 홀 패턴(TPh)은 홈 패턴(TPg)에 비하여 트렌치 패턴(TP1)의 중심부 쪽으로 돌출됨으로써 제 1 트렌치 패턴(TP1)의 최상위 높이에 배치되는 돌출 팁(또는 단절 팁)을 구현할 수 있다. 이에 따라, 제 1 트렌치 패턴(TP1)은 홀 패턴(TPh)에 의한 돌출 팁을 통해 발광 소자층(103)의 발광 소자(ED)를 단절(또는 단선)시키거나 발광 소자층(103)의 발광 소자(ED)와 공통 전극(CE) 모두를 단절(또는 단선)시킬 수 있다.The upper portion of the groove pattern TPg may have a size larger than the size of the hole pattern TPh, and the upper central portion of the groove pattern TPg may be located in the central portion of the hole pattern TPh. Accordingly, the hole pattern TPh protrudes toward the center of the trench pattern TP1 compared to the groove pattern TPg, thereby implementing a protruding tip (or a disconnection tip) disposed at the highest height of the first trench pattern TP1. . Accordingly, the first trench pattern TP1 disconnects (or disconnects) the light-emitting element ED of the light-emitting
적어도 하나의 제 1 트렌치 구조물(또는 제 1 트렌치 구조물)(TS1)은 적어도 2개의 제 1 트렌치 패턴(TP1) 사이에 배치되어 있는 더미 유기물층(DOL)에 구현될 수 있다. 즉, 적어도 하나의 제 1 트렌치 구조물(TS1)은 2개의 제 1 트렌치 패턴(TP1)에 의해서 더미 유기물층(DOL)에 형성되거나 배치될 수 있다.At least one first trench structure (or first trench structure) TS1 may be implemented in the dummy organic material layer DOL disposed between the at least two first trench patterns TP1. That is, at least one first trench structure TS1 may be formed or disposed in the dummy organic material layer DOL by the two first trench patterns TP1.
일 예에 따른 적어도 하나의 제 1 트렌치 구조물(TS1)은 하부 트렌치 구조물(TSa) 및 상부 트렌치 구조물(TSb)을 포함할 수 있다.At least one first trench structure TS1 according to an example may include a lower trench structure TSa and an upper trench structure TSb.
하부 트렌치 구조물(TSa)은 더미 유기물층(DOL)에 구현될 수 있다. 하부 트렌치 구조물(TSa)은 제 1 트렌치 패턴(TP1)의 홈 패턴(TPg)에 의해서 구현될 수 있다. 예를 들어, 하부 트렌치 구조물(TSa)은 제 1 마진 영역(MA1) 상에 배치되어 있는 더미 유기물층(DOL)에 제 1 트렌치 패턴(TP1)의 홈 패턴(TPg)을 형성하는 적어도 2회의 건식 에칭 공정에서 제거되지 않고 남아 있는 더미 유기물층(DOL)에 의해 형성되거나 배치될 수 있다.The lower trench structure TSa may be implemented in the dummy organic material layer DOL. The lower trench structure TSa may be implemented by the groove pattern TPg of the first trench pattern TP1. For example, the lower trench structure TSa is dry-etched at least twice to form the groove pattern TPg of the first trench pattern TP1 in the dummy organic material layer DOL disposed on the first margin area MA1. It may be formed or disposed by the dummy organic material layer DOL remaining without being removed in the process.
일 예에 따른 하부 트렌치 구조물(TSa)은 더미 무기물층(DIL)과 직접적으로 접촉되는 상부면, 패시베이션층(101d)을 직접적으로 접촉되는 하부면, 및 상부면과 하부면 사이의 중간 부분을 포함할 수 있다.The lower trench structure TSa according to an example includes an upper surface in direct contact with the dummy inorganic material layer DIL, a lower surface in direct contact with the
하부 트렌치 구조물(TSa)에서, 상부면과 중간 부분 사이의 상측면은 경사진 구조 또는 정테이퍼 구조로 구현될 수 있다. 예를 들어, 제 1 방향(X)을 따라 자른 하부 트렌치 구조물(TSa)의 상측면은 윗변이 아랫변보다 좁은 사다리꼴 형태의 단면 구조를 가질 수 있다.In the lower trench structure TSa, the upper surface between the upper surface and the middle portion may be implemented as an inclined structure or a regular tapered structure. For example, the upper side of the lower trench structure TSa cut along the first direction X may have a trapezoidal cross-sectional structure in which the upper side is narrower than the lower side.
하부 트렌치 구조물(TSa)에서, 중간 부분과 하부면 사이의 하측면은 경사진 구조 또는 역테이퍼 구조로 구현될 수 있다. 예를 들어, 제 1 방향(X)을 따라 자른 하부 트렌치 구조물(TSa)의 하측면은 윗변이 아랫변보다 넓은 사다리꼴 형태 또는 역사다리꼴 형태의 단면 구조를 가질 수 있다.In the lower trench structure TSa, the lower surface between the middle portion and the lower surface may be implemented as an inclined structure or an inverted tapered structure. For example, the lower side of the lower trench structure TSa cut along the first direction X may have a cross-sectional structure of a trapezoidal shape or an inverted trapezoidal shape having an upper side wider than a lower side.
하부 트렌치 구조물(TSa)의 중간 부분은 상부면과 하부면 각각보다 넓거나 좁은 폭(또는 크기)를 가질 수 있다.The middle portion of the lower trench structure TSa may have a width (or size) wider or narrower than each of the upper and lower surfaces.
상부 트렌치 구조물(TSb)은 더미 무기물층(DIL)에 구현될 수 있다. 상부 트렌치 구조물(TSb)은 제 1 트렌치 패턴(TP1)의 홀 패턴(TPh)에 의해서 구현될 수 있다. 예를 들어, 상부 트렌치 구조물(TSb)은 제 1 마진 영역(MA1) 상에 배치되어 있는 더미 무기물층(DIL)의 패터닝 공정 또는 더미 무기물층(DIL)에 제 1 트렌치 패턴(TP1)의 홀 패턴(TPh)을 형성하는 건식 에칭 공정에서 제거되지 않고 남아 있는 더미 무기물층(D IL)에 의해 형성되거나 배치될 수 있다.The upper trench structure TSb may be implemented in the dummy inorganic material layer DIL. The upper trench structure TSb may be implemented by the hole pattern TPh of the first trench pattern TP1. For example, the upper trench structure TSb is a patterning process of the dummy inorganic material layer DIL disposed on the first margin area MA1 or the hole pattern of the first trench pattern TP1 on the dummy inorganic material layer DIL. It may be formed or disposed by the dummy inorganic material layer D IL remaining without being removed in the dry etching process of forming (TPh).
일 예에 따른 상부 트렌치 구조물(TSb)은 판 형태를 가질 수 있다. 상부 트렌치 구조물(TSb)은 하부 트렌치 구조물(TSa)보다 넓은 폭을 가짐으로써 하부 트렌치 구조물(TSa)을 덮을 수 있다. 이러한 상부 트렌치 구조물(TSb)은 제 1 방향(X)과 나란하도록 제 1 트렌치 패턴(TP1) 내부 쪽으로 돌출됨으로써 제 1 트렌치 패턴(TP1)의 최상부 높이에 배치되는 돌출 팁(또는 단절 팁)을 구현할 수 있다. 예를 들어, 상부 트렌치 구조물(TSb)은 제 1 방향(X)을 기준으로, 하부 트렌치 구조물(TSa)보다 상대적으로 넓은 폭을 가짐으로써 제 1 트렌치 패턴(TP1) 내부로 돌출될 수 있다. 상부 트렌치 구조물(TSb)의 돌출 팁은 제 1 기판(100)의 두께 방향(Z)을 기준으로, 하부 트렌치 구조물(TSa)을 사이에 두고 패시베이션층(101d)으로부터 이격될 수 있다. 이러한 상부 트렌치 구조물(TSb)의 돌출 팁은 발광 소자층(103)의 발광 소자(ED)를 단절(또는 단선)시키기 위해 구현될 수 있다.The upper trench structure TSb according to an example may have a plate shape. The upper trench structure TSb may cover the lower trench structure TSa by having a wider width than the lower trench structure TSa. The upper trench structure TSb protrudes toward the inside of the first trench pattern TP1 so as to be parallel to the first direction X, thereby implementing a protruding tip (or a disconnected tip) disposed at the top height of the first trench pattern TP1. I can. For example, the upper trench structure TSb may protrude into the first trench pattern TP1 by having a relatively wider width than the lower trench structure TSa based on the first direction X. The protruding tip of the upper trench structure TSb may be spaced apart from the
일 예에 따른 상부 트렌치 구조물(TSb)은 화소 전극(PE)과 구동 TFT를 전기적으로 연결하기 위한 컨택홀을 평탄화층(102)에 형성하는 패터닝 공정 이후, 컨택홀을 포함하는 평탄화층(102) 상에 형성되는 더미 무기물층(DIL)에 대한 패터닝 공정에 의해 구현될 수 있다. 예를 들어, 상부 트렌치 구조물(TSb)은 더미 무기물층(DIL)에 대한 건식 에칭 공정에 의해 구현될 수 있다.In the upper trench structure TSb according to an example, after the patterning process of forming a contact hole for electrically connecting the pixel electrode PE and the driving TFT in the
하부 트렌치 구조물(TSa)의 측면은, 도 30에 도시된 바와 같이, 상부 트렌치 구조물(TSb)에 대하여 언더 컷(under cut) 구조(UCS)를 가질 수 있다. 예를 들어, 하부 트렌치 구조물(TSa)과 상부 트렌치 구조물(TSb) 사이의 경계부 또는 하부 트렌치 구조물(TSa)의 상부 측면은 상부 트렌치 구조물(TSb)에 대하여 언더 컷될 수 있다. 상부 트렌치 구조물(TSb)은 하부 트렌치 구조물(TSa)의 언더 컷 구조(UCS)에 의해서 하부 트렌치 구조물(TSa)의 측면에 비하여 제 1 트렌치 패턴(TP1)의 중심부 쪽으로 돌출됨으로써 하부 트렌치 구조물(TSa)의 측면을 덮을 수 있다. 이에 따라, 상부 트렌치 구조물(TSb)은 하부 트렌치 구조물(TSa)의 측면에 비하여 돌출된 돌출 팁(Ttip)을 가지거나 하부 트렌치 구조물(TSa)에 대해 처마 구조를 가질 수 있다. 도 30에서, 흰색 층(WL)은 제 1 트렌치 구조물(TS1)의 단면 구조를 식별할 수 있도록 실험적으로 코팅된 코팅층이므로, 본 명세서에 따른 표시 장치의 구성 요소에 해당되지 않는다.A side surface of the lower trench structure TSa may have an under cut structure UCS with respect to the upper trench structure TSb, as illustrated in FIG. 30. For example, a boundary between the lower trench structure TSa and the upper trench structure TSb or an upper side surface of the lower trench structure TSa may be undercut with respect to the upper trench structure TSb. The upper trench structure TSb protrudes toward the center of the first trench pattern TP1 compared to the side surface of the lower trench structure TSa by the undercut structure UCS of the lower trench structure TSa, thereby forming the lower trench structure TSa. Can cover the sides of Accordingly, the upper trench structure TSb may have a protruding tip Ttip protruding compared to the side surface of the lower trench structure TSa or may have an eave structure with respect to the lower trench structure TSa. In FIG. 30, the white layer WL is an experimentally coated coating layer to identify the cross-sectional structure of the first trench structure TS1, and thus does not correspond to a component of the display device according to the present specification.
하부 트렌치 구조물(TSa)의 측면은 상부 트렌치 구조물(TSb)에 의해 덮임에 따라 상부 트렌치 구조물(TSb)에 대해 언더 컷 영역으로 정의될 수 있다. 하부 트렌치 구조물(TSa)의 측면과 상부 트렌치 구조물(TSb)의 후면 사이에 배치되는 언더 컷 영역(또는 언더 컷 구조)은 발광 소자층(103)의 발광 소자(ED)와 공통 전극(CE)을 단절(또는 단선)시키기 위해 구현될 수 있다.As the side surface of the lower trench structure TSa is covered by the upper trench structure TSb, it may be defined as an undercut area with respect to the upper trench structure TSb. The under-cut region (or under-cut structure) disposed between the side surface of the lower trench structure TSa and the rear surface of the upper trench structure TSb connects the light-emitting element ED and the common electrode CE of the light-emitting
일 예에 따른 하부 트렌치 구조물(TSa)은 댐 패턴(105)의 하부 댐 패턴을 형성하는 댐 패터닝 공정 이후에 수행되는 건식 에칭 공정에 의해 구현될 수 있다. 예를 들어, 하부 트렌치 구조물(TSa)은 상부 트렌치 구조물(TSb) 상에 배치된 포토 마스크 패턴을 마스크로 하는 1차 건식 에칭 공정에 의해서 더미 유기물층(DOL)에 구현되고, 1차 건식 에칭 공정 이후에 수행되는 2차 건식 에칭 공정에 의해 언더 컷 영역(또는 언더 컷 구조)을 포함하도록 구현될 수 있다. 즉 하부 트렌치 구조물(TSa)은 1차 건식 에칭 공정 이후에 수행되는 2차 건식 에칭 공정에 의해 구현될 수 있다.The lower trench structure TSa according to an example may be implemented by a dry etching process performed after the dam patterning process of forming the lower dam pattern of the
이와 같은, 내측 트렌치 패턴부(TPPa)는 적어도 하나의 제 1 트렌치 구조물(TS1)에 구현된 돌출 팁을 포함함으로써 발광 소자층(103)의 발광 소자(ED)를 단절(또는 단선)시킬 수 있다. 또한, 내측 트렌치 패턴부(TPPa)는 적어도 하나의 제 1 트렌치 구조물(TS1)에 구현된 언더 컷 영역(또는 언더 컷 구조) 또는 처마 구조를 포함함으로써 발광 소자층(103)의 발광 소자(ED)와 공통 전극(CE)을 단절(또는 단선)시킬 수 있다.As such, the inner trench pattern portion TPPa includes a protruding tip implemented in at least one first trench structure TS1 to cut off (or disconnect) the light emitting element ED of the light emitting
일 예에 따른 트렌치 패턴부(TPP)는 제 2 마진 영역(MA1) 중에서 댐 패턴(105)의 외측에 배치된 외측 트렌치 패턴부(TPPb)를 더 포함할 수 있다.The trench pattern portion TPP according to an example may further include an outer trench pattern portion TPPb disposed outside the
외측 트렌치 패턴부(또는 제 2 트렌치 패턴부)(TPPb)는 댐 패턴(105)의 외측에 인접하도록 배치되고 댐 패턴(105)을 둘러싸도록 배치될 수 있다. 즉, 외측 트렌치 패턴부(TPPb)는 댐 패턴(105)을 둘러싸는 폐루프 형태를 가지면서 댐 패턴(105)과 제 1 기판(100)의 외측면(OS) 사이에 구현될 수 있다. 예를 들어, 외측 트렌치 패턴부(TPPb)는 제 1 기판(100)의 가장자리 부분을 따라 폐루프 형태로 구현됨으로써 폐루프 형태를 갖는 댐 패턴(105)을 둘러싸도록 구현될 수 있다. 이러한 외측 트렌치 패턴부(TPPb)는 댐 패턴(105)의 외측에서, 발광 소자층(103)의 발광 소자(ED)를 단절(또는 단선)시키거나 발광 소자층(103)의 발광 소자(ED)와 공통 전극(CE) 모두를 단절(또는 단선)시킬 수 있다.The outer trench pattern portion (or the second trench pattern portion) TPPb may be disposed adjacent to the outside of the
일 예에 따른 외측 트렌치 패턴부(TPPb)는 적어도 2개의 제 2 트렌치 패턴(TP2), 및 적어도 하나의 제 2 트렌치 구조물(TS2)을 포함할 수 있다.The outer trench pattern portion TPPb according to an example may include at least two second trench patterns TP2 and at least one second trench structure TS2.
적어도 2개의 제 2 트렌치 패턴(TP2)은 댐 패턴(105)의 외측에 인접하도록 배치되는 것을 제외하고는 내측 트렌치 패턴부(TPPa)의 적어도 2개의 제 1 트렌치 패턴(TP1)과 동일하게 구현된 홀 패턴(TPh) 및 홈 패턴(TPg)을 포함하므로, 이에 대한 중복 설명은 생략한다.Except that the at least two second trench patterns TP2 are disposed to be adjacent to the outer side of the
적어도 하나의 제 2 트렌치 구조물(TS2)은 적어도 2개의 제 2 트렌치 패턴(TP2)에 의해 구현되는 것을 제외하고는, 내측 트렌치 패턴부(TPPa)의 적어도 하나의 제 1 트렌치 구조물(TS1)과 동일하게 구현된 하부 트렌치 구조물(TSa) 및 상부 트렌치 구조물(TSb)을 포함하므로, 이에 대한 중복 설명은 생략한다. 이러한 적어도 하나의 제 2 트렌치 구조물(TS2)은 상부 트렌치 구조물(TSb)에 구현된 돌출 팁, 상부 트렌치 구조물(TSb)과 하부 트렌치 구조물(TSa)의 측면 사이에 구현된 언더 컷 영역(또는 언더 컷 구조), 및 상부 트렌치 구조물(TSb)의 처마 구조를 포함할 수 있다.The at least one second trench structure TS2 is the same as the at least one first trench structure TS1 of the inner trench pattern portion TPPa, except that the at least one second trench structure TS2 is implemented by at least two second trench patterns TP2. Since the lower trench structure TSa and the upper trench structure TSb are implemented in such a manner, a redundant description thereof will be omitted. The at least one second trench structure TS2 includes a protruding tip implemented in the upper trench structure TSb, and an undercut area (or undercut) implemented between the sides of the upper trench structure TSb and the lower trench structure TSa. Structure), and the eaves structure of the upper trench structure TSb.
이와 같은, 외측 트렌치 패턴부(TPPb)는 적어도 하나의 제 2 트렌치 구조물(TS2)에 구현된 돌출 팁을 포함함으로써 발광 소자층(103)의 발광 소자(ED)를 단절(또는 단선)시킬 수 있다. 또한, 외측 트렌치 패턴부(TPPb)는 적어도 하나의 제 2 트렌치 구조물(TS2)에 구현된 언더 컷 영역(또는 언더 컷 구조) 또는 처마 구조를 포함함으로써 발광 소자층(103)의 발광 소자(ED)와 공통 전극(CE)을 단절(또는 단선)시킬 수 있다.As such, the outer trench pattern portion TPPb includes a protruding tip implemented in at least one second trench structure TS2, so that the light emitting element ED of the light emitting
본 예에 따른 표시 장치(10)에서, 댐 패턴(105)은 트렌치 패턴부(TPP)의 내측 트렌치 패턴부(TPPa)와 외측 트렌치 패턴부(TPPb) 사이에 배치된 더미 무기물층(DIL) 상에 구현될 수 있다. 일 예에 따른 댐 패턴(105)은 평탄화층(102)과 동일한 물질로 형성된 하부 댐 패턴, 및 뱅크(104)와 동일한 물질로 하부 댐 패턴 상에 적층된 상부 댐 패턴을 포함할 수 있다. 하부 댐 패턴은 평탄화층(102)과 동일한 높이(또는 두께)를 가지거나 평탄화층(102)보다 더 높은 높이를 가지도록 내측 트렌치 패턴부(TPPa)와 외측 트렌치 패턴부(TPPb) 사이의 더미 무기물층(DIL) 상에 배치될 수 있다.In the
선택적으로, 일 예에 따른 트렌치 패턴부(TPP)에서, 내측 트렌치 패턴부(TPPa)와 외측 트렌치 패턴부(TPPb) 각각은 트렌치 구조물(TS1, TS2)의 상부 트렌치 구조물(TSb) 상에 배치된 더미 화소 전극 패턴을 더 포함할 수 있다. 더미 화소 전극 패턴은 화소(P)의 발광 영역(EA)에 배치된 화소 전극(PE)과 함게 동일한 물질로 구현될 수 있다. 즉, 더미 화소 전극 패턴은 화소 전극 물질의 패터닝 공정시 제거되지 않고 더미 무기물층(DIL) 상에 추가로 형성되거나 배치될 수 있다.Optionally, in the trench pattern portion TPP according to an example, each of the inner trench pattern portion TPPa and the outer trench pattern portion TPPb is disposed on the upper trench structure TSb of the trench structures TS1 and TS2. It may further include a dummy pixel electrode pattern. The dummy pixel electrode pattern may be formed of the same material as the pixel electrode PE disposed in the emission area EA of the pixel P. That is, the dummy pixel electrode pattern may not be removed during the patterning process of the pixel electrode material and may be additionally formed or disposed on the dummy inorganic material layer DIL.
본 예에 따른 표시 장치(10)에서, 트렌치 패턴부(TPP) 상에 형성(또는 증착)되는 발광 소자층(103)의 발광 소자(ED)는 트렌치 패턴부(TPP)에 의해 1회 이상으로 단절(또는 단선)될 수 있다. 예를 들어, 트렌치 패턴부(TPP)는 발광 소자(ED)가 단절(또는 단선)되는 적어도 하나의 발광 소자 단절부를 포함할 수 있다.In the
일 예에 따르면, 발광 소자(ED)의 증착 물질(EDm)은 직진성을 가지므로, 트렌치 구조물(TS1, TS2)의 상부 트렌치 구조물(TSb)의 상면 및 상부 트렌치 구조물(TSb)에 의해 가려지지 않는 트렌치 패턴(TP1, TP2)의 바닥면 상에만 증착되고, 상부 트렌치 구조물(TSb)의 처마 구조에 의해 가려지는 하부 트렌치 구조물(TSa)의 측면에는 증착되지 않는다. 따라서, 트렌치 패턴부(TPP) 상에 형성(또는 증착)되는 발광 소자(ED)는 트렌치 구조물(TS1, TS2)의 상부 트렌치 구조물(TSb)에 배치된 돌출 팁 또는 하부 트렌치 구조물(TSa)의 언더 컷 구조에 의해서 단절(또는 단선)될 수 있다. 따라서, 제 1 및 제 2 마진 영역(MA1, MA2)에 배치되는 발광 소자(ED)는 증착 공정시 트렌치 패턴부(TPP)에 의해서 자동적으로 단절(또는 단선)될 수 있으며, 이로 인해 본 예에 따른 표시 장치(10)는 제 1 및 제 2 마진 영역(MA1, MA2)에서 배치되는 발광 소자(ED)를 단절(또는 단선)시키기 위한 별도의 패터닝 공정 없이도 발광 소자의 증착 공정만으로 발광 소자(ED)를 단절(또는 단선)시킬 수 있다.According to an example, since the evaporation material EDm of the light emitting device ED has straightness, it is not covered by the upper surface of the upper trench structure TSb and the upper trench structure TSb of the trench structures TS1 and TS2. It is deposited only on the bottom surfaces of the trench patterns TP1 and TP2, and is not deposited on the side surfaces of the lower trench structure TSa covered by the eaves of the upper trench structure TSb. Accordingly, the light emitting device ED formed (or deposited) on the trench pattern portion TPP is a protruding tip disposed on the upper trench structure TSb of the trench structures TS1 and TS2 or under the lower trench structure TSa. It can be cut (or disconnected) by the cut structure. Therefore, the light emitting devices ED disposed in the first and second margin regions MA1 and MA2 may be automatically disconnected (or disconnected) by the trench pattern portion TPP during the deposition process, and thus, in this example According to the
본 예에 따른 표시 장치(10)에서, 트렌치 패턴부(TPP) 상에 형성(또는 증착)되는 발광 소자층(103)의 공통 전극(CE)은 트렌치 패턴부(TPP)에 의해 1회 이상으로 단절(또는 단선)될 수 있다. 예를 들어, 트렌치 패턴부(TPP)는 공통 전극(CE)이 단절(또는 단선)되는 적어도 하나의 공통 전극 단절부를 포함할 수 있다.In the
일 예에 따르면, 공통 전극(CE)의 공통 전극 물질(CEm)은 트렌치 패턴부(TPP)의 하부 트렌치 구조물(TSa)에 배치된 언더 컷 영역에는 증착되지 않는다. 따라서, 트렌치 패턴부(TPP) 상에 형성(또는 증착)되는 공통 전극(CE) 또는 공통 전극 물질(CEm)은 발광 소자(ED)와 마찬가지로 하부 트렌치 구조물(TSa)에 배치된 언더 컷 영역에서 단절(또는 단선)될 수 있다. 따라서, 제 1 및 제 2 마진 영역(MA1, MA2)에 배치되는 공통 전극(CE)은 증착 공정시 트렌치 패턴부(TPP)에 의해서 자동적으로 단절(또는 단선)될 수 있으며, 이로 인해 본 예에 따른 표시 장치(10)는 제 1 및 제 2 마진 영역(MA1, MA2)에서 배치되는 공통 전극(CE)을 단절(또는 단선)시키기 위한 별도의 패터닝 공정 없이도 공통 전극의 증착 공정만으로 공통 전극(CE)을 단절(또는 단선)시킬 수 있다. 또한, 제 1 및 제 2 마진 영역(MA1, MA2)에 배치되는 공통 전극(CE)은 트렌치 패턴부(TPP)에서 발광 소자(ED)의 단절면을 둘러쌈으로써 발광 소자(ED)의 단절면을 통한 측면 투습을 방지하고, 이를 통해 측면 투습에 의한 발광 소자(ED)의 신뢰성 저하를 방지할 수 있다.According to an example, the common electrode material CEm of the common electrode CE is not deposited on the undercut area disposed in the lower trench structure TSa of the trench pattern portion TPP. Accordingly, the common electrode CE or the common electrode material CEm formed (or deposited) on the trench pattern portion TPP is disconnected from the undercut area disposed in the lower trench structure TSa, similar to the light emitting device ED. (Or disconnection). Therefore, the common electrode CE disposed in the first and second margin regions MA1 and MA2 may be automatically disconnected (or disconnected) by the trench pattern portion TPP during the deposition process, and accordingly, in this example According to the
본 예에 따른 표시 장치(10)에서, 제 1 기판(110)의 제 1 및 제 2 마진 영역(MA1, MA2)에서, 봉지층(106)의 제 1 봉지층(106a)은 트렌치 패턴부(TPP)의 내측 트렌치 패턴부(TPPa)와 외측 트렌치 패턴부(TPPb) 및 댐 패턴(105)을 둘러싸도록 구현될 수 있다. 예를 들어, 제 1 봉지층(106a)은 트렌치 패턴부(TPP)를 덮음으로써 트렌치 패턴부(TPP)에 의해 단절(또는 단선)되지 않는다. 예를 들어, 제 1 봉지층(106a)은 트렌치 패턴부(TPP)의 트렌치 패턴(TP1, TP2) 내부에 충진될 뿐만 아니라 트렌치 구조물(TS1, TS2)을 둘러싸도록 구현될 수 있다.In the
제 1 기판(110)의 제 1 마진 영역(MA1)에서, 봉지층(106)의 제 2 봉지층(106b)은 댐 패턴(105)의 내측면과 트렌치 패턴부(TPP)의 내측 트렌치 패턴부(TPPa)를 덮는 제 1 봉지층(106a)을 덮도록 구현될 수 있다. 이러한 제 2 봉지층(106b)은 상대적으로 두꺼운 두께로 인하여 제 1 기판(100)의 제 1 면(100a) 상의 가장자리 부분으로 퍼질 수 있지만, 제 2 봉지층(106b)의 퍼짐은 댐 패턴(105)에 의해 차단될 수 있다. 예를 들어, 제 2 봉지층(106b)의 끝단은 댐 패턴(105) 상의 제 1 봉지층(106a)과 직접적으로 접촉할 수 있다. 이에 따라, 제 2 봉지층(106b)은 댐 패턴(105)에 의해 둘러싸이는 내부 영역(또는 안쪽 영역) 상의 제 1 봉지층(106a) 상에만 배치될 수 있다.In the first margin area MA1 of the
제 1 기판(110)의 제 1 및 제 2 마진 영역(MA1, MA2)에서, 봉지층(106)의 제 3 봉지층(106c)은 댐 패턴(105)의 외측면과 트렌치 패턴부(TPP)의 내측 트렌치 패턴부(TPPa)를 덮는 제 1 봉지층(106a)을 덮으면서 제 2 봉지층(106b)을 덮도록 구현될 수 있다.In the first and second margin regions MA1 and MA2 of the
본 예에 따른 표시 장치(10)는 트렌치 패턴부(TPP)를 포함함으로써 제 1 기판(100)의 제 1 면(100a) 중 가장자리 부분에 배치되는 제 1 마진 영역(MA1)과 제 2 마진 영역(MA2)의 전체 폭이 350 마이크로미터 이하로 감소될 수 있으며, 이 경우, 트렌치 패턴부(TPP)를 포함하지 않는 표시 장치보다 더 높은 고해상도를 구현할 수 있다.The
일 예로서, 인접한 2개의 화소 영역(PA) 사이의 제 1 간격 또는 화소 피치)(D1)의 절반이 공정 오차 범위 내에서 350 마이크로미터일 때, 제 1 마진 영역(MA1)과 제 2 마진 영역(MA2)의 전체 폭(또는 제 1 기판의 외측면과 최외곽 화소의 발광 영역(EA)의 끝단 사이의 최단 거리)은 발광 소자(ED)의 쉐도우 영역에 따른 쉐도우 마진과 수분에 의한 발광 소자(ED)의 신뢰성 확보에 따른 봉지 마진을 모두 고려하여 320 마이크로미터 이하로 구현될 수 있다. 이 경우, 제 1 패드부(110)를 포함하는 최외곽 화소의 중앙부와 제 1 기판(100)의 최외곽 외측면(VL) 사이의 제 2 간격(D2)은 공정 오차 범위 내에서 350 마이크로미터로 구현될 수 있다. 여기서, 기판(100)의 최외곽 외측면(VL)은 라우팅부(400)를 덮는 에지 코팅층(403)의 최외곽 외측면일 수 있다.As an example, when half of the first gap or pixel pitch) D1 between two adjacent pixel areas PA is 350 micrometers within the process error range, the first margin area MA1 and the second margin area The total width of (MA2) (or the shortest distance between the outer surface of the first substrate and the end of the light emitting area EA of the outermost pixel) is the shadow margin according to the shadow area of the light emitting device ED and the light emitting device due to moisture Considering all the encapsulation margins due to securing the reliability of (ED), it can be implemented to be less than 320 micrometers. In this case, the second gap D2 between the center of the outermost pixel including the
제 1 마진 영역(MA1)과 제 2 마진 영역(MA2)은 서로 동일한 폭을 가지거나 서로 다른 폭을 가질 수 있다. 예를 들어, 제 1 마진 영역(MA1)은 제 1 방향(X)을 기준으로, 200 마이크로미터 이하의 폭을 가지도록 구현될 수 있고, 제 2 마진 영역(MA2)은 120 마이크로미터 이하의 폭을 가지도록 구현될 수 있다. 그리고, 제 2 마진 영역(MA2)에 포함되는 패드 마진 영역(또는 측면 라우팅 영역)은 제 1 방향(X)을 기준으로, 100 마이크로미터 이하의 폭을 가지도록 구현될 수 있다.The first margin area MA1 and the second margin area MA2 may have the same width or different widths. For example, the first margin area MA1 may be implemented to have a width of 200 micrometers or less based on the first direction X, and the second margin area MA2 may have a width of 120 micrometers or less. It can be implemented to have. In addition, the pad margin area (or side routing area) included in the second margin area MA2 may be implemented to have a width of 100 micrometers or less based on the first direction X.
도 31은 도 4에 도시된 선 II-II'의 또 다른 단면도이며, 도 32는 도 30에 도시된 'B9' 부분의 확대도로서, 이는 도 1 내지 도 21에 도시된 표시 장치에서, 댐 패턴을 제거(또는 생략)하고 봉지층의 구조를 변경하여 구성한 것이다. 도 31 및 도 32에서, 발광 소자와 공통 전극 및 봉지층을 제외한 나머지 구성 요소들은 도 1 내지 도 21의 구성 요소와 동일하므로, 동일한 구성 요소에 대해서는 동일한 도면 부호를 부여하고, 그에 대한 중복 설명은 생략하거나 간략히 한다.31 is another cross-sectional view of the line II-II' shown in FIG. 4, and FIG. 32 is an enlarged view of a portion'B9' shown in FIG. 30, which is a dam in the display device shown in FIGS. 1 to 21 It is constructed by removing (or omitting) the pattern and changing the structure of the encapsulation layer. In FIGS. 31 and 32, the remaining components except for the light emitting element, the common electrode, and the encapsulation layer are the same as those of FIGS. 1 to 21, so that the same reference numerals are assigned to the same components, and redundant descriptions thereof Omit or simplify.
도 4, 도 31 및 도 32를 참조하면, 본 명세서에 따른 표시 장치(10)에서, 발광 소자층(103)의 발광 소자(ED)는 각 화소(SP)의 발광 영역(EA)에 노출된 화소 전극(PE)과 뱅크(104)에 배치될뿐만 아니라 제 1 기판(100)의 제 1 면(100a) 상의 제 1 마진 영역(MA1) 상에 배치될 수 있다. 발광 소자(ED)의 끝단부(또는 제 1 테일부)(EP1)는 제 1 마진 영역(MA1) 상에 배치되어 있는 패시베이션층(101d)과 직접적으로 접촉할 수 있다. 발광 소자(ED)의 최외곽 끝단은 제 1 마진 영역(MA1)과 제 2 마진 영역(MA2)의 경계부에 최대한 인접하도록 배치될 수 있다. 예를 들어, 발광 소자(ED)의 끝단(EP1)은 제 1 기판(100)의 외측면(OS)으로부터 120~320 마이크로미터 범위 내에서 이격될 수 있다.4, 31, and 32, in the
발광 소자층(103)의 공통 전극(CE)은 발광 소자(ED)와 직접적으로 접촉되면서 발광 소자(ED)를 둘러싸도록 구현될 수 있다. 예를 들어, 공통 전극(CE)은 발광 소자(ED)의 표면 형태를 그대로 따르는 등각 형태로 구현됨으로써 발광 소자(ED)를 둘러쌀 수 있다. 이러한 공통 전극(CE)의 끝단부(또는 제 2 테일부)(EP2)는 제 1 마진 영역(MA1)에 배치되고 제 1 마진 영역(MA1) 상에 배치되어 있는 패시베이션층(101d)과 직접적으로 접촉함으로써 발광 소자(ED)의 끝단부(EP1)를 둘러쌀 수 있다. 발광 소자(ED)의 최외곽 끝단은 공통 전극(CE)에 의해 직접적으로 둘러싸임으로써 외부로 노출되지 않는다. 따라서, 공통 전극(CE)의 끝단부(EP2)는 발광 소자(ED)의 끝단부(EP1)와 패시베이션층(101d) 사이의 경계부(또는 계면)를 덮음으로써 측면 투습을 방지하거나 최소화할 수 있다.The common electrode CE of the light emitting
봉지층(106)의 제 1 봉지층(106a)은 공통 전극(CE)과 직접적으로 접촉되면서 공통 전극(CE)을 둘러싸도록 구현될 수 있다. 예를 들어, 제 1 봉지층(106a)은 공통 전극(CE)의 표면 형상을 그대로 따르는 형상을 가지도록 구현됨으로써 공통 전극(CE)을 둘러쌀 수 있다. 제 1 봉지층(106a)의 끝단부(또는 테일부)(EP3)는 제 1 마진 영역(MA1)에 배치되고 제 1 마진 영역(MA1) 상에 배치되어 있는 패시베이션층(101d)과 직접적으로 접촉함으로써 공통 전극(CE)의 끝단부(EP2)를 둘러쌀 수 있다. 이에 따라, 제 1 봉지층(106a)의 끝단부(EP3)는 공통 전극(CE)의 끝단부(EP2)와 패시베이션층(101d) 사이의 경계부(또는 계면)를 덮음으로써 측면 투습을 방지하거나 최소화할 수 있다.The
봉지층(106)의 제 2 봉지층(106b)은 제 1 봉지층(106a)과 직접적으로 접촉되면서 제 1 봉지층(106a)을 둘러싸도록 구현될 수 있다. 제 2 봉지층(106b)의 끝단부(EP4)는 제 1 마진 영역(MA1)에 배치되고 제 1 마진 영역(MA1) 상에 배치되어 있는 패시베이션층(101d)과 직접적으로 접촉함으로써 제 1 봉지층(106a)의 끝단부(EP3)를 둘러쌀 수 있다. 이에 따라, 제 2 봉지층(106b)의 끝단부(EP4)는 제 1 봉지층(106a)의 끝단부(EP3)와 패시베이션층(101d) 사이의 경계부(또는 계면)를 덮음으로써 측면 투습을 추가로 방지하거나 최소화할 수 있다.The
일 예에 따른 제 2 봉지층(106b)의 끝단부(EP4)는 제 1 봉지층(106a)의 끝단부(EP3)와 달리 뾰족하지 않고, 제 1 봉지층(106a)보다 상대적으로 두꺼운 두께를 가질 수 있다. 제 1 기판(100)의 외측면(OS)을 향하거나 제 1 기판(100)의 외측면(OS)에 인접한 제 2 봉지층(106b)의 외측면 하부는 패시베이션층(101d)으로부터 제 1 기판(100)의 두께 방향(Z)을 따라 수직하게 구현될 수 있다. 예를 들어, 패시베이션층(101d)에 직접적으로 접촉된 제 2 봉지층(106b)의 외측면 하부는 패시베이션층(101d)의 상부면에 대해 수직한 최외곽 수직 측벽을 포함할 수 있다.The end EP4 of the
제 2 봉지층(106b)의 최외곽 수직 측벽은 발광 소자(ED)의 끝단(EP1)으로부터 10 ~20 마이크로미터 범위로 이격될 수 있다. 즉, 제 2 봉지층(106b)의 최외곽 수직 측벽과 발광 소자(ED)의 끝단(EP1) 사이의 거리(D3)는 10 ~20 마이크로미터일 수 있다.The outermost vertical sidewall of the
봉지층(106)의 제 3 봉지층(106c)은 제 2 봉지층(106b)과 직접적으로 접촉되면서 제 2 봉지층(106b)을 둘러싸도록 구현될 수 있다. 제 3 봉지층(106c)의 끝단부(EP5)는 제 1 마진 영역(MA1)에 배치되고 제 1 마진 영역(MA1) 상에 배치되어 있는 패시베이션층(101d)과 직접적으로 접촉함으로써 제 2 봉지층(106b)의 끝단부(EP4)를 둘러쌀 수 있다. 이에 따라, 제 3 봉지층(106c)의 끝단부(EP5)는 제 2 봉지층(106b)의 끝단부(EP4)와 패시베이션층(101d) 사이의 경계부(또는 계면)를 덮음으로써 측면 투습을 추가로 방지하거나 최소화할 수 있다.The
이와 같은, 봉지층(106)은 파장 변환층(107)의 보호층(107b)에 의해 둘러싸일 수 있다.As such, the
보호층(107b)은 제 3 봉지층(106c)과 직접적으로 접촉되면서 제 3 봉지층(106c)을 둘러싸도록 구현될 수 있다. 예를 들어, 보호층(107b)의 가장자리 부분은 제 1 마진 영역(MA1)에 근접한 제 2 마진 영역(MA2)에 배치되고 제 2 마진 영역(MA2) 상에 배치되어 있는 패시베이션층(101d)과 직접적으로 접촉함으로써 제 3 봉지층(106c)의 끝단부(EP5)를 둘러쌀 수 있다.The
이와 같은, 본 예에 따른 표시 장치(10)는 공통 전극(CE)과 제 1 봉지층(106a) 및 제 2 봉지층(106b)에 따른 3중 밀봉 구조에 의해 발광 소자(ED)의 끝단부(EP1)가 둘러싸이거나 밀봉됨으로써 측면 투습에 따른 발광 소자(ED)의 신뢰성 저하가 방지될 수 있으며, 제 1 마진 영역(MA1)의 폭이 크게 감소될 수 있으며, 이로 인하여 최외곽 화소 영역(PA)의 중심부와 제 1 기판(100)의 외측면들(OS) 사이의 제 2 간격(D2)이 인접한 화소 영역(PA) 사이의 제 1 간격(D1)의 절반 이하로 구현될 수 있다. 여기서, 제 1 간격(D1)은 화소 피치 또는 기준 화소 피치로 표현될 수도 있다.As described above, the
도 33a 내지 도 33e는 도 31에 도시된 발광 소자와 공통 전극 및 봉지층의 제조 방법을 나타내는 도면들이며, 도 34는 도 33b에 대한 현미경 사진이다. 도 34에서, 흰색 층(WL)은 마스크 패턴과 증착 물질의 단면 구조를 식별할 수 있도록 실험적으로 코팅된 코팅층이므로, 본 명세서에 따른 표시 장치의 구성 요소에 해당되지 않는다.33A to 33E are views illustrating a method of manufacturing the light emitting device shown in FIG. 31, a common electrode, and an encapsulation layer, and FIG. 34 is a micrograph of FIG. 33B. In FIG. 34, the white layer WL is a coating layer that is experimentally coated to identify the cross-sectional structure of the mask pattern and the deposition material, and thus does not correspond to a component of the display device according to the present specification.
도 33a 내지 도 33e와 도 34를 참조하면, 본 명세서에 따른 발광 소자와 공통 전극 및 봉지층의 제조 방법을 설명하면 다음과 같다.Referring to FIGS. 33A to 33E and 34, a method of manufacturing a light emitting device, a common electrode, and an encapsulation layer according to the present specification will be described as follows.
도 33a 및 도 34에 도시된 바와 같이, 제 1 기판(100)의 제 1 면(100a) 상에 제 1 마스크 패턴(MP1), 및 제 1 마스크 패턴(MP1)에 대해 처마 구조를 갖는 제 2 마스크 패턴(MP2)을 제 1 마스크 패턴(MP1) 상에 형성(또는 배치)한다. 예를 들어, 제 1 마스크 패턴(MP1)과 제 2 마스크 패턴(MP2)은 제 1 기판(100)의 제 1 면(100a) 상에 제 1 마스크 패턴 물질과 제 2 마스크 패턴 물질을 차례로 형성(또는 코팅)하는 공정, 제 2 마스크 패턴 물질에 대한 노광 공정하는 공정, 제 2 마스크 패턴 물질과 제 1 마스크 패턴 물질을 차례로 패터닝(제거)하는 공정, 및 패터닝된 제 1 마스크 패턴 물질과 제 1 마스크 패턴 물질을 베이킹하는 공정에 의해서 구현될 수 있다.33A and 34, the first mask pattern MP1 on the
일 예에 따른 제 2 마스크 패턴 물질은 감광성 레지스트(photosensitive resist)로 이루어질 수 있다. 예를 들어, 제 2 마스크 패턴 물질은 포지티브 포토 레지스트 또는 네거티브 포토 레지스트로 이루어질 수 있다.The second mask pattern material according to an example may be formed of a photosensitive resist. For example, the second mask pattern material may be formed of a positive photo resist or a negative photo resist.
일 예에 따른 제 1 마스크 패턴 물질은 제 2 마스크 패턴 물질에 대한 노광 공정에 의해 변성되지 않는 물질로 이루어질 수 있다. 예를 들어, 제 1 마스크 패턴 물질은 PMGI(polydimethylglutarimide) 또는 PMMA(Polymethylmethacrylate)일 수 있다. 이러한 제 1 마스크 패턴 물질은 에칭 유도층(etch leading layer), 희생층(sacrificial layer), 리프트 오프 레지스트층(lift off resist layer), 또는 비감광성 레지스트층(Non-photosensitive layer)으도 표현될 수도 있다.The first mask pattern material according to an example may be made of a material that is not denatured by an exposure process for the second mask pattern material. For example, the first mask pattern material may be polydimethylglutarimide (PMGI) or polymethylmethacrylate (PMMA). This first mask pattern material may also be expressed as an etch leading layer, a sacrificial layer, a lift off resist layer, or a non-photosensitive layer. have.
현상액에 대한 제 1 마스크 패턴 물질의 현상 레이트(develop rate)는 현상액에 대한 제 2 마스크 패턴 물질의 현상 레이트보다 높을 수 있다. 예를 들어, 제 2 마스크 패턴 물질은 노광 공정에 의해 노광되는 노광 부분과 비노광 부분을 포함하며, 제 2 마스크 패턴은 제 2 마스크 패턴 물질의 비노광 부분으로 구현될 수 있다. 이 경우, 제 2 마스크 패턴 물질의 노광 부분과 중첩되는 제 1 마스크 패턴 물질의 패터닝 부분은 제 2 마스크 패턴 물질의 노광 부분이 현상액에 의해 제거됨에 따라 현상액에 노출되고, 현상액에 노출된 제 1 마스크 패턴 물질의 패터닝 부분은 제 2 마스크 패턴 물질의 노광 부분보다 빠르게 제거될 수 있다. 따라서, 제 1 마스크 패턴 물질은 제 2 마스크 패턴 물질보다 상대적으로 빠른 현상 레이트를 가지므로, 제 1 마스크 패턴 물질은 제 2 마스크 패턴 물질에 대하여 언더 컷 구조를 가질 수 있다.The development rate of the first mask pattern material with respect to the developer may be higher than the development rate of the second mask pattern material with respect to the developer. For example, the second mask pattern material includes an exposed portion and a non-exposed portion exposed by an exposure process, and the second mask pattern may be implemented as a non-exposed portion of the second mask pattern material. In this case, the patterning portion of the first mask pattern material overlapping the exposed portion of the second mask pattern material is exposed to the developer as the exposed portion of the second mask pattern material is removed by the developer, and the first mask exposed to the developer The patterned portion of the pattern material may be removed faster than the exposed portion of the second mask pattern material. Accordingly, since the first mask pattern material has a relatively faster development rate than the second mask pattern material, the first mask pattern material may have an undercut structure with respect to the second mask pattern material.
일 예에 따른 제 1 마스크 패턴(MP1)의 측면은 제 2 마스크 패턴(MP2)에 대하여 언더 컷 영역(또는 정테이퍼 구조)(UCA)을 가질 수 있다. 예를 들어, 제 1 마스크 패턴(MP1)과 제 2 마스크 패턴(MP2) 사이의 경계부 또는 제 1 마스크 패턴(MP1)의 상부 측면은 제 2 마스크 패턴(MP2)에 대하여 언더 컷될 수 있다. 제 2 마스크 패턴(MP2)은 제 1 마스크 패턴(MP1)의 언더 컷 영역(UCA)에 의해서 제 1 마스크 패턴(MP1)의 측면에 비하여 돌출됨으로써 제 1 마스크 패턴(MP1)의 측면을 덮을 수 있다. 이에 따라, 제 2 마스크 패턴(MP2)은 제 1 마스크 패턴(MP1)에 대해 처마 구조를 가질 수 있다.A side surface of the first mask pattern MP1 according to an example may have an undercut area (or a regular tapered structure) UCA with respect to the second mask pattern MP2. For example, a boundary portion between the first mask pattern MP1 and the second mask pattern MP2 or an upper side surface of the first mask pattern MP1 may be undercut with respect to the second mask pattern MP2. The second mask pattern MP2 may protrude from the side surface of the first mask pattern MP1 by the undercut area UCA of the first mask pattern MP1 to cover the side surface of the first mask pattern MP1. . Accordingly, the second mask pattern MP2 may have an eave structure with respect to the first mask pattern MP1.
제 1 마스크 패턴(MP1)은 제 1 기판(100)의 제 1 면(100a) 상에 정의된 제 2 마진 영역(MA2) 전체를 덮고, 제 2 마진 영역(MA2)에 인접한 제 1 마진 영역(MA1)의 일부를 덮을 수 있다. 예를 들어, 제 1 마스크 패턴(MP1)의 내측면은 제 1 마진 영역(MA)과 제 2 마진 영역(MA2) 사이의 경계부에 인접한 제 1 마진 영역(MA1)에 위치할 수 있다. 제 2 마스크 패턴(MP2)의 내측면은 제 1 마스크 패턴(MP1)의 내측면으로부터 이격되도록 제 1 마진 영역(MA) 내에 위치할 수 있다. 즉, 제 1 마스크 패턴(MP1)의 내측면은 제 1 마진 영역(MA)과 제 2 마진 영역(MA2) 사이의 경계부와 제 2 마스크 패턴(MP2)의 내측면 사이에 위치할 수 있다.The first mask pattern MP1 covers the entire second margin area MA2 defined on the
다음으로, 도 33b 및 도 34에 도시된 바와 같이, 제 1 마스크 패턴(MP1)과 제 2 마스크 패턴(MP2)은 제 1 기판(100)의 제 1 면(100a) 상에 발광 소자층(103)의 발광 소자(ED)와 공통 전극(CE) 및 봉지층(106)의 제 1 봉지층(106a)을 차례로 형성(또는 증착)한다.Next, as shown in FIGS. 33B and 34, the first mask pattern MP1 and the second mask pattern MP2 are formed on the
발광 소자(ED)는 각 화소(SP)의 발광 영역(EA)에 노출된 화소 전극(PE)과 뱅크(104)에 배치될뿐만 아니라 제 1 기판(100)의 제 1 면(100a) 상의 제 1 마진 영역(MA1) 및 제 2 마스크 패턴(MP2) 상에 배치될 수 있다. 이때, 발광 소자(ED)의 끝단부(또는 제 1 테일부)(EP1)는 제 2 마스크 패턴(MP2)에 의해 가려지는 제 1 마스크 패턴(MP1)의 언더 컷 영역(UCA) 중 일부 영역으로 침투하고 제 1 마스크 패턴(MP1)의 언더 컷 영역(UCA)에 노출된 패시베이션층(101d)과 직접적으로 접촉할 수 있다.The light emitting device ED is not only disposed on the pixel electrode PE exposed to the light emitting area EA of each pixel SP and the
발광 소자(ED)의 증착 공정에서, 발광 소자(ED)의 끝단부(EP1)의 위치는 발광 소자의 증착 마스크와 제 1 기판(100) 간의 거리에 따라 필연적으로 발생되는 발광 소자의 쉐도우 영역에 기초하여 설정되어야 한다. 그러나, 본 예에 따른 발광 소자의 쉐도우 영역은 제 2 마스크 패턴(MP2)과 중첩되고 제 2 마스크 패턴(MP2)의 돌출 길이에 기반으로 제어되거나 설정될 수 있다. 따라서, 본 예에 따른 표시 장치는 발광 소자(ED)의 증착 공정에서 발광 소자의 쉐도우 영역을 반영하지 않아도 되므로, 발광 소자의 쉐도우 영역에 따른 제 1 마진 영역(MA1)의 폭을 현저히 감소시킬 수 있다.In the deposition process of the light-emitting device ED, the position of the end portion EP1 of the light-emitting device ED is in the shadow area of the light-emitting device, which inevitably occurs according to the distance between the deposition mask of the light-emitting device and the
공통 전극(CE)은 발광 소자(ED)를 덮도록 형성될 수 있다. 특히, 공통 전극(CE)의 끝단부(또는 제 2 테일부)(EP2)는 제 1 마스크 패턴(MP1)의 언더 컷 영역(UCA)으로 침투하여 제 1 마스크 패턴(MP1)의 언더 컷 영역(UCA)에 노출된 패시베이션층(101d)과 직접적으로 접촉함으로써 발광 소자(ED)의 끝단부(EP1)를 둘러쌀 수 있다.The common electrode CE may be formed to cover the light emitting device ED. In particular, the end portion (or the second tail portion) EP2 of the common electrode CE penetrates into the undercut area UCA of the first mask pattern MP1 to penetrate the undercut area UCA of the first mask pattern MP1. By directly contacting the
제 1 봉지층(106a)은 공통 전극(CE)을 덮도록 형성될 수 있다. 특히, 제 1 봉지층(106a)의 끝단부(EP3)는 제 1 마스크 패턴(MP1)의 언더 컷 영역(UCA)으로 침투하고 제 1 마스크 패턴(MP1)의 언더 컷 영역(UCA)에 노출된 패시베이션층(101d)과 직접적으로 접촉함으로써 공통 전극(CE)의 끝단부(EP2)를 둘러쌀 수 있다.The
다음으로, 도 33c에 도시된 바와 같이, 제 1 기판(100)의 제 1 면(100a) 상에 봉지층(106)의 제 1 봉지층(106a)을 둘러싸는 제 2 봉지층(160b)을 형성(또는 코팅)한다.Next, as shown in FIG. 33C, a second encapsulation layer 160b surrounding the
제 2 봉지층(160b)의 끝단부(EP4)는 제 1 마스크 패턴(MP1)의 언더 컷 영역(UCA)으로 침투하고 제 1 마진 영역(MA1) 상에 배치되어 있는 패시베이션층(101d)과 직접적으로 접촉함으로써 제 1 봉지층(106a)의 끝단부(EP3)를 둘러쌀 수 있다. 그리고, 제 2 봉지층(160b)의 끝단부(EP4)는 제 1 마스크 패턴(MP1)의 내측면과 직접적으로 접촉함으로써 패시베이션층(101d)의 상부면에 대해 수직한 최외곽 수직 측벽을 포함할 수 있다.The end portion EP4 of the second encapsulation layer 160b penetrates into the undercut area UCA of the first mask pattern MP1 and is directly connected to the
제 2 봉지층(106b)의 최외곽 수직 측벽은 발광 소자(ED)의 끝단(EP1)으로부터 10 ~20 마이크로미터 범위로 이격될 수 있다. 즉, 제 2 봉지층(106b)의 최외곽 수직 측벽과 발광 소자(ED)의 끝단(EP1) 사이의 거리(D3)는 10 ~20 마이크로미터일 수 있다.The outermost vertical sidewall of the
다음으로, 도 33d에 도시된 바와 같이, 리프트 오프 공정을 통해 제 1 기판(100)의 제 1 면(100a) 상에 배치된 제 1 마스크 패턴(MP1)과 제 2 마스크 패턴(MP2)을 모두 제거한다.Next, as shown in FIG. 33D, both the first mask pattern MP1 and the second mask pattern MP2 disposed on the
선택적으로, 제 1 마스크 패턴(MP1)과 제 2 마스크 패턴(MP2)에 대한 리프트 오프 공정의 소요 시간을 감소시키기 위해 가열된 용매가 사용될 수 있고, 초음파 세정 공정이 적용될 수도 있다.Optionally, a heated solvent may be used or an ultrasonic cleaning process may be applied to reduce the time required for the lift-off process for the first mask pattern MP1 and the second mask pattern MP2.
다음으로, 도 33e에 도시된 바와 같이, 제 1 기판(100)의 제 1 면(100a) 상에 봉지층(106)의 제 2 봉지층(106b)을 둘러싸는 제 3 봉지층(160c)을 형성(또는 코팅)한다.Next, as shown in FIG. 33E, a third encapsulation layer 160c surrounding the
제 3 봉지층(160c)은 제 2 봉지층(106b)의 상면과 측면 및 끝단부(EP4)를 둘러싸도록 형성될 수 있다. 그리고, 제 1 기판(100)의 제 1 면(100a) 중 패드부(110) 상에 형성된 제 3 봉지층(160c)은 패터닝 공정 또는 패드 오픈 공정에 의해 제거될 수 있다.The third encapsulation layer 160c may be formed to surround the upper surface, side surfaces, and end portions EP4 of the
도 35는 도 4에 도시된 제 2 기판의 후면을 나타내는 도면으로서, 이는 도 1 내지 도 32에 도시된 표시 장치의 제 2 기판에 패널 지지 부재를 추가로 구성한 것이다. 도 35를 설명함에 있어서, 도 1 내지 도 32의 구성 요소와 동일하거나 대응되는 구성 요소에 대해서는 동일한 도면 부호를 부여하고, 그에 대한 중복 설명은 생략하거나 간략히 한다.FIG. 35 is a diagram illustrating a rear surface of the second substrate shown in FIG. 4, which is a panel support member additionally configured on the second substrate of the display device shown in FIGS. 1 to 32. In describing FIG. 35, the same reference numerals are assigned to the same or corresponding components as those of FIGS. 1 to 32, and redundant descriptions thereof will be omitted or simplified.
도 4 및 도 35를 참조하면, 본 명세서의 일 예에 따른 표시 장치(10)는 제 2 기판(200)의 후면(200b)에 배치된 패널 지지 부재(600)를 더 포함할 수 있다.4 and 35, the
패널 지지 부재(600)는 결합 부재(300)를 매개로 서로 합착(또는 결합)된 제 1 기판(100)과 제 2 기판(200)을 포함하는 표시 패널의 후면을 지지하도록 구현될 수 있다. 패널 지지 부재(600)는 후면 커버, 백 커버, 또는 후면 부재 등으로 표현될 수도 있다.The
일 예에 따른 패널 지지 부재(600)는 지지 플레이트(610) 및 복수의 체결 부재(630)를 포함할 수 있다.The
지지 플레이트(610)는 제 2 기판(200)의 후면(200b)에 연결되고 표시 패널의 후면을 지지할 수 있다. 지지 플레이트(610)는 제 2 기판(200)의 후면(200b) 중 제 2 패드부(210) 및 제 3 패드부(230)를 제외한 나머지 부분을 덮도록 배치되고, 구동 회로부(500)의 인쇄 회로 기판(550)을 지지할 수 있다. 예를 들어, 지지 플레이트(610)는 양면 테이프 등과 같은 플레이트 결합 부재를 매개로 제 2 기판(200)의 후면(200b)과 결합될 수 있다.The
지지 플레이트(610)는 금속 재질로 이루어질 수 있다. 예를 들어, 지지 플레이트(610)는 알루미늄, 알루미늄 합금, 마그네슘 합금, 철과 니켈의 합금, 및 스테인리스 스틸(stainless steel) 중 어느 하나의 재질, 이들의 합금 재질, 또는 접합 구조를 가질 수 있으며 이에 한정되는 것은 아니다.The
일 예에 따른 지지 플레이트(610)는 제 3 패드부(230)를 노출시키기 위해, 일측변의 일부분이 제거된 요부(611)를 포함할 수 있다. 예를 들어, 지지 플레이트(610)는 위에서 아래로 내려다 볼 때, "凹"자 형태를 가질 수 있다. 이 경우, 제 2 기판(200)의 제 3 패드부(230)는 지지 플레이트(610)의 요부(611)에 의해 제 2 기판(200)의 후방 쪽으로 노출될 수 있다. 그리고, 제 2 기판(200)의 제 3 패드부(230)에 부착된 플렉서블 회로 필름(510)의 타측 가장자리 부분은 지지 플레이트(610)의 요부(611)와 제 2 기판(200) 사이의 단차부를 덮으며 지지 플레이트(610)에 지지된 인쇄 회로 기판(550)과 전기적으로 연결될 수 있다.The
다른 예에 따른 지지 플레이트(610)는 제 3 패드부(230)를 노출시키기 위한 개구홀을 포함할 수 있다. 일 예로서, 지지 플레이트(610)는 제 2 기판(200)의 후면(200b) 중 제 2 패드부(210)를 제외한 나머지 부분을 덮는 사각 형태를 가지면서 제 3 패드부(230)보다 상대적으로 큰 크기를 갖는 사각 형태의 개구홀을 포함할 수 있다. 예를 들어, 지지 플레이트(610)는 위에서 아래로 내려다 볼 때, "回"자 형태를 가질 수 있다. 이 경우, 제 2 기판(200)의 제 3 패드부(230)는 지지 플레이트(610)의 개구홀에 의해 제 2 기판(200)의 후방 쪽으로 노출될 수 있다. 그리고, 제 2 기판(200)의 제 3 패드부(230)에 부착된 플렉서블 회로 필름(510)의 타측 가장자리 부분은 지지 플레이트(610)의 개구홀을 통과하여 지지 플레이트(610)에 지지된 인쇄 회로 기판(550)과 전기적으로 연결될 수 있다.The
복수의 체결 부재(630)는 지지 플레이트(610)의 후면에 배치될 수 있다. 예를 들어, 복수의 체결 부재(630)는 지지 플레이트(610)의 각 모서리 부분에 인접하도록 배치되고, 지지 플레이트(610)의 후면으로부터 일정한 길이를 가지도록 돌출될 수 있다.The plurality of fastening
일 예에 따른 복수의 체결 부재(630) 각각은 전면부로부터 오목하게 구현된 체결 홈(631)을 포함할 수 있다.Each of the plurality of fastening
복수의 체결 부재(630) 각각은 스크류 또는 볼트 등의 고정 부재에 의해 지지 플레이트(610)의 후면에 고정될 수 있다. 예를 들어, 고정 부재는 체결 부재(630)의 체결 홈(631)을 관통하여 지지 플레이트(610)의 후면에 체결됨으로써 체결 부재(630)의 후면부를 지지 플레이트(610)의 후면에 고정할 수 있다.Each of the plurality of fastening
일 예에 따른 복수의 체결 부재(630) 각각은 자석에 의해 자화 가능한 재질로 이루어질 수 있다. 다른 예에 따른 복수의 체결 부재(630) 각각은 자석 블록을 사이에 두고 지지 플레이트(610)의 후면과 결합될 수 있다. 예를 들어, 자석 블록은 네오디움 자석(neodymium magnet)일 수 있다.Each of the plurality of fastening
복수의 체결 부재(630) 각각은 표시 장치를 지지하는 후면 프레임 유닛에 배치되어 있는 복수의 체결 핀 각각과 일대일로 체결될 수 있다. 예를 들어, 체결 부재(630)는 자력에 의해 후면 프레임 유닛에 배치되어 있는 체결 핀과 결합될 수 있다. 이에 따라, 본 명세서에 따른 표시 장치(10)는 후면 프레임 유닛에 거치될 수 있다. 그리고, 후면 프레임 유닛에 거치된 표시 장치(10)는 제 1 방향(X)과 제 2 방향(Y) 중 적어도 하나의 방향을 따라 연속적으로 타일링됨으로써 멀티 표시 장치 또는 무한 확장 가능한 표시 장치를 구현할 수 있다. 여기서, 후면 프레임 유닛은 후면 구조물, 디스플레이 거치 유닛, 타일링 유닛, 타일링 구조물, 캐비닛 유닛, 모듈 캐비넷 유닛, 또는 캐비닛 구조물 등으로 표현될 수도 있다. 그리고, 멀티 표시 장치는 멀티 패널 표시 장치, 멀티 스크린 표시 장치, 또는 타일링 표시 장치 등으로 표현될 수도 있다.Each of the plurality of fastening
부가적으로, 본 명세서의 일 예에 따른 표시 장치(10)는 회로 커버를 더 포함할 수 있다. 회로 커버는 패널 지지 부재(600)의 후면에 결합되고 패널 지지 부재(600)의 후면에 노출된 구동 회로부(500)를 덮음으로써 외부 충격으로부터 구동 회로부(500)를 보호하고, 정전기로부터 구동 회로부(500)를 보호할 수 있다. 일 예에 따른 회로 커버는 패널 지지 부재(600)의 후면에 노출된 구동 회로부(500)를 덮을 수 있는 형상을 갖는 금속 재질로 구현될 수 있다. 예를 들어, 회로 커버는 커버 쉴드로 표현될 수 있다.Additionally, the
도 36은 본 명세서의 일 예에 따른 멀티 표시 장치를 나타내는 도면이고, 도 37은 도 36에 도시된 표시 장치의 타일링 과정을 나타내는 도면이며, 도 38은 도 26에 도시된 선 V-V'의 단면도이다.36 is a diagram illustrating a multi-display device according to an example of the present specification, FIG. 37 is a diagram illustrating a tiling process of the display device shown in FIG. 36, and FIG. 38 is a diagram of a line V-V' shown in FIG. It is a cross-sectional view.
도 36 내지 도 38을 참조하면, 본 명세서의 일 예에 따른 멀티 표시 장치는 복수의 표시 모듈(10-1, 10-2, 10-3, 10-4) 및 복수의 후면 프레임 유닛(30-1, 30-2, 30-3, 30-4)을 포함할 수 있다.36 to 38, a multi-display device according to an example of the present specification includes a plurality of display modules 10-1, 10-2, 10-3, and 10-4 and a plurality of rear frame units 30- 1, 30-2, 30-3, 30-4).
복수의 표시 모듈(10-1, 10-2, 10-3, 10-4) 각각은 N(N은 2 이상의 양의 정수)×M(M은 2 이상의 양의 정수) 형태로 배치됨으로써 개별 영상을 표시하거나 하나의 영상을 분할하여 표시한다. 이러한 복수의 표시 모듈(10-1, 10-2, 10-3, 10-4) 각각은 도 1 내지 도 35에 도시된 본 명세서에 따른 표시 장치(10)를 포함하는 것으로, 이에 대한 중복 설명은 생략하기로 한다.Each of the plurality of display modules (10-1, 10-2, 10-3, 10-4) is arranged in the form of N (N is a positive integer of 2 or more) × M (M is a positive integer of 2 or more) to provide individual images. Is displayed, or one image is divided and displayed. Each of the plurality of display modules 10-1, 10-2, 10-3, and 10-4 includes the
복수의 후면 프레임 유닛(30-1, 30-2, 30-3, 30-4) 각각은 복수의 표시 모듈(10-1, 10-2, 10-3, 10-4) 각각과 일대일로 결합되고 해당하는 표시 모듈(10-1, 10-2, 10-3, 10-4)을 지지할 수 있다. 복수의 후면 프레임 유닛(30-1, 30-2, 30-3, 30-4)은 제 1 방향(X)과 제 2 방향(Y)을 따라 측면 결합 방식으로 타일링될 수 있다.Each of the plurality of rear frame units (30-1, 30-2, 30-3, 30-4) is combined with each of the plurality of display modules (10-1, 10-2, 10-3, 10-4) one-to-one And support the corresponding display modules 10-1, 10-2, 10-3, and 10-4. The plurality of rear frame units 30-1, 30-2, 30-3, and 30-4 may be tiled in a side-coupled manner along the first direction X and the second direction Y.
일 예에 따른 복수의 후면 프레임 유닛(30-1, 30-2, 30-3, 30-4) 각각은 후면 프레임(31), 복수의 체결 핀(33), 복수의 제 1 연결 장치(35), 및 복수의 제 2 연결 장치(37)를 포함할 수 있다.Each of the plurality of rear frame units 30-1, 30-2, 30-3, and 30-4 according to an example includes a
후면 프레임(31)은 표시 모듈(10-1, 10-2, 10-3, 10-4)의 후면에 배치될 수 있다. 일 예에 따른 후면 프레임(31)은 표시 모듈(10-1, 10-2, 10-3, 10-4)과 대응되는 크기를 갖는 플레이트 형태를 포함할 수 있다. 그리고, 후면 프레임(31)은 멀티 표시 장치의 구동 시스템(또는 메인 제어 보드)와 표시 모듈(10-1, 10-2, 10-3, 10-4)의 인쇄 회로 기판을 연결하기 위한 케이블이 통과할 수 있도록 구현된 관통구(31a)를 포함할 수 있다. 관통구(31a)는 후면 프레임(31)의 중심부를 관통하는 원형 또는 다각 형태를 가질 수 있다.The
복수의 체결 핀(33) 각각은 후면 프레임(31)의 전면(前面)에 배치될 수 있다. 예를 들어, 복수의 체결 핀(33)은 후면 프레임(31)의 각 모서리 부분에 인접하도록 배치되고 후면 프레임(31)의 전면(前面)으로부터 일정한 길이를 가지도록 돌출될 수 있다. 즉, 복수의 체결 핀(33) 각각은 표시 모듈(10-1, 10-2, 10-3, 10-4)의 표시 장치(10)에 포함된 패널 지지 부재(600)에 배치되어 있는 복수의 체결 부재(630) 각각과 중첩되는 후면 프레임(31)의 전면(前面)에 고정될 수 있다.Each of the plurality of
복수의 체결 핀(33) 각각은 스크류 또는 볼트 등의 고정 부재에 의해 후면 프레임(31)의 전면(前面)에 고정될 수 있다. 예를 들어, 고정 부재는 후면 프레임(31)을 관통하여 체결 핀(33)의 후면부에 체결됨으로써 체결 핀(33)의 후면부를 후면 프레임(31)의 전면(前面)에 고정시킬 수 있다.Each of the plurality of fastening
복수의 체결 핀(33) 각각의 일측부는 해당하는 체결 부재(630)의 체결 홈(631)에 삽입 가능한 크기를 가질 수 있다. 예를 들어, 복수의 체결 핀(33) 각각의 일측부는 체결 부재(630)의 체결 홈(631)에 삽입 가능한 제 1 직경을 가질 수 있다. 그리고, 복수의 체결 핀(33) 각각의 타측부는 체결 부재(630)의 전면부와 접촉될 수 있도록 제 1 직경보다 큰 제 2 직경을 가질 수 있다.One side of each of the plurality of fastening
일 예에 따른 복수의 체결 핀(33) 각각은 금속 재질로 구현될 수 있다. 이에 따라, 복수의 체결 핀(33) 각각은 복수의 체결 부재(630) 중 해당하는 체결 부재(630)의 자력에 이끌려 해당하는 체결 부재(630)의 체결 홈(631)에 삽입됨으로써 해당하는 체결 부재(630)와 체결될 수 있다.Each of the plurality of fastening
선택적으로, 일 예에 따른 복수의 체결 핀(33) 각각은 자석 블록을 사이에 두고 후면 프레임(31)의 전면(前面)과 결합될 수 있다. 일 예에 따른 자석 블록은 네오디움 자석(neodymium magnet)일 수 있다. 이 경우, 복수의 체결 핀(33) 각각의 자석 블록은 체결 부재(630)의 자력에 대해 인력을 가지도록 구현될 수 있다.Optionally, each of the plurality of
복수의 제 1 연결 장치(35)는 후면 프레임(31)의 후면 중 제 1 방향(또는 좌우 방향 또는 가로 방향)(X)과 나란한 제 1 및 제 2 후면 가장자리 부분에 일정한 간격으로 배치될 수 있다. 복수의 제 1 연결 장치(35) 각각은 제 2 방향(또는 상하 방향 또는 세로 방향)(Y)을 기준으로, 상측에 배치된 후면 프레임의 제 1 연결 장치와 서로 연결되고, 상측에 배치된 후면 프레임의 제 1 연결 장치와 서로 연결되도록 구현될 수 있다.The plurality of
일 예에 따른 복수의 제 1 연결 장치(35) 각각은 제 1 연결 몸체(35a) 및 제 1 연결 부재(35b)를 포함할 수 있다.Each of the plurality of
제 1 연결 몸체(35a)는 후면 프레임(31)의 제 1 및 제 2 후면 가장자리 부분에 각각 배치될 수 있다.The
제 1 연결 부재(35b)는 제 2 방향(Y) 쪽으로 노출된 제 1 연결 몸체(35a)의 외측면에 배치될 수 있다. 제 1 연결 부재(35b)는 돌출 핀 또는 핀 홀일 수 있다. 일 예에 따르면, 후면 프레임(31)의 제 1 후면 가장자리 부분에 배치된 제 1 연결 장치(35)의 제 1 연결 부재(35b)는 핀 홀일 수 있고, 후면 프레임(31)의 제 2 후면 가장자리 부분에 배치된 제 1 연결 장치(35)의 제 1 연결 부재(35b)는 돌출 핀일 수 있다.The
돌출 핀으로 이루어진 제 1 연결 부재(35b)는 작업자의 수작업에 따른 회전에 의해 제 2 방향(Y)을 따라 이동함으로써 후면 프레임(31)을 제 2 방향(Y)으로 이동시킬 수 있다. 이에 따라, 돌출 핀으로 이루어진 제 1 연결 부재(35b)의 회전은 인접한 후면 프레임(31)을 제 2 방향(Y)으로 정렬하는데 이용될 수 있다.The
일 예에 따른 복수의 제 1 연결 장치(35) 각각은 핀 홀로 이루어진 제 1 연결 부재(35b)를 갖는 제 1 연결 몸체(35a)에 배치된 제 1 미세 조절 부재를 더 포함할 수 있다.Each of the plurality of
제 1 미세 조절 부재는 제 1 연결 몸체(35a)에 배치되어 핀 홀에 삽입된 돌출 핀을 제 1 방향(X)으로 이동시키거나 표시 장치(10)의 두께 방향과 나란한 제 3 방향(또는 전후 방향 또는 두께 방향)(Z)으로 이동시킬 수 있도록 구현될 수 있다. 일 예에 따른 제 1 미세 조절 부재는 제 1 연결 몸체(35a)에 배치된 제 1 미세 조절 볼트 및 제 2 미세 조절 볼트를 포함할 수 있다. 예를 들어, 제 1 미세 조절 볼트 및 제 2 미세 조절 볼트 각각은 넌헤드 볼드(nonhead bolt)일 수 있다.The first fine adjustment member is disposed on the
제 1 미세 조절 볼트는 제 1 방향(X)을 향하는 제 1 연결 몸체(35a)의 타측면에 배치되고 핀 홀에 삽입된 돌출 핀을 제 1 방향(X)으로 이동시킬 수 있다. 이러한 제 1 미세 조절 볼트의 회전은 인접한 후면 프레임(31)을 제 1 방향(X)으로 정렬하는데 이용될 수 있다.The first fine adjustment bolt may move the protruding pin that is disposed on the other side of the
제 2 미세 조절 볼트는 제 1 연결 몸체(35a)의 후면에 배치되고 핀 홀에 삽입된 돌출 핀을 제 3 방향(Z)으로 이동시킬 수 있다. 이러한 제 2 미세 조절 볼트의 회전은 인접한 후면 프레임(31)을 제 3 방향(Z)으로 정렬하는데 이용될 수 있다.The second fine adjustment bolt may move the protruding pin disposed on the rear surface of the
복수의 제 2 연결 장치(37)는 후면 프레임(31)의 후면 중 제 2 방향(Y)과 나란한 제 3 및 제 4 후면 가장자리 부분 각각에 일정한 간격으로 배치될 수 있다. 복수의 제 2 연결 장치(37) 각각은 제 1 방향(X)을 기준으로, 좌측에 배치된 후면 프레임의 제 2 연결 장치와 서로 연결되고, 우측에 배치된 후면 프레임의 제 2 연결 장치와 서로 연결되도록 구현될 수 있다.The plurality of
일 예에 따른 복수의 제 2 연결 장치(37) 각각은 제 2 연결 몸체(37a) 및 제 2 연결 부재(37b)를 포함할 수 있다.Each of the plurality of
제 2 연결 몸체(37a)는 후면 프레임(31)의 제 3 및 제 4 후면 가장자리 부분 각각에 배치될 수 있다.The
제 2 연결 부재(37b)는 제 1 방향(X) 쪽으로 노출된 제 2 연결 몸체(37a)의 외측면에 배치될 수 있다. 제 2 연결 부재(37b)는 돌출 핀 또는 핀 홀일 수 있다. 일 예에 따르면, 후면 프레임(31)의 제 3 후면 가장자리 부분에 배치된 제 2 연결 장치(37)의 제 2 연결 부재(37b)는 핀 홀일 수 있고, 후면 프레임(31)의 제 4 후면 가장자리 부분에 배치된 제 2 연결 장치(37)의 제 2 연결 부재(37b)는 돌출 핀일 수 있다.The
돌출 핀으로 이루어진 제 2 연결 부재(37b)는 작업자의 수작업에 따른 회전에 의해 제 1 방향(X)을 따라 이동함으로써 후면 프레임(31)을 제 1 방향(X)으로 이동시킬 수 있다. 이에 따라, 돌출 핀으로 이루어진 제 2 연결 부재(37b)의 회전은 인접한 후면 프레임(31)을 제 1 방향(X)으로 정렬하는데 이용될 수 있다.The
일 예에 따른 복수의 제 2 연결 장치(37) 각각은 핀 홀로 이루어진 제 2 연결 부재(37b)를 갖는 제 2 연결 몸체(37a)에 배치된 제 2 미세 조절 부재를 더 포함할 수 있다.Each of the plurality of
제 2 미세 조절 부재는 제 2 연결 몸체(37a)에 배치되어 핀 홀에 삽입된 돌출 핀을 제 2 방향(Y)으로 이동시키거나 제 3 방향(Z)으로 이동시킬 수 있도록 구현될 수 있다. 일 예에 따른 제 2 미세 조절 부재는 제 2 연결 몸체(37a)에 배치된 제 3 미세 조절 볼트 및 제 4 미세 조절 볼트를 포함할 수 있다. 예를 들어, 제 3 미세 조절 볼트 및 제 4 미세 조절 볼트 각각은 넌헤드 볼드(nonhead bolt)일 수 있다.The second fine adjustment member may be implemented to move the protruding pin disposed on the
제 3 미세 조절 볼트는 제 2 방향(Y)을 향하는 제 2 연결 몸체(37a)의 타측면에 배치되고 핀 홀에 삽입된 돌출 핀을 제 2 방향(Y)으로 이동시킬 수 있다. 이러한 제 3 미세 조절 볼트의 회전은 인접한 후면 프레임(31)을 제 2 방향(Y)으로 정렬하는데 이용될 수 있다.The third fine adjustment bolt may move the protruding pin disposed on the other side of the
제 4 미세 조절 볼트는 제 2 연결 몸체(37a)의 후면에 배치되고 핀 홀에 삽입된 돌출 핀을 제 3 방향(Z)으로 이동시킬 수 있다. 이러한 제 4 미세 조절 볼트의 회전은 인접한 후면 프레임(31)을 제 3 방향(Z)으로 정렬하는데 이용될 수 있다.The fourth fine adjustment bolt may move the protruding pin disposed on the rear surface of the
이와 같은, 복수의 후면 프레임 유닛(30-1, 30-2, 30-3, 30-4) 각각은 해당하는 표시 모듈(10-1, 10-2, 10-3, 10-4)을 지지하면서 제 1 방향(X)과 제 2 방향(Y)을 따라 2×2 형태로 타일링되고, 이러한 타일링에 의해서 복수의 표시 모듈(10-1, 10-2, 10-3, 10-4)은 대화면의 표시 장치를 구현할 수 있다.As such, each of the plurality of rear frame units 30-1, 30-2, 30-3, and 30-4 supports the corresponding display modules 10-1, 10-2, 10-3, and 10-4. While being tiled in a 2×2 shape along the first direction (X) and the second direction (Y), the plurality of display modules 10-1, 10-2, 10-3, and 10-4 are A large-screen display device can be implemented.
복수의 표시 모듈(10-1, 10-2, 10-3, 10-4) 각각은 영상이 표시되는 표시 영역(AA) 전체를 둘러싸는 베젤 영역(또는 비표시 영역)을 포함하지 않고, 표시 영역(AA)이 공기에 의해 둘러싸이는 에어-베젤 구조를 갖는다. 즉, 복수의 표시 모듈(10-1, 10-2, 10-3, 10-4) 각각은 제 1 기판(100)의 제 1 면 전체가 표시 영역(AA)으로 구현된다. 따라서, 복수의 표시 모듈(10-1, 10-2, 10-3, 10-4) 각각이 2×2 형태로 타일링된 멀티 표시 장치에 표시되는 영상은 복수의 표시 모듈(10-1, 10-2, 10-3, 10-4) 사이의 경계 부분에서 단절감(또는 불연속성) 없이 연속적으로 표시될 수 있으며, 이로 인하여 멀티 표시 장치에 표시되는 영상을 시청하는 시청자의 영상 몰입도를 향상시킬 수 있다.Each of the plurality of display modules 10-1, 10-2, 10-3, and 10-4 does not include a bezel area (or a non-display area) surrounding the entire display area AA where an image is displayed, and displays The area AA has an air-bezel structure surrounded by air. That is, in each of the plurality of display modules 10-1, 10-2, 10-3, and 10-4, the entire first surface of the
본 예에 따르면, 복수의 표시 모듈(10-1, 10-2, 10-3, 10-4) 각각에서, 최외곽 화소(Po)의 중앙부(CP)와 제 1 기판(100)의 최외곽 외측면(VL) 사이의 제 2 간격(D2)은 인접한 화소 사이의 제 1 간격(D1)의 절반 이하로 구현된다. 이에 따라, 측면 결합 방식에 따라 제 1 방향(X)과 제 2 방향(Y)을 따라 측면끼리 연결(또는 접촉)된 인접한 2개의 표시 모듈(10-1, 10-2, 10-3, 10-4)에서, 인접한 최외곽 화소(Po) 간의 간격(D2+D2)은 인접한 2개의 화소 사이의 제 1 간격(D1)과 동일하거나 작게 된다.According to this example, in each of the plurality of display modules 10-1, 10-2, 10-3, and 10-4, the central portion CP of the outermost pixel Po and the outermost portion of the
도 38을 예로 들면, 제 2 방향(Y)을 따라 측면끼리 연결(또는 접촉)된 제 1 표시 모듈(10-1)과 제 3 표시 모듈(10-3)에서, 제 1 표시 모듈(10-1)의 최외곽 화소(Po)의 중앙부(CP)와 제 3 표시 모듈(10-3)의 최외곽 화소(Po)의 중앙부(CP) 사이의 간격(D2+D2)은 제 1 표시 모듈(10-1)과 제 3 표시 모듈(10-3) 각각에 배치된 인접한 2개의 화소 사이의 제 1 간격(D1)과 동일하거나 작을 수 있다.Referring to FIG. 38 as an example, in the first display module 10-1 and the third display module 10-3 connected (or contacted) with the side surfaces along the second direction Y, the first display module 10- The distance (D2+D2) between the central portion CP of the outermost pixel Po of 1) and the central portion CP of the outermost pixel Po of the third display module 10-3 is the first display module ( 10-1) and the first interval D1 between two adjacent pixels disposed on each of the third display module 10-3 may be equal to or smaller than the first interval D1.
따라서, 제 1 방향(X)과 제 2 방향(Y)을 따라 측면끼리 연결(또는 접촉)된 인접한 2개의 표시 모듈(10-1, 10-2, 10-3, 10-4) 각각의 최외곽 화소(Po)의 중앙부(CP) 사이의 간격(D2+D2)이 각 표시 모듈(10-1, 10-2, 10-3, 10-4)에 배치된 인접한 2개의 화소 사이의 제 1 간격(D1)과 동일하거나 작기 때문에 인접한 2개의 표시 모듈(10-1, 10-2, 10-3, 10-4) 사이의 경계 부분 또는 심(seam)이 존재하지 않으며, 이로 인하여 복수의 표시 모듈(10-1, 10-2, 10-3, 10-4) 사이에 마련되는 경계 부분에 의한 암부 영역이 존재하지 않는다.Therefore, the maximum of each of the two adjacent display modules 10-1, 10-2, 10-3, and 10-4 connected (or contacted) side by side along the first direction (X) and the second direction (Y). The distance (D2+D2) between the center part CP of the outer pixel Po is a first between two adjacent pixels disposed on each display module 10-1, 10-2, 10-3, and 10-4. Since the distance D1 is equal to or smaller than the distance D1, there is no boundary part or seam between two adjacent display modules 10-1, 10-2, 10-3, 10-4, and thus multiple displays There is no dark region due to a boundary portion provided between the modules 10-1, 10-2, 10-3, and 10-4.
결과적으로, 본 명세서에 따른 멀티 표시 장치는 복수의 표시 모듈(10-1, 10-2, 10-3, 10-4) 각각의 표시 영역(AA)을 하나의 화면으로 한 장의 영상을 표시할 때 복수의 표시 모듈(10-1, 10-2, 10-3, 10-4) 사이의 경계 부분에서 단절되지 않고 연속적으로 이어지는 영상을 표시할 수 있다.As a result, in the multi-display device according to the present specification, the display area AA of each of the plurality of display modules 10-1, 10-2, 10-3, and 10-4 is used to display one image on one screen. In this case, an image continuously connected without being disconnected at a boundary portion between the plurality of display modules 10-1, 10-2, 10-3, and 10-4 may be displayed.
도 36 및 도 37에서는 복수의 표시 모듈(10-1, 10-2, 10-3, 10-4)이 2×2 형태를 가지도록 타일링되는 것으로 나타내었지만, 이에 한정되지 않고, 복수의 표시 모듈(10-1, 10-2, 10-3, 10-4)이 x×1 형태, 1×y 형태, 또는 x×y 형태를 가지도록 타일링될 수 있다. 여기서, x는 y와 같거나 2 이상의 자연수이고, y는 x와 크거나 작은 2 이상의 자연수일 수 있다.36 and 37 show that the plurality of display modules 10-1, 10-2, 10-3, and 10-4 are tiled to have a 2×2 shape, but are not limited thereto, and a plurality of display modules (10-1, 10-2, 10-3, 10-4) may be tiled to have an x×1 shape, a 1×y shape, or an x×y shape. Here, x may be a natural number equal to or greater than or equal to y, and y may be a natural number equal to or greater than or equal to x.
도 39a 및 도 39b는 비교 예에 따른 멀티 표시 장치와 본 명세서에 따른 멀티 표시 장치 각각에 표시되는 영상을 나타내는 도면들이다. 도 39b에 도시된 점선은 표시 모듈들의 경계 부분을 나타낸 것으로, 멀티 표시 장치에 표시되는 영상과 무관하다.39A and 39B are diagrams illustrating a multi-display device according to a comparative example and an image displayed on each of the multi-display devices according to the present specification. The dotted line shown in FIG. 39B represents a boundary portion of the display modules and is not related to an image displayed on the multi-display device.
도 39a를 참조하면, 비교 예에 따른 멀티 표시 장치는 표시 영역(AA)을 완전히 둘러싸는 베젤 영역(또는 비표시 영역)(BA)을 포함하는 복수의 표시 모듈(1-1, 1-2, 1-3, 1-4)의 타일링에 의해 구현되기 때문에, 비교 예에 따른 멀티 표시 장치에 표시되는 영상은 복수의 표시 모듈(1-1, 1-2, 1-3, 1-4) 각각의 베젤 영역(BA)으로 인하여 복수의 표시 모듈(1-1, 1-2, 1-3, 1-4) 사이의 경계 부분에서 단절되어 표시되는 것을 알 수 있다. 따라서, 비교 예에 따른 멀티 표시 장치는 표시 장치(1-1, 1-2, 1-3, 1-4)들 각각의 베젤 영역(BA)으로 인하여 표시 장치(1-1, 1-2, 1-3, 1-4)들의 경계 부분에서 영상의 단절감(또는 불연속성)이 발생하고, 이로 인하여 시청자의 영상 몰입도가 저하될 수 있다.Referring to FIG. 39A, the multi-display device according to the comparative example includes a plurality of display modules 1-1, 1-2, and including a bezel area (or non-display area) BA completely surrounding the display area AA. Since it is implemented by tiling of 1-3 and 1-4), the image displayed on the multi-display device according to the comparative example is each of the plurality of display modules 1-1, 1-2, 1-3, 1-4. It can be seen that the bezel area BA of is disconnected and displayed at the boundary between the plurality of display modules 1-1, 1-2, 1-3, 1-4. Accordingly, in the multi-display device according to the comparative example, the display devices 1-1, 1-2, and 1-4, due to the bezel area BA of each of the display devices 1-1, 1-2, 1-3, 1-4, A cutoff (or discontinuity) of the image occurs at the boundary of 1-3 and 1-4), and thus, the viewer's degree of immersion in the image may decrease.
도 39b를 참조하면, 본 명세서에 따른 멀티 표시 장치는 제 1 기판(100)의 제 1 면 전체를 표시 영역(AA)으로 하고 공기에 의해 둘러싸이는 에어-베젤 구조를 포함하는 복수의 표시 모듈(10-1, 10-2, 10-3, 10-4)의 타일링에 의해 구현되기 때문에, 본 명세서에 따른 멀티 표시 장치에 표시되는 영상은 복수의 표시 모듈(10-1, 10-2, 10-3, 10-4) 사이의 경계 부분에서 단절감(또는 불연속성) 없이 연속적으로 이어져 표시되는 것을 알 수 있다. 따라서, 본 명세서에 따른 멀티 표시 장치는 복수의 표시 모듈(10-1, 10-2, 10-3, 10-4) 사이의 경계 부분에서 단절감(또는 불연속성) 없이 연속적으로 이어지는 영상을 표시할 수 있다.Referring to FIG. 39B, in the multi-display device according to the present specification, a plurality of display modules including an air-bezel structure surrounded by air with the entire first surface of the
결과적으로, 본 명세서에 따른 멀티 표시 장치는 복수의 표시 모듈(10-1, 10-2, 10-3, 10-4)이 격자 형태를 가지도록 측면끼리 연결되더라도 복수의 표시 모듈(10-1, 10-2, 10-3, 10-4) 사이의 경계 부분에서 단절감(또는 불연속성) 없이 연속적으로 이어지는 영상을 표시할 수 있으며, 이로 인하여 영상을 시청하는 시청자의 영상 몰입도를 향상시킬 수 있다.As a result, in the multi-display device according to the present specification, although the plurality of display modules 10-1, 10-2, 10-3, and 10-4 are connected to each other so as to have a grid shape, the plurality of display modules 10-1 , 10-2, 10-3, 10-4), it is possible to display a continuous video without disconnection (or discontinuity), which can improve the video immersion of the viewer watching the video. .
본 명세서에 따른 표시 장치는 아래와 같이 설명될 수 있다.The display device according to the present specification may be described as follows.
본 명세서의 몇몇 예에 따른 표시 장치는 외측면을 갖는 제 1 기판, 및 제 1 기판 상에 배열된 화소 어레이를 포함하며, 화소 어레이의 각 화소는 제 1 방향과 제 1 방향을 가로지르는(transverse) 제 2 방향으로 서로 바로 인접하며, 화소 어레이의 최외곽 화소들은 제 1 기판의 외측면에 정렬될 수 있다.The display device according to some examples of the present specification includes a first substrate having an outer surface and a pixel array arranged on the first substrate, and each pixel of the pixel array is transverse to the first direction and the first direction. ) Immediately adjacent to each other in the second direction, the outermost pixels of the pixel array may be aligned on the outer surface of the first substrate.
본 명세서의 몇몇 예에 따르면, 화소 어레이의 각 화소는 제 1 방향과 제 2 방향을 따라 화소 피치를 가지도록 제 1 기판 상에 배열되며, 최외곽 화소들의 중심부와 제 1 기판의 외측면 사이의 간격은 화소 피치의 절반 이하일 수 있다.According to some examples of the present specification, each pixel of the pixel array is arranged on the first substrate to have a pixel pitch along a first direction and a second direction, and between the center of the outermost pixels and the outer surface of the first substrate. The interval may be less than half the pixel pitch.
본 명세서의 몇몇 예에 따르면, 화소 어레이는 최외곽 화소들에 의해 둘러싸이는 내부 화소들을 포함하며, 최외곽 화소들은 내부 화소들과 다른 구성으로 구현될 수 있다.According to some examples of the present specification, the pixel array includes inner pixels surrounded by outermost pixels, and the outermost pixels may be implemented in a different configuration from the inner pixels.
본 명세서의 몇몇 예에 따르면, 최외곽 화소들은 댐 패턴을 포함할 수 있다.According to some examples of the present specification, the outermost pixels may include a dam pattern.
본 명세서의 몇몇 예에 따르면, 화소 어레이는 데이터 라인을 더 포함하며, 최외곽 화소들은 데이터 라인에 연결된 데이터 패드를 포함할 수 있다.According to some examples of the present specification, the pixel array may further include a data line, and outermost pixels may include a data pad connected to the data line.
본 명세서의 몇몇 예에 따른 표시 장치는 제 1 기판의 후면에 배치된 제 2 기판, 및 제 1 기판과 제 2 기판의 외측면에 배치된 라우팅부를 더 포함할 수 있다.The display device according to some examples of the present specification may further include a second substrate disposed on a rear surface of the first substrate, and a routing unit disposed on outer surfaces of the first and second substrates.
본 명세서의 몇몇 예에 따르면, 제 2 기판은 제 1 기판과 동일한 크기를 가질 수 있다.According to some examples of the present specification, the second substrate may have the same size as the first substrate.
본 명세서의 몇몇 예에 따르면, 화소 어레이는 데이터 라인을 더 포함하며, 최외곽 화소는 데이터 라인에 연결된 제 1 데이터 패드를 포함하며, 라우팅부는 제 1 데이터 패드와 전기적으로 연결된 데이터 라우팅 라인을 포함할 수 있다.According to some examples of the present specification, the pixel array further includes a data line, the outermost pixel includes a first data pad connected to the data line, and the routing unit includes a data routing line electrically connected to the first data pad. I can.
본 명세서의 몇몇 예에 따르면, 제 2 기판은 제 1 데이터 패드와 중첩되고 데이터 라우팅 라인과 전기적으로 연결된 제 2 데이터 패드, 및 제 2 데이터 패드와 전기적으로 연결된 제 3 데이터 패드를 포함할 수 있다.According to some examples of the present specification, the second substrate may include a second data pad overlapping the first data pad and electrically connected to the data routing line, and a third data pad electrically connected to the second data pad.
본 명세서의 몇몇 예에 따른 표시 장치는 제 3 데이터 패드와 전기적으로 연결된 구동 회로부를 더 포함할 수 있다.The display device according to some examples of the present specification may further include a driving circuit part electrically connected to the third data pad.
본 명세서의 몇몇 예에 따른 표시 장치는 외측면을 갖는 제 1 기판, 및 제 1 기판 상에 배치되고 측면을 갖는 표시부를 포함하며, 표시부의 측면은 제 1 기판의 외측면에 정렬될 수 있다.The display device according to some examples of the present specification includes a first substrate having an outer surface, and a display unit disposed on the first substrate and having a side surface, and a side surface of the display unit may be aligned with the outer surface of the first substrate.
본 명세서의 몇몇 예에 따르면, 표시부는 제 1 방향과 제 1 방향을 가로지르는 제 2 방향을 따라 화소 피치를 가지도록 제 1 기판 상에 배열된 복수의 화소를 포함하며, 복수의 화소 중 최외곽 화소들은 제 1 기판의 외측면에 정렬될 수 있다.According to some examples of the present specification, the display unit includes a plurality of pixels arranged on a first substrate to have a pixel pitch along a first direction and a second direction crossing the first direction, and the outermost of the plurality of pixels The pixels may be aligned on the outer surface of the first substrate.
본 명세서의 몇몇 예에 따르면, 최외곽 화소들의 중심부와 제 1 기판의 외측면 사이의 간격은 화소 피치의 절반 이하일 수 있다.According to some examples of the present specification, an interval between the center of the outermost pixels and the outer surface of the first substrate may be less than half of the pixel pitch.
본 명세서의 몇몇 예에 따르면, 표시부는 데이터 라인을 더 포함하며, 최외곽 화소들은 데이터 라인에 연결된 제 1 데이터 패드를 포함할 수 있다.According to some examples of the present specification, the display unit may further include a data line, and outermost pixels may include a first data pad connected to the data line.
본 명세서의 몇몇 예에 따른 표시 장치는 제 1 기판, 및 제 1 기판 상의 복수의 화소를 포함하는 표시 영역을 포함하며, 표시 영역의 크기와 제 1 기판의 크기는 서로 동일할 수 있다.The display device according to some examples of the present specification includes a first substrate and a display area including a plurality of pixels on the first substrate, and the size of the display area and the size of the first substrate may be the same.
본 명세서의 몇몇 예에 따르면, 복수의 화소는 제 1 방향과 제 1 방향을 가로지르는 제 2 방향을 따라 화소 피치를 가지도록 제 1 기판 상에 배열되며, 복수의 화소 중 최외곽 화소들은 제 1 기판의 외측면에 정렬될 수 있다.According to some examples of the present specification, a plurality of pixels are arranged on a first substrate to have a pixel pitch along a first direction and a second direction crossing the first direction, and the outermost pixels among the plurality of pixels are the first It can be aligned on the outer surface of the substrate.
본 명세서의 몇몇 예에 따르면, 최외곽 화소들의 중심부와 제 1 기판의 외측면 사이의 간격은 화소 피치의 절반 이하일 수 있다.According to some examples of the present specification, an interval between the center of the outermost pixels and the outer surface of the first substrate may be less than half of the pixel pitch.
본 명세서의 몇몇 예에 따르면, 표시 영역은 데이터 라인을 더 포함하며, 최외곽 화소들은 데이터 라인에 연결된 제 1 데이터 패드를 포함할 수 있다.According to some examples of the present specification, the display area may further include a data line, and outermost pixels may include a first data pad connected to the data line.
본 명세서의 몇몇 예에 따른 표시 장치는 제 1 기판의 후면에 배치된 제 2 기판, 및 제 1 기판과 제 2 기판의 외측면에 배치된 라우팅부를 더 포함하며, 라우팅부는 제 1 데이터 패드와 전기적으로 연결된 데이터 라우팅 라인을 포함할 수 있다.The display device according to some examples of the present specification further includes a second substrate disposed on a rear surface of the first substrate, and a routing unit disposed on outer surfaces of the first and second substrates, and the routing unit is electrically connected to the first data pad. It may include data routing lines connected to each other.
본 명세서의 몇몇 예에 따르면, 제 2 기판은 제 1 데이터 패드와 중첩되고 데이터 라우팅 라인과 전기적으로 연결된 제 2 데이터 패드, 및 제 2 데이터 패드와 전기적으로 연결된 제 3 데이터 패드를 포함할 수 있다.According to some examples of the present specification, the second substrate may include a second data pad overlapping the first data pad and electrically connected to the data routing line, and a third data pad electrically connected to the second data pad.
본 명세서의 몇몇 예에 따른 표시 장치는 제 3 데이터 패드와 전기적으로 연결된 구동 회로부를 더 포함할 수 있다.The display device according to some examples of the present specification may further include a driving circuit part electrically connected to the third data pad.
본 명세서의 몇몇 예에 따른 표시 장치는 제 1 면과 제 2 면 사이의 외측면 및 제 1 면 상에 정의된 표시부를 갖는 제 1 기판, 전면과 후면 사이의 외측면을 갖는 제 2 기판, 및 제 1 기판의 제 2 면과 상기 제 2 기판의 전면 사이에 개재된 결합 부재를 포함하며, 표시부의 크기는 제 1 기판의 제 1 면 전체 크기와 동일하며, 표시부의 끝단은 제 1 기판의 외측면일 수 있다.The display device according to some examples of the present specification includes a first substrate having an outer surface between a first surface and a second surface and a display portion defined on the first surface, a second substrate having an outer surface between a front surface and a rear surface, and And a coupling member interposed between the second surface of the first substrate and the front surface of the second substrate, and the size of the display unit is the same as the total size of the first surface of the first substrate, and an end of the display unit is It can be the side.
본 명세서의 몇몇 예에 따르면, 표시부는 제 1 기판의 제 1 면 상에 정의된 복수의 화소 영역에 각각 배치된 복수의 화소, 및 복수의 화소에 스캔 신호를 공급하는 쉬프트 레지스터로 이루어진 게이트 구동 회로를 포함하며, 제 1 기판의 제 1 길이 방향과 제 2 길이 방향 각각을 따라 인접한 2개의 화소 영역들은 제 1 간격을 가지며, 복수의 화소 영역 중 최외곽 화소 영역들 각각과 제 1 기판의 외측면 사이의 제 2 간격은 제 1 간격의 절반 이하일 수 있다.According to some examples of the present specification, the display unit is a gate driving circuit including a plurality of pixels each disposed in a plurality of pixel regions defined on a first surface of the first substrate, and a shift register supplying scan signals to the plurality of pixels. And two adjacent pixel regions along each of the first length direction and the second length direction of the first substrate have a first gap, and each of the outermost pixel regions of the plurality of pixel regions and an outer surface of the first substrate The second interval between them may be less than half of the first interval.
본 명세서의 몇몇 예에 따른 표시 장치는 제 1 면과 제 2 면 사이의 외측면, 및 제 1 면 상에 정의된 표시 영역을 갖는 제 1 기판, 및 제 1 기판의 표시 영역에 제 1 간격으로 배열된 복수의 화소를 포함하며, 복수의 화소 중 최외곽 화소들 각각과 제 1 기판의 외측면 사이의 제 2 간격은 제 1 간격의 절반 이하일 수 있다.The display device according to some examples of the present specification includes a first substrate having an outer surface between a first surface and a second surface, a display area defined on the first surface, and a display area of the first substrate at a first interval. It includes a plurality of arranged pixels, and a second gap between each of the outermost pixels among the plurality of pixels and an outer surface of the first substrate may be less than half of the first gap.
본 명세서의 몇몇 예에 따른 표시 장치는 표시 영역을 갖는 제 1 기판, 제 1 기판의 표시 영역에 제 1 간격으로 배열된 복수의 화소 영역을 포함하며, 복수의 화소 영역 중 최외곽 화소 영역들 각각과 제 1 기판의 외측면 사이의 제 2 간격은 제 1 간격의 절반 이하일 수 있다.The display device according to some examples of the present specification includes a first substrate having a display area, a plurality of pixel areas arranged at a first interval in the display area of the first substrate, and each of the outermost pixel areas among the plurality of pixel areas The second gap between the and the outer surface of the first substrate may be less than half of the first gap.
본 명세서의 몇몇 예에 따른 표시 장치는 표시부, 및 표시부에 배치된 복수의 화소와 제 1 패드부를 갖는 제 1 기판, 제 1 기판에 결합되고 제 2 패드부를 갖는 제 2 기판, 및 제 1 기판의 외측면과 제 2 기판의 외측면에 배치되고 제 1 패드부와 제 2 패드부 각각에 연결된 라우팅부를 포함하며, 복수의 화소 중 제 1 기판의 일측 가장자리 부분에 배치되어 있는 최외곽 화소들은 제 1 패드부를 포함할 수 있다.The display device according to some examples of the present specification includes a display unit, a first substrate having a plurality of pixels and a first pad unit disposed on the display unit, a second substrate coupled to the first substrate and having a second pad unit, and the first substrate. It includes a routing unit disposed on the outer surface and the outer surface of the second substrate and connected to each of the first pad unit and the second pad unit, and the outermost pixels disposed on one edge of the first substrate among the plurality of pixels are first It may include a pad portion.
본 명세서의 몇몇 예에 따른 표시 장치는 표시부에 배치된 복수의 화소와 제 1 패드부를 갖는 제 1 기판, 제 1 기판에 결합되고 제 2 패드부를 갖는 제 2 기판, 및 제 1 기판의 외측면과 제 2 기판의 외측면에 배치되고 제 1 패드부와 제 2 패드부 각각에 연결된 라우팅부를 포함하고, 복수의 화소 중 제 1 기판의 일측 가장자리 부분에 배치되어 있는 최외곽 화소들은 제 1 패드부를 포함하며, 표시부는 복수의 화소에 스캔 신호를 공급하는 쉬프트 레지스터로 이루어진 게이트 구동 회로를 포함할 수 있다.The display device according to some examples of the present specification includes a first substrate having a plurality of pixels and a first pad portion disposed on the display portion, a second substrate coupled to the first substrate and having a second pad portion, and an outer surface of the first substrate. Includes a routing unit disposed on the outer surface of the second substrate and connected to each of the first pad unit and the second pad unit, and the outermost pixels disposed at one edge of the first substrate among the plurality of pixels include the first pad unit The display unit may include a gate driving circuit including a shift register supplying scan signals to a plurality of pixels.
본 명세서의 몇몇 예에 따른 표시 장치는 표시부에 배치된 복수의 화소를 갖는 제 1 기판, 제 1 기판에 결합된 제 2 기판, 및 제 1 기판의 외측면과 제 2 기판의 외측면에 배치된 라우팅부를 포함하며, 제 1 기판은 라우팅부와 복수의 화소에 연결된 제 1 패드부, 및 표시부에 배치되고 복수의 화소에 스캔 신호를 공급하기 위한 쉬프트 레지스터로 이루어진 게이트 구동 회로를 포함하며, 제 1 패드부는 복수의 화소 중 제 1 기판의 일측 가장자리 부분에 배치되어 있는 최외곽 화소들에 포함되고 게이트 구동 회로와 연결된 복수의 제 1 게이트 패드를 포함할 수 있다.The display device according to some examples of the present specification includes a first substrate having a plurality of pixels disposed on the display unit, a second substrate coupled to the first substrate, and an outer surface of the first substrate and an outer surface of the second substrate. The first substrate includes a routing unit, a first pad unit connected to the plurality of pixels, and a gate driving circuit disposed on the display unit and configured of a shift register for supplying scan signals to the plurality of pixels. The pad portion may include a plurality of first gate pads included in outermost pixels disposed on one edge of the first substrate among the plurality of pixels and connected to the gate driving circuit.
본 명세서의 몇몇 예에 따른 표시 장치는 제 1 면과 제 2 면 사이의 외측면 및 제 1 면 상에 정의된 표시부를 갖는 제 1 기판, 전면과 후면 사이의 외측면을 갖는 제 2 기판, 및 제 1 기판의 제 2 면과 상기 제 2 기판의 전면 사이에 개재된 결합 부재를 포함하며, 표시부의 크기는 제 1 기판의 제 1 면 전체 크기와 동일하며, 표시부의 끝단은 제 1 기판의 외측면일 수 있다.The display device according to some examples of the present specification includes a first substrate having an outer surface between a first surface and a second surface and a display portion defined on the first surface, a second substrate having an outer surface between a front surface and a rear surface, and And a coupling member interposed between the second surface of the first substrate and the front surface of the second substrate, and the size of the display unit is the same as the total size of the first surface of the first substrate, and an end of the display unit is It can be the side.
본 명세서의 몇몇 예에 따른 멀티 표시 장치는 제 1 방향 및 제 1 방향을 가로지르는 제 2 방향 중 적어도 한 방향을 따라 배치된 복수의 표시 모듈을 포함하며, 복수의 표시 모듈 각각은 표시 장치를 포함하며, 표시 장치는 외측면을 갖는 제 1 기판, 및 제 1 기판 상에 배열된 화소 어레이를 포함하며, 화소 어레이의 각 화소는 제 1 방향과 제 1 방향을 가로지르는(transverse) 제 2 방향으로 서로 바로 인접하며, 화소 어레이의 최외곽 화소들은 제 1 기판의 외측면에 정렬될 수 있다.A multi-display device according to some examples of the present specification includes a plurality of display modules disposed along at least one of a first direction and a second direction crossing the first direction, and each of the plurality of display modules includes a display device. And, the display device includes a first substrate having an outer surface and a pixel array arranged on the first substrate, and each pixel of the pixel array is in a second direction transverse to the first direction and the first direction. Immediately adjacent to each other, the outermost pixels of the pixel array may be aligned on the outer surface of the first substrate.
본 명세서의 몇몇 예에 따른 멀티 표시 장치는 제 1 방향 및 제 1 방향을 가로지르는 제 2 방향 중 적어도 한 방향을 따라 배치된 복수의 표시 모듈을 포함하며, 복수의 표시 모듈 각각은 표시 장치를 포함하며, 표시 장치는 외측면을 갖는 제 1 기판, 및 제 1 기판 상에 배치되고 측면을 갖는 표시부를 포함하며, 표시부의 측면은 제 1 기판의 외측면에 정렬될 수 있다.A multi-display device according to some examples of the present specification includes a plurality of display modules disposed along at least one of a first direction and a second direction crossing the first direction, and each of the plurality of display modules includes a display device. In addition, the display device includes a first substrate having an outer surface, and a display unit disposed on the first substrate and having a side surface, and the side surface of the display unit may be aligned with the outer surface of the first substrate.
본 명세서의 몇몇 예에 따른 멀티 표시 장치는 제 1 방향 및 제 1 방향을 가로지르는 제 2 방향 중 적어도 한 방향을 따라 배치된 복수의 표시 모듈을 포함하며, 복수의 표시 모듈 각각은 표시 장치를 포함하며, 표시 장치는 제 1 기판, 및 제 1 기판 상의 복수의 화소를 포함하는 표시 영역을 포함하며, 표시 영역의 크기와 제 1 기판의 크기는 서로 동일할 수 있다.A multi-display device according to some examples of the present specification includes a plurality of display modules disposed along at least one of a first direction and a second direction crossing the first direction, and each of the plurality of display modules includes a display device. The display device includes a first substrate and a display area including a plurality of pixels on the first substrate, and the size of the display area and the size of the first substrate may be the same.
본 명세서의 몇몇 예에 따른 멀티 표시 장치는 제 1 방향 및 제 1 방향을 가로지르는 제 2 방향 중 적어도 한 방향을 따라 배치된 복수의 표시 모듈을 포함하며, 복수의 표시 모듈 각각은 표시 장치를 포함하며, 표시 장치는 제 1 면과 제 2 면 사이의 외측면 및 제 1 면 상에 정의된 표시부를 갖는 제 1 기판, 전면과 후면 사이의 외측면을 갖는 제 2 기판, 및 제 1 기판의 제 2 면과 상기 제 2 기판의 전면 사이에 개재된 결합 부재를 포함하며, 표시부의 크기는 제 1 기판의 제 1 면 전체 크기와 동일하며, 표시부의 끝단은 제 1 기판의 외측면일 수 있다.A multi-display device according to some examples of the present specification includes a plurality of display modules disposed along at least one of a first direction and a second direction crossing the first direction, and each of the plurality of display modules includes a display device. In addition, the display device includes a first substrate having an outer surface between the first and second surfaces and a display portion defined on the first surface, a second substrate having an outer surface between the front and the rear surface, and the first substrate. It includes a coupling member interposed between the second surface and the front surface of the second substrate, the size of the display unit is the same as the total size of the first surface of the first substrate, and an end of the display unit may be an outer surface of the first substrate.
본 명세서의 몇몇 예에 따른 멀티 표시 장치는 제 1 방향 및 제 1 방향을 가로지르는 제 2 방향 중 적어도 한 방향을 따라 배치된 복수의 표시 모듈을 포함하며, 복수의 표시 모듈 각각은 표시 장치를 포함하며, 표시 장치는 제 1 면과 제 2 면 사이의 외측면, 및 제 1 면 상에 정의된 표시 영역을 갖는 제 1 기판, 및 제 1 기판의 표시 영역에 제 1 간격으로 배열된 복수의 화소를 포함하며, 복수의 화소 중 최외곽 화소들 각각과 제 1 기판의 외측면 사이의 제 2 간격은 제 1 간격의 절반 이하일 수 있다.A multi-display device according to some examples of the present specification includes a plurality of display modules disposed along at least one of a first direction and a second direction crossing the first direction, and each of the plurality of display modules includes a display device. The display device includes a first substrate having an outer surface between the first surface and the second surface, a display area defined on the first surface, and a plurality of pixels arranged at a first interval in the display area of the first substrate. And a second interval between each of the outermost pixels among the plurality of pixels and an outer surface of the first substrate may be less than half of the first interval.
본 명세서의 몇몇 예에 따른 멀티 표시 장치는 제 1 방향 및 제 1 방향을 가로지르는 제 2 방향 중 적어도 한 방향을 따라 배치된 복수의 표시 모듈을 포함하며, 복수의 표시 모듈 각각은 표시 장치를 포함하며, 표시 장치는 표시 영역을 갖는 제 1 기판, 제 1 기판의 표시 영역에 제 1 간격으로 배열된 복수의 화소 영역을 포함하며, 복수의 화소 영역 중 최외곽 화소 영역들 각각과 제 1 기판의 외측면 사이의 제 2 간격은 제 1 간격의 절반 이하일 수 있다.A multi-display device according to some examples of the present specification includes a plurality of display modules disposed along at least one of a first direction and a second direction crossing the first direction, and each of the plurality of display modules includes a display device. And, the display device includes a first substrate having a display area, a plurality of pixel areas arranged at a first interval in the display area of the first substrate, and each of the outermost pixel areas of the plurality of pixel areas and the first substrate The second gap between the outer surfaces may be less than half of the first gap.
본 명세서의 몇몇 예에 따른 멀티 표시 장치는 제 1 방향 및 제 1 방향을 가로지르는 제 2 방향 중 적어도 한 방향을 따라 배치된 복수의 표시 모듈을 포함하며, 복수의 표시 모듈 각각은 표시 장치를 포함하며, 표시 장치는 표시부, 및 표시부에 배치된 복수의 화소와 제 1 패드부를 갖는 제 1 기판, 제 1 기판에 결합되고 제 2 패드부를 갖는 제 2 기판, 및 제 1 기판의 외측면과 제 2 기판의 외측면에 배치되고 제 1 패드부와 제 2 패드부 각각에 연결된 라우팅부를 포함하며, 복수의 화소 중 제 1 기판의 일측 가장자리 부분에 배치되어 있는 최외곽 화소들은 제 1 패드부를 포함할 수 있다.A multi-display device according to some examples of the present specification includes a plurality of display modules disposed along at least one of a first direction and a second direction crossing the first direction, and each of the plurality of display modules includes a display device. The display device includes a display unit, a first substrate having a plurality of pixels disposed on the display unit and a first pad unit, a second substrate coupled to the first substrate and having a second pad unit, and an outer surface of the first substrate and a second substrate. A routing unit disposed on the outer surface of the substrate and connected to each of the first pad unit and the second pad unit, and the outermost pixels disposed at an edge of the first substrate among the plurality of pixels may include the first pad unit. have.
본 명세서의 몇몇 예에 따른 멀티 표시 장치는 제 1 방향 및 제 1 방향을 가로지르는 제 2 방향 중 적어도 한 방향을 따라 배치된 복수의 표시 모듈을 포함하며, 복수의 표시 모듈 각각은 표시 장치를 포함하며, 표시 장치는 표시부에 배치된 복수의 화소와 제 1 패드부를 갖는 제 1 기판, 제 1 기판에 결합되고 제 2 패드부를 갖는 제 2 기판, 및 제 1 기판의 외측면과 제 2 기판의 외측면에 배치되고 제 1 패드부와 제 2 패드부 각각에 연결된 라우팅부를 포함하고, 복수의 화소 중 제 1 기판의 일측 가장자리 부분에 배치되어 있는 최외곽 화소들은 제 1 패드부를 포함하며, 표시부는 복수의 화소에 스캔 신호를 공급하는 쉬프트 레지스터로 이루어진 게이트 구동 회로를 포함할 수 있다.A multi-display device according to some examples of the present specification includes a plurality of display modules disposed along at least one of a first direction and a second direction crossing the first direction, and each of the plurality of display modules includes a display device. The display device includes a first substrate having a plurality of pixels and a first pad portion disposed on the display portion, a second substrate coupled to the first substrate and having a second pad portion, and an outer surface of the first substrate and an outer surface of the second substrate. Includes a routing unit disposed on the side and connected to each of the first pad unit and the second pad unit, and the outermost pixels disposed at one edge of the first substrate among the plurality of pixels include a first pad unit, and a plurality of display units It may include a gate driving circuit including a shift register supplying a scan signal to a pixel of.
본 명세서의 몇몇 예에 따른 멀티 표시 장치는 제 1 방향 및 제 1 방향을 가로지르는 제 2 방향 중 적어도 한 방향을 따라 배치된 복수의 표시 모듈을 포함하며, 복수의 표시 모듈 각각은 표시 장치를 포함하며, 표시 장치는 표시부에 배치된 복수의 화소를 갖는 제 1 기판, 제 1 기판에 결합된 제 2 기판, 및 제 1 기판의 외측면과 제 2 기판의 외측면에 배치된 라우팅부를 포함하며, 제 1 기판은 라우팅부와 복수의 화소에 연결된 제 1 패드부, 및 표시부에 배치되고 복수의 화소에 스캔 신호를 공급하기 위한 쉬프트 레지스터로 이루어진 게이트 구동 회로를 포함하며, 제 1 패드부는 복수의 화소 중 제 1 기판의 일측 가장자리 부분에 배치되어 있는 최외곽 화소들에 포함되고 게이트 구동 회로와 연결된 복수의 제 1 게이트 패드를 포함할 수 있다.A multi-display device according to some examples of the present specification includes a plurality of display modules disposed along at least one of a first direction and a second direction crossing the first direction, and each of the plurality of display modules includes a display device. The display device includes a first substrate having a plurality of pixels disposed on the display unit, a second substrate coupled to the first substrate, and a routing unit disposed on an outer surface of the first substrate and an outer surface of the second substrate, The first substrate includes a routing unit and a first pad unit connected to the plurality of pixels, and a gate driving circuit disposed on the display unit and configured of a shift register for supplying scan signals to the plurality of pixels, and the first pad unit A plurality of first gate pads included in the outermost pixels disposed on one edge of the first substrate and connected to the gate driving circuit may be included.
본 명세서의 몇몇 예에 따른 멀티 표시 장치는 제 1 방향 및 제 1 방향을 가로지르는 제 2 방향 중 적어도 한 방향을 따라 배치된 복수의 표시 모듈을 포함하며, 복수의 표시 모듈 각각은 표시 장치를 포함하며, 표시 장치는 제 1 면과 제 2 면 사이의 외측면 및 제 1 면 상에 정의된 표시부를 갖는 제 1 기판, 전면과 후면 사이의 외측면을 갖는 제 2 기판, 및 제 1 기판의 제 2 면과 상기 제 2 기판의 전면 사이에 개재된 결합 부재를 포함하며, 표시부의 크기는 제 1 기판의 제 1 면 전체 크기와 동일하며, 표시부의 끝단은 제 1 기판의 외측면일 수 있다.A multi-display device according to some examples of the present specification includes a plurality of display modules disposed along at least one of a first direction and a second direction crossing the first direction, and each of the plurality of display modules includes a display device. In addition, the display device includes a first substrate having an outer surface between the first and second surfaces and a display portion defined on the first surface, a second substrate having an outer surface between the front and the rear surface, and the first substrate. It includes a coupling member interposed between the second surface and the front surface of the second substrate, the size of the display unit is the same as the total size of the first surface of the first substrate, and an end of the display unit may be an outer surface of the first substrate.
본 명세서의 몇몇 예에 따르면, 측면끼리 접촉된 인접한 2개의 표시 모듈에서, 인접한 최외곽 화소 간의 제 2 간격은 인접한 2개의 화소 사이의 제 1 간격과 동일하거나 작을 수 있다.According to some examples of the present specification, in two adjacent display modules in which side surfaces are in contact, the second interval between adjacent outermost pixels may be equal to or smaller than the first interval between two adjacent pixels.
본 명세서의 몇몇 예에 따른 멀티 표시 장치는 복수의 표시 모듈 각각은 패널 지지 부재를 더 포함하며, 패널 지지 부재는 제 2 기판의 후면에 연결된 지지 플레이트, 및 지지 플레이트의 후면에 배치되고 자석에 의해 자화 가능한 복수의 체결 부재를 포함할 수 있다.In the multi-display device according to some examples of the present specification, each of the plurality of display modules further includes a panel support member, and the panel support member is disposed on a support plate connected to a rear surface of the second substrate and a rear surface of the support plate, and It may include a plurality of magnetizable fastening members.
본 명세서의 예에 따른 표시 장치는 표시 패널을 포함하는 모든 전자 기기에 적용될 수 있다. 예를 들어, 본 명세서에 따른 표시 장치는 모바일 디바이스, 영상 전화기, 스마트 와치(smart watch), 와치 폰(watch phone), 웨어러블 기기(wearable device), 폴더블 기기(foldable device), 롤러블 기기(rollable device), 벤더블 기기(bendable device), 플렉서블 기기(flexible device), 커브드 기기(curved device), 전자 수첩, 전자 책, PMP(portable multimedia player), PDA(personal digital assistant), MP3 플레이어, 모바일 의료기기, 데스크탑 PC(desktop PC), 랩탑 PC(laptop PC), 넷북 컴퓨터(netbook computer), 워크스테이션(workstation), 네비게이션, 차량용 네비게이션, 차량용 표시장치, 텔레비전, 월페이퍼(wall paper) 표시장치, 샤이니지(signage) 기기, 게임기기, 노트북, 모니터, 카메라, 캠코더, 및 가전 기기 등에 적용될 수 있다.The display device according to an example of the present specification may be applied to all electronic devices including a display panel. For example, the display device according to the present specification includes a mobile device, a video phone, a smart watch, a watch phone, a wearable device, a foldable device, and a rollable device. rollable device), bendable device, flexible device, curved device, electronic notebook, e-book, portable multimedia player (PMP), personal digital assistant (PDA), MP3 player, Mobile medical devices, desktop PC, laptop PC, netbook computer, workstation, navigation, vehicle navigation, vehicle display, television, wall paper display, It can be applied to a signage device, a game device, a laptop computer, a monitor, a camera, a camcorder, and a home appliance.
상술한 본 명세서의 예에 설명된 특징, 구조, 효과 등은 본 명세서의 적어도 하나의 예에 포함되며, 반드시 하나의 예에만 한정되는 것은 아니다. 나아가, 본 명세서의 적어도 하나의 예에서 예시된 특징, 구조, 효과 등은 본 명세서가 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 명세서의 범위에 포함되는 것으로 해석되어야 할 것이다.Features, structures, effects, and the like described in the examples of the present specification described above are included in at least one example of the present specification, and are not necessarily limited to one example. Furthermore, the features, structures, effects, etc. illustrated in at least one example of the present specification may be combined or modified for other examples by a person having ordinary skill in the field to which the present specification belongs. Accordingly, contents related to such combinations and modifications should be interpreted as being included in the scope of the present specification.
이상에서 설명한 본 명세서는 전술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 명세서의 기술적 사항을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. 그러므로, 본 명세서의 범위는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 명세서의 범위에 포함되는 것으로 해석되어야 한다.The present specification described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications and changes are possible within the scope of the technical matters of the present specification. It will be obvious to those with knowledge of Therefore, the scope of the present specification is indicated by the claims to be described later, and all changes or modified forms derived from the meaning and scope of the claims and their equivalent concepts should be interpreted as being included in the scope of the present specification.
10: 표시 장치 10-1, 10-2, 10-3, 10-4: 표시 모듈
31: 후면 프레임 35: 제 1 연결 장치
37: 제 2 연결 장치 100: 제 1 기판
101: 회로층 102: 평탄화층
103: 발광 소자층 104: 뱅크
105: 댐 패턴 106: 봉지층
110: 제 1 패드부 150: 게이트 구동 회로
153: 브랜치 네트워크 200: 제 2 기판
210: 제 2 패드부 230: 제 3 패드부
250: 링크 라인부 300: 결합 부재
400: 라우팅부 410: 라우팅 라인
500: 구동 회로부 600: 지지 부재10: display device 10-1, 10-2, 10-3, 10-4: display module
31: rear frame 35: first connecting device
37: second connecting device 100: first substrate
101: circuit layer 102: planarization layer
103: light emitting element layer 104: bank
105: dam pattern 106: encapsulation layer
110: first pad unit 150: gate driving circuit
153: branch network 200: second substrate
210: second pad portion 230: third pad portion
250: link line portion 300: coupling member
400: routing unit 410: routing line
500: drive circuit part 600: support member
Claims (21)
상기 제 1 기판의 후면에 배치된 제 2 기판; 및
상기 제 1 기판과 상기 제 2 기판 각각의 외측면에 배치된 라우팅부를 포함하며,
상기 화소 어레이의 각 화소는 제 1 방향과 상기 제 1 방향을 가로지르는(transverse) 제 2 방향으로 배치되고,
상기 화소 어레이의 최외곽 화소들은 상기 제 1 기판의 외측면에 정렬되며,
상기 화소 어레이는,
상기 제 1 방향과 나란하게 배치된 게이트 라인들;
상기 제 2 방향을 따라 배치된 데이터 라인들;
상기 제 2 방향을 따라 배치된 복수의 화소 공통 전원 라인;
상기 각 화소 상에 배치되고 상기 각 화소에 연결된 공통 전극;
상기 제 1 방향을 따라 인접한 화소들 사이에 배치되어 상기 게이트 라인에 연결된 박막 트랜지스터를 포함하는 게이트 구동 회로;
상기 제 2 방향을 따라 인접한 화소들 사이에서 상기 복수의 화소 공통 전원 라인 각각을 상기 공통 전극에 연결하는 복수의 공통 전원 컨택부; 및
상기 제 1 기판의 가장자리 부분 중 일측 가장자리 부분에만 배치되고, 상기 데이터 라인들에 연결된 제 1 데이터 패드들과 상기 게이트 구동 회로에 연결된 제 1 게이트 패드들 및 인접한 제 1 데이터 패드들 사이에서 상기 복수의 화소 공통 전원 라인 각각에 연결된 제 1 화소 공통 전원 패드들을 갖는 제 1 패드부를 포함하며,
상기 제 2 기판은,
상기 라우팅부를 통해 상기 제 1 화소 공통 전원 패드들에 연결된 제 2 화소 공통 전원 패드들을 포함하는 제 2 패드부;
제 3 화소 공통 전원 패드들을 포함하는 제 3 패드부; 및
상기 제 2 화소 공통 전원 패드들과 상기 제 3 화소 공통 전원 패드들에 연결된 화소 공통 전원 링크 라인을 포함하며,
상기 화소 공통 전원 링크 라인은,
상기 제 3 화소 공통 전원 패드들에 연결된 제 1 공통 링크 라인;
상기 제 1 패드부와 중첩되는 상기 제 2 기판의 일측 가장자리 부분에 배치되고 상기 제 1 공통 링크 라인에 연결된 제 2 공통 링크 라인; 및
상기 제 2 공통 링크 라인에 공통적으로 연결되고 상기 제 2 화소 공통 전원 패드들 각각에 연결된 제 3 공통 링크 라인들을 포함하며,
상기 제 1 공통 링크 라인의 크기는 상기 제 3 패드부로부터 상기 제 2 기판의 외측면 쪽으로 갈수록 증가하고,
상기 제 2 공통 링크 라인은 상기 제 2 패드부와 상기 제 3 패드부 사이에 배치되고 컨택홀을 통해 상기 제 1 공통 링크 라인과 전기적으로 연결되며,
상기 제 3 공통 링크 라인은 상기 제 2 공통 링크 라인으로부터 상기 제 2 패드부 쪽으로 연장되어 상기 제 2 화소 공통 전원 패드들 각각에 연결된, 발광 표시 장치.A first substrate having a pixel array;
A second substrate disposed on the rear surface of the first substrate; And
A routing unit disposed on an outer surface of each of the first and second substrates,
Each pixel of the pixel array is disposed in a first direction and a second direction transverse to the first direction,
Outermost pixels of the pixel array are aligned on the outer surface of the first substrate,
The pixel array,
Gate lines disposed parallel to the first direction;
Data lines arranged along the second direction;
A plurality of pixel common power lines disposed along the second direction;
A common electrode disposed on each of the pixels and connected to each of the pixels;
A gate driving circuit including a thin film transistor disposed between adjacent pixels along the first direction and connected to the gate line;
A plurality of common power contact units connecting each of the plurality of pixel common power lines to the common electrode between adjacent pixels along the second direction; And
The plurality of first data pads connected to the data lines and first gate pads connected to the gate driving circuit and adjacent first data pads are disposed on only one edge of the first substrate. A first pad portion having first pixel common power pads connected to each of the pixel common power lines,
The second substrate,
A second pad unit including second pixel common power pads connected to the first pixel common power pads through the routing unit;
A third pad unit including third pixel common power pads; And
A pixel common power link line connected to the second pixel common power pads and the third pixel common power pads,
The pixel common power link line,
A first common link line connected to the third pixel common power pads;
A second common link line disposed on one edge portion of the second substrate overlapping the first pad part and connected to the first common link line; And
And third common link lines commonly connected to the second common link line and connected to each of the second pixel common power pads,
The size of the first common link line increases from the third pad portion toward the outer surface of the second substrate,
The second common link line is disposed between the second pad part and the third pad part, and is electrically connected to the first common link line through a contact hole,
The third common link line extends from the second common link line toward the second pad portion and is connected to each of the second pixel common power pads.
상기 화소 어레이의 각 화소는 상기 제 1 방향과 상기 제 2 방향을 따라 화소 피치를 가지도록 상기 제 1 기판 상에 배열되며,
상기 화소 피치는 인접한 2개의 화소들의 중심부 사이의 거리이며,
상기 최외곽 화소들의 중심부와 상기 제 1 기판의 외측면 사이의 간격은 상기 화소 피치의 절반 이하인, 발광 표시 장치.The method of claim 1,
Each pixel of the pixel array is arranged on the first substrate to have a pixel pitch along the first direction and the second direction,
The pixel pitch is a distance between centers of two adjacent pixels,
A light emitting display device, wherein an interval between a center portion of the outermost pixels and an outer surface of the first substrate is less than half of the pixel pitch.
상기 화소 어레이는 상기 최외곽 화소들에 의해 둘러싸이는 내부 화소들을 포함하며,
상기 최외곽 화소들은 상기 내부 화소들과 다른 구성으로 구현되며,
상기 최외곽 화소는 상기 제 1 데이터 패드들 중 하나 이상의 제 1 데이터 패드를 포함하며,
상기 최외곽 화소들 중 2 이상의 최외곽 화소는 상기 제 1 화소 공통 전원 패드들 중 하나 이상의 제 1 화소 공통 전원 패드를 포함하는, 발광 표시 장치.The method of claim 1,
The pixel array includes internal pixels surrounded by the outermost pixels,
The outermost pixels are implemented in a configuration different from that of the inner pixels,
The outermost pixel includes one or more first data pads among the first data pads,
2 or more of the outermost pixels include at least one first pixel common power pad among the first pixel common power pads.
상기 제 1 기판 상에 배치되고 상기 화소 어레이를 덮는 봉지층을 더 포함하며,
상기 최외곽 화소들은 댐 패턴을 포함하며,
상기 댐 패턴은 상기 봉지층의 넘침을 차단하는, 발광 표시 장치.The method of claim 3,
Further comprising an encapsulation layer disposed on the first substrate and covering the pixel array,
The outermost pixels include a dam pattern,
The dam pattern blocks overflow of the encapsulation layer.
상기 봉지층은,
상기 화소 어레이 상의 제 1 봉지층;
상기 제 1 봉지층 상의 제 2 봉지층; 및
상기 제 2 봉지층 상의 제 3 봉지층을 포함하며,
상기 댐 패턴은 상기 제 2 봉지층의 넘침을 차단하는, 발광 표시 장치.The method of claim 4,
The encapsulation layer,
A first encapsulation layer on the pixel array;
A second encapsulation layer on the first encapsulation layer; And
And a third encapsulation layer on the second encapsulation layer,
The dam pattern blocks overflow of the second encapsulation layer.
상기 화소 어레이는 상기 제 2 방향을 따라 상기 제 1 기판 상에 배치되고 상기 제 1 게이트 패드들과 상기 게이트 구동 회로에 연결된 게이트 제어 라인 그룹을 더 포함하며,
상기 게이트 구동 회로는 상기 제 1 방향을 따라 각 수평 라인에 배치되어 상기 제 2 방향을 따라 서로 종속적으로 연결된 복수의 스테이지 회로부를 갖는 쉬프트 레지스터를 포함하며,
상기 복수의 스테이지 회로부 각각은 적어도 하나의 박막 트랜지스터를 포함하고 상기 게이트 제어 라인 그룹에 선택적으로 연결된 복수의 브랜치 회로를 포함하며,
상기 복수의 브랜치 회로 중 어느 하나는 상기 게이트 라인들 중 해당하는 게이트 라인에 연결된 상기 박막 트랜지스터를 포함하는, 발광 표시 장치.The method according to any one of claims 1 to 5,
The pixel array further includes a gate control line group disposed on the first substrate along the second direction and connected to the first gate pads and the gate driving circuit,
The gate driving circuit includes a shift register having a plurality of stage circuit units disposed on each horizontal line along the first direction and dependently connected to each other along the second direction,
Each of the plurality of stage circuit units includes at least one thin film transistor and includes a plurality of branch circuits selectively connected to the gate control line group,
Any one of the plurality of branch circuits includes the thin film transistor connected to a corresponding one of the gate lines.
상기 제 2 기판은 상기 제 1 기판과 동일한 크기를 갖는, 발광 표시 장치.The method according to any one of claims 1 to 5,
The second substrate has the same size as the first substrate.
상기 제 1 기판의 후면에 배치된 제 2 기판; 및
상기 제 1 기판과 상기 제 2 기판 각각의 외측면에 배치된 라우팅부를 포함하며,
상기 표시부의 측면은 상기 제 1 기판의 외측면과 정렬되며,
상기 표시부는,
제 1 방향과 나란하게 배치된 게이트 라인들;
상기 제 1 방향을 가로지르는 제 2 방향을 따라 배치된 데이터 라인들;
상기 제 2 방향을 따라 배치된 복수의 화소 공통 전원 라인;
상기 복수의 화소 상에 배치되고 상기 복수의 화소 각각에 연결된 공통 전극;
상기 제 1 방향을 따라 인접한 화소들 사이에 배치되어 상기 게이트 라인에 연결된 박막 트랜지스터를 포함하는 게이트 구동 회로;
상기 제 2 방향을 따라 인접한 화소들 사이에서 상기 복수의 화소 공통 전원 라인 각각을 상기 공통 전극에 연결하는 복수의 공통 전원 컨택부; 및
상기 제 1 기판의 가장자리 부분 중 일측 가장자리 부분에만 배치되고, 상기 데이터 라인들에 연결된 제 1 데이터 패드들과 상기 게이트 구동 회로에 연결된 제 1 게이트 패드들 및 인접한 제 1 데이터 패드들 사이에서 상기 복수의 화소 공통 전원 라인 각각에 연결된 제 1 화소 공통 전원 패드들을 갖는 제 1 패드부를 포함하며,
상기 제 2 기판은,
상기 라우팅부를 통해 상기 제 1 화소 공통 전원 패드들에 연결된 제 2 화소 공통 전원 패드들을 포함하는 제 2 패드부;
제 3 화소 공통 전원 패드들을 포함하는 제 3 패드부; 및
상기 제 2 화소 공통 전원 패드들과 상기 제 3 화소 공통 전원 패드들에 연결된 화소 공통 전원 링크 라인을 포함하며,
상기 화소 공통 전원 링크 라인은,
상기 제 3 화소 공통 전원 패드들에 연결된 제 1 공통 링크 라인;
상기 제 1 패드부와 중첩되는 상기 제 2 기판의 일측 가장자리 부분에 배치되고 상기 제 1 공통 링크 라인에 연결된 제 2 공통 링크 라인; 및
상기 제 2 공통 링크 라인에 공통적으로 연결되고 상기 제 2 화소 공통 전원 패드들 각각에 연결된 제 3 공통 링크 라인들을 포함하며,
상기 제 1 공통 링크 라인의 크기는 상기 제 3 패드부로부터 상기 제 2 기판의 외측면 쪽으로 갈수록 증가하고,
상기 제 2 공통 링크 라인은 상기 제 2 패드부와 상기 제 3 패드부 사이에 배치되고 컨택홀을 통해 상기 제 1 공통 링크 라인과 전기적으로 연결되며,
상기 제 3 공통 링크 라인은 상기 제 2 공통 링크 라인으로부터 상기 제 2 패드부 쪽으로 연장되어 상기 제 2 화소 공통 전원 패드들 각각에 연결된, 발광 표시 장치.A first substrate having a display unit including a plurality of pixels;
A second substrate disposed on the rear surface of the first substrate; And
A routing unit disposed on an outer surface of each of the first and second substrates,
A side surface of the display unit is aligned with an outer surface of the first substrate,
The display unit,
Gate lines arranged parallel to the first direction;
Data lines disposed along a second direction crossing the first direction;
A plurality of pixel common power lines disposed along the second direction;
A common electrode disposed on the plurality of pixels and connected to each of the plurality of pixels;
A gate driving circuit including a thin film transistor disposed between adjacent pixels along the first direction and connected to the gate line;
A plurality of common power contact units connecting each of the plurality of pixel common power lines to the common electrode between adjacent pixels along the second direction; And
The plurality of first data pads connected to the data lines and first gate pads connected to the gate driving circuit and adjacent first data pads are disposed on only one edge of the first substrate. A first pad portion having first pixel common power pads connected to each of the pixel common power lines,
The second substrate,
A second pad unit including second pixel common power pads connected to the first pixel common power pads through the routing unit;
A third pad unit including third pixel common power pads; And
A pixel common power link line connected to the second pixel common power pads and the third pixel common power pads,
The pixel common power link line,
A first common link line connected to the third pixel common power pads;
A second common link line disposed on one edge portion of the second substrate overlapping the first pad part and connected to the first common link line; And
And third common link lines commonly connected to the second common link line and connected to each of the second pixel common power pads,
The size of the first common link line increases from the third pad portion toward the outer surface of the second substrate,
The second common link line is disposed between the second pad part and the third pad part, and is electrically connected to the first common link line through a contact hole,
The third common link line extends from the second common link line toward the second pad portion and is connected to each of the second pixel common power pads.
상기 제 1 기판의 후면에 배치된 제 2 기판; 및
상기 제 1 기판과 상기 제 2 기판 각각의 외측면에 배치된 라우팅부를 포함하며,
상기 표시 영역의 크기와 상기 제 1 기판의 크기는 서로 동일하며,
상기 표시 영역은,
제 1 방향과 나란하게 배치된 게이트 라인들;
상기 제 1 방향을 가로지르는 제 2 방향을 따라 배치된 데이터 라인들;
상기 제 2 방향을 따라 배치된 복수의 화소 공통 전원 라인;
상기 복수의 화소 상에 배치되고 상기 복수의 화소 각각에 연결된 공통 전극;
상기 제 1 방향을 따라 인접한 화소들 사이에 배치되어 상기 게이트 라인에 연결된 박막 트랜지스터를 포함하는 게이트 구동 회로;
상기 제 2 방향을 따라 인접한 화소들 사이에서 상기 복수의 화소 공통 전원 라인 각각을 상기 공통 전극에 연결하는 복수의 공통 전원 컨택부; 및
상기 제 1 기판의 가장자리 부분 중 일측 가장자리 부분에만 배치되고, 상기 데이터 라인들에 연결된 제 1 데이터 패드들과 상기 게이트 구동 회로에 연결된 제 1 게이트 패드들 및 인접한 제 1 데이터 패드들 사이에서 상기 복수의 화소 공통 전원 라인 각각에 연결된 제 1 화소 공통 전원 패드들을 갖는 제 1 패드부를 포함하며,
상기 제 2 기판은,
상기 라우팅부를 통해 상기 제 1 화소 공통 전원 패드들에 연결된 제 2 화소 공통 전원 패드들을 포함하는 제 2 패드부;
제 3 화소 공통 전원 패드들을 포함하는 제 3 패드부; 및
상기 제 2 화소 공통 전원 패드들과 상기 제 3 화소 공통 전원 패드들에 연결된 화소 공통 전원 링크 라인을 포함하며,
상기 화소 공통 전원 링크 라인은,
상기 제 3 화소 공통 전원 패드들에 연결된 제 1 공통 링크 라인;
상기 제 1 패드부와 중첩되는 상기 제 2 기판의 일측 가장자리 부분에 배치되고 상기 제 1 공통 링크 라인에 연결된 제 2 공통 링크 라인; 및
상기 제 2 공통 링크 라인에 공통적으로 연결되고 상기 제 2 화소 공통 전원 패드들 각각에 연결된 제 3 공통 링크 라인들을 포함하며,
상기 제 1 공통 링크 라인의 크기는 상기 제 3 패드부로부터 상기 제 2 기판의 외측면 쪽으로 갈수록 증가하고,
상기 제 2 공통 링크 라인은 상기 제 2 패드부와 상기 제 3 패드부 사이에 배치되고 컨택홀을 통해 상기 제 1 공통 링크 라인과 전기적으로 연결되며,
상기 제 3 공통 링크 라인은 상기 제 2 공통 링크 라인으로부터 상기 제 2 패드부 쪽으로 연장되어 상기 제 2 화소 공통 전원 패드들 각각에 연결된, 발광 표시 장치.A first substrate having a display area including a plurality of pixels;
A second substrate disposed on the rear surface of the first substrate; And
A routing unit disposed on an outer surface of each of the first and second substrates,
The size of the display area and the size of the first substrate are the same,
The display area,
Gate lines arranged parallel to the first direction;
Data lines disposed along a second direction crossing the first direction;
A plurality of pixel common power lines disposed along the second direction;
A common electrode disposed on the plurality of pixels and connected to each of the plurality of pixels;
A gate driving circuit including a thin film transistor disposed between adjacent pixels along the first direction and connected to the gate line;
A plurality of common power contact units connecting each of the plurality of pixel common power lines to the common electrode between adjacent pixels along the second direction; And
The plurality of first data pads connected to the data lines and first gate pads connected to the gate driving circuit and adjacent first data pads are disposed on only one edge of the first substrate. A first pad portion having first pixel common power pads connected to each of the pixel common power lines,
The second substrate,
A second pad unit including second pixel common power pads connected to the first pixel common power pads through the routing unit;
A third pad unit including third pixel common power pads; And
A pixel common power link line connected to the second pixel common power pads and the third pixel common power pads,
The pixel common power link line,
A first common link line connected to the third pixel common power pads;
A second common link line disposed on one edge portion of the second substrate overlapping the first pad part and connected to the first common link line; And
And third common link lines commonly connected to the second common link line and connected to each of the second pixel common power pads,
The size of the first common link line increases from the third pad portion toward the outer surface of the second substrate,
The second common link line is disposed between the second pad part and the third pad part, and is electrically connected to the first common link line through a contact hole,
The third common link line extends from the second common link line toward the second pad portion and is connected to each of the second pixel common power pads.
상기 복수의 화소는 상기 제 1 방향과 상기 제 2 방향을 따라 화소 피치를 가지도록 상기 제 1 기판 상에 배열되며,
상기 화소 피치는 인접한 2개의 화소들의 중심부 사이의 거리이며,
상기 복수의 화소 중 최외곽 화소들은 상기 제 1 기판의 외측면과 정렬된, 발광 표시 장치.The method of claim 11 or 15,
The plurality of pixels are arranged on the first substrate to have a pixel pitch along the first direction and the second direction,
The pixel pitch is a distance between centers of two adjacent pixels,
An outermost pixel of the plurality of pixels is aligned with an outer surface of the first substrate.
상기 복수의 화소는 상기 제 1 방향과 상기 제 2 방향을 따라 화소 피치를 가지도록 상기 제 1 기판 상에 배열되며,
상기 화소 피치는 인접한 2개의 화소들의 중심부 사이의 거리이며,
상기 복수의 화소 중 최외곽 화소들의 중심부와 상기 제 1 기판의 외측면 사이의 간격은 상기 화소 피치의 절반 이하인, 발광 표시 장치.The method of claim 11 or 15,
The plurality of pixels are arranged on the first substrate to have a pixel pitch along the first direction and the second direction,
The pixel pitch is a distance between centers of two adjacent pixels,
A light emitting display device, wherein an interval between a center of an outermost pixel among the plurality of pixels and an outer surface of the first substrate is less than half of the pixel pitch.
상기 제 1 패드부는 상기 제 1 데이터 패드들 중 하나 이상의 제 1 데이터 패드를 갖는 복수의 패드 그룹을 포함하며,
상기 복수의 패드 그룹 중 2 이상의 패드 그룹은 상기 제 1 게이트 패드들 중 하나 이상의 제 1 게이트 패드 및 상기 제 1 화소 공통 전원 패드들 중 하나 이상의 제 1 화소 공통 전원 패드를 포함하는, 발광 표시 장치.The method according to any one of claims 1 to 5, 11, and 15,
The first pad part includes a plurality of pad groups having at least one first data pad among the first data pads,
2 or more pad groups of the plurality of pad groups include at least one first gate pad among the first gate pads and at least one first pixel common power pad among the first pixel common power pads.
상기 제 2 패드부는 상기 라우팅부를 통해 상기 제 1 데이터 패드들에 연결된 제 2 데이터 패드들 및 상기 라우팅부를 통해 상기 제 1 게이트 패드들에 연결된 제 2 게이트 패드들을 더 포함하며,
상기 제 3 패드부는 제 3 데이터 패드들 및 제 3 게이트 패드들을 더 포함하며,
상기 제 2 기판은,
상기 제 2 데이터 패드들과 상기 제 3 데이터 패드들에 연결된 데이터 링크 라인들 및 상기 데이터 링크 라인들 사이에서 상기 제 2 게이트 패드들에 연결된 게이트 링크 라인들을 갖는 링크 라인부; 및
상기 제 3 게이트 패드들에 연결되고 상기 제 3 패드부를 우회하여 상기 게이트 링크 라인들에 선택적으로 연결된 게이트 제어 신호 전달 라인들을 포함하는, 발광 표시 장치.The method according to any one of claims 1 to 5, 11, and 15,
The second pad part further includes second data pads connected to the first data pads through the routing part and second gate pads connected to the first gate pads through the routing part,
The third pad part further includes third data pads and third gate pads,
The second substrate,
A link line unit having data link lines connected to the second data pads and the third data pads, and gate link lines connected to the second gate pads between the data link lines; And
A light emitting display device comprising: gate control signal transmission lines connected to the third gate pads and selectively connected to the gate link lines by bypassing the third pad unit.
상기 제 3 패드부에 전기적으로 연결된 구동 회로부를 더 포함하며,
상기 제 2 기판은 상기 제 1 공통 링크 라인과 상기 제 2 공통 링크 라인 사이에 개재되고 상기 컨택홀을 갖는 절연층을 더 포함하고,
상기 제 2 공통 링크 라인과 상기 제 3 공통 링크 라인은 상기 절연층 상에 함께 배치되며,
상기 제 2 공통 링크 라인은 상기 절연층의 컨택홀을 통해 상기 제 1 공통 링크 라인과 전기적으로 연결된, 발광 표시 장치.The method according to any one of claims 1 to 5, 11, and 15,
Further comprising a driving circuit part electrically connected to the third pad part,
The second substrate further includes an insulating layer interposed between the first common link line and the second common link line and having the contact hole,
The second common link line and the third common link line are disposed together on the insulating layer,
The second common link line is electrically connected to the first common link line through a contact hole of the insulating layer.
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant |