KR102207617B1 - 탄성파 필터 웨이퍼 레벨 패키지 및 그 제조 방법 - Google Patents

탄성파 필터 웨이퍼 레벨 패키지 및 그 제조 방법 Download PDF

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Abstract

본 발명의 탄성파 필터 웨이퍼 레벨 패키지는, 필터 칩과 입/출력 전극을 포함하는 디바이스 웨이퍼, 상기 디바이스 웨이퍼와 대향 설치되는 캡 PCB, 상기 입/출력 전극과 상기 캡 PCB를 전기적으로 연결하는 필러 전극, 상기 디바이스 웨이퍼와 상기 캡 PCB를 지지하여 내부 공간을 제공하는 배리어, 상기 내부 공간을 밀봉하는 실링 레이어, 및 상기 캡 PCB 일부와 상기 디바이스 웨이퍼 전부를 커버하는 쉴드 몰딩캡을 포함한다. 이와 같은 본 발명의 구성에 의하면, 디바이스 웨이퍼와 캡이 상호 정렬된 상태로 실링 레이어가 개재되고, 몰드 처리되기 때문에, 내부 공간이 외부 환경으로부터 완벽하게 차단되는 효과가 있다.

Description

탄성파 필터 웨이퍼 레벨 패키지 및 그 제조 방법 {Wafer level package of acoustic wave filter and fabricating method of the same}
본 발명은, RF 대역 통과 필터(band-pass filters) 웨이퍼 레벨 패키지 및 그 제조 방법에 관한 것으로서, 디바이스 웨이퍼를 필러와 함께 캡 PCB에 접합하여 공진 공간을 제공하는 패키지 구조에서 디바이스 웨이퍼와 캡 PCB를 낱개로 접합하지 않고, 웨이퍼 레벨 패키지로 제작되는 원판 웨이퍼와, 원판 PCB를 일체로 접합하고, 절단 공정은 접합 후 단계별로 진행하는 WLP 제조 방법에 관한 것이다.
최근에는 표면 혹은 벌크 탄성파 필터를 소형화/박형화하기 위하여, 웨이퍼 레벨 패키지(Wafer Level Package: WLP) 기술이 적용되고 있다.
가령, 탄성파 필터의 제조에 있어서, 기존의 웨이퍼 가공 후에 하나씩 칩을 잘라낸 후 패키징 하던 방식과 달리 웨이퍼 상태에서 한번에 패키지 공정 및 테스트를 진행한 후 칩을 절단하여 간단히 완제품을 만들어 내는 웨이퍼 레벨 패키지를 이용한 제조 방식이 많이 이용되고 있다.
따라서 웨이퍼 레벨 패키지는 웨이퍼 레벨에서, 즉 웨이퍼로부터 개별 칩을 분리하지 않은 상태에서 완전한 제품으로서의 패키지를 제조할 수 있다. 그리고 패키지를 제조하는데 사용되는 제조 설비나 제조 공정에 기존 웨이퍼 제조 설비, 공정들을 그대로 이용할 수 있다. 이러한 웨이퍼 레벨 패키지 공정은 웨이퍼 상태에서 패키지 공정을 진행하므로 개별 칩 단위로 패키징을 진행하던 기존 방식에 비해, 한 번의 패키징 공정으로 수백 내지 수천 개의 패키지를 생산할 수 있어, 제조 원가 및 투자비를 대폭 절감시킬 수 있다.
한편, RF 대역 통과 필터의 웨이퍼 레벨 패키지는 베이스와 캡에 의해 생성되는 공간 내부에 탄성파 필터가 배치되고, 기계적 진동을 이용하여 필터를 동작하므로, 공간 내부는 외부 환경으로부터 보호되어야 한다.
그러나, 전술한 탄성파 필터 웨이퍼 레벨 패키지의 제조 공정에는 다음과 같은 문제점이 있다.
탄성파 필터 웨이퍼 레벨 패키지는 웨이퍼 상에 필터 기타 디바이스를 적층하는 단계에서만 적용되고, 웨이퍼 레벨 패키지가 완성된 후에는 개별 디바이스 웨이퍼로 절단되며, 분리된 각 디바이스 웨이퍼를 캡과 접합시키는 공정을 수행한다.
이때, 캡과 디바이스 웨이퍼를 접합시킬 때, 각 디바이스 웨이퍼를 캡 위에 수직으로 정렬시키기 매우 곤란하다. 가령, 캡에는 외부 전극과 연결되는 각종 배선 패턴 및 전극 접속부가 구비되고, 디바이스 웨이퍼 역시 웨이퍼 레벨 패키지 공정을 통하여 재배선 및 전극 접속부가 구비되는데, 각 캡과 각 디바이스 웨이퍼를 접합하여 조립함에 있어서, 캡의 전극 접속부와 디바이스 웨이퍼의 전극 접속부가 전기적으로 연결될 수 있어야 한다.
그러나, 실제 접합 공정에서 각 전극 접속부가 필러를 매개로 수직 정렬되지 않는 문제점이 발생한다.
한편, 내부 공간은 외부 환경으로부터 보호되도록 기밀이 유지되어야 하는데, 실제 고압의 몰딩 공정에서 내부 공간을 보호하기 쉽지 않다. 따라서, 기밀성을 강화하기 위하여, 내부 공간에 대한 실링이 필요하다. 이와 같은 실링은 디바이스 웨이퍼와 캡의 정렬이 이루어진 후에 실시되지 않으면, 정확한 기밀을 유지하기 어렵다.
기존에는 디바이스 웨이퍼와 캡이 상호 정렬 되지 않은 상태에서 실링 공정이 이루어지기 때문에, 기밀이 실패하거나 완벽한 기밀을 유지하지 못하는 문제점이 있다.
한국 공개 특허 10-2017-0093225
따라서 본 발명의 목적은 캡의 전극 접속부와 디바이스 웨이퍼의 전극 접속부의 오정렬을 방지하는 탄성파 필터 웨이퍼 레벨 패키지 및 그 제조 방법을 제공한다.
본 발명의 다른 목적은 캡과 디바이스 웨이퍼 사이의 접합부에 대한 기밀을 강화할 수 있는 탄성파 필터 웨이퍼 레벨 패키지 및 그 제조 방법을 제공한다.
본 발명의 또 다른 목적은 캡과 디바이스 웨이퍼 사이의 실링은 캡과 디바이스 웨이퍼의 수직 정렬이 이루어진 상태에서 진행되는 탄성파 필터 웨이퍼 레벨 패키지 및 그 제조 방법을 제공한다.
전술한 바와 같은 목적을 달성하기 위한 본 발명의 특징에 따르면, 본 발명의 탄성파 필터 웨이퍼 레벨 패키지 제조 방법은, 웨이퍼 레벨 패키지 공정을 통하여 원판 웨이퍼 상에 탄성파 필터, 필러 전극, 및 배리어를 각 단위 영역별로 적층하는 단계, 상기 원판 웨이퍼와 대응되고, 상기 각 단위 영역별로 재배선을 포함하는 원판 PCB를 준비하는 단계, 상기 원판 PCB의 단위 영역과 상기 원판 웨이퍼의 단위 영역이 상호 정렬되도록, 상기 원판 PCB와 상기 원판 웨이퍼를 접합시키는 단계, 상기 원판 웨이퍼를 상기 각 단위 영역별로 쏘잉하여, 상기 원판 웨이퍼를 디바이스 웨이퍼로 분리하는 단계, 상기 디바이스 웨이퍼, 및 상기 원판 PCB를 몰딩 재료로 커버하는 몰딩 공정을 수행하는 단계, 및 상기 원판 PCB, 및 상기 몰딩 재료를 상기 각 단위 영역별로 쏘잉하여 캡 PCB, 및 몰드캡으로 분리하는 단계를 포함한다.
본 발명의 다른 특징에 의하면, 본 발명의 탄성파 필터 웨이퍼 레벨 패키지는, 필터 칩과 입/출력 전극을 포함하는 디바이스 웨이퍼, 상기 디바이스 웨이퍼와 대향 설치되는 캡 PCB, 상기 입/출력 전극과 상기 캡 PCB를 전기적으로 연결하는 필러 전극, 상기 디바이스 웨이퍼와 상기 캡 PCB를 지지하여 내부 공간을 제공하는 배리어, 상기 내부 공간을 밀봉하는 실링 레이어, 및 상기 캡 PCB 일부와 상기 디바이스 웨이퍼 전부를 커버하는 쉴드 몰딩캡을 포함한다.
위에서 설명한 바와 같이, 본 발명의 구성에 의하면 다음과 같은 효과를 기대할 수 있다.
첫째, 원판 웨이퍼와 원판 PCB가 동일한 사이즈로 제공되고, 각 단위 영역이 합동인 상태에서 접합이 이루어지고, 싱귤레이션이 되기 때문에, 오 정렬이 원천적으로 방지되어 조립 수율이 개선된다.
둘째, 원판 웨이퍼와 원판 PCB가 수직 정렬된 상태에서 실링 공정이 이루어지기 때문에, 내부 공간의 완벽한 기밀 유지가 구현될 수 있다.
도 1은 본 발명에 의한 탄성파 필터 웨이퍼 레벨 패키지의 구조를 나타내는 단면도.
도 2a 내지 도 2c는 본 발명의 일 실시예에 의한 디바이스 웨이퍼의 제조 방법을 나타내는 단면도들.
도 3a 내지 도 3c는 본 발명의 다른 실시예에 의한 디바이스 웨이퍼의 제조 방법을 나타내는 단면도들.
도 4는 본 발명에 의한 캡 PCB의 제조 방법을 나타내는 단면도.
도 5는 본 발명에 의한 원판 PCB와 원판 웨이퍼의 평면도.
도 6a 내지 도 6f는 본 발명에 의한 탄성파 필터 웨이퍼 레벨 패키지의 제조 방법을 나타내는 단면도들.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해 질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려 주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 평면도 및 단면도를 참고하여 설명될 것이다. 따라서 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
탄성파 필터는 특정 주파수에서 에너지가 공진하는 장치를 의미한다. 주로 RF 신호에 대한 필터로 사용되지만, 그 밖에 발진기나 주파수 카운터 등에도 사용될 수 있다. 이러한 탄성파 필터는 벌크 탄성파 필터(BAW Filter: BulkAcoustic Wave Filter) 및 표면 탄성파 필터(SAW Filter: SurfaceAcoustic Wave Filter)를 포함할 수 있다. 본 발명에서, 탄성파 필터는 전기적 에너지를 탄성파 형태의 기계적 에너지로 변환하는 압전 효과를 일으키는 부분으로 정의한다. 다만, 탄성파 필터를 소형화/박형화하는데 벌크 탄성파 필터가 주로 사용되고, 이의 제조를 위하여 웨이퍼 레벨 패키지 기술이 적용되는 점에서, 본 발명은 편의상 도면에서 벌크 탄성파 필터를 예로 들어 설명하지만, 표면 탄성파 필터를 배제하는 것은 아니다.
본 발명의 탄성파 필터 웨이퍼 레벨 패키지는, 탄성파 필터와 전극들이 외부와 차단되는 밀폐 구조이다. 본 발명은 실링 정도를 강화하기 위하여, EMC의 몰드캡에 의하여 캡슐화 되어 기밀성이 유지되는 구조이다.
이하, 상기한 바와 같은 구성을 가지는 본 발명에 의한 탄성파 필터 웨이퍼 레벨 패키지의 바람직한 실시예를 첨부된 도면을 참고하여 상세하게 설명한다.
도 1을 참조하면, 탄성파 필터 웨이퍼 레벨 패키지(100)는, 필터 칩(102)과 복수의 전극(104)을 포함하는 디바이스 웨이퍼(110), 디바이스 웨이퍼(110)와 대향 설치되는 캡 PCB(120), 전극(104)과 캡 PCB(120)를 전기적으로 연결하는 필러 전극(130), 디바이스 웨이퍼(110)와 캡 PCB(120) 사이에서 이들을 지지하여 내부 공간(S)을 제공하는 배리어(140), 상기 내부 공간(S)에 밀폐력을 높이는 실링 레이어(150), 및 캡 PCB(120) 일부와 디바이스 웨이퍼(110) 전부를 커버하는 쉴드 몰드캡(160)을 포함한다.
디바이스 웨이퍼(110)는, 패키지(100)의 소형화 및 박형화에 적합하다. 실리콘 웨이퍼(silicon wafer)가 이용될 수 있다. 디바이스 웨이퍼(110)는 후술하는 원판 웨이퍼(110a)를 절단한 것이다.
디바이스 웨이퍼(110) 상에는 에어 캐비티(도시되지 않음)를 사이에 두고 필터 칩(102)과 입/출력 전극(104)이 설치된다. 또한, 디바이스 웨이퍼(110) 상에는 전극(104)으로부터 연장되는 제1접속부(106)가 재배선으로 제공될 수 있다.
상기 에어 캐비티는 디바이스 웨이퍼(110) 상면에 형성되는데, 필터 칩(102)이 일정한 방향으로 진동할 수 있도록 필터 칩(102)의 저면에 위치할 수 있다. 에어 캐비티는 디바이스 웨이퍼(110) 상면 일부를 제거하는 식각 공정을 통하여 형성될 수 있다.
가령, 필터 칩(102)은 압전체로 구성되고, 압전체의 압전 현상을 이용하여 특정 주파수 대역의 무선 주파수 신호를 출력하는데, 무선 주파수 신호와 같은 전기 에너지가 인가되면, 압전체에서 발생하는 압전 현상에 의해 소정 방향으로 진동한다. 이렇게 기계적 진동하는 공진 영역과, 전기 에너지가 인가되더라도 공진하지 않는 비공진 영역을 포함하고, 전술한 에어 캐비티는 공진 영역에 형성된다.
도면에서 편의상 필터 칩(102)이 한 개로 구성되는 것처럼 도시되어 있지만, 가령 듀플렉서(duplexer)의 경우에는 송신 신호 및 수신 신호를 필터링하는 데 있어 상이한 통과 대역을 갖고, 따라서 송신 신호와 수신 신호 사이의 간섭을 방지 또는 감소하는 2개의 대역 통과 필터(band-pass filters)를 포함하기 때문에, 필터 칩(102)이 복수개로 구성될 수 있음은 자명하다. 혹은 쿼드플렉서의 경우에는 4개의 필터 칩(102)으로 구성될 수 있다.
캡 PCB(120)는, 다층으로 구성될 수 있다. 캡 PCB(120)는, 다수의 절연층, 및 각 절연층 사이에 재배선되는 배선 패턴을 포함하고, 디바이스 웨이퍼(110)와 대향되는 일면에는 제2접속부(126)가 구비되고, 그 반대면에는 외부 전극으로 본딩 패드(128)가 구비된다. 가령, 캡 PCB(120)는, FR4 재질의 PCB 기판 등과 같은 유기(organic) 기판일 수 있다. 세라믹 기판이거나 유리 기판일 수 있다.
디바이스 웨이퍼(110)와 캡 PCB(120) 사이에 다수의 필러 전극(130)이 설치되고, 필러 전극(130)에 의하여 디바이스 웨이퍼(110)와 캡 PCB(120) 사이에 내부 공간(S)이 제공된다. 즉, 필러 전극(130)이 다수개로 구성되는 경우, 전극 기능 외에 내부 공간(S)을 제공하여 필터 칩(102)의 기계적 진동을 활성화 시키는 기능을 수행하기도 한다.
필터 칩(102)은 필러 전극(130)을 통하여 캡 PCB(120)의 전기적 제2접속부(126)와 연결되며, 필러 전극(130)은 필터 칩(102)과 외부의 본딩 패드(128)를 전기적으로 연결한다. 필러 전극(130)은 스핀온 레지스트 혹은 건조 필름 레지스트를 통해 패턴닝될 수 있다. 필러 전극(130)은 도전성 도금 처리될 수 있다.
제1접속부(106)는 필터 칩(102)이 외부와 전기적으로 연결될 수 있도록 하는 재배선 패턴이다. 더 정확하게는 제1접속부(106)는 필터 칩(102)의 입/출력 전극(104)과 상기 전극들로부터 연장되는 배선 전극을 포함할 수 있다. 가령, 제1접속부(106)는, RF 신호 등의 전기적 신호를 주입하는 입력 혹은 출력 전극(104)으로부터 연장되는 RDL 형태로 제공될 수 있다.
필러 전극(130)은 제1접속부(106)와 함께 필터 칩(102)을 외부와 전기적으로 연결하기 위한 구성으로서, 신호를 전달하는 신호 단자와 접지 전위를 전달하는 접지 단자를 포함할 수 있다. 경우에 따라서는 후술하는 배리어(140)가 접지 단자로 기능할 수 있다.
제1접속부(106)와 필러 전극(130)는 구리(Cu), 금(Au), 티타늄(Ti), 주석(Sn), 니켈(Ni) 또는 이들의 합금 등으로 형성될 수 있다. 제1접속부(106)와 필러 전극(130)은 일체로 제공될 수 있다. 일체로 제공되는 경우에는 공정수와 제조 비용이 절감될 수 있다.
필터 칩(102)은, 입/출력 전극(104)을 통하여 전기적 신호가 입력되면, 전기적 신호는 물리적 진동으로 변환될 수 있도록, 충분한 내부 공간(S)이 확보되어야 한다. 이러한 내부 공간(S)을 필러 전극(130)이 제공하기도 하지만, 후술하는 배리어(140)가 제공할 수 있다.
배리어(140)는, 탄성파 발생 영역을 위한 내부 공간(S)을 제공한다. 탄성파 발생 영역은 전술한 공진 영역으로 구성되기 때문에, 위 내부 공간(S)에 의하여 외부로부터 보호되어야 한다. 배리어(140)는 위 내부 공간(S)을 확보하기 위하여 디바이스 웨이퍼(110)와 대응되는 형상으로 제공되고, 디바이스 웨이퍼(110)의 에지에 설치되어 디바이스 웨이퍼(110)를 둘러싼다. 동시에 배리어(140)는 캡 PCB(120)에 지지되기 때문에, 마찬가지로 캡 PCB(120)와 대응되는 형상으로 제공되고, 캡 PCB(120)의 가장자리 둘레에 설치된다. 따라서 배리어(140)는 필터 칩(102)을 포위하도록 구성되면 그 형상은 특별히 제한되지 않는다.
특히 배리어(140)는 디바이스 웨이퍼(110)와 캡 PCB(120)가 수직으로 접합되고, 디바이스 웨이퍼(110) 상에 몰딩 될 때, 일정한 압력이 가해지기 때문에 위 압력에 대하여 변형되지 않아야 한다. 따라서, 배리어(140)는 금속이나 고내구성의 수지 조성물로 형성될 수 있다. 혹은 배리어(140)는 디바이스 웨이퍼(110)와 일체로 제공될 수 있다. 혹은 배리어(140)는 디바이스 웨이퍼(110)와 별도로 제공되더라도 디바이스 웨이퍼(110)와 동일한 재질로 형성될 수 있다.
특히, 필러 전극(130)이나 배리어(140)는 캡 PCB(120)나 디바이스 웨이퍼(110)와 대비하여 열 팽창 계수가 다르기 때문에, 열 팽창과 열 수축으로 인한 균열이나 뒤틀림이 발생할 수 있다. 따라서, 그 재질과 크기는 이러한 변형을 고려하여 결정될 수 있다.
실링 레이어(150)는, 후술하는 몰딩 공정 시 몰딩 재료가 필터 칩(102)과 전극(104)이 배치되는 내부 공간(S)으로 흘러들어가거나 침투하지 못하도록 몰딩 재료를 차단하는 기능을 수행한다.
실링 레이어(150)의 높이는, 배리어(140)의 두께와 디바이스 웨이퍼(110)의 두께를 합한 높이에 상응하고, 그 폭은 디바이스 웨이퍼(110)의 넓이에 상응한다. 이러한 실링 레이어(150)는 절연 재질이고, 솔더 레지스트로 형성될 수 있다. 가령, 포토리소그래피 공정을 이용하여 형성될 수 있다.
이와 같이, 실링 레이어(150)는, 캡 PCB(120)와 디바이스 웨이퍼(110)가 접합된 내부를 밀폐하고, 진공된 상태로 유지할 수 있다. 만약, 내부 공간(S)에 몰딩 공정 시 발생되는 가스가 유입될 경우, 내부의 온도가 상승하면 가스가 팽창하여 압전 현상을 방해하거나 전극(104)이나 접합부(106)의 접합 부분에 균열이나 부식의 원인이 될 수 있다. 하지만, 실링 레이어(150)는 배리어(140)의 밀폐 기능을 더욱 보완하여 이물질 기타 몰딩 시 가스 유입을 차단하여, 내부 공간(S)이 외부 환경으로부터 완전히 보호될 수 있게 된다.
쉴드 몰드캡(160)은, 디바이스 웨이퍼(110)와 필러 전극(130) 상에 제공되지만, 캡 PCB(120) 에지 일부를 동시에 커버한다.
쉴드 몰드캡(160)은, 에폭시, 에폭시 몰딩 컴파운드, 메탈, 세라믹 등의 재질이 사용될 수 있다. 한편, 쉴드 몰드캡(160)은 일차적으로 필터 칩(102)과 전극(104) 기타 그 부속 회로를 보호하기 위하여 완벽하게 내부를 실링하여 진공화 하는 기능을 수행한다. 하지만, 쉴드 몰드캡(160)은 전술한 화합물로 구성되다 보니, 필터 칩(102)과 그 부속 회로에 부정적인 영향을 미치기 때문에, 이를 차단할 수 있는 전술한 배리어(140)나 실링 레이어(150)가 반드시 필요하다.
이하, 본 발명에 의하여 탄성파 필터 웨이퍼 레벨 패키지의 제조 방법을 도면을 참조하여 자세히 설명한다.
본 발명에서, 디바이스 웨이퍼(110)와 캡 PCB(120)가 대향 설치되고, 디바이스 웨이퍼(110)의 필터 칩(102)은 내부 공간(S)의 필러 전극(130)을 통하여 캡 PCB(120)와 연결되기 때문에, 필터 칩(102)과 외부 전극을 연결하기 위하여 별도의 TSV 혹은 관통홀을 형성하는 공정이 생략되는 특징이 있다.
도 2a를 참조하면, 원판 웨이퍼(110a)를 준비한다. 이때 원판 웨이퍼(110a)는, 실리콘(Si) 웨이퍼일 수 있다.
원판 웨이퍼(110a) 상에 탄성파 필터가 적층된다. 가령, 원판 웨이퍼(110a) 상에 에어 캐비티(도시되지 않음)를 형성하여 진동 영역을 설정하고, 에어 캐비티와 대응되는 위치에 입/출력 전극(104), 필터 칩(102), 및 출/입력 전극(104)을 순서대로 적층하여, 탄성파 필터의 적층구조(T1)를 완성한다. 이러한 전극과 필터 칩의 적층구조(T1)는 통상의 스퍼터링 공정을 통하여 형성될 수 있기 때문에 자세한 설명은 생략한다.
위 탄성파 필터 적층구조(T1)에 필러 전극(130) 적층 공정과 배리어(140) 적층 공정을 실시한다. 이들 공정은 동시 혹은 이시에 진행될 수 있다.
도 2b를 참조하면, 필러 전극 적층 공정은, 제1접속부(106)가 필러 접합부를 이용하여 필러 전극(130)과 접합되도록 하는 공정을 통해 수행될 수 있다. 가령, 나노실버페이스트를 도포할 수 있다. 혹은 유테틱 접합(Eutectic Bonding)을 통해 접합될 수 있다. 이때, 접합 부위에 복수의 금속을 적층하여 기밀성을 더 강화할 수 있다.
도 2c를 참조하면, 배리어 적층 공정은, 필러 전극(130) 외곽에 배리어(140)를 적층하는 단계를 포함할 수 있다. 역시 배리어 접합부를 이용하여 배리어(140)를 원판 웨이퍼(110a)에 접합시킬 수 있다. 배리어 접합부는 필러 전극 접합부와 동일한 접합 재료를 이용하거나 혹은 상이한 재료를 이용할 수 있다.
다른 한편, 도 3a 내지 도 3c를 참조하면, 배리어(140)가 원판 웨이퍼(110a)와 일체로 제공될 수 있다. 원판 웨이퍼(110a)에서 상면 일부를 제거하여 배리어(140)를 제공할 수 있다. 가령, 진동 영역과 필러 전극(130)이 설치되는 영역을 식각하여, 원판 웨이퍼(110a) 상면으로 배리어(140)가 돌출될 수 있다.
이로써, 위 탄성파 필터 적층구조(T1)에 필러 전극(130)과 배리어(140)가 적층되는 디바이스 웨이퍼 적층구조(T2)가 완성된다.
위 모든 공정은 웨이퍼 레벨 패키지 공정을 통하여 수행되기 때문에, 하나의 원판 웨이퍼(110a) 상에 각 영역별로 상기 적층구조(T1, T2)가 구현될 수 있다.
도 4를 참조하면, 원판 PCB(120b)를 준비한다. 원판 PCB(120b)는, 후술하는 몰딩 공정 시 몰딩을 효과적으로 수행하기 위하여, 원판 PCB(120b) 일부에 홀(124)을 형성한다. 상기 홀(124)을 통하여 몰딩 재료가 유입되어 몰딩 공정이 원활하게 처리될 수 있다. 따라서 홀(124)은 내부 공간(S)에 대응되지 않은 영역에 하나 이상 형성될 수 있다. 가능하면, 후술하는 절단 공정에서 절단되는 부분(가령, 스크라이브 레인)에 위치할 수 있다.
도 5를 참조하면, 이와 같이, 원판 웨이퍼(110a)와 원판 PCB(120a)는 동일한 사이즈로 제공되고, 각 셀을 구성하는 단위 영역까지 합동이며, 원판 웨이퍼(110a)와 원판 PCB(120a) 전체가 수직으로 정렬되면, 각 단위 영역 또한 자동으로 정렬되는 효과가 있다. 여기서 각 단위 영역은 상기 스크라이브 레인을 통하여 구획될 수 있다.
도 6a를 참조하면, 원판 PCB(120a) 상에 원판 웨이퍼(110a)를 대향되게 마운트(SMT) 한다. 이때, 원판 웨이퍼(110a) 상에는 제1접속부(106)가 마련되고, 원판 PCB(120a) 상에는 제2접속부(126)가 마련되기 때문에, 필러 전극(130)이 제1 및 제2접속부(106, 126)와 대응되게 원판 PCB(120a)와 원판 웨이퍼(110a)를 얼라인 한다. 즉, 원판 PCB(120a)와 원판 웨이퍼(110a)를 접합하여 일개 디바이스 웨이퍼(110)의 제1접속부(106)와 일개 캡 PCB(120)의 제2접속부(126)가 상호 정렬되면, 나머지 디바이스 웨이퍼(110)의 제1접속부(106)와 나머지 캡 PCB(120)의 제2접속부(126)가 자동으로 상호 정렬될 수 있다.
원판 웨이퍼(110a)로부터 디바이스 웨이퍼(110)를 개별 절단한 후, 원판 PCB(120a) 상에 마운트 하면 전술한 제1접속부(106)와 제2접속부(126) 사이에서 필러 전극(130)의 오 정렬(misalign) 가능성이 매우 높다. 반면, 본 발명은 원판 PCB(120a)와 원판 웨이퍼(110a)를 일대일로 대응시켜 접속한 후, 원판 웨이퍼(110a)와 원판 PCB(120a)를 순서대로 절단하는 싱귤레이션 공정을 실시한다. 그리고 이들 공정 사이에 몰딩 공정이 처리된다.
도 6b를 참조하면, 원판 PCB(120a)와 원판 웨이퍼(110a)가 일체로 접합된 후, 원판 웨이퍼(110a)가 제1쏘잉(sawing) 공정을 통하여 개별 디바이스 웨이퍼(110)로 분리된다. 원판 웨이퍼(110a)는 블레이드(blade)나 레이저(laser)를 이용하여 싱귤레이션(singulation) 될 수 있다. 혹은 식각 공정을 통해서도 다이싱 될 수 있다.
도 6c를 참조하면, 분리된 개별 디바이스 웨이퍼(110)의 기밀성을 높이는 실링 레이어(150)를 형성한다. 실링 레이어(150)는, 배리어(140)와 웨이퍼 디바이스(110)와 대응되는 높이로 제공될 수 있다. 이러한 실링 레이어(150)는 포토리소그래피 공정을 통해서 제공될 수 있다.
도 6d를 참조하면, 원판 PCB(120a) 상에 EMC 몰딩 처리한다. 몰딩 재료(160a)는 개별 디바이스 웨이퍼(110) 사이에 투입되어 원판 PCB(120a) 상면 일부를 커버한다.
이때, 개별 디바이스 웨이퍼(110)는 배리어(140)와 필러 전극(130)에 의하여 몰딩 시 고압에 견딜 수 있고, 또한 실링 레이어(150)에 의하여 고압의 몰딩 재료(160a)가 내부 공간(S) 내부로 침투하는 것을 방지할 수 있다.
도 6e를 참조하면, 원판 PCB(120a)는 제2쏘잉(sawing) 공정을 통하여 캡 PCB(120)로 분리되고, 몰딩 재료(160a)는 쏘잉 공정을 통하여 몰드캡(160)으로 절단되며, 이로써 도 6f에 도시된 바와 같이 탄성파 필터 웨이퍼 레벨 패키지(100)가 완성될 수 있다.
다만, 제1쏘잉 공정은 원판 웨이퍼(110a)만 절단되고, 원판 웨이퍼(110a) 하부에는 지지하는 부분이 없기 때문에, 레이저 절단이 가능하고, 제2쏘잉 공정은 몰딩 재료(160a)와 원판 PCB(120a)를 순차적으로 절단하는 것이기 때문에, 블레이드를 사용하는 경우 블레이드의 폭이 상이할 수 있고, 레이저를 사용하는 경우 절단 속도나 레이저의 파장이 상이할 수 있다.
이상에서 살펴본 바와 같이, 본 발명은 디바이스 웨이퍼와 캡 PCB를 각 접속부가 상호 정렬된 상태에서 접합시키는 것은 개별 단위 영역에서는 실질적으로 불가능하지만, 동일한 사이즈의 원판 웨이퍼와 PCB를 정렬 시킨 상태로 접합하고, 절단 공정을 실시하면 오 정렬이 원천적으로 방지되는 구성을 기술적 사상으로 하고 있음을 알 수 있다. 이와 같은 본 발명의 기본적인 기술적 사상의 범주 내에서, 당업계의 통상의 지식을 가진 자에게 있어서는 다른 많은 변형이 가능할 것이다.
100: 웨이퍼 레벨 패키지 110: 디바이스 웨이퍼
120: 캡 PCB 130: 필러 전극
140: 배리어 150: 실링 레이어
160: 몰드캡

Claims (12)

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  3. 웨이퍼 레벨 패키지 공정을 통하여 원판 웨이퍼 상에 탄성파 필터, 필러 전극, 및 배리어를 각 단위 영역별로 적층하는 단계;
    상기 원판 웨이퍼와 동일 직경이며, 상기 원판 웨이퍼와 접합시 상기 각 단위 영역에 접하는 재배선이 단위 영역 마다 형성된 원판 PCB를 준비하는 단계;
    상기 원판 PCB의 단위 영역과 상기 원판 웨이퍼의 재배선이 상호 정렬되도록, 상기 원판 PCB와 상기 원판 웨이퍼를 접합시키는 단계;
    상기 원판 웨이퍼를 상기 각 단위 영역별로 쏘잉하여, 상기 원판 웨이퍼를 디바이스 웨이퍼로 분리하는 단계;
    상기 디바이스 웨이퍼, 및 상기 원판 PCB를 몰딩 재료로 커버하는 몰딩 공정을 수행하는 단계; 및
    상기 원판 PCB, 및 상기 몰딩 재료를 상기 각 단위 영역별로 쏘잉하여 캡 PCB, 및 몰드캡으로 분리하는 단계를 포함하되,
    상기 원판 웨이퍼 상에 탄성파 필터, 필러 전극, 및 배리어를 각 단위 영역별로 적층하는 단계는,
    상기 원판 웨이퍼 상에 상기 탄성파 필터를 적층하여 탄성파 필터 적층 구조를 제공한 후, 상기 탄성파 필터 적층구조에 상기 필러 전극과 상기 배리어를 적층하여 디바이스 웨이퍼 적층구조를 제공하는 것을 특징으로 하는 탄성파 필터 웨이퍼 레벨 패키지 제조 방법.
  4. 웨이퍼 레벨 패키지 공정을 통하여 원판 웨이퍼 상에 탄성파 필터, 필러 전극, 및 배리어를 각 단위 영역별로 적층하는 단계;
    상기 원판 웨이퍼와 동일 직경이며, 상기 원판 웨이퍼와 접합시 상기 각 단위 영역에 접하는 재배선이 단위 영역 마다 형성된 원판 PCB를 준비하는 단계;
    상기 원판 PCB의 단위 영역과 상기 원판 웨이퍼의 재배선이 상호 정렬되도록, 상기 원판 PCB와 상기 원판 웨이퍼를 접합시키는 단계;
    상기 원판 웨이퍼를 상기 각 단위 영역별로 쏘잉하여, 상기 원판 웨이퍼를 디바이스 웨이퍼로 분리하는 단계;
    상기 디바이스 웨이퍼, 및 상기 원판 PCB를 몰딩 재료로 커버하는 몰딩 공정을 수행하는 단계; 및
    상기 원판 PCB, 및 상기 몰딩 재료를 상기 각 단위 영역별로 쏘잉하여 캡 PCB, 및 몰드캡으로 분리하는 단계를 포함하되,
    상기 원판 웨이퍼 상에 탄성파 필터, 필러 전극, 및 배리어를 각 단위 영역별로 적층하는 단계는,
    상기 원판 웨이퍼를 가공하여 상기 배리어를 일체로 형성한 후, 상기 원판 웨이퍼 상에 상기 탄성파 필터를 적층하여 탄성파 필터 적층 구조를 제공한 다음, 상기 탄성파 필터 적층구조에 필러 전극을 적층하여 디바이스 웨이퍼 적층구조를 제공하는 것을 특징으로 하는 탄성파 필터 웨이퍼 레벨 패키지 제조 방법.
  5. 제 3 항에 있어서,
    상기 탄성파 필터 적층구조는, 상기 원판 웨이퍼 상에 에어 캐비티를 형성하여 진동 영역을 설정하고, 상기 진동 영역에 입/출력 전극, 필터 칩, 및 출/입력 전극을 적층하여 완성되는 것을 특징으로 하는 탄성파 필터 웨이퍼 레벨 패키지 제조 방법.
  6. 제 5 항에 있어서,
    상기 디바이스 웨이퍼 적층구조는, 상기 탄성파 필터 적층 구조에서 상기 진동 영역 외의 비진동 영역에 상기 필러 전극과 상기 배리어를 적층하여 완성되는 것을 특징으로 하는 탄성파 필터 웨이퍼 레벨 패키지 제조 방법.
  7. 제 3 항 또는 제 4 항에 있어서,
    상기 원판 PCB를 준비하는 단계는,
    상기 원판 PCB를 다층으로 구성하고, 상기 원판 웨이퍼와 대향하는 일면에는 제2접속부가 제공되고, 타면에는 본딩 패드가 제공되는 것을 특징으로 하는 탄성파 필터 웨이퍼 레벨 패키지 제조 방법.
  8. 제 3 항 또는 제 4 항에 있어서,
    상기 원판 PCB와 상기 원판 웨이퍼를 접합하는 단계는,
    상기 원판 PCB 상에 상기 원판 웨이퍼를 대향되게 마운트 하되, 상기 원판 웨이퍼 상에 마련되는 제1접속부와, 상기 원판 PCB 상에 마련되는 제2접속부가 상기 필러 전극을 매개로 접속되도록 상호 얼라인 되는 단계를 포함하여 구성됨을 특징으로 하는 탄성파 필터 웨이퍼 레벨 패키지 제조 방법.
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