KR102205148B1 - Thin film transistor having double channel layers and method of manufacturing the same - Google Patents

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Abstract

본 발명은 이중 채널층을 구비한 박막 트랜지스터 및 그 제조 방법에 관한 것으로서, 일실시예에 따른 박막 트랜지스터는 기판과, 기판 상에 형성된 게이트 전극과, 게이트 전극 상에 형성된 게이트 절연층과, 게이트 절연층 상에 형성되고, 산화물 반도체를 포함하는 제1 반도체층과, 제1 반도체층 상에 형성되고, 유기 반도체 및 유기 절연물 중 적어도 하나와 산화물 반도체를 포함하는 제2 반도체층 및 제2 반도체층 상에 서로 이격되도록 형성된 소스 전극 및 드레인 전극을 포함할 수 있다.The present invention relates to a thin film transistor having a double channel layer and a method of manufacturing the same, wherein the thin film transistor according to an embodiment includes a substrate, a gate electrode formed on the substrate, a gate insulating layer formed on the gate electrode, and a gate insulating layer. A first semiconductor layer formed on the layer and including an oxide semiconductor, and a second semiconductor layer and a second semiconductor layer formed on the first semiconductor layer and including at least one of an organic semiconductor and an organic insulator and an oxide semiconductor A source electrode and a drain electrode formed to be spaced apart from each other may be included.

Description

이중 채널층을 구비한 박막 트랜지스터 및 그 제조 방법{THIN FILM TRANSISTOR HAVING DOUBLE CHANNEL LAYERS AND METHOD OF MANUFACTURING THE SAME}A thin film transistor having a double channel layer, and a method of manufacturing the same TECHNICAL FIELD {THIN FILM TRANSISTOR HAVING DOUBLE CHANNEL LAYERS AND METHOD OF MANUFACTURING THE SAME}

본 발명은 박막 트랜지스터 및 그 형성 방법에 관한 것으로서, 보다 상세하게는 산화물 박막 트랜지스터의 채널층을 이중 채널층으로 형성하는 기술적 사상에 관한 것이다.The present invention relates to a thin film transistor and a method of forming the same, and more particularly, to a technical idea of forming a channel layer of an oxide thin film transistor as a double channel layer.

최근 디스플레이가 초고해상도 및 대면적을 갖도록 제조됨에 따라 백플레인에 적용될 박막 트랜지스터에 대한 연구가 계속되고 있으며, 박막 트랜지스터의 반도체 박막으로 산화물 반도체를 이용하는 기술이 개발되었다. Recently, as displays are manufactured to have ultra-high resolution and large area, research on a thin film transistor to be applied to a backplane continues, and a technology using an oxide semiconductor as a semiconductor thin film of the thin film transistor has been developed.

박막 트랜지스터에서 IGZO(Indium gallium zinc oxide)을 주성분으로 하는 산화물 반도체는 비정질 형태이면서 안정적인 재료로서 평가되고 있으며, 산화물 반도체를 이용할 경우 별도의 장비를 추가적으로 구입하지 않고도 기존의 장비를 이용할 수 있어 차세대 트랜지스터로 주목받고 있다. Oxide semiconductors based on IGZO (Indium gallium zinc oxide) in thin-film transistors are evaluated as amorphous and stable materials. When using oxide semiconductors, existing equipment can be used without additional equipment purchase, making it a next-generation transistor. It is attracting attention.

최근 산화물 박막 트랜지스터는 유연성(Flexibility) 등의 특성을 구현하기 위해 산화물 반도체와 유기 반도체를 혼합하여 채널층을 구현하기 위한 연구가 활발히 이루어지고 있다. Recently, the oxide thin film transistor has been actively researched to implement a channel layer by mixing an oxide semiconductor and an organic semiconductor in order to realize characteristics such as flexibility.

그러나, 혼합 채널층으로 구현된 기존 산화물 박막 트랜지스터는 유기 반도체의 함량이 늘어날수록 박막 트랜지스터 특성이 하락 한다는 문제가 있다.However, the conventional oxide thin film transistor implemented as a mixed channel layer has a problem that the thin film transistor characteristics decrease as the content of the organic semiconductor increases.

한국공개특허 제10-2015-0059681호 "이중 채널층을 가진 박막 트랜지스터"Korean Patent Laid-Open Patent No. 10-2015-0059681 "Thin-film transistor with dual channel layer"

본 발명은 박막 트랜지스터 특성의 저하를 최소화하면서, 소수성(Hydrophobicity) 및 유연성(Flexibility) 특성을 향상시킬 수 있는 박막 트랜지스터 및 그 제조방법을 제공하고자 한다.An object of the present invention is to provide a thin film transistor capable of improving hydrophobicity and flexibility while minimizing deterioration of thin film transistor characteristics and a method of manufacturing the same.

본 발명은 산화물 반도체 타겟과 유기물 타겟을 이용한 코-스퍼터링법(Co-sputtering) 방법으로 반도체층을 형성하여 이동도의 저하를 최소화시키고, PBS 및 NBIS 특성을 향상시킬 수 있다.In the present invention, a semiconductor layer is formed by a co-sputtering method using an oxide semiconductor target and an organic target, thereby minimizing a decrease in mobility and improving PBS and NBIS characteristics.

일실시예에 따른 박막 트랜지스터는 기판과, 기판 상에 형성된 게이트 전극과, 게이트 전극 상에 형성된 게이트 절연층과, 게이트 절연층 상에 형성되고, 산화물 반도체를 포함하는 제1 반도체층과, 제1 반도체층 상에 형성되고, 유기 반도체 및 유기 절연물 중 적어도 하나와 산화물 반도체를 포함하는 제2 반도체층 및 제2 반도체층 상에 서로 이격되도록 형성된 소스 전극 및 드레인 전극을 포함할 수 있다. A thin film transistor according to an embodiment includes a substrate, a gate electrode formed on the substrate, a gate insulating layer formed on the gate electrode, a first semiconductor layer formed on the gate insulating layer and including an oxide semiconductor, and a first semiconductor layer. A second semiconductor layer formed on the semiconductor layer, including at least one of an organic semiconductor and an organic insulator and an oxide semiconductor, and a source electrode and a drain electrode formed to be spaced apart from each other on the second semiconductor layer.

일측에 따르면, 제2 반도체층은 유기 반도체 및 유기 절연물 중 적어도 하나의 농도에 따라 소수성 특성이 조절될 수 있다.According to one side, the hydrophobic property of the second semiconductor layer may be adjusted according to the concentration of at least one of an organic semiconductor and an organic insulating material.

일측에 따르면, 제2 반도체층은 유기 반도체 및 유기 절연물 중 적어도 하나의 부피 비율(Volumetric ratio)이 1% 내지 25%일 수 있다. According to one side, the second semiconductor layer may have a volume ratio of at least one of an organic semiconductor and an organic insulating material of 1% to 25%.

일측에 따르면, 제2 반도체층은 코-스퍼터링법(Co-sputtering)을 통해 형성될 수 있다. According to one side, the second semiconductor layer may be formed through a co-sputtering method.

일측에 따르면, 산화물 반도체는 인듐 갈륨 징크 옥사이드(Indium-gallium-zinc oxide, IGZO), 징크 옥사이드(ZnO), 인듐 징크 옥사이드(IZO), 인듐 틴 옥사이드(ITO), 징크 틴 옥사이드(ZTO), 갈륨 징크 옥사이드(GZO), 하프늄 인듐 징크 옥사이드(HIZO), 징크 인듐 틴 옥사이드(ZITO) 및 알루미늄 징크 틴 옥사이드(AZTO) 중 적어도 하나를 포함할 수 있다. According to one side, the oxide semiconductor is indium-gallium-zinc oxide (IGZO), zinc oxide (ZnO), indium zinc oxide (IZO), indium tin oxide (ITO), zinc tin oxide (ZTO), gallium It may include at least one of zinc oxide (GZO), hafnium indium zinc oxide (HIZO), zinc indium tin oxide (ZITO), and aluminum zinc tin oxide (AZTO).

일측에 따르면, 유기 반도체 및 유기 절연물 중 적어도 하나는 PTFE(Polytetrafluorethylene), PI(Polyimide) 및 PMMA(Polymethylmethacrylate) 중 적어도 하나의 물질을 포함할 수 있다. According to one side, at least one of the organic semiconductor and the organic insulating material may include at least one of polytetrafluorethylene (PTFE), polyimide (PI), and polymethylmethacrylate (PMMA).

일실시예에 따른 박막 트랜지스터의 제조방법은 기판 상에 게이트 전극을 형성하는 단계와, 게이트 전극 상에 게이트 절연층을 형성하는 단계와, 게이트 절연층 상에 산화물 반도체를 포함하는 제1 반도체층을 형성하는 단계와, 제1 반도체층 상에 유기 반도체 및 유기 절연물 중 적어도 하나와 산화물 반도체를 포함하는 제2 반도체층을 형성하는 단계 및 제2 반도체층 상에 소스 전극 및 드레인 전극을 서로 이격되도록 형성하는 단계를 포함할 수 있다. A method of manufacturing a thin film transistor according to an embodiment includes forming a gate electrode on a substrate, forming a gate insulating layer on the gate electrode, and forming a first semiconductor layer including an oxide semiconductor on the gate insulating layer. Forming a second semiconductor layer including an oxide semiconductor and at least one of an organic semiconductor and an organic insulator on the first semiconductor layer, and forming a source electrode and a drain electrode on the second semiconductor layer to be spaced apart from each other It may include the step of.

일측에 따르면, 제2 반도체층은 유기 반도체 및 유기 절연물 중 적어도 하나의 농도에 따라 소수성 특성이 조절될 수 있다. According to one side, the hydrophobic property of the second semiconductor layer may be adjusted according to the concentration of at least one of an organic semiconductor and an organic insulating material.

일측에 따르면, 제2 반도체층을 형성하는 단계는 코-스퍼터링법(Co-sputtering)을 통해 제2 반도체층을 형성할 수 있다. According to one side, in the forming of the second semiconductor layer, the second semiconductor layer may be formed through co-sputtering.

일측에 따르면, 제2 반도체층을 형성하는 단계는 20W 내지 80W 범위 내의 스퍼터링 파워(Sputtering power)로 유기 반도체 및 유기 절연물 중 적어도 하나를 증착하여 제2 반도체층을 형성할 수 있다. According to one side, in the step of forming the second semiconductor layer, the second semiconductor layer may be formed by depositing at least one of an organic semiconductor and an organic insulating material with sputtering power within a range of 20W to 80W.

일측에 따르면, 유기 반도체 및 유기 절연물 중 적어도 하나는 PTFE(Polytetrafluorethylene), PI(Polyimide) 및 PMMA(Polymethylmethacrylate) 중 적어도 하나의 물질을 포함할 수 있다.According to one side, at least one of the organic semiconductor and the organic insulating material may include at least one of polytetrafluorethylene (PTFE), polyimide (PI), and polymethylmethacrylate (PMMA).

일실시예에 따르면, 박막 트랜지스터 특성의 저하를 최소화하면서, 소수성(Hydrophobicity) 및 유연성(Flexibility) 특성을 향상시킬 수 있다.According to an exemplary embodiment, while minimizing deterioration in characteristics of a thin film transistor, it is possible to improve hydrophobicity and flexibility.

일실시에에 따르면, 산화물 반도체 타겟 및 유기물 타겟을 이용한 코-스퍼터링법(Co-sputtering) 방법으로 반도체층을 형성하여 이동도 특성의 저하를 최소화하고, PBS 및 NBIS 특성을 향상시킬 수 있다.According to an embodiment, a semiconductor layer is formed by a co-sputtering method using an oxide semiconductor target and an organic target to minimize deterioration of mobility characteristics and improve PBS and NBIS characteristics.

도 1은 일실시예에 따른 박막 트랜지스터를 설명하기 위한 도면이다.
도 2a 내지 도 2b는 단일 채널층을 구비한 박막 트랜지스터의 이동도 특성을 설명하기 위한 도면이다.
도 3a 내지 도 3b는 이중 채널층을 구비한 박막 트랜지스터의 이동도 특성을 설명하기 위한 도면이다.
도 4a 내지 도 4b는 일실시예에 따른 박막 트랜지스터의 PBS 특성을 설명하기 위한 도면이다.
도 5a 내지 도 5b는 일실시예에 따른 박막 트랜지스터의 NBIS 특성을 설명하기 위한 도면이다.
도 6은 일실시예에 따른 박막 트랜지스터의 물 내성 특성을 설명하기 위한 도면이다.
도 7a 내지 도 7e는 일실시예에 따른 박막 트랜지스터의 제조방법을 설명하기 위한 도면이다.1 is a view for explaining a thin film transistor according to an embodiment.
2A to 2B are views for explaining mobility characteristics of a thin film transistor including a single channel layer.
3A to 3B are diagrams for explaining mobility characteristics of a thin film transistor having a double channel layer.
4A to 4B are diagrams for explaining the characteristics of PBS of a thin film transistor according to an exemplary embodiment.
5A to 5B are diagrams for explaining NBIS characteristics of a thin film transistor according to an embodiment.
6 is a diagram illustrating water resistance characteristics of a thin film transistor according to an exemplary embodiment.
7A to 7E are views for explaining a method of manufacturing a thin film transistor according to an embodiment.

본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시예들에 대해서 특정한 구조적 또는 기능적 설명들은 단지 본 발명의 개념에 따른 실시예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시예들은 다양한 형태로 실시될 수 있으며 본 명세서에 설명된 실시예들에 한정되지 않는다.Specific structural or functional descriptions of the embodiments according to the concept of the present invention disclosed in this specification are exemplified only for the purpose of describing the embodiments according to the concept of the present invention, and embodiments according to the concept of the present invention They may be implemented in various forms and are not limited to the embodiments described herein.

본 발명의 개념에 따른 실시예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시예들을 도면에 예시하고 본 명세서에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시예들을 특정한 개시형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 변경, 균등물, 또는 대체물을 포함한다.Since the embodiments according to the concept of the present invention can apply various changes and have various forms, the embodiments will be illustrated in the drawings and described in detail herein. However, this is not intended to limit the embodiments according to the concept of the present invention to specific disclosed forms, and includes changes, equivalents, or substitutes included in the spirit and scope of the present invention.

제1 또는 제2 등의 용어를 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만, 예를 들어 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.Terms such as first or second may be used to describe various elements, but the elements should not be limited by the terms. The above terms are only for the purpose of distinguishing one component from other components, for example, without departing from the scope of rights according to the concept of the present invention, the first component may be named as the second component, Similarly, the second component may also be referred to as a first component.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 표현들, 예를 들어 "~사이에"와 "바로~사이에" 또는 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.When a component is referred to as being "connected" or "connected" to another component, it is understood that it may be directly connected or connected to the other component, but other components may exist in the middle. Should be. On the other hand, when a component is referred to as being "directly connected" or "directly connected" to another component, it should be understood that there is no other component in the middle. Expressions describing the relationship between components, for example, "between" and "just between" or "directly adjacent to" should be interpreted as well.

본 명세서에서 사용한 용어는 단지 특정한 실시예들을 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함으로 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.The terms used in the present specification are only used to describe specific embodiments and are not intended to limit the present invention. Singular expressions include plural expressions unless the context clearly indicates otherwise. In the present specification, terms such as "comprise" or "have" are intended to designate that the specified features, numbers, steps, actions, components, parts, or combinations thereof exist, but one or more other features or numbers, It is to be understood that the presence or addition of steps, actions, components, parts or combinations thereof does not preclude the possibility of preliminary exclusion.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.Unless otherwise defined, all terms used herein, including technical or scientific terms, have the same meaning as commonly understood by a person of ordinary skill in the art to which the present invention belongs. Terms as defined in a commonly used dictionary should be interpreted as having a meaning consistent with the meaning in the context of the related technology, and should not be interpreted as an ideal or excessively formal meaning unless explicitly defined in this specification. Does not.

이하, 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 그러나, 특허출원의 범위가 이러한 실시예들에 의해 제한되거나 한정되는 것은 아니다. 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.Hereinafter, embodiments will be described in detail with reference to the accompanying drawings. However, the scope of the patent application is not limited or limited by these embodiments. The same reference numerals in each drawing indicate the same members.

도 1은 일실시예에 따른 박막 트랜지스터를 설명하기 위한 도면이다. 1 is a view for explaining a thin film transistor according to an embodiment.

도 1을 참조하면, 일실시예에 따른 박막 트랜지스터(100)는 박막 트랜지스터 특성의 저하를 최소화하면서, 소수성(Hydrophobicity) 및 유연성(Flexibility) 특성을 향상시킬 수 있다. Referring to FIG. 1, the thin film transistor 100 according to an exemplary embodiment may improve hydrophobicity and flexibility while minimizing deterioration of the thin film transistor characteristics.

또한, 박막 트랜지스터(100)는 산화물 반도체 타겟 및 유기물 타겟을 이용한 코-스퍼터링법(Co-sputtering) 방법으로 반도체층을 형성하여 이동도 특성의 저하를 최소화하고, PBS 및 NBIS 특성을 향상시킬 수 있다.In addition, the thin film transistor 100 may minimize deterioration of mobility characteristics and improve PBS and NBIS characteristics by forming a semiconductor layer by a co-sputtering method using an oxide semiconductor target and an organic target. .

이를 위해, 일실시예에 따른 박막 트랜지스터(100)는 게이트 전극(110), 게이트 절연층(120), 제1 반도체층(130), 제2 반도체층(140), 소스 전극(150) 및 드레인 전극(160)을 포함할 수 있다.To this end, the thin film transistor 100 according to an embodiment includes a gate electrode 110, a gate insulating layer 120, a first semiconductor layer 130, a second semiconductor layer 140, a source electrode 150, and a drain. It may include an electrode 160.

일실시예에 따른 제1 반도체층(130) 및 제2 반도체층(140)은 박막 트랜지스터(100)의 이중 채널층일 수 있다. The first semiconductor layer 130 and the second semiconductor layer 140 according to an embodiment may be a double channel layer of the thin film transistor 100.

구체적으로, 일실시예에 따른 게이트 전극(110)은 기판(미도시) 상에 형성될 수 있다. Specifically, the gate electrode 110 according to an embodiment may be formed on a substrate (not shown).

예를 들면, 기판은 박막 트랜지스터를 형성하기 위한 베이스 기판으로서, 당 분야에서 사용하는 기판으로서 그 재질을 특별하게 한정하는 것은 아니나, 실리콘, 유리, 플라스틱 또는 금속 호일(foil) 등의 다양한 재질을 사용할 수 있다.For example, the substrate is a base substrate for forming a thin film transistor, and the material is not specifically limited as a substrate used in the art, but various materials such as silicon, glass, plastic, or metal foil can be used. I can.

기판으로 실리콘이 사용되는 경우 실리콘의 표면에 실리콘 산화층이 형성된 기판을 사용할 수 있고, 실리콘은 기판인 동시에 게이트 전극(110)으로 사용되고, 실리콘 산화층은 게이트 절연층(120)으로 사용될 수 있다.When silicon is used as the substrate, a substrate having a silicon oxide layer formed on the surface of the silicon may be used, and silicon may be used as the gate electrode 110 as well as the substrate, and the silicon oxide layer may be used as the gate insulating layer 120.

즉, 실시예에 따라, 기판은 베이스 기판인 동시에 게이트 전극(110)으로 사용될 수도 있다.That is, depending on the embodiment, the substrate may be used as both the base substrate and the gate electrode 110.

또한, 게이트 전극(110)은 전기 전도도 물질인 금속 또는 금속 산화물이 사용될 수 있다. 구체적으로, 게이트 전극(110)은 몰리브덴(Mo), 알루미늄(Al), 크로뮴(Cr), 금(Au), 티타늄(Ti) 및 은(Ag) 중 적어도 어느 하나를 포함하는 금속 및 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 및 ITZO(Indium Tin Zinc Oxide) 중 적어도 어느 하나를 포함하는 금속 산화물 중 적어도 어느 하나의 재질을 사용할 수 있다.Further, the gate electrode 110 may be formed of a metal or metal oxide, which is an electrically conductive material. Specifically, the gate electrode 110 includes a metal including at least one of molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), and silver (Ag), and indium (ITO). Tin Oxide), IZO (Indium Zinc Oxide), and ITZO (Indium Tin Zinc Oxide) at least one of metal oxides including at least one of metal oxides may be used.

게이트 전극(110)은 판 형태이거나, 기판 상에 몰리브덴(Mo) 또는 알루미늄(Al)과 같은 금속 물질을 증착 및 패터닝하여 특정 패턴을 갖도록 형성 될 수 있다. 또는, p+-Si 웨이퍼를 게이트 전극(110)으로 사용할 수도 있다.The gate electrode 110 may have a plate shape or may be formed to have a specific pattern by depositing and patterning a metal material such as molybdenum (Mo) or aluminum (Al) on a substrate. Alternatively, a p+-Si wafer may be used as the gate electrode 110.

게이트 전극(110)이 특정 패턴을 갖도록 형성되는 경우, 기판 상에 게이트 도전막(미도시)을 증착하고, 게이트 도전막 상에 포토레지스트 패턴을 형성한 후, 포토레지스트 패턴을 마스크로 하여 게이트 도전막을 선택적으로 패터닝함으로써 형성될 수 있다.When the gate electrode 110 is formed to have a specific pattern, a gate conductive film (not shown) is deposited on the substrate, a photoresist pattern is formed on the gate conductive film, and then the photoresist pattern is used as a mask. It can be formed by selectively patterning the film.

게이트 전극(110)은 진공 증착법(Vacuum deposition), 화학 기상 증착법(Chemical vapor deposition), 물리 기상 증착법(Physical vapor deposition), 원자층 증착법(Atomic layer deposition), 유기금속 화학 증착법(Metal Organic Chemical Vapor Deposition), 플라즈마 화학 증착법(Plasma-Enhanced Chemical Vapor Deposition), 분자선 성장법(Molecular Beam Epitaxy), 수소화물 기상 성장법(Hydride Vapor Phase Epitaxy), 스퍼터링(Sputtering), 스핀 코팅(Spin coating), 딥 코팅(Dip coating) 및 존 캐스팅(Zone casting) 중 적어도 하나의 방법을 이용하여 형성될 수 있다.The gate electrode 110 is a vacuum deposition method, a chemical vapor deposition method, a physical vapor deposition method, an atomic layer deposition method, and a metal organic chemical vapor deposition method. ), Plasma-Enhanced Chemical Vapor Deposition, Molecular Beam Epitaxy, Hydride Vapor Phase Epitaxy, Sputtering, Spin coating, Dip Coating ( It may be formed using at least one of dip coating) and zone casting.

일실시예에 따른 게이트 절연층(120)은 게이트 전극(110) 상에 형성될 수 있다. The gate insulating layer 120 according to an embodiment may be formed on the gate electrode 110.

예를 들면, 게이트 절연층(120)은 진공 증착법(Vacuum deposition), 화학 기상 증착법(Chemical vapor deposition), 물리 기상 증착법(Physical vapor deposition), 원자층 증착법(Atomic layer deposition), 유기금속 화학 증착법(Metal Organic Chemical Vapor Deposition), 플라즈마 화학 증착법(Plasma-Enhanced Chemical Vapor Deposition), 분자선 성장법(Molecular Beam Epitaxy), 수소화물 기상 성장법(Hydride Vapor Phase Epitaxy), 스퍼터링(Sputtering), 스핀 코팅(Spin coating), 딥 코팅(Dip coating) 및 존 캐스팅(Zone casting) 중 적어도 하나의 방법을 이용하여 형성될 수 있다.For example, the gate insulating layer 120 is a vacuum deposition method (Vacuum deposition), a chemical vapor deposition method (Chemical vapor deposition), a physical vapor deposition method (Physical vapor deposition), Atomic layer deposition method (Atomic layer deposition), an organometallic chemical vapor deposition method ( Metal Organic Chemical Vapor Deposition), Plasma-Enhanced Chemical Vapor Deposition, Molecular Beam Epitaxy, Hydride Vapor Phase Epitaxy, Sputtering, Spin coating ), dip coating, and zone casting.

바람직하게는, 게이트 절연층(120)은 게이트 절연층(120)을 형성하기 위한 용액을 이용한 스핀 코팅에 의해 형성될 수 있고, 스핀 코팅은 기판 상에 게이트 절연층(120)을 형성하기 위한 용액을 일정량 떨어뜨리고 기판을 고속으로 회전시켜서 게이트 절연층(120)을 형성하기 위한 용액에 가해지는 원심력으로 코팅하는 방법으로, 스핀 코팅을 이용하면 증착 공정에 비하여 생산 비용을 절감시킬 수 있고, 공정 기술의 단순화를 통하여 공정 비용 및 공정 시간을 감소시킬 수 있다.Preferably, the gate insulating layer 120 may be formed by spin coating using a solution for forming the gate insulating layer 120, and the spin coating is a solution for forming the gate insulating layer 120 on the substrate. It is a method of coating with a centrifugal force applied to the solution for forming the gate insulating layer 120 by dropping a certain amount and rotating the substrate at high speed.If spin coating is used, production cost can be reduced compared to the deposition process, and process technology Through the simplification of the process cost and process time can be reduced.

한편, 게이트 절연층(120)은 일반적인 반도체 공정에서 사용되는 절연 물질을 사용될 수 있다. 예를 들어, 실리콘 산화물(SiO2) 또는 실리콘 산화물(SiO2)보다 유전율이 높은 High-K 물질인 하프늄 산화물(HfO2), 알루미늄 산화물(Al2O3), 지르코늄 산화물(ZrO2) 및 실리콘 질화물(Si3N4) 중 적어도 어느 하나를 포함할 수 있다.Meanwhile, the gate insulating layer 120 may be an insulating material used in a general semiconductor process. For example, at least one of hafnium oxide (HfO2), aluminum oxide (Al2O3), zirconium oxide (ZrO2), and silicon nitride (Si3N4), which are high-K materials with higher dielectric constant than silicon oxide (SiO2) or silicon oxide (SiO2). It can contain one.

일실시예에 따른 제1 반도체층(130)은 게이트 절연층(120) 상에 형성되고, 산화물 반도체를 포함할 수 있다. The first semiconductor layer 130 according to an embodiment is formed on the gate insulating layer 120 and may include an oxide semiconductor.

일측에 따르면, 산화물 반도체는 인듐 갈륨 징크 옥사이드(Indium-gallium-zinc oxide, IGZO), 징크 옥사이드(ZnO), 인듐 징크 옥사이드(IZO), 인듐 틴 옥사이드(ITO), 징크 틴 옥사이드(ZTO), 갈륨 징크 옥사이드(GZO), 하프늄 인듐 징크 옥사이드(HIZO), 징크 인듐 틴 옥사이드(ZITO) 및 알루미늄 징크 틴 옥사이드(AZTO) 중 적어도 하나를 포함할 수 있다. According to one side, the oxide semiconductor is indium-gallium-zinc oxide (IGZO), zinc oxide (ZnO), indium zinc oxide (IZO), indium tin oxide (ITO), zinc tin oxide (ZTO), gallium It may include at least one of zinc oxide (GZO), hafnium indium zinc oxide (HIZO), zinc indium tin oxide (ZITO), and aluminum zinc tin oxide (AZTO).

바람직하게는, 제1 반도체층(130)은 산화물 반도체로서 IGZO를 포함할 수 있다.Preferably, the first semiconductor layer 130 may include IGZO as an oxide semiconductor.

일실시예에 따른 제2 반도체층(140)은 제1 반도체층(130) 상에 형성되고, 유기 반도체 및 유기 절연물 중 적어도 하나와 산화물 반도체를 포함할 수 있다. The second semiconductor layer 140 according to an embodiment is formed on the first semiconductor layer 130 and may include at least one of an organic semiconductor and an organic insulating material, and an oxide semiconductor.

예를 들면, 제2 반도체층(140)의 구비되는 산화물 반도체는 제1 반도체층(130)에 구비되는 산화물 반도체와 동일한 물질이거나 다른 물질일 수 있다.For example, the oxide semiconductor provided in the second semiconductor layer 140 may be the same material as or different from the oxide semiconductor provided in the first semiconductor layer 130.

일측에 따르면, 제2 반도체층(140)은 유기 반도체 및 유기 절연물 중 적어도 하나의 농도에 따라 소수성 특성이 조절될 수 있다. According to one side, the hydrophobic property of the second semiconductor layer 140 may be adjusted according to the concentration of at least one of an organic semiconductor and an organic insulating material.

보다 구체적으로, 제2 반도체층(140)은 유기 반도체 및 유기 절연물 중 적어도 하나의 부피 비율(Volumetric ratio)이 1% 내지 25% 일 수 있으며, 부피 비율을 스퍼터링 파워(Sputtering power)에 따라 조절될 수 있다.More specifically, the second semiconductor layer 140 may have a volume ratio of at least one of an organic semiconductor and an organic insulating material from 1% to 25%, and the volume ratio may be adjusted according to sputtering power. I can.

예를 들면, 제2 반도체층(140)은 약 80W의 스퍼터링 파워를 인가하여 제2 반도체층(140) 전체에서 25%의 부피 비율을 갖는 유기 반도체 및/또는 유기 절연물을 형성할 수 있다.For example, the second semiconductor layer 140 may apply a sputtering power of about 80W to form an organic semiconductor and/or an organic insulating material having a volume ratio of 25% in the entire second semiconductor layer 140.

일측에 따르면, 제2 반도체층(140)은 코-스퍼터링법(Co-sputtering)을 통해 형성될 수 있다. According to one side, the second semiconductor layer 140 may be formed through a co-sputtering method.

보다 구체적으로, 제2 반도체층(140)은 산화물 반도체 타겟 및 유기물 타겟을 이용한 코-스퍼터링법으로 형성될 수 있다.More specifically, the second semiconductor layer 140 may be formed by a co-sputtering method using an oxide semiconductor target and an organic target.

예를 들면, 유기물 타겟은 유기 반도체 타겟 및 유기 절연물 타겟 중 적어도 하나를 포함할 수 있다.For example, the organic material target may include at least one of an organic semiconductor target and an organic insulating material target.

코-스퍼터링법은 RF 마그네트론 스퍼터링 장치 내에 산화물 반도체 타겟 및 유기물 타겟이 배치되고, 산화물 반도체 타겟 및 유기물 타겟의 스퍼터면이 기판을 향하게 하며, 각각의 스퍼터면을 서로 평행하게 또는 경사지게 배치한 상태에서, 산화물 반도체 타겟 및 유기물 타겟에 스퍼터링 파워(Sputtering power)를 인가할 수 있다. 여기서, 스퍼터면은, 코-스퍼터링 공정 시에 스퍼터 입자가 방출되는 면을 의미한다.In the co-sputtering method, an oxide semiconductor target and an organic material target are disposed in an RF magnetron sputtering device, and the sputtering surfaces of the oxide semiconductor target and the organic material target face a substrate, and each sputtering surface is arranged parallel or inclined to each other, Sputtering power may be applied to the oxide semiconductor target and the organic target. Here, the sputtered surface means a surface from which sputter particles are released during the co-sputtering process.

산화물 반도체 타겟 및 유기물 타겟은 각각 1개씩 사용하는 경우로 한정되지 않고, 동종의 타겟을 복수개 사용할 수도 있다. 산화물 반도체 타겟 및 유기물 타겟의 스퍼터면은, 양쪽의 스퍼터면을 서로 평행하게 또는 경사지게 하고, 각각의 스퍼터면이 이루는 각도는 60° 내지 180°, 바람직하게는, 각도를 90° 내지 170°로 배치할 수 있다.The oxide semiconductor target and the organic material target are not limited to the case of using one each, and a plurality of targets of the same type may be used. The sputtering surfaces of the oxide semiconductor target and the organic material target make both sputter surfaces parallel or inclined, and the angle formed by each sputter surface is 60° to 180°, preferably 90° to 170°. can do.

또한, RF 마그네트론 스퍼터링 장치는 코-스퍼터링에 필요한 챔버, 공정 가스를 챔버 내로 공급하기 위한 가스공급수단 및 가스배기수단이 구비된다. 챔버는 진공 분위기를 형성하기 위한 것으로 별도의 배기펌프를 통해 챔버 내부를 진공 상태로 유지시키고, 가스공급수단은 챔버 내부로 아르곤(Ar)이나 산소(O) 등과 같은 공정 가스를 공급할 수 있다. 따라서, RF 마그네트론 스퍼터링 장치는 산화물 반도체 타겟 및 유기물 타겟에 공급되는 전압을 통해 방전에 의해 생성된 전자와 가스 분자와 충돌함으로써 공정 가스가 이온화되어 플라즈마가 생성된다. 바람직하게는, 공정 가스는 아르곤이 사용될 수 있다.In addition, the RF magnetron sputtering apparatus is provided with a chamber required for co-sputtering, a gas supply means for supplying a process gas into the chamber, and a gas exhaust means. The chamber is for forming a vacuum atmosphere and maintains the inside of the chamber in a vacuum state through a separate exhaust pump, and the gas supply means may supply a process gas such as argon (Ar) or oxygen (O) into the chamber. Accordingly, in the RF magnetron sputtering apparatus, the process gas is ionized and plasma is generated by colliding with electrons and gas molecules generated by discharge through voltages supplied to the oxide semiconductor target and the organic material target. Preferably, argon may be used as the process gas.

산화물 반도체 타겟 및 유기물 타겟에 각각의 RF 파워를 제공하면 플라즈마 형성과 동시에 두 물질의 동시 증착이 진행될 수 있다.When the respective RF power is provided to the oxide semiconductor target and the organic material target, simultaneous deposition of the two materials can be performed simultaneously with plasma formation.

상술한 챔버, 가스공급수단 및 가스배기수단은 당업자로부터 용이하게 실시할 수 있는 공지의 기술로써 상세한 설명은 생략하기로 한다.The above-described chamber, gas supply means, and gas exhaust means are known techniques that can be easily implemented by those skilled in the art, and detailed descriptions thereof will be omitted.

산화물 반도체 타겟 및 유기물 타겟의 물질인 산화물 반도체와 유기 반도체 및/또는 유기 절연물은 증착 속도가 상이하므로, 인가되는 파워를 제어하면 제2 반도체층(140)의 형성 속도를 적절하게 조절할 수 있다.Since the oxide semiconductor and the organic semiconductor and/or the organic insulator, which are materials of the oxide semiconductor target and the organic target, have different deposition rates, the formation rate of the second semiconductor layer 140 can be appropriately adjusted by controlling the applied power.

따라서, 산화물 반도체 타겟 및 유기물 타겟은 각각 서로 다른 파워가 인가될 수 있다.Accordingly, different powers may be applied to the oxide semiconductor target and the organic target.

산화물 반도체 타겟의 파워는 0W 내지 200W일 수 있고, 산화물 반도체 타겟 의 파워가 200W를 초과하면 파워가 너무 높아져 트랜지스터 특성이 발생되지 않는 문제가 발생될 수 있다. The power of the oxide semiconductor target may be 0W to 200W, and if the power of the oxide semiconductor target exceeds 200W, the power may be too high, resulting in a problem that transistor characteristics do not occur.

또한, 박막 트랜지스터(100)는 유기물 타겟의 스퍼터링 파워(Sputtering power)가 증가할수록 박막 트랜지스터(100)의 소수성이 증가될 수 있다. 즉, 박막 트랜지스터(100)는 유기 반도체 및 유기 절연물 중 적어도 하나의 농도에 따라 제2 반도체층(140)의 소수성이 조절될 수 있다.In addition, in the thin film transistor 100, as the sputtering power of the organic material target increases, the hydrophobicity of the thin film transistor 100 may increase. That is, in the thin film transistor 100, the hydrophobicity of the second semiconductor layer 140 may be adjusted according to the concentration of at least one of an organic semiconductor and an organic insulating material.

예를 들면, 유기물 타겟으로 PTFE 타겟을 사용하는 경우, 유기물 타겟의 스퍼터링 파워가 증가하면 유기물 타겟에 있는 불소가 제2 반도체층(140)으로 더 많이 유입되게 되어, 증가된 불소가 물 분자와의 반응성을 최소화함으로써, 제2 반도체층(140)의 소수성이 증가될 수 있다.For example, in the case of using a PTFE target as an organic material target, when the sputtering power of the organic material target increases, more fluorine in the organic material target flows into the second semiconductor layer 140, so that the increased fluorine is mixed with water molecules. By minimizing reactivity, the hydrophobicity of the second semiconductor layer 140 may be increased.

여기서, 유기물 타겟의 스퍼터링 파워는 20W 내지 80W일 수 있으나, 스퍼터링 파워는 전술한 예시에 한정되지 않고, 사용자가 목표로 하는 부피 비율을 달성하기 위해 다양한 크기의 파워로 조절될 수 있다.Here, the sputtering power of the organic material target may be 20W to 80W, but the sputtering power is not limited to the above-described example, and may be adjusted to various sizes of power to achieve the volume ratio targeted by the user.

한편, 제2 반도체층(140)의 수접촉각은 77.4° 내지 84.2°일 수 있다.Meanwhile, the water contact angle of the second semiconductor layer 140 may be 77.4° to 84.2°.

수접촉각은 접촉각(Contact acngle)의 각도가 증가할수록 소수성(Hydrophobicity)이 증가된다는 것을 의미한다.The water contact angle means that as the angle of the contact acngle increases, the hydrophobicity increases.

일반적으로, 박막 트랜지스터에 사용되는 산화물 반도체는 친수성의 성질을 갖기 때문에 물과 같은 외부 환경에 노출 시, 스트레스에 대한 내성이 약한 문제가 있다.In general, since oxide semiconductors used in thin film transistors have hydrophilic properties, when exposed to external environments such as water, there is a problem in that resistance to stress is weak.

그러나, 일실시예에 따른 박막 트랜지스터(100)는 제2 반도체층(140)을 코-스퍼터링 방법으로, 친수성 성질을 갖는 산화물 반도체 물질에 소수성 성질을 갖는 유기 반도체 및/또는 유기 절연물이 첨가되도록 형성함으로써, 제2 반도체층(140) 및 박막 트랜지스터(100)의 소수성이 증가하여 박막 트랜지스터(100)가 물과 같은 외부 환경에 대한 내성을 갖기 때문에 웨어러블 소자(Wearable device) 또는 피부 부착 소자(Skin-patchable device)와 같이 인체에 부착되는 소자에 사용하기에 용이하다.However, in the thin film transistor 100 according to an embodiment, an organic semiconductor and/or an organic insulating material having a hydrophobic property is added to an oxide semiconductor material having a hydrophilic property by co-sputtering the second semiconductor layer 140. As a result, since the hydrophobicity of the second semiconductor layer 140 and the thin film transistor 100 increases, the thin film transistor 100 has resistance to an external environment such as water, and thus a wearable device or a skin-attached device (Skin- It is easy to use for devices attached to the human body, such as patchable devices.

따라서, 코-스퍼터링 방법은 종래의 코팅 또는 단일 증착법과는 달리 산화물 반도체 타겟 및 유기물 타겟의 파워를 조절함으로써 제2 반도체층(140)의 조성 및 조밀도를 다양하게 조절할 수 있다.Accordingly, the co-sputtering method can variously adjust the composition and density of the second semiconductor layer 140 by controlling the power of the oxide semiconductor target and the organic target, unlike a conventional coating or single deposition method.

보다 구체적으로, 산화물 반도체 타겟 및 유기물 타겟의 파워를 각각 조절하게 되면 스퍼터링되는 유기 반도체 및 유기 절연물 중 적어도 하나와 산화물 반도체의 비율이 조절되고 이에 따라 형성되는 제2 반도체층(140) 물질의 함량이 달라지게 되어 제2 반도체층(140)의 조성을 다양하게 변화시킬 수 있다.More specifically, when the power of the oxide semiconductor target and the organic material target is respectively adjusted, the ratio of the oxide semiconductor to at least one of the organic semiconductor and the organic insulating material to be sputtered is adjusted, and the content of the material of the second semiconductor layer 140 formed accordingly As a result, the composition of the second semiconductor layer 140 may be variously changed.

일측에 따르면, 제2 반도체층(140)에 구비되는 유기 반도체 및 유기 절연물 중 적어도 하나는 PTFE(Polytetrafluorethylene), PI(Polyimide) 및 PMMA(Polymethylmethacrylate) 중 적어도 하나의 물질을 포함할 수 있다. According to one side, at least one of the organic semiconductor and the organic insulating material provided in the second semiconductor layer 140 may include at least one of polytetrafluorethylene (PTFE), polyimide (PI), and polymethylmethacrylate (PMMA).

바람직하게는, 제2 반도체층(140)은 IGZO 및 PTFE의 혼합 반도체로 구현될 수 있다. Preferably, the second semiconductor layer 140 may be implemented as a mixed semiconductor of IGZO and PTFE.

보다 구체적으로, PTFE는 높은 소수성(Hydrophobic) 특성과, 높은 유연성(Flexibility) 특성을 가지며, 융점(Melting point)이 327℃, 플라즈마 중합(Plasma polymerization)으로 인해 스퍼터링으로 형성 가능한 물질로서, 채널층 물질로 사용하여 박막 트랜지스터(100)에서 소수성 및 유연성 특성을 구현할 수 있다.More specifically, PTFE has high hydrophobic properties and high flexibility properties, has a melting point of 327°C, and can be formed by sputtering due to plasma polymerization. It can be used to implement hydrophobicity and flexibility characteristics in the thin film transistor 100.

즉, 일실시예에 따른 박막 트랜지스터(100)는 게이트 절연층(120) 상에 형성되는 제1 반도체층(130)과, 제1 반도체층(130) 상에 형성되는 제2 반도체층(140)을 포함하는 이중 채널층을 구비함으로써, 박막 트랜지스터 특성의 저하를 최소화하면서도 소수성(Hydrophobicity) 및 유연성(Flexibility) 특성을 향상시킬 수 있다. That is, the thin film transistor 100 according to the embodiment includes a first semiconductor layer 130 formed on the gate insulating layer 120 and a second semiconductor layer 140 formed on the first semiconductor layer 130. By providing a dual channel layer including, it is possible to improve hydrophobicity and flexibility while minimizing deterioration of thin film transistor characteristics.

일실시예에 따른 소스 전극(150) 및 드레인 전극(160)은 제2 반도체층(140) 상에 서로 이격되도록 형성될 수 있다. The source electrode 150 and the drain electrode 160 according to the exemplary embodiment may be formed on the second semiconductor layer 140 to be spaced apart from each other.

소스 전극(150) 및 드레인 전극(160)은 제2 반도체층(140) 상에 소스/드레인 도전막을 증착하고, 소스/드레인 도전막 상에 포토레지스트 패턴을 형성한 후, 포토레지스트 패턴을 마스크로 하여 소스/드레인 도전막을 패터닝함으로써 형성될 수 있다.The source electrode 150 and the drain electrode 160 deposit a source/drain conductive layer on the second semiconductor layer 140, form a photoresist pattern on the source/drain conductive layer, and use the photoresist pattern as a mask. Thus, it can be formed by patterning the source/drain conductive film.

소스 전극(150) 및 드레인 전극(160)은 금속 물질로 형성될 수 있으며, 예를 들어, 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 조합으로 이루어질 수 있으나, 이에 제한되지 않고, 다양한 물질로 이루어질 수 있다.The source electrode 150 and the drain electrode 160 may be formed of a metal material, for example, molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), and nickel. (Ni), neodymium (Nd), and copper (Cu) may be made of any one or a combination thereof, but is not limited thereto, and may be made of various materials.

소스 전극(150) 및 드레인 전극(160)은 진공 증착법(Vacuum deposition), 화학 기상 증착법(Chemical vapor deposition), 물리 기상 증착법(Physical vapor deposition), 원자층 증착법(Atomic layer deposition), 유기금속 화학 증착법(Metal Organic Chemical Vapor Deposition), 플라즈마 화학 증착법(Plasma-Enhanced Chemical Vapor Deposition), 분자선 성장법(Molecular Beam Epitaxy), 수소화물 기상 성장법(Hydride Vapor Phase Epitaxy), 스퍼터링(Sputtering), 스핀 코팅(Spin coating), 딥 코팅(Dip coating) 및 존 캐스팅(Zone casting) 중 적어도 하나의 방법을 이용하여 형성될 수 있다.The source electrode 150 and the drain electrode 160 are vacuum deposition, chemical vapor deposition, physical vapor deposition, atomic layer deposition, and organometallic chemical vapor deposition. (Metal Organic Chemical Vapor Deposition), Plasma-Enhanced Chemical Vapor Deposition, Molecular Beam Epitaxy, Hydride Vapor Phase Epitaxy, Sputtering, Spin Coating coating), dip coating, and zone casting.

도 2a 내지 도 2b는 단일 채널층을 구비한 박막 트랜지스터의 이동도 특성을 설명하기 위한 도면이다. 2A to 2B are views for explaining mobility characteristics of a thin film transistor including a single channel layer.

도 2a 내지 도 2b를 참조하면, 참조부호 210은 IGZO 채널층(Pristine IGZO)과 10W 내지 70W의 스퍼터링 파워에서 각각 PTFE가 증착된 IGZO-PTFE 단일 채널층의 게이트 전압(VGS)-드레인 전류(IDS) 특성을 나타낸다. 2A to 2B, reference numeral 210 denotes an IGZO channel layer (Pristine IGZO) and a gate voltage (V GS ) of a single channel layer of IGZO-PTFE on which PTFE is deposited at a sputtering power of 10W to 70W, respectively-drain current ( I DS ) characteristics.

참조부호 220은 IGZO 채널층과 10W 내지 70W의 스퍼터링 파워에서 각각 PTFE가 증착된 IGZO-PTFE 단일 채널층의 이동도(Mobility) 특성을 나타낸다.Reference numeral 220 denotes mobility characteristics of the IGZO channel layer and the IGZO-PTFE single channel layer in which PTFE is deposited at a sputtering power of 10W to 70W, respectively.

구체적으로, IGZO 채널층과 10 내지 70W의 스퍼터링 파워에서 각각 PTFE가 증착된 IGZO-PTFE 단일 채널층의 전계 효과 이동도(Field-effect mobility, μFE), 점멸비(On/Off), 문턱전압(VTH) 및 문턱전압 이하에서의 기울기(Subthreshold swing, S.S.) 특성은 하기 표1과 같이 나타낼 수 있다. Specifically, field-effect mobility (μ FE ), flicker ratio (On/Off), threshold voltage of the IGZO channel layer and the IGZO-PTFE single channel layer with PTFE deposited at 10 to 70 W of sputtering power, respectively. (V TH ) and slope (Subthreshold swing, SS) characteristics below the threshold voltage can be expressed as shown in Table 1 below.

[표1] [Table 1]

Figure 112019009683347-pat00001
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표1에 따르면, IGZO 단일 채널층(Pristine IGZO)로부터 70W의 스퍼터링 파워에서 PTFE가 증착된 IGZO-PTFE 단일 채널층(IGZO:70W PTFE)로 갈수록 이동도 특성은 감소하고, 문턱전압은 증가하며, 문턱전압 이하에서의 기울기 특성이 증가하는 것을 확인할 수 있었다. According to Table 1, the mobility characteristics decrease and the threshold voltage increases as the IGZO single channel layer (Pristine IGZO) goes from the IGZO-PTFE single channel layer (IGZO: 70W PTFE) where PTFE is deposited at a sputtering power of 70W. It was confirmed that the slope characteristics increased below the threshold voltage.

특히, 참조부호 220에 따르면, 이동도 특성은 스퍼터링 파워가 30W에서 70W로 갈수록 급격히 감소하는 것을 확인할 수 있었다.In particular, according to the reference numeral 220, it was confirmed that the mobility characteristic rapidly decreases as the sputtering power goes from 30W to 70W.

도 3a 내지 도 3b는 이중 채널층을 구비한 박막 트랜지스터의 이동도 특성을 설명하기 위한 도면이다.3A to 3B are diagrams for explaining mobility characteristics of a thin film transistor having a double channel layer.

도 3a 내지 도 3b를 참조하면, 참조부호 310은 기존 IGZO 채널층(Pristine IGZO)과 10W 내지 80W의 스퍼터링 파워에서 각각 PTFE가 증착된 IGZO-PTFE 이중 채널층의 게이트 전압(VGS)-드레인 전류(IDS) 특성을 나타낸다.3A to 3B, reference numeral 310 denotes a gate voltage (V GS ) of an existing IGZO channel layer (Pristine IGZO) and an IGZO-PTFE double channel layer in which PTFE is deposited at a sputtering power of 10W to 80W, respectively. (I DS ) shows the characteristics.

이하에서 설명하는 IGZO-PTFE 이중 채널층은 일실시예에 따른 박막 트랜지스터의 IGZO를 포함하는 제1 반도체층과, IGZO 및 PTFE가 혼합된 제2 반도체층이 적층되어 형성된 채널층일 수 있다.The IGZO-PTFE dual channel layer described below may be a channel layer formed by stacking a first semiconductor layer including IGZO of a thin film transistor according to an embodiment and a second semiconductor layer in which IGZO and PTFE are mixed.

또한, 참조부호 320은 도 2b를 통해 설명한 IGZO-PTFE 단일 채널층(Single channel)과, 일실시예에 따른 박막 트랜지스터의 IGZO-PTFE 이중 채널층(Dual channel) 사이의 이동도 특성의 비교 결과를 나타낸다. Further, reference numeral 320 denotes a result of comparing the mobility characteristics between the IGZO-PTFE single channel layer described with reference to FIG. 2B and the IGZO-PTFE dual channel layer of the thin film transistor according to an embodiment. Show.

구체적으로, IGZO 채널층과 10W 내지 80W의 스퍼터링 파워에서 각각 PTFE가 증착된 IGZO-PTFE 이중 채널층의 전계 효과 이동도(Field-effect mobility, μFE), 점멸비(On/Off), 문턱전압(VTH) 및 문턱전압 이하에서의 기울기(Subthreshold swing, S.S.) 특성은 하기 표2와 같이 나타낼 수 있다.Specifically, field-effect mobility (μ FE ), flickering ratio (On/Off), threshold voltage of the IGZO channel layer and the IGZO-PTFE double channel layer on which PTFE is deposited at a sputtering power of 10 W to 80 W, respectively. (V TH ) and slope (Subthreshold swing, SS) characteristics below the threshold voltage can be expressed as shown in Table 2 below.

[표2] [Table 2]

Figure 112019009683347-pat00002
Figure 112019009683347-pat00002

참조부호 310 내지 320 및 표2에 따르면, 일실시예에 따른 박막 트랜지스터의 IGZO-PTFE 이중 채널층은 도 2b를 통해 설명한 IGZO-PTFE 단일 채널층과 비교 했을 때, PTFE(유기 절연물)의 농도가 높아지더라도 전기적 특성이 크게 하락 되지 않는 것으로 나타났다. According to reference numerals 310 to 320 and Table 2, the IGZO-PTFE double channel layer of the thin film transistor according to an embodiment has a concentration of PTFE (organic insulator) when compared with the IGZO-PTFE single channel layer described with reference to FIG. 2B. It was found that even if it increased, the electrical characteristics did not decrease significantly.

보다 구체적인 예를 들면, 60W의 스퍼터링 파워에서 PTFE가 증착된 IGZO-PTFE 이중 채널층의 이동도는 8.57 Cm2/Vs로서, IGZO-PTFE 단일 채널층의 이동도인 0.86Cm2/Vs 보다 7.71 Cm2/Vs 높은 이동도 특성을 보였다. For a more specific example, the mobility of the PTFE-deposited IGZO-PTFE double channel layer at 60W sputtering power is 8.57 Cm 2 /Vs, which is 7.71 Cm more than the mobility of the IGZO-PTFE single channel layer, 0.86Cm 2 /Vs. 2 /Vs showed high mobility characteristics.

도 4a 내지 도 4b는 일실시예에 따른 박막 트랜지스터의 PBS 특성을 설명하기 위한 도면이다. 4A to 4B are diagrams for explaining the characteristics of PBS of a thin film transistor according to an exemplary embodiment.

도 4a 내지 도 4b를 참조하면, 참조부호 410의 (a)는 기존 IGZO 채널층(Pristine IGZO)을 구비하는 박막 트랜지스터의 게이트 전압(VGS)-드레인 전류(IDS) 특성을 나타내고, 참조부호 410의 (b), (c), (d), (e)는 20W, 40W, 60W, 80W의 스퍼터링 파워에서 각각 PTFE가 증착된 IGZO-PTFE 이중 채널층을 구비하는 박막 트랜지스터의 게이트 전압-드레인 전류 특성을 나타낸다. 4A to 4B, reference numeral 410 (a) denotes a gate voltage (V GS )-drain current (I DS ) characteristic of a thin film transistor having an existing IGZO channel layer (Pristine IGZO), and reference numeral (B), (c), (d) and (e) of 410 are the gate voltage-drain of a thin film transistor having a PTFE-deposited IGZO-PTFE double channel layer at sputtering powers of 20W, 40W, 60W, and 80W, respectively. Shows current characteristics.

참조부호 420은 참조부호 410의 (a) 내지 (e)의 박막 트랜지스터들의 PBS(Positive bias stress) 수행 시간(Time)에 따른 문턱전압의 변화 특성(Vth shift)을 나타낸다. Reference numeral 420 denotes a change characteristic (V th shift) of a threshold voltage according to a time of performing a positive bias stress (PBS) of the thin film transistors (a) to (e) of 410.

구체적으로, 기존 IGZO 채널층과 20W, 40W, 60W, 80W의 스퍼터링 파워에서 각각 PTFE가 증착된 IGZO-PTFE 이중 채널층의 PBS 특성은 하기 표3과 같이 나타낼 수 있다. Specifically, the PBS characteristics of the existing IGZO channel layer and the IGZO-PTFE double channel layer on which PTFE is deposited at the sputtering power of 20W, 40W, 60W, and 80W, respectively, can be shown in Table 3 below.

[표3] [Table 3]

Figure 112019009683347-pat00003
Figure 112019009683347-pat00003

참조부호 410 내지 420 및 표3에 따르면, PBS 수행 시간이 10000s일 때, 기존 IGZO 채널층과 20W, 40W, 60W, 80W의 스퍼터링 파워에서 각각 PTFE가 증착된 IGZO-PTFE 이중 채널층의 문턱전압의 변화 특성은 각각 4.94V, 3.52V, 3.48V, 3.31V, 2.23V로 나타났다. According to reference numerals 410 to 420 and Table 3, when the PBS execution time is 10000s, the threshold voltage of the IGZO-PTFE double channel layer with PTFE deposited at the existing IGZO channel layer and sputtering power of 20W, 40W, 60W, and 80W, respectively. The change characteristics were 4.94V, 3.52V, 3.48V, 3.31V, and 2.23V, respectively.

다시 말해, 일실시예에 따른 박막 트랜지스터는 PTFE(유기 절연물) 농도가 높아질수록 PBS 특성이 향상되는 것으로 나타났다.In other words, it was found that the PBS characteristics of the thin film transistor according to the exemplary embodiment increased as the concentration of PTFE (organic insulator) increased.

도 5a 내지 도 5b는 일실시예에 따른 박막 트랜지스터의 NBIS 특성을 설명하기 위한 도면이다. 5A to 5B are diagrams for explaining NBIS characteristics of a thin film transistor according to an embodiment.

도 5a 내지 도 5b를 참조하면, 참조부호 510의 (a)는 기존 IGZO 채널층(Pristine IGZO)을 구비하는 박막 트랜지스터의 게이트 전압(VGS)-드레인 전류(IDS) 특성을 나타내고, 참조부호 510의 (b), (c)는 20W, 40W의 스퍼터링 파워에서 각각 PTFE가 증착된 IGZO-PTFE 이중 채널층을 구비하는 박막 트랜지스터의 게이트 전압-드레인 전류 특성을 나타낸다.5A to 5B, reference numeral 510 (a) denotes a gate voltage (V GS )-drain current (I DS ) characteristic of a thin film transistor having a conventional IGZO channel layer (Pristine IGZO), and reference numeral (B) and (c) of 510 show the gate voltage-drain current characteristics of a thin film transistor including an IGZO-PTFE double channel layer in which PTFE is deposited at sputtering powers of 20W and 40W, respectively.

또한, 참조부호 520은 510의 (a) 내지 (c)의 박막 트랜지스터들의 NBIS(Negative bias illumination stress) 수행 시간에 따른 문턱전압의 변화 특성(Vth shift)을 나타낸다.Further, reference numeral 520 denotes a variation characteristic (V th shift) of the threshold voltage according to the NBIS (Negative Bias Illumination Stress) execution time of the thin film transistors of 510 (a) to (c).

구체적으로, 기존 IGZO 채널층과 20W, 40W의 스퍼터링 파워에서 각각 PTFE가 증착된 IGZO-PTFE 이중 채널층의 NBIS 특성은 하기 표4과 같이 나타낼 수 있다.Specifically, the NBIS characteristics of the existing IGZO channel layer and the IGZO-PTFE dual channel layer in which PTFE is deposited at the sputtering power of 20W and 40W, respectively, can be shown in Table 4 below.

[표4][Table 4]

Figure 112019009683347-pat00004
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참조부호 510 내지 520 및 표4에 따르면, NBIS 수행 시간이 10000s일 때, 기존 IGZO 채널층과 20W, 40W의 스퍼터링 파워에서 각각 PTFE가 증착된 IGZO-PTFE 이중 채널층의 문턱전압의 변화 특성은 각각 16.63V, 12.56V, 12.66V로 나타났다. According to reference numerals 510 to 520 and Table 4, when the NBIS execution time is 10000s, the change characteristics of the threshold voltage of the existing IGZO channel layer and the IGZO-PTFE double channel layer on which PTFE is deposited at the sputtering power of 20W and 40W respectively It appeared to be 16.63V, 12.56V, and 12.66V.

다시 말해, 일실시예에 따른 박막 트랜지스터는 기존 IGZO 채널층을 구비하는 박막 트랜지스터 보다 NBIS 특성이 향상되는 것으로 나타났다.In other words, it was found that the thin film transistor according to the exemplary embodiment has improved NBIS characteristics than the conventional thin film transistor having an IGZO channel layer.

도 6은 일실시예에 따른 박막 트랜지스터의 물 내성 특성을 설명하기 위한 도면이다. 6 is a diagram illustrating water resistance characteristics of a thin film transistor according to an exemplary embodiment.

도 6을 참조하면, 참조부호 600의 (a), (b), (c), (d)는 20W, 40W, 60W, 80W의 스퍼터링 파워에서 각각 PTFE가 증착된 IGZO-PTFE 이중 채널층을 구비하는 박막 트랜지스터의 게이트 전압-드레인 전류 특성을 나타낸다.6, reference numerals 600 (a), (b), (c), and (d) each have an IGZO-PTFE double channel layer in which PTFE is deposited at a sputtering power of 20W, 40W, 60W, and 80W. Shows the gate voltage-drain current characteristics of the thin film transistor.

구체적으로, 20W, 40W, 60W, 80W의 스퍼터링 파워에서 각각 PTFE가 증착된 IGZO-PTFE 이중 채널층의 전계 효과 이동도(Field-effect mobility, μFE), 점멸비(On/Off), 문턱전압(VTH) 및 문턱전압 이하에서의 기울기(Subthreshold swing, S.S.) 특성은 하기 표5와 같이 나타낼 수 있다. Specifically, field-effect mobility (μ FE ), flickering ratio (On/Off), threshold voltage of IGZO-PTFE double channel layer on which PTFE is deposited at sputtering powers of 20W, 40W, 60W, and 80W, respectively. (V TH ) and slope (Subthreshold swing, SS) characteristics below the threshold voltage can be expressed as shown in Table 5 below.

[표5][Table 5]

Figure 112019009683347-pat00005
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Figure 112019009683347-pat00006
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참조부호 600 및 표5에 따르면, 일실시예에 따른 박막 트랜지스터는 PTFE(유기 절연물) 농도가 높아질수록 물 저항(Water Resistance, 소수성) 특성이 향상되는 것으로 나타났다.According to reference numeral 600 and Table 5, it was found that the water resistance (hydrophobicity) characteristics of the thin film transistor according to the exemplary embodiment increase as the concentration of PTFE (organic insulator) increases.

도 7a 내지 도 7e는 일실시예에 따른 박막 트랜지스터의 제조방법을 설명하기 위한 도면이다. 7A to 7E are views for explaining a method of manufacturing a thin film transistor according to an embodiment.

다시 말해, 도 7a 내지 도 7e는 도 1 내지 도 6을 통해 설명한 일실시예에 따른 박막 트랜지스터의 제조방법에 관한 도면으로, 이후 도 7a 내지 도 7e를 통해 설명하는 내용 중 일실시예에 따른 박막 트랜지스터를 통해 설명한 내용과 중복되는 설명은 생략하기로 한다.In other words, FIGS. 7A to 7E are diagrams for a method of manufacturing a thin film transistor according to an exemplary embodiment described with reference to FIGS. 1 to 6, and a thin film according to an exemplary embodiment among the contents described with reference to FIGS. 7A to 7E. Descriptions overlapping with those described through the transistor will be omitted.

구체적으로, 710 단계에서 일실시예에 따른 박막 트랜지스터의 제조방법은 기판(미도시) 상에 게이트 전극(711)을 형성할 수 있다.Specifically, in step 710, the method of manufacturing a thin film transistor according to an embodiment may form a gate electrode 711 on a substrate (not shown).

예를 들면, 기판은 박막 트랜지스터를 형성하기 위한 베이스 기판으로서, 당 분야에서 사용하는 기판으로서 그 재질을 특별하게 한정하는 것은 아니나, 실리콘, 유리, 플라스틱 또는 금속 호일(foil) 등의 다양한 재질을 사용할 수 있다.For example, the substrate is a base substrate for forming a thin film transistor, and the material is not specifically limited as a substrate used in the art, but various materials such as silicon, glass, plastic, or metal foil can be used. I can.

또한, 게이트 전극(110)은 전기 전도도 물질인 금속 또는 금속 산화물이 사용될 수 있다. 구체적으로, 게이트 전극(110)은 몰리브덴(Mo), 알루미늄(Al), 크로뮴(Cr), 금(Au), 티타늄(Ti) 및 은(Ag) 중 적어도 어느 하나를 포함하는 금속 및 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 및 ITZO(Indium Tin Zinc Oxide) 중 적어도 어느 하나를 포함하는 금속 산화물 중 적어도 어느 하나의 재질을 사용할 수 있다. Further, the gate electrode 110 may be formed of a metal or metal oxide, which is an electrically conductive material. Specifically, the gate electrode 110 includes a metal including at least one of molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), and silver (Ag), and indium (ITO). Tin Oxide), IZO (Indium Zinc Oxide), and ITZO (Indium Tin Zinc Oxide) at least one of metal oxides including at least one of metal oxides may be used.

다음으로, 720 단계에서 일실시예에 따른 박막 트랜지스터의 제조방법은 게이트 전극(711) 상에 게이트 절연층(721)을 형성할 수 있다. Next, in step 720, the method of manufacturing a thin film transistor according to an embodiment may form a gate insulating layer 721 on the gate electrode 711.

바람직하게는, 게이트 절연층(120)은 게이트 절연층(120)을 형성하기 위한 용액을 이용한 스핀 코팅에 의해 형성될 수 있고, 스핀 코팅은 기판 상에 게이트 절연층(120)을 형성하기 위한 용액을 일정량 떨어뜨리고 기판을 고속으로 회전시켜서 게이트 절연층(120)을 형성하기 위한 용액에 가해지는 원심력으로 코팅하는 방법으로, 스핀 코팅을 이용하면 증착 공정에 비하여 생산 비용을 절감시킬 수 있고, 공정 기술의 단순화를 통하여 공정 비용 및 공정 시간을 감소시킬 수 있다.Preferably, the gate insulating layer 120 may be formed by spin coating using a solution for forming the gate insulating layer 120, and the spin coating is a solution for forming the gate insulating layer 120 on the substrate. It is a method of coating with a centrifugal force applied to the solution for forming the gate insulating layer 120 by dropping a certain amount and rotating the substrate at high speed.If spin coating is used, production cost can be reduced compared to the deposition process, and process technology Through the simplification of the process cost and process time can be reduced.

한편, 게이트 절연층(120)은 일반적인 반도체 공정에서 사용되는 절연 물질을 사용될 수 있다. 예를 들어, 실리콘 산화물(SiO2) 또는 실리콘 산화물(SiO2)보다 유전율이 높은 High-K 물질인 하프늄 산화물(HfO2), 알루미늄 산화물(Al2O3), 지르코늄 산화물(ZrO2) 및 실리콘 질화물(Si3N4) 중 적어도 어느 하나를 포함할 수 있다.Meanwhile, the gate insulating layer 120 may be an insulating material used in a general semiconductor process. For example, at least one of hafnium oxide (HfO2), aluminum oxide (Al2O3), zirconium oxide (ZrO2), and silicon nitride (Si3N4), which are high-K materials with higher dielectric constant than silicon oxide (SiO2) or silicon oxide (SiO2). It can contain one.

다음으로, 730 단계에서 일실시예에 따른 박막 트랜지스터의 제조방법은 게이트 절연층(721) 상에 산화물 반도체를 포함하는 제1 반도체층(731)을 형성할 수 있다. Next, in step 730, a method of manufacturing a thin film transistor according to an embodiment may form a first semiconductor layer 731 including an oxide semiconductor on the gate insulating layer 721.

일측에 따르면, 산화물 반도체는 인듐 갈륨 징크 옥사이드(Indium-gallium-zinc oxide, IGZO), 징크 옥사이드(ZnO), 인듐 징크 옥사이드(IZO), 인듐 틴 옥사이드(ITO), 징크 틴 옥사이드(ZTO), 갈륨 징크 옥사이드(GZO), 하프늄 인듐 징크 옥사이드(HIZO), 징크 인듐 틴 옥사이드(ZITO) 및 알루미늄 징크 틴 옥사이드(AZTO) 중 적어도 하나를 포함할 수 있다.According to one side, the oxide semiconductor is indium-gallium-zinc oxide (IGZO), zinc oxide (ZnO), indium zinc oxide (IZO), indium tin oxide (ITO), zinc tin oxide (ZTO), gallium It may include at least one of zinc oxide (GZO), hafnium indium zinc oxide (HIZO), zinc indium tin oxide (ZITO), and aluminum zinc tin oxide (AZTO).

바람직하게는, 제1 반도체층(130)은 산화물 반도체로서 IGZO를 포함할 수 있다.Preferably, the first semiconductor layer 130 may include IGZO as an oxide semiconductor.

다음으로, 740 단계에서 일실시예에 따른 박막 트랜지스터의 제조방법은 제1 반도체층(731) 상에 유기 반도체 및 유기 절연물 중 적어도 하나와 산화물 반도체를 포함하는 제2 반도체층(741)을 형성할 수 있다. Next, in step 740, the method of manufacturing a thin film transistor according to an embodiment includes forming a second semiconductor layer 741 including at least one of an organic semiconductor and an organic insulator and an oxide semiconductor on the first semiconductor layer 731. I can.

일측에 따르면, 제2 반도체층(741)은 유기 반도체 및 유기 절연물 중 적어도 하나의 농도에 따라 제2 반도체층의 소수성이 조절될 수 있다. According to one side, in the second semiconductor layer 741, the hydrophobicity of the second semiconductor layer may be adjusted according to the concentration of at least one of an organic semiconductor and an organic insulating material.

일측에 따르면, 740 단계에서 일실시예에 따른 박막 트랜지스터의 제조방법은 코-스퍼터링법(Co-sputtering)을 통해 제2 반도체층을 형성할 수 있다. According to one side, in step 740, the method of manufacturing a thin film transistor according to an embodiment may form a second semiconductor layer through co-sputtering.

보다 구체적으로, 보다 구체적으로, 제2 반도체층(140)은 산화물 반도체 타겟 및 유기물 타겟을 이용한 코-스퍼터링법으로 형성될 수 있으며, 산화물 반도체 타겟 및 유기물 타겟에 각각의 RF 파워를 제공하면 플라즈마 형성과 동시에 두 물질의 동시 증착이 진행될 수 있다.More specifically, more specifically, the second semiconductor layer 140 may be formed by a co-sputtering method using an oxide semiconductor target and an organic target, and plasma is formed by providing each of the RF power to the oxide semiconductor target and the organic target. At the same time, simultaneous deposition of the two materials can be performed.

일측에 따르면, 740 단계에서 일실시예에 따른 박막 트랜지스터의 제조방법은 20W 내지 80W 범위 내의 스퍼터링 파워(Sputtering power)로 유기 반도체 및 유기 절연물 중 적어도 하나를 증착하여 제2 반도체층(741)을 형성할 수 있다. According to one side, in step 740, the method of manufacturing a thin film transistor according to an embodiment forms a second semiconductor layer 741 by depositing at least one of an organic semiconductor and an organic insulating material with sputtering power within the range of 20W to 80W. can do.

또한, 730 내지 740 단계에서 일실시예에 따른 박막 트랜지스터의 제조방법은 제1 반도체층(731)을 3분간 증착하고, 제2 반도체층(741)을 2분간 증착하여 이중 채널층을 형성할 수도 있다.In addition, in steps 730 to 740, the method of manufacturing a thin film transistor according to an embodiment may form a double channel layer by depositing the first semiconductor layer 731 for 3 minutes and depositing the second semiconductor layer 741 for 2 minutes. have.

일측에 따르면, 제2 반도체층(741)의 유기 반도체 및 유기 절연물 중 적어도 하나는 PTFE(Polytetrafluorethylene), PI(Polyimide) 및 PMMA(Polymethylmethacrylate) 중 적어도 하나의 물질을 포함할 수 있다. According to one side, at least one of the organic semiconductor and the organic insulating material of the second semiconductor layer 741 may include at least one of polytetrafluorethylene (PTFE), polyimide (PI), and polymethylmethacrylate (PMMA).

다음으로, 750 단계에서 일실시예에 따른 박막 트랜지스터의 제조방법은 제2 반도체층(741) 상에 소스 전극(751) 및 드레인 전극(752)을 서로 이격되도록 형성할 수 있다. Next, in step 750, in the manufacturing method of the thin film transistor according to the exemplary embodiment, the source electrode 751 and the drain electrode 752 may be formed on the second semiconductor layer 741 to be spaced apart from each other.

예를 들면, 소스 전극(751) 및 드레인 전극(752)은 금속 물질로 형성될 수 있으며, 예를 들어, 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 조합으로 이루어질 수 있으나, 이에 제한되지 않고, 다양한 물질로 이루어질 수 있다.For example, the source electrode 751 and the drain electrode 752 may be formed of a metal material, for example, molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium ( Ti), nickel (Ni), neodymium (Nd), and copper (Cu) may be formed of any one or a combination thereof, but is not limited thereto, and may be formed of various materials.

결국, 본 발명을 이용하면, 박막 트랜지스터 특성의 저하를 최소화하면서, 소수성(Hydrophobicity) 및 유연성(Flexibility) 특성을 향상시킬 수 있다.As a result, using the present invention, it is possible to improve hydrophobicity and flexibility while minimizing deterioration of thin film transistor characteristics.

또한, 본 발명은 산화물 반도체 타겟 및 유기물 타겟을 이용한 코-스퍼터링법(Co-sputtering) 방법으로 반도체층을 형성하여 이동도 특성의 저하를 최소화하고, PBS 및 NBIS 특성을 향상시킬 수 있다.In addition, according to the present invention, a semiconductor layer is formed by a co-sputtering method using an oxide semiconductor target and an organic target, thereby minimizing a decrease in mobility characteristics and improving PBS and NBIS characteristics.

이상에서 설명된 장치는 하드웨어 구성요소, 소프트웨어 구성요소, 및/또는 하드웨어 구성요소 및 소프트웨어 구성요소의 조합으로 구현될 수 있다. 예를 들어, 실시예들에서 설명된 장치 및 구성요소는, 예를 들어, 프로세서, 콘트롤러, ALU(arithmetic logic unit), 디지털 신호 프로세서(digital signal processor), 마이크로컴퓨터, FPA(field programmable array), PLU(programmable logic unit), 마이크로프로세서, 또는 명령(instruction)을 실행하고 응답할 수 있는 다른 어떠한 장치와 같이, 하나 이상의 범용 컴퓨터 또는 특수 목적 컴퓨터를 이용하여 구현될 수 있다. 처리 장치는 운영 체제(OS) 및 상기 운영 체제 상에서 수행되는 하나 이상의 소프트웨어 애플리케이션을 수행할 수 있다. 또한, 처리 장치는 소프트웨어의 실행에 응답하여, 데이터를 접근, 저장, 조작, 처리 및 생성할 수도 있다. 이해의 편의를 위하여, 처리 장치는 하나가 사용되는 것으로 설명된 경우도 있지만, 해당 기술분야에서 통상의 지식을 가진 자는, 처리 장치가 복수 개의 처리 요소(processing element) 및/또는 복수 유형의 처리 요소를 포함할 수 있음을 알 수 있다. 예를 들어, 처리 장치는 복수 개의 프로세서 또는 하나의 프로세서 및 하나의 콘트롤러를 포함할 수 있다. 또한, 병렬 프로세서(parallel processor)와 같은, 다른 처리 구성(processing configuration)도 가능하다.The apparatus described above may be implemented as a hardware component, a software component, and/or a combination of a hardware component and a software component. For example, the devices and components described in the embodiments include, for example, a processor, a controller, an arithmetic logic unit (ALU), a digital signal processor, a microcomputer, a field programmable array (FPA), It can be implemented using one or more general purpose computers or special purpose computers, such as a programmable logic unit (PLU), a microprocessor, or any other device capable of executing and responding to instructions. The processing device may execute an operating system (OS) and one or more software applications executed on the operating system. In addition, the processing device may access, store, manipulate, process, and generate data in response to the execution of software. For the convenience of understanding, although it is sometimes described that one processing device is used, one of ordinary skill in the art, the processing device is a plurality of processing elements and/or a plurality of types of processing elements. It can be seen that it may include. For example, the processing device may include a plurality of processors or one processor and one controller. In addition, other processing configurations are possible, such as a parallel processor.

소프트웨어는 컴퓨터 프로그램(computer program), 코드(code), 명령(instruction), 또는 이들 중 하나 이상의 조합을 포함할 수 있으며, 원하는 대로 동작하도록 처리 장치를 구성하거나 독립적으로 또는 결합적으로(collectively) 처리 장치를 명령할 수 있다. 소프트웨어 및/또는 데이터는, 처리 장치에 의하여 해석되거나 처리 장치에 명령 또는 데이터를 제공하기 위하여, 어떤 유형의 기계, 구성요소(component), 물리적 장치, 가상 장치(virtual equipment), 컴퓨터 저장 매체 또는 장치, 또는 전송되는 신호 파(signal wave)에 영구적으로, 또는 일시적으로 구체화(embody)될 수 있다. 소프트웨어는 네트워크로 연결된 컴퓨터 시스템 상에 분산되어서, 분산된 방법으로 저장되거나 실행될 수도 있다. 소프트웨어 및 데이터는 하나 이상의 컴퓨터 판독 가능 기록 매체에 저장될 수 있다.The software may include a computer program, code, instructions, or a combination of one or more of these, configuring the processing unit to behave as desired or processed independently or collectively. You can command the device. Software and/or data may be interpreted by a processing device or to provide instructions or data to a processing device, of any type of machine, component, physical device, virtual equipment, computer storage medium or device. , Or may be permanently or temporarily embodyed in a transmitted signal wave. The software may be distributed over networked computer systems and stored or executed in a distributed manner. Software and data may be stored on one or more computer-readable recording media.

이상과 같이 실시예들이 비록 한정된 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.As described above, although the embodiments have been described by the limited drawings, various modifications and variations are possible from the above description to those of ordinary skill in the art. For example, the described techniques are performed in a different order from the described method, and/or components such as a system, structure, device, circuit, etc. described are combined or combined in a form different from the described method, or other components Alternatively, even if substituted or substituted by an equivalent, an appropriate result can be achieved.

그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.Therefore, other implementations, other embodiments, and claims and equivalents fall within the scope of the claims to be described later.

100: 박막 트랜지스터 110: 게이트 전극
120: 게이트 절연층 130: 제1 반도체층
140: 제2 반도체층 150: 소스 전극
160: 드레인 전극100: thin film transistor 110: gate electrode
120: gate insulating layer 130: first semiconductor layer
140: second semiconductor layer 150: source electrode
160: drain electrode

Claims (11)

기판;
상기 기판 상에 형성된 게이트 전극;
상기 게이트 전극 상에 형성된 게이트 절연층;
상기 게이트 절연층 상에 형성되고, 산화물 반도체를 포함하는 제1 반도체층;
상기 제1 반도체층 상에 형성되고, 유기 반도체 및 유기 절연물 중 적어도 하나와 상기 산화물 반도체를 포함하며, 77.4° 내지 84.2°의 수접촉각으로 형성되는 제2 반도체층 및
상기 제2 반도체층 상에 서로 이격되도록 형성된 소스 전극 및 드레인 전극
을 포함하고,
상기 제2 반도체층은,
상기 산화물 반도체를 포함하는 산화물 반도체 타겟과, 상기 유기 반도체 및 상기 유기 절연물 중 적어도 하나를 포함하는 유기물 타겟을 코-스퍼터링(Co-sputtering)하여 형성하되,
상기 산화물 반도체 타겟에는 0W 내지 200W의 범위에서, 상기 유기물 타겟에는 20W 내지 80W의 범위에서 각각 서로 다른 파워가 인가되는 박막 트랜지스터.Board;
A gate electrode formed on the substrate;
A gate insulating layer formed on the gate electrode;
A first semiconductor layer formed on the gate insulating layer and including an oxide semiconductor;
A second semiconductor layer formed on the first semiconductor layer, including at least one of an organic semiconductor and an organic insulating material, and the oxide semiconductor, and formed at a water contact angle of 77.4° to 84.2°, and
A source electrode and a drain electrode formed to be spaced apart from each other on the second semiconductor layer
Including,
The second semiconductor layer,
An oxide semiconductor target including the oxide semiconductor and an organic material target including at least one of the organic semiconductor and the organic insulating material are formed by co-sputtering,
A thin film transistor in which different powers are applied to the oxide semiconductor target in a range of 0W to 200W, and to the organic material target in a range of 20W to 80W. 제1항에 있어서,
상기 제2 반도체층은
상기 유기 반도체 및 유기 절연물 중 적어도 하나의 농도에 따라 소수성 특성이 조절되는 것을 특징으로 하는
박막 트랜지스터.The method of claim 1,
The second semiconductor layer
Characterized in that the hydrophobic property is adjusted according to the concentration of at least one of the organic semiconductor and the organic insulating material
Thin film transistor. 제1항에 있어서,
상기 제2 반도체층은
상기 유기 반도체 및 유기 절연물 중 적어도 하나의 부피 비율(Volumetric ratio)이 1% 내지 25%인 것을 특징으로 하는
박막 트랜지스터.The method of claim 1,
The second semiconductor layer
Characterized in that the volume ratio (Volumetric ratio) of at least one of the organic semiconductor and the organic insulator is 1% to 25%
Thin film transistor. 삭제delete 제1항에 있어서,
상기 산화물 반도체는
인듐 갈륨 징크 옥사이드(Indium-gallium-zinc oxide, IGZO), 징크 옥사이드(ZnO), 인듐 징크 옥사이드(IZO), 인듐 틴 옥사이드(ITO), 징크 틴 옥사이드(ZTO), 갈륨 징크 옥사이드(GZO), 하프늄 인듐 징크 옥사이드(HIZO), 징크 인듐 틴 옥사이드(ZITO) 및 알루미늄 징크 틴 옥사이드(AZTO) 중 적어도 하나를 포함하는
박막 트랜지스터.The method of claim 1,
The oxide semiconductor is
Indium-gallium-zinc oxide (IGZO), zinc oxide (ZnO), indium zinc oxide (IZO), indium tin oxide (ITO), zinc tin oxide (ZTO), gallium zinc oxide (GZO), hafnium Including at least one of indium zinc oxide (HIZO), zinc indium tin oxide (ZITO), and aluminum zinc tin oxide (AZTO)
Thin film transistor. 제1항에 있어서,
상기 유기 반도체 및 유기 절연물 중 적어도 하나는
PTFE(Polytetrafluorethylene), PI(Polyimide) 및 PMMA(Polymethylmethacrylate) 중 적어도 하나의 물질을 포함하는
박막 트랜지스터.The method of claim 1,
At least one of the organic semiconductor and the organic insulating material is
PTFE (Polytetrafluorethylene), PI (Polyimide), and PMMA (Polymethylmethacrylate) containing at least one material
Thin film transistor. 기판 상에 게이트 전극을 형성하는 단계;
상기 게이트 전극 상에 게이트 절연층을 형성하는 단계;
상기 게이트 절연층 상에 산화물 반도체를 포함하는 제1 반도체층을 형성하는 단계;
상기 제1 반도체층 상에 유기 반도체 및 유기 절연물 중 적어도 하나와 상기 산화물 반도체를 포함하며, 77.4° 내지 84.2°의 수접촉각으로 형성되는 제2 반도체층을 형성하는 단계 및
상기 제2 반도체층 상에 소스 전극 및 드레인 전극을 서로 이격되도록 형성하는 단계
를 포함하고,
상기 제2 반도체층을 형성하는 단계는,
상기 산화물 반도체를 포함하는 산화물 반도체 타겟과, 상기 유기 반도체 및 상기 유기 절연물 중 적어도 하나를 포함하는 유기물 타겟을 코-스퍼터링(Co-sputtering)하여 상기 제2 반도체층을 형성하는 단계를 포함하고,
상기 산화물 반도체 타겟에는 0W 내지 200W의 범위에서, 상기 유기물 타겟에는 20W 내지 80W의 범위에서 각각 서로 다른 파워가 인가되는 것을 특징으로 하는 박막 트랜지스터의 제조방법.Forming a gate electrode on the substrate;
Forming a gate insulating layer on the gate electrode;
Forming a first semiconductor layer including an oxide semiconductor on the gate insulating layer;
Forming a second semiconductor layer including at least one of an organic semiconductor and an organic insulating material and the oxide semiconductor on the first semiconductor layer and having a water contact angle of 77.4° to 84.2°, and
Forming a source electrode and a drain electrode to be spaced apart from each other on the second semiconductor layer
Including,
The step of forming the second semiconductor layer,
Co-sputtering an oxide semiconductor target including the oxide semiconductor and an organic material target including at least one of the organic semiconductor and the organic insulating material to form the second semiconductor layer,
A method of manufacturing a thin film transistor, wherein different powers are applied to the oxide semiconductor target in the range of 0W to 200W and the organic material target in the range of 20W to 80W. 제7항에 있어서,
상기 제2 반도체층은
상기 유기 반도체 및 유기 절연물 중 적어도 하나의 농도에 따라 소수성 특성이 조절되는 것을 특징으로 하는
박막 트랜지스터의 제조방법.The method of claim 7,
The second semiconductor layer
Characterized in that the hydrophobic property is adjusted according to the concentration of at least one of the organic semiconductor and the organic insulating material
Method of manufacturing a thin film transistor. 삭제delete 삭제delete 제7항에 있어서,
상기 유기 반도체 및 유기 절연물 중 적어도 하나는
PTFE(Polytetrafluorethylene), PI(Polyimide) 및 PMMA(Polymethylmethacrylate) 중 적어도 하나의 물질을 포함하는
박막 트랜지스터의 제조방법.The method of claim 7,
At least one of the organic semiconductor and the organic insulating material is
PTFE (Polytetrafluorethylene), PI (Polyimide), and PMMA (Polymethylmethacrylate) containing at least one material
Method of manufacturing a thin film transistor.
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