KR102197037B1 - Transistor element, ternary inverter device including the same, and method of facbricating the same - Google Patents

Transistor element, ternary inverter device including the same, and method of facbricating the same Download PDF

Info

Publication number
KR102197037B1
KR102197037B1 KR1020190081519A KR20190081519A KR102197037B1 KR 102197037 B1 KR102197037 B1 KR 102197037B1 KR 1020190081519 A KR1020190081519 A KR 1020190081519A KR 20190081519 A KR20190081519 A KR 20190081519A KR 102197037 B1 KR102197037 B1 KR 102197037B1
Authority
KR
South Korea
Prior art keywords
constant current
substrate
forming layer
voltage
region
Prior art date
Application number
KR1020190081519A
Other languages
Korean (ko)
Other versions
KR20200083151A (en
Inventor
김경록
정재원
최영은
김우석
Original Assignee
울산과학기술원
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 울산과학기술원 filed Critical 울산과학기술원
Priority to PCT/KR2019/017782 priority Critical patent/WO2020141756A1/en
Priority to US17/419,676 priority patent/US20220085155A1/en
Publication of KR20200083151A publication Critical patent/KR20200083151A/en
Application granted granted Critical
Publication of KR102197037B1 publication Critical patent/KR102197037B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823892—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the wells or tubs, e.g. twin tubs, high energy well implants, buried implanted layers for lateral isolation [BILLI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0928—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising both N- and P- wells in the substrate, e.g. twin-tub
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1058—Channel region of field-effect devices of field-effect transistors with PN junction gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Ceramic Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

트랜지스터 소자는 기판, 기판 상부에 제공되는 소스 영역, 기판 내에서, 소스 영역으로부터 기판의 상면에 평행한 방향으로 이격된 드레인 영역, 기판 상에서, 소스 영역과 드레인 영역 사이에 제공되는 게이트 전극, 게이트 전극과 기판 사이에 개재되는 게이트 절연막, 및 소스 영역과 드레인 영역 사이에서 기판의 상면에 평행한 방향을 따라 연장되는 정전류 형성층을 포함하되, 정전류 형성층은 드레인 영역과 기판 사이에 정전류를 형성하고, 정전류는 게이트 전극에 인가되는 게이트 전압으로부터 독립적이다.The transistor element includes a substrate, a source region provided on the substrate, a drain region in the substrate, spaced apart from the source region in a direction parallel to the upper surface of the substrate, a gate electrode provided between the source region and the drain region on the substrate, and a gate electrode. And a gate insulating film interposed between the and the substrate, and a constant current forming layer extending in a direction parallel to the upper surface of the substrate between the source region and the drain region, wherein the constant current forming layer forms a constant current between the drain region and the substrate, and the constant current is It is independent from the gate voltage applied to the gate electrode.

Description

트랜지스터 소자, 이를 포함하는 삼진 인버터 장치, 및 이의 제조 방법{TRANSISTOR ELEMENT, TERNARY INVERTER DEVICE INCLUDING THE SAME, AND METHOD OF FACBRICATING THE SAME}A transistor element, a samjin inverter device including the same, and a manufacturing method thereof TECHNICAL FIELD [0001]

본 개시는 트랜지스터 소자, 이를 포함하는 삼진 인버터 장치, 및 이의 제조 방법에 관한 것이다.The present disclosure relates to a transistor device, a samjin inverter device including the same, and a method of manufacturing the same.

종래 2진수 논리 기반의 디지털 시스템은 많은 양의 데이터를 빠르게 처리하기 위하여 CMOS 소자의 소형화를 통한 정보의 밀도 (bit density) 높이는데 주력하였다. 하지만 최근 30-nm 이하로 집적되면서 양자적 터널링 효과에 의한 누설전류와 전력 소비의 증가로 인해 bit density 를 높이는데 제약을 받았다. 이러한 bit density 의한계를 극복하기 위하여 다중 값 논리 (multi-valued logic) 중 하나인 3진수 논리 소자 및 회로에 대한 관심이 급증하고 있으며, 특히 3진수 논리 구현을 위한 기본 단위로써 표준 3진수 인버터(STI)에 대한 개발이 활발하게 진행되어 오고 있다. 하지만 하나의 전압원에 두 개의 CMOS를 사용하는 기존의 2진수 인버터와 달리, STI에 관한 종래 기술들은 보다 많은 전압원을 필요로 하거나 복잡한 회로 구성이 요구 되는 문제점이 있다.Conventional binary logic-based digital systems have focused on increasing the bit density of information through miniaturization of CMOS devices in order to rapidly process a large amount of data. However, as it has recently been integrated below 30-nm, it has been limited in increasing the bit density due to the increase in leakage current and power consumption due to quantum tunneling effect. In order to overcome this bit density system, interest in ternary logic elements and circuits, which is one of multi-valued logic, is increasing rapidly. In particular, standard ternary inverters ( STI) has been actively being developed. However, unlike a conventional binary inverter that uses two CMOS for one voltage source, conventional techniques related to STI require more voltage sources or complex circuit configurations.

해결하고자 하는 과제는 게이트 전압으로부터 독립적인 정전류를 갖는 트랜지스터 소자를 제공하는 것에 있다.The problem to be solved is to provide a transistor device having a constant current independent from the gate voltage.

해결하고자 하는 과제는 입력 전압으로부터 독립적인 정전류를 갖는 삼진 인버터 장치를 제공하는 것에 있다.The problem to be solved is to provide a three-step inverter device having a constant current independent from the input voltage.

해결하고자 하는 과제는 게이트 전압으로부터 독립적인 정전류를 갖는 트랜지스터 소자를 제조하는 방법을 제공하는 것에 있다.The problem to be solved is to provide a method of manufacturing a transistor device having a constant current independent from the gate voltage.

다만, 해결하고자 하는 과제는 상기 개시에 한정되지 않는다.However, the problem to be solved is not limited to the above disclosure.

일 측면에 있어서, 기판; 상기 기판 상부에 제공되는 소스 영역; 상기 기판 내에서, 상기 소스 영역으로부터 상기 기판의 상면에 평행한 방향으로 이격된 드레인 영역; 상기 기판 상에서, 상기 소스 영역과 상기 드레인 영역 사이에 제공되는 게이트 전극; 상기 게이트 전극과 상기 기판 사이에 개재되는 게이트 절연막; 및 상기 소스 영역과 상기 드레인 영역 사이에서 상기 기판의 상면에 평행한 방향을 따라 연장되는 정전류 형성층;을 포함하되, 상기 정전류 형성층은 상기 드레인 영역과 상기 기판 사이에 정전류를 형성하고, 상기 정전류는 상기 게이트 전극에 인가되는 게이트 전압으로부터 독립적인 트랜지스터 소자가 제공될 수 있다.In one aspect, the substrate; A source region provided on the substrate; A drain region in the substrate, spaced apart from the source region in a direction parallel to an upper surface of the substrate; A gate electrode provided between the source region and the drain region on the substrate; A gate insulating layer interposed between the gate electrode and the substrate; And a constant current forming layer extending in a direction parallel to the upper surface of the substrate between the source region and the drain region, wherein the constant current forming layer forms a constant current between the drain region and the substrate, and the constant current A transistor device independent from a gate voltage applied to the gate electrode may be provided.

상기 정전류 형성층은 상기 기판의 상부에 형성되는 채널과 상기 드레인 영역의 바닥면 사이에 제공될 수 있다.The constant current forming layer may be provided between a channel formed on the substrate and a bottom surface of the drain region.

상기 기판 및 상기 정전류 형성층은 제1 도전형을 갖고, 상기 소스 영역 및 상기 드레인 영역은 상기 제1 도전형과 다른 제2 도전형을 가지며, 상기 정전류 형성층의 도핑 농도는 상기 기판의 도핑 농도보다 높을 수 있다.The substrate and the constant current forming layer have a first conductivity type, the source region and the drain region have a second conductivity type different from the first conductivity type, and the doping concentration of the constant current forming layer is higher than the doping concentration of the substrate. I can.

상기 정전류 형성층의 상기 도핑 농도는 3 X 1018 cm-3 이상일 수 있다.The doping concentration of the constant current forming layer may be 3 X 10 18 cm -3 or more.

상기 드레인 영역과 상기 정전류 형성층 사이에 전기장이 형성되되, 상기 전기장의 세기는 106 V/cm 이상일 수 있다.An electric field is formed between the drain region and the constant current forming layer, and the strength of the electric field may be 10 6 V/cm or more.

상기 기판과 상기 소스 영역은 동일한 전압을 가질 수 있다.The substrate and the source region may have the same voltage.

일 측면에 있어서, 엔모스(NMOS) 트랜지스터 소자; 및 피모스(PMOS) 트랜지스터 소자;를 포함하되, 상기 엔모스 트랜지스터 소자 및 피모스 트랜지스터 소자의 각각은: 웰 영역; 상기 웰 영역 내에서, 상기 웰 영역의 상면에 평행한 방향을 따라 서로 이격된 소스 영역 및 드레인 영역; 및 상기 소스 영역의 하부와 상기 드레인 영역의 하부에 제공되는 정전류 형성층;을 포함하고, 상기 정전류 형성층은 상기 드레인 영역과 상기 웰 영역 사이에 정전류를 형성하고, 상기 엔모스 트랜지스터 소자의 상기 드레인 영역 및 상기 피모스 트랜지스터 소자의 상기 드레인 영역은 전기적으로 연결되어, 서로 동일한 전압을 갖는 삼진 인버터 장치가 제공될 수 있다.In one aspect, an NMOS (NMOS) transistor device; And a PMOS transistor device, wherein each of the NMOS transistor device and the PMOS transistor device comprises: a well region; A source region and a drain region spaced apart from each other in a direction parallel to an upper surface of the well region in the well region; And a constant current forming layer provided below the source region and below the drain region, wherein the constant current forming layer forms a constant current between the drain region and the well region, and the drain region of the NMOS transistor device and The drain region of the PMOS transistor element is electrically connected, so that a three-way inverter device having the same voltage may be provided.

상기 엔모스 트랜지스터 소자 및 상기 피모스 트랜지스터 소자의 각각은: 상기 웰 영역 상에 제공된 게이트 전극; 및 상기 게이트 전극과 상기 웰 영역의 상기 상면 사이에 개재되는 게이트 절연막을 더 포함하되, 상기 정전류는 상기 게이트 전극에 인가되는 게이트 전압으로부터 독립적일 수 있다.Each of the NMOS transistor device and the PMOS transistor device includes: a gate electrode provided on the well region; And a gate insulating layer interposed between the gate electrode and the upper surface of the well region, wherein the constant current may be independent from a gate voltage applied to the gate electrode.

상기 엔모스 트랜지스터 소자의 상기 소스 영역은 상기 엔모스 트랜지스터 소자의 상기 웰 영역에 전기적으로 연결되어, 상기 엔모스 트랜지스터 소자의 상기 웰 영역과 동일한 전압을 갖고, 상기 피모스 트랜지스터 소자의 상기 소스 영역은 상기 피모스 트랜지스터 소자의 상기 웰 영역에 전기적으로 연결되어, 상기 피모스 트랜지스터 소자의 상기 웰 영역과 동일한 전압을 가질 수 있다.The source region of the NMOS transistor element is electrically connected to the well region of the NMOS transistor element and has the same voltage as the well region of the NMOS transistor element, and the source region of the PMOS transistor element is It is electrically connected to the well region of the PMOS transistor device and may have the same voltage as the well region of the PMOS transistor device.

상기 엔모스 트랜지스터 소자의 상기 드레인 영역과 상기 피모스 트랜지스터 소자의 상기 드레인 영역은: 상기 엔모스 트랜지스터 소자가 상기 정전류보다 우세한 채널 전류를 갖고 상기 피모스 트랜지스터 소자가 채널 전류보다 우세한 상기 정전류를 가질 때, 제1 전압을 갖고, 상기 엔모스 트랜지스터 소자가 상기 채널 전류보다 우세한 상기 정전류를 갖고 상기 피모스 트랜지스터 소자가 상기 정전류보다 우세한 상기 채널 전류를 가질 때, 제2 전압을 가지며, 상기 엔모스 트랜지스터 소자 및 상기 피모스 트랜지스터 소자의 각각이 상기 채널 전류보다 우세한 상기 정전류를 가질 때, 제3 전압을 갖되, 상기 제2 전압은 상기 제1 전압보다 크고, 상기 제3 전압은 상기 제1 전압과 상기 제2 전압 사이의 값을 가질 수 있다.The drain region of the NMOS transistor element and the drain region of the PMOS transistor element are: When the NMOS transistor element has a channel current dominant over the constant current and the PMOS transistor element has the constant current dominant than the channel current , Has a first voltage, when the NMOS transistor element has the constant current dominant over the channel current and the PMOS transistor element has the channel current dominant than the constant current, has a second voltage, and the NMOS transistor element And when each of the PMOS transistor elements has the constant current that is dominant than the channel current, it has a third voltage, wherein the second voltage is greater than the first voltage, and the third voltage is the first voltage and the first voltage. It can have a value between 2 voltages.

상기 엔모스 트랜지스터 소자 및 상기 피모스 트랜지스터 소자의 각각에서, 상기 웰 영역과 상기 정전류 형성층은 서로 동일한 도전형들을 갖고, 상기 정전류 형성층의 도핑 농도는 상기 웰 영역의 도핑 농도보다 높고 상기 드레인 영역의 도핑 농도보다 낮을 수 있다.In each of the NMOS transistor device and the PMOS transistor device, the well region and the constant current forming layer have the same conductivity types, and the doping concentration of the constant current forming layer is higher than the doping concentration of the well region and doping of the drain region. May be lower than the concentration.

상기 엔모스 트랜지스터 소자 및 상기 피모스 트랜지스터 소자의 각각에서, 상기 정전류 형성층의 상기 도핑 농도는 3 X 1018 cm-3 이상일 수 있다.In each of the NMOS transistor device and the PMOS transistor device, the doping concentration of the constant current forming layer may be 3 X 10 18 cm -3 or more.

일 측면에 있어서, 기판의 상부에 정전류 형성층을 형성하는 것; 상기 기판 상에 게이트 구조체를 형성하는 것; 및 상기 기판의 상기 상부에 상기 정전류 형성층을 사이에 두고 상기 기판의 상면에 평행한 방향을 따라 서로 이격된 소스 영역 및 드레인 영역을 형성하는 것;을 포함하되, 상기 게이트 구조체는 상기 기판 상에 차례로 적층된 게이트 절연막 및 게이트 전극, 및 상기 게이트 전극의 측면들 상에 제공된 한 쌍의 스페이서들을 포함하고,상기 정전류 형성층은 상기 드레인 영역과 상기 기판 사이에 정전류를 형성하고, 상기 정전류는 상기 게이트 전극에 인가되는 게이트 전압으로부터 독립적이고, 상기 기판과 상기 정전류 형성층은 동일한 도전형을 갖는 트랜지스터 소자의 제조 방법이 제공될 수 있다.In one aspect, forming a constant current forming layer on the top of the substrate; Forming a gate structure on the substrate; And forming source regions and drain regions spaced apart from each other in a direction parallel to the upper surface of the substrate with the constant current forming layer interposed therebetween, wherein the gate structure is sequentially formed on the substrate. A stacked gate insulating layer and a gate electrode, and a pair of spacers provided on side surfaces of the gate electrode, wherein the constant current forming layer forms a constant current between the drain region and the substrate, and the constant current is applied to the gate electrode. A method of manufacturing a transistor device independent from an applied gate voltage and having the same conductivity type as the substrate and the constant current forming layer may be provided.

상기 정전류 형성층을 형성하는 것은: 상기 기판의 상기 상부에 불순물을 주입하는 것; 및 상기 기판을 열처리하는 것;을 포함하되, 상기 불순물은 채널과 상기 드레인 영역의 바닥면 사이에 주입될 수 있다.Forming the constant current forming layer includes: implanting impurities into the upper portion of the substrate; And heat-treating the substrate, wherein the impurities may be implanted between the channel and the bottom surface of the drain region.

상기 열처리 공정의 서멀 버짓(Thermal budget)이 제어되어, 상기 정전류의 크기를 조절할 수 있다.The thermal budget of the heat treatment process is controlled, so that the magnitude of the constant current can be adjusted.

본 개시는 게이트 전압으로부터 독립적인 정전류를 갖는 트랜지스터 소자를 제공할 수 있다.The present disclosure can provide a transistor device having a constant current independent from a gate voltage.

본 개시는 입력 전압으로부터 독립적인 정전류를 갖는 삼진 인버터 장치를 제공할 수 있다.The present disclosure can provide a triple inverter device having a constant current independent from an input voltage.

본 개시는 게이트 전압으로부터 독립적인 정전류를 갖는 트랜지스터 소자를 제조하는 방법을 제공할 수 있다.The present disclosure can provide a method of manufacturing a transistor device having a constant current independent from a gate voltage.

다만, 효과는 상기 개시에 한정되지 않는다.However, the effect is not limited to the above disclosure.

도 1은 예시적인 실시예들에 따른 트랜지스터 소자의 도면이다.
도 2는 본 개시에 따른 엔모스 트랜지스터 소자들과 종래의 엔모스 트랜지스터 소자들의 게이트 전압-드레인 전류 그래프들을 나타낸다.
도 3은 본 개시의 피모스 트랜지스터 소자들과 종래의 피모스 트랜지스터 소자들의 게이트 전압-드레인 전류 그래프들을 나타낸다.
도 4는 도 1의 트랜지스터 소자를 제조하는 방법을 설명하기 위한 도면이다.
도 5는 도 1의 트랜지스터 소자를 제조하는 방법을 설명하기 위한 도면이다.
도 6은 도 1의 트랜지스터 소자를 제조하는 방법을 설명하기 위한 도면이다.
도 7은 예시적인 실시예들에 따른 삼진(Ternary) 인버터 장치의 도면이다.
도 8은 도 7의 삼진 인버터 장치의 회로도이다.
도 9는 도 7의 삼진 인버터 장치를 제조하는 방법을 설명하기 위한 도면이다.
도 10은 도 7의 삼진 인버터 장치를 제조하는 방법을 설명하기 위한 도면이다.
도 11은 도 7의 삼진 인버터 장치를 제조하는 방법을 설명하기 위한 도면이다.
도 12는 본 개시의 삼진(Ternary) 인버터 장치들과 이진(Binary) 인버터 장치들의 게이트 전압-드레인 전류 그래프를 나타낸다.
도 13은 본 개시의 삼진 인버터 장치와 이진(Binary) 인버터 장치의 입력 전압(Vin)-출력 전압(Vout) 그래프를 나타낸다.1 is a diagram of a transistor device according to example embodiments.
2 illustrates gate voltage-drain current graphs of NMOS transistor devices and conventional NMOS transistor devices according to the present disclosure.
3 illustrates gate voltage-drain current graphs of PMOS transistor devices of the present disclosure and conventional PMOS transistor devices.
4 is a diagram illustrating a method of manufacturing the transistor device of FIG. 1.
5 is a diagram illustrating a method of manufacturing the transistor device of FIG. 1.
6 is a diagram illustrating a method of manufacturing the transistor device of FIG. 1.
7 is a diagram of a ternary inverter device according to exemplary embodiments.
8 is a circuit diagram of the three-jin inverter device of FIG. 7.
9 is a diagram illustrating a method of manufacturing the samjin inverter device of FIG. 7.
10 is a diagram illustrating a method of manufacturing the samjin inverter device of FIG. 7.
11 is a diagram illustrating a method of manufacturing the samjin inverter device of FIG. 7.
12 is a graph of gate voltage-drain current of ternary inverter devices and binary inverter devices of the present disclosure.
13 shows a graph of an input voltage (Vin)-output voltage (Vout) of a three-dimensional inverter device and a binary inverter device according to the present disclosure.

이하, 첨부된 도면을 참조하여 본 발명의 실시예들에 대해 상세히 설명하기로 한다. 이하의 도면들에서 동일한 참조부호는 동일한 구성요소를 지칭하며, 도면상에서 각 구성요소의 크기는 설명의 명료성과 편의상 과장되어 있을 수 있다. 한편, 이하에 설명되는 실시예는 단지 예시적인 것에 불과하며, 이러한 실시예들로부터 다양한 변형이 가능하다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. In the following drawings, the same reference numerals refer to the same elements, and the size of each element in the drawings may be exaggerated for clarity and convenience of description. Meanwhile, the embodiments described below are merely exemplary, and various modifications are possible from these embodiments.

이하에서, "상부" 나 "상"이라고 기재된 것은 접촉하여 바로 위에 있는 것뿐만 아니라 비접촉으로 위에 있는 것도 포함할 수 있다.Hereinafter, what is described as "top" or "top" may include not only those directly above by contact, but also those above non-contact.

단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.Singular expressions include plural expressions unless the context clearly indicates otherwise. In addition, when a part "includes" a certain component, it means that other components may be further included rather than excluding other components unless specifically stated to the contrary.

또한, 명세서에 기재된 "..부" 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어 또는 소프트웨어로 구현되거나 하드웨어와 소프트웨어의 결합으로 구현될 수 있다.In addition, terms such as ".. unit" described in the specification mean a unit that processes at least one function or operation, which may be implemented as hardware or software or a combination of hardware and software.

도 1은 예시적인 실시예들에 따른 트랜지스터 소자의 도면이다. 1 is a diagram of a transistor device according to example embodiments.

도 1을 참조하면, 트랜지스터 소자(10)가 제공될 수 있다. 트랜지스터 소자(10)는 기판(100), 웰 영역(110), 한 쌍의 소자 분리 영역들(120), 한 쌍의 소스/드레인 영역들(SD), 정전류 형성층(400), 게이트 전극(210), 게이트 절연막(220), 및 한 쌍의 스페이서들(300)을 포함할 수 있다.Referring to FIG. 1, a transistor device 10 may be provided. The transistor device 10 includes a substrate 100, a well region 110, a pair of isolation regions 120, a pair of source/drain regions SD, a constant current forming layer 400, and a gate electrode 210. ), a gate insulating layer 220, and a pair of spacers 300 may be included.

기판(100)은 반도체 기판일 수 있다. 예를 들어, 기판(100)은 실리콘(Si) 기판, 저마늄(Ge) 기판, 또는 실리콘-저마늄(SiGe) 기판일 수 있다. 기판(100)은 진성(intrinsic) 반도체 기판일 수 있다. The substrate 100 may be a semiconductor substrate. For example, the substrate 100 may be a silicon (Si) substrate, a germanium (Ge) substrate, or a silicon-germanium (SiGe) substrate. The substrate 100 may be an intrinsic semiconductor substrate.

기판(100) 내에 웰 영역(110)이 제공될 수 있다. 웰 영역(110)은 제1 도전형을 가질 수 있다. 예를 들어, 제1 도전형은 n형 또는 p형일 수 있다. 웰 영역(110)의 도전형이 n형인 경우, 웰 영역(110)은 V족 원소(예를 들어, P, As)를 불순물로 포함할 수 있다. 웰 영역(110)의 도전형이 p형인 경우, 웰 영역(110)은 III족 원소(예를 들어, B, In)를 불순물로 포함할 수 있다.The well region 110 may be provided in the substrate 100. The well region 110 may have a first conductivity type. For example, the first conductivity type may be n-type or p-type. When the conductivity type of the well region 110 is n-type, the well region 110 may include a group V element (eg, P, As) as an impurity. When the well region 110 has a p-type conductivity type, the well region 110 may include a group III element (eg, B, In) as an impurity.

웰 영역(110)의 상부에 기판(100)의 상면에 평행한 제1 방향(DR1)을 따라 서로 이격된 한 쌍의 소자 분리 영역들(120)이 제공될 수 있다. 한 쌍의 소자 분리 영역들(120)은 상기 기판(100)의 상면에 수직한 제2 방향(DR2)을 따라 연장할 수 있다. 한 쌍의 소자 분리 영역들(120)은 절연 물질을 포함할 수 있다. 예를 들어, 한 쌍의 소자 분리 영역들(120)은 실리콘 산화물(예를 들어, SiO2)을 포함할 수 있다. A pair of device isolation regions 120 spaced apart from each other in a first direction DR1 parallel to the upper surface of the substrate 100 may be provided on the well region 110. The pair of device isolation regions 120 may extend along a second direction DR2 perpendicular to the upper surface of the substrate 100. The pair of device isolation regions 120 may include an insulating material. For example, the pair of device isolation regions 120 may include silicon oxide (eg, SiO 2 ).

웰 영역(110)의 상부에 제1 방향(DR1)을 따라 서로 이격된 한 쌍의 소스/드레인 영역들(SD)이 제공될 수 있다. 한 쌍의 소스/드레인 영역들(SD) 중 하나는 트랜지스터 소자의 소스일 수 있다. 한 쌍의 소스/드레인 영역들(SD) 중 다른 하나는 트랜지스터 소자의 드레인일 수 있다. 한 쌍의 소스/드레인 영역들(SD)은 제1 도전형과 다른 제2 도전형을 가질 수 있다. 제1 도전형이 n형인 경우, 제2 도전형은 p형일 수 있다. 한 쌍의 소스/드레인 영역들(SD)의 도전형이 p형인 경우, 한 쌍의 소스/드레인 영역들(SD)은 III족 원소(예를 들어, B, In)를 불순물로 포함할 수 있다. 제1 도전형이 p형인 경우, 제2 도전형은 n형일 수 있다. 한 쌍의 소스/드레인 영역들(SD)의 도전형이 n형인 경우, 한 쌍의 소스/드레인 영역들(SD)은 V족 원소(예를 들어, P, As)를 불순물로 포함할 수 있다.A pair of source/drain regions SD spaced apart from each other in the first direction DR1 may be provided on the well region 110. One of the pair of source/drain regions SD may be a source of a transistor device. The other of the pair of source/drain regions SD may be a drain of a transistor device. The pair of source/drain regions SD may have a second conductivity type different from the first conductivity type. When the first conductivity type is n-type, the second conductivity type may be p-type. When the conductivity type of the pair of source/drain regions SD is p-type, the pair of source/drain regions SD may include a group III element (eg, B, In) as an impurity. . When the first conductivity type is p-type, the second conductivity type may be n-type. When the conductivity type of the pair of source/drain regions SD is n-type, the pair of source/drain regions SD may include a group V element (eg, P, As) as an impurity. .

기판(100) 상부에 정전류 형성층(400)이 제공될 수 있다. 정전류 형성층(400)은 한 쌍의 소스/드레인 영역들(SD) 사이에 제공될 수 있다. 정전류 형성층(400)은 한 쌍의 소스/드레인 영역들(SD)에 전기적으로 연결될 수 있다. 정전류 형성층(400)은 한 쌍의 소스/드레인 영역들(SD)의 하부들 사이에서 제1 방향(DR1)을 따라 연장되어, 한 쌍의 소스/드레인 영역들(SD)의 하부들 직접 접할 수 있다. 정전류 형성층(400)은 한 쌍의 소스/드레인 영역들(SD)의 하부들과 제1 방향(DR1)을 따라 중첩할 수 있다. 정전류 형성층(400)은 트랜지스터 소자(10)의 채널(미도시) 아래에 형성될 수 있다. 예를 들어, 정전류 형성층(400)은 채널의 바닥면과 소스/드레인 영역들(SD)의 바닥면들 사이에 제공될 수 있다. 채널은 트랜지스터 소자(10)가 온(On) 상태를 가질 때 정전류 형성층(400)과 기판(100)의 상면 사이에 형성될 수 있다. A constant current forming layer 400 may be provided on the substrate 100. The constant current forming layer 400 may be provided between a pair of source/drain regions SD. The constant current forming layer 400 may be electrically connected to a pair of source/drain regions SD. The constant current forming layer 400 extends along the first direction DR1 between the lower portions of the pair of source/drain regions SD, and can directly contact the lower portions of the pair of source/drain regions SD. have. The constant current forming layer 400 may overlap the lower portions of the pair of source/drain regions SD along the first direction DR1. The constant current forming layer 400 may be formed under a channel (not shown) of the transistor device 10. For example, the constant current forming layer 400 may be provided between the bottom surface of the channel and the bottom surfaces of the source/drain regions SD. The channel may be formed between the constant current forming layer 400 and the upper surface of the substrate 100 when the transistor device 10 is in an on state.

정전류 형성층(400)은 제1 도전형을 가질 수 있다. 정전류 형성층(400)의 도전형이 n형인 경우, 정전류 형성층(400)은 V족 원소(예를 들어, P, As)를 불순물로 포함할 수 있다. 정전류 형성층(400)의 도전형이 p형인 경우, 정전류 형성층(400)은 III족 원소(예를 들어, B, In)를 불순물로 포함할 수 있다. 정전류 형성층(400)의 도핑 농도는 웰 영역(110)의 도핑 농도보다 높을 수 있다. 예를 들어, 정전류 형성층(400)의 도핑 농도는 3 X 1018 cm-3 이상일 수 있다. 정전류 형성층(400)과 한 쌍의 소스/드레인 영역들(SD) 사이에 전기장이 형성될 수 있다. 예를 들어, 상기 전기장의 세기는 106 V/cm 이상일 수 있다. The constant current forming layer 400 may have a first conductivity type. When the conductivity type of the constant current forming layer 400 is n-type, the constant current forming layer 400 may include a group V element (eg, P, As) as an impurity. When the conductivity type of the constant current forming layer 400 is p-type, the constant current forming layer 400 may include a group III element (eg, B, In) as an impurity. The doping concentration of the constant current forming layer 400 may be higher than the doping concentration of the well region 110. For example, the doping concentration of the constant current forming layer 400 may be 3 X 10 18 cm -3 or more. An electric field may be formed between the constant current forming layer 400 and the pair of source/drain regions SD. For example, the strength of the electric field may be 10 6 V/cm or more.

정전류 형성층(400)은 한 쌍의 소스/드레인 영역들(SD) 중 트랜지스터 소자의 드레인인 소스/드레인 영역(SD)과 웰 영역(110) 사이에 정전류를 형성할 수 있다. 정전류는 드레인인 소스/드레인 영역(SD)과 정전류 형성층(400) 사이의 BTBT(Band-To-Band Tunneling) 전류일 수 있다. 정전류는 게이트 전극(210)에 인가되는 게이트 전압으로부터 독립적일 수 있다. 즉, 정전류는 게이트 전압과 무관하게 흐를 수 있다. 트랜지스터 소자(10)가 엔모스(NMOS) 트랜지스터 소자인 경우, 정전류는 드레인인 소스/드레인 영역(SD)으로부터 정전류 형성층(400)을 지나 웰 영역(110)으로 흐를 수 있다. 트랜지스터 소자(10)가 피모스(PMOS) 트랜지스터 소자인 경우, 정전류는 웰 영역(110)으로부터 정전류 형성층(400)을 지나 드레인인 소스/드레인 영역(SD)으로 흐를 수 있다.The constant current forming layer 400 may form a constant current between the well region 110 and the source/drain region SD, which is a drain of the transistor element, among the pair of source/drain regions SD. The constant current may be a band-to-band tunneling (BTBT) current between the drain-in source/drain regions SD and the constant current forming layer 400. The constant current may be independent from the gate voltage applied to the gate electrode 210. That is, the constant current may flow irrespective of the gate voltage. When the transistor device 10 is an NMOS transistor device, a constant current may flow from the source/drain region SD, which is a drain, to the well region 110 through the constant current forming layer 400. When the transistor device 10 is a PMOS transistor device, a constant current may flow from the well region 110 through the constant current forming layer 400 to the drain source/drain regions SD.

웰 영역(110) 상에 게이트 전극(210)이 제공될 수 있다. 게이트 전극(210)은 전기적인 전도성 물질을 포함할 수 있다. 예를 들어, 게이트 전극은 금속(예를 들어, Cu) 또는 도핑된 폴리 실리콘(doped-poly Si)을 포함할 수 있다. A gate electrode 210 may be provided on the well region 110. The gate electrode 210 may include an electrically conductive material. For example, the gate electrode may include a metal (eg, Cu) or doped poly silicon (doped-poly Si).

게이트 전극(210)과 기판(100)의 상면 사이에 게이트 절연막(220)이 제공될 수 있다. 게이트 절연막(220)은 게이트 전극(210)과 웰 영역(110)을 서로 전기적으로 절연시킬 수 있다. 게이트 절연막(220)은 게이트 전극(210)과 기판(100)을 서로 이격시킬 수 있다. 게이트 절연막(220)은 전기적인 절연 물질을 포함할 수 있다. 예를 들어, 게이트 절연막(220)은 SiO2 또는 고유전 물질(예를 들어, SiON, HfO2, ZrO2)을 포함할 수 있다.A gate insulating layer 220 may be provided between the gate electrode 210 and the upper surface of the substrate 100. The gate insulating layer 220 may electrically insulate the gate electrode 210 and the well region 110 from each other. The gate insulating layer 220 may separate the gate electrode 210 and the substrate 100 from each other. The gate insulating layer 220 may include an electrical insulating material. For example, the gate insulating layer 220 may include SiO 2 or a high dielectric material (eg, SiON, HfO 2 , ZrO 2 ).

한 쌍의 스페이서들(300)이 게이트 전극(210)의 양 측벽들 상에 각각 제공될 수 있다. 한 쌍의 스페이서들(300)은 게이트 절연막(220)의 양 측벽들 상으로 각각 연장할 수 있다. 한 쌍의 스페이서들(300)은 전기적인 절연 물질을 포함할 수 있다. 예를 들어, 한 쌍의 스페이서들(300)은 SiO2 또는 고유전 물질(예를 들어, SiON, HfO2, ZrO2)을 포함할 수 있다.A pair of spacers 300 may be provided on both sidewalls of the gate electrode 210, respectively. The pair of spacers 300 may extend on both sidewalls of the gate insulating layer 220, respectively. The pair of spacers 300 may include an electrically insulating material. For example, the pair of spacers 300 may include SiO 2 or a high dielectric material (eg, SiON, HfO 2 , ZrO 2 ).

예시적인 실시예들에서, 웰 영역(110) 내에서 한 쌍의 소스/드레인 영역들(SD) 상에 한 쌍의 저농도 도핑 영역들(미도시)이 제공될 수 있다. 한 쌍의 저농도 도핑 영역들은 한 쌍의 소스/드레인 영역들(SD)과 이에 바로 인접한 한 쌍의 스페이서들(300) 사이에 각각 배치될 수 있다. 한 쌍의 저농도 도핑 영역들의 각각은 제1 방향(DR1)을 따라 연장되어, 한 쌍의 소자 분리 영역들(120)에 접할 수 있다. 한 쌍의 저농도 도핑 영역들은 제2 도전형을 가질 수 있다. 한 쌍의 저농도 도핑 영역들의 도핑 농도는 한 쌍의 소스/드레인 영역들(SD)의 도핑 농도보다 낮을 수 있다. 한 쌍의 저농도 도핑 영역들은 쇼트 채널 효과 및 핫 캐리어 효과의 발생을 감소시킬 수 있다. 이에 따라, 트랜지스터 소자(10)의 전기적인 특성이 개선될 수 있다. In example embodiments, a pair of lightly doped regions (not shown) may be provided on a pair of source/drain regions SD in the well region 110. The pair of lightly doped regions may be disposed between the pair of source/drain regions SD and the pair of spacers 300 immediately adjacent thereto. Each of the pair of low-concentration doped regions extends along the first direction DR1 and may contact the pair of device isolation regions 120. The pair of lightly doped regions may have a second conductivity type. The doping concentration of the pair of lightly doped regions may be lower than the doping concentration of the pair of source/drain regions SD. The pair of low-concentration doped regions may reduce the occurrence of the short channel effect and the hot carrier effect. Accordingly, the electrical characteristics of the transistor device 10 may be improved.

본 개시는 드레인인 소스/드레인 영역(SD)과 웰 영역(110) 사이에 정전류가 흐를 수 있는 트랜지스터 소자(10)를 제공할 수 있다. The present disclosure may provide a transistor device 10 through which a constant current can flow between the drain-in source/drain regions SD and the well region 110.

도 2는 본 개시에 따른 엔모스 트랜지스터 소자들과 종래의 엔모스 트랜지스터 소자들의 게이트 전압-드레인 전류 그래프들을 나타낸다.2 illustrates gate voltage-drain current graphs of NMOS transistor devices and conventional NMOS transistor devices according to the present disclosure.

도 2를 참조하면, 종래의 엔모스 트랜지스터 소자들의 게이트 전압-드레인 전류 그래프들(NGR1, NGR2) 및 본 개시에 따른 엔모스 트랜지스터 소자들의 게이트 전압-드레인 전류 그래프들(NGR3, NGR4, NGR5)이 도시되었다. Referring to FIG. 2, gate voltage-drain current graphs NRG1 and NGR2 of conventional NMOS transistor devices and gate voltage-drain current graphs NRG3, NGR4, and NGR5 of NMOS transistor devices according to the present disclosure are shown. Was shown.

종래의 엔모스 트랜지스터 소자들의 드레인 전류들은 게이트 전압과 무관하게 흐르는 정전류 성분을 갖지 않았다. The drain currents of the conventional NMOS transistor devices did not have a constant current component flowing irrespective of the gate voltage.

본 개시의 엔모스 트랜지스터 소자들의 드레인 전류들은 게이트 전압과 무관하게 흐르는 정전류 성분을 가졌다. 예를 들어, 본 개시의 엔모스 트랜지스터 소자들이 오프(Off) 상태를 가질 때에도, 본 개시의 엔모스 트랜지스터 소자들에 정전류가 흘렀다.Drain currents of the NMOS transistor devices of the present disclosure had a constant current component flowing irrespective of the gate voltage. For example, even when the NMOS transistor elements of the present disclosure are in an off state, a constant current flows through the NMOS transistor elements of the present disclosure.

도 3은 본 개시의 피모스 트랜지스터 소자들과 종래의 피모스 트랜지스터 소자들의 게이트 전압-드레인 전류 그래프들을 나타낸다.3 illustrates gate voltage-drain current graphs of PMOS transistor devices of the present disclosure and conventional PMOS transistor devices.

도 3을 참조하면, 종래의 피모스 트랜지스터 소자들의 게이트 전압-드레인 전류 그래프들(RGR1, RGR2) 및 본 개시의 피모스 트랜지스터 소자들의 게이트 전압-드레인 전류 그래프들(RGR3, RGR4, RGR5)이 도시되었다. 3, gate voltage-drain current graphs RGR1 and RGR2 of conventional PMOS transistor devices and gate voltage-drain current graphs RGR3, RGR4, and RGR5 of PMOS transistor devices of the present disclosure are shown. Became.

종래의 피모스 트랜지스터 소자들의 드레인 전류들은 게이트 전압과 무관하게 흐르는 정전류 성분을 갖지 않았다. The drain currents of the conventional PMOS transistor devices do not have a constant current component flowing irrespective of the gate voltage.

본 개시의 피모스 트랜지스터 소자들의 드레인 전류들은 게이트 전압과 무관하게 흐르는 정전류 성분을 가졌다. 예를 들어, 본 개시의 피모스 트랜지스터 소자들이 오프(Off) 상태를 가질 때에도, 본 개시의 피모스 트랜지스터 소자들에 정전류가 흘렀다.Drain currents of the PMOS transistor devices of the present disclosure had a constant current component flowing independently of the gate voltage. For example, even when the PMOS transistor devices of the present disclosure are in an off state, a constant current flows through the PMOS transistor devices of the present disclosure.

도 4는 도 1의 트랜지스터 소자를 제조하는 방법을 설명하기 위한 도면이다. 도 5는 도 1의 트랜지스터 소자를 제조하는 방법을 설명하기 위한 도면이다. 도 6은 도 1의 트랜지스터 소자를 제조하는 방법을 설명하기 위한 도면이다. 설명의 간결함을 위해 도 1을 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않을 수 있다.4 is a diagram illustrating a method of manufacturing the transistor device of FIG. 1. 5 is a diagram illustrating a method of manufacturing the transistor device of FIG. 1. 6 is a diagram illustrating a method of manufacturing the transistor device of FIG. 1. For the sake of brevity, the contents substantially the same as those described with reference to FIG. 1 may not be described.

도 4를 참조하면, 기판(100)이 제공될 수 있다. 기판(100)은 반도체 기판일 수 있다. 예를 들어, 기판(100)은 실리콘(Si) 기판, 저마늄(Ge) 기판, 또는 실리콘-저마늄(SiGe) 기판일 수 있다. 기판(100)은 진성(intrinsic) 반도체 기판일 수 있다. Referring to FIG. 4, a substrate 100 may be provided. The substrate 100 may be a semiconductor substrate. For example, the substrate 100 may be a silicon (Si) substrate, a germanium (Ge) substrate, or a silicon-germanium (SiGe) substrate. The substrate 100 may be an intrinsic semiconductor substrate.

기판(100) 내에 한 쌍의 소자 분리 영역들(120)이 형성될 수 있다. 한 쌍의 소자 분리 영역들(120)의 형성 공정은 기판(100)을 일부 깊이까지 리세스하여 한 쌍의 리세스 영역들을 형성하는 것 및 상기 한 쌍의 리세스 영역들에 전기적인 절연 물질을 채우는 것을 포함할 수 있다. 예를 들어, 한 쌍의 리세스 영역들은 기판(100)에 이방성 식각 공정을 수행하여 형성될 수 있다. 예를 들어, 전기적인 절연 물질은 화학 기상 증착 공정 또는 물리 기상 증착 공정에 의해 한 쌍의 리세스 영역들에 제공될 수 있다. A pair of device isolation regions 120 may be formed in the substrate 100. In the process of forming the pair of device isolation regions 120, the substrate 100 is recessed to a partial depth to form a pair of recess regions, and an electrically insulating material is applied to the pair of recess regions. It may include filling. For example, a pair of recess regions may be formed by performing an anisotropic etching process on the substrate 100. For example, an electrical insulating material may be provided to the pair of recess regions by a chemical vapor deposition process or a physical vapor deposition process.

한 쌍의 소자 분리 영역들(120) 사이에 웰 영역(110)이 형성될 수 있다. 웰 영역(110)은 기판(100)을 일부 깊이까지 도핑하는 공정을 수행하는 것에 의해 형성될 수 있다. 예를 들어, 상기 도핑 공정은 확산 공정 및/또는 이온 주입 공정을 포함할 수 있다. 기판(100)의 상부가 V족 원소(예를 들어, P, As)로 도핑된 경우, 웰 영역(110)의 도전형은 n형일 수 있다. 기판(100)의 상부가 III족 원소(예를 들어, B, In)로 도핑된 경우, 웰 영역(110)의 도전형은 p형일 수 있다. A well region 110 may be formed between the pair of device isolation regions 120. The well region 110 may be formed by performing a process of doping the substrate 100 to a partial depth. For example, the doping process may include a diffusion process and/or an ion implantation process. When the upper portion of the substrate 100 is doped with a group V element (eg, P, As), the conductivity type of the well region 110 may be n-type. When the upper portion of the substrate 100 is doped with a group III element (eg, B, In), the conductivity type of the well region 110 may be p-type.

도 5를 참조하면, 웰 영역(110)의 상부에 정전류 형성층(400)이 형성될 수 있다. 예를 들어, 정전류 형성층(400)은 도 1을 참조하여 설명된 트랜지스터 소자(도 1의 10)의 채널보다 깊이 형성되되, 한 쌍의 소스/드레인 영역들(도 1의 SD)의 바닥면들보다 얕게 형성될 수 있다. 정전류 형성층(400)을 형성하는 것은 이온 주입 공정을 수행하는 것을 포함할 수 있다. 정전류 형성층(400)은 웰 영역(110)과 동일한 도전형을 가질 수 있다. 웰 영역(110)의 도전형이 n형인 경우, 웰 영역(110)의 상부에 V족 원소(예를 들어, P, As)가 더 주입되어, n형 정전류 형성층(400)을 형성할 수 있다. 웰 영역(110)의 도전형이 p형인 경우, 웰 영역(110)의 상부에 III족 원소(예를 들어, B, In)가 더 주입되어, p형 정전류 형성층(400)을 형성할 수 있다. Referring to FIG. 5, a constant current forming layer 400 may be formed on the well region 110. For example, the constant current forming layer 400 is formed deeper than the channel of the transistor device (10 in FIG. 1) described with reference to FIG. 1, and bottom surfaces of a pair of source/drain regions (SD in FIG. 1) It can be formed to be shallower. Forming the constant current forming layer 400 may include performing an ion implantation process. The constant current forming layer 400 may have the same conductivity type as the well region 110. When the conductivity type of the well region 110 is n-type, a group V element (eg, P, As) is further implanted on the well region 110 to form the n-type constant current forming layer 400 . When the conductivity type of the well region 110 is p-type, a group III element (eg, B, In) is further implanted on the well region 110 to form the p-type constant current forming layer 400. .

웰 영역(110)의 상부에 불순물이 주입된 후, 웰 영역(110)은 열처리될 수 있다. 열처리 공정의 서멀 버짓(thermal budget)은 트랜지스터 소자(도 1의 10)의 문턱 전압 특성 및 정전류에 영향을 줄 수 있다. 예를 들어, 서멀 버짓이 요구되는 것보다 큰 경우, 웰 영역(110)의 상부에 주입된 불순물이 채널로 확산되어 문턱 전압을 바꿀 수 있다. 예를 들어, 서멀 버짓이 요구되는 것보다 큰 경우, 한 쌍의 소스/드레인 영역들(SD)과 정전류 형성층(400) 사이의 도핑 농도가 완만하게 변하여 정전류의 크기가 작아질 수 있다. 열처리 공정 수행 시, 서멀 버짓(thermal budget)은 트랜지스터 소자(도 1의 10)의 문턱 전압 특성이 변하지 않거나 최소한으로 변하도록, 그리고 트랜지스터 소자(도 1의 10)가 요구되는 정전류를 갖도록 조절될 수 있다. After impurities are implanted on the well region 110, the well region 110 may be heat treated. The thermal budget of the heat treatment process may affect the threshold voltage characteristics and constant current of the transistor device (10 in FIG. 1 ). For example, when the thermal budget is greater than that required, impurities implanted in the upper portion of the well region 110 diffuse into the channel to change the threshold voltage. For example, when the thermal budget is larger than that required, the doping concentration between the pair of source/drain regions SD and the constant current forming layer 400 changes gently, so that the magnitude of the constant current may decrease. When performing the heat treatment process, the thermal budget can be adjusted so that the threshold voltage characteristic of the transistor device (10 in FIG. 1) does not change or changes to a minimum, and the transistor device (10 in FIG. have.

도 6을 참조하면, 기판(100) 상에 게이트 전극(210), 게이트 절연막(220), 및 한 쌍의 스페이서들(300)이 형성될 수 있다. 게이트 전극(210) 및 게이트 절연막(220)을 형성하는 것은 기판(100) 상에 절연 물질(예를 들어, SiO2, SiON, HfO2, ZrO2) 및 전도성 물질(예를 들어, 금속 또는 도핑된 폴리 실리콘)을 차례로 증착하는 공정 및 상기 증착 공정에 의해 형성된 증착 막을 패터닝하는 공정을 수행하는 것을 포함할 수 있다. 예를 들어, 상기 증착 공정은 화학 기상 증착 공정 또는 물리 기상 증착 공정을 포함할 수 있다. 예를 들어, 패터닝 공정은 상기 증착 막 상에 마스크 패턴을 형성하는 것 및 상기 증착 막에 상기 마스크 패턴을 식각 마스크로 이용하는 이방성 식각 공정을 수행하는 것을 포함할 수 있다. 마스크 패턴은 이방성 식각 공정 동안 또는 이방성 식각 공정 종료 후에 제거될 수 있다. Referring to FIG. 6, a gate electrode 210, a gate insulating layer 220, and a pair of spacers 300 may be formed on a substrate 100. Forming the gate electrode 210 and the gate insulating film 220 is an insulating material (eg, SiO 2 , SiON, HfO 2 , ZrO 2 ) and a conductive material (eg, metal or doped) on the substrate 100 A process of sequentially depositing (polysilicon)) and a process of patterning a deposited film formed by the deposition process. For example, the deposition process may include a chemical vapor deposition process or a physical vapor deposition process. For example, the patterning process may include forming a mask pattern on the deposition layer and performing an anisotropic etching process using the mask pattern as an etching mask on the deposition layer. The mask pattern may be removed during the anisotropic etching process or after the anisotropic etching process is finished.

한 쌍의 스페이서들(300)을 형성하는 것은 기판(100) 상에 절연막을 형성하는 것 및 상기 절연막에 이방성 식각 공정을 수행하는 것을 포함할 수 있다. 예를 들어, 절연막은 기판(100) 상에 절연 물질(예를 들어, SiO2, SiON, HfO2, ZrO2)을 컨포멀하게 증착하여 형성될 수 있다. Forming the pair of spacers 300 may include forming an insulating layer on the substrate 100 and performing an anisotropic etching process on the insulating layer. For example, the insulating layer may be formed by conformally depositing an insulating material (eg, SiO 2, SiON, HfO 2 , ZrO 2 ) on the substrate 100.

도 1을 다시 참조하면, 웰 영역(110)의 상부에 한 쌍의 소스/드레인 영역들(SD)이 형성될 수 있다. 한 쌍의 소스/드레인 영역들(SD)을 형성하는 것은 서로 바로 인접한 스페이서(300)와 소자 분리 영역(120) 사이의 웰 영역(110)을 도핑하는 공정을 수행하는 것을 포함할 수 있다. 예를 들어, 상기 도핑 공정은 이온 주입 공정을 포함할 수 있다. 한 쌍의 소스/드레인 영역들(SD)은 기판(100)의 상면으로부터 소정의 깊이까지 형성될 수 있다. 예를 들어, 한 쌍의 소스/드레인 영역들(SD)은 기판(100)의 상면부터 정전류 형성층(400)보다 깊은 깊이까지 형성될 수 있다. 한 쌍의 소스/드레인 영역들(SD)은 웰 영역(110)과 다른 도전형을 가질 수 있다. 웰 영역(110)의 도전형이 n형인 경우, 서로 바로 인접한 스페이서(300)와 소자 분리 영역(120) 사이의 웰 영역(110)에 III족 원소(예를 들어, B, In)가 주입되어 p형 소스/드레인 영역(SD)이 형성될 수 있다. 웰 영역(110)의 도전형이 p형인 경우, 서로 바로 인접한 스페이서(300)와 소자 분리 영역(120) 사이의 웰 영역(110)에 V족 원소(예를 들어, P, As)가 주입되어 n형 소스/드레인 영역(SD)이 형성될 수 있다. 한 쌍의 소스/드레인 영역들(SD)은 그 하부들이 정전류 형성층(400)과 제1 방향(DR1)을 따라 중첩하도록 형성될 수 있다. 이에 따라, 트랜지스터 소자(10)가 형성될 수 있다.Referring back to FIG. 1, a pair of source/drain regions SD may be formed on the well region 110. Forming the pair of source/drain regions SD may include performing a process of doping the well region 110 between the spacer 300 immediately adjacent to each other and the device isolation region 120. For example, the doping process may include an ion implantation process. The pair of source/drain regions SD may be formed from the upper surface of the substrate 100 to a predetermined depth. For example, the pair of source/drain regions SD may be formed from the upper surface of the substrate 100 to a depth deeper than that of the constant current forming layer 400. The pair of source/drain regions SD may have a different conductivity type than the well region 110. When the conductivity type of the well region 110 is n-type, a group III element (eg, B, In) is implanted into the well region 110 between the spacer 300 and the device isolation region 120 immediately adjacent to each other. A p-type source/drain region SD may be formed. When the conductivity type of the well region 110 is p-type, a group V element (eg, P, As) is implanted into the well region 110 between the spacer 300 and the device isolation region 120 immediately adjacent to each other. An n-type source/drain region SD may be formed. The pair of source/drain regions SD may be formed such that lower portions thereof overlap the constant current forming layer 400 along the first direction DR1. Accordingly, the transistor device 10 may be formed.

예시적인 실시예들에서, 웰 영역(110) 내에서 한 쌍의 소스/드레인 영역들(SD) 상에 한 쌍의 저농도 도핑 영역들(미도시)이 각각 형성될 수 있다. 한 쌍의 저농도 도핑 영역들은 기판(100)의 상면으로부터 소정의 깊이까지 형성되고, 한 쌍의 소스/드레인 영역들(SD)은 상기 소정의 깊이로부터 정전류 형성층(400)보다 깊은 깊이까지 형성될 수 있다. 한 쌍의 저농도 도핑 영역들은 도핑 공정에 의해 형성될 수 있다. 예를 들어, 상기 도핑 공정은 이온 주입 공정을 포함할 수 있다. 한 쌍의 소스/드레인 영역들(SD)한 쌍의 소스/드레인 영역들(SD)과 동일한 도전형을 갖도록 도핑될 수 있다.In example embodiments, a pair of lightly doped regions (not shown) may be formed on a pair of source/drain regions SD in the well region 110, respectively. A pair of low-concentration doped regions may be formed from the upper surface of the substrate 100 to a predetermined depth, and a pair of source/drain regions SD may be formed from the predetermined depth to a depth deeper than the constant current forming layer 400. have. A pair of lightly doped regions may be formed by a doping process. For example, the doping process may include an ion implantation process. The pair of source/drain regions SD may be doped to have the same conductivity type as the pair of source/drain regions SD.

도 7은 예시적인 실시예들에 따른 삼진(Ternary) 인버터 장치의 도면이다. 도 8은 도 7의 삼진 인버터 장치의 회로도이다. 설명의 간결함을 위해, 도 1을 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않을 수 있다.7 is a diagram of a ternary inverter device according to exemplary embodiments. 8 is a circuit diagram of the three-jin inverter device of FIG. 7. For the sake of brevity, contents substantially the same as those described with reference to FIG. 1 may not be described.

도 7을 참조하면, 삼진 인버터 장치(20)가 제공될 수 있다. 삼진 인버터 장치(20)는 기판(100), 제1 웰 영역(112), 소자 분리 영역들(120), 한 쌍의 제1 소스/드레인 영역들(SDa), 제1 정전류 형성층(402), 제2 웰 영역(114), 한 쌍의 제2 소스/드레인 영역들(SDb), 제2 정전류 형성층(404), 게이트 전극들(210), 게이트 절연막들(220), 및 스페이서들(300)을 포함할 수 있다. 기판(100)은 도 1을 참조하여 설명된 것과 실질적으로 동일할 수 있다. Referring to FIG. 7, a samjin inverter device 20 may be provided. The samjin inverter device 20 includes a substrate 100, a first well region 112, isolation regions 120, a pair of first source/drain regions SDa, a first constant current forming layer 402, The second well region 114, a pair of second source/drain regions SDb, a second constant current forming layer 404, gate electrodes 210, gate insulating layers 220, and spacers 300 It may include. The substrate 100 may be substantially the same as that described with reference to FIG. 1.

기판(100) 내에 소자 분리 영역들(120)이 제공될 수 있다. 소자 분리 영역들(120)의 각각은 도 1을 참조하여 설명된 한 쌍의 소자 분리 영역들(120)의 각각과 실질적으로 동일할 수 있다. 소자 분리 영역들(120)은 기판(100)의 상면에 평행한 제1 방향(DR1)을 따라 배열될 수 있다. 예를 들어, 소자 분리 영역들(120)은 실질적으로 동일한 간격으로 배열될 수 있다. Device isolation regions 120 may be provided in the substrate 100. Each of the device isolation regions 120 may be substantially the same as each of the pair of device isolation regions 120 described with reference to FIG. 1. The device isolation regions 120 may be arranged along the first direction DR1 parallel to the upper surface of the substrate 100. For example, the device isolation regions 120 may be arranged at substantially equal intervals.

기판(100) 내에 제1 웰 영역(112) 및 제2 웰 영역(114)이 제공될 수 있다. 제1 웰 영역(112)은 제2 웰 영역(114)으로부터 제1 방향(DR1)을 따라 이격될 수 있다. 제1 웰 영역(112) 및 제2 웰 영역(114)의 각각은 서로 바로 인접한 소자 분리 영역들(120) 사이에 제공될 수 있다. 제1 웰 영역(112)의 도전형은 n형일 수 있다. 제1 웰 영역(112)은 V족 원소(예를 들어, P, As)를 불순물로 포함할 수 있다. 제2 웰 영역(114)의 도전형은 p형일 수 있다. 제2 웰 영역(114)은 III족 원소(예를 들어, B, In)를 불순물로 포함할 수 있다.A first well region 112 and a second well region 114 may be provided in the substrate 100. The first well region 112 may be spaced apart from the second well region 114 along the first direction DR1. Each of the first well region 112 and the second well region 114 may be provided between the device isolation regions 120 immediately adjacent to each other. The first well region 112 may have an n-type conductivity. The first well region 112 may include a group V element (eg, P, As) as an impurity. The conductivity type of the second well region 114 may be a p-type. The second well region 114 may include a group III element (eg, B, In) as an impurity.

제1 웰 영역(112)의 상부에 제1 방향(DR1)을 따라 서로 이격된 한 쌍의 제1 소스/드레인 영역들(SDa)이 제공될 수 있다. 한 쌍의 제1 소스/드레인 영역들(SDa)의 도전형은 p형일 수 있다. 한 쌍의 제1 소스/드레인 영역들(SDa)은 III족 원소(예를 들어, B, In)를 불순물로 포함할 수 있다. A pair of first source/drain regions SDa spaced apart from each other along the first direction DR1 may be provided on the first well region 112. The pair of first source/drain regions SDa may have a conductivity type of p-type. The pair of first source/drain regions SDa may include a group III element (eg, B, In) as an impurity.

제2 웰 영역(114)의 상부에 제1 방향(DR1)을 따라 서로 이격된 한 쌍의 제2 소스/드레인 영역들(SDb)이 제공될 수 있다. 한 쌍의 제2 소스/드레인 영역들(SDb)의 도전형은 n형일 수 있다. 한 쌍의 제2 소스/드레인 영역들(SDb)은 V족 원소(예를 들어, P, As)를 불순물로 포함할 수 있다.A pair of second source/drain regions SDb spaced apart from each other in the first direction DR1 may be provided on the second well region 114. The pair of second source/drain regions SDb may have an n-type conductivity. The pair of second source/drain regions SDb may include a group V element (eg, P, As) as an impurity.

제1 정전류 형성층(402) 및 제2 정전류 형성층(404)이 각각 제1 웰 영역(112) 및 제2 웰 영역(114) 내에 제공될 수 있다. 제1 정전류 형성층(402)은 한 쌍의 제1 소스/드레인 영역들(SDa) 사이에 제공될 수 있다. 예를 들어, 제1 정전류 형성층(402)은 제1 소스/드레인 영역들(SDa)과 제1 방향(DR1)을 따라 중첩할 수 있다. 예를 들어, 제1 정전류 형성층(402)은 제1 소스/드레인 영역들(SDa) 사이에 형성되는 채널(미도시)의 바닥면과 제1 소스/드레인 영역들(SDa)의 바닥면들 사이에 제공될 수 있다. 제1 정전류 형성층(402)의 도전형은 n형일 수 있다. 제1 정전류 형성층(402)은 V족 원소(예를 들어, P, As)를 불순물로 포함할 수 있다. 예를 들어, 제2 정전류 형성층(404)은 한 쌍의 제2 소스/드레인 영역들(SDb) 사이에 제공될 수 있다. 예를 들어, 제2 정전류 형성층(404)은 제2 소스/드레인 영역들(SDb)과 제1 방향(DR1)을 따라 중첩할 수 있다. 예를 들어, 제2 정전류 형성층(404)은 제2 소스/드레인 영역들(SDb) 사이에 형성되는 채널(미도시)의 바닥면과 제2 소스/드레인 영역들(SDb)의 바닥면들 사이에 제공될 수 있다. 제2 정전류 형성층(404)의 도전형은 p형일 수 있다. 제2 정전류 형성층(404)은 III족 원소(예를 들어, B, In)를 불순물로 포함할 수 있다.The first constant current forming layer 402 and the second constant current forming layer 404 may be provided in the first well region 112 and the second well region 114, respectively. The first constant current forming layer 402 may be provided between the pair of first source/drain regions SDa. For example, the first constant current forming layer 402 may overlap the first source/drain regions SDa along the first direction DR1. For example, the first constant current forming layer 402 is formed between the bottom surface of the channel (not shown) formed between the first source/drain regions SDa and the bottom surfaces of the first source/drain regions SDa. Can be provided to The conductivity type of the first constant current forming layer 402 may be n-type. The first constant current forming layer 402 may include a group V element (eg, P, As) as an impurity. For example, the second constant current forming layer 404 may be provided between the pair of second source/drain regions SDb. For example, the second constant current forming layer 404 may overlap the second source/drain regions SDb along the first direction DR1. For example, the second constant current forming layer 404 is formed between the bottom surface of the channel (not shown) formed between the second source/drain regions SDb and the bottom surfaces of the second source/drain regions SDb. Can be provided to The conductivity type of the second constant current forming layer 404 may be p-type. The second constant current forming layer 404 may include a group III element (eg, B, In) as an impurity.

제1 웰 영역(112) 및 제2 웰 영역(114) 상에 게이트 전극들(210)이 각각 제공될 수 있다. 게이트 전극들(210)과 기판(100)의 상면 사이에 게이트 절연막들(220)이 각각 제공될 수 있다. 스페이서들(300)이 게이트 전극들(210)의 측벽들 상에 각각 제공될 수 있다. Gate electrodes 210 may be provided on the first well region 112 and the second well region 114, respectively. Gate insulating layers 220 may be provided between the gate electrodes 210 and the upper surface of the substrate 100, respectively. Spacers 300 may be provided on sidewalls of the gate electrodes 210, respectively.

제1 웰 영역(112), 한 쌍의 제1 소스/드레인 영역들(SDa), 제1 정전류 형성층(402), 게이트 전극(210), 게이트 절연막(220), 및 게이트 전극(210)의 양 측벽들에 각각 제공된 스페이서들(300)은 피모스(PMOS) 트랜지스터를 정의할 수 있다.제2 웰 영역(114), 한 쌍의 제1 소스/드레인 영역들(SDa), 제2 정전류 형성층(404), 게이트 전극(210), 게이트 절연막(220), 및 게이트 전극(210)의 양 측벽들에 각각 제공된 스페이서들(300)은 엔모스(NMOS) 트랜지스터를 정의할 수 있다.The amount of the first well region 112, the pair of first source/drain regions SDa, the first constant current forming layer 402, the gate electrode 210, the gate insulating layer 220, and the gate electrode 210 Each of the spacers 300 provided on the sidewalls may define a PMOS transistor. A second well region 114, a pair of first source/drain regions SDa, and a second constant current forming layer ( 404, the gate electrode 210, the gate insulating layer 220, and the spacers 300 respectively provided on both sidewalls of the gate electrode 210 may define an NMOS transistor.

도 8을 참조하면, 엔모스 트랜지스터 소자의 소스(도 7의 한 쌍의 제2 소스/드레인 영역들 중 하나) 및 기판(도 7의 제2 웰 영역)에 접지 전압이 인가될 수 있다. 설명의 간결함을 위해, 이하에서 접지 전압은 0 볼트(V)인 것으로 가정한다. 피모스 트랜지스터 소자의 소스(도 7의 한 쌍의 제1 소스/드레인 영역들 중 하나) 및 기판(도 7의 제1 웰 영역)에 구동 전압(VDD)이 인가될 수 있다. 엔모스 트랜지스터 소자의 게이트 전극(도 7의 제2 웰 영역 상의 게이트 전극)과 피모스 트랜지스터 소자의 게이트 전극(도 7의 제1 웰 영역 상의 게이트 전극)의 각각에 입력 전압(Vin)이 인가될 수 있다.Referring to FIG. 8, a ground voltage may be applied to a source (one of a pair of second source/drain regions in FIG. 7) and a substrate (a second well region in FIG. 7) of an NMOS transistor device. For the sake of brevity, the ground voltage is assumed to be 0 volts (V) hereinafter. The driving voltage V DD may be applied to the source (one of the pair of first source/drain regions of FIG. 7) and the substrate (the first well region of FIG. 7) of the PMOS transistor device. The input voltage Vin is applied to each of the gate electrode of the NMOS transistor device (gate electrode on the second well region of FIG. 7) and the gate electrode of the PMOS transistor device (gate electrode on the first well region of FIG. 7) I can.

엔모스 트랜지스터 소자의 드레인(도 7의 한 쌍의 제2 소스/드레인 영역들 중 다른 하나)은 피모스 트랜지스터 소자의 드레인(도 7의 한 쌍의 제1 소스/드레인 영역들 중 다른 하나)과 전기적으로 연결되어, 동일한 전압들을 각각 가질 수 있다. 엔모스 트랜지스터 소자의 드레인과 피모스 트랜지스터 소자의 드레인의 전압은 삼진 인버터 장치(20)의 출력 전압(Vout)일 수 있다.The drain of the NMOS transistor device (the other one of the pair of second source/drain regions in FIG. 7) and the drain (the other one of the pair of first source/drain regions in FIG. 7) of the PMOS transistor device They are electrically connected, so they can each have the same voltages. The voltage of the drain of the NMOS transistor device and the drain of the PMOS transistor device may be the output voltage Vout of the samjin inverter device 20.

엔모스 트랜지스터 소자의 드레인에서 기판으로 정전류가 흐를 수 있다. 피모스 트랜지스터 소자의 기판에서 드레인으로 정전류가 흐를 수 있다. 상기 정전류들은 입력 전압(Vin)으로부터 독립적일 수 있다.A constant current may flow from the drain of the NMOS transistor device to the substrate. A constant current may flow from the substrate of the PMOS transistor device to the drain. The constant currents may be independent from the input voltage Vin.

일 예에서, 피모스 트랜지스터 소자가 채널 전류보다 우세한 정전류를 갖고 엔모스 트랜지스터 소자가 정전류보다 우세한 채널 전류를 갖도록, 피모스 트랜지스터 소자의 게이트 전극과 엔모스 트랜지스터 소자의 게이트 전극에 제1 입력 전압이 인가될 수 있다. 이때, 삼진 인버터 장치(20)의 출력 전압(Vout)은 제1 전압일 수 있다.In one example, a first input voltage is applied to the gate electrode of the PMOS transistor element and the gate electrode of the NMOS transistor element so that the PMOS transistor element has a constant current dominant over the channel current and the NMOS transistor element has a channel current that is dominant than the constant current. Can be authorized. In this case, the output voltage Vout of the samjin inverter device 20 may be the first voltage.

다른 예에서, 엔모스 트랜지스터 소자가 채널 전류보다 우세한 정전류를 갖고 피모스 트랜지스터 소자가 정전류보다 우세한 채널 전류를 갖도록, 피모스 트랜지스터 소자의 게이트 전극과 엔모스 트랜지스터 소자의 게이트 전극에 제2 입력 전압이 인가될 수 있다. 이때, 삼진 인버터 장치(20)의 출력 전압은 상기 제1 전압보다 큰 제2 전압일 수 있다.In another example, a second input voltage is applied to the gate electrode of the PMOS transistor element and the gate electrode of the NMOS transistor element so that the NMOS transistor element has a constant current dominant over the channel current and the PMOS transistor element has a channel current dominant than the constant current. Can be authorized. In this case, the output voltage of the samjin inverter device 20 may be a second voltage greater than the first voltage.

또 다른 예에서, 엔모스 트랜지스터 소자와 피모스 트랜지스터 소자의 각각이 채널 전류보다 우세한 정전류를 갖도록, 피모스 트랜지스터 소자의 게이트 전극과 엔모스 트랜지스터 소자의 게이트 전극에 제3 입력 전압이 인가될 수 있다. 이때, 삼진 인버터 장치(20)의 출력 전압은 상기 제1 전압과 제2 전압 사이의 제3 전압일 수 있다. In another example, a third input voltage may be applied to the gate electrode of the PMOS transistor device and the gate electrode of the NMOS transistor device so that each of the NMOS transistor device and the PMOS transistor device have a constant current that is dominant than the channel current. . In this case, the output voltage of the samjin inverter device 20 may be a third voltage between the first voltage and the second voltage.

엔모스 트랜지스터 소자의 드레인에서 기판으로 흐르는 정전류 및 피모스 트랜지스터 소자의 기판에서 드레인으로 흐르는 정전류는 피모스 트랜지스터 소자 및 엔모스 트랜지스터 소자의 게이트 전극들에 인가되는 게이트 전압들과 무관하게 흐를 수 있다. 삼진 인버터 장치(20) 내의 전류는 피모스 트랜지스터 소자의 기판으로부터 피모스 트랜지스터 소자의 드레인과 엔모스 트랜지스터 소자의 드레인을 거쳐서 엔모스 트랜지스터 소자의 기판으로 흐를 수 있다. 구동 전압(VDD)은 피모스 트랜지스터 소자의 기판과 피모스 트랜지스터 소자의 드레인 사이의 저항 및 엔모스 트랜지스터 소자의 기판과 엔모스 트랜지스터 소자의 드레인 사이의 저항에 의해 분배될 수 있다. 출력 전압(Vout)은 구동 전압(VDD)이 피모스 트랜지스터 소자의 기판과 피모스 트랜지스터 소자의 드레인 사이의 저항에 의해 강하된 전압일 수 있다. 이에 따라, 출력 전압(Vout)은 구동 전압(VDD)과 0 V 사이의 값을 가질 수 있다. The constant current flowing from the drain of the NMOS transistor device to the substrate and the constant current flowing from the substrate to the drain of the PMOS transistor device may flow irrespective of the gate voltages applied to the PMOS transistor device and the gate electrodes of the NMOS transistor device. The current in the triplet inverter device 20 may flow from the substrate of the PMOS transistor element to the substrate of the NMOS transistor element through the drain of the PMOS transistor element and the drain of the NMOS transistor element. The driving voltage V DD may be distributed by a resistance between a substrate of the PMOS transistor device and a drain of the PMOS transistor device and a resistance between the substrate of the NMOS transistor device and a drain of the NMOS transistor device. The output voltage Vout may be a voltage in which the driving voltage V DD is lowered by a resistance between the substrate of the PMOS transistor device and the drain of the PMOS transistor device. Accordingly, the output voltage Vout may have a value between the driving voltage V DD and 0 V.

출력 전압(Vout)은 입력 전압(Vin)에 따라 제1 전압('0' 상태), 상기 제1 전압보다 큰 제3 전압('1' 상태), 또는 상기 제3 전압보다 큰 제2 전압('2' 상태)을 가질 수 있다. 본 개시는 입력 전압(Vin)에 따라 3가지 상태를 갖는 삼진(Ternary) 인버터 장치(20)를 제공할 수 있다.The output voltage Vout is a first voltage ('0' state) according to the input voltage Vin, a third voltage greater than the first voltage ('1' state), or a second voltage greater than the third voltage ( '2' state). The present disclosure may provide a ternary inverter device 20 having three states according to an input voltage Vin.

예시적인 실시예들에서, 한 쌍의 제1 소스/드레인 영역들(SDa)과 한 쌍의 제2 소스/드레인 영역들(SDb) 상에 저농도 도핑 영역들(미도시)이 제공될 수 있다. 예를 들어, 저농도 도핑 영역들은 한 쌍의 제1 소스/드레인 영역들(SDa)과 이에 바로 인접한 스페이서들(300) 사이 및 한 쌍의 제2 소스/드레인 영역들(SDb)과 이에 바로 인접한 스페이서들(300) 사이에 각각 배치될 수 있다. 저농도 도핑 영역들의 각각은 제1 방향(DR1)을 따라 연장되어, 소자 분리 영역들(120)에 접할 수 있다. In example embodiments, low-concentration doped regions (not shown) may be provided on the pair of first source/drain regions SDa and the pair of second source/drain regions SDb. For example, the low-concentration doped regions are between a pair of first source/drain regions SDa and spacers 300 immediately adjacent thereto, and a pair of second source/drain regions SDb and spacers immediately adjacent thereto. They may be disposed between each of the 300. Each of the low-concentration doped regions may extend along the first direction DR1 to contact the device isolation regions 120.

한 쌍의 제1 소스/드레인 영역들(SDa) 상의 저농도 도핑 영역들의 도전형은 n형일 수 있다. 한 쌍의 제1 소스/드레인 영역들(SDa) 상의 저농도 도핑 영역들의 도핑 농도는 한 쌍의 제1 소스/드레인 영역들(SDa)의 도핑 농도보다 낮을 수 있다. The conductivity type of the low-concentration doped regions on the pair of first source/drain regions SDa may be n-type. The doping concentration of the lightly doped regions on the pair of first source/drain regions SDa may be lower than the doping concentration of the pair of first source/drain regions SDa.

한 쌍의 제2 소스/드레인 영역들(SDb) 상의 저농도 도핑 영역들의 도전형은 p형일 수 있다. 한 쌍의 제2 소스/드레인 영역들(SDb) 상의 저농도 도핑 영역들의 도핑 농도는 한 쌍의 제2 소스/드레인 영역들(SDb)의 도핑 농도보다 낮을 수 있다.The conductivity type of the low-concentration doped regions on the pair of second source/drain regions SDb may be p-type. The doping concentration of the low-concentration doped regions on the pair of second source/drain regions SDb may be lower than the doping concentration of the pair of second source/drain regions SDb.

저농도 도핑 영역들은 쇼트 채널 효과 및 핫 캐리어 효과의 발생을 감소시킬 수 있다. 이에 따라, 삼진 인버터 장치(20)의 전기적인 특성이 개선될 수 있다.The low-concentration doped regions may reduce the occurrence of a short channel effect and a hot carrier effect. Accordingly, the electrical characteristics of the samjin inverter device 20 may be improved.

도 9는 도 7의 삼진 인버터 장치를 제조하는 방법을 설명하기 위한 도면이다. 도 10은 도 7의 삼진 인버터 장치를 제조하는 방법을 설명하기 위한 도면이다. 도 11은 도 7의 삼진 인버터 장치를 제조하는 방법을 설명하기 위한 도면이다. 설명의 간결함을 위해 도 4 내지 도 6, 및 도 7을 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않을 수 있다.9 is a diagram illustrating a method of manufacturing the samjin inverter device of FIG. 7. 10 is a diagram illustrating a method of manufacturing the samjin inverter device of FIG. 7. 11 is a diagram illustrating a method of manufacturing the samjin inverter device of FIG. 7. For the sake of brevity, the contents substantially the same as those described with reference to FIGS. 4 to 6 and 7 may not be described.

도 9를 참조하면, 기판(100) 내에 소자 분리 영역들(120)이 형성될 수 있다. 소자 분리 영역들(120)의 형성 공정은 도 4를 참조하여 설명된 한 쌍의 소자 분리 영역들(120)의 형성 공정과 실질적으로 동일할 수 있다. Referring to FIG. 9, device isolation regions 120 may be formed in the substrate 100. The process of forming the device isolation regions 120 may be substantially the same as the process of forming the pair of device isolation regions 120 described with reference to FIG. 4.

소자 분리 영역들(120) 중 서로 바로 인접한 한 쌍의 소자 분리 영역들(120) 사이에 제1 웰 영역(112)이 형성될 수 있다. 제1 웰 영역(112)은 기판(100)을 V족 원소(예를 들어, P, As)로 도핑하는 공정에 의해 형성될 수 있다. 제1 웰 영역(112)의 도전형은 n형일 수 있다.A first well region 112 may be formed between a pair of device isolation regions 120 that are immediately adjacent to each other among the device isolation regions 120. The first well region 112 may be formed by a process of doping the substrate 100 with a group V element (eg, P, As). The first well region 112 may have an n-type conductivity.

소자 분리 영역들(120) 중 서로 바로 인접한 다른 한 쌍의 소자 분리 영역들(120) 사이에 및 제2 웰 영역(114)이 형성될 수 있다. 제2 웰 영역(114)은 기판(100)을 III족 원소(예를 들어, B, In)로 도핑하는 공정에 의해 형성될 수 있다. 제2 웰 영역(114)의 도전형은 p형일 수 있다.Among the device isolation regions 120, a second well region 114 may be formed between the other pair of device isolation regions 120 immediately adjacent to each other. The second well region 114 may be formed by a process of doping the substrate 100 with a group III element (eg, B, In). The conductivity type of the second well region 114 may be a p-type.

도 10을 참조하면, 제1 웰 영역(112)의 상부에 제1 정전류 형성층(402)이 형성될 수 있다. 예를 들어, 제1 정전류 형성층(402)은 도 7을 참조하여 설명된 제1 소스/드레인 영역들(도 6의 SDa) 사이에 형성되는 채널(미도시)의 바닥면과 제1 소스/드레인 영역들(도 6의 SDa)의 바닥면들 사이에 제공될 수 있다. 제1 정전류 형성층(402)을 형성하는 것은 제1 웰 영역(112)의 상부에 V족 원소(예를 들어, P, As)를 주입하는 공정을 포함할 수 있다. 제1 정전류 형성층(402)의 도전형은 n형일 수 있다. 제2 웰 영역(114)의 상부에 제2 정전류 형성층(404)이 형성될 수 있다. 예를 들어, 제2 정전류 형성층(404)은 도 7을 참조하여 설명된 제2 소스/드레인 영역들(도 6의 SDb) 사이에 형성되는 채널(미도시)의 바닥면과 제2 소스/드레인 영역들(도 6의 SDb)의 바닥면들 사이에 제공될 수 있다. 제2 정전류 형성층(404)을 형성하는 것은 제2 웰 영역(114)의 상부에 III족 원소(예를 들어, B, In)를 주입하는 공정을 포함할 수 있다. 제2 정전류 형성층(404)의 도전형은 p형일 수 있다.Referring to FIG. 10, a first constant current forming layer 402 may be formed on the first well region 112. For example, the first constant current forming layer 402 includes a bottom surface of a channel (not shown) formed between the first source/drain regions (SDa of FIG. 6) described with reference to FIG. 7 and a first source/drain. It may be provided between the bottom surfaces of the regions (SDa in FIG. 6). Forming the first constant current forming layer 402 may include a process of injecting a group V element (eg, P, As) onto the first well region 112. The conductivity type of the first constant current forming layer 402 may be n-type. A second constant current forming layer 404 may be formed on the second well region 114. For example, the second constant current forming layer 404 includes a bottom surface of a channel (not shown) and a second source/drain formed between the second source/drain regions (SDb of FIG. 6) described with reference to FIG. 7. It may be provided between the bottom surfaces of the regions (SDb in FIG. 6). Forming the second constant current forming layer 404 may include a process of injecting a group III element (eg, B, In) onto the second well region 114. The conductivity type of the second constant current forming layer 404 may be p-type.

제1 및 제2 웰 영역들(112, 114)에 불순물이 주입된 후, 제1 및 제2 웰 영역들(112, 114)은 열처리될 수 있다. 상기 열처리 공정의 서멀 버짓(thermal budget)은 삼진 인버터 장치(도 7의 20) 내의 트랜지스터 소자들의 문턱 전압 특성들 및 정전류들에 영향을 줄 수 있다. 예를 들어, 서멀 버짓이 요구되는 것보다 큰 경우, 제1 및 제2 웰 영역들(112, 114)의 상부에 주입된 불순물이 채널들로 확산되어 문턱 전압들을 바꿀 수 있다. 예를 들어, 서멀 버짓이 요구되는 것보다 큰 경우, 제1 한 쌍의 소스/드레인 영역들(SDa)과 제1 정전류 형성층(402) 사이 및 제2 한 쌍의 소스/드레인 영역들(SDb)과 제2 정전류 형성층(404) 사이의 도핑 농도가 완만하게 변하여 정전류들의 크기가 작아질 수 있다. 열처리 공정 수행 시, 서멀 버짓(thermal budget)은 삼진 인버터 장치(도 7의 20) 내의 트랜지스터 소자들의 문턱 전압 특성들이 변하지 않거나 최소한으로 변하도록, 그리고 삼진 인버터 장치(도 7의 20) 내의 트랜지스터 소자들이 요구되는 정전류를 갖도록 조절될 수 있다.도 11을 참조하면, 제1 웰 영역(112) 및 제2 웰 영역(114)의 각각의 상에 게이트 전극(210), 게이트 절연막(220), 및 한 쌍의 스페이서들(300)이 형성될 수 있다. 게이트 전극(210), 게이트 절연막(220), 및 한 쌍의 스페이서들(300)을 형성하는 것은 도 6을 참조하여 설명된 것과 실질적으로 동일할 수 있다. After impurities are implanted into the first and second well regions 112 and 114, the first and second well regions 112 and 114 may be heat treated. The thermal budget of the heat treatment process may affect threshold voltage characteristics and constant currents of transistor elements in the three-step inverter device (20 of FIG. 7 ). For example, when the thermal budget is larger than required, impurities implanted in the upper portions of the first and second well regions 112 and 114 are diffused into the channels to change threshold voltages. For example, when the thermal budget is larger than required, between the first pair of source/drain regions SDa and the first constant current forming layer 402 and the second pair of source/drain regions SDb The doping concentration between the and the second constant current forming layer 404 gradually changes, so that the sizes of the constant currents may be reduced. When performing the heat treatment process, the thermal budget is such that the threshold voltage characteristics of the transistor elements in the three-dimensional inverter device (20 in Fig. 7) do not change or change to a minimum, and the transistor elements in the three-dimensional inverter unit (20 in Fig. 7) are It may be adjusted to have a required constant current. Referring to FIG. 11, a gate electrode 210, a gate insulating layer 220, and a gate electrode 210 on each of the first well region 112 and the second well region 114 A pair of spacers 300 may be formed. Forming the gate electrode 210, the gate insulating layer 220, and the pair of spacers 300 may be substantially the same as described with reference to FIG. 6.

도 7을 다시 참조하면, 제1 웰 영역(112)의 상부에 한 쌍의 제1 소스/드레인 영역들(SDa)이 형성될 수 있다. 한 쌍의 제1 소스/드레인 영역들(SDa)의 각각을 형성하는 것은 서로 바로 인접한 스페이서(300)와 소자 분리 영역(120) 사이의 제1 웰 영역(112)에 III족 원소(예를 들어, B, In)를 주입하는 공정을 포함할 수 있다. 제1 소스/드레인 영역들(SDa)의 도전형은 p형일 수 있다. Referring back to FIG. 7, a pair of first source/drain regions SDa may be formed on the first well region 112. Forming each of the pair of first source/drain regions SDa is a group III element (for example, in the first well region 112 between the spacer 300 and the device isolation region 120 immediately adjacent to each other. , B, In) may include a process of injecting. The conductivity type of the first source/drain regions SDa may be p-type.

제2 웰 영역(114)의 상부에 한 쌍의 제2 소스/드레인 영역들(SDb)이 형성될 수 있다. 한 쌍의 제2 소스/드레인 영역들(SDb)의 각각을 형성하는 것은 서로 바로 인접한 스페이서(300)와 소자 분리 영역(120) 사이의 제2 웰 영역(114)에 V족 원소(예를 들어, P, As)를 주입하는 공정을 포함할 수 있다. 제2 소스/드레인 영역들(SDb)의 도전형은 n형일 수 있다. A pair of second source/drain regions SDb may be formed on the second well region 114. Forming each of the pair of second source/drain regions SDb is a group V element (for example, in the second well region 114 between the spacer 300 and the device isolation region 120 immediately adjacent to each other. , P, As) may be included. The conductivity type of the second source/drain regions SDb may be n-type.

이에 따라, 삼진 인버터 장치(20)가 제공될 수 있다.Accordingly, the samjin inverter device 20 may be provided.

예시적인 실시예들에서, 한 쌍의 제1 소스/드레인 영역들(SDa) 및 한 쌍의 제2 소스/드레인 영역들(SDb) 상에 저농도 도핑 영역들(미도시)이 각각 형성될 수 있다. 저농도 도핑 영역들은 기판(100)의 상면으로부터 소정의 깊이까지 형성되고, 한 쌍의 제1 소스/드레인 영역들(SDa) 및 한 쌍의 제2 소스/드레인 영역들(SDb)은 상기 소정의 깊이로부터 제1 및 제2 정전류 형성층들(402, 404)보다 깊은 깊이까지 형성될 수 있다. 저농도 도핑 영역들은 도핑 공정에 의해 형성될 수 있다. 예를 들어, 상기 도핑 공정은 이온 주입 공정을 포함할 수 있다. 한 쌍의 제1 소스/드레인 영역들(SDa) 상의 저농도 도핑 영역들의 도전형은 한 쌍의 제1 소스/드레인 영역들(SDa)과 동일할 수 있다. 한 쌍의 제2 소스/드레인 영역들(SDb) 상의 저농도 도핑 영역들의 도전형은 한 쌍의 제2 소스/드레인 영역들(SDb)과 동일할 수 있다.In example embodiments, low-concentration doped regions (not shown) may be formed on the pair of first source/drain regions SDa and the pair of second source/drain regions SDb, respectively. . The low-concentration doped regions are formed from the upper surface of the substrate 100 to a predetermined depth, and the pair of first source/drain regions SDa and the pair of second source/drain regions SDb have the predetermined depth. It may be formed to a depth deeper than the first and second constant current forming layers 402 and 404. The low-concentration doped regions may be formed by a doping process. For example, the doping process may include an ion implantation process. The conductivity type of the low-concentration doped regions on the pair of first source/drain regions SDa may be the same as that of the pair of first source/drain regions SDa. The conductivity type of the low-concentration doped regions on the pair of second source/drain regions SDb may be the same as that of the pair of second source/drain regions SDb.

도 12는 본 개시의 삼진(Ternary) 인버터 장치들과 이진(Binary) 인버터 장치들의 게이트 전압-드레인 전류 그래프를 나타낸다. 12 is a graph of gate voltage-drain current of ternary inverter devices and binary inverter devices of the present disclosure.

도 12를 참조하면, 이진 인버터 장치들의 게이트 전압-드레인 전류 그래프들(IGR1, IGR2) 및 본 개시의 삼진 인버터 장치들의 게이트 전압-드레인 전류 그래프들(IGR3, IGR4, IGR5)이 도시되었다. Referring to FIG. 12, gate voltage-drain current graphs IGR1 and IGR2 of binary inverter devices and gate voltage-drain current graphs IGR3, IGR4, and IGR5 of three inverter devices of the present disclosure are illustrated.

이진 인버터 장치들의 드레인 전류들은 게이트 전압과 무관하게 흐르는 정전류 성분을 갖지 않았다. The drain currents of the binary inverter devices did not have a constant current component flowing irrespective of the gate voltage.

본 개시의 삼진 인버터 장치들의 드레인 전류들은 게이트 전압과 무관하게 흐르는 정전류 성분을 가졌다. 예를 들어, 본 개시의 삼진 인버터 장치들이 오프(Off) 상태를 가질 때에도, 본 개시의 삼진 인버터 장치들에 정전류가 흘렀다.Drain currents of the triple inverter devices of the present disclosure had a constant current component flowing irrespective of the gate voltage. For example, even when the samjin inverter devices of the present disclosure are in an off state, a constant current flows through the samjin inverter devices of the present disclosure.

도 13은 본 개시의 삼진 인버터 장치와 이진(Binary) 인버터 장치의 입력 전압(Vin)-출력 전압(Vout) 그래프를 나타낸다.13 shows a graph of an input voltage (Vin)-output voltage (Vout) of a three-dimensional inverter device and a binary inverter device according to the present disclosure.

도 13을 참조하면, 삼진 인버터 장치(20) 및 이진 인버터 장치의 구동 전압(VDD)은 1.0 V, 접지 전압(GND)은 0 V이었다. 삼진 인버터 장치(20) 및 이진 인버터 장치의 입력 전압(Vin)은 0 V 내지 1.0 V이었다. Referring to FIG. 13, the driving voltage V DD of the triple inverter device 20 and the binary inverter device was 1.0 V, and the ground voltage GND was 0 V. The input voltage Vin of the triple inverter device 20 and the binary inverter device was 0 V to 1.0 V.

이진 인버터 장치의 경우, 입력 전압이 0 V에서 1 V로 변할 때, 0.5 V의 입력 전압 부근에서 출력 전압(Vout)이 1 V에서 0 V로 급격히 감소하였다. 즉, 이진 인버터 장치는 두 가지 상태들(예를 들어, '0' 상태 및 '1' 상태)을 가졌다. In the case of a binary inverter device, when the input voltage changes from 0 V to 1 V, the output voltage Vout rapidly decreases from 1 V to 0 V near the input voltage of 0.5 V. That is, the binary inverter device has two states (eg, a '0' state and a '1' state).

본 개시의 삼진 인버터 장치의 경우, 입력 전압이 0 V에서 1 V로 변할 때, 출력 전압(Vout)은 1 V에서 0.5 V로 급격히 감소하여 0.5 V를 유지하였다가, 0.5 V에서 0 V로 한번 더 급격히 감소하였다. 즉, 본 개시의 삼진 인버터 장치는 세 가지 상태들(예를 들어, '0' 상태, '1' 상태, 및 '2' 상태)을 가졌다. In the case of the samjin inverter device of the present disclosure, when the input voltage changes from 0 V to 1 V, the output voltage Vout rapidly decreases from 1 V to 0.5 V to maintain 0.5 V, and then once from 0.5 V to 0 V. It decreased more rapidly. That is, the samjin inverter device of the present disclosure has three states (eg, a '0' state, a '1' state, and a '2' state).

본 발명의 기술적 사상의 실시예들에 대한 이상의 설명은 본 발명의 기술적 사상의 설명을 위한 예시를 제공한다. 따라서 본 발명의 기술적 사상은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다. The above description of the embodiments of the technical idea of the present invention provides an example for explaining the technical idea of the present invention. Therefore, the technical idea of the present invention is not limited to the above embodiments, and various modifications and changes such as a combination of the above embodiments by a person skilled in the art within the technical scope of the present invention It is clear that this is possible.

100: 기판 110, 112, 114: 웰 영역
120: 소자 분리 영역 SD, SDa, SDb: 소스/드레인 영역
210: 게이트 전극 220: 게이트 절연막
300: 스페이서 400, 402, 404: 정전류 형성층100: substrate 110, 112, 114: well area
120: device isolation area SD, SDa, SDb: source/drain area
210: gate electrode 220: gate insulating film
300: spacer 400, 402, 404: constant current forming layer

Claims (15)

기판;
상기 기판 상부에 제공되는 소스 영역;
상기 기판 내에서, 상기 소스 영역으로부터 상기 기판의 상면에 평행한 방향으로 이격된 드레인 영역;
상기 기판 상에서, 상기 소스 영역과 상기 드레인 영역 사이에 제공되는 게이트 전극;
상기 게이트 전극과 상기 기판 사이에 개재되는 게이트 절연막; 및
상기 소스 영역과 상기 드레인 영역 사이에서 상기 기판의 상면에 평행한 방향을 따라 연장되는 정전류 형성층;을 포함하되,
상기 정전류 형성층은 상기 드레인 영역과 상기 기판 사이에 정전류를 형성하고,
상기 정전류는 상기 게이트 전극에 인가되는 게이트 전압으로부터 독립적이고,
상기 기판 및 상기 정전류 형성층은 제1 도전형을 갖고,
상기 소스 영역 및 상기 드레인 영역은 상기 제1 도전형과 다른 제2 도전형을 가지며,
상기 정전류 형성층의 도핑 농도는 상기 기판의 도핑 농도보다 높은트랜지스터 소자.Board;
A source region provided on the substrate;
A drain region in the substrate, spaced apart from the source region in a direction parallel to an upper surface of the substrate;
A gate electrode provided between the source region and the drain region on the substrate;
A gate insulating layer interposed between the gate electrode and the substrate; And
A constant current forming layer extending in a direction parallel to the upper surface of the substrate between the source region and the drain region;
The constant current forming layer forms a constant current between the drain region and the substrate,
The constant current is independent from a gate voltage applied to the gate electrode,
The substrate and the constant current forming layer have a first conductivity type,
The source region and the drain region have a second conductivity type different from the first conductivity type,
The doping concentration of the constant current forming layer is higher than the doping concentration of the substrate. 제 1 항에 있어서,
상기 정전류 형성층은 상기 기판의 상부에 형성되는 채널과 상기 드레인 영역의 바닥면 사이에 제공되는 트랜지스터 소자.The method of claim 1,
The constant current forming layer is provided between a channel formed on the substrate and a bottom surface of the drain region. 삭제delete 제 1 항에 있어서,
상기 정전류 형성층의 상기 도핑 농도는 3 X 1018 cm-3 이상인 트랜지스터 소자.The method of claim 1,
The doping concentration of the constant current forming layer is 3 X 10 18 cm -3 or more. 제 1 항에 있어서,
상기 드레인 영역과 상기 정전류 형성층 사이에 전기장이 형성되되,
상기 전기장의 세기는 106 V/cm 이상인 트랜지스터 소자.The method of claim 1,
An electric field is formed between the drain region and the constant current forming layer,
The strength of the electric field is 10 6 V/cm or more. 제 1 항에 있어서,
상기 기판과 상기 소스 영역은 동일한 전압을 갖는 트랜지스터 소자.The method of claim 1,
The substrate and the source region have the same voltage. 엔모스(NMOS) 트랜지스터 소자; 및
피모스(PMOS) 트랜지스터 소자;를 포함하되,
상기 엔모스 트랜지스터 소자 및 피모스 트랜지스터 소자의 각각은:
웰 영역;
상기 웰 영역 내에서, 상기 웰 영역의 상면에 평행한 방향을 따라 서로 이격된 소스 영역 및 드레인 영역; 및
상기 소스 영역의 하부와 상기 드레인 영역의 하부에 제공되는 정전류 형성층;을 포함하고,
상기 정전류 형성층은 상기 드레인 영역과 상기 웰 영역 사이에 정전류를 형성하고,
상기 엔모스 트랜지스터 소자의 상기 드레인 영역 및 상기 피모스 트랜지스터 소자의 상기 드레인 영역은 전기적으로 연결되어, 서로 동일한 전압을 갖는 삼진 인버터 장치.NMOS transistor devices; And
Including; PMOS (PMOS) transistor device;
Each of the NMOS transistor element and the PMOS transistor element is:
Well area;
A source region and a drain region spaced apart from each other in a direction parallel to an upper surface of the well region in the well region; And
A constant current forming layer provided under the source region and under the drain region; and
The constant current forming layer forms a constant current between the drain region and the well region,
The drain region of the NMOS transistor element and the drain region of the PMOS transistor element are electrically connected to each other and have the same voltage. 제 7 항에 있어서,
상기 엔모스 트랜지스터 소자 및 상기 피모스 트랜지스터 소자의 각각은:
상기 웰 영역 상에 제공된 게이트 전극; 및
상기 게이트 전극과 상기 웰 영역의 상기 상면 사이에 개재되는 게이트 절연막을 더 포함하되,
상기 정전류는 상기 게이트 전극에 인가되는 게이트 전압으로부터 독립적인 삼진 인버터 장치.The method of claim 7,
Each of the NMOS transistor element and the PMOS transistor element is:
A gate electrode provided on the well region; And
Further comprising a gate insulating layer interposed between the gate electrode and the upper surface of the well region,
The constant current is a three-step inverter device independent from the gate voltage applied to the gate electrode. 제 8 항에 있어서,
상기 엔모스 트랜지스터 소자의 상기 소스 영역은 상기 엔모스 트랜지스터 소자의 상기 웰 영역에 전기적으로 연결되어, 상기 엔모스 트랜지스터 소자의 상기 웰 영역과 동일한 전압을 갖고,
상기 피모스 트랜지스터 소자의 상기 소스 영역은 상기 피모스 트랜지스터 소자의 상기 웰 영역에 전기적으로 연결되어, 상기 피모스 트랜지스터 소자의 상기 웰 영역과 동일한 전압을 갖는 삼진 인버터 장치.The method of claim 8,
The source region of the NMOS transistor element is electrically connected to the well region of the NMOS transistor element and has the same voltage as the well region of the NMOS transistor element,
The source region of the PMOS transistor element is electrically connected to the well region of the PMOS transistor element, and has the same voltage as the well region of the PMOS transistor element. 제 7 항에 있어서,
상기 엔모스 트랜지스터 소자의 상기 드레인 영역과 상기 피모스 트랜지스터 소자의 상기 드레인 영역은:
상기 엔모스 트랜지스터 소자가 상기 정전류보다 우세한 채널 전류를 갖고 상기 피모스 트랜지스터 소자가 채널 전류보다 우세한 상기 정전류를 가질 때, 제1 전압을 갖고,
상기 엔모스 트랜지스터 소자가 상기 채널 전류보다 우세한 상기 정전류를 갖고 상기 피모스 트랜지스터 소자가 상기 정전류보다 우세한 상기 채널 전류를 가질 때, 제2 전압을 가지며,
상기 엔모스 트랜지스터 소자 및 상기 피모스 트랜지스터 소자의 각각이 상기 채널 전류보다 우세한 상기 정전류를 가질 때, 제3 전압을 갖되,
상기 제2 전압은 상기 제1 전압보다 크고,
상기 제3 전압은 상기 제1 전압과 상기 제2 전압 사이의 값을 갖는 삼진 인버터 장치.The method of claim 7,
The drain region of the NMOS transistor device and the drain region of the PMOS transistor device are:
When the NMOS transistor element has a channel current dominant over the constant current and the PMOS transistor element has the constant current dominant over the channel current, it has a first voltage,
When the NMOS transistor device has the constant current dominant over the channel current and the PMOS transistor device has the channel current dominant over the constant current, it has a second voltage,
When each of the NMOS transistor element and the PMOS transistor element has the constant current dominant than the channel current, it has a third voltage,
The second voltage is greater than the first voltage,
The third voltage has a value between the first voltage and the second voltage. 제 7 항에 있어서,
상기 엔모스 트랜지스터 소자 및 상기 피모스 트랜지스터 소자의 각각에서, 상기 웰 영역과 상기 정전류 형성층은 서로 동일한 도전형들을 갖고, 상기 정전류 형성층의 도핑 농도는 상기 웰 영역의 도핑 농도보다 높은 삼진 인버터 장치.The method of claim 7,
In each of the NMOS transistor device and the PMOS transistor device, the well region and the constant current forming layer have the same conductivity types, and the doping concentration of the constant current forming layer is higher than the doping concentration of the well region. 제 11 항에 있어서,
상기 엔모스 트랜지스터 소자 및 상기 피모스 트랜지스터 소자의 각각에서, 상기 정전류 형성층의 상기 도핑 농도는 3 X 1018 cm-3 이상인 삼진 인버터 장치.The method of claim 11,
In each of the NMOS transistor device and the PMOS transistor device, the doping concentration of the constant current forming layer is 3 X 10 18 cm -3 or more. 기판의 상부에 정전류 형성층을 형성하는 것;
상기 기판 상에 게이트 구조체를 형성하는 것; 및
상기 기판의 상기 상부에 상기 정전류 형성층을 사이에 두고 상기 기판의 상면에 평행한 방향을 따라 서로 이격된 소스 영역 및 드레인 영역을 형성하는 것;을 포함하되,
상기 게이트 구조체는 상기 기판 상에 차례로 적층된 게이트 절연막 및 게이트 전극, 및 상기 게이트 전극의 측면들 상에 제공된 한 쌍의 스페이서들을 포함하고,상기 정전류 형성층은 상기 드레인 영역과 상기 기판 사이에 정전류를 형성하고,
상기 정전류는 상기 게이트 전극에 인가되는 게이트 전압으로부터 독립적이고,
상기 기판과 상기 정전류 형성층은 동일한 도전형을 갖는 트랜지스터 소자의 제조 방법.Forming a constant current forming layer on top of the substrate;
Forming a gate structure on the substrate; And
Forming a source region and a drain region spaced apart from each other in a direction parallel to the upper surface of the substrate with the constant current forming layer interposed therebetween on the upper portion of the substrate;
The gate structure includes a gate insulating layer and a gate electrode sequentially stacked on the substrate, and a pair of spacers provided on side surfaces of the gate electrode, and the constant current forming layer forms a constant current between the drain region and the substrate. and,
The constant current is independent from a gate voltage applied to the gate electrode,
The method of manufacturing a transistor device in which the substrate and the constant current forming layer have the same conductivity type. 제 13 항에 있어서,
상기 정전류 형성층을 형성하는 것은:
상기 기판의 상기 상부에 불순물을 주입하는 것; 및
상기 기판을 열처리하는 것;을 포함하되,
상기 불순물은 채널과 상기 드레인 영역의 바닥면 사이에 주입되는 트랜지스터 소자의 제조 방법.The method of claim 13,
To form the constant current forming layer:
Implanting impurities into the upper portion of the substrate; And
Including; heat-treating the substrate;
The impurity is implanted between a channel and a bottom surface of the drain region. 제 14 항에 있어서,
상기 열처리 공정의 서멀 버짓(Thermal budget)이 제어되어, 상기 정전류의 크기를 조절하는 트랜지스터 소자의 제조 방법.
The method of claim 14,
A method of manufacturing a transistor device in which a thermal budget of the heat treatment process is controlled to control the magnitude of the constant current.
KR1020190081519A 2018-12-31 2019-07-05 Transistor element, ternary inverter device including the same, and method of facbricating the same KR102197037B1 (en)

Priority Applications (2)

Application Number Priority Date Filing Date Title
PCT/KR2019/017782 WO2020141756A1 (en) 2018-12-31 2019-12-16 Transistor device, ternary inverter device including same, and manufacturing method therefor
US17/419,676 US20220085155A1 (en) 2018-12-31 2019-12-16 Transistor device, ternary inverter device including same, and manufacturing method therefor

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR20180174229 2018-12-31
KR1020180174229 2018-12-31

Publications (2)

Publication Number Publication Date
KR20200083151A KR20200083151A (en) 2020-07-08
KR102197037B1 true KR102197037B1 (en) 2020-12-30

Family

ID=71600946

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190081519A KR102197037B1 (en) 2018-12-31 2019-07-05 Transistor element, ternary inverter device including the same, and method of facbricating the same

Country Status (1)

Country Link
KR (1) KR102197037B1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230004015A (en) * 2021-06-30 2023-01-06 울산과학기술원 Tunnel field effect transistor and ternary inverter including the same

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100295914B1 (en) * 1998-03-02 2001-10-25 황인길 Method for fabricating mos transistor and structure of cmos transistor
KR20010016838A (en) * 1999-08-04 2001-03-05 박종섭 Method of forming impurity doped region of MOS transistor
KR100540341B1 (en) * 2003-12-31 2006-01-11 동부아남반도체 주식회사 Fabricating method of semiconductor device
KR100897821B1 (en) * 2007-07-26 2009-05-18 주식회사 동부하이텍 Method for Manufacturing Semiconductor Device

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230004015A (en) * 2021-06-30 2023-01-06 울산과학기술원 Tunnel field effect transistor and ternary inverter including the same
KR102528471B1 (en) * 2021-06-30 2023-05-03 울산과학기술원 Tunnel field effect transistor and ternary inverter including the same

Also Published As

Publication number Publication date
KR20200083151A (en) 2020-07-08

Similar Documents

Publication Publication Date Title
JP3462301B2 (en) Semiconductor device and manufacturing method thereof
US7704822B2 (en) Semiconductor device
CN107425057B (en) Semiconductor structure including transistor having gate electrode region in substrate and method of forming the same
KR100962233B1 (en) High Voltage Junction Field Effect Transistor
US9048267B2 (en) Semiconductor device
KR20060111859A (en) Semiconductor device having screening electrode and method
JP5762687B2 (en) Ion implantation method to achieve desired dopant concentration
JP2013191760A (en) Semiconductor device
KR102197037B1 (en) Transistor element, ternary inverter device including the same, and method of facbricating the same
CN100403539C (en) Semiconductor device
US8513713B2 (en) Junction field effect transistor with region of reduced doping
CN111129107B (en) Semiconductor device and method for manufacturing the same
KR102197036B1 (en) Transistor element, ternary inverter device including the same, and method of facbricating the same
JP2013187263A (en) Semiconductor device, recording device and manufacturing methods of those
JP3744438B2 (en) Semiconductor device
KR102264230B1 (en) Transistor element, ternary inverter device including the same, and method of facbricating the same
KR101743570B1 (en) Vertically structured tunnel field-effect transistor and method of manufacturing the same
US20220085155A1 (en) Transistor device, ternary inverter device including same, and manufacturing method therefor
US20220085017A1 (en) Transistor element, ternary inverter apparatus comprising same, and method for producing same
US11908863B2 (en) Transistor element, ternary inverter apparatus comprising same, and method for producing same
KR100587605B1 (en) High voltage transistor and method of fabricating the same
KR100252747B1 (en) Flash memory device and manufacturing method thereof
KR102321421B1 (en) Method of facbricating transistor and method of fabricating ternary inverter device
US20080203480A1 (en) Integrated circuit using a superjunction semiconductor device
KR102336610B1 (en) Transistor, ternary inverter including the same, and method of facbricating transistor

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant