KR102181003B1 - Circuit for preventing static electricity and display device comprising the same - Google Patents

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Abstract

본 발명은 정전기 방지 회로와 이를 포함하는 표시 장치로서, 구체적으로 정전기 방지 회로는, 영상을 표시하는 표시부를 구동시키는 구동 회로와, 상기 구동 회로에 클록 신호를 전달하는 적어도 하나의 클록 신호 배선을 포함하는 표시 장치의 정전기 방지 회로에 있어서, 상기 정전기 방지 회로는 상기 적어도 하나의 클록 신호 배선 각각과 전기적으로 연결되는 적어도 하나의 트랜지스터, 및 상기 트랜지스터의 소스 전극 및 드레인 전극과 공통적으로 연결된 일전극 및 소정의 고정 전압이 인가되는 타전극을 포함하는 적어도 하나의 커패시터를 포함한다.The present invention relates to an antistatic circuit and a display device including the same, and in particular, the antistatic circuit includes a driving circuit for driving a display unit displaying an image, and at least one clock signal wire for transmitting a clock signal to the driving circuit. In the antistatic circuit of the display device, the antistatic circuit comprises at least one transistor electrically connected to each of the at least one clock signal line, and one electrode and a predetermined electrode commonly connected to the source electrode and the drain electrode of the transistor. And at least one capacitor including the other electrode to which a fixed voltage of is applied.

Description

정전기 방지 회로 및 이를 포함하는 표시 장치{CIRCUIT FOR PREVENTING STATIC ELECTRICITY AND DISPLAY DEVICE COMPRISING THE SAME}An antistatic circuit and a display device including the same

본 발명은 정전기 방지 회로 및 이를 포함하는 표시 장치에 관한 것이다.The present invention relates to an antistatic circuit and a display device including the same.

일반적으로 유기 발광 표시 장치와 같은 평판 표시 장치는 경량, 박형, 저전력구동, 풀-컬러, 고해상도 구현 등의 특징으로 인해 그 응용범위가 확대되고 있는 실정이다. 현재, 유기 발광 표시 장치는 컴퓨터, 노트북, 전화기, TV, 오디오/비디오기기 등에서 사용이 늘어가는 추세이다. BACKGROUND ART In general, flat panel displays such as organic light emitting display devices are expanding their application range due to features such as light weight, thinness, low power driving, full-color, and high resolution implementation. Currently, organic light emitting display devices are increasingly used in computers, notebook computers, telephones, TVs, and audio/video devices.

이러한 유기 발광 표시 장치는 매트릭스로 배열된 복수의 화소 각각에 인가되는 영상 데이터 신호에 따라 유기 발광 소자에 전달되는 구동 전류량을 조절하여 데이터에 따른 화상을 표시한다.The organic light-emitting display device displays an image according to the data by adjusting the amount of driving current transmitted to the organic light-emitting device according to an image data signal applied to each of a plurality of pixels arranged in a matrix.

한편 표시 장치의 기판으로는 주로 유리 기판이 사용되는데, 이러한 유리 기판은 절연체이기 때문에, 패널 제조 공정 중 발생되는 정전기는 유리 기판에 대전되어 먼지 등이 쉽게 부착되어 공정 불량을 유발하기도 하며, 패널 내의 소자를 파괴할 수도 있기 때문에, 일반적으로 평판 표시 패널에는 정전기 방지 대책이 마련된다.On the other hand, a glass substrate is mainly used as a substrate for a display device.Since such a glass substrate is an insulator, static electricity generated during the panel manufacturing process is charged to the glass substrate and dust, etc. are easily adhered, causing process defects. Since elements may be destroyed, antistatic measures are generally provided in flat panel display panels.

종래 기술로서, 표시 패널의 가장자리에 정전기 쉴드용 배선을 삽입하거나 저항을 삽입하는 방식이 있다. 또한 표시 패널을 구동시키는 전원전압을 공급하는 배선과 점등 검사 시 필요한 신호를 공급하는 배선 사이에 다이오드를 이용한 정전기 방지용 회로를 설치하는 방식이 있다. As a conventional technique, there is a method of inserting an electrostatic shielding wire or a resistor at an edge of a display panel. In addition, there is a method of installing a circuit for preventing static electricity using a diode between a wiring supplying a power supply voltage driving a display panel and a wiring supplying a signal required for lighting inspection.

그러나, 최근 대형 표시 패널이 주로 생산되는 추세에서는 중소형 표시 패널에 비해 공정 및 모듈 시 현저하게 정전기 발생이 많이 일어나게 된다. 따라서 종래의 기술과 같이 정전기 쉴드용 배선이나 저항을 이용하는 것만으로는 대형 표시 패널의 정전기 방지를 막기에 한계가 있다. 그리고 정전기 방지용 회로를 설치하는 경우에도 정전기 발생 시 높은 전위차에 의해 정전기 방지용 회로 자체에 터짐성 데미지가 자주 발생하여 단락(쇼트)성 데미지를 입게 되고 그로 인해 표시 패널 전반의 구동에 불량이 발생하게 될 염려가 있다.However, in the recent trend in which large-sized display panels are mainly produced, significantly more static electricity is generated during processes and modules than in small and medium-sized display panels. Therefore, there is a limit to preventing static electricity in a large display panel just by using a wire or a resistor for an electrostatic shield as in the prior art. In addition, even when an antistatic circuit is installed, bursting damage occurs frequently in the antistatic circuit itself due to a high potential difference when static electricity is generated, causing short-circuit (short) damage, resulting in a defect in driving the entire display panel. I have anxiety.

따라서, 정전기 방지용 회로의 터짐성 데미지 현상으로부터 유기 발광 표시 장치의 표시 패널의 구동 불량과 파손을 방지하면서도 대형 표시 패널의 정전기 발생을 효과적으로 막을 수 있는 표시 패널의 정전기 강건 설계에 대한 연구가 필요하다.Accordingly, there is a need for a study on an electrostatic robust design of a display panel that can effectively prevent the generation of static electricity in a large display panel while preventing the failure and damage of the display panel of the organic light emitting display device from bursting damage of the antistatic circuit.

본 발명의 실시 예를 통해 해결하려는 과제는 표시 패널에서 정전기의 유입과 발생을 방지하여 정전기로 인한 표시 패널의 오동작, 파손, 및 표시 장치의 공정 불량을 방지하기 위한 것이다.A problem to be solved by the exemplary embodiment of the present invention is to prevent the inflow and generation of static electricity from the display panel to prevent malfunction, damage, and process defects of the display device due to static electricity.

또한 본 발명의 과제는 대형의 표시 패널에 효과적으로 적용할 수 있는 정전기 방지용 설계 회로를 제공함으로써 표시 장치에서 정전기 유입으로 인한 구동 불량 문제를 해결하여 품질이 우수한 표시 패널을 제공한다.In addition, an object of the present invention is to provide a display panel having excellent quality by solving a problem of driving failure due to the inflow of static electricity in a display device by providing a design circuit for preventing static electricity that can be effectively applied to a large display panel.

상기 과제를 해결하기 위한 본 발명의 일 실시 예에 따른 정전기 방지 회로는, 영상을 표시하는 표시부를 구동시키는 구동 회로와, 상기 구동 회로에 클록 신호를 전달하는 적어도 하나의 클록 신호 배선을 포함하는 표시 장치의 정전기 방지 회로에 있어서, 상기 정전기 방지 회로는 상기 적어도 하나의 클록 신호 배선 각각과 전기적으로 연결되는 적어도 하나의 트랜지스터, 및 상기 트랜지스터의 소스 전극 및 드레인 전극과 공통적으로 연결된 일전극 및 소정의 고정 전압이 인가되는 타전극을 포함하는 적어도 하나의 커패시터를 포함한다.An antistatic circuit according to an embodiment of the present invention for solving the above problem includes a driving circuit for driving a display unit displaying an image, and at least one clock signal wiring for transmitting a clock signal to the driving circuit. In the antistatic circuit of the device, the antistatic circuit comprises at least one transistor electrically connected to each of the at least one clock signal line, and one electrode commonly connected to the source electrode and the drain electrode of the transistor, and a predetermined fixed It includes at least one capacitor including the other electrode to which the voltage is applied.

상기 적어도 하나의 클록 신호 배선 각각은 게이트 금속 배선을 통해 상기 적어도 하나의 트랜지스터 각각의 게이트 전극과 연결된다. 그러나 이에 제한되는 것은 아니고, 상기 클록 신호 배선과 상기 트랜지스터의 게이트 전극을 전기적으로 연결시키는 구성이 가능하다.Each of the at least one clock signal line is connected to a gate electrode of each of the at least one transistor through a gate metal line. However, the present invention is not limited thereto, and a configuration for electrically connecting the clock signal wiring and the gate electrode of the transistor may be possible.

상기 트랜지스터는, 반도체 불순물로 도핑된 소정의 불순물 도핑 영역과 상기 반도체 불순물로 도핑되지 않은 진성 반도체 영역을 포함하는 반도체층과, 게이트 절연층을 사이에 두고 상기 반도체층 상부에 형성된 게이트 전극층을 포함한다. 이때, 상기 적어도 하나의 클록 신호 배선을 통해 유입되는 정전기 전류는 상기 트랜지스터의 게이트 절연층을 오픈시키거나 쇼트시킨다.The transistor includes a semiconductor layer including a predetermined impurity-doped region doped with semiconductor impurities and an intrinsic semiconductor region not doped with the semiconductor impurities, and a gate electrode layer formed on the semiconductor layer with a gate insulating layer therebetween. . In this case, the electrostatic current flowing through the at least one clock signal line opens or shorts the gate insulating layer of the transistor.

상기 반도체층의 불순물 도핑 영역은, 제1 불순물 도핑 영역, 및 상기 제1 불순물 도핑 영역과 대향하여 형성되고, 상기 게이트 전극층과 중첩되지 않는 영역에서 상기 제1 불순물 도핑 영역과 전기적으로 연결되는 제2 불순물 도핑 영역을 포함한다.The impurity-doped region of the semiconductor layer is formed to face a first impurity-doped region and the first impurity-doped region, and is electrically connected to the first impurity-doped region in a region not overlapping with the gate electrode layer. It includes an impurity doped region.

그리고 상기 게이트 절연층이 쇼트되는 경우에, 상기 반도체층의 불순물 도핑 영역과 전기적으로 연결된 일전극을 포함하는 커패시터에 상기 유입된 정전기 전류가 축적될 수 있다.In addition, when the gate insulating layer is shorted, the introduced electrostatic current may accumulate in a capacitor including an electrode electrically connected to an impurity doped region of the semiconductor layer.

한편 상기 목적을 달성하기 위한 본 발명의 다른 일 실시 예에 따른 표시 장치는 복수의 화소를 포함하고, 상기 복수의 화소 각각이 영상 데이터 신호에 따른 데이터 전압에 따라 발광하여 영상을 표시하는 표시부, 상기 표시부를 구동시키는 구동 회로부, 상기 구동 회로부에 클록 신호를 전달하는 적어도 하나의 클록 신호 배선, 및 상기 적어도 하나의 클록 신호 배선 각각과 전기적으로 연결되는 적어도 하나의 트랜지스터, 및 상기 트랜지스터의 소스 전극 및 드레인 전극과 공통적으로 연결된 일전극 및 소정의 고정 전압이 인가되는 타전극을 포함하는 적어도 하나의 커패시터를 포함하는 정전기 방지 회로를 포함한다.Meanwhile, a display device according to another exemplary embodiment of the present invention for achieving the above object includes a plurality of pixels, and each of the plurality of pixels emits light according to a data voltage according to an image data signal to display an image; A driving circuit unit for driving a display unit, at least one clock signal line for transmitting a clock signal to the driving circuit unit, at least one transistor electrically connected to each of the at least one clock signal line, and a source electrode and a drain of the transistor And an antistatic circuit including at least one capacitor including one electrode commonly connected to the electrode and the other electrode to which a predetermined fixed voltage is applied.

이때 상기 정전기 방지 회로는 상기 적어도 하나의 클록 신호 배선과 상기 구동 회로부 사이에 구비될 수 있다.In this case, the antistatic circuit may be provided between the at least one clock signal line and the driving circuit part.

그리고 상기 적어도 하나의 클록 신호 배선 각각은 게이트 금속 배선을 통해 상기 정전기 방지 회로의 트랜지스터 각각의 게이트 전극과 연결될 수 있다.In addition, each of the at least one clock signal line may be connected to a gate electrode of each transistor of the static electricity prevention circuit through a gate metal line.

상기 트랜지스터는, 반도체 불순물로 도핑된 소정의 불순물 도핑 영역과 상기 반도체 불순물로 도핑되지 않은 진성 반도체 영역을 포함하는 반도체층과, 게이트 절연층을 사이에 두고 상기 반도체층 상부에 형성된 게이트 전극층을 포함하고, 상기 커패시터의 일전극은 상기 불순물 도핑 영역과 전기적으로 연결될 수 있다.The transistor includes a semiconductor layer including a predetermined impurity-doped region doped with semiconductor impurities and an intrinsic semiconductor region not doped with the semiconductor impurities, and a gate electrode layer formed on the semiconductor layer with a gate insulating layer interposed therebetween, , One electrode of the capacitor may be electrically connected to the impurity doped region.

상기 트랜지스터의 게이트 절연층은 적어도 하나의 클록 신호 배선을 통해 유입되는 정전기 전류에 의해 오픈되거나 쇼트되는 것을 특징으로 한다.The gate insulating layer of the transistor may be opened or shorted by an electrostatic current flowing through at least one clock signal line.

상기 게이트 절연층이 쇼트되는 경우에, 상기 반도체층의 불순물 도핑 영역과 전기적으로 연결된 일전극을 포함하는 커패시터에 상기 유입된 정전기 전류가 축적될 수 있다.When the gate insulating layer is shorted, the introduced electrostatic current may accumulate in a capacitor including an electrode electrically connected to an impurity doped region of the semiconductor layer.

본 발명에 따르면 표시 패널로 정전기의 유입과 발생을 방지하여 정전기로 인한 표시 패널의 오동작, 파손, 및 표시 장치의 공정 불량을 방지할 수 있다.According to the present invention, it is possible to prevent the inflow and generation of static electricity into the display panel, thereby preventing malfunction, damage, and process defects of the display device due to static electricity.

또한 기존의 정전기 방지 중소형 표시 패널보다 정전기 발생이 더욱 빈번한 대형 표시 패널에 효과적으로 적용할 수 있는 정전기 방지용 설계 회로를 추가함으로써, 표시 장치에서 정전기 유입으로 인한 구동 불량 문제를 효율적으로 해결하여 품질이 우수한 표시 패널과 이러한 표시 패널을 포함하는 표시 장치를 제공할 수 있다. In addition, by adding an antistatic design circuit that can be effectively applied to large display panels that generate more static electricity than conventional antistatic small and medium-sized display panels, the display device has excellent quality display by efficiently solving the problem of driving failure due to the inflow of static electricity. A panel and a display device including the display panel can be provided.

도 1은 본 발명의 일 실시 예에 따른 표시 패널의 정전기 방지 회로 구조를 개략적으로 나타낸 도면.
도 2는 본 발명의 일 실시 예에 따른 도 1의 정전기 방지 회로에서 A 부분을 나타내는 회로도.
도 3은 본 발명의 일 실시 예에 따른 도 1의 정전기 방지 회로에서 B-B'부분의 단면 구조를 확대하여 간략히 나타낸 내부 구성도.1 is a schematic diagram illustrating a structure of an antistatic circuit of a display panel according to an exemplary embodiment of the present invention.
2 is a circuit diagram showing portion A in the antistatic circuit of FIG. 1 according to an embodiment of the present invention.
3 is an enlarged and simplified schematic diagram of a cross-sectional structure of a portion B-B' in the antistatic circuit of FIG. 1 according to an embodiment of the present invention.

이하, 첨부한 도면을 참고로 하여 본 발명의 실시 예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예들에 한정되지 않는다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those of ordinary skill in the art may easily implement the present invention. The present invention may be implemented in various different forms, and is not limited to the embodiments described herein.

본 발명의 실시 예를 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.In order to clearly describe the embodiments of the present invention, parts irrelevant to the description are omitted, and the same reference numerals are assigned to the same or similar components throughout the specification.

명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.Throughout the specification, when a part is said to be "connected" to another part, this includes not only "directly connected" but also "electrically connected" with another element interposed therebetween. . In addition, when a part "includes" a certain component, it means that other components may be further included rather than excluding other components unless specifically stated to the contrary.

도 1은 본 발명의 일 실시 예에 따른 표시 패널의 정전기 방지 회로 구조를 개략적으로 나타낸 도면이다.1 is a schematic diagram illustrating a structure of an antistatic circuit of a display panel according to an exemplary embodiment of the present invention.

도 1을 참조하면 본 발명의 일 실시 예에 따른 표시 패널의 정전기 방지 회로는 표시 장치 내에 구비된다. 일 실시 예로서 정전기 방지 회로는 영상을 표시하는 복수의 화소를 포함하는 표시 패널(표시부)과 상기 표시 패널을 구동시키는 구동 회로를 포함하는 표시 장치 내에 구비된다. 구체적으로 상기 구동 회로와 상기 구동 회로에 클록 신호를 전달하는 복수의 클록 신호 배선(CL1 내지 CL4) 사이에 구비될 수 있다. 도 1에서는 복수의 클록 신호 배선의 일측에 구비되어 있다.Referring to FIG. 1, an antistatic circuit of a display panel according to an exemplary embodiment of the present invention is provided in a display device. As an embodiment, the antistatic circuit is provided in a display device including a display panel (display unit) including a plurality of pixels displaying an image and a driving circuit for driving the display panel. Specifically, it may be provided between the driving circuit and a plurality of clock signal wirings CL1 to CL4 that transmit a clock signal to the driving circuit. In FIG. 1, it is provided on one side of a plurality of clock signal wires.

즉, 본 발명의 일 실시 예에 따른 정전기 방지 회로는 표시 패널에서 영상을 표시하는 복수의 화소로 구성된 화소부에 게이트 신호 또는 스캔 신호를 전달하는 구동 회로나 데이터 소스 출력 회로 등으로 소정의 클록 신호들을 전달하는 클록 신호 배선을 통해 유입되는 정전기(ESD)를 방지하기 위하여 클록 신호 배선들과 각각 전기적으로 연결될 수 있다.That is, the antistatic circuit according to an exemplary embodiment of the present invention is a driving circuit or a data source output circuit that transmits a gate signal or a scan signal to a pixel unit composed of a plurality of pixels displaying an image on a display panel. Each of the clock signal wires may be electrically connected to prevent static electricity (ESD) flowing through the clock signal wires that transmit the signals.

도 1을 참조하면 본 발명의 일 실시 예에 따른 정전기 방지 회로는 클록 신호 배선(CL1 내지 CL4)과 각각 연결된 정전기 방지 트랜지스터 및 커패시터로 구성된다.Referring to FIG. 1, an antistatic circuit according to an embodiment of the present invention includes an antistatic transistor and a capacitor respectively connected to clock signal lines CL1 to CL4.

즉, 복수의 클록 신호를 전달하는 복수의 클록 신호 배선 각각에 적어도 하나 이상 전기적으로 연결되는 정전기 방지 트랜지스터와 상기 정전기 방지 트랜지스터의 소스 및 드레인 전극과 전기적으로 연결되는 일전극을 가지는 커패시터로 구성된다.That is, it is composed of a capacitor having at least one antistatic transistor electrically connected to each of a plurality of clock signal lines transmitting a plurality of clock signals, and one electrode electrically connected to the source and drain electrodes of the antistatic transistor.

도 1의 실시 예에서 정전기 방지 회로는 세 개 라인의 정전기 방지 트랜지스터와 커패시터를 예시하였는데, 이에 한정되지 않으며, 복수의 클록 신호 배선에 대응하여 연결되는 정전기 방지 트랜지스터와 커패시터를 복수 개로 구성할 수 있다. 도 1에서 첫 번째 라인의 정전기 방지 트랜지스터(T1)는 동일한 층에서 서로 연결된 소스 전극(1S)과 드레인 전극(1D)을 구비하고, 그 위에 게이트 절연층(도면 미도시)을 사이에 두고 게이트 전극(1G)을 포함하고 있다. 상기 첫 번째 라인의 정전기 방지 트랜지스터(T1)의 소스 전극(1S)과 드레인 전극(1D)은 하부 쪽에서 서로 연결되어 있고, 게이트 전극(1G)이 적층되는 상부 쪽에서는 서로 이격되어 있다. In the embodiment of FIG. 1, the antistatic circuit is exemplified by three lines of antistatic transistors and capacitors, but is not limited thereto, and a plurality of antistatic transistors and capacitors connected to a plurality of clock signal wires may be configured. . In FIG. 1, the antistatic transistor T1 of the first line has a source electrode 1S and a drain electrode 1D connected to each other in the same layer, and a gate electrode with a gate insulating layer (not shown) interposed thereon. (1G) is included. The source electrode 1S and the drain electrode 1D of the antistatic transistor T1 of the first line are connected to each other at the lower side, and are spaced apart from each other at the upper side where the gate electrode 1G is stacked.

그리고 정전기 방지 트랜지스터(T1)의 게이트 전극(1G)은 대응하는 클록 신호 배선(CL3)와 게이트 금속 배선(GL1)을 통해 서로 전기적으로 연결된다. 클록 신호 배선(CL3)과 게이트 금속 배선(GL1)과 복수의 컨택홀(CH)을 통해 전기적으로 연결되고, 상기 게이트 금속 배선(GL1)은 클록 신호 배선의 일측으로 뻗어져 정전기 방지 트랜지스터(T1)의 게이트 전극(1G)과 컨택홀을 통해 전기적으로 연결된다.In addition, the gate electrode 1G of the antistatic transistor T1 is electrically connected to each other through a corresponding clock signal line CL3 and a gate metal line GL1. The clock signal line CL3, the gate metal line GL1, and the plurality of contact holes CH are electrically connected to each other, and the gate metal line GL1 extends to one side of the clock signal line to prevent static electricity from the transistor T1. It is electrically connected to the gate electrode 1G of through a contact hole.

또한, 정전기 방지 트랜지스터(T1)의 하부 쪽에서 서로 연결된 소스 전극(1S)과 드레인 전극(1D)은 동일한 층으로 첫 번째 라인의 커패시터(C1)의 일전극(CE1)과 연결된다. 상기 첫 번째 라인의 커패시터(C1)는 정전기 방지 트랜지스터(T1)의 소스 전극(1S) 및 드레인 전극(1D)과 연결된 일전극(CE1), 그 위에 적층된 절연층(도면 미도시), 및 그 위에 적층된 타전극(FE)로 구성된다. 도 1에 도시된 바와 같이, 상기 타전극(FE)은 하나의 도전층으로서, 정전기 방지 회로를 구성하는 모든 복수의 커패시터(C1 내지 C3)의 타전극이 된다. 상기 타전극(FE)을 통해 소정의 고정 전압이 인가되고, 정전기 방지 회로를 구성하는 복수의 커패시터의 일방 전극이 상기 고정 전압의 전압값으로 고정된다.In addition, the source electrode 1S and the drain electrode 1D connected to each other at the lower side of the antistatic transistor T1 are connected to one electrode CE1 of the capacitor C1 of the first line by the same layer. The capacitor C1 of the first line includes one electrode CE1 connected to the source electrode 1S and the drain electrode 1D of the antistatic transistor T1, an insulating layer (not shown) stacked thereon, and It consists of the other electrode (FE) stacked on top. As shown in FIG. 1, the other electrode FE is one conductive layer and becomes the other electrode of all the plurality of capacitors C1 to C3 constituting the antistatic circuit. A predetermined fixed voltage is applied through the other electrode FE, and one electrode of a plurality of capacitors constituting the antistatic circuit is fixed to the voltage value of the fixed voltage.

도 1의 실시 예에서는 상기 설명한 형태로 각 라인마다 클록 신호 배선에 대응하여 연결되는 정전기 방지 트랜지스터와 커패시터가 형성된다. 즉, 클록 신호 배선(CL2)에 정전기 방지 트랜지스터(T2)와 커패시터(C2)가 연결되고, 클록 신호 배선(CL1)에 정전기 방지 트랜지스터(T3)와 커패시터(C3)가 연결된다.In the embodiment of FIG. 1, in the form described above, an antistatic transistor and a capacitor connected to each line corresponding to a clock signal line are formed. That is, the antistatic transistor T2 and the capacitor C2 are connected to the clock signal line CL2, and the antistatic transistor T3 and the capacitor C3 are connected to the clock signal line CL1.

상기 클록 신호 배선(CL1 내지 CL3)과 정전기 방지 회로를 연결하는 게이트 금속 배선(GL1 내지 GL3)은 데이터 소스 출력 회로, 게이트 드라이버, 또는 스캔 드라이버 등의 구동 회로에 클록 신호를 전달하기 위하여 연결되는 금속 배선이다. 클록 신호 배선과 상기 구동 회로 사이에 이들 게이트 금속 배선(GL1 내지 GL3)과 연결된 본 발명의 정전기 방지 회로를 구성함으로써, 이들 게이트 금속 배선 중 패널 공정에서 안테나 룰(Antenna rule)을 따르지 않는 경우 해당 게이트 금속 배선과 연결된 정전기 방지 회로를 이용하여 클록 신호 배선을 통해 유입되는 정전기를 방지할 수 있다.The gate metal wires GL1 to GL3 connecting the clock signal wires CL1 to CL3 and the anti-static circuit are metal connected to transmit a clock signal to a driving circuit such as a data source output circuit, a gate driver, or a scan driver. It is wiring. By configuring the antistatic circuit of the present invention connected to these gate metal wires (GL1 to GL3) between the clock signal wire and the driving circuit, if the antenna rule is not followed in the panel process among these gate metal wires, the corresponding gate Static electricity introduced through the clock signal wiring can be prevented by using an antistatic circuit connected to the metal wiring.

여기서, 안테나 룰을 따르지 않는다는 의미는 표시 패널에 신장되어 배치된 게이트 금속 배선의 면적이 상기 게이트 금속 배선과 연결된 트랜지스터의 게이트 전극 면적보다 소정의 비율 이상으로 크다는 의미이다. Here, the meaning of not following the antenna rule means that the area of the gate metal wiring extended and disposed on the display panel is larger than the area of the gate electrode of the transistor connected to the gate metal wiring by a predetermined ratio or more.

본 발명의 정전기 방지 회로의 동작을 예를 들어 설명하면, 도 1에 표시한 것과 같이 클록 신호 배선(CL2)를 통해 외부에서 정전기(ESD)가 유입되었을 때 안테나 룰을 위반하는 게이트 금속 배선(GL2))에 연결된 정전기 방지 트랜지스터(T2)의 게이트 절연층을 이용하여 태움(Burnt)으로써 정전기가 표시 패널 내부의 다른 회로 소자에 전달되지 않도록 한다. 즉, 표시 패널 내부에 영상 표시의 회로 동작과 관련이 없는 트랜지스터를 추가함으로써, 복수의 클록 신호 배선 중 일부 배선을 통해 정전기가 유입되었을 때 하이 또는 로우의 정전기 전류를 추가된 정전기 방지 트랜지스터로 유도하고, 정전기 방지 트랜지스터 중 가장 막 두께가 얇은 게이트 절연층을 태워버림으로써 표시 패널의 구동 회로를 보호할 수 있다.The operation of the antistatic circuit of the present invention will be described as an example, as shown in FIG. 1, when static electricity (ESD) is introduced from the outside through the clock signal line CL2, the gate metal wiring GL2 violates the antenna rule. )), the gate insulating layer of the antistatic transistor T2 is used to burn it to prevent static electricity from being transferred to other circuit elements inside the display panel. That is, by adding a transistor not related to the circuit operation of the video display inside the display panel, when static electricity is introduced through some of the plurality of clock signal wirings, a high or low electrostatic current is induced to the added antistatic transistor. , The driving circuit of the display panel can be protected by burning the gate insulating layer having the thinnest film thickness among the antistatic transistors.

본 발명의 실시 예는 반드시 도 1의 형태에 제한되는 것은 아니며, 클록 신호 배선과 구동 회로를 연결하는 게이트 금속 배선에 적어도 하나 이상의 정전기 방지 회로를 형성할 수 있다.The embodiment of the present invention is not necessarily limited to the shape of FIG. 1, and at least one antistatic circuit may be formed on a gate metal line connecting a clock signal line and a driving circuit.

외부에서 전달되는 정전기 전류를 정전기 방지 트랜지스터로 유도하기 위하여 도 1과 같이 정전기 방지 트랜지스터의 소스 전극 및 드레인 전극과 연결된 커패시터의 타전극(FE)은 고정 전압이 인가되어 유지된다. 정전기 유도 시에 커패시터의 양 전극 간의 쇼트를 방지하기 위하여 커패시터의 일전극은 상기 정전기 방지 트랜지스터의 소스 전극 및 드레인 전극과 연결하지만, 타전극(FE)은 고정 전압의 공급원에 연결하는 것이다.In order to induce static electricity transmitted from the outside to the static electricity prevention transistor, the other electrode FE of the capacitor connected to the source electrode and the drain electrode of the static electricity prevention transistor as shown in FIG. 1 is maintained by applying a fixed voltage. In order to prevent a short circuit between both electrodes of the capacitor during induction of static electricity, one electrode of the capacitor is connected to the source electrode and the drain electrode of the static electricity prevention transistor, but the other electrode FE is connected to a source of a fixed voltage.

여기서 정전기 전류를 유도하여 정전기 방지 트랜지스터의 게이트 절연층을 태운다(burnt)는 의미는 하이 또는 로우 레벨의 정전기 전류량에 따라 다를 수 있으나, 정전기 방지 트랜지스터의 게이트 절연층에 영향을 미쳐 전기적으로 오픈(open)되거나 쇼트(short)된다는 것을 의미한다.Here, the meaning of inducing electrostatic current to burn the gate insulating layer of the antistatic transistor may vary depending on the amount of electrostatic current at the high or low level, but it affects the gate insulating layer of the antistatic transistor and is electrically open. ) Or short.

정전기 방지 트랜지스터가 오픈되는 경우는 절선된 것과 마찬가지로 전기가 도통되지 않으므로 외부 정전기에 의하여 표시 패널 내부의 회로 소자의 동작에 어떠한 영향을 미치지 않게 된다. 또한 정전기 방지 트랜지스터가 쇼트되는 경우는 과도한 양의 전류가 정전기 방지 트랜지스터를 통과하여 흐르게 되지만, 정전기 방지 트랜지스터의 소스-드레인 전극과 연결된 커패시터의 일전극에 축적되므로, 해당 커패시터는 일전극의 정전기 전압과 타전극의 고정 전압과의 차이만큼 충전된 전압을 유지하게 된다. 이로 인해 클록 신호 배선 및 게이트 금속 배선을 경유하여 외부 정전기가 표시 패널의 내부 구동 회로에 유입되는 것을 막을 수 있다.When the antistatic transistor is opened, electricity is not conducted like a disconnected line, so that external static electricity does not affect the operation of circuit elements inside the display panel. In addition, when the antistatic transistor is shorted, an excessive amount of current flows through the antistatic transistor, but it is accumulated in one electrode of the capacitor connected to the source-drain electrode of the antistatic transistor. The charged voltage is maintained as much as the difference from the fixed voltage of the other electrode. Accordingly, external static electricity can be prevented from flowing into the internal driving circuit of the display panel through the clock signal line and the gate metal line.

본 발명의 일 실시 예에 따른 도 1의 정전기 방지 회로에서 A 부분을 나타내는 회로도는 도 2에 나타내었다.A circuit diagram showing part A in the static electricity prevention circuit of FIG. 1 according to an embodiment of the present invention is shown in FIG. 2.

본 발명의 정전기 방지 회로는 복수의 클록 신호 배선과 각각 전기적으로 연결된 게이트 금속 배선마다 연결된 적어도 하나의 트랜지스터와 커패시터를 기본 단위로 하여 상기 기본 단위의 트랜지스터와 커패시터가 복수 개 포함된 것을 가리킨다.The anti-static circuit of the present invention refers to that a plurality of transistors and capacitors of the basic unit are included, as a basic unit of at least one transistor and capacitor connected to each of the plurality of clock signal wirings and each of the gate metal wirings electrically connected to each other.

따라서, 상기 A 부분은 본 발명의 일 실시 예에 따른 정전기 방지 회로의 기본 단위로서, 복수의 클록 신호 배선 중 하나의 배선(도 1에서는 CL3)에 연결된 정전기 방지 회로이다. 즉, 상기 A 부분은 도 1에서 클록 신호 배선(CL3)와 연결된 게이트 금속 배선(GL1)과 연결된 첫 번째 라인의 정전기 방지 트랜지스터(T1)와 커패시터(C1)을 포함한다. Accordingly, part A is a basic unit of an antistatic circuit according to an embodiment of the present invention, and is an antistatic circuit connected to one of a plurality of clock signal wires (CL3 in FIG. 1). That is, the portion A includes the antistatic transistor T1 and the capacitor C1 of the first line connected to the gate metal line GL1 connected to the clock signal line CL3 in FIG. 1.

상기 정전기 방지 트랜지스터(T1)는 상기 게이트 금속 배선(GL1)과 연결되어 이로부터 클록 신호 또는 외부에서 유입되는 정전기 전압을 인가받는 게이트 전극(1G), 제1 노드(N1)에 공통적으로 연결된 소스 전극(1S) 및 드레인 전극(1D)을 포함한다. The antistatic transistor T1 is a gate electrode 1G connected to the gate metal line GL1 to receive a clock signal or an external static voltage applied thereto, and a source electrode commonly connected to a first node N1 (1S) and a drain electrode 1D.

상기 커패시터(C1)는 상기 제1 노드(N1)에 연결된 일전극 및 고정 전압(VDH)을 전달하는 공급원에 연결되는 타전극을 포함한다.The capacitor C1 includes one electrode connected to the first node N1 and the other electrode connected to a supply source for transmitting a fixed voltage VDH.

상기 커패시터(C1)는 외부로부터 유입된 정전기 전류가 정전기 방지 트랜지스터(T1)의 게이트 전극(1G)에 유도되었을 때 상기 게이트 전극의 하부 층인 게이트 절연층이 쇼트되면 과도한 정전기 전류를 일전극에 축적한다. 그리고 타전극에 인가되는 고정 전압(VDH)와의 차이에 대응하는 전압값으로 충전하여 유지한다. 그러면, 정전기 방지 회로에서 유입된 정전기를 축적할 수 있으므로 표시 패널의 다른 회로 소자에 정전기가 영향을 주지 않게 되어 표시 장치를 정전기로부터 보호할 수 있다.The capacitor C1 accumulates an excessive electrostatic current in one electrode when the gate insulating layer, which is the lower layer of the gate electrode, is shorted when an external electrostatic current is induced to the gate electrode 1G of the antistatic transistor T1. . In addition, it is charged and maintained at a voltage value corresponding to a difference from the fixed voltage VDH applied to the other electrode. Then, since the static electricity introduced from the static electricity prevention circuit can be accumulated, static electricity does not affect other circuit elements of the display panel, thereby protecting the display device from static electricity.

다른 경우로서, 외부로부터 유입된 정전기 전류가 정전기 방지 트랜지스터(T1)의 게이트 전극(1G)에 유도되었을 때 상기 게이트 전극의 하부 층인 게이트 절연층이 오픈되면 전기적으로 도통되지 않기 때문에 표시 패널의 다른 회로 소자들은 정전기의 영향을 받지 않게 된다.In another case, when an external electrostatic current is induced to the gate electrode 1G of the antistatic transistor T1, when the gate insulating layer, which is a lower layer of the gate electrode, is opened, the other circuit of the display panel is not electrically connected. Devices are not affected by static electricity.

도 3은 본 발명의 일 실시 예에 따른 도 1의 정전기 방지 회로에서 B-B'부분의 단면 구조를 확대하여 간략히 나타낸 내부 구성도이다.3 is an enlarged and simplified schematic diagram of a cross-sectional structure of a portion B-B' in the antistatic circuit of FIG. 1 according to an exemplary embodiment of the present invention.

도 3에서 도시되지 않았으나, B-B'부분의 단면 구조의 가장 하부에는 각 구성 수단에 따라서 절연 기판이 배치될 수 있다.Although not shown in FIG. 3, an insulating substrate may be disposed at the lowermost portion of the cross-sectional structure of portion B-B' according to each component.

즉, 정전기 방지 트랜지스터(T2)와 커패시터(C2)의 최하부에 절연 기판 및 산화 규소 등으로 이루어진 버퍼층이 형성될 수 있으나, 본 발명의 정전기 방지 회로 구조의 단면을 설명하기 위해서 이러한 공지된 기술 내용은 생략하기로 한다.That is, a buffer layer made of an insulating substrate and silicon oxide, etc. may be formed on the lowermost portion of the antistatic transistor T2 and the capacitor C2, but in order to explain the cross section of the antistatic circuit structure of the present invention, such a known technical content is I will omit it.

또한 상기 B-B'절선은 클록 신호 배선(CL2)에서 이어져 두 개의 클록 신호 배선 CL3, CL4를 지나는 선이지만 설명의 편의를 위하여 도 3의 정전기 방지 트랜지스터(T2)와 전기적으로 연결되지 않는 상기 클록 신호 배선 CL3, CL4의 표시는 생략한다.In addition, the B-B' cutting line is a line connecting from the clock signal line CL2 and passing through the two clock signal lines CL3 and CL4, but the clock is not electrically connected to the static electricity prevention transistor T2 of FIG. 3 for convenience of explanation. Display of the signal wirings CL3 and CL4 is omitted.

도 3을 참조하면, 먼저 정전기 방지 트랜지스터(T2)의 반도체층(SCL)이 형성된다. 이는 폴리 실리콘(다결정 규소, Poly-Si)으로 구성될 수 있다.Referring to FIG. 3, first, a semiconductor layer SCL of an antistatic transistor T2 is formed. It may be composed of polysilicon (polycrystalline silicon, Poly-Si).

반도체층(SCL) 위에 게이트 절연층(20)이 형성된다. 게이트 절연층(20)의 구성물질은 특별히 제한되지 않으나, 실리콘 산화물(SiO2), 실리콘 질화물(SiNx) 등과 같은 무기물, 이러한 무기물의 혼합 물질, PVP(polyvinylphenol), 폴리이미드(polyimide)와 같은 유기물로 이루어질 수 있다. 일반적으로 게이트 절연층(20)의 막 두께가 가장 얇기 때문에 정전기 유입 시 정전기 방지 트랜지스터에서 태워져서(burnt) 전기적으로 오픈되거나 쇼트될 수 있다.A gate insulating layer 20 is formed on the semiconductor layer SCL. The constituent material of the gate insulating layer 20 is not particularly limited, but inorganic materials such as silicon oxide (SiO 2 ) and silicon nitride (SiNx), mixed materials of these inorganic materials, and organic materials such as PVP (polyvinylphenol) and polyimide. Can be made of. In general, since the gate insulating layer 20 has the thinnest film thickness, when static electricity is introduced, it may be burnt in the static electricity prevention transistor and electrically open or short.

상기 게이트 절연층(20)을 형성하고 난 뒤, 반도체층(SCL)이 형성된 영역의 상부에 게이트 전극층(50)을 패터닝하여 형성한다. After the gate insulating layer 20 is formed, a gate electrode layer 50 is patterned on an upper portion of a region in which the semiconductor layer SCL is formed.

게이트 전극층(50)을 패터닝하고 난 후 게이트 전극층(50)을 도핑 방지막으로 하여 불순물을 도핑하는데, 도 3의 실시 예에서는 p형 불순물이 도핑되어, p형 불순물 도핑 영역(11, 12)을 형성하게 된다. 그러면 게이트 전극층(50)이 형성된 영역의 하부에 위치한 반도체층(SCL)에는 불순물이 도핑되지 않은 진성 반도체층 영역(10)이 형성된다.After patterning the gate electrode layer 50, impurities are doped using the gate electrode layer 50 as an anti-doping layer. In the embodiment of FIG. 3, p-type impurities are doped to form p-type impurity doped regions 11 and 12. Is done. Then, an intrinsic semiconductor layer region 10 not doped with impurities is formed in the semiconductor layer SCL located below the region in which the gate electrode layer 50 is formed.

상기 p형 불순물 도핑 영역(11, 12)이 각각 소스 전극과 드레인 전극으로 형성될 수 있으며, 도 3에는 도시되지 않았으나, 정전기 방지 트랜지스터(T2)의 다른 위치에서 상기 p형 불순물 도핑 영역(11, 12)이 서로 연결되어 공통 노드를 형성할 수 있다. 그리고 이 공통 노드, 즉 상호 연결된 p형 불순물 도핑 영역(11, 12)과 동일한 층에서 커패시터(C2)의 도전층(70)이 형성되고 커패시터의 일전극(CE2)으로서 상기 p형 불순물 도핑 영역(11, 12)과 서로 연결된다. The p-type impurity doped regions 11 and 12 may be formed as a source electrode and a drain electrode, respectively. Although not shown in FIG. 3, the p-type impurity-doped regions 11 and 11 at different positions of the antistatic transistor T2 12) can be connected to each other to form a common node. Further, the conductive layer 70 of the capacitor C2 is formed in the same layer as the common node, that is, the interconnected p-type impurity doped regions 11 and 12, and the p-type impurity doped region ( 11, 12) and interconnected.

한편, 클록 신호 배선(40)은 상기 게이트 절연층(20)을 형성하고 난 뒤, 소정의 영역에 패터닝되어 형성될 수 있다. 그러나 이는 일 실시 형태이며, 정전지 방지 회로와 별도의 공정으로 형성될 수도 있다.Meanwhile, after forming the gate insulating layer 20, the clock signal wiring 40 may be formed by patterning in a predetermined region. However, this is an embodiment and may be formed by a process separate from the static electricity prevention circuit.

클록 신호 배선(40)은 제어부에서 구동 회로로 클록 신호를 전달하는 금속 배선이다. 이들 금속 배선을 구성하는 물질은 제한되지 않으나, 전도성의 물질이거나 그 합금일 수 있다. 특히 몰리브덴(Mo), 탄탈륨(Ta), 코발트(Co) 등의 금속물질 또는 이들의 합금으로 구성될 수 있다. The clock signal wiring 40 is a metal wiring that transmits a clock signal from the control unit to the driving circuit. The material constituting these metal wirings is not limited, but may be a conductive material or an alloy thereof. In particular, it may be composed of a metal material such as molybdenum (Mo), tantalum (Ta), cobalt (Co), or an alloy thereof.

한편, 게이트 전극층(50)이 형성된 후 그 위에 층간 절연층(30)이 형성될 수 있다. 도 3의 실시 예에서는 상기 층간 절연층(30)이 클록 신호 배선(40)의 상부에도 이어져 형성되는 것으로 도시하였으나 이에 반드시 한정되는 것은 아니다.Meanwhile, after the gate electrode layer 50 is formed, an interlayer insulating layer 30 may be formed thereon. In the embodiment of FIG. 3, the interlayer insulating layer 30 is also shown to be formed to be connected to the top of the clock signal line 40, but the present invention is not limited thereto.

층간 절연층(30)의 구성물질은 특별히 제한되지 않으나, 상기 게이트 절연층(20)과 마찬가지로 실리콘 산화물(SiO2), 실리콘 질화물(SiNx) 등과 같은 무기물, 이러한 무기물의 혼합 물질, PVP(polyvinylphenol), 폴리이미드(polyimide)와 같은 유기물로 이루어질 수 있다. 층간 절연층(30)은 도 3과 같이 단일층으로 구성되지 않고 적어도 두 개 층으로 구성될 수 있다. 또한 층간 절연층(30)은 상기 게이트 절연층(20)과 동일한 절연물질로 구성될 수 있으나, 그렇지 않고 다르게 구성될 수도 있다.The constituent material of the interlayer insulating layer 30 is not particularly limited, but, like the gate insulating layer 20, an inorganic material such as silicon oxide (SiO 2 ), silicon nitride (SiNx), a mixed material of such inorganic material, polyvinylphenol (PVP) , It may be made of an organic material such as polyimide (polyimide). The interlayer insulating layer 30 is not composed of a single layer as shown in FIG. 3 but may be composed of at least two layers. In addition, the interlayer insulating layer 30 may be formed of the same insulating material as the gate insulating layer 20, but may not be formed differently.

층간 절연층(30)을 형성하고 난 후 패터닝에 의해 상기 클록 신호 배선(40)과 게이트 전극층(50)의 일부를 노출시킨 후, 게이트 금속 배선(60)(GL2)을 형성한다. 게이트 금속 배선(60)(GL2)을 구성하는 물질은 특별히 제한되지 않으나, 도전성의 금속 물질일 수 있다. 특히 티타늄(Ti), 알루미늄(Al)의 도전성 물질 및 이들의 합금(Ti/Al/Ti) 형태로 구성될 수 있다.After the interlayer insulating layer 30 is formed, the clock signal wiring 40 and a part of the gate electrode layer 50 are exposed by patterning, and then the gate metal wiring 60 (GL2) is formed. The material constituting the gate metal wiring 60 (GL2) is not particularly limited, but may be a conductive metal material. In particular, it may be composed of a conductive material of titanium (Ti), aluminum (Al), and an alloy thereof (Ti/Al/Ti).

게이트 금속 배선(60)(GL2)은 패터닝되어 노출된 상기 클록 신호 배선(40)과 게이트 전극층(50)의 컨택홀을 통해 상기 클록 신호 배선(40)과 게이트 전극층(50)을 전기적으로 연결한다.The gate metal wiring 60 (GL2) electrically connects the clock signal wiring 40 and the gate electrode layer 50 through a contact hole between the clock signal wiring 40 and the gate electrode layer 50 exposed by patterning. .

그래서, 상기 클록 신호 배선(40)에서 유입되는 정전기 전류를 게이트 전극층(50)으로 전달한다. 그러면 게이트 전극층(50)과 반도체층(SCL) 사이의 게이트 절연층(20)이 정전기로 인해 번트(burnt)됨으로써 전기적으로 오픈되거나 쇼트된다. Thus, the electrostatic current flowing from the clock signal line 40 is transferred to the gate electrode layer 50. Then, the gate insulating layer 20 between the gate electrode layer 50 and the semiconductor layer SCL is burned due to static electricity, thereby being electrically opened or shorted.

한편, 커패시터(C2)는 일전극(70)의 도전층을 형성하고 난 뒤 절연층(80)을 적층한다. 그리고 그 위에 타전극(90)으로써 도전층을 형성한다. 상기 타전극(90)에는 고정 전압이 인가된다. 따라서, 정전기 전류에 의해 정전기 방지 트랜지스터(T2)의 게이트 절연층(20)이 쇼트되는 경우 반도체층(SCL)의 불순물 도핑 영역(11,12)인 소스 전극과 드레인 전극이 연결된 커패시터(C2)의 일전극(70)에 정전기 전류가 모임으로써 정전기가 표시 패널의 기타 회로 소자에 유입되지 않게 된다.Meanwhile, the capacitor C2 forms a conductive layer of one electrode 70 and then stacks the insulating layer 80. Then, a conductive layer is formed as the other electrode 90 thereon. A fixed voltage is applied to the other electrode 90. Accordingly, when the gate insulating layer 20 of the antistatic transistor T2 is shorted by the electrostatic current, the source electrode and the drain electrode, which are the impurity doped regions 11 and 12 of the semiconductor layer SCL, are connected to the capacitor C2. As electrostatic current accumulates in one electrode 70, static electricity does not flow into other circuit elements of the display panel.

도 3의 실시 예에서 게이트 금속 배선(60)(GL2)과 커패시터(C2)의 타전극(90)의 상부에 형성될 수 있는 막들은 층간 절연층, 보호층 등과 같은 표시 패널의 제조 공정 중에 일반적으로 형성되는 공지의 막일 수 있으므로 이에 대한 설명은 생략한다.In the embodiment of FIG. 3, films that may be formed on the gate metal wiring 60 (GL2) and the other electrode 90 of the capacitor C2 are generally used during the manufacturing process of the display panel such as an interlayer insulating layer and a protective layer. Since it may be a known film formed of, a description thereof will be omitted.

지금까지 참조한 도면과 기재된 발명의 상세한 설명은 단지 본 발명의 예시적인 것으로서, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 용이하게 선택하여 대체할 수 있다. 또한 당업자는 본 명세서에서 설명된 구성요소 중 일부를 성능의 열화 없이 생략하거나 성능을 개선하기 위해 구성요소를 추가할 수 있다. 뿐만 아니라, 당업자는 공정 환경이나 장비에 따라 본 명세서에서 설명한 방법 단계의 순서를 변경할 수도 있다. 따라서 본 발명의 범위는 설명된 실시형태가 아니라 특허청구범위 및 그 균등물에 의해 결정되어야 한다.The drawings referenced so far and the detailed description of the invention described are merely illustrative of the present invention, which are used only for the purpose of describing the present invention, but are used to limit the meaning or the scope of the invention described in the claims. It is not. Therefore, those of ordinary skill in the art can easily select and replace them. In addition, those skilled in the art may omit some of the components described in the present specification without deteriorating performance, or add components to improve performance. In addition, those skilled in the art may change the order of the method steps described herein according to the process environment or equipment. Accordingly, the scope of the present invention should be determined not by the described embodiments, but by the claims and their equivalents.

CL1, CL2, CL3, CL4: 클록 신호 배선
GL1, GL2, GL3: 게이트 금속 배선
T1, T2, T3: 정전기 방지 트랜지스터
C1, C2, C3: 커패시터
10: 진성 반도체층 영역
11, 12: p형 불순물 도핑 영역
20: 게이트 절연층 30: 층간 절연층
40: 클록 신호 배선 50: 게이트 전극층
60: 게이트 금속 배선 70: 커패시터 일전극
80: 절연층 90: 커패시터 타전극CL1, CL2, CL3, CL4: clock signal wiring
GL1, GL2, GL3: gate metal wiring
T1, T2, T3: antistatic transistor
C1, C2, C3: capacitor
10: intrinsic semiconductor layer region
11, 12: p-type impurity doped region
20: gate insulating layer 30: interlayer insulating layer
40: clock signal wiring 50: gate electrode layer
60: gate metal wiring 70: capacitor one electrode
80: insulating layer 90: the other electrode of the capacitor

Claims (9)

표시 영역 내의 복수의 화소를 포함하는 표시부,
비표시 영역 내의 상기 표시부를 구동하는 구동 회로,
상기 구동 회로에 제1 클록 신호를 전달하는 제1 클록 신호 배선, 그리고
상기 비표시 영역 내의 제1 회로
를 포함하고,
상기 제1 회로는,
소스 전극, 드레인 전극, 및 게이트 전극을 포함하고, 상기 제1 클록 신호 배선에 전기적으로 연결되어 있는 트랜지스터, 및
상기 트랜지스터의 소스 전극 및 드레인 전극에 연결되어 있는 제1 전극과 제2 전극을 포함하는 커패시터를 포함하고,
상기 제1 클록 신호 배선은 전도성 배선에 전기적으로 연결되어 있고 상기 게이트 전극과 상이한 층에 있으며,
상기 커패시터의 제2 전극은 상기 제2 전극이 고정 전압으로 설정될 수 있도록, 상기 고정 전압을 수신하는,
표시 장치.A display unit including a plurality of pixels in the display area,
A driving circuit for driving the display unit in a non-display area,
A first clock signal wiring for transferring a first clock signal to the driving circuit, and
A first circuit in the non-display area
Including,
The first circuit,
A transistor comprising a source electrode, a drain electrode, and a gate electrode, and electrically connected to the first clock signal wiring, and
And a capacitor including a first electrode and a second electrode connected to the source electrode and the drain electrode of the transistor,
The first clock signal wiring is electrically connected to the conductive wiring and is on a different layer from the gate electrode,
The second electrode of the capacitor receives the fixed voltage so that the second electrode can be set to a fixed voltage,
Display device. 제1항에 있어서,
상기 트랜지스터는 반도체층 및 상기 게이트 전극과 상기 반도체층 사이의 게이트 절연층을 더 포함하고,
상기 트랜지스터의 게이트 절연층은 상기 제1 클록 신호 배선을 통해 흐르는 정전기 전류에 의해 오픈되거나 또는 쇼트되는,
표시 장치.The method of claim 1,
The transistor further includes a semiconductor layer and a gate insulating layer between the gate electrode and the semiconductor layer,
The gate insulating layer of the transistor is opened or shorted by an electrostatic current flowing through the first clock signal line,
Display device. 제2항에 있어서,
상기 반도체층은 제1 불순물 도핑 영역 및 상기 게이트 전극과 중첩하지 않는 영역에서 제1 불순물 도핑 영역과 전기적으로 연결되어 있는 제2 불순물 도핑 영역을 포함하는,
표시 장치.The method of claim 2,
The semiconductor layer includes a first impurity-doped region and a second impurity-doped region electrically connected to the first impurity-doped region in a region not overlapping with the gate electrode,
Display device. 제2항에 있어서,
상기 게이트 절연층이 쇼트되면, 상기 커패시터의 제1 전극에 흐르는 정전기 전류가 축적되는,
표시 장치.The method of claim 2,
When the gate insulating layer is shorted, electrostatic current flowing through the first electrode of the capacitor is accumulated,
Display device. 제1항에 있어서,
상기 커패시터의 제1 전극은 상기 트랜지스터의 반도체층과 동일한 층에 위치하는,
표시 장치.The method of claim 1,
The first electrode of the capacitor is located on the same layer as the semiconductor layer of the transistor,
Display device. 제5항에 있어서,
상기 커패시터의 제1 전극은 상기 반도체층의 불순물 도핑 영역에 연결되어 있는,
표시 장치.The method of claim 5,
The first electrode of the capacitor is connected to an impurity doped region of the semiconductor layer,
Display device. 삭제delete 제1항에 있어서,
상기 제1 회로는 상기 제1 클록 신호 배선과 상기 구동 회로 사이에 위치하는,
표시 장치.The method of claim 1,
The first circuit is located between the first clock signal wiring and the driving circuit,
Display device. 제1항에 있어서,
상기 제1 회로는 상기 제1 클록 신호 배선과 상기 게이트 전극 사이에 연결되어 있는 전도성 배선을 더 포함하는,
표시 장치.The method of claim 1,
The first circuit further comprises a conductive wire connected between the first clock signal wire and the gate electrode,
Display device.
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