KR102174144B1 - Semiconductor device and method for fabricating the same - Google Patents

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KR102174144B1
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권용범
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Abstract

반도체 장치 및 그 제조 방법이 제공된다. 반도체의 장치의 제조 방법은, 반도체 기판에 게이트 구조체 및 소오스 또는 드레인을 포함하는 트랜지스터를 형성하고, 상기 트랜지스터 상에 산화막을 형성하고, 상기 산화막 상에 마스크막 패턴을 형성하되, 상기 마스크막 패턴은 제1 폭을 갖는 제1 패턴과 상기 제1 폭과 다른 제2 폭을 갖는 제2 패턴을 포함하고, 상기 마스크막 패턴을 이용하여 상기 산화막의 일부를 제거하여 제1 및 제2 트렌치를 형성하고, 상기 제1 및 제2 트렌치를 질화막으로 채우고, 남겨진 상기 산화막을 제거하여 제3 및 제4 트렌치를 형성하고, 상기 제3 및 제4 트렌치를 채워 도전성 컨택을 형성하는 것을 포함하되, 상기 제3 트렌치의 최상부의 폭은 상기 제1 폭이고, 상기 제4 트렌치의 최상부의 폭은 상기 제2 폭인것을 포함한다.A semiconductor device and a method of manufacturing the same are provided. A method of manufacturing a semiconductor device includes forming a transistor including a gate structure and a source or drain on a semiconductor substrate, forming an oxide layer on the transistor, and forming a mask layer pattern on the oxide layer, wherein the mask layer pattern is Including a first pattern having a first width and a second pattern having a second width different from the first width, and forming first and second trenches by removing a part of the oxide layer using the mask layer pattern , Filling the first and second trenches with a nitride layer, removing the remaining oxide layer to form third and fourth trenches, and filling the third and fourth trenches to form conductive contacts, wherein the third The width of the top of the trench is the first width, and the width of the top of the fourth trench is the second width.

Description

반도체 장치 및 그 제조 방법{Semiconductor device and method for fabricating the same}Semiconductor device and method for fabricating the same

본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.The present invention relates to a semiconductor device and a method of manufacturing the same.

최근 반도체 소자가 고집적화됨에 따라 컨택홀을 형성하기 위해 자기정렬 컨택(SAC; Self Aligned Contact) 공정이 이용되고 있다. 기존의 SAC 공정에서는 막질간 식각 선택비에 의해 오정렬 문제가 발생할 수 있다. 이러한 문제의 해결을 위해 다양한 방법으로 컨택을 형성하는 방법이 연구되고 있다.Recently, as semiconductor devices have become highly integrated, a self-aligned contact (SAC) process is used to form a contact hole. In the existing SAC process, a misalignment problem may occur due to the inter-film etch selectivity. In order to solve this problem, various methods of forming a contact are being studied.

본 발명이 해결하고자 하는 기술적 과제는 제품 신뢰성이 향상된 반도체 장치를 제공하는 것이다.The technical problem to be solved by the present invention is to provide a semiconductor device with improved product reliability.

본 발명이 해결하고자 하는 다른 기술적 과제는 제품 신뢰성이 향상된 반도체 장치의 제조 방법을 제공하는 것이다.Another technical problem to be solved by the present invention is to provide a method of manufacturing a semiconductor device with improved product reliability.

본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The technical problems of the present invention are not limited to the technical problems mentioned above, and other technical problems that are not mentioned will be clearly understood by those skilled in the art from the following description.

상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은, 반도체 기판에 게이트 구조체 및 소오스 또는 드레인을 포함하는 트랜지스터를 형성하고, 상기 트랜지스터 상에 산화막을 형성하고, 상기 산화막 상에 마스크막 패턴을 형성하되, 상기 마스크막 패턴은 제1 폭을 갖는 제1 패턴과 상기 제1 폭과 다른 제2 폭을 갖는 제2 패턴을 포함하고, 상기 마스크막 패턴을 이용하여 상기 산화막의 일부를 제거하여 제1 및 제2 트렌치를 형성하고, 상기 제1 및 제2 트렌치를 질화막으로 채우고, 남겨진 상기 산화막을 제거하여 제3 및 제4 트렌치를 형성하고, 상기 제3 및 제4 트렌치를 채워 도전성 컨택을 형성하는 것을 포함하되, 상기 제3 트렌치의 최상부의 폭은 상기 제1 폭이고, 상기 제4 트렌치의 최상부의 폭은 상기 제2 폭인 것을 포함한다.A method of manufacturing a semiconductor device according to an embodiment of the present invention for achieving the above technical problem is to form a transistor including a gate structure and a source or drain on a semiconductor substrate, forming an oxide film on the transistor, and forming the oxide film A mask layer pattern is formed thereon, wherein the mask layer pattern includes a first pattern having a first width and a second pattern having a second width different from the first width, and the oxide layer using the mask layer pattern Remove a part of the first and second trenches, fill the first and second trenches with a nitride film, remove the remaining oxide film to form third and fourth trenches, and the third and fourth trenches And forming a conductive contact by filling in, wherein a width of an uppermost portion of the third trench is the first width, and a width of an uppermost portion of the fourth trench is the second width.

본 발명의 몇몇 실시예에서, 상기 제1 또는 제2 트렌치의 최하부 폭은 그 최상부 폭보다 작을 수 있다.In some embodiments of the present invention, the lowermost width of the first or second trench may be less than the uppermost width.

본 발명의 몇몇 실시예에서, 상기 도전성 컨택의 최하부 폭은 그 최상부 폭보다 클 수 있다.In some embodiments of the present invention, the width of the lowermost portion of the conductive contact may be greater than the width of the uppermost portion thereof.

본 발명의 몇몇 실시예에서, 상기 제1 및 제2 트렌치를 상기 질화막으로 채우는 것은, 원자층 증착법(ALD)을 이용하여 상기 제1 및 제2 트렌치를 상기 질화막으로 채우는 것을 포함할 수 있다.In some embodiments of the present invention, filling the first and second trenches with the nitride layer may include filling the first and second trenches with the nitride layer using an atomic layer deposition method (ALD).

본 발명의 몇몇 실시예에서, 남겨진 상기 산화막을 제거하여 제3 및 제4 트렌치를 형성하는 것은, BOE계열(Buffered Oxide Etch) 식각 용액을 이용하여 상기 산화막을 제거하는 것을 포함할 수 있다.In some embodiments of the present invention, forming the third and fourth trenches by removing the remaining oxide layer may include removing the oxide layer using a buffered oxide etch (BOE) etch solution.

본 발명의 몇몇 실시예에서, 상기 식각 용액은 HF 및 NH4F를 포함할 수 있다.In some embodiments of the present invention, the etching solution may include HF and NH 4 F.

본 발명의 몇몇 실시예에서, 상기 산화막은 실리콘 산화막을 포함하고, 상기 질화막은 실리콘 질화막 또는 실리콘 산탄질화막을 포함할 수 있다.In some embodiments of the present invention, the oxide layer may include a silicon oxide layer, and the nitride layer may include a silicon nitride layer or a silicon oxycarbonitride layer.

본 발명의 몇몇 실시예에서, 상기 반도체 기판은 제1 영역과 제2 영역을 포함하고, 상기 제1 영역 상에 메모리 셀을 형성하는 것을 더 포함하고, 상기 트랜지스터를 형성하는 것은 상기 제2 영역 상에 트랜지스터를 형성하는 것을 포함하고, 상기 트랜지스터는 상기 메모리 셀로부터 리드한 데이터를 제공받거나 상기 메모리 셀에 라이트될 데이터를 제공하는데 이용될 수 있다.In some embodiments of the present invention, the semiconductor substrate includes a first region and a second region, further comprising forming a memory cell on the first region, and forming the transistor is on the second region. Forming a transistor in the memory cell, and the transistor may be used to receive data read from the memory cell or to provide data to be written to the memory cell.

상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법은, 반도체 기판에 게이트 구조체 및 소오스 또는 드레인을 포함하는 트랜지스터를 형성하고, 상기 트랜지스터 상에 제1 절연막을 형성하고, 상기 제1 절연막 상에 마스크막 패턴을 형성하고, 상기 마스크막 패턴을 이용하여 상기 산화막 내에 그 최하부 폭이 최상부 폭보다 작은 제1 트렌치를 형성하고, 상기 제1 트렌치를 상기 제1 절연막과 다른 절연 물질을 포함하는 제2 절연막으로 채우고, 상기 제1 절연막을 제거하여 제2 트렌치를 형성하고, 상기 제2 트렌치를 채우고 그 최하부 폭이 최상부 폭보다 큰 도전성 컨택을 형성하는 것을 포함한다.A method of manufacturing a semiconductor device according to another embodiment of the present invention for achieving the above technical problem is to form a transistor including a gate structure and a source or drain on a semiconductor substrate, and form a first insulating film on the transistor, A mask layer pattern is formed on the first insulating layer, and a first trench having a lowermost width smaller than an uppermost width is formed in the oxide layer using the mask layer pattern, and insulating the first trench different from the first insulating layer. And forming a second trench by filling a second insulating film containing a material, removing the first insulating film, and forming a conductive contact having a lowermost width greater than the uppermost width by filling the second trench.

본 발명의 몇몇 실시예에서, 상기 도전성 컨택의 상부와 하부 사이에 배치된 중간부의 폭은 상기 최상부 폭과 상기 최하부 폭 보다 작을 수 있다.In some embodiments of the present invention, a width of an intermediate portion disposed between an upper and a lower portion of the conductive contact may be smaller than the uppermost width and the lowermost width.

본 발명의 몇몇 실시예에서, 상기 제1 절연막을 제거하는 것은, 상기 제2 트렌치의 상부의 일부를 같이 식각하는 것을 포함할 수 있다.In some embodiments of the present invention, removing the first insulating layer may include etching a portion of the upper portion of the second trench together.

본 발명의 몇몇 실시예에서, 상기 제1 절연막은 실리콘 산화막을 포함하고, 상기 제2 절연막은 실리콘 질화막 또는 실리콘 산탄질화막을 포함할 수 있다.In some embodiments of the present invention, the first insulating layer may include a silicon oxide layer, and the second insulating layer may include a silicon nitride layer or a silicon oxycarbonitride layer.

본 발명의 몇몇 실시예에서, 상기 제1 절연막 내에 제1 트렌치를 형성하는 것은, 상기 제1 절연막을 제1 등방성 식각하여 상기 제1 절연막 내에 상기 제1 트렌치를 형성하는 것을 포함할 수 있다.In some embodiments of the present disclosure, forming the first trench in the first insulating layer may include forming the first trench in the first insulating layer by first isotropic etching the first insulating layer.

본 발명의 몇몇 실시예에서, 상기 제1 절연막을 제거하여 제2 트렌치를 형성하는 것은, 상기 제2 절연막을 마스크로 상기 제1 절연막을 제2 등방성 식각하여 상기 제2 트렌치를 형성하는 것을 포함할 수 있다.In some embodiments of the present invention, forming the second trench by removing the first insulating layer includes forming the second trench by second isotropic etching the first insulating layer using the second insulating layer as a mask. I can.

본 발명의 몇몇 실시예에서, 상기 제2 등방성 식각하는 것은, BOE계열(Buffered Oxide Etch) 식각 용액을 이용하여 상기 제1 절연막을 식각하는 것을 포함할 수 있다.In some embodiments of the present invention, the second isotropic etching may include etching the first insulating layer using a buffered oxide etch (BOE) etching solution.

본 발명의 몇몇 실시예에서, 상기 BOE 계열 식각 용액은 HF 및 NH4F를 포함할 수 있다.In some embodiments of the present invention, the BOE-based etching solution may include HF and NH 4 F.

상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치는 반도체 기판 상에 형성된 게이트 구조체, 상기 반도체 기판 내에 형성된 소오스 또는 드레인 영역, 상기 게이트 구조체를 덮고 상기 소오스 또는 드레인 영역을 노출하는 실리콘 질화막, 및 상기 소오스 또는 드레인 영역과 전기적으로 접속된 도전성 컨택을 포함하되, 상기 도전성 컨택의 최하부 폭은 그 최상부 폭보다 큰 반도체 장치를 포함한다.A semiconductor device according to an embodiment of the present invention for achieving the other technical problem includes a gate structure formed on a semiconductor substrate, a source or drain region formed in the semiconductor substrate, and covering the gate structure and exposing the source or drain region. A semiconductor device comprising a silicon nitride film, and a conductive contact electrically connected to the source or drain region, wherein a lowermost width of the conductive contact is larger than an uppermost width thereof.

본 발명의 몇몇 실시예에서, 상기 실리콘 질화막은 실리콘 산탄질화막을 포함할 수 있다.In some embodiments of the present invention, the silicon nitride layer may include a silicon oxycarbonitride layer.

본 발명의 몇몇 실시예에서, 상기 반도체 기판은, 데이터를 저장하는 메모리 셀 영역과 상기 메모리 셀 영역으로부터 데이터를 제공받아 이를 처리하는 소자가 형성된 로직 영역을 포함하고, 상기 게이트 구조체와 상기 소오스 또는 드레인 영역은 상기 로직 영역에 형성될 수 있다.In some embodiments of the present invention, the semiconductor substrate includes a memory cell region for storing data and a logic region in which an element for receiving and processing data from the memory cell region is formed, and the gate structure and the source or drain A region may be formed in the logic region.

본 발명의 몇몇 실시예에서, 상기 게이트 구조체 상에 형성된 보호막; 및 상기 게이트 구조체의 적어도 일 측에 형성된 스페이서를 더 포함하고, 상기 도전성 컨택은 상기 보호막의 적어도 일부 및 상기 스페이서의 적어도 일부와 접촉하는 자기정렬 컨택(SAC; Self Aligned Contact)을 포함할 수 있다.In some embodiments of the present invention, a protective film formed on the gate structure; And a spacer formed on at least one side of the gate structure, and the conductive contact may include a self-aligned contact (SAC) contacting at least a portion of the passivation layer and at least a portion of the spacer.

상기 다른 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 장치는 반도체 기판 상에 형성되고, 소오스 또는 드레인 영역을 포함하는 트랜지스터, 상기 트랜지스터를 덮는 질화막, 상기 질화막 내에 상기 소오스 또는 드레인 영역을 노출하도록 형성되고, 최상부의 폭이 제1 폭인 제1 트렌치, 상기 질화막 내에 상기 소오스 또는 드레인 영역을 노출하도록 형성되고, 최상부의 폭이 상기 제1 폭과 다른 제2 폭인 제2 트렌치, 상기 제1 트렌치를 채우고, 상기 소오스 또는 드레인 영역과 전기적으로 접속된 제1 도전성 컨택 및 상기 제2 트렌치를 채우고, 상기 소오스 또는 드레인 영역과 전기적으로 접속된 제2 도전성 컨택을 포함하되, 상기 제1 및 제2 도전성 컨택은 각각, 하부 폭이 그 상부 폭보다 큰 반도체 장치를 포함한다.A semiconductor device according to another embodiment of the present invention for achieving the above other technical problem is a transistor formed on a semiconductor substrate and including a source or drain region, a nitride film covering the transistor, and the source or drain region in the nitride film. A first trench having an uppermost width having a first width, a second trench having an uppermost width having a second width different from the first width and being formed to expose the source or drain region in the nitride layer, and the first trench Filling a trench, including a first conductive contact electrically connected to the source or drain region and a second conductive contact filled to the second trench and electrically connected to the source or drain region, wherein the first and second Each of the conductive contacts includes a semiconductor device having a lower width greater than its upper width.

기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.Details of other embodiments are included in the detailed description and drawings.

도 1은 본 발명의 일 실시예에 따른 반도체 장치의 블록도이다.
도 2은 도 1의 로직 영역의 단면도이다.
도 3은 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 4는 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 5 내지 도 11은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 12는 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 13은 본 발명의 또 다른 실시예에 따른 반도체 장치의 사시도이다.
도 14는 도 13에 도시된 반도체 장치의 일부를 도시한 도면이다.
도 15는 본 발명의 또 다른 실시예에 따른 반도체 장치의 레이아웃도이다. 도 16 내지 도 19는 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 20은 도 12의 A-A를 따라 자른 단면도이다.
도 21는 도 13의 B-B를 따라 자른 단면도이다.
도 22은 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 이용하여 제조된 반도체 장치를 포함하는 SoC 시스템의 블록도이다.
도 23은 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 이용하여 제조된 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 24 내지 도 26은 본 발명의 몇몇 실시예들에 따른 반도체 장치의 제조 방법을 이용하여 제조된 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템들이다.1 is a block diagram of a semiconductor device according to an embodiment of the present invention.
2 is a cross-sectional view of the logic region of FIG.
3 is a diagram illustrating a semiconductor device according to another exemplary embodiment of the present invention.
4 is a diagram illustrating a semiconductor device according to another exemplary embodiment of the present invention.
5 to 11 are diagrams of intermediate steps for explaining a method of manufacturing a semiconductor device according to an embodiment of the present invention.
12 is a diagram illustrating a method of manufacturing a semiconductor device according to another exemplary embodiment of the present invention.
13 is a perspective view of a semiconductor device according to another embodiment of the present invention.
14 is a diagram illustrating a part of the semiconductor device shown in FIG. 13.
15 is a layout diagram of a semiconductor device according to another embodiment of the present invention. 16 to 19 are diagrams of intermediate steps for explaining a method of manufacturing a semiconductor device according to another exemplary embodiment of the present invention.
20 is a cross-sectional view taken along AA of FIG. 12.
21 is a cross-sectional view taken along BB of FIG. 13.
22 is a block diagram of an SoC system including a semiconductor device manufactured using a method of manufacturing a semiconductor device according to example embodiments.
23 is a block diagram of an electronic system including a semiconductor device manufactured using a method of manufacturing a semiconductor device according to example embodiments.
24 to 26 are exemplary semiconductor systems to which a semiconductor device manufactured using the method of manufacturing a semiconductor device according to some embodiments of the present invention can be applied.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.Advantages and features of the present invention, and a method of achieving them will become apparent with reference to the embodiments described below in detail together with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in various forms different from each other, and only these embodiments make the disclosure of the present invention complete, and common knowledge in the technical field to which the present invention belongs It is provided to completely inform the scope of the invention to those who have it, and the invention is only defined by the scope of the claims. The sizes and relative sizes of components indicated in the drawings may be exaggerated for clarity of description. Throughout the specification, the same reference numerals refer to the same elements, and “and/or” includes each and all combinations of one or more of the recited items.

소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.When an element or layer is referred to as “on” or “on” of another element or layer, it is possible to interpose another layer or other element in the middle as well as directly above the other element or layer. All inclusive. On the other hand, when a device is referred to as "directly on" or "directly on", it indicates that no other device or layer is interposed therebetween.

공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.Spatially relative terms "below", "beneath", "lower", "above", "upper", etc., as shown in the figure It may be used to easily describe the correlation between the device or components and other devices or components. Spatially relative terms should be understood as terms including different directions of the device during use or operation in addition to the directions shown in the drawings. For example, if an element shown in the figure is turned over, an element described as “below” or “beneath” of another element may be placed “above” another element. Accordingly, the exemplary term “below” may include both directions below and above. The device may be oriented in other directions, and thus spatially relative terms may be interpreted according to the orientation.

본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소 외에 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.The terms used in the present specification are for describing exemplary embodiments and are not intended to limit the present invention. In this specification, the singular form also includes the plural form unless specifically stated in the phrase. As used in the specification, “comprises” and/or “comprising” do not exclude the presence or addition of one or more other elements other than the mentioned elements.

비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.Although the first, second, etc. are used to describe various devices or components, it is a matter of course that these devices or components are not limited by these terms. These terms are only used to distinguish one device or component from another device or component. Therefore, it goes without saying that the first device or component mentioned below may be a second device or component within the technical idea of the present invention.

다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.Unless otherwise defined, all terms (including technical and scientific terms) used in the present specification may be used as meanings that can be commonly understood by those of ordinary skill in the art to which the present invention belongs. In addition, terms defined in a commonly used dictionary are not interpreted ideally or excessively unless explicitly defined specifically.

도 1은 본 발명의 일 실시예에 따른 반도체 장치의 블록도이다.1 is a block diagram of a semiconductor device according to an embodiment of the present invention.

도 1을 참조하면, 반도체 장치는 로직 영역(200)과 메모리 셀(300)을 포함할 수 있다.Referring to FIG. 1, a semiconductor device may include a logic region 200 and a memory cell 300.

메모리 셀(300)에는 데이터를 저장할 수 있는 메모리 소자가 형성될 수 있다. 본 발명의 몇몇 실시예에서, 이러한 메모리 셀(300)은 예를 들어, DRAM(Dynamic Random Access Memory) 셀을 포함할 수 있으나, 본 발명이 이에 제한되는 것은 아니다.A memory device capable of storing data may be formed in the memory cell 300. In some embodiments of the present invention, the memory cell 300 may include, for example, a dynamic random access memory (DRAM) cell, but the present invention is not limited thereto.

본 발명의 다른 몇몇 실시예에서, 메모리 셀(300)은 DRAM외의 다른 메모리, 예를 들어, MRAM(Magnetoresistive Random Access Memory), PRAM(Phase-change Random Access Memory) 등을 포함할 수 있다.In some other embodiments of the present invention, the memory cell 300 may include a memory other than DRAM, for example, a magnetic random access memory (MRAM), a phase-change random access memory (PRAM), or the like.

로직 영역(200)에는 복수의 반도체 소자가 형성될 수 있다. 이러한 복수의 반도체 소자는 메모리 셀(300)로부터 리드한 데이터를 제공받거나 라이트될 데이터를 제공하는데 이용될 수 있다. 이러한 반도체 소자의 예로는 인버터(inverter), 프리 차저(pre charger) 등을 들 수 있으나, 본 발명이 이러한 예시에 제한되는 것은 아니다.A plurality of semiconductor devices may be formed in the logic region 200. Such a plurality of semiconductor devices may be used to receive data read from the memory cell 300 or to provide data to be written. Examples of such semiconductor devices include an inverter, a pre charger, and the like, but the present invention is not limited to this example.

도 2는 도 1의 로직 영역의 단면도이다.2 is a cross-sectional view of the logic region of FIG. 1.

도 2를 참조하면, 반도체 장치(1)의 로직 영역은 반도체 기판(100), 트랜지스터(101), 도전성 컨택(110) 및 층간 절연막(170)을 포함한다.Referring to FIG. 2, the logic region of the semiconductor device 1 includes a semiconductor substrate 100, a transistor 101, a conductive contact 110, and an interlayer insulating layer 170.

반도체 기판(100)은 예를 들어, 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 반도체 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다. 본 발명의 일 실시예에 따른 반도체 장치(1)에서, 반도체 기판(100)은 실리콘 기판인 것으로 설명한다. The semiconductor substrate 100 may be, for example, bulk silicon or silicon-on-insulator (SOI). Alternatively, the semiconductor substrate 100 may be a silicon substrate, or may include other materials such as silicon germanium, indium antimonide, lead tellurium compound, indium arsenic, indium phosphide, gallium arsenide, or gallium antimonide. have. In the semiconductor device 1 according to the embodiment of the present invention, the semiconductor substrate 100 will be described as being a silicon substrate.

트랜지스터(101)는 게이트 구조체(105) 및 소오스 또는 드레인(130)을 포함할 수 있다. The transistor 101 may include a gate structure 105 and a source or drain 130.

소오스 또는 드레인(130)은 도시된 것과 같이 게이트 구조체(105)의 적어도 일 측에 형성될 수 있다. 또한, 소오스 또는 드레인(130)는 인접한 게이트 구조체(105) 사이의 기판(100) 내에 형성될 수 있다. The source or drain 130 may be formed on at least one side of the gate structure 105 as shown. Also, the source or drain 130 may be formed in the substrate 100 between adjacent gate structures 105.

본 발명의 몇몇 실시예에서, 반도체 기판(100)에 예를 들어, 에피택셜 성장 공정(epitaxial growth process)를 통한 액티브층(active layer)이 형성된 경우, 소오스 또는 드레인(130)은 액티브층 내에 형성될 수 있다. In some embodiments of the present invention, when an active layer is formed on the semiconductor substrate 100 through, for example, an epitaxial growth process, the source or drain 130 is formed in the active layer. Can be.

한편, 도면에서는 반도체 기판(100) 내에 소오스 또는 드레인(130)이 형성된 것만을 도시하였으나, 본 발명이 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에서, 소오스 또는 드레인(130)의 상면은 예를 들어, 에피택셜 성장 공정을 통해 반도체 기판(100)의 상면보다 높게 형성될 수도 있다.Meanwhile, in the drawings, only the source or drain 130 is formed in the semiconductor substrate 100, but the present invention is not limited thereto. In some embodiments of the present invention, the top surface of the source or drain 130 may be formed higher than the top surface of the semiconductor substrate 100 through, for example, an epitaxial growth process.

소오스 및 드레인(130)은 예를 들어, 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한 소오스 및 드레인(130)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다.The source and drain 130 may include, for example, silicon or germanium, which is an element semiconductor material. Further, the source and drain 130 may include a compound semiconductor, for example, a group IV-IV compound semiconductor or a group III-V compound semiconductor.

또한, 도면으로 도시하지는 않았으나, 소오스 및 드레인(130)은 LDD 구조로 형성될 수 있다. 다만, 본 발명이 이에 제한되는 것은 아니다.Further, although not shown in the drawings, the source and drain 130 may be formed in an LDD structure. However, the present invention is not limited thereto.

게이트 구조체(105)는 게이트 전극(106), 스페이서(107), 게이트 절연막(108)을 포함할 수 있다.The gate structure 105 may include a gate electrode 106, a spacer 107, and a gate insulating layer 108.

게이트 전극(106)은 예를 들어, 도전성 물질을 포함할 수 있다. 이러한 도전성 물질의 예로는 도핑된 폴리 실리콘, 질화 티타늄(TiN), 질화 탄탈륨(TaN), 질화 텅스텐(WN), 티타늄(Ti), 탄탈륨(Ta) 및 텅스텐(W) 등을 들 수 있으나, 본 발명이 이에 제한되는 것은 아니다.The gate electrode 106 may include, for example, a conductive material. Examples of such a conductive material include doped polysilicon, titanium nitride (TiN), tantalum nitride (TaN), tungsten nitride (WN), titanium (Ti), tantalum (Ta), and tungsten (W). The invention is not limited thereto.

게이트 절연막(108)은 반도체 기판(100)과 게이트 전극(106) 사이에 배치될 수 있다. The gate insulating layer 108 may be disposed between the semiconductor substrate 100 and the gate electrode 106.

본 발명의 몇몇 실시예에서, 게이트 절연막(108)은 예를 들어, 고유전율(high-K) 물질을 포함할 수 있다. In some embodiments of the present invention, the gate insulating layer 108 may include, for example, a high-k material.

고유전율 물질은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide) 등을 포함하여 사용할 수 있으나, 본 발명이 이에 제한되지 않는다.The high-k material may include, for example, hafnium oxide, hafnium silicon oxide, lanthanum oxide, lanthanum aluminum oxide, and the like, but the present invention It is not limited thereto.

스페이서(107)는 게이트 구조체(105)의 적어도 일 측에 배치될 수 있다. 구체적으로, 스페이서(107)는 도 2에 도시된 것과 같이 게이트 전극(106)의 양 측에 배치될 수 있다. 이러한 스페이서(107)는 예를 들어, 실리콘 질화물(SiN) 또는 실리콘 산탄질화물(SiOCN)을 포함할 수 있으나, 본 발명이 이에 제한되는 것은 아니다.The spacer 107 may be disposed on at least one side of the gate structure 105. Specifically, the spacers 107 may be disposed on both sides of the gate electrode 106 as shown in FIG. 2. The spacer 107 may include, for example, silicon nitride (SiN) or silicon oxycarbonitride (SiOCN), but the present invention is not limited thereto.

층간 절연막(170)은 반도체 기판(100) 상에 형성될 수 있다. 구체적으로, 층간 절연막(170)은 도시된 것과 같이 반도체 기판(100)상에 형성된 트랜지스터(101)를 덮는 형상으로 형성될 수 있다.The interlayer insulating layer 170 may be formed on the semiconductor substrate 100. Specifically, the interlayer insulating layer 170 may be formed to cover the transistor 101 formed on the semiconductor substrate 100 as illustrated.

본 발명의 몇몇 실시예에서, 층간 절연막(170)은 질화막을 포함할 수 있다. 구체적으로, 층간 절연막(170)은 실리콘 질화막(SiN) 또는 실리콘 산탄질화막(SiOCN)을 포함할 수 있으나, 본 발명이 이러한 예시에 제한되는 것은 아니다.In some embodiments of the present invention, the interlayer insulating layer 170 may include a nitride layer. Specifically, the interlayer insulating layer 170 may include a silicon nitride layer (SiN) or a silicon oxycarbonitride layer (SiOCN), but the present invention is not limited to this example.

본 실시예에서, 층간 절연막(170)에는 최상부 폭(w1)보다 최하부 폭(w2)이 큰 트렌치(115)가 형성될 수 있다. 본 실시예에서, 트렌치(115)의 형상이 이러한 이유는, 본 발명의 실시예들에 따른 반도체 장치의 제조 방법에서, 통상적인 컨택 형성 방법과는 달리 컨택을 형성하려는 영역 상에 마스크막을 형성하는 리버스 패터닝을 이용하기 때문이다. 이에 관한 구체적인 설명은 후술한다.In the present embodiment, a trench 115 having a lowermost width w2 larger than the uppermost width w1 may be formed in the interlayer insulating layer 170. In this embodiment, the reason why the shape of the trench 115 is such is that in the method of manufacturing a semiconductor device according to the embodiments of the present invention, unlike a conventional contact forming method, a mask film is formed on a region where a contact is to be formed. This is because reverse patterning is used. A detailed description of this will be described later.

도전성 컨택(110)은 소오스 또는 드레인(130) 또는 게이트 전극(106) 상에 형성되며, 트렌치(115)를 채울 수 있다. 도전성 컨택(110)은 소오스 또는 드레인(130) 또는 게이트 전극(106)과 그 상부에 형성되는 다른 반도체 소자(예를 들어, 금속 배선)를 전기적으로 접속시킬 수 있다.The conductive contact 110 is formed on the source or drain 130 or the gate electrode 106, and may fill the trench 115. The conductive contact 110 may electrically connect the source or drain 130 or the gate electrode 106 to another semiconductor device (eg, a metal wiring) formed thereon.

본 발명의 몇몇 실시예에서, 도전성 컨택(110)의 최하부 폭(w2)은 최상부 폭(w1)보다 크게 형성될 수 있다. 습식 식각 방식을 이용하는 경우, 식각이 진행됨에 따라 컨택홀 내에서 깊이가 깊어질수록 식각 용액에 의해 식각되는 양이 줄어들어 최하부 폭이 최상부 폭보다 작게 형성될 수 있다(즉, w1>w2).In some embodiments of the present invention, the lowermost width w2 of the conductive contact 110 may be formed larger than the uppermost width w1. In the case of using the wet etching method, as the etching proceeds, as the depth increases in the contact hole, the amount etched by the etching solution decreases, so that the lowermost width may be formed smaller than the uppermost width (that is, w1>w2).

그러나 본 실시예에 따른 도전성 컨택(110)은 최하부 폭(w2)이 상부 폭(w1)보다 넓게 형성됨으로써 도전성 컨택(110)의 하부에서 발생할 수 있는 오픈 불량을 방지할 수 있다. 이에 따라 이를 포함하는 반도체 장치의 제품 신뢰성을 향상시킬 수 있다. However, in the conductive contact 110 according to the present embodiment, the lowermost width w2 is formed to be wider than the upper width w1, thereby preventing an open defect that may occur under the conductive contact 110. Accordingly, product reliability of a semiconductor device including the same can be improved.

도전성 컨택(110)은 도전성 물질을 포함할 수 있다. 본 발명의 몇몇 실시예에서, 이러한 도전성 물질로는 예를 들어, 다결정 실리콘, 금속 실리사이드 화합물, 도전성 금속 질화물 및 금속 중 적어도 하나를 포함할 수 있으나, 본 발명이 이에 제한되는 것은 아니다.The conductive contact 110 may include a conductive material. In some embodiments of the present invention, the conductive material may include, for example, at least one of polycrystalline silicon, a metal silicide compound, a conductive metal nitride, and a metal, but the present invention is not limited thereto.

본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법에서는, 후술하는 바와 같이, 도전성 컨택(110)을 형성시킬 위치에 마스크 패턴을 형성하는 리버스 패터닝 방식을 이용한다. 따라서, 사용자가 필요에 따라 원하는 형상으로 도전성 컨택(110)을 형성할 수 있는 장점이 있다. In a method of manufacturing a semiconductor device according to some embodiments of the present invention, as described later, a reverse patterning method is used in which a mask pattern is formed at a location where the conductive contact 110 is to be formed. Therefore, there is an advantage that the user can form the conductive contact 110 in a desired shape as needed.

이에 따라, 메모리 셀(도 1의 300)과 달리 복잡한 패턴으로 형성된 로직 영역(도 1의 200)의 도전성 컨택(110)도 신뢰성 있게 형성할 수 있다. Accordingly, unlike the memory cell 300 of FIG. 1, the conductive contact 110 of the logic region 200 of FIG. 1 formed in a complex pattern can be reliably formed.

또한, 도전성 컨택(110)을 형성하기 위한 식각 공정에서 도전성 컨택(110)의 오픈 불량의 발생을 방지하여, 반도체 장치의 결함이 발생하는 것을 차단할 수 있다. 따라서, 반도체 장치의 제품 신뢰성이 향상될 수 있다.In addition, by preventing the occurrence of an open defect of the conductive contact 110 in the etching process for forming the conductive contact 110, it is possible to block the occurrence of a defect in the semiconductor device. Accordingly, product reliability of the semiconductor device can be improved.

도 3은 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 이하에서는, 앞서 설명한 실시예와 중복된 사항에 대해서는 자세한 설명을 생략하도록 하고, 그 차이점을 위주로 설명하도록 한다.3 is a diagram illustrating a semiconductor device according to another exemplary embodiment of the present invention. Hereinafter, detailed descriptions of items overlapping with the above-described embodiment will be omitted, and differences will be mainly described.

도 3을 참조하면, 본 실시예에 따른 반도체 장치(2)는, 트랜지스터(201) 상에 형성된 자기정렬 컨택(180)과, 게이트 전극(106) 상에 형성된 보호막(160)을 포함할 수 있다.Referring to FIG. 3, the semiconductor device 2 according to the present exemplary embodiment may include a self-aligned contact 180 formed on a transistor 201 and a passivation layer 160 formed on the gate electrode 106. .

층간 절연막(170)은 게이트 구조체(109)를 덮고 소오스 또는 드레인(130)이 노출되도록 형성될 수 있다. The interlayer insulating layer 170 may be formed to cover the gate structure 109 and expose the source or drain 130.

층간 절연막(170) 내에 형성된 트렌치(211)는 자기정렬 컨택(180)을 형성하기 위해 소오스 또는 드레인(130)의 적어도 일부 상면을 노출시킬 수 있다. The trench 211 formed in the interlayer insulating layer 170 may expose at least a portion of the top surface of the source or drain 130 to form the self-aligned contact 180.

자기정렬 컨택(180)은 트렌치(211)가 도전성 물질로 채워져 형성될 수 있다. The self-aligned contact 180 may be formed by filling the trench 211 with a conductive material.

보호막(160)은 게이트 전극(106) 상에 형성될 수 있다. 구체적으로, 보호막(160)은 게이트 전극(106) 상에 도시된 것과 같이 게이트 전극(106)에 정렬된 형상으로 형성될 수 있다.The protective layer 160 may be formed on the gate electrode 106. Specifically, the protective layer 160 may be formed in a shape aligned with the gate electrode 106 as shown on the gate electrode 106.

보호막(160)은 절연 물질을 포함할 수 있다. 본 발명의 몇몇 실시예에서, 보호막(160)은 예를 들어, 실리콘 질화막(SiN)을 포함할 수 있으나, 본 발명이 이에 제한되는 것은 아니다. The passivation layer 160 may include an insulating material. In some embodiments of the present invention, the protective layer 160 may include, for example, a silicon nitride layer (SiN), but the present invention is not limited thereto.

이렇게 절연 물질을 포함하는 보호막(160)은 자기정렬 컨택(180)이 형성되는 과정에서, 자기정렬 컨택(180)과 게이트 전극(106)이 전기적으로 접속되는 것을 방지하는 역할을 할 수 있다. 이에 따라, 자기정렬 컨택(180)은 게이트 전극(106)의 양측에 형성된 소오스 또는 드레인(103)과 전기적으로 접속하고, 게이트 전극(106)과는 전기적으로 접속되지 않을 수 있다.In this way, the passivation layer 160 including the insulating material may prevent the self-aligned contact 180 and the gate electrode 106 from being electrically connected during the formation of the self-aligned contact 180. Accordingly, the self-aligned contact 180 may be electrically connected to the source or drain 103 formed on both sides of the gate electrode 106 and may not be electrically connected to the gate electrode 106.

도 4는 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 이하에서는 앞서 설명한 실시예와 중복된 설명은 생략하고 차이점을 위주로 설명한다.4 is a diagram illustrating a semiconductor device according to another exemplary embodiment of the present invention. Hereinafter, descriptions overlapping with the above-described embodiments will be omitted, and differences will be mainly described.

도 4를 참조하면, 본 발명의 다른 실시예에 따른 반도체 장치(3)는 도전성 컨택(210)의 형상이 앞서 설명한 실시예와 다를 수 있다. Referring to FIG. 4, in the semiconductor device 3 according to another embodiment of the present invention, the shape of the conductive contact 210 may be different from that of the previously described embodiment.

구체적으로, 도전성 컨택(210)의 중간부 폭(w5)은 최상부 폭(w1)보다 작게 형성될 수 있다. 또한, 도전성 컨택(210)의 중간부 폭(w5)은 최하부 폭(w2)보다 작게 형성될 수 있다.Specifically, the width w5 of the intermediate portion of the conductive contact 210 may be formed to be smaller than the width of the top portion w1. In addition, the width w5 of the middle portion of the conductive contact 210 may be smaller than the width w2 of the bottom portion.

더욱 구체적으로, 도전성 컨택(210)의 최상부 폭(w1)과 최하부 폭(w2)은 실질적으로 동일하게 형성될 수 있고, 도전성 컨택(210)의 최상부 폭(w1)과 최하부 폭(w2)은 중간부 폭(w5)보다 크게 형성될 수 있다.More specifically, the uppermost width (w1) and the lowermost width (w2) of the conductive contact 210 may be formed substantially the same, and the uppermost width (w1) and the lowermost width (w2) of the conductive contact 210 are intermediate It may be formed larger than the minor width w5.

이 경우 도전성 컨택(210)의 최상부의 접촉면적이 증가함으로써 도전성 컨택(210) 상에 형성될 수 있는 반도체 소자(예를 들어, 배선)와의 전기적 접속 특성이 더 좋아질 수 있다. 또한, 컨택의 오픈 불량으로 인한 반도체 장치의 불량을 방지할 수 있다.In this case, as the contact area of the uppermost portion of the conductive contact 210 increases, electrical connection characteristics with a semiconductor device (eg, wiring) that may be formed on the conductive contact 210 may be improved. In addition, it is possible to prevent a defect in a semiconductor device due to a defective open contact.

도 5 내지 도 11은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.5 to 11 are diagrams of intermediate steps for explaining a method of manufacturing a semiconductor device according to an embodiment of the present invention.

먼저, 도 5를 참조하면, 반도체 기판(100) 상에 트렌지스터(101)를 형성한다.First, referring to FIG. 5, a transistor 101 is formed on a semiconductor substrate 100.

구체적으로, 먼저, 반도체 기판(100) 상에 절연 물질, 도전 물질을 형성한다. 그리고, 반도체 기판(100) 상에 형성된 절연 물질과 도전 물질을 패터닝(patterning)하여 게이트 절연막(108)과 게이트 전극(106)을 형성한다.Specifically, first, an insulating material and a conductive material are formed on the semiconductor substrate 100. In addition, the insulating material and the conductive material formed on the semiconductor substrate 100 are patterned to form the gate insulating layer 108 and the gate electrode 106.

이어서, 형성된 게이트 전극(106)을 마스크로 반도체 기판(100)에 불순물을 도핑하여, 게이트 전극(106)의 양 측에 소오스 또는 드레인(130)을 형성한다.Subsequently, impurities are doped into the semiconductor substrate 100 using the formed gate electrode 106 as a mask to form sources or drains 130 on both sides of the gate electrode 106.

이어서, 게이트 전극(106)을 덮는 절연막을 덮고, 이를 식각하여 게이트 전극(106)의 양 측에 스페이서(107)를 형성한다.Subsequently, the insulating layer covering the gate electrode 106 is covered and etched to form spacers 107 on both sides of the gate electrode 106.

이어서, 트랜지스터(101) 상에 제1 절연막(120)을 형성한다. Subsequently, a first insulating film 120 is formed on the transistor 101.

본 실시예에서, 제1 절연막(120)은 예를 들어, 산화막을 포함할 수 있다. 구체적으로, 제1 절연막(120)은 예를 들어, 실리콘 산화막(SiO2)을 포함할 수 있다. In this embodiment, the first insulating layer 120 may include, for example, an oxide layer. Specifically, the first insulating layer 120 may include, for example, a silicon oxide layer (SiO 2 ).

제1 절연막(120)은 도시된 것과 같이 트랜지스터(101)를 완전히 덮도록 형성될 수 있다. The first insulating layer 120 may be formed to completely cover the transistor 101 as illustrated.

제1 절연막(120)은 예를 들어, CVD(Chemical Vapor Deposition), PECVD(Plasma Enhanced CVD) 등의 방법을 이용하여 컨포멀하게 형성될 수 있다. The first insulating layer 120 may be conformally formed using, for example, chemical vapor deposition (CVD), plasma enhanced CVD (PECVD), or the like.

제1 절연막(120)을 형성하는 경우에 제1 절연막(120)의 내부에 상하부 포토레지스트를 포함하는 경우가 있으나, 본 발명의 실시예에 따른 반도체 소자의 제조 방법은 이러한 추가 공정이 필요 없다. In the case of forming the first insulating layer 120, the upper and lower photoresists may be included in the first insulating layer 120, but the method of manufacturing a semiconductor device according to the exemplary embodiment of the present invention does not require such an additional process.

이에 따라 반도체 기판(100) 상에 하부 포토레지스트를 형성하는 단계와, 하부 포토레지스트 위에 산화막과 상부 포토레지스트를 차례로 형성하는 단계가 필요하지 않다. 따라서 동일한 구조의 반도체 소자를 제조할 때, 제조 공정을 단축시킬 수 있는 장점이 있다. Accordingly, it is not necessary to form a lower photoresist on the semiconductor substrate 100 and to sequentially form an oxide film and an upper photoresist on the lower photoresist. Therefore, when manufacturing a semiconductor device having the same structure, there is an advantage of shortening the manufacturing process.

다음 도 6을 참조하면, 게이트 전극(106)과 제1 절연막(120) 상에 마스크막 패턴(140)을 형성한다. Next, referring to FIG. 6, a mask layer pattern 140 is formed on the gate electrode 106 and the first insulating layer 120.

본 발명의 몇몇 실시예에서, 이러한 마스크막 패턴(140)은 단단한 막질로 이루어질 수 있으며, 스페이서(107)와 실질적으로 동일한 물질로 이루어질 수 있다. 구체적으로, 이러한 마스크막 패턴(140)으로는 예를 들어, 실리콘 질화막(SiN)이 사용될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.In some embodiments of the present invention, the mask layer pattern 140 may be formed of a hard layer, and may be formed of substantially the same material as the spacer 107. Specifically, as the mask layer pattern 140, for example, a silicon nitride layer (SiN) may be used, but the present invention is not limited thereto.

본 실시예에서, 마스크막 패턴(140)은 도전성 컨택(도 11의 110)을 형성할 위치에 형성할 수 있다. 즉, 본 실시예에서는 도전성 컨택(도 11의 110)이 형성될 부분을 제외한 영역에 마스크막 패턴(140)을 형성하는 것이 아니라, 마스크막 패턴(140)을 도전성 컨택(도 11의 110)을 형성할 위치에 형성할 수 있다. In this embodiment, the mask layer pattern 140 may be formed at a position where a conductive contact (110 in FIG. 11) is to be formed. That is, in the present embodiment, the mask layer pattern 140 is not formed in a region other than the portion where the conductive contact (110 in FIG. 11) is to be formed, but the mask layer pattern 140 is used as a conductive contact (110 in FIG. 11). It can be formed in the position to be formed.

또한, 후술하는 것과 같이 도전성 컨택(도 11의 110)을 형성할 위치 주위에 제1 트렌치(도 7의 111)를 형성하는 경우에, 제1 트렌치(도 7의 111)의 최상부 폭(도 7의 w3)이 최하부 폭(도 7의 w4)보다 클 수 있다. 제1 트렌치(도 7의 111)에 채워진 제2 절연막(도 8의 150)을 마스크로 하여 제1 절연막(120)을 식각할 수 있다.In addition, in the case of forming a first trench (111 in FIG. 7) around a location where a conductive contact (110 in FIG. 11) is to be formed, as described later, the uppermost width of the first trench (111 in FIG. 7) (FIG. 7 W3) may be greater than the lowermost width (w4 in FIG. 7). The first insulating layer 120 may be etched using the second insulating layer 150 of FIG. 8 filled in the first trench 111 of FIG. 7 as a mask.

이 때문에, 도전성 컨택(110)의 최하부 폭(도 2의 w2)을 최상부 폭(도 2의 w1)보다 크게 형성할 수 있다. 이에 따라, 도전성 컨택(110)의 형성 과정에서 발생할 수 있는 컨택의 오픈 불량을 방지할 수 있다. 따라서, 반도체 장치의 제품 신뢰성을 향상 시킬 수 있다.For this reason, the lowermost width (w2 in FIG. 2) of the conductive contact 110 can be formed larger than the uppermost width (w1 in FIG. 2). Accordingly, it is possible to prevent a contact open failure that may occur during the formation of the conductive contact 110. Therefore, it is possible to improve the product reliability of the semiconductor device.

다음 도 7을 참조하면, 마스크막 패턴(140)을 이용하여 제1 절연막(120) 내에 제1 트렌치(111)를 형성한다. 이때, 제1 트렌치(111)를 형성하는 것은 예를 들어, 등방성 식각을 이용할 수 있다. 구체적으로, 제1 트렌치(111)를 형성하는 것은 예를 들어, HF 및 NH4F를 포함하는 용액을 식각액으로 이용하여 제1 절연막(120)을 습식 식각(wet etching)하는 것을 포함할 수 있으나, 본 발명이 이에 제한되는 것은 아니다.Next, referring to FIG. 7, a first trench 111 is formed in the first insulating layer 120 using the mask layer pattern 140. In this case, to form the first trench 111, for example, isotropic etching may be used. Specifically, forming the first trench 111 may include wet etching the first insulating layer 120 using, for example, a solution containing HF and NH 4 F as an etchant. , The present invention is not limited thereto.

본 발명의 몇몇 실시예에서, 제1 트렌치(111)를 형성할 때 식각이 진행되어 제1 트렌치(111)의 하부로 내려갈수록 식각용액에 의해 식각되는 양이 줄어들 수 있다. 따라서 제1 트렌치(111)의 깊이가 깊어질수록 폭이 좁아져, 제1 트렌치(111)의 최하부 폭(w4)이 최상부 폭(w3)보다 작을 수 있다.In some embodiments of the present invention, etching proceeds when the first trench 111 is formed, and the amount etched by the etching solution may decrease as it goes down the first trench 111. Therefore, as the depth of the first trench 111 increases, the width becomes narrower, and the lowermost width w4 of the first trench 111 may be smaller than the uppermost width w3.

다음 도 8을 참조하면, 제1 트렌치(111)를 제2 절연막(150)으로 채운다. 구체적으로, 제2 절연막(150)을 제1 트렌치(111)와 게이트 구조체(105)를 덮도록 채울 수 있다. Next, referring to FIG. 8, the first trench 111 is filled with a second insulating layer 150. Specifically, the second insulating layer 150 may be filled to cover the first trench 111 and the gate structure 105.

본 발명의 몇몇 실시예에서, 제1 트렌치(111)를 제2 절연막(150)채우는 것은, 원자층 증착법(ALD: Atomic Layer Deposition)을 이용하여 제1 트렌치(111)를 제2 절연막(150)으로 채우는 것을 포함할 수 있으나, 본 발명이 이에 제한되는 것은 아니다.In some embodiments of the present invention, filling the first trench 111 with the second insulating layer 150 is performed by forming the first trench 111 with the second insulating layer 150 using an atomic layer deposition (ALD) method. It may include filling with, but the present invention is not limited thereto.

이처럼 본 실시예에서는, 제1 트렌치(111)를 제2 절연막(150)으로 채우는 공정에서, ALD를 사용함으로써, 제1 트렌치(111)의 폭이 점차 미세화됨에 따라 제2 절연막(150)이 제1 트렌치(111)를 균일하게 채우지 못하는 문제를 해결할 수 있다.As described above, in the present embodiment, in the process of filling the first trench 111 with the second insulating layer 150, by using ALD, the width of the first trench 111 is gradually reduced, so that the second insulating layer 150 is formed. 1 It is possible to solve the problem of not uniformly filling the trench 111.

본 발명의 몇몇 실시예에서, 제2 절연막(150)은 예를 들어, 질화막을 포함할 수 있다. 구체적으로, 제2 절연막(150)은 예를 들어, 실리콘 산탄질화막(SiOCN)을 포함할 수 있으나, 본 발명이 이에 제한되는 것은 아니다.In some embodiments of the present invention, the second insulating layer 150 may include, for example, a nitride layer. Specifically, the second insulating layer 150 may include, for example, a silicon oxycarbonitride layer (SiOCN), but the present invention is not limited thereto.

도 9을 참조하면, 예를 들어, 평탄화 공정을 사용하여 제1 절연막(120)의 상면을 노출시킨다. 이러한 평탄화 공정은 예를 들어, CMP 공정을 포함할 수 있다. Referring to FIG. 9, for example, the upper surface of the first insulating layer 120 is exposed using a planarization process. This planarization process may include, for example, a CMP process.

본 발명의 몇몇 실시예에서, 제1 절연막(120)을 덮은 제2 절연막(150)의 일부와 마스크막 패턴(도 8의 140)은 이러한 평탄화 공정을 통해 함께 제거될 수 있다.In some embodiments of the present invention, a part of the second insulating layer 150 covering the first insulating layer 120 and the mask layer pattern 140 of FIG. 8 may be removed together through such a planarization process.

도 10을 참조하면, 제1 절연막(도 9의 120)을 제거하여 제2 트렌치(112)를 형성한다. Referring to FIG. 10, the second trench 112 is formed by removing the first insulating layer 120 of FIG. 9.

이렇게 제1 절연막(도 9의 120)을 제거하는 것은, 제1 절연막(도 9의 120)과 제2 절연막(150) 간의 식각 선택비를 이용할 수 있다. 구체적으로, 제2 절연막(150)에 대해 식각 선택비를 갖는 식각 액을 사용하여 제1 절연막(도 9의 120)을 제거할 수 있다.To remove the first insulating layer (120 in FIG. 9) in this way, an etch selectivity between the first insulating layer (120 in FIG. 9) and the second insulating layer 150 may be used. Specifically, the first insulating layer 120 in FIG. 9 may be removed by using an etching solution having an etching selectivity for the second insulating layer 150.

본 발명의 몇몇 실시예에서, 제2 절연막(150)을 마스크로 이용하여 제1 절연막(120)을 제거하여 제2 트렌치(112)를 형성할 수 있다. 이때 제2 트렌치(112)를 형성하는 것은 예를 들어, 등방성 식각을 이용할 수 있다. In some embodiments of the present invention, the second trench 112 may be formed by removing the first insulating layer 120 using the second insulating layer 150 as a mask. In this case, to form the second trench 112, for example, isotropic etching may be used.

구체적으로 이러한 식각 공정은, 예를 들어, BOE(Buffered Oxide Etch)계열 식각 용액을 이용할 수 있다. 이러한 BOE 계열 식각 용액은 예를 들어, HF 및 NH4F를 포함할 수 있으나, 본 발명이 이에 제한되는 것은 아니다.Specifically, for such an etching process, for example, a buffered oxide etch (BOE)-based etching solution may be used. The BOE-based etching solution may include, for example, HF and NH 4 F, but the present invention is not limited thereto.

이렇게 제2 트렌치(112)가 형성됨으로써, 소오스 또는 드레인(130)의 상면 일부가 도시된 것과 같이 노출될 수 있다.As the second trench 112 is formed in this way, a part of the upper surface of the source or drain 130 may be exposed as shown.

제2 트렌치(112) 주위에 형성된 제1 트렌치(도 7의 111)의 최상부 폭(도 7의 w3)이 최하부 폭(도 7의 w4)보다 클 수 있다. 또한 제1 트렌치(도 7의 111)에 채워진 제2 절연막(도 9의 150)을 마스크로 하여 제1 절연막(120)을 식각할 수 있다. 이 때문에, 제2 트렌치(112)의 최하부 폭(w2)는 최상부 폭(w1)보다 클 수 있다.The uppermost width (w3 of FIG. 7) of the first trench (111 of FIG. 7) formed around the second trench 112 may be greater than the lowermost width (w4 of FIG. 7 ). In addition, the first insulating layer 120 may be etched using the second insulating layer 150 of FIG. 9 filled in the first trench 111 of FIG. 7 as a mask. For this reason, the lowermost width w2 of the second trench 112 may be larger than the uppermost width w1.

도 11을 참조하면, 제2 트렌치(112)에 도전성 컨택(110)을 형성한다. 이러한 도전성 컨택(110)은 도전성 물질을 포함할 수 있다. Referring to FIG. 11, a conductive contact 110 is formed in the second trench 112. The conductive contact 110 may include a conductive material.

예를 들어, 도전성 컨택(110)은 다결정 실리콘, 금속 실리사이드 화합물, 도전성 금속 질화물 및 금속 중 적어도 하나를 포함할 수 있으나, 본 발명이 이에 제한되는 것은 아니다.For example, the conductive contact 110 may include at least one of polycrystalline silicon, a metal silicide compound, a conductive metal nitride, and a metal, but the present invention is not limited thereto.

도 12는 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다. 이하에서는 앞서 설명한 실시예와 중복된 설명은 생략하고 차이점을 위주로 설명한다.12 is a diagram illustrating a method of manufacturing a semiconductor device according to another exemplary embodiment of the present invention. Hereinafter, descriptions overlapping with the above-described embodiments will be omitted, and differences will be mainly described.

먼저, 앞서 도 5 내지 도 9를 참조하여 설명한 제조 공정을 수행한다.First, the manufacturing process described with reference to FIGS. 5 to 9 is performed.

다음, 도 12를 참조하면, 제1 절연막(도 8의 120)을 제거하여 제2 트렌치(212)를 형성한다. Next, referring to FIG. 12, the second trench 212 is formed by removing the first insulating layer (120 in FIG. 8 ).

이러한 제2 트렌치(212) 형성 공정에서, 본 실시예에서는, 제2 절연막(150)의 상부 일부가 도시된 것과 같이 같이 식각될 수 있다.In the process of forming the second trench 212, in the present embodiment, a portion of the upper portion of the second insulating layer 150 may be etched as illustrated.

이는 제1 절연막(도 8의 120)을 제거하는 과정 중 제1 절연막(도 8의 120)과 제2 절연막(150) 간의 식각 선택비에도 불구하고 식각 용액이 상단에 진입하면서 제2 절연막(150)의 일부를 같이 식각할 수 있기 때문이다.In the process of removing the first insulating layer (120 in FIG. 8), despite the etch selectivity between the first insulating layer (120 in FIG. 8) and the second insulating layer 150, the etching solution enters the top and the second insulating layer 150 This is because a part of) can be etched together.

이로 인하여 제2 트렌치(212)의 최하부의 폭(w2) 뿐만 아니라 최상부의 폭(w1) 또한 중간부의 폭(w5)보다 더 커질 수 있다.For this reason, not only the width w2 of the lowermost part of the second trench 212 but the width w1 of the uppermost part may be larger than the width w5 of the middle part.

다음, 제2 트렌치(212)를 도전성 컨택(도 4의 210)으로 채운다.Next, the second trench 212 is filled with a conductive contact (210 in FIG. 4).

이와 같은 제조 방법을 통해 도전성 컨택(도 4의 210)을 형성할 경우, 도전성 컨택(도 4의 210)의 최상부의 접촉면적이 증가할 수 있다. When the conductive contact (210 of FIG. 4) is formed through such a manufacturing method, the contact area of the uppermost part of the conductive contact (210 of FIG. 4) may be increased.

이로써 도전성 컨택(도 4의 210) 상에 형성될 수 있는 반도체 소자와의 전기적 접속 특성이 더 좋아질 수 있고, 컨택과 소자 간의 접촉 불량으로 인한 반도체 장치의 불량을 방지할 수 있다. 이에 따라, 반도체 장치의 제품 신뢰성이 향상될 수 있다.As a result, electrical connection characteristics with semiconductor elements that may be formed on the conductive contact (210 of FIG. 4) may be improved, and defects in the semiconductor device due to poor contact between the contact and the element may be prevented. Accordingly, product reliability of the semiconductor device may be improved.

도 13은 본 발명의 또 다른 실시예에 따른 반도체 장치의 사시도이다. 도 14는 도 13에 도시된 반도체 장치의 일부를 도시한 도면이다. 설명의 편의상, 앞서 설명한 실시예와 중복된 설명은 생략하고 차이점을 위주로 설명한다.13 is a perspective view of a semiconductor device according to another embodiment of the present invention. 14 is a diagram illustrating a part of the semiconductor device shown in FIG. 13. For convenience of description, the overlapping description from the above-described embodiment will be omitted, and differences will be mainly described.

도 13을 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 장치(4)는 핀 타입 반도체 장치에 관한 것이고, 도 14를 참조하면, 도 13에 도시된 반도체 장치(4) 중 층간 절연막(도 13의 430)을 제외한 일부를 도시하였다. Referring to FIG. 13, a semiconductor device 4 according to another embodiment of the present invention relates to a fin-type semiconductor device. Referring to FIG. 14, an interlayer insulating film (FIG. 13) of the semiconductor device 4 shown in FIG. 13 of 430) are shown.

구체적으로 설명하면, 반도체 장치(4)는 기판(400), 필드 절연막(405), 제1 게이트 구조체(410), 제2 게이트 구조체(420), 제1 내지 제3 핀(F1~F3), 제1 내지 제3 소오스 또는 드레인(411~413), 층간 절연막(430), 제1 및 제2 도전성 컨택(415, 416) 등을 포함할 수 있다.Specifically, the semiconductor device 4 includes a substrate 400, a field insulating film 405, a first gate structure 410, a second gate structure 420, first to third fins F1 to F3, First to third sources or drains 411 to 413, an interlayer insulating layer 430, first and second conductive contacts 415 and 416, and the like may be included.

기판(400)은 본 발명의 일 실시예에 따른 반도체 장치(1)의 기판(도 2의 100)과 실질적으로 동일할 수 있다.The substrate 400 may be substantially the same as the substrate (100 in FIG. 2) of the semiconductor device 1 according to the exemplary embodiment of the present invention.

필드 절연막(405)은 기판(400) 상에 형성될 수 있다. 필드 절연막(405)는 예를 들어, HDP 산화막, SOG 산화막, CVD 산화막 등일 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 필드 절연막(405)는 소자 분리를 위해 이용될 수 있다.The field insulating layer 405 may be formed on the substrate 400. The field insulating film 405 may be, for example, an HDP oxide film, an SOG oxide film, a CVD oxide film, or the like, but the present invention is not limited thereto. The field insulating layer 405 may be used for device isolation.

제1 내지 제3 핀(F1~F3)은 기판(400) 상에 형성될 수 있으며, 예를 들어 제1 내지 제3 핀(F1~F3)은 기판(400) 상에 돌출되어 형성될 수 있다. 구체적으로, 제1 내지 제3 핀(F1~F3)은 기판(400)으로부터 제3 방향(Z)으로 돌출되어 형성될 수 있다.The first to third fins F1 to F3 may be formed on the substrate 400, for example, the first to third fins F1 to F3 may be formed to protrude on the substrate 400 . Specifically, the first to third fins F1 to F3 may be formed to protrude from the substrate 400 in the third direction Z.

제1 내지 제3 핀(F1~F3)은 제2 방향(Y)으로 길게 연장될 수 있다. 구체적으로, 제1 내지 제3 핀(F1~F3)은 장변과 단변을 가질 수 있으며, 제1 내지 제3 핀(F1~F3)은 장변 방향으로 연장되며 서로 인접하여 형성될 수 있다. 도 14에서는 장변 방향이 제2 방향(Y)으로, 단변 방향이 제1 방향(X)으로 도시되어 있으나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어 제1 내지 제3 핀(F1~F3)은 장변 방향이 제1 방향(X), 단변 방향이 제2 방향(Y)일 수도 있다.The first to third fins F1 to F3 may extend long in the second direction Y. Specifically, the first to third fins F1 to F3 may have a long side and a short side, and the first to third fins F1 to F3 may extend in a long side direction and may be formed adjacent to each other. In FIG. 14, the long side direction is shown as the second direction (Y) and the short side direction is shown as the first direction (X), but the present invention is not limited thereto. For example, the long side direction of the first to third fins F1 to F3 may be the first direction X, and the short side direction may be the second direction Y.

제1 내지 제3 핀(F1~F3)은 기판(400)의 일부일 수도 있고, 기판(400)으로부터 성장된 에피층(epitaxial layer)을 포함할 수도 있다.The first to third fins F1 to F3 may be part of the substrate 400 or may include an epitaxial layer grown from the substrate 400.

제1 게이트 구조체(410)는 제1 내지 제3 핀(F1~F3)과 교차하도록 형성될 수 있다. 제1 게이트 구조체(410)는 게이트 전극(406), 스페이서(407)와 게이트 절연막(408)을 포함할 수 있다.The first gate structure 410 may be formed to cross the first to third fins F1 to F3. The first gate structure 410 may include a gate electrode 406, a spacer 407, and a gate insulating layer 408.

제1 게이트 구조체(410)의 게이트 전극(406), 스페이서(407), 게이트 절연막(408)은 본 발명의 일 실시예에 따른 반도체 장치(1)의 게이트 전극(도 2의 106), 스페이서(도 2의 107), 게이트 절연막(도 2의 108)과 실질적으로 동일할 수 있다.The gate electrode 406, the spacer 407, and the gate insulating film 408 of the first gate structure 410 are formed of a gate electrode (106 in FIG. 2) and a spacer of the semiconductor device 1 according to an embodiment of the present invention. It may be substantially the same as 107 in FIG. 2 and the gate insulating layer 108 in FIG. 2.

제2 게이트 구조체(420)는, 제1 게이트 구조체(410)의 제1 방향(X)의 길이(L1)를 제외하고, 제1 게이트 구조체(410)와 실질적으로 동일하게 형성될 수 있다.The second gate structure 420 may be formed substantially the same as the first gate structure 410 except for the length L1 of the first gate structure 410 in the first direction X.

제2 게이트 구조체(420)는, 제1 및 제2 핀(F1, F2)과 교차하도록 형성될 수 있다. 도 14에서는 제2 게이트 구조체(420)의 제1 방향(X)의 길이(L2)가 제1 게이트 구조체(410)의 제1 방향(X)의 길이(L1)보다 작은 것으로 도시되어 있으나, 본 발명이 이에 제한되는 것은 아니다. 즉, 사용자의 필요에 따라 제1 게이트 구조체(410)의 제1 방향(X)의 길이(L1)가 제2 게이트 구조체(420)의 제1 방향(X)의 길이(L2)보다 작게 형성될 수도 있다.The second gate structure 420 may be formed to cross the first and second fins F1 and F2. In FIG. 14, it is shown that the length L2 of the second gate structure 420 in the first direction X is smaller than the length L1 of the first gate structure 410 in the first direction X. The invention is not limited thereto. That is, according to the needs of the user, the length L1 of the first gate structure 410 in the first direction X is smaller than the length L2 of the first direction X of the second gate structure 420. May be.

스페이서(407)는 제1 및 제2 게이트 구조체(410, 420)의 측면 중 적어도 일 측에 형성될 수 있다. 도 14에 도시된 것과 같이 스페이서(407)는 경사진 형태로 형성될 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 즉, 스페이서(407)의 측면은 수직면으로 형성될 수도 있다.The spacer 407 may be formed on at least one of side surfaces of the first and second gate structures 410 and 420. As shown in FIG. 14, the spacer 407 may be formed in an inclined shape, but the present invention is not limited thereto. That is, the side surface of the spacer 407 may be formed as a vertical surface.

제1 내지 제3 소오스 또는 드레인(411~413)은 제1 게이트 구조체(410)의 적어도 일 측 및 각각 제1 내지 제3 핀(F1~F3) 내에 형성될 수 있다. 제1 내지 제3 소오스 또는 드레인(411~413)과 제1 게이트 구조체(410)는 스페이서(407)에 의하여 절연될 수 있다.The first to third sources or drains 411 to 413 may be formed in at least one side of the first gate structure 410 and in the first to third fins F1 to F3, respectively. The first to third sources or drains 411 to 413 and the first gate structure 410 may be insulated by a spacer 407.

도시된 것과 같이, 제1 내지 제3 소오스 또는 드레인(411~413)은 육각형 형상일 수 있으나 본 발명이 이에 제한되는 것은 아니다. 즉, 제1 내지 제3 소오스 또는 드레인(411~413)은 다이아몬드 형상, 원 형상 및 직사각형 형상 등일 수 있다.As shown, the first to third sources or drains 411 to 413 may have a hexagonal shape, but the present invention is not limited thereto. That is, the first to third sources or drains 411 to 413 may have a diamond shape, a circular shape, a rectangular shape, or the like.

도 14에 도시된 것과 같이 제3 소오스 또는 드레인(413)은 제1 게이트 구조체(410)의 일 측에만 배치될 수 있다. 다만 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 제2 게이트 구조체(420)의 제1 방향(X) 길이(L2)가 제1 게이트 구조체(410)의 제1 방향(X) 길이(L1)와 동일하도록 형성되는 경우에, 제3 소오스 또는 드레인(413)이 제1 게이트 구조체(410)와 제2 게이트 구조체(420)를 연결하도록 제1 게이트 구조체(410)의 양측에 배치될 수도 있다.As shown in FIG. 14, the third source or drain 413 may be disposed only on one side of the first gate structure 410. However, the present invention is not limited thereto. For example, when the length L2 in the first direction X of the second gate structure 420 is the same as the length L1 in the first direction X of the first gate structure 410 Three sources or drains 413 may be disposed on both sides of the first gate structure 410 to connect the first gate structure 410 and the second gate structure 420.

제1 내지 제3 소오스 또는 드레인(411~413)은 도시된 것과 같이 서로 인접하여 형성될 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 즉, 제1 내지 제3 소오스 또는 드레인(411~413)은 서로 분리되어 형성될 수도 있다.The first to third sources or drains 411 to 413 may be formed adjacent to each other as illustrated, but the present invention is not limited thereto. That is, the first to third sources or drains 411 to 413 may be formed to be separated from each other.

반도체 장치(4)가 NMOS 트랜지스터인 경우, 제1 내지 제3 소오스 또는 드레인(411~413)은 기판(400)과 동일 물질 또는, 인장 스트레스 물질을 포함할 수 있다. 예를 들어, 기판(400)이 Si일 때, 제1 내지 제3 소오스 또는 드레인(411~413)은 Si이거나, Si보다 격자 상수가 작은 물질(예를 들어, SiC, SiP)을 포함할 수 있다. 인장 스트레스 물질은 제1 게이트 구조물(410) 하부의 제1 내지 제3 핀(F1~F3), 즉 채널 영역에 인장 스트레스를 가하여 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다. When the semiconductor device 4 is an NMOS transistor, the first to third sources or drains 411 to 413 may include the same material as the substrate 400 or a tensile stress material. For example, when the substrate 400 is Si, the first to third sources or drains 411 to 413 may be Si, or may include a material having a smaller lattice constant than Si (eg, SiC, SiP). have. The tensile stress material may increase the mobility of carriers in the channel region by applying tensile stress to the first to third fins F1 to F3 under the first gate structure 410, that is, the channel region.

한편, 반도체 장치(4)가 PMOS 트랜지스터인 경우, 제1 내지 제3 소오스 또는 드레인(411~413)은 압축 스트레스 물질을 포함할 수 있다. 예를 들어, 압축 스트레스 물질은 Si에 비해서 격자 상수가 큰 물질일 수 있고, 예를 들어 SiGe일 수 있다. 압축 스트레스 물질은 제1 게이트 구조물(410) 하부의 제1 내지 제3 핀(F1~F3), 즉 채널 영역에 압축 스트레스를 가하여 채널 영역의 캐리어의 이동도를 향상시킬 수 있다.Meanwhile, when the semiconductor device 4 is a PMOS transistor, the first to third sources or drains 411 to 413 may include a compressive stress material. For example, the compressive stress material may be a material having a large lattice constant compared to Si, and may be, for example, SiGe. The compressive stress material may increase the mobility of carriers in the channel area by applying compressive stress to the first to third fins F1 to F3 under the first gate structure 410, that is, the channel area.

제1 도전성 컨택(415)은 제1 내지 제3 핀(F1~F3) 및 기판(400) 상에 형성될 수 있다. 제1 도전성 컨택(415)은 제1 내지 제3 소오스 또는 드레인(411~413)과 그 상부에 형성되는 다른 반도체 소자(예를 들어, 금속 배선)를 전기적으로 접속시킬 수 있다. The first conductive contact 415 may be formed on the first to third fins F1 to F3 and the substrate 400. The first conductive contact 415 may electrically connect the first to third sources or drains 411 to 413 and other semiconductor devices (eg, metal wirings) formed thereon.

앞서 설명한 본 발명의 일 실시예에 다른 반도체 장치와 같이, 제1 도전성 컨택(415)의 최하부 폭(W7)은 최상부 폭(W6)보다 크게 형성될 수 있다. 따라서 제1 도전성 컨택(415)의 형성하기 위한 식각 공정에서 제1 도전성 컨택(415)과 제1 내지 제3 소오스 또는 드레인(411~413) 간의 접촉 불량의 발생을 방지하여 반도체 장치의 결함이 발생하는 것을 막을 수 있다. 따라서, 반도체 장치의 제품 신뢰성을 향상시킬 수 있다.Like the semiconductor device according to the exemplary embodiment described above, the lowermost width W7 of the first conductive contact 415 may be formed larger than the uppermost width W6. Therefore, in the etching process for forming the first conductive contact 415, a defect in the semiconductor device occurs by preventing the occurrence of contact failure between the first conductive contact 415 and the first to third sources or drains 411 to 413 Can be prevented. Therefore, it is possible to improve the product reliability of the semiconductor device.

제2 도전성 컨택(416)은 제1 및 제2 핀(F1, F2) 및 기판(400) 상에 형성될 수 있다. 도 14에 도시된 것과 같이, 제2 도전성 컨택(416)의 최상부 폭(W8) 및 최하부 폭(W9)이 제1 도전성 컨택(415)의 최상부 폭(W6) 및 최하부 폭(W7)보다 작게 형성될 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 즉, 제2 게이트 구조체(420)의 제1 방향(X)의 길이(L2)가 제1 게이트 구조체(410)의 제1 방향(X)의 길이(L1)보다 크거나 동일한 경우에는, 이에 따라 교차하는 핀의 수가 달라질 수 있다. 따라서 핀 상에 형성되는 제2 도전성 컨택(416)의 상부 및 하부 폭(W8, W9) 각각은 제1 도전성 컨택(415)의 상부 및 하부 폭(W6, W7)과 같거나 크게 형성될 수 있다.The second conductive contact 416 may be formed on the first and second fins F1 and F2 and the substrate 400. As shown in FIG. 14, the uppermost width W8 and the lowermost width W9 of the second conductive contact 416 are formed smaller than the uppermost width W6 and the lowermost width W7 of the first conductive contact 415 However, the present invention is not limited thereto. That is, when the length L2 of the second gate structure 420 in the first direction X is greater than or equal to the length L1 in the first direction X of the first gate structure 410, The number of crossing pins can vary. Therefore, each of the upper and lower widths W8 and W9 of the second conductive contact 416 formed on the fin may be formed to be equal to or larger than the upper and lower widths W6 and W7 of the first conductive contact 415. .

도 14에서 제1 및 제2 도전성 컨택(415, 416)은 제1 내지 제3 핀(F1~F3) 상에서 하나로 형성되어 전기적으로 연결된 형태로 도시되었으나, 본 발명이 이에 제한되는 것은 아니다. 즉, 제1 및 제2 도전성 컨택(415, 416)은 핀 별로 서로 분리되도록 형성될 수도 있다.In FIG. 14, the first and second conductive contacts 415 and 416 are formed as one on the first to third fins F1 to F3 and are electrically connected to each other, but the present invention is not limited thereto. That is, the first and second conductive contacts 415 and 416 may be formed to be separated from each other for each pin.

제1 및 제2 도전성 컨택(415, 416)은 뒤에 설명할 반도체 장치의 제조 방법에 따라 형성될 수 있다. 즉, 제1 및 제2 도전성 컨택(415, 416)을 형성시킬 위치에 마스크 패턴을 형성하여, 제1 및 제2 도전성 컨택(415, 416)을 형성할 수 있다. 따라서, 사용자가 형성시키고자 하는 위치에 정확하게 제1 및 제2 도전성 컨택(415, 416)을 형성할 수 있는 장점이 있다.The first and second conductive contacts 415 and 416 may be formed according to a method of manufacturing a semiconductor device to be described later. That is, the first and second conductive contacts 415 and 416 may be formed by forming a mask pattern at positions where the first and second conductive contacts 415 and 416 are to be formed. Accordingly, there is an advantage in that the first and second conductive contacts 415 and 416 can be accurately formed at a location desired to be formed by the user.

층간 절연막(430)은 필드 절연막(405) 상에 형성되고, 제1 및 제2 게이트 구조체(410, 420)와 필드 절연막(405)을 덮도록 형성할 수 있다. 본 발명의 몇몇 실시예에서, 층간 절연막(430)은 질화막을 포함할 수 있다. 구체적으로, 층간 절연막(430)은 실리콘 질화막(SiN) 또는 실리콘 산탄질화막(SiOCN)을 포함할 수 있으나, 본 발명이 이에 제한되는 것은 아니다.The interlayer insulating layer 430 may be formed on the field insulating layer 405 and may be formed to cover the first and second gate structures 410 and 420 and the field insulating layer 405. In some embodiments of the present invention, the interlayer insulating layer 430 may include a nitride layer. Specifically, the interlayer insulating layer 430 may include a silicon nitride layer (SiN) or a silicon oxycarbonitride layer (SiOCN), but the present invention is not limited thereto.

도 15는 도 13의 A-A를 따라 자른 단면도이다.15 is a cross-sectional view taken along line A-A of FIG. 13.

도 15를 참조하면, 제1 도전성 컨택(415)의 최하부 폭(W7)은 최상부 폭(W6)보다 크게 형성될 수 있다. 따라서 제1 도전성 컨택(415)과 제1 내지 제3 소오스 또는 드레인(411~413) 사이의 접촉 불량의 발생을 방지할 수 있다. Referring to FIG. 15, the lowermost width W7 of the first conductive contact 415 may be larger than the uppermost width W6. Accordingly, it is possible to prevent the occurrence of a contact failure between the first conductive contact 415 and the first to third sources or drains 411 to 413.

도 16은 도 13의 B-B를 따라 자른 단면도이다.16 is a cross-sectional view taken along line B-B of FIG. 13.

도 16을 참조하면, 제2 도전성 컨택(416)의 최상부 폭(W8)과 최하부 폭(W9)은 제1 도전성 컨택(415)의 최상부 폭(W6)과 최하부 폭(W7)보다 작게 형성될 수 있다. 이처럼 도전성 컨택의 제1 방향(X)으로의 폭이 다르게 형성되어야 하는 경우에 뒤에 설명할 것과 같이, 마스크 패턴(도 17의 440)의 길이(예를 들어 제1 방향(X) 길이)를 달리 형성하고, 이를 이용하여 도전성 컨택을 형성시킬 수 있다.Referring to FIG. 16, the uppermost width W8 and the lowermost width W9 of the second conductive contact 416 may be formed smaller than the uppermost width W6 and the lowermost width W7 of the first conductive contact 415. have. When the width of the conductive contact in the first direction (X) is to be formed differently, the length of the mask pattern (440 in FIG. 17) (for example, the length in the first direction (X)) is different as described later. And a conductive contact may be formed using this.

이하에서는, 본 발명의 또 다른 실시예에 따른 반도체 장치(4)의 제조 방법에 대하여 설명하기로 한다. Hereinafter, a method of manufacturing the semiconductor device 4 according to another embodiment of the present invention will be described.

도 17 내지 도 19는 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다. 17 to 19 are diagrams of intermediate steps for explaining a method of manufacturing a semiconductor device according to another exemplary embodiment of the present invention.

도 17을 참조하면, 우선, 필드 절연막(405), 제1 내지 제3 소오스 또는 드레인(411~413) 상에 산화막(450)을 형성한다. 그 후, 산화막(450) 상에 마스크막 패턴(440)을 형성하고, 이를 이용하여 제1 트렌치(T1)를 형성한다.Referring to FIG. 17, first, an oxide layer 450 is formed on the field insulating layer 405 and the first to third sources or drains 411 to 413. Thereafter, a mask layer pattern 440 is formed on the oxide layer 450 and a first trench T1 is formed using the mask layer pattern 440.

다음 도 18을 참조하면 제1 트렌치(T1)에 층간 절연막(430)을 채운다. 층간 절연막을 채우는 것은 ALD를 이용하여 층간 절연막(430)을 채우는 것을 포함할 수 있다.Next, referring to FIG. 18, the interlayer insulating layer 430 is filled in the first trench T1. Filling the interlayer insulating layer may include filling the interlayer insulating layer 430 using ALD.

층간 절연막을 채우는 것은 예를 들어, 산화막(450)보다 식각 내성을 갖는 물질일 수 있다. 구체적으로, 실리콘 질화막 또는 실리콘 산탄질화막을 포함할 수 있으나, 본 발명이 이에 제한되는 것은 아니다.Filling the interlayer insulating layer may be, for example, a material having more etching resistance than the oxide layer 450. Specifically, a silicon nitride film or a silicon oxycarbonitride film may be included, but the present invention is not limited thereto.

도 19을 참조하면, 산화막(450)을 제거하여 제2 트렌치(T2)를 형성한다. 산화막(450)을 제거하는 것은, 예를 들어 습식 식각 방식을 이용할 수 있다. 이러한 경우에, 산화막(450)과 층간 절연막(430)의 식각 선택비를 이용할 수 있다. 구체적으로, 층간 절연막(430)에 대하여 식각 선택비를 갖는 식각액을 사용하여 산화막(450)을 제거할 수 있다.Referring to FIG. 19, a second trench T2 is formed by removing the oxide layer 450. To remove the oxide layer 450, for example, a wet etching method may be used. In this case, the etch selectivity of the oxide layer 450 and the interlayer insulating layer 430 may be used. Specifically, the oxide layer 450 may be removed using an etchant having an etch selectivity for the interlayer insulating layer 430.

도 19는 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조 방법이다.19 is a method of manufacturing a semiconductor device according to another embodiment of the present invention.

도 19를 참조하면, 도 12에서 설명한 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조 방법과 같이 제3 트렌치(T3) 형성 공정에서, 층간 절연막(430)의 상부 일부가 도시된 것과 같이 함께 식각될 수 있다. 따라서 제3 트렌치(T3)를 채우는 도전성 컨택이 형성되는 경우에 도전성 컨택 상의 반도체 소자(예를 들어, 배선)와의 접촉 면적이 커질 수 있다. 이에 따라 반도체 소자 간의 전기적 접속 특성이 더 좋아질 수 있고, 도전성 컨택과 제1 내지 제3 소오스 또는 드레인(411~413) 간의 접촉 불량을 방지할 수 있다.Referring to FIG. 19, in the process of forming the third trench T3 as in the method of manufacturing a semiconductor device according to another embodiment of the present invention described in FIG. 12, a portion of an upper portion of the interlayer insulating layer 430 is formed together as shown. It can be etched. Accordingly, when a conductive contact filling the third trench T3 is formed, a contact area with a semiconductor device (eg, a wiring) on the conductive contact may increase. Accordingly, electrical connection characteristics between semiconductor devices may be improved, and a contact failure between the conductive contact and the first to third sources or drains 411 to 413 may be prevented.

도 21은 본 발명의 또 다른 실시예에 따른 반도체 장치의 레이아웃도이다. 21 is a layout diagram of a semiconductor device according to another embodiment of the present invention.

반도체 장치는 제1 내지 제6 게이트 구조체(410, 420, 510, 520, 530, 540)를 포함할 수 있다.The semiconductor device may include first to sixth gate structures 410, 420, 510, 520, 530, and 540.

제4 내지 제8 핀(F4~F8)은 앞에서 설명한 제1 내지 제3 핀(F1~F3)과 실질적으로 동일하게 형성될 수 있다. 따라서 제4 내지 제8 핀 (F4~F8)은 기판(400)으로부터 돌출된 형상으로 형성될 수 있다.The fourth to eighth fins F4 to F8 may be formed substantially the same as the first to third fins F1 to F3 described above. Accordingly, the fourth to eighth fins F4 to F8 may be formed to protrude from the substrate 400.

제1 내지 제6 게이트 구조체(410, 420, 510, 520, 530, 540)는 반도체 장치의 설계에 따라 다양한 형태로 형성될 수 있다. 즉, 제1 내지 제6 게이트 구조체(410, 420, 510, 520, 530, 540)는 일 방향(예를 들어, 도 15의 제1 방향(X))으로 연장되도록 형성될 수 있다. 그 결과, 도시된 것과 같이 다양한 좌우 방향 길이를 가질 수 있으며, 각 게이트 구조체에 연결된 핀의 개수는 서로 다를 수 있다. The first to sixth gate structures 410, 420, 510, 520, 530, and 540 may be formed in various shapes according to the design of the semiconductor device. That is, the first to sixth gate structures 410, 420, 510, 520, 530, and 540 may be formed to extend in one direction (eg, the first direction X in FIG. 15 ). As a result, it may have various lengths in the left and right directions as shown, and the number of fins connected to each gate structure may be different.

제3 내지 제6 도전성 컨택(515~518)은 제1 및 제2 도전성 컨택(415, 416)과 실질적으로 동일하게 형성될 수 있다. 따라서 제3 내지 제6 도전성 컨택(515~518)은 기판(400) 및 기판(400) 상에 형성된 제4 내지 제8 핀(F4~F8) 상에 형성될 수 있다. The third to sixth conductive contacts 515 to 518 may be formed substantially the same as the first and second conductive contacts 415 and 416. Accordingly, the third to sixth conductive contacts 515 to 518 may be formed on the substrate 400 and the fourth to eighth fins F4 to F8 formed on the substrate 400.

제1 내지 제6 도전성 컨택(415, 416, 515, 516, 517, 518)은 각기 다른 제1 방향(X)의 길이를 가질 수 있도록 형성될 수 있다. 다만 도 21에 도시된 것은 예시적인 것이며, 본 발명이 이에 제한되는 것은 아니다. 즉, 각 게이트 구조체 및 핀과의 연결 상태에 따라 핀 상에 형성되는 제1 내지 제6 도전성 컨택(415, 416, 515, 516, 517, 518)의 제1 방향(X) 길이는 얼마든지 달라질 수 있다. The first to sixth conductive contacts 415, 416, 515, 516, 517, and 518 may be formed to have different lengths in the first direction (X). However, what is illustrated in FIG. 21 is exemplary, and the present invention is not limited thereto. That is, the length of the first to sixth conductive contacts 415, 416, 515, 516, 517, 518 formed on the fins in the first direction (X) varies depending on the gate structure and the connection state with the fins. I can.

본 발명의 또 다른 실시예에 따른 반도체 장치는, 앞에서 설명할 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조 방법을 이용할 수 있다. 즉, 제1 내지 제6 도전성 컨택(415, 416, 515, 516, 517, 518)을 형성할 위치에 마스크 패턴을 형성할 수 있다. 따라서 복잡한 패턴으로 형성된 로직 영역(도1의 200)에서 다양한 크기를 갖는 도전성 컨택을 신뢰성 있게 형성할 수 있다.도 22은 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 이용하여 제조된 반도체 장치를 포함하는 SoC 시스템의 블록도이다. In the semiconductor device according to another embodiment of the present invention, a method of manufacturing a semiconductor device according to another embodiment of the present invention described above may be used. That is, a mask pattern may be formed at positions where the first to sixth conductive contacts 415, 416, 515, 516, 517, and 518 are to be formed. Accordingly, conductive contacts having various sizes can be reliably formed in a logic region (200 in FIG. 1) formed in a complex pattern. FIG. 22 is a semiconductor manufactured by using a method of manufacturing a semiconductor device according to embodiments of the present invention. Block diagram of SoC system including device.

도 22을 참조하면, SoC 시스템(1000)은 어플리케이션 프로세서(1001)와, DRAM(1060)을 포함한다.Referring to FIG. 22, the SoC system 1000 includes an application processor 1001 and a DRAM 1060.

어플리케이션 프로세서(1001)는 중앙처리부(1010), 멀티미디어 시스템(1020), 버스(1030), 메모리 시스템(1040), 주변 회로(1050)을 포함할 수 있다.The application processor 1001 may include a central processing unit 1010, a multimedia system 1020, a bus 1030, a memory system 1040, and a peripheral circuit 1050.

중앙처리부(1010)는 SoC 시스템(1000)의 구동에 필요한 연산을 수행할 수 있다. 본 발명의 몇몇 실시예에서, 중앙처리부(1010)는 복수의 코어를 포함하는 멀티 코어 환경으로 구성될 수 있다.The central processing unit 1010 may perform an operation required to drive the SoC system 1000. In some embodiments of the present invention, the central processing unit 1010 may be configured in a multi-core environment including a plurality of cores.

멀티미디어 시스템(1020)은, SoC시스템(1000)에서 각종 멀티미디어 기능을 수행하는데 이용될 수 있다. 이러한 멀티미디어 시스템(1020)은 3D 엔진(3D engine) 모듈, 비디오 코덱(video codec), 디스플레이 시스템(display system), 카메라 시스템(camera system), 포스트-프로세서(post -processor) 등을 포함할 수 있다.The multimedia system 1020 may be used to perform various multimedia functions in the SoC system 1000. The multimedia system 1020 may include a 3D engine module, a video codec, a display system, a camera system, a post-processor, and the like. .

버스(1030)는, 중앙처리부(1010), 멀티미디어 시스템(1020), 메모리 시스템(1040), 및 주변 회로(1050)가 서로 데이터 통신을 하는데 이용될 수 있다. 본 발명의 몇몇 실시예에서, 이러한 버스(1030)는 다층 구조를 가질 수 있다. 구체적으로, 이러한 버스(1030)의 예로는 다층 AHB(multi-layer Advanced High-performance Bus), 또는 다층 AXI(multi-layer Advanced eXtensible Interface)가 이용될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.The bus 1030 may be used for the central processing unit 1010, the multimedia system 1020, the memory system 1040, and the peripheral circuit 1050 to communicate data with each other. In some embodiments of the present invention, such a bus 1030 may have a multilayer structure. Specifically, as an example of the bus 1030, a multi-layer Advanced High-performance Bus (AHB) or a multi-layer Advanced eXtensible Interface (AXI) may be used, but the present invention is not limited thereto.

메모리 시스템(1040)은, 어플리케이션 프로세서(1001)가 외부 메모리(예를 들어, DRAM(1060))에 연결되어 고속 동작하는데 필요한 환경을 제공할 수 있다. 본 발명의 몇몇 실시예에서, 메모리 시스템(1040)은 외부 메모리(예를 들어, DRAM(1060))를 컨트롤하기 위한 별도의 컨트롤러(예를 들어, DRAM 컨트롤러)를 포함할 수도 있다.The memory system 1040 may provide an environment required for high-speed operation by connecting the application processor 1001 to an external memory (eg, the DRAM 1060). In some embodiments of the present invention, the memory system 1040 may include a separate controller (eg, a DRAM controller) for controlling an external memory (eg, the DRAM 1060).

주변 회로(1050)는, SoC시스템(1000)이 외부 장치(예를 들어, 메인 보드)와 원활하게 접속되는데 필요한 환경을 제공할 수 있다. 이에 따라, 주변 회로(1050)는 SoC시스템(1000)에 접속되는 외부 장치가 호환 가능하도록 하는 다양한 인터페이스를 구비할 수 있다.The peripheral circuit 1050 may provide an environment necessary for the SoC system 1000 to be smoothly connected to an external device (eg, a main board). Accordingly, the peripheral circuit 1050 may have various interfaces that allow external devices connected to the SoC system 1000 to be compatible.

DRAM(1060)은 어플리케이션 프로세서(1001)가 동작하는데 필요한 동작 메모리로 기능할 수 있다. 본 발명의 몇몇 실시예에서, DRAM(1060)은, 도시된 것과 같이 어플리케이션 프로세서(1001)의 외부에 배치될 수 있다. 구체적으로, DRAM(1060)은 어플리케이션 프로세서(1001)와 PoP(Package on Package) 형태로 패키징될 수 있다.The DRAM 1060 may function as an operating memory required for the application processor 1001 to operate. In some embodiments of the present invention, the DRAM 1060 may be disposed outside the application processor 1001 as shown. Specifically, the DRAM 1060 may be packaged in the form of an application processor 1001 and a package on package (PoP).

이러한 SoC 시스템(1000)의 구성 요소 중 적어도 하나는 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 통해 제조될 수 있다. At least one of the components of the SoC system 1000 may be manufactured through the method of manufacturing a semiconductor device according to the exemplary embodiments described above.

구체적으로, 메모리 시스템(1040)은 도 1의 로직 영역(300)에 대응되고, DRAM(1060)은 도 1의 메모리 셀(200)에 대응될 수 있다.Specifically, the memory system 1040 may correspond to the logic region 300 of FIG. 1, and the DRAM 1060 may correspond to the memory cell 200 of FIG. 1.

또한, DRAM(1060) 내에 배치된 로직 회로는 도 1의 로직 영역(300)에 대응되고, DRAM(1060) 내에 배치된 메모리 셀은 도 1의 메모리 셀(200)에 대응될 수 있다. 하지만, 본 발명이 이러한 예시에 제한되는 것은 아니다.Further, a logic circuit disposed in the DRAM 1060 may correspond to the logic region 300 of FIG. 1, and a memory cell disposed in the DRAM 1060 may correspond to the memory cell 200 of FIG. 1. However, the present invention is not limited to this example.

도 23는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 이용하여 제조된 반도체 장치를 포함하는 전자 시스템의 블록도이다. 23 is a block diagram of an electronic system including a semiconductor device manufactured using a method of manufacturing a semiconductor device according to example embodiments.

도 23를 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.Referring to FIG. 23, an electronic system 1100 according to an embodiment of the present invention includes a controller 1110, an input/output device 1120 (I/O), a memory device 1130, an interface 1140, and a bus. 1150, bus). The controller 1110, the input/output device 1120, the memory device 1130, and/or the interface 1140 may be coupled to each other through the bus 1150. The bus 1150 corresponds to a path through which data is moved.

컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다. The controller 1110 may include at least one of a microprocessor, a digital signal processor, a microcontroller, and logic elements capable of performing functions similar thereto. The input/output device 1120 may include a keypad, a keyboard, and a display device. The memory device 1130 may store data and/or commands. The interface 1140 may perform a function of transmitting data to a communication network or receiving data from a communication network. The interface 1140 may be wired or wireless. For example, the interface 1140 may include an antenna or a wired/wireless transceiver.

도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다. 이 때 이러한 동작 메모리로서, 앞서 설명한 본 발명의 실시예에 따른 반도체 장치의 제조 방법에 의해 제조된 반도체 장치가 채용되어 제품 신뢰성을 향상시킬 수 있다. Although not shown, the electronic system 1100 is an operation memory for improving the operation of the controller 1110 and may further include a high-speed DRAM and/or SRAM. In this case, as such an operation memory, a semiconductor device manufactured by the method of manufacturing a semiconductor device according to an exemplary embodiment of the present invention described above is employed, thereby improving product reliability.

또한, 앞서 설명한 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 통해 제조된 반도체 장치는, 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.In addition, the semiconductor device manufactured through the method for manufacturing a semiconductor device according to the embodiment of the present invention described above is provided in the memory device 1130 or as a part of the controller 1110, the input/output device 1120, I/O, etc. Can be provided.

전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다. The electronic system 1100 includes a personal digital assistant (PDA), a portable computer, a web tablet, a wireless phone, a mobile phone, and a digital music player. music player), memory card, or any electronic product capable of transmitting and/or receiving information in a wireless environment.

도 24 내지 도 26는 본 발명의 몇몇 실시예들에 따른 반도체 장치의 제조 방법을 이용하여 제조된 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템들이다.24 to 26 are exemplary semiconductor systems to which a semiconductor device manufactured using the method of manufacturing a semiconductor device according to some embodiments of the present invention can be applied.

도 24은 태블릿 PC(1200)을 도시한 도면이고, 도 25은 노트북(1300)을 도시한 도면이며, 도 26은 스마트폰(1400)을 도시한 것이다. 본 발명의 실시예들에 따른 반도체 장치 중 적어도 하나는 이러한 태블릿 PC(1200), 노트북(1300), 스마트폰(1400) 등에 사용될 수 있다. FIG. 24 is a diagram illustrating a tablet PC 1200, FIG. 25 is a diagram illustrating a notebook 1300, and FIG. 26 is a diagram illustrating a smartphone 1400. At least one of the semiconductor devices according to embodiments of the present invention may be used for the tablet PC 1200, the notebook 1300, the smart phone 1400, and the like.

또한, 본 발명의 몇몇 실시예들에 따른 반도체 장치의 제조 방법을 통해 제조된 반도체 장치는, 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다. In addition, it is obvious to those skilled in the art that the semiconductor device manufactured through the method of manufacturing a semiconductor device according to some embodiments of the present invention can be applied to other integrated circuit devices that are not illustrated.

즉, 이상에서는 본 실시예에 따른 반도체 시스템의 예로, 태블릿 PC(1200), 노트북(1300), 및 스마트폰(1400)만을 들었으나, 본 실시예에 따른 반도체 시스템의 예가 이에 제한되는 것은 아니다. That is, only the tablet PC 1200, the notebook 1300, and the smart phone 1400 have been recited above as examples of the semiconductor system according to the present embodiment, but the example of the semiconductor system according to the present embodiment is not limited thereto.

본 발명의 몇몇 실시예에서, 반도체 시스템은, 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 무선 전화기(wireless phone), 모바일 폰(mobile phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player) 등으로 구현될 수도 있다.In some embodiments of the present invention, the semiconductor system, a computer, UMPC (Ultra Mobile PC), workstation, net-book, PDA (Personal Digital Assistants), portable (portable) computer, wireless phone (wireless phone) , Mobile phone, e-book, portable multimedia player (PMP), portable game console, navigation device, black box, digital camera, 3D receiver (3-dimensional television), digital audio recorder, digital audio player, digital picture recorder, digital picture player, digital video recorder ), digital video player, etc.

이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.Although the embodiments of the present invention have been described with reference to the accompanying drawings, the present invention is not limited to the above embodiments, but may be manufactured in various different forms, and those skilled in the art to which the present invention pertains. It will be understood that the present invention can be implemented in other specific forms without changing the technical spirit or essential features of the present invention. Therefore, it should be understood that the embodiments described above are illustrative in all respects and not limiting.

100: 기판 101: 트랜지스터
105, 415, 416: 게이트 구조체 110: 도전성 컨택
130, 411, 412, 413: 소오스 또는 드레인
170, 430: 층간 절연막 200: 로직 영역
300: 메모리 셀
F1~F8: 핀100: substrate 101: transistor
105, 415, 416: gate structure 110: conductive contact
130, 411, 412, 413: source or drain
170, 430: interlayer insulating layer 200: logic region
300: memory cell
F1~F8: pin

Claims (10)

반도체 기판에 게이트 구조체 및 소오스 또는 드레인을 포함하는 트랜지스터를 형성하고,
상기 트랜지스터 상에 산화막을 형성하고,
상기 산화막 상에 마스크막 패턴을 형성하되, 상기 마스크막 패턴은 제1 폭을 갖는 제1 패턴과 상기 제1 폭과 다른 제2 폭을 갖는 제2 패턴을 포함하고,
상기 마스크막 패턴을 이용하여 상기 산화막의 일부를 제거하여 제1 및 제2 트렌치를 형성하고,
상기 제1 및 제2 트렌치를 질화막으로 채우고,
남겨진 상기 산화막을 제거하여 제3 및 제4 트렌치를 형성하고,
상기 제3 및 제4 트렌치를 채워 도전성 컨택을 형성하는 것을 포함하되,
상기 제3 트렌치의 최상부의 폭은 상기 제1 폭이고, 상기 제4 트렌치의 최상부의 폭은 상기 제2 폭인 반도체 장치의 제조 방법.Forming a transistor including a gate structure and a source or drain on a semiconductor substrate,
Forming an oxide film on the transistor,
A mask layer pattern is formed on the oxide layer, wherein the mask layer pattern includes a first pattern having a first width and a second pattern having a second width different from the first width,
First and second trenches are formed by removing a part of the oxide layer using the mask layer pattern,
Filling the first and second trenches with a nitride film,
Removing the remaining oxide film to form third and fourth trenches,
Filling the third and fourth trenches to form a conductive contact,
A method of manufacturing a semiconductor device, wherein a width of an uppermost portion of the third trench is the first width, and a width of an uppermost portion of the fourth trench is the second width. 제 1항에 있어서,
상기 제1 및 제2 트렌치의 최하부 폭은 그 최상부 폭보다 작은 반도체 장치의 제조 방법.The method of claim 1,
A method of manufacturing a semiconductor device, wherein the first and second trenches have lowermost widths less than the uppermost widths. 제 2항에 있어서,
상기 도전성 컨택의 최하부 폭은 그 최상부 폭보다 큰 반도체 장치의 제조 방법.The method of claim 2,
A method of manufacturing a semiconductor device in which the width of the lowermost portion of the conductive contact is larger than the width of the uppermost portion thereof. 제 1항에 있어서,
상기 산화막은 실리콘 산화막를 포함하고, 상기 질화막은 실리콘 질화막 또는 실리콘 산탄질화막을 포함하는 반도체 장치의 제조 방법.The method of claim 1,
The oxide layer includes a silicon oxide layer, and the nitride layer includes a silicon nitride layer or a silicon oxycarbonitride layer. 제 1항에 있어서,
상기 반도체 기판은 제1 영역과 제2 영역을 포함하고,
상기 제1 영역 상에 메모리 셀을 형성하는 것을 더 포함하고,
상기 트랜지스터를 형성하는 것은 상기 제2 영역 상에 트랜지스터를 형성하는 것을 포함하고,
상기 트랜지스터는 상기 메모리 셀로부터 리드한 데이터를 제공받거나 상기 메모리 셀에 라이트될 데이터를 제공하는데 이용되는 반도체 장치의 제조 방법.The method of claim 1,
The semiconductor substrate includes a first region and a second region,
Further comprising forming a memory cell on the first region,
Forming the transistor includes forming a transistor on the second region,
The transistor is used to receive data read from the memory cell or to provide data to be written to the memory cell. 반도체 기판에 게이트 구조체 및 소오스 또는 드레인을 포함하는 트랜지스터를 형성하고,
상기 트랜지스터 상에 제1 절연막을 형성하고,
상기 제1 절연막 상에 마스크막 패턴을 형성하고,
상기 마스크막 패턴을 이용하여 상기 제1 절연막 내에 그 최하부 폭이 최상부 폭보다 작은 제1 트렌치를 형성하고,
상기 제1 트렌치를 상기 제1 절연막과 다른 절연 물질을 포함하는 제2 절연막으로 채우고,
상기 제1 절연막을 제거하여 제2 트렌치를 형성하고,
상기 제2 트렌치를 채우는 도전성 컨택을 형성하는 것을 포함하되,
상기 도전성 컨택은 상기 도전성 컨택의 최하부 폭이 상기 도전성 컨택의 최상부 폭보다 큰 반도체 장치의 제조 방법.Forming a transistor including a gate structure and a source or drain on a semiconductor substrate,
Forming a first insulating film on the transistor,
Forming a mask layer pattern on the first insulating layer,
A first trench having a lowermost width less than an uppermost width is formed in the first insulating layer using the mask layer pattern,
Filling the first trench with a second insulating layer including an insulating material different from the first insulating layer,
Removing the first insulating layer to form a second trench,
Forming a conductive contact filling the second trench,
A method of manufacturing a semiconductor device in which the conductive contact has a lowermost width of the conductive contact greater than the uppermost width of the conductive contact. 제 6항에 있어서,
상기 제1 절연막을 제거하는 것은, 상기 제2 트렌치의 상부의 일부를 같이 식각하는 것을 포함하는 반도체 장치의 제조 방법.The method of claim 6,
Removing the first insulating layer includes etching a portion of an upper portion of the second trench together. 제 6항에 있어서,
상기 제1 절연막 내에 제1 트렌치를 형성하는 것은,
상기 제1 절연막을 제1 등방성 식각하여 상기 제1 절연막 내에 상기 제1 트렌치를 형성하는 것을 포함하는 반도체 장치의 제조 방법.The method of claim 6,
Forming the first trench in the first insulating film,
And forming the first trench in the first insulating layer by first isotropic etching the first insulating layer. 제 6항에 있어서,
상기 도전성 컨택은 티타늄(Ti), 텅스텐(W) 및 Ti/W 중 하나를 포함하는 반도체 장치의 제조 방법.
The method of claim 6,
The conductive contact is a method of manufacturing a semiconductor device including one of titanium (Ti), tungsten (W), and Ti/W.
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