KR102172878B1 - Manufacturing method for short channel tft and short channel tft structure - Google Patents

Manufacturing method for short channel tft and short channel tft structure Download PDF

Info

Publication number
KR102172878B1
KR102172878B1 KR1020180096067A KR20180096067A KR102172878B1 KR 102172878 B1 KR102172878 B1 KR 102172878B1 KR 1020180096067 A KR1020180096067 A KR 1020180096067A KR 20180096067 A KR20180096067 A KR 20180096067A KR 102172878 B1 KR102172878 B1 KR 102172878B1
Authority
KR
South Korea
Prior art keywords
layer
source
drain
bump
gate
Prior art date
Application number
KR1020180096067A
Other languages
Korean (ko)
Other versions
KR20200020394A (en
Inventor
이현준
Original Assignee
재단법인대구경북과학기술원
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 재단법인대구경북과학기술원 filed Critical 재단법인대구경북과학기술원
Priority to KR1020180096067A priority Critical patent/KR102172878B1/en
Priority to PCT/KR2019/009029 priority patent/WO2020036327A1/en
Publication of KR20200020394A publication Critical patent/KR20200020394A/en
Application granted granted Critical
Publication of KR102172878B1 publication Critical patent/KR102172878B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78663—Amorphous silicon transistors
    • H01L29/78666—Amorphous silicon transistors with normal-type structure, e.g. with top gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel

Abstract

본 발명은 고집적화를 위해 소스(S)와 드레인(D) 사이의 폭을 감소시키면서도 실질적으로 채널(channel)의 길이를 증가시키는 것에 의해 고집적화를 가능하게 하는 쇼트 채널 TFT 제작 방법 및 그에 의해 제작된 쇼트채널 TFT 구조에 관한 것이다.
상술한 본 발명의 쇼트 채널 TFT 제작 방법은, 게이트 층을 형성하는 게이트 층 형성과정; 상기 게이트 층에 트랜치를 형성하는 트랜치 형성과정; 상기 트랜치가 형성된 게이트 층의 상부에 게이트 절연층을 증착 형성하는 게이트 절연층 형성과정; 상기 게이트 절연층 상부에 활성층을 증착 형성하는 활성층 증착형성과정; 상기 활성층의 상부에 상기 트랜치의 양측으로 배치되는 소스와 드레인을 형성하는 소스 드레인 형성과정; 및 상기 소스와 드레인 및 활성층의 상부에 보호층을 증착 형성하는 보호층형성과정;을 포함하여, 상기 트랜치에 의해 상기 활성층의 길이가 증가하여 채널의 정상 동작 범위 내에서 상기 소스와 드레인 사이의 폭을 감소시킬 수 있도록 하는 에칭 스토퍼 바톰 게이트(etch stopper bottom gate) TFT를 제작하도록 구성되는 것을 특징으로 한다.The present invention is a short channel TFT fabrication method that enables high integration by substantially increasing the length of a channel while decreasing the width between the source (S) and the drain (D) for high integration, and It relates to a channel TFT structure.
The above-described method of fabricating a short channel TFT of the present invention comprises: a gate layer forming process of forming a gate layer; A trench formation process of forming a trench in the gate layer; Forming a gate insulating layer by depositing a gate insulating layer on the gate layer in which the trench is formed; An active layer deposition forming process of depositing an active layer over the gate insulating layer; A source-drain forming process of forming a source and a drain disposed on both sides of the trench on the active layer; And a passivation layer forming process of depositing and forming a passivation layer on top of the source, drain, and the active layer; including, the length of the active layer is increased by the trench so that the width between the source and the drain within a normal operating range of a channel It is characterized in that it is configured to fabricate an etch stopper bottom gate TFT capable of reducing the value.

Description

쇼트 채널 TFT 제작 방법 및 쇼트채널 TFT 구조{MANUFACTURING METHOD FOR SHORT CHANNEL TFT AND SHORT CHANNEL TFT STRUCTURE}Short channel TFT fabrication method and short channel TFT structure {MANUFACTURING METHOD FOR SHORT CHANNEL TFT AND SHORT CHANNEL TFT STRUCTURE}

본 발명은 쇼트 채널(short channel) TFT에 관한 것으로서, 더욱 상세하게는, 고집적화를 위해 소스(S)와 드레인(D) 사이의 폭을 감소시키면서도 실질적으로 채널(channel)의 길이를 증가시키는 구조를 가지는 것에 의해 고집적화를 가능하게 하는 쇼트 채널 TFT 제작 방법 및 그에 의해 제작된 쇼트채널 TFT 구조에 관한 것이다.The present invention relates to a short channel TFT, and more particularly, a structure that substantially increases the length of a channel while reducing the width between the source (S) and the drain (D) for high integration. The present invention relates to a method for fabricating a short channel TFT that enables high integration by having it, and a structure of a short channel TFT produced thereby.

도 1은 바톰 게이트(Bottom Gate) 구조의 TFT의 구조(a)와 게이트 전압-채널 전류 특성(b)을 나타내는 도면이다. 1 is a diagram showing a structure (a) of a TFT having a bottom gate structure and a gate voltage-channel current characteristic (b).

일반적으로 바톰 게이트(Bottom Gate) 구조의 TFT는 도 1의 (a)와 같이 게이트(G)의 상부에 게이트 절연층(GI: Gate Insulator)이 위치하고, 그 위에 활성층(A: active)이 위치하며, 소스/드레인(S/D: Source/Drain)이 양쪽에 위치하는 구조를 가진다. 상술한 구조의 바톰 게이트 TFT는 소스(S)와 드레인(D) 사이의 활성층(A)으로 전자가 흐르면서 TFT가 구동된다.In general, in a TFT having a bottom gate structure, a gate insulating layer (GI: Gate Insulator) is located on the top of the gate (G) as shown in Fig. 1(a), and an active layer (A: active) is located thereon. , Source/Drain (S/D: Source/Drain) has a structure in which both are located. In the bottom gate TFT of the above-described structure, the TFT is driven while electrons flow to the active layer A between the source (S) and the drain (D).

상술한 구조를 가지는 종래의 TFT 제작기술의 예로는 대한민국 등록특허공보 제10-1283008호의 ‘트랜치 형상의 구리 하부 게이트 구조를 갖는 다결정 실리콘 박막 트랜지스터의 제조방법’, 대한민국 공개특허공보 제10-2017-0032642호의 ‘노멀리-오프 상태를 구현한 질화물계 트랜지스터 및 이의 제조 방법’ 등이 개시되어 있다.Examples of the conventional TFT fabrication technology having the above-described structure include'manufacturing method of a polycrystalline silicon thin film transistor having a trench-shaped copper lower gate structure' in Korean Patent Publication No. 10-1283008, Korean Laid-Open Patent Publication No. 10-2017- No. 0032642 discloses a nitride-based transistor implementing a normally-off state and a method for manufacturing the same.

그러나 상술한 종래기술의 TFT의 구조는 디바이스의 크기를 최소화하기 위해서 쇼트 채널 TFT(Short Channel TFT) 구조의 형성 시, 전기적 특성이 도 1의 (b)와 같이 0V에서 전도성(conducting) 특성을 보이는 제어가 불가한 소자가 일반적으로 제작된다. 이러한 현상은 소스/드레인에서 불순물이 활성층(active layer)으로 이동하면서 발생하는 유효채널(effective channel)이 짧아지는 것에 의해 발생하는데, 2um 수준의 TFT를 제작하는 경우 유효채널이 0um 수준으로 짧아지게 되어 구동 가능한 TFT를 형성하는 것이 어렵게 된다.However, in order to minimize the size of the device, the above-described conventional TFT structure exhibits a conducting characteristic at 0V when a short channel TFT (Short Channel TFT) structure is formed, as shown in Fig. 1(b). Devices that cannot be controlled are generally manufactured. This phenomenon is caused by the shortening of the effective channel that occurs when impurities move from the source/drain to the active layer.If a TFT of 2um level is produced, the effective channel is shortened to 0um level. It becomes difficult to form a driveable TFT.

대한민국 등록특허공보 제10-1283008호Korean Patent Publication No. 10-1283008 대한민국 공개특허공보 제10-2017-0032642호Korean Patent Application Publication No. 10-2017-0032642

따라서 본 발명은 상술한 종래기술의 문제점을 해결하기 위한 것으로서, 고집적화를 위하여 TFT(Thin Film Transistor)의 활성층(active layer) 하부에 트랜치(trench) 또는 범프(bump)를 생성하여, 활성층의길이가트랜치오목면또는범프의볼록면의길이증가에따라같이증가되도록하여, 활성층에형성되는 실질적인 채널의 길이를 증가시키면서도 소스와 드레인 사이의 폭은 감소시킬 수 있도록하여 고집적화가 가능한 TFT를 제작할 수 있도록 하는 쇼트 채널 TFT 제작 방법 및 그에 의해 제작된 쇼트채널 TFT 구조를 제공하는 것을 목적으로 한다.Accordingly, the present invention is to solve the problems of the prior art described above, and for high integration, a trench or bump is generated under the active layer of a TFT (Thin Film Transistor), so that the length of the active layer is reduced. By increasing the length of the concave surface of the trench or the convex surface of the bump, the length of the channel formed in the active layer can be increased while the width between the source and the drain can be reduced, allowing the fabrication of a highly integrated TFT. An object of the present invention is to provide a short channel TFT manufacturing method and a short channel TFT structure manufactured thereby.

상술한 목적을 달성하기 위한 본 발명의 쇼트 채널 TFT 제작 방법은,The method of fabricating a short channel TFT of the present invention for achieving the above object,

게이트 층을 형성하는 게이트 층 형성과정;Forming a gate layer to form a gate layer;

상기 게이트 층에 트랜치를 형성하는 트랜치 형성과정;A trench formation process of forming a trench in the gate layer;

상기 트랜치가 형성된 게이트 층의 상부에 게이트 절연층을 증착 형성하는 게이트 절연층 형성과정;Forming a gate insulating layer by depositing a gate insulating layer on the gate layer in which the trench is formed;

상기 게이트 절연층 상부에 활성층을 증착 형성하는 활성층 증착형성과정;An active layer deposition forming process of depositing an active layer over the gate insulating layer;

상기 활성층의 상부에 상기 트랜치의 양측으로 배치되는 소스와 드레인을 형성하는 소스 드레인 형성과정; 및A source-drain forming process of forming a source and a drain disposed on both sides of the trench on the active layer; And

상기 소스와 드레인 및 활성층의 상부에 보호층을 증착 형성하는 보호층형성과정;을 포함하여,Including, a protective layer forming process of depositing and forming a protective layer on the source, the drain, and the active layer,

상기 트랜치에 의해 상기 활성층의 길이가 증가하여 채널의 정상 동작 범위 내에서 상기 소스와 드레인 사이의 폭을 감소시킬 수 있도록 하는 에칭 스토퍼 바톰 게이트(etch stopper bottom gate) TFT를 제작하도록 구성되는 것을 특징으로 한다.Characterized in that it is configured to fabricate an etch stopper bottom gate TFT capable of reducing the width between the source and the drain within a normal operating range of a channel by increasing the length of the active layer by the trench. do.

상기 트랜치 형성과정은,The trench formation process,

상기 게이트 층에 포토레지스터를 코팅하여 포토레지스터 층을 형성한 후, 트랜치 형성을 위한 구조의 마스크를 적용하여 상기 포토레지스터 층에 대한 노광(expose), 현상(develop), 식각(etching) 및 박리를 수행하여 상기 게이트 층에 트랜치를 형성하는 과정인 것을 특징으로 한다.After forming a photoresist layer by coating a photoresist on the gate layer, exposure, development, etching, and peeling of the photoresist layer are performed by applying a mask having a structure for forming a trench. And forming a trench in the gate layer.

상기 소스 드레인 형성과정은,The source-drain formation process,

상기 활성층의 상부에 소스드레인 금속층(S/D)을 적층 형성하고, 상기 소스드레인 금속층(S/D) 상부에 포토레지스터를 코팅하여 포토레지스터 층(PR)을 형성한 후, 소스와 드레인 형성을 위한 마스크를 적용하여 노광, 현상, 식각 및 박리를 수행하는 것에 의해, 활성층에 의해 채널이 형성되도록 상기 트랜치에 의해 분리되는 소스(S)와 드레인(D)을 생성하는 과정인 것을 특징으로 한다.A source drain metal layer (S/D) is stacked on top of the active layer, and a photoresist is coated on the source drain metal layer (S/D) to form a photoresist layer PR, and then source and drain formation are performed. It is a process of generating a source (S) and a drain (D) separated by the trench so that a channel is formed by the active layer by applying a mask for exposure, development, etching, and peeling.

상술한 목적을 달성하기 위한 본 발명의 또 다른 쇼트 채널 TFT 제작 방법은,Another short channel TFT manufacturing method of the present invention for achieving the above object,

게이트 층을 형성하는 게이트 층 형성과정;Forming a gate layer to form a gate layer;

상기 게이트 층에 범프를 형성하는 범프 형성과정;A bump forming process of forming a bump on the gate layer;

상기 범프가 형성된 게이트 층의 상부에 게이트 절연층을 증착 형성하는 게이트 절연층 형성과정;Forming a gate insulating layer by depositing a gate insulating layer over the gate layer on which the bumps are formed;

상기 게이트 절연층 상부에 활성층을 증착형성하는 활성층 증착형성과정;An active layer deposition forming process of depositing an active layer over the gate insulating layer;

상기 활성층의 상부에 상기 범프의 양측으로 배치되는 소스와 드레인을 형성하는 소스 드레인 형성과정; 및A source-drain forming process of forming a source and a drain disposed on both sides of the bump on the active layer; And

상기 소스와 드레인 및 활성층의 상부에 보호층을 증착 형성하는 보호층형성과정;을 포함하여,Including, a protective layer forming process of depositing and forming a protective layer on the source, the drain, and the active layer,

상기 범프에 의해 상기 활성층의 길이가 증가하여 채널의 정상 동작 범위 내에서 상기 소스와 드레인 사이의 폭을 감소시킬 수 있도록 하는 바톰 게이트 바톰 범프(bottom gate bottom bump) TFT를 제작하도록 구성되는 것을 특징으로 한다.Characterized in that it is configured to fabricate a bottom gate bottom bump TFT capable of reducing the width between the source and the drain within the normal operating range of the channel by increasing the length of the active layer by the bump. do.

상기 범프 형성과정은,The bump formation process,

상기 게이트 층에 포토레지스터를 코팅하여 포토레지스터 층을 형성하고, 범프 형성을 위한 구조의 마스크를 적용하여 상기 포토레지스터 층에 대한 노광(expose), 현상(develop), 식각(etching) 및 박리를 수행하여 상기 게이트 층에 범프를 형성하는 과정인 것을 특징으로 한다.A photoresist layer is formed by coating a photoresist on the gate layer, and exposure, development, etching, and peeling are performed on the photoresist layer by applying a mask having a structure for forming bumps. Thus, it is characterized in that it is a process of forming a bump on the gate layer.

상기 소스 드레인 형성과정은,The source-drain formation process,

상기 활성층의 상부에 소스드레인 금속층(S/D)을 적층 형성하고, 상기 소스드레인 금속층(S/D) 상부에 포토레지스터를 코팅하여 포토레지스터 층(PR)을 형성한 후, 소스와 드레인 형성을 위한 마스크를 적용하여 노광, 현상, 식각 및 박리를 수행하는 것에 의해, 활성층에 의해 채널이 형성되도록 상기 범프에 의해 분리되는 소스(S)와 드레인(D)을 생성하는 과정인 것을 특징으로 한다.A source drain metal layer (S/D) is stacked on top of the active layer, and a photoresist is coated on the source drain metal layer (S/D) to form a photoresist layer PR, and then source and drain formation are performed. It is characterized in that it is a process of generating a source (S) and a drain (D) separated by the bumps so that a channel is formed by the active layer by applying a mask for exposure, development, etching, and peeling.

상술한 목적을 달성하기 위한 본 발명의 또 다른 쇼트 채널 TFT 제작 방법은,Another short channel TFT manufacturing method of the present invention for achieving the above object,

기판 상에 절연층을 형성하는 절연층 형성과정;An insulating layer forming process of forming an insulating layer on a substrate;

상기 절연층에 트랜치를 형성하는 트랜치 형성과정;A trench formation process of forming a trench in the insulating layer;

상기 트랜치가 형성된 절연층의 상부에 활성층을 증착 형성하는 활성층 형성과정;Forming an active layer by depositing an active layer on the insulating layer in which the trench is formed;

상기 활성층의 상부에 상기 트랜치에 의해 분리되는 소스와 드레인을 형성하는 소스 드레인 형성과정;A source-drain forming process of forming a source and a drain separated by the trench on the active layer;

상기 소스와 드레인 및 소스와 드레인 사이에 노출된 활성층의 상부에 절연 게이트 층을 증착 형성하는 절연 게이트 층 형성과정; 및An insulating gate layer forming process of depositing and forming an insulating gate layer over the source and drain and the active layer exposed between the source and drain; And

상기 절연 게이트 층 상부에 게이트층을 형성하는 게이트층 형성과정;을 포함하여,Including, a gate layer forming process of forming a gate layer on the insulating gate layer,

상기 트랜치에 의해 상기 활성층의 길이가 증가하여 채널의 정상 동작 범위 내에서 상기 소스와 드레인 사이의 폭을 감소시킬 수 있도록 하는 톱 게이트 바톰 트랜치(top gate bottom trench) TFT 구조를 제작하도록 구성되는 것을 특징으로 한다.And a top gate bottom trench TFT structure capable of reducing a width between the source and drain within a normal operating range of a channel by increasing the length of the active layer by the trench. To do.

상기 트랜치 형성과정은,The trench formation process,

상기 절연층에 포토레지스터를 코팅하여 포토레지스터 층을 형성하고, 트랜치 형성을 위한 구조의 마스크를 적용하여 상기 포토레지스터 층에 대한 노광(expose), 현상(develop), 식각(etching) 및 박리를 수행하여 상기 절연층에 트랜치를 형성하는 과정인 것을 특징으로 한다.A photoresist layer is formed by coating a photoresist on the insulating layer, and exposure, development, etching, and peeling are performed on the photoresist layer by applying a mask having a structure for forming a trench. Thus, it is characterized in that the process of forming a trench in the insulating layer.

상기 소스 드레인 형성과정은,The source-drain formation process,

상기 활성층의 상부에 소스드레인 금속층(S/D)을 적층 형성하고, 상기 소스드레인 금속층(S/D) 상부에 포토레지스터를 코팅하여 포토레지스터 층(PR)을 형성한 후, 소스와 드레인 형성을 위한 마스크를 적용하여 노광, 현상, 식각 및 박리를 수행하는 것에 의해, 활성층에 의해 채널이 형성되도록 상기 트랜치에 의해 분리되는 소스(S)와 드레인(D)을 생성하는 과정인 것을 특징으로 한다.A source drain metal layer (S/D) is stacked on top of the active layer, and a photoresist is coated on the source drain metal layer (S/D) to form a photoresist layer PR, and then source and drain formation are performed. It is a process of generating a source (S) and a drain (D) separated by the trench so that a channel is formed by the active layer by applying a mask for exposure, development, etching, and peeling.

상술한 목적을 달성하기 위한 본 발명의 또 다른 쇼트 채널 TFT 제작 방법은,Another short channel TFT manufacturing method of the present invention for achieving the above object,

기판 상에 절연층을 형성하는 절연층 형성과정;An insulating layer forming process of forming an insulating layer on a substrate;

상기 절연층에 범프를 형성하는 범프 형성과정;A bump forming process of forming bumps on the insulating layer;

상기 범프가 형성된 절연층의 상부에 활성층을 증착 형성하는 활성층 형성과정;An active layer forming process of depositing an active layer on the insulating layer on which the bumps are formed;

상기 활성층의 상부에 상기 범프에 의해 분리되는 소스와 드레인을 형성하는 소스 드레인 형성과정;A source-drain forming process of forming a source and a drain separated by the bumps on the active layer;

상기 소스와 드레인 및 소스와 드레인 사이에 노출된 활성층의 상부에 절연 게이트 층을 증착 형성하는 절연 게이트 층 형성과정; 및An insulating gate layer forming process of depositing and forming an insulating gate layer over the source and drain and the active layer exposed between the source and drain; And

상기 절연 게이트 층 상부에 게이트층을 형성하는 게이트층 형성과정;을 포함하여,Including, a gate layer forming process of forming a gate layer on the insulating gate layer,

상기 범프에 의해 상기 활성층의 길이가 증가하여 채널의 정상 동작 범위 내에서 상기 소스와 드레인 사이의 폭을 감소시킬 수 있도록 하는 톱 게이트 바톰 범프(top gate bottom bump) TFT를 제작하도록 구성되는 것을 특징으로 한다.Characterized in that it is configured to fabricate a top gate bottom bump TFT capable of reducing the width between the source and the drain within the normal operating range of the channel by increasing the length of the active layer by the bump. do.

상기 범프 형성과정은,The bump formation process,

상기 절연층에 포토레지스터를 코팅하여 포토레지스터 층을 형성하고, 범프 형성을 위한 구조의 마스크를 적용하여 상기 포토레지스터 층에 대한 노광(expose), 현상(develop), 식각(etching) 및 박리를 수행하여 상기 절연층에 범프를 형성하는 과정인 것을 특징으로 한다.A photoresist layer is formed by coating a photoresist on the insulating layer, and exposure, development, etching, and peeling are performed on the photoresist layer by applying a mask having a structure for forming bumps. Thus, it is characterized in that the process of forming bumps on the insulating layer.

상기 소스 드레인 형성과정은,The source-drain formation process,

상기 활성층의 상부에 소스드레인 금속층(S/D)을 적층 형성하고, 상기 소스드레인 금속층(S/D) 상부에 포토레지스터를 코팅하여 포토레지스터 층(PR)을 형성한 후, 소스와 드레인 형성을 위한 마스크를 적용하여 노광, 현상, 식각 및 박리를 수행하는 것에 의해, 활성층에 의해 채널이 형성되도록 상기 범프에 의해 분리되는 소스(S)와 드레인(D)을 생성하는 과정인 것을 특징으로 한다.A source drain metal layer (S/D) is stacked on top of the active layer, and a photoresist is coated on the source drain metal layer (S/D) to form a photoresist layer PR, and then source and drain formation are performed. It is characterized in that it is a process of generating a source (S) and a drain (D) separated by the bumps so that a channel is formed by the active layer by applying a mask for exposure, development, etching, and peeling.

상술한 목적을 달성하기 위한 본 발명의 쇼트채널 TFT 구조는 Short channel TFT structure of the present invention for achieving the above object

트랜치가 위치된 게이트층;A gate layer in which the trench is located;

상기 게이트층 상부에 상기 트랜치의 형상을 가지고 적층된 게이트절연층;A gate insulating layer stacked on the gate layer in the shape of the trench;

상기 게이트 절연층의 상부 영역에 상기 트랜치의 형상을 가지고 적층된 활성층;An active layer stacked in an upper region of the gate insulating layer in the shape of the trench;

상기 활성층의 상부에 적층되는 절연층; 및An insulating layer stacked on the active layer; And

상기 활성층의 상부에서 상기 트랜치의 양측부에 각각 위치되도록 적층 형성된 소스 및 드레인;을 포함하여 구성되어,And a source and a drain stacked so as to be respectively positioned on both sides of the trench above the active layer,

상기 트랜치에 의해 상기 활성층의 길이가 증가하여 채널의 정상 동작 범위 내에서 상기 소스와 드레인 사이의 폭을 감소시킬 수 있도록 하는 에칭 스토퍼 바톰 게이트(etch stopper bottom gate) 쇼트채널 TFT 구조일 수 있다.The length of the active layer may be increased by the trench to reduce the width between the source and the drain within a normal operating range of the channel. The etch stopper bottom gate short channel TFT structure may be used.

또한, 본 발명의 또 다른 구성의 쇼트채널 TFT 구조는,In addition, the short channel TFT structure of another configuration of the present invention,

채널의 형성 위치에 범프가 형성된 게이트층;A gate layer in which a bump is formed at a location where a channel is formed;

상기 게이트층 상부에 상기 범프의 형상을 가지고 적층된 게이트절연층;A gate insulating layer stacked on the gate layer in the shape of the bump;

상기 게이트 절연층의 상부에 상기 범프의 형상을 가지고 적층된 활성층;An active layer stacked on the gate insulating layer and having the shape of the bump;

상기 활성층의 상부에서 상기 범프의 양측으로 분할되어 각각 적층 형성되는 소스 및 드레인; 및A source and a drain divided into both sides of the bump on the active layer to form a stack, respectively; And

상기 소스 및 드레인과 소스와 드레인 사이의 활성층 상부에 적층되는 보호층;을 포함하여 구성되어,And a protective layer stacked on the source and drain and the active layer between the source and drain,

상기 범프에 의해 상기 활성층의 길이가 증가하여 채널의 정상 동작 범위 내에서 상기 소스와 드레인 사이의 폭을 감소시킬 수 있도록 하는 바톰 게이트 바톰 범프(게이트(etch stopper bottom gate) 쇼트채널 TFT 구조일 수 있다.The length of the active layer may be increased by the bump, and thus the width between the source and the drain may be reduced within a normal operating range of the channel, and thus may be a bottom gate short channel TFT structure. .

또한, 본 발명의 또 다른 구성의 쇼트채널 TFT 구조는,In addition, the short channel TFT structure of another configuration of the present invention,

트랜치가 형성된 절연층;An insulating layer in which a trench is formed;

상기 절연층의 상부에 상기 트랜치의 형상을 가지도록 적층된 활성층;An active layer stacked on the insulating layer to have the shape of the trench;

상기 활성층의 상부에서 상기 트랜치의 상부 영역의 양측으로 분할되어 각각 적층 형성되는 소스 및 드레인;A source and a drain formed on the active layer by being divided into both sides of an upper region of the trench to form a stack, respectively;

상기 소스 및 드레인과 소스와 드레인 사이의 활성층 상부에 적층되는 게이트절연층; 및A gate insulating layer stacked over the source and drain and an active layer between the source and drain; And

상기 게이트절연층의 상부에 적층되는 게이트층;을 포함하여 구성되어,And a gate layer stacked on the gate insulating layer,

상기 트랜치에 의해 상기 활성층의 길이가 증가하여 채널의 정상 동작 범위 내에서 상기 소스와 드레인 사이의 폭을 감소시킬 수 있도록 하는 톱 게이트 바톰 트랜치(trench) 쇼트채널 TFT 구조일 수 있다.The length of the active layer may be increased by the trench to reduce a width between the source and the drain within a normal operating range of the channel.

또한, 본 발명의 또 다른 구성의 쇼트채널 TFT 구조는,In addition, the short channel TFT structure of another configuration of the present invention,

범프(bump) 구조의 절연층;An insulating layer having a bump structure;

상기 절연층과 상기 절연층 양측의 연장 영역의 상부에서 상기 범프의 형상을 가지도록 적층된 활성층;An active layer stacked to have the shape of the bump above the insulating layer and the extended regions on both sides of the insulating layer;

상기 활성층 상부에서 상기 범프(bump) 구조의 양측으로 분할되어 적층되는 소스 및 드레인;A source and a drain divided and stacked on both sides of the bump structure on the active layer;

상기 소스, 드레인 및 소스와 드레인 사이의 활성층 상부 영역에 적층되는 게이트 절연층; 및A gate insulating layer stacked on the source, the drain, and an upper region of the active layer between the source and the drain; And

상기 게이트 절연층의 상부에 적층되는 게이트층;을 포함하여,Including; a gate layer stacked on the gate insulating layer,

상기 범프에 의해 상기 활성층의 길이가 증가하여 채널의 정상 동작 범위 내에서 상기 소스와 드레인 사이의 폭을 감소시킬 수 있도록 하는 톱 게이트 바톰 범프(bump) 쇼트채널 TFT 구조일 수 있다.The length of the active layer may be increased by the bump, and thus the width between the source and the drain may be reduced within a normal operating range of the channel.

상술한 구성을 가지는 본 발명은, TFT(Thin Film Transistor)의 활성층(active layer) 하부에 트랜치(trench) 또는 범프(bump)를 생성하는 것에 의해 트랜치의 오목면 또는 범프의 볼록면의 길이와 같이 활성층의 길이를 3차원 적으로 증가시킬 수 있도록 하므로, 1차원 상에서의 소스와 드레인 사이의 폭을 감소시키면서도 실질적인 채널의 길이를 증가시킬 수 있게 되어 TFT의 전체 크기를 줄일 수 있게 되므로, 공정 최적화를 수행함이 없이 고집적화를 달성할 수 있도록 하는 효과를 제공한다.The present invention having the above-described configuration is similar to the length of the concave surface of the trench or the convex surface of the bump by creating a trench or bump under the active layer of a TFT (Thin Film Transistor). Since the length of the active layer can be increased in three dimensions, it is possible to increase the actual length of the channel while reducing the width between the source and the drain in one dimension, thereby reducing the overall size of the TFT, thus optimizing the process. It provides the effect of achieving high integration without performing.

도 1은 종래기술의 바톰 게이트(Bottom Gate) 구조의 TFT의 구조(a)와 게이트 전압-전류 특성(b)을 나타내는 도면.
도 2는 본 발명의 실시예에 따르는 에칭 스토퍼 바톰 트랜치(etch stopper bottom trench) TFT의 단면도.
도 3은 도 2의 에칭 스토퍼 바톰 트랜치 TFT 제작을 위한 공정도.
도 4는 본 발명의 실시예에 따르는 톱 게이트 바톰 트랜치(top gate bottom trench) TFT의 단면도.
도 5는 도 4의 톱 게이트 바톰 트랜치 TFT 제작을 위한 공정도.
도 6은 본 발명의 실시예에 따르는 바톰 게이트 바톰 범프(bottom gate bottom bump) 구조를 가지는 TFT의 단면도.
도 7은 도 6의 바톰 게이트 바톰 범프 TFT 제작을 위한 공정도.
도 8은 본 발명의 실시예에 따르는 톱 게이트 바톰 범프(bottom gate bottom bump) TFT의 단면도.
도 9는 도 8의 톱 게이트 바톰 범프 TFT 제작을 위한 공정도.
도 10은 2um의 크기로 제작된 종래기술의 TFT와 본 발명의 트랜치를 가지는 쇼트채널 TFT의 게이트 전압 및 채널 전류 특성 비교도.1 is a view showing the structure (a) and gate voltage-current characteristics (b) of a TFT having a bottom gate structure of the prior art.
2 is a cross-sectional view of an etch stopper bottom trench TFT according to an embodiment of the present invention.
3 is a process diagram for fabricating the etching stopper bottom trench TFT of FIG. 2.
4 is a cross-sectional view of a top gate bottom trench TFT according to an embodiment of the present invention.
5 is a process diagram for fabricating the top gate bottom trench TFT of FIG. 4.
6 is a cross-sectional view of a TFT having a bottom gate bottom bump structure according to an embodiment of the present invention.
7 is a process diagram for fabricating the bottom gate bottom bump TFT of FIG. 6.
8 is a cross-sectional view of a bottom gate bottom bump TFT according to an embodiment of the present invention.
9 is a process diagram for fabricating the top gate bottom bump TFT of FIG. 8;
10 is a comparison diagram of gate voltage and channel current characteristics of a conventional TFT manufactured with a size of 2 μm and a short channel TFT having a trench of the present invention.

하기에서 본 발명을 설명함에 있어서, 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다.In the following description of the present invention, if it is determined that a detailed description of a related known function or configuration may unnecessarily obscure the subject matter of the present invention, a detailed description thereof will be omitted.

본 발명의 개념에 따른 실시 예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로, 특정 실시 예들을 도면에 예시하고 본 명세서 또는 출원서에 상세하게 설명하고자 한다. 그러나 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명은 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.Since the embodiments according to the concept of the present invention can apply various changes and have various forms, specific embodiments will be illustrated in the drawings and described in detail in the present specification or application. However, this is not intended to limit the embodiments according to the concept of the present invention to a specific form of disclosure, and the present invention should be understood to include all changes, equivalents, and substitutes included in the spirit and scope of the present invention.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.When a component is referred to as being "connected" or "connected" to another component, it is understood that it may be directly connected or connected to the other component, but other components may exist in the middle. Should be. On the other hand, when a component is referred to as being "directly connected" or "directly connected" to another component, it should be understood that there is no other component in the middle. Other expressions describing the relationship between components, such as "between" and "just between" or "adjacent to" and "directly adjacent to" should be interpreted as well.

본 명세서에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.The terms used in the present specification are only used to describe specific embodiments, and are not intended to limit the present invention. Singular expressions include plural expressions unless the context clearly indicates otherwise. In the present specification, terms such as "comprise" or "have" are intended to designate the presence of a set feature, number, step, action, component, part, or combination thereof, but one or more other features or numbers It is to be understood that the possibility of addition or presence of, steps, actions, components, parts, or combinations thereof is not preliminarily excluded.

이하, 본 발명의 실시예를 나타내는 첨부 도면을 참조하여 본 발명을 더욱 상세히 설명한다.Hereinafter, the present invention will be described in more detail with reference to the accompanying drawings showing embodiments of the present invention.

도 2는 본 발명의 실시예에 따르는 에칭 스토퍼 바톰 트랜치(etch stopper bottom trench) TFT의 단면도이고, 도 3은 도 2의 에칭 스토퍼 바톰 트랜치 TFT 제작을 위한 공정도이다.FIG. 2 is a cross-sectional view of an etch stopper bottom trench TFT according to an embodiment of the present invention, and FIG. 3 is a process diagram for fabricating the etching stopper bottom trench TFT of FIG. 2.

도 2와, 같이, 상기 에칭 스토퍼 바톰 트랜치 TFT(100)는 포토레지스트 및 식각 공정을 수행하는 것에 의해 금속 전도층인 바톰 게이트 층(G: gate)의 중심부에 트랜치(10)가 형성되고, 게이트 층(G)의 상부에 게이트 절연층(GI: Gate Insulator)이 적층되며, 게이트 절연층(GI)의 상부 중심의 트랜치(10)를 포함하는 영역에 활성층(A: active)이 적층되고, 활성층(A)의 상부에 절연층(I: Insulator)이 적층되며, 절연층(I)을 사이에 두고 활성층(A)의 양측에 각각 접촉되는 소스(S: source)와 드레인(D: drain)이 형성되는 구조를 가진다. 소스(S)와 드레인(D)의 상부에 적층 형성되는 보호층(P: passivation)은 도시를 생략하였다.As shown in FIG. 2, in the etching stopper bottom trench TFT 100, a trench 10 is formed in the center of a bottom gate layer (G), which is a metal conductive layer, by performing a photoresist and an etching process. A gate insulating layer (GI) is stacked on the top of the layer (G), and an active layer (A: active) is stacked in the region including the trench 10 in the upper center of the gate insulating layer (GI), and the active layer An insulating layer (I: Insulator) is stacked on the top of (A), and a source (S: source) and a drain (D: drain) contacting both sides of the active layer (A) with the insulating layer (I) interposed therebetween are It has a structure that is formed. A passivation (P) formed on top of the source (S) and drain (D) is omitted.

상술한 구조의 도 2의 에칭 스토퍼 바톰 트랜치 TFT(100)의 제작을 위해, 도 3과 같이, 먼저, 기판에 게이트 금속층(GM: gate metal)을 적층한 후 포토레지스터(Photo Resistor) 코팅, 노광(expose), 현상(Developing), 습식 및 건식 식각(wet etching, dry etching) 공정을 수행하고 포토레지스터 층(PR)을 박리(stripping)하여 제거하는 것에 의해 중심부에 오목형상의 트랜치(10)가 형성된 바톰 게이트 층(G)을 형성한다.For the fabrication of the etching stopper bottom trench TFT 100 of FIG. 2 having the above-described structure, as shown in FIG. 3, first, a gate metal layer (GM) is laminated on a substrate, and then a photoresistor is coated and exposed. (expose), developing (Developing), wet and dry etching (wet etching, dry etching) process, and stripping (stripping) the photoresist layer (PR) by removing the concave trench 10 in the center The formed bottom gate layer G is formed.

다음으로, 게이트 층(G)의 상부에 SiNx 등의 산화금속을 적층하는 것에 의해 게이트 절연층(GI: Gate Insulator)을 적층한다.Next, a gate insulating layer (GI: Gate Insulator) is laminated by laminating a metal oxide such as SiNx on the gate layer G.

다음으로, 게이트 절연층(GI)의 상부 중심의 트랜치(10)를 포함하는 영역에 활성층(A)을 적층한 후, 포토레지스터 코팅, 마스크를 적용한 노광(expose), 습식 식각(wet etching) 및 박리(stripping)를 수행하여 트랜치를 포함하는 게이트 절연층(GI)의 상부에 활성층(A)을 형성한다.Next, after stacking the active layer A in the region including the trench 10 at the upper center of the gate insulating layer GI, photoresist coating, exposure with a mask, wet etching, and The active layer A is formed on the gate insulating layer GI including the trench by performing stripping.

이후, 게이트 절연층(GI)과 활성층(A)의 상부에 소스(S)와 드레인(D)으로 형성될 소스드레인 금속층(S/D)을 적층한 후, 활성층(A)의 상부 영역의 소스드레인 금속층(S/D)을 제거하기 위해 포토레지스터 코팅, 마스크 적용한 노광 및 현상(develop), 에칭(etch)과 박리(strip)를 수행하여, 활성층(A)의 양측 각각이 독립적으로 접촉되는 소스(S)와 드레인(D)을 형성하고, 상부에 SiO2 보호층(P)을 적층 형성하는 것에 의해 도 2의 에칭 스토퍼 바톰 트랜치 TFT(100)가 제작된다.Thereafter, a source drain metal layer (S/D) to be formed as a source (S) and a drain (D) is stacked on the gate insulating layer (GI) and the active layer (A), and then the source of the upper region of the active layer (A). A source in which both sides of the active layer (A) independently contact each other by performing photoresist coating, exposure and development (develop) applying a mask, etching (etch) and stripping (strip) to remove the drain metal layer (S/D) The etching stopper bottom trench TFT 100 of FIG. 2 is fabricated by forming (S) and a drain (D), and forming a SiO2 protective layer (P) stacked thereon.

상술한 바와 같이 제작된 에칭 스토퍼 바톰 트랜치 TFT(100)는 활성층(A)의 하부에 오목 형상의 트랜치(10) 구조를 가지는 것에 활성층(A)의 길이가 3차원 적으로 증가하게 되어, 소스(S)와 드레인(D) 사이의 폭을 좁히는 경우에도 활성층(A)이 형성하는 전체 채널의 길이가 증가되므로 2um 이하의 크기를 가지는 TFT 소자를 제작할 수 있도록 한다.The etching stopper bottom trench TFT 100 fabricated as described above has a concave trench 10 structure under the active layer A, and the length of the active layer A increases three-dimensionally, so that the source ( Even when the width between S) and the drain D is narrowed, the length of the entire channel formed by the active layer A increases, so that a TFT device having a size of 2 μm or less can be manufactured.

도 4는 본 발명의 실시예에 따르는 톱 게이트 바톰 트랜치 TFT(200)의 단면도이고, 도 5는 도 4의 톱 게이트 바톰 트랜치 TFT 제작을 위한 공정도이다.4 is a cross-sectional view of a top gate bottom trench TFT 200 according to an embodiment of the present invention, and FIG. 5 is a process diagram for fabricating the top gate bottom trench TFT of FIG. 4.

도 4와 같이, 톱 게이트 바톰 트랜치 TFT(200)는 트랜치(10)가 형성된 절연층(I), 절연층(I)의 상부에 증착된 활성층(A), 활성층(A)의 상부 양측에 각각 형성되는 소스(S)와 드레인(D), 소스(S)와 드레인(D) 및 활성층(A)의 상부에 증착되어 절연을 수행하는 게이트 절연층(GI) 및 게이트 절연층(GI)의 상부에 증착 형성된 게이트 층(G), TFT를 보호하도록 게이트 층(G)의 상부에 적층되는 보호층(P)을 포함하여 구성된다.As shown in FIG. 4, the top gate bottom trench TFT 200 is formed on both sides of the insulating layer (I) on which the trench 10 is formed, the active layer (A) deposited on the insulating layer (I), and the active layer (A). The top of the gate insulating layer GI and the gate insulating layer GI that are deposited to perform insulation by being deposited on the source (S) and drain (D), the source (S) and drain (D) and the active layer (A) to be formed And a gate layer (G) formed by deposition on and a protective layer (P) stacked on top of the gate layer (G) to protect the TFT.

상술한 구조의 톱 게이트 바톰 트랜치 TFT(200)는 도 5와 같이, 기판 상에 절연층을 증착시켜 적층한 후 포토레지스터를 코팅하여 포토레지터 층(PR)을 형상하여 노광(expose), 현상(develop), 식각(etching)을 수행하고 포토레지스터 층(PR)을 박리(stripping)하여 제거하는 것에 의해 트랜치(10)가 형성된 절연층을 형성한다.As shown in FIG. 5, the top gate bottom trench TFT 200 having the above-described structure deposits and stacks an insulating layer on a substrate, and then coats a photoresist to form a photoresist layer (PR) to expose and develop. The insulating layer in which the trenches 10 are formed is formed by performing (develop) and etching, and stripping and removing the photoresist layer PR.

상술한 트랜치(10)가 형성된 절연층의 상부에 활성층(A)을 증착 적층하고, 이후 소스(S)와 드레인(D)으로 될 소스드레인 금속층(S/D)을 적층한다.An active layer (A) is deposited on top of the insulating layer in which the trench 10 is formed, and then, a source drain metal layer (S/D) to be a source (S) and a drain (D) is stacked.

다음으로, 소스드레인 금속층(S/D) 상부에 포토레지스터를 코팅하여 포토레지스터 층(PR)을 형성한 후, 소스와 드레인 형성을 위한 마스크를 적용하여 노광, 현상, 식각 및 박리를 수행하는 것에 의해, 활성층에 의해 채널이 형성되도록 분리되는 소스(S)와 드레인(D)을 생성한다.Next, after forming a photoresist layer (PR) by coating a photoresist on the top of the source drain metal layer (S/D), exposure, development, etching, and peeling are performed by applying a mask for forming a source and drain. As a result, a source (S) and a drain (D) separated so that a channel is formed by the active layer are generated.

다음으로, 소스(S)와 드레인(D 및 활성층(A)의 상부에 게이트 절연층(GI)과 게이트 층(G)을 순차적으로 증착하는 것에 의해 활성층(A)의 하부에 트랜치(10) 구조를 가지는 톱 게이트 바톰 트랜치 TFT(200)가 제작된다.Next, by sequentially depositing a gate insulating layer (GI) and a gate layer (G) on the source (S) and drain (D and the active layer (A)), the structure of the trench 10 under the active layer (A) A top gate bottom trench TFT 200 having a is fabricated.

상술한 바와 같이 톱 게이트 바톰 트랜치 TFT(200)는 활성층(A)의 하부에 오목 형상의 트랜치(10) 구조를 가지는 것에 활성층(A) 전체 길이가 3차원 적으로 길어지게되어, 소스(S)와 드레인(D) 사이의 폭을 좁히면서도, 활성층(A)이 형성하는 전체 채널의 길이를 증가시켜 2um 이하의 크기를 가지는 TFT 소자를 제작할 수 있도록 한다.As described above, since the top gate bottom trench TFT 200 has a concave trench 10 structure under the active layer A, the total length of the active layer A is three-dimensionally long, so that the source (S) While narrowing the width between the drain and the drain D, the length of the entire channel formed by the active layer A is increased so that a TFT device having a size of 2 μm or less can be manufactured.

도 6은 본 발명의 실시예에 따르는 바톰 게이트 바톰 범프(bottom gate bottom bump) TFT(300)의 단면도이고, 도 7은 도 6의 바톰 게이트 바톰 범프(bottom gate bottom bump) TFT(300) 제작을 위한 공정도이다.6 is a cross-sectional view of a bottom gate bottom bump TFT 300 according to an embodiment of the present invention, and FIG. 7 illustrates the fabrication of the bottom gate bottom bump TFT 300 of FIG. It is a process chart for.

도 6과 같이, 바톰 게이트 바톰 범프 TFT(300)는 활성층(A)의 하부에 범프(20) 구조를 가지는 것에 의해 활성층(A)의 채널 폭을 좁히면서도 전체적인 길이를 증가시키는 구조를 가지게 된다.As shown in FIG. 6, the bottom gate bottom bump TFT 300 has a structure of increasing the overall length while narrowing the channel width of the active layer A by having a structure of the bump 20 under the active layer A.

구체적으로, 바톰 게이트 바톰 범프 TFT(300)는 범프(20)가 형성된 게이트 층(G), 범프 구조를 가지며 게이트 층(G)의 상부에 적층되는 게이트 절연층(GI), 게이트 절연층(GI)의 상부에 적층되는 활성층(A), 활성층(A)의 상부에서 서로 절연 이격되어 적층 형성되는 소스(S)와 드레인(D) 및 소스(S)와 드레인(D)과 소스(S)와 드레인(D) 사이의 활성층(A)의 상부에 증착되는 보호층(P)을 포함하여 구성된다.Specifically, the bottom gate bottom bump TFT 300 has a gate layer (G) on which the bumps 20 are formed, a gate insulating layer (GI), a gate insulating layer (GI) that has a bump structure and is stacked on the gate layer (G). ), the active layer (A) stacked on top of the active layer (A), the source (S) and drain (D) and the source (S) and drain (D) and source (S) formed by being insulated from each other on the top of the active layer (A) It comprises a protective layer (P) deposited on the upper portion of the active layer (A) between the drains (D).

상술한 도 6의 바톰 게이트 바톰 범프 TFT(300)는 도 7의 공정에 의해 제작되는 것으로서, 도 7을 참조하여 설명하면, 먼저, 기판 상에 게이트 금속층(G 증착하여 적층한다. 이후, 포토레지스터를 코팅하여 포토레지스터 층(PR)을 형성한 후, 중앙 영역은 자외선이 투과하지 못할 정도의 두께를 가지도록 두껍게 형성되고, 양측의 영역은 일부의 자외선이 투과되도록 얇게 형성된 마스크(M)를 이용하여 노광(expose), 현상(develop), 식각(etching)을 수행하여 범프(20) 를 형성한 후 잔여 포토레지스터 층(PR)을 박리(stripping)하는 것에 의해 범프(20)를 가지는 게이트 층(G)을 형성한다.The above-described bottom gate bottom bump TFT 300 of FIG. 6 is fabricated by the process of FIG. 7, and will be described with reference to FIG. 7. First, a gate metal layer (G) is deposited on a substrate to be stacked. Thereafter, a photoresist After forming the photoresist layer (PR) by coating, the central region is formed thick to have a thickness that does not transmit ultraviolet rays, and a mask (M) formed thinly so that some ultraviolet rays are transmitted is used in both regions. The gate layer having the bump 20 by performing exposure, development, and etching to form the bump 20 and then stripping the remaining photoresist layer PR G) is formed.

이후, 게이트 층(G)의 상부에 게이트 절연층(GI)와 활성층(A)을 순차적으로 증착하여 적층한다.Thereafter, a gate insulating layer GI and an active layer A are sequentially deposited and stacked on the gate layer G.

활성층(A)의 적층된 후에는 활성층(A)의 상부에 소스(S)와 드레인(D) 전극으로 될 소스드레인 금속층(S/D)을 증착하여 적층한 후, 상부에 포토레지스터 층(PR)을 코팅하여 형성한 후, 범프(20)의 상부는 관통되어 개방되고 범프(20)의 주변 영역으로 자외선이 조사되지 않도록 차폐되는 구조의 마스크(M)를 적용하여 자외선을 이용한 노광(expose), 현상(develop), 식각(etching)을 수행하는 것에 의해, 범프(20)의 상부의 소스드레인 금속층을 제거하여 범프(20)의 양측에서는 활성층(A)과 각각 접촉되어 적층 형성되는 소스(S)와 드레인(D)을 형성한다.After the active layer (A) is stacked, the source (S) and drain (D) metal layers (S/D), which will be the source (S) and drain (D) electrodes, are deposited on the top of the active layer (A). ) After forming by coating, the upper part of the bump 20 is penetrated and opened, and a mask M having a structure that is shielded so that ultraviolet rays are not irradiated to the surrounding area of the bump 20 is applied to expose using ultraviolet rays. , Development (develop) and etching (etching) to remove the source drain metal layer on the upper portion of the bump 20, the two sides of the bump 20 in contact with the active layer (A), respectively, to form a stacked source (S ) And a drain (D).

이 후, 박리(stripping)을 수행하고 보호층(P)을 증착 적층하는 것에 의해 바톰 게이트 바톰 범프 TFT(300)가 제작된다.After that, the bottom gate bottom bump TFT 300 is fabricated by performing stripping and depositing and laminating the protective layer P.

상술한 바와 같이 바톰 게이트 바톰 범프 TFT(300)는 범프(20) 구조를 가지는 것에 의해 소스(S)와 드레인(D) 사이의 폭을 좁히면서도, 활성층(A)이 형성하는 전체 채널의 길이를 증가시켜 2um 이하의 크기를 가지는 TFT 소자를 제작할 수 있도록 한다.As described above, the bottom gate bottom bump TFT 300 has a bump 20 structure, thereby narrowing the width between the source (S) and the drain (D), while reducing the length of the entire channel formed by the active layer (A). By increasing it, it is possible to manufacture a TFT device having a size of 2um or less.

도 8은 본 발명의 실시예에 따르는 톱 게이트 바톰 범프(top gate bottom bump) TFT(400)의 단면도이고, 도 9는 도 8의 톱 게이트 바톰 범프(top gate bottom bump) TFT(400)의 제작을 위한 공정도이다.8 is a cross-sectional view of a top gate bottom bump TFT 400 according to an embodiment of the present invention, and FIG. 9 is a fabrication of the top gate bottom bump TFT 400 of FIG. It is a process chart for

도 8과 같이, 상기 톱 게이트 바톰 범프 TFT(400)는, 기판 상부의 절연층에 대한 포토레지스트 식각을 수행하여 범프(20)를 형성하고, 기판 및 범프(20)의 상부에 활성층(A), 활성층(A)의 범프(20)의 양측부에 위치되는 영역에 각각 형성되는 소스(S)와 드레인(D), 소스(S)와 드레인(D) 및 활성층(A)의 상부에 증착 적층되는 게이트 절연층(GI) 및 게이트 절연층(GI)의 상부에 증착 적층 형성되는 게이트 층(G)을 포함하여 구성된다.As shown in FIG. 8, the top gate bottom bump TFT 400 forms a bump 20 by performing photoresist etching on the insulating layer on the substrate, and an active layer (A) on the substrate and the bump 20 , The source (S) and drain (D), the source (S) and the drain (D), respectively formed in the regions located on both sides of the bump 20 of the active layer (A), and deposited on top of the active layer (A) And a gate insulating layer GI to be formed and a gate layer G formed by deposition and stacking on the gate insulating layer GI.

상술한 톱 게이트 바톰 범프 TFT(400)는 도 9의 공정에 의해 제작되며, 먼저, 기판의 상부에 절연층을 증착 형성한다.The above-described top gate bottom bump TFT 400 is manufactured by the process of FIG. 9, and first, an insulating layer is deposited on the substrate.

이후, 절연층의 상부에 포토레지스터를 코팅하여 포토레지스터 층(PR)을 형성한 후, 범프(20)가 형성될 영역으로 조사되는 자외선을 차단하는 마스크(M)를 이용하여 노광(expose)한 후, 현상(develop)하여 식각을 수행하고 박리(stripping)을 수행하여 기판 상부에 절연층으로 형성되는 범프(20)를 형성한다.Thereafter, after forming a photoresist layer PR by coating a photoresist on the top of the insulating layer, exposure is performed using a mask M that blocks ultraviolet rays irradiated to the area where the bumps 20 will be formed. Thereafter, development (develop) is performed to perform etching and stripping is performed to form bumps 20 formed as an insulating layer on the substrate.

이 후, 기판과 범프(20)의 상부에 활성층(A)과 소스드레인 금속층(S/D)을 순차적으로 증착하여 적층하고, 소스드레인 금속층(S/D)의 상부에 포토레지스터를 코팅하여 포토레지스터 층(PR)을 형성한다.Thereafter, the active layer (A) and the source drain metal layer (S/D) are sequentially deposited and stacked on the substrate and the bump 20, and a photoresist is coated on the top of the source drain metal layer (S/D) to provide a photoresist. A resist layer PR is formed.

이 후, 범프(20) 영역은 개방되고 이외의 영역은 차폐된 마스크(M)를 적용하여 노광(expose), 현상(develop), 식각(etching)을 수행한 후, 잔여 포토레지스터(PR)을 박리하여 제거하는 것에 의해, 범프(20)의 양측의 활성층(A) 상부에 각각 소스(S)와 드레인(D)을 형성한다.Thereafter, the bump 20 area is opened and the other areas are exposed, developed, and etched by applying a shielded mask M, and then the remaining photoresist PR is removed. By peeling and removing, a source (S) and a drain (D) are formed on the active layers (A) on both sides of the bumps 20, respectively.

이 후, 게이트 절연층(GI), 게이트 층(G)을 증착하여 형성하는 것에 의해 톱 게이트 바톰 범프 TFT(400)가 제작된다.After that, the top gate bottom bump TFT 400 is fabricated by depositing and forming the gate insulating layer GI and the gate layer G.

상술한 바와 같이 톱 게이트 바톰 범프 TFT(400)는 범프(20) 구조를 가지는 것에 의해 TFT 전체 크기의 변화 없이, 활성층(A)이 형성하는 전체 채널의 길이를 3차원 적으로 증가시켜, 소스(S)와 드레인(D) 사이의 폭을 좁힐 수 있도록 하여, 2um 이하의 크기를 가지는 TFT 소자를 제작할 수 있도록 한다.As described above, the top gate bottom bump TFT 400 has the structure of the bump 20, thereby increasing the length of the entire channel formed by the active layer A in a three-dimensional manner without changing the overall size of the TFT. By making it possible to narrow the width between S) and the drain (D), a TFT device having a size of 2 μm or less can be manufactured.

상술한 바와 같이, 본 발명은 TFT의 활성층(A)의 하부에 트랜치(10) 또는 범프(20) 구조를 형성하는 것에 의해, 소스(S)와 드레인(D) 사이의 간격을 줄이는 경우에도, 트랜치(10)의 오목부 또는 범프(20)의 돌출부의 외부 곡면에 의해 소스(S)와 드레인(D) 사이에 전자 이동 채널을 형성하는 활성층(A)의 길이를 증가시킬 수 있게 되어, 2um 이하의 크기를 가지는 TFT 소자를 제작할 수 있도록 한다.As described above, the present invention also reduces the gap between the source (S) and the drain (D) by forming the trench 10 or the bump 20 structure under the active layer (A) of the TFT, It is possible to increase the length of the active layer (A) forming an electron transfer channel between the source (S) and the drain (D) by the external curved surface of the concave portion of the trench 10 or the protruding portion of the bump 20, 2um It is possible to manufacture a TFT device having the following sizes.

도 10은 2um의 크기로 제작된 종래기술의 TFT와 본 발명의 트랜치를 가지는 쇼트채널 TFT의 게이트 전압 및 채널 전류 특성 비교도이다.10 is a diagram showing a comparison of gate voltage and channel current characteristics of a conventional TFT fabricated with a size of 2 μm and a short channel TFT having a trench of the present invention.

도 10에서 알 수 있는 바와 같이, 2um의 크기로 제작된 종래기술의 TFT는 소스(S)와 드레인(D) 사이의 간격이 줄어듦에 따라 채널(c)의 길이가 짧아지게 되어 게이트 전압이 0V인 경우에도 통전 상태를 나타내어 TFT의 기능을 수행하지 못하였다.As can be seen from FIG. 10, in a conventional TFT manufactured with a size of 2 μm, the length of the channel c is shortened as the distance between the source (S) and the drain (D) decreases, resulting in a gate voltage of 0 V. Even in the case of, it showed an energized state and thus could not perform the function of the TFT.

그러나 본 발명의 트랜치(10)를 가지는 쇼트채널 TFT의 경우에는 트랜치(10)의 3차원 구조에 의해 채널(c)을 형성하는 활성층의 길이가 길어지게 되어, 소스(S)와 드레인(D) 사이의 간격이 줄어듦에도 불구하고 채널 형성을 위한 활성 층의 길이가 확보되어, 종래기술의 TFT의 활성층(A)이 도체로서 동작하는 소스(S)와 드레인(D) 사이의 간격을 가지는 경우에도, 게이트 전압이 0V인 경우 부도체의 특성을 가지게 되어 TFT의 기능을 수행할 수 있게 되므로, 고집적화를 가능하게 하였다.However, in the case of the short-channel TFT having the trench 10 of the present invention, the length of the active layer forming the channel c is lengthened due to the three-dimensional structure of the trench 10, so that the source (S) and the drain (D) Even if the length of the active layer for channel formation is secured even though the gap between them is reduced, the active layer (A) of the prior art TFT has a gap between the source (S) and the drain (D) acting as conductors. , When the gate voltage is 0V, it has the characteristics of a non-conductor and can perform the function of a TFT, thus enabling high integration.

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술적 분야의 통상의 지식을 가진 자라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 청구범위의 기술적 사상에 의해 정해져야 할 것이다.Although the technical idea of the present invention described above has been specifically described in a preferred embodiment, it should be noted that the embodiment is for the purpose of explanation and not for the limitation thereof. In addition, those of ordinary skill in the technical field of the present invention will be able to understand that various embodiments are possible within the scope of the technical idea of the present invention. Therefore, the true technical protection scope of the present invention should be determined by the technical spirit of the appended claims.

10: 트랜치
20: 범프
M: 마스크
PR: 포토레지스터 층
A: 활성층
G: 게이트 층
S: 소스
D: 드레인
GI: 절연 게이트 층(Gate Insulator)
I: 절연층(insulator)
Sb: 기판(Substrate)10: trench
20: bump
M: mask
PR: Photoresist layer
A: active layer
G: gate layer
S: source
D: drain
GI: Insulation Gate Layer (Gate Insulator)
I: insulating layer (insulator)
Sb: Substrate

Claims (16)

삭제delete 삭제delete 삭제delete 게이트 층을 형성하는 게이트 층 형성과정;
상기 게이트 층에 범프를 형성하는 범프 형성과정;
상기 범프가 형성된 게이트 층의 상부에 상기 범프의 형상을 가지는 게이트 절연층을 증착 형성하는 게이트 절연층 형성과정;
상기 게이트 절연층 상부에 상기 범프의 형상을 가지는 활성층을 증착 형성하는 활성층 증착형성과정;
상기 활성층의 상부에 상기 범프의 상부는 관통되어 개방되고 상기 범프의 양측으로 배치되는 소스와 드레인을 형성하는 소스 드레인 형성과정; 및
상기 소스와 드레인 및 활성층의 상부에 보호층을 증착 형성하는 보호층형성과정;을 포함하여,
상기 범프를 가지는 것에 의해 소스와 드레인 사이의 폭을 좁히면서도, 활성층이 형성하는 전체 채널의 길이를 증가시켜 채널의 정상 동작 범위 내에서 상기 소스와 드레인 사이의 폭을 감소시킬 수 있도록 하는 바톰 게이트 바톰 범프(bottom gate bottom bump) TFT를 제작하도록 구성되는 쇼트 채널 TFT 제작 방법.Forming a gate layer to form a gate layer;
A bump forming process of forming a bump on the gate layer;
Forming a gate insulating layer by depositing a gate insulating layer having the shape of the bump on the gate layer on which the bump is formed;
An active layer deposition forming process of depositing and forming an active layer having the shape of the bump on the gate insulating layer;
A source-drain forming process of forming a source and a drain disposed on both sides of the bump and open through the upper portion of the bump on the active layer; And
Including, a protective layer forming process of depositing and forming a protective layer on the source, the drain, and the active layer,
The bottom gate bottom allows the width between the source and the drain to be reduced within the normal operating range of the channel by increasing the length of the entire channel formed by the active layer while narrowing the width between the source and the drain by having the bump A method of fabricating a short channel TFT configured to fabricate a bottom gate bottom bump TFT. 청구항 4에 있어서, 상기 범프 형성과정은,
상기 게이트 층에 포토레지스터를 코팅하여 포토레지스터 층을 형성하고, 범프 형성을 위한 구조의 마스크를 적용하여 상기 포토레지스터 층에 대한 노광(expose), 현상(develop), 식각(etching) 및 박리를 수행하여 상기 게이트 층에 범프를 형성하는 과정인 쇼트 채널 TFT 제작 방법.The method of claim 4, wherein the bump formation process,
A photoresist layer is formed by coating a photoresist on the gate layer, and exposure, development, etching, and peeling are performed on the photoresist layer by applying a mask having a structure for forming bumps. A method of fabricating a short channel TFT, which is a process of forming a bump on the gate layer. 청구항 4에 있어서, 상기 소스 드레인 형성과정은,
상기 활성층의 상부에 소스드레인 금속층(S/D)을 적층 형성하고, 상기 소스드레인 금속층(S/D) 상부에 포토레지스터를 코팅하여 포토레지스터 층(PR)을 형성한 후, 소스와 드레인 형성을 위한 마스크를 적용하여 노광, 현상, 식각 및 박리를 수행하는 것에 의해, 활성층에 의해 채널이 형성되도록 상기 범프에 의해 분리되는 소스(S)와 드레인(D)을 생성하는 과정인 쇼트 채널 TFT 제작 방법.The method of claim 4, wherein the source-drain formation process,
A source drain metal layer (S/D) is stacked on top of the active layer, and a photoresist is coated on the source drain metal layer (S/D) to form a photoresist layer PR, and then source and drain formation are performed. Short-channel TFT fabrication method, which is a process of generating a source (S) and a drain (D) separated by the bumps so that a channel is formed by the active layer by applying a mask for exposure, development, etching, and peeling . 삭제delete 삭제delete 삭제delete 기판 상에 절연층을 형성하는 절연층 형성과정;
상기 절연층에 범프를 형성하는 범프 형성과정;
상기 범프가 형성된 절연층의 상부에 상기 범프의 형상을 가지는 활성층을 증착 형성하는 활성층 형성과정;
상기 활성층의 상부에 상기 범프 영역에 의해 분리되고, 상기 활성층에서 범프의 측벽에 대응하는 영역과 소스 및 드레인이 접촉하지 않도록 소스와 드레인을 형성하는 소스 드레인 형성과정;
상기 소스와 드레인 및 소스와 드레인 사이에 노출된 활성층의 상부에 절연 게이트 층을 증착 형성하는 절연 게이트 층 형성과정; 및
상기 절연 게이트 층 상부에 게이트층을 형성하는 게이트층 형성과정;을 포함하여,
상기 범프 구조를 가지는 것에 의해 소스와 드레인 사이의 폭을 좁히면서도, 활성층이 형성하는 전체 채널의 길이를 증가시켜 채널의 정상 동작 범위 내에서 상기 소스와 드레인 사이의 폭을 감소시킬 수 있도록 하는 톱 게이트 바톰 범프(top gate bottom bump) TFT를 제작하도록 구성되는 쇼트 채널 TFT 제작 방법.An insulating layer forming process of forming an insulating layer on a substrate;
A bump forming process of forming bumps on the insulating layer;
An active layer forming process of depositing and forming an active layer having the shape of the bump on the insulating layer on which the bump is formed;
A source-drain forming process of forming a source and a drain on the active layer, separated by the bump region, and so that the source and the drain do not contact a region corresponding to a sidewall of the bump in the active layer;
An insulating gate layer forming process of depositing and forming an insulating gate layer over the source and drain and the active layer exposed between the source and drain; And
Including, a gate layer forming process of forming a gate layer on the insulating gate layer,
The top gate allows the width between the source and the drain to be reduced within the normal operating range of the channel by increasing the length of the entire channel formed by the active layer while narrowing the width between the source and the drain by having the bump structure Short channel TFT fabrication method configured to fabricate a top gate bottom bump TFT. 청구항 10에 있어서, 상기 범프 형성과정은,
상기 절연층에 포토레지스터를 코팅하여 포토레지스터 층을 형성하고, 범프 형성을 위한 구조의 마스크를 적용하여 상기 포토레지스터 층에 대한 노광(expose), 현상(develop), 식각(etching) 및 박리를 수행하여 상기 절연층에 범프를 형성하는 과정인 쇼트 채널 TFT 제작 방법.The method of claim 10, wherein the bump formation process,
A photoresist layer is formed by coating a photoresist on the insulating layer, and exposure, development, etching, and peeling are performed on the photoresist layer by applying a mask having a structure for forming bumps. A method of fabricating a short channel TFT, which is a process of forming a bump on the insulating layer. 청구항 10에 있어서, 상기 소스 드레인 형성과정은,
상기 활성층의 상부에 소스드레인 금속층(S/D)을 적층 형성하고, 상기 소스드레인 금속층(S/D) 상부에 포토레지스터를 코팅하여 포토레지스터 층(PR)을 형성한 후, 소스와 드레인 형성을 위한 마스크를 적용하여 노광, 현상, 식각 및 박리를 수행하는 것에 의해, 활성층에 의해 채널이 형성되도록 상기 범프에 의해 분리되는 소스(S)와 드레인(D)을 생성하는 과정인 쇼트 채널 TFT 제작 방법.The method of claim 10, wherein the forming of the source and drain comprises:
A source drain metal layer (S/D) is stacked on top of the active layer, and a photoresist is coated on the source drain metal layer (S/D) to form a photoresist layer PR, and then source and drain formation are performed. Short-channel TFT fabrication method, which is a process of generating a source (S) and a drain (D) separated by the bumps so that a channel is formed by the active layer by applying a mask for exposure, development, etching, and peeling . 삭제delete 채널의 형성 위치에 범프가 형성된 게이트층;
상기 게이트층 상부에 상기 범프의 형상을 가지고 적층된 게이트절연층;
상기 게이트 절연층의 상부에 상기 범프의 형상을 가지고 적층된 활성층;
상기 활성층의 상부에서 상기 범프의 상부는 관통되어 개방되도록 상기 범프의 양측으로 분할되어 각각 적층 형성되는 소스 및 드레인; 및
상기 소스 및 드레인과 소스와 드레인 사이의 활성층 상부에 적층되는 보호층;을 포함하여 구성되어,
상기 범프를 가지는 것에 의해 소스와 드레인 사이의 폭을 좁히면서도, 활성층이 형성하는 전체 채널의 길이를 증가시켜 채널의 정상 동작 범위 내에서 상기 소스와 드레인 사이의 폭을 감소시킬 수 있도록 하는 바톰 게이트 바톰 범프(bottom stopper bottom bump) 쇼트채널 TFT 구조.A gate layer in which a bump is formed at a location where a channel is formed;
A gate insulating layer stacked on the gate layer in the shape of the bump;
An active layer stacked on the gate insulating layer and having the shape of the bump;
A source and a drain divided into both sides of the bump so as to penetrate and open an upper portion of the bump from the top of the active layer to form a stack, respectively; And
And a protective layer stacked on the source and drain and the active layer between the source and drain,
The bottom gate bottom allows the width between the source and the drain to be reduced within the normal operating range of the channel by increasing the length of the entire channel formed by the active layer while narrowing the width between the source and the drain by having the bump Bump (bottom stopper bottom bump) short channel TFT structure. 삭제delete 범프(bump) 구조의 절연층;
상기 절연층과 상기 절연층 양측의 연장 영역의 상부에서 상기 범프의 형상을 가지도록 적층된 활성층;
상기 활성층 상부에서 상기 범프(bump) 구조의 양측으로 분할되어 적층되는 소스 및 드레인;
상기 소스, 드레인 및 소스와 드레인 사이의 활성층 상부 영역에 적층되는 게이트 절연층; 및
상기 게이트 절연층의 상부에 적층되는 게이트층;을 포함하여,
상기 범프에 의해 상기 활성층의 길이가 증가하여 채널의 정상 동작 범위 내에서 상기 소스와 드레인 사이의 폭을 감소시킬 수 있고, 상기 활성층에서 상기 범프의 측벽에 대응하는 영역과 상기 소스 및 드레인이 접촉하지 않도록 하는 톱 게이트 바톰 범프(bump) 쇼트채널 TFT 구조.An insulating layer having a bump structure;
An active layer stacked to have the shape of the bump above the insulating layer and the extended regions on both sides of the insulating layer;
A source and a drain divided and stacked on both sides of the bump structure on the active layer;
A gate insulating layer stacked on the source, the drain, and an upper region of the active layer between the source and the drain; And
Including; a gate layer stacked on the gate insulating layer,
The length of the active layer is increased by the bump, so that the width between the source and the drain can be reduced within a normal operating range of the channel, and the source and drain are not in contact with the region corresponding to the sidewall of the bump in the active layer. Top gate bottom bump short channel TFT structure
KR1020180096067A 2018-08-17 2018-08-17 Manufacturing method for short channel tft and short channel tft structure KR102172878B1 (en)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020180096067A KR102172878B1 (en) 2018-08-17 2018-08-17 Manufacturing method for short channel tft and short channel tft structure
PCT/KR2019/009029 WO2020036327A1 (en) 2018-08-17 2019-07-22 Short channel tft manufacturing method and short channel tft structure

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180096067A KR102172878B1 (en) 2018-08-17 2018-08-17 Manufacturing method for short channel tft and short channel tft structure

Publications (2)

Publication Number Publication Date
KR20200020394A KR20200020394A (en) 2020-02-26
KR102172878B1 true KR102172878B1 (en) 2020-11-02

Family

ID=69524780

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180096067A KR102172878B1 (en) 2018-08-17 2018-08-17 Manufacturing method for short channel tft and short channel tft structure

Country Status (2)

Country Link
KR (1) KR102172878B1 (en)
WO (1) WO2020036327A1 (en)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102553881B1 (en) * 2018-06-01 2023-07-07 삼성전자주식회사 Thin film transistor and method of manufacturing the same and thin film transistor panel and electronic device

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001133804A (en) * 1999-10-29 2001-05-18 Fujitsu Ltd Method of producing liquid crystal display device

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950007358B1 (en) * 1992-07-01 1995-07-10 현대전자산업주식회사 Making method of tft with trench surrounding gate structure
KR960036145A (en) * 1995-03-24 1996-10-28 김주용 Highly Integrated Thin Film Transistors and Manufacturing Method Thereof
WO2011141946A1 (en) * 2010-05-10 2011-11-17 パナソニック株式会社 Thin film transistor device and method for manufacturing same
JP5739257B2 (en) * 2010-08-05 2015-06-24 株式会社半導体エネルギー研究所 Method for manufacturing semiconductor device
KR101283008B1 (en) 2010-12-23 2013-07-05 주승기 Method for Manufacturing Thin Film Transistor of Poly Silicon Having Cu Bottom Gate Structure of Trench Type
KR20170032642A (en) 2015-09-15 2017-03-23 서울반도체 주식회사 nitride-based transistor having normally-off state and method of fabricating the same
JP6747247B2 (en) * 2016-01-29 2020-08-26 日立金属株式会社 Semiconductor device and method of manufacturing semiconductor device

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001133804A (en) * 1999-10-29 2001-05-18 Fujitsu Ltd Method of producing liquid crystal display device

Also Published As

Publication number Publication date
WO2020036327A1 (en) 2020-02-20
KR20200020394A (en) 2020-02-26

Similar Documents

Publication Publication Date Title
US11355642B2 (en) Method for manufacturing semiconductor structure
US7932141B2 (en) Semiconductor device and method for fabricating the same
US10134639B2 (en) Semiconductor structure having contact holes between sidewall spacers
CN109545684B (en) Semiconductor structure and forming method thereof
US8168520B2 (en) Method of manufacturing semiconductor device
CN103633029A (en) Semiconductor structure and making method thereof
US10734381B2 (en) Fin-FET devices
US9287397B2 (en) Semiconductor device and method of fabricating same
KR102172878B1 (en) Manufacturing method for short channel tft and short channel tft structure
KR102014437B1 (en) Semiconductor appratus having multi-type wall oxides and manufacturing method of the same
TW201818475A (en) Semiconductor device and method for fabricating the same
US10262941B2 (en) Devices and methods for forming cross coupled contacts
KR100654350B1 (en) Fabrication method of semiconductor device and semiconductor device having silicide layer fabricated thereby
US10347524B2 (en) Trench isolation structures and methods for forming the same
TWI627749B (en) Semiconductor structure and semiconductor pattern structure
KR20040098106A (en) Flash Memory Device and Manufacturing Method For The Same
KR100344825B1 (en) Method for fabricating of semiconductor device
KR20200024327A (en) Manufacturing Method of Top Gate Thin Film Transistor
US10777450B2 (en) Semiconductor substrate and method of processing the same
TW201830575A (en) Semiconductor device and method of fabricating the same
KR100825789B1 (en) Non-volatile memory device and method of fabricating the same
KR100647394B1 (en) A method for forming a MOSFET of semiconductor device
KR101082100B1 (en) semiconductor device and the method for manufacturing the same
US7642191B2 (en) Method of forming semiconductor structure
KR100753051B1 (en) Method for manufacturing saddle type fin transistor

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
X091 Application refused [patent]
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant