KR101082100B1 - semiconductor device and the method for manufacturing the same - Google Patents

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Abstract

본 발명의 반도체 소자 및 그 제조방법은, 반도체 기판 내에 리세스 트렌치를 형성하는 단계; 리세스 트렌치 및 반도체 기판 상에 게이트절연막, 게이트도전막 및 배리어금속막을 형성하는 단계; 배리어금속막을 패터닝하여 리세스 트렌치와 정렬되는 배리어금속막패턴을 형성하는 단계; 배리어금속막패턴 및 게이트도전막 위에 게이트금속막 및 게이트하드마스크막을 형성하는 단계; 게이트금속막의 일부 영역을 노출시키는 게이트하드마스크막 패턴을 형성하는 단계; 게이트하드마스크막 패턴을 마스크로 한 식각 공정으로 게이트절연막패턴, 게이트도전막패턴, 배리어금속막패턴 및 배리어금속막패턴의 노출면을 모두 덮는 게이트금속막패턴을 포함하는 게이트 스택을 형성하는 단계를 포함한다.A semiconductor device of the present invention and a method of manufacturing the same include: forming a recess trench in a semiconductor substrate; Forming a gate insulating film, a gate conductive film, and a barrier metal film on the recess trench and the semiconductor substrate; Patterning the barrier metal film to form a barrier metal film pattern aligned with the recess trench; Forming a gate metal film and a gate hard mask film on the barrier metal film pattern and the gate conductive film; Forming a gate hard mask layer pattern exposing a portion of the gate metal layer; Forming a gate stack including a gate insulating film pattern, a gate conductive film pattern, a barrier metal film pattern, and a gate metal film pattern covering all exposed surfaces of the barrier metal film pattern by an etching process using the gate hard mask film pattern as a mask; Include.

배리어금속막, 게이트금속막패턴, 선택적 산화 공정 Barrier metal film, gate metal film pattern, selective oxidation process

Description

반도체 소자 또는 반도체 소자의 제조방법{semiconductor device and the method for manufacturing the same}Semiconductor device or method for manufacturing the semiconductor device

본 발명은 반도체 소자에 관한 것으로서, 보다 상세하게는 반도체 소자 또는 반도체 소자의 제조방법에 관한 것이다. The present invention relates to a semiconductor device, and more particularly to a semiconductor device or a method for manufacturing the semiconductor device.

반도체 소자의 집적도가 높아지면서 디자인 룰(Design rule) 또한 급격하게 감소하고 있다. 특히 디자인 룰이 70nm 이하급으로 감소됨에 따라 텅스텐실리사이드(WSix) 기반의 금속 산화막 반도체 전계 효과 트랜지스터(MOSFET; Metal oxide semiconductor field effect transistor, 이하 모스펫이라고 함)의 게이트 저항이 매우 증가하고 있다. 또한 디자인 룰이 감소하면서 트랜지스터에서 요구되는 유효 채널 길이(Effective channel length) 또한 매우 감소하고 있다. 그 결과, 70nm이하급 반도체 소자에서 요구하는 셀 트랜지스터의 표면저항(Rs; Sheet resistance) 및 문턱전압(Vt; Threshold voltage)에 대한 실제 구현 가능성 측면을 고찰해볼 때, 기존의 플래너(planar) 타입의 채널을 갖는 모스펫(MOSFET) 구조로는 그 한계점에 이르렀다. 따라서 최근 게이트의 표면저항을 감소시키면서 디자인 룰의 증가 없이 유효 채널 길이를 증가시킬 수 있는 다양한 구조의 모스펫 소자에 대한 연구 가 진행되고 있다. 이 가운데 유효 채널 길이를 증가시키는 방법 가운데 하나로 리세스 채널을 포함하는 트랜지스터에 대한 연구가 진행되고 있다. 또한 싱글 폴리실리콘게이트(Single poly gate) 공정에서 문제가 발생하고 있는 매립형 채널(Buried channel)을 갖는 PMOS 구조를 표면 채널(Surface channel) 구조로 구현하기 위한 듀얼 폴리 게이트 공정에 대한 연구가 진행되고 있다. As the degree of integration of semiconductor devices increases, design rules are also rapidly decreasing. In particular, as the design rule is reduced to 70 nm or less, the gate resistance of a metal oxide semiconductor field effect transistor (MOSFET) based on tungsten silicide (WSix) is increasing. In addition, as the design rules decrease, the effective channel length required by transistors is also greatly reduced. As a result, when considering the practical feasibility of the surface resistance (Rs; sheet resistance) and the threshold voltage (Vt) of cell transistors required for semiconductor devices of 70 nm or less, the planar type With the MOSFET structure having a channel, the limit has been reached. Accordingly, researches on MOSFET devices having various structures that can increase the effective channel length without increasing the design rule while reducing the surface resistance of the gate are being conducted. One of the ways to increase the effective channel length is research on a transistor including a recess channel. In addition, research is being conducted on a dual poly gate process for implementing a PMOS structure having a buried channel, which is a problem in a single poly gate process, as a surface channel structure. .

듀얼 폴리 게이트를 구현하는 과정에서 다양한 금속막을 조합하여 배리어금속막으로 적용하고 있다. 이에 따라 게이트 스택의 측면부를 보호하기 위해 진행하는 산화 공정을 진행하는데 많은 제약 조건이 발생한다. 예를 들어 게이트 금속막으로 적용하고 있는 텅스텐막을 포함한 다양한 종류의 배리어 금속막에 대하여 모두 선택비를 가지는 산화 공정 조건을 구비해야 한다. 그러나 현재 산화 공정을 수행하고 있는 장비로는 다양한 종류의 배리어 금속막에 대하여 모두 선택비를 가지는 산화막을 형성하기가 어려운 문제가 있다. 이에 산화막의 선택비를 제어하기 위해서는 플라즈마 장비와 같은 새로운 장비가 도입되어야 하나 소자 특성이 열화되는 추가 문제가 발생할 수 있다.   In the process of implementing the dual poly gate, various metal films are combined and applied as a barrier metal film. As a result, a lot of constraints arise in proceeding the oxidation process to protect the side portion of the gate stack. For example, oxidation process conditions having selectivity must be provided for all kinds of barrier metal films including tungsten films applied as gate metal films. However, there is a problem that it is difficult to form an oxide film having selectivity with respect to various kinds of barrier metal films as an apparatus currently performing an oxidation process. In order to control the selectivity of the oxide film, new equipment such as plasma equipment needs to be introduced, but an additional problem may occur in that device characteristics deteriorate.

본 발명에 따른 반도체 소자의 제조방법은, 반도체 기판 내에 리세스 트렌치를 형성하는 단계; 상기 리세스 트렌치 및 반도체 기판 상에 게이트절연막, 게이트도전막 및 배리어금속막을 형성하는 단계; 상기 배리어금속막을 패터닝하여 상기 리세스 트렌치와 정렬되는 배리어금속막패턴을 형성하는 단계; 상기 배리어금속막패턴 및 게이트도전막 위에 게이트금속막 및 게이트하드마스크막을 형성하는 단계; 상기 게이트금속막의 일부 영역을 노출시키는 게이트하드마스크막 패턴을 형성하는 단계; 및 상기 게이트하드마스크막 패턴을 마스크로 한 식각 공정으로 게이트절연막패턴, 게이트도전막패턴, 배리어금속막패턴 및 상기 배리어금속막패턴의 노출면을 모두 덮는 게이트금속막패턴을 포함하는 게이트 스택을 형성하는 단계를 포함하는 것을 특징으로 한다.A method of manufacturing a semiconductor device according to the present invention includes the steps of forming a recess trench in a semiconductor substrate; Forming a gate insulating film, a gate conductive film, and a barrier metal film on the recess trench and the semiconductor substrate; Patterning the barrier metal film to form a barrier metal film pattern aligned with the recess trench; Forming a gate metal layer and a gate hard mask layer on the barrier metal layer pattern and the gate conductive layer; Forming a gate hard mask layer pattern exposing a portion of the gate metal layer; And forming a gate stack including a gate insulating layer pattern, a gate conductive layer pattern, a barrier metal layer pattern, and a gate metal layer pattern covering all exposed surfaces of the barrier metal layer pattern in an etching process using the gate hard mask layer pattern as a mask. Characterized in that it comprises a step.

본 발명에 있어서, 상기 게이트 스택을 형성하는 단계 이후에, 선택적 산화 공정을 진행하여 상기 게이트도전막패턴의 측면 및 반도체 기판의 노출면 위에 측벽산화막을 형성하는 단계를 더 포함하는 것이 바람직하다.In the present invention, after the step of forming the gate stack, it is preferable to further include a step of forming a sidewall oxide film on the side surface of the gate conductive film pattern and the exposed surface of the semiconductor substrate by a selective oxidation process.

상기 측벽산화막은 퍼니스 또는 급속열처리 장비에서 형성할 수 있다.The sidewall oxide film may be formed in a furnace or rapid heat treatment equipment.

상기 배리어금속막은 금속물질의 다층 구조로 형성된다.The barrier metal film is formed in a multilayer structure of a metal material.

상기 게이트하드마스크막 패턴을 형성하는 단계는, 상기 게이트하드마스크막 위에 레지스트막을 형성하는 단계; 상기 레지스트막을 패터닝하여 상기 배리어금속막패턴보다 상대적으로 폭이 넓은 레지스트막 패턴을 형성하는 단계; 및 상기 레지스트막 패턴을 마스크로 한 식각 공정으로 게이트하드마스크막 패턴을 형성하는 단 계를 포함한다.The forming of the gate hard mask film pattern may include forming a resist film on the gate hard mask film; Patterning the resist film to form a resist film pattern having a relatively wider width than the barrier metal film pattern; And forming a gate hard mask film pattern by an etching process using the resist film pattern as a mask.

본 발명에 따른 반도체 소자는, 소자분리막으로 활성영역이 정의된 반도체 기판; 상기 반도체 기판 내에 형성된 리세스 트렌치; 상기 리세스 트렌치와 중첩하여 형성된 게이트절연막패턴 및 게이트도전막패턴; 상기 게이트도전막패턴 위에 배치되면서 상기 게이트도전막패턴의 폭보다 상대적으로 좁은 폭으로 형성된 배리어금속막패턴; 상기 배리어금속막패턴의 노출면을 모두 덮으면서 상기 게이트도전막패턴과 연결된 게이트금속막패턴; 및 상기 게이트금속막패턴 위에 형성된 게이트하드마스크막패턴을 구비하는 게이트 스택을 포함하는 것을 특징으로 한다.A semiconductor device according to the present invention includes a semiconductor substrate having an active region defined as an isolation layer; A recess trench formed in the semiconductor substrate; A gate insulating film pattern and a gate conductive film pattern formed to overlap the recess trench; A barrier metal layer pattern disposed on the gate conductive layer pattern and formed to have a width relatively narrower than that of the gate conductive layer pattern; A gate metal layer pattern connected to the gate conductive layer pattern while covering all exposed surfaces of the barrier metal layer pattern; And a gate stack including a gate hard mask layer pattern formed on the gate metal layer pattern.

상기 게이트 스택은 상기 게이트도전막패턴의 측벽 및 상기 반도체 기판의 노출면을 덮는 측벽산화막을 더 포함한다.The gate stack further includes a sidewall oxide layer covering a sidewall of the gate conductive pattern and an exposed surface of the semiconductor substrate.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. The present invention may, however, be embodied in many different forms and should not be construed as limited to the embodiments set forth herein.

도 1 내지 도 9는 본 발명의 실시예에 따른 반도체 소자 및 그 제조방법을 설명하기 위해 나타내보인 도면들이다. 1 to 9 are views illustrating a semiconductor device and a method of manufacturing the same according to an embodiment of the present invention.

도 1을 참조하면, 반도체 기판(100) 상에 활성영역을 정의하는 트렌치 소자분리막(105)을 형성한다. 구체적으로, 반도체 기판(100) 상에 패드산화막(미도시함) 및 패드질화막(미도시함)을 순차적으로 증착한 다음 선택적으로 제거하여 반도 체 기판(100)의 소자분리영역을 노출시킨다. 계속해서 노출된 반도체 기판(100)의 소자분리영역을 식각하여 일정 깊이를 갖는 소자분리용 트렌치를 형성한다. 여기서 소자분리용 트렌치는 반도체 기판의 표면으로부터 2000-3000Å의 깊이를 갖도록 형성할 수 있다. 다음에 소자분리용 트렌치를 매립하는 절연막을 형성하고, 평탄화 공정을 수행한 후 패드질화막 및 패드산화막을 제거하여 트렌치 소자분리막(105)을 형성한다. Referring to FIG. 1, a trench isolation layer 105 defining an active region is formed on a semiconductor substrate 100. Specifically, a pad oxide film (not shown) and a pad nitride film (not shown) are sequentially deposited on the semiconductor substrate 100 and then selectively removed to expose the device isolation region of the semiconductor substrate 100. Subsequently, the device isolation region of the exposed semiconductor substrate 100 is etched to form a device isolation trench having a predetermined depth. The device isolation trench may be formed to have a depth of 2000-3000 microns from the surface of the semiconductor substrate. Next, an insulating film filling the device isolation trench is formed, and after the planarization process is performed, the trench isolation film 105 is formed by removing the pad nitride film and the pad oxide film.

도 2를 참조하면, 반도체 기판(100)의 활성영역 표면에 스크린 산화막(110)을 형성한다. 스크린 산화막(110)은 문턱 전압 조절을 위한 이온 주입 과정에서 패드(pad)로 이용된다. 그리고 웰 영역 및 채널 영역 형성공정을 수행한다. 다음에 반도체 기판(100) 상에 리세스 트렌치가 형성될 영역을 정의하는 하드마스크막 패턴(115)을 형성한다. 하드마스크막 패턴(115)을 형성하기 위해 먼저, 스크린 산화막(110) 및 트렌치 소자분리막(105) 위에 하드마스크막으로 산화막을 100Å 내지 500Å의 두께로 형성한다. 다음에 하드마스크막을 패터닝하여 스크린 산화막(110)을 선택적으로 노출시키는 하드마스크막 패턴(115)을 형성한다. 이러한 하드마스크막 패턴(115)은 후속 리세스 트렌치를 형성하기 위한 식각 공정에서 식각마스크 역할을 한다.Referring to FIG. 2, the screen oxide layer 110 is formed on the surface of the active region of the semiconductor substrate 100. The screen oxide layer 110 is used as a pad in an ion implantation process for adjusting the threshold voltage. Then, the well region and the channel region forming process are performed. Next, a hard mask film pattern 115 is formed on the semiconductor substrate 100 to define a region where the recess trench is to be formed. In order to form the hard mask layer pattern 115, an oxide layer is formed on the screen oxide layer 110 and the trench isolation layer 105 as a hard mask layer with a thickness of 100 kV to 500 kV. Next, the hard mask film is patterned to form a hard mask film pattern 115 that selectively exposes the screen oxide film 110. The hard mask layer pattern 115 may serve as an etching mask in an etching process for forming subsequent recess trenches.

도 3을 참조하면, 하드마스크막 패턴(115, 도 2 참조)을 마스크로 한 식각 공정으로 반도체 기판(100) 내에 리세스 트렌치(120)를 형성한다. 구체적으로, 하드마스크막 패턴(115)을 마스크로 노출된 스크린 산화막(110)를 식각하여 반도체 기판(100)의 표면을 노출시킨다. 계속해서 노출된 반도체 기판(100)을 식각하여 리 세스 트렌치(120)를 형성한다. 리세스 트렌치(120)는 반도체 기판(100)의 표면으로부터 1000-2000Å의 깊이를 갖도록 형성할 수 있다. 계속해서 산화막 습식식각 공정을 진행하여 트렌치 소자분리막(105) 내에 리세스 트렌치(120)보다 상대적으로 작은 크기의 트렌치(125)를 형성한다. 트렌치 소자분리막(105) 내에 형성되는 트렌치(125)는 50Å 내지 200Å의 깊이로 형성되게 식각 타겟을 설정하여 진행한다. 다음에 하드마스크막 패턴(115)을 스트립 공정으로 제거한다. Referring to FIG. 3, the recess trench 120 is formed in the semiconductor substrate 100 by an etching process using the hard mask layer pattern 115 (see FIG. 2) as a mask. In detail, the surface of the semiconductor substrate 100 is exposed by etching the screen oxide layer 110 having the hard mask layer pattern 115 as a mask. Subsequently, the exposed semiconductor substrate 100 is etched to form a recess trench 120. The recess trench 120 may be formed to have a depth of 1000-2000 μs from the surface of the semiconductor substrate 100. Subsequently, an oxide wet etching process is performed to form trenches 125 having a size smaller than that of the recess trench 120 in the trench isolation layer 105. The trench 125 formed in the trench isolation layer 105 proceeds by setting an etch target to be formed to a depth of 50 kPa to 200 kPa. Next, the hard mask film pattern 115 is removed by a strip process.

도 4를 참조하면, 반도체 기판(100)의 활성영역 및 리세스 트렌치(120)와 중첩하는 게이트 절연막(130)을 형성한다. 게이트 절연막(130)은 반도체 기판(100) 상에 산화 공정을 진행하여 30-50Å의 두께의 산화막으로 형성할 수 있다. 계속해서 게이트 절연막(130) 위에 게이트 도전막(135)을 증착한다. 게이트 도전막(135)은 500-1000Å의 두께의 폴리실리콘막으로 형성할 수 있다. 다음에 게이트 도전막(135) 위에 배리어금속막(140)을 형성한다. 배리어금속막(140)은 100Å 내지 300Å의 두께로 형성한다. 여기서 배리어금속막(140)은 금속물질을 조합하여 다층 구조로 형성할 수도 있다. Referring to FIG. 4, a gate insulating layer 130 overlapping the active region and the recess trench 120 of the semiconductor substrate 100 is formed. The gate insulating layer 130 may be formed on the semiconductor substrate 100 by an oxide process having a thickness of about 30 to about 50 kW. Subsequently, a gate conductive film 135 is deposited on the gate insulating film 130. The gate conductive film 135 may be formed of a polysilicon film having a thickness of 500-1000 GPa. Next, a barrier metal film 140 is formed on the gate conductive film 135. The barrier metal film 140 is formed to a thickness of 100 kPa to 300 kPa. The barrier metal layer 140 may be formed of a multilayer structure by combining metal materials.

도 5를 참조하면, 배리어금속막(140, 도 4 참조)을 패터닝하여 리세스 트렌치(120) 및 트렌치(125)의 위치와 대응하는 배리어금속막패턴(145)을 형성한다. 구체적으로, 도 4의 배리어금속막(140) 위에 레지스트막을 도포한다. 다음에 레지스트막 상에 노광 공정 및 현상 공정을 포함하는 리소그래피 공정을 수행하여 배리어금속막(140)을 선택적으로 노출시키는 제1 레지스트막 패턴(147)을 형성한다. 제1 레지스트막 패턴(147)은 리세스 트렌치(120) 및 트렌치(125)와 정렬되게 형성한다. 다음에 제1 레지스트막 패턴(147)을 식각마스크로 배리어금속막(140)의 노출 부분을 식각하여 배리어금속막패턴(145)을 형성한다. 그리고 제1 레지스트막 패턴(147)은 스트립 공정을 진행하여 제거한다.Referring to FIG. 5, the barrier metal film 140 (see FIG. 4) is patterned to form a barrier metal film pattern 145 corresponding to the positions of the recess trench 120 and the trench 125. Specifically, a resist film is coated on the barrier metal film 140 of FIG. 4. Next, a lithography process including an exposure process and a development process is performed on the resist film to form a first resist film pattern 147 for selectively exposing the barrier metal film 140. The first resist layer pattern 147 is formed to be aligned with the recess trench 120 and the trench 125. Next, the exposed portion of the barrier metal layer 140 is etched using the first resist layer pattern 147 as an etch mask to form the barrier metal layer pattern 145. The first resist film pattern 147 is removed by performing a strip process.

도 6을 참조하면, 배리어금속막패턴(145) 및 게이트 도전막(135) 위에 게이트 금속막(150) 및 게이트하드마스크막(155)을 증착한다. 게이트 금속막(150)은 텅스텐(W)막으로 400-600Å의 두께로 형성한다. 그리고 게이트하드마스크막(155)은 질화막으로 3000-4000Å의 두께로 형성한다. 다음에 게이트하드마스크막(155) 위에 레지스트막을 도포 및 패터닝하여 게이트하드마스크막(157)의 일부 영역을 노출시키는 제2 레지스트막 패턴(157)을 형성한다. 제2 레지스트막 패턴(157)은 이후 형성될 게이트 금속막 패턴이 배리어금속막패턴(145)을 모두 감싸게 제1 레지스트막 패턴(147)보다 상대적으로 넓은 폭으로 형성한다. Referring to FIG. 6, a gate metal layer 150 and a gate hard mask layer 155 are deposited on the barrier metal layer pattern 145 and the gate conductive layer 135. The gate metal film 150 is formed of a tungsten (W) film with a thickness of 400-600 kPa. The gate hard mask film 155 is formed of a nitride film having a thickness of 3000-4000 mm 3. Next, a resist film is applied and patterned on the gate hard mask film 155 to form a second resist film pattern 157 exposing a portion of the gate hard mask film 157. The second resist layer pattern 157 is formed to have a relatively wider width than the first resist layer pattern 147 so that the gate metal layer pattern to be formed next covers all of the barrier metal layer pattern 145.

도 7을 참조하면, 제2 레지스트막 패턴(147)을 식각마스크로 게이트하드마스크막(155)의 노출된 부분을 식각하여 게이트하드마스크막 패턴(160)을 형성한다. 그리고 제2 레지스트막 패턴(147)은 스트립 공정을 진행하여 제거하고 후속 세정(post cleaning)을 수행하여 레지스트 잔류물 및 식각 잔류물을 제거한다. Referring to FIG. 7, the exposed portion of the gate hard mask layer 155 is etched using the second resist layer pattern 147 as an etch mask to form the gate hard mask layer pattern 160. In addition, the second resist layer pattern 147 may be removed by performing a strip process and performing post cleaning to remove the resist residue and the etching residue.

도 8을 참조하면, 게이트하드마스크막 패턴(160)을 식각마스크로 게이트 패터닝을 위한 식각 공정을 진행하여 게이트 스택(175)을 형성한다. 게이트 스택(175)은 게이트 절연막 패턴(173) 위에 게이트 도전막 패턴(170), 배리어금속막패턴(145), 게이트 금속막 패턴(165) 및 게이트하드마스크막 패턴(160)이 적층된 구조로 이루어진다. 여기서 게이트금속막패턴(165)은 배리어금속막패턴(145)의 노 출면을 모두 둘러싸는 구조로 형성된다. 이에 따라 후속 진행할 선택적 산화 공정에서 배리어금속막패턴(145)에 대한 영향을 방지할 수 있다.Referring to FIG. 8, the gate stack 175 is formed by performing an etching process for gate patterning the gate hard mask layer pattern 160 using an etching mask. The gate stack 175 has a structure in which a gate conductive layer pattern 170, a barrier metal layer pattern 145, a gate metal layer pattern 165, and a gate hard mask layer pattern 160 are stacked on the gate insulating layer pattern 173. Is done. The gate metal film pattern 165 may be formed to surround all of the exposed surfaces of the barrier metal film pattern 145. Accordingly, the influence on the barrier metal film pattern 145 may be prevented in a subsequent selective oxidation process.

도 9를 참조하면, 게이트 스택(175)이 형성된 반도체 기판 상에 선택적 산화(selective oxidation) 공정을 진행하여 게이트 도전막 패턴(170)의 노출된 측면부와 반도체 기판(100)의 활성영역 상에 측벽산화막(180)을 형성한다. 측벽산화막(180)은 퍼니스(furnace) 또는 급속열처리(RTP; Rapid Thermal Process) 장비에서 형성할 수 있다. 이러한 측벽산화막(180)은 게이트 스택(175)을 형성하기 위한 식각 공정에서 손상된 게이트 도전막 패턴(170)의 측면부를 보상하기 위해 진행하며, 10Å 내지 60Å의 두께로 형성한다. 측벽산화막(180)을 형성하기 위한 선택적 산화 공정을 진행하는 과정에서 배리어금속막패턴(145)은 게이트금속막패턴(165)에 의해 노출면이 모두 덮여 있는 상태이므로, 배리어금속막패턴(145)에 대한 선택비를 고려하지 않고 수행하여도 배리어금속막패턴(145)에 영향을 미치지 않는다. 9, a selective oxidation process is performed on a semiconductor substrate on which the gate stack 175 is formed to expose sidewalls of the gate conductive layer pattern 170 and sidewalls on an active region of the semiconductor substrate 100. An oxide film 180 is formed. The sidewall oxide layer 180 may be formed in a furnace or a rapid thermal process (RTP) device. The sidewall oxide layer 180 proceeds to compensate for the side portion of the gate conductive layer pattern 170 that is damaged in the etching process for forming the gate stack 175, and is formed to have a thickness of about 10 μs to about 60 μs. In the process of performing the selective oxidation process for forming the sidewall oxide layer 180, the barrier metal layer pattern 145 is completely covered by the gate metal layer pattern 165, so that the barrier metal layer pattern 145 is exposed. The barrier metal film pattern 145 is not affected even when the selection ratio is not taken into consideration.

이에 따라 반도체 기판(100) 상에는, 소자분리막(105)으로 활성영역이 정의된 반도체 기판(100), 반도체 기판(100) 내에 형성된 리세스 트렌치(120), 리세스 트렌치(120)와 중첩하여 형성된 게이트절연막패턴(173), 게이트도전막패턴(170)과, 게이트도전막패턴(170) 위에 배치되면서 게이트도전막패턴(170)의 폭보다 상대적으로 좁은 폭으로 형성된 배리어금속막패턴(145)과, 배리어금속막패턴(145)의 노출면을 모두 덮으면서 게이트도전막패턴(170)과 연결된 게이트금속막패턴(165) 그리고 게이트금속막패턴(165) 위에 형성된 게이트하드마스크막패턴(160)을 포함하여 이루어진 게이트 스택(175)이 배치된다. 그리고 게이트 스택(175)의 게이트도전막패 턴(170)의 측면 및 반도체 기판(100)의 노출면 상에 측벽산화막(180)이 배치된다. Accordingly, the semiconductor substrate 100 may overlap the recess trench 120 and the recess trench 120 formed in the semiconductor substrate 100, the semiconductor substrate 100 having an active region defined by the device isolation layer 105. The gate insulating film pattern 173, the gate conductive film pattern 170, and the barrier metal film pattern 145 formed on the gate conductive film pattern 170 and relatively narrower than the width of the gate conductive film pattern 170; The gate metal mask pattern 160 formed on the gate metal film pattern 165 and the gate metal film pattern 165 connected to the gate conductive film pattern 170 while covering all of the exposed surfaces of the barrier metal film pattern 145 are formed. Including the gate stack 175 is disposed. The sidewall oxide layer 180 is disposed on the side surface of the gate conductive layer pattern 170 of the gate stack 175 and the exposed surface of the semiconductor substrate 100.

본 발명에 의한 반도체 소자의 제조방법은 배리어금속막을 증착한 다음, 패터닝 공정을 진행하여 배리어금속막패턴을 형성함으로써 게이트금속막패턴에 의해 배리어금속막패턴의 노출면이 모두 덮인 구조를 갖는 게이트 스택을 형성한다. 이에 따라 게이트 스택의 측면부를 보호하기 위해 진행하는 선택적 산화 공정시 배리어금속막패턴을 노출시키지 않은 상태에서 용이하게 진행할 수 있다. 이에 따라 다양한 금속물질을 조합하여 배리어금속막패턴을 형성하는 경우에도 선택적 산화 공정을 용이하게 진행할 수 있다. In the method of manufacturing a semiconductor device according to the present invention, a gate stack having a structure in which all of the exposed surfaces of the barrier metal film pattern are covered by the gate metal film pattern is formed by depositing a barrier metal film and then performing a patterning process to form a barrier metal film pattern. To form. Accordingly, during the selective oxidation process to protect the side portion of the gate stack, the barrier metal film pattern may be easily exposed. Accordingly, even when the barrier metal film pattern is formed by combining various metal materials, the selective oxidation process may be easily performed.

도 1 내지 도 9는 본 발명의 실시예에 따른 반도체 소자 및 그 제조방법을 설명하기 위해 나타내보인 도면들이다. 1 to 9 are views illustrating a semiconductor device and a method of manufacturing the same according to an embodiment of the present invention.

Claims (8)

반도체 기판 내에 리세스 트렌치를 형성하는 단계;Forming a recess trench in the semiconductor substrate; 상기 리세스 트렌치 및 반도체 기판 상에 게이트절연막, 게이트도전막 및 배리어금속막을 형성하는 단계; Forming a gate insulating film, a gate conductive film, and a barrier metal film on the recess trench and the semiconductor substrate; 상기 배리어금속막을 패터닝하여 상기 리세스 트렌치와 정렬되는 배리어금속막패턴을 형성하는 단계;Patterning the barrier metal film to form a barrier metal film pattern aligned with the recess trench; 상기 배리어금속막패턴 및 게이트도전막 위에 게이트금속막 및 게이트하드마스크막을 형성하는 단계;Forming a gate metal layer and a gate hard mask layer on the barrier metal layer pattern and the gate conductive layer; 상기 게이트금속막의 일부 영역을 노출시키는 게이트하드마스크막 패턴을 형성하는 단계; 및Forming a gate hard mask layer pattern exposing a portion of the gate metal layer; And 상기 게이트하드마스크막 패턴을 마스크로 한 식각 공정으로 게이트절연막패턴, 게이트도전막패턴, 배리어금속막패턴 및 상기 배리어금속막패턴의 노출면을 모두 덮는 게이트금속막패턴을 포함하는 게이트 스택을 형성하는 단계를 포함하는 반도체 소자의 제조방법.Forming a gate stack including a gate insulating layer pattern, a gate conductive layer pattern, a barrier metal layer pattern, and a gate metal layer pattern covering all exposed surfaces of the barrier metal layer pattern by an etching process using the gate hard mask layer pattern as a mask; Method for manufacturing a semiconductor device comprising the step. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.Claim 2 has been abandoned due to the setting registration fee. 제1항에 있어서, The method of claim 1, 상기 게이트 스택을 형성하는 단계 이후에, 선택적 산화 공정을 진행하여 상기 게이트도전막패턴의 측면 및 반도체 기판의 노출면 위에 측벽산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.And forming a sidewall oxide film on the side surface of the gate conductive film pattern and the exposed surface of the semiconductor substrate by performing a selective oxidation process after the forming of the gate stack. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.Claim 3 was abandoned when the setup registration fee was paid. 제2항에 있어서, The method of claim 2, 상기 측벽산화막은 퍼니스 또는 급속열처리 장비에서 형성하는 반도체 소자의 제조방법.The sidewall oxide film is a method of manufacturing a semiconductor device formed in a furnace or rapid heat treatment equipment. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.Claim 4 was abandoned when the registration fee was paid. 제1항에 있어서, The method of claim 1, 상기 배리어금속막은 금속물질의 다층 구조로 형성된 반도체 소자의 제조방법.The barrier metal film is a semiconductor device manufacturing method formed of a multi-layer structure of a metal material. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.Claim 5 was abandoned upon payment of a set-up fee. 제1항에 있어서, 상기 게이트하드마스크막 패턴을 형성하는 단계는,The method of claim 1, wherein the forming of the gate hard mask layer pattern comprises: 상기 게이트하드마스크막 위에 레지스트막을 형성하는 단계;Forming a resist film on the gate hard mask film; 상기 레지스트막을 패터닝하여 상기 배리어금속막패턴보다 상대적으로 폭이 넓은 레지스트막 패턴을 형성하는 단계; 및Patterning the resist film to form a resist film pattern having a relatively wider width than the barrier metal film pattern; And 상기 레지스트막 패턴을 마스크로 한 식각 공정으로 게이트하드마스크막 패턴을 형성하는 단계를 포함하는 반도체 소자의 제조방법.Forming a gate hard mask layer pattern by an etching process using the resist layer pattern as a mask. 소자분리막으로 활성영역이 정의된 반도체 기판;A semiconductor substrate having an active region defined as an isolation layer; 상기 반도체 기판 내에 형성된 리세스 트렌치;A recess trench formed in the semiconductor substrate; 상기 리세스 트렌치의 노출면 위에 형성된 게이트절연막패턴;A gate insulating layer pattern formed on the exposed surface of the recess trench; 상기 리세스 트렌치를 매립하면서 상기 게이트절연막패턴 위에 제1폭으로 형성된 게이트도전막패턴;A gate conductive layer pattern having a first width on the gate insulating layer pattern while filling the recess trench; 상기 게이트도전막패턴상에 상기 게이트도전막패턴보다 좁은 제2폭으로 형성되어 상기 게이트도전막패턴의 상부 표면 일부를 노출시키는 배리어금속막패턴;A barrier metal film pattern formed on the gate conductive film pattern with a second width narrower than that of the gate conductive film pattern to expose a portion of an upper surface of the gate conductive film pattern; 상기 배리어금속막패턴의 양 측면 및 상부면을 덮으면서 상기 게이트도전막패턴의 노출된 표면과 직접 접촉하는 게이트금속막패턴; 및A gate metal film pattern covering both side surfaces and top surfaces of the barrier metal film pattern and directly contacting an exposed surface of the gate conductive film pattern; And 상기 게이트금속막패턴 위에 형성된 게이트하드마스크막패턴을 구비하는 반도체 소자.And a gate hard mask layer pattern formed on the gate metal layer pattern. 삭제delete 청구항 8은(는) 설정등록료 납부시 포기되었습니다.Claim 8 was abandoned when the registration fee was paid. 제6항에 있어서,The method of claim 6, 상기 게이트금속막패턴은 상기 게이트도전막패턴과 동일한 폭으로 형성된 반도체 소자.The gate metal layer pattern is formed in the same width as the gate conductive layer pattern.
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