KR102165882B1 - Thin film package and method of forming the same - Google Patents

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Abstract

본 발명에 따른 배터리 팩은, 미세전자기계 시스템(microelectromechanical systems; MEMS)을 포함하는 반도체 기판; 반도체 기판 상에 위치되어 굴곡 형상을 가지면서 미세전자기계 시스템을 둘러싸고 미세전자기계 시스템 주변에 중공(中空)을 한정하는 캡핑 막; 및 캡핑 막 상에서 캡핑 막을 덮는 보호 막을 포함한다.The battery pack according to the present invention includes: a semiconductor substrate including microelectromechanical systems (MEMS); A capping film positioned on the semiconductor substrate and having a curved shape, surrounding the microelectromechanical system and defining a hollow around the microelectromechanical system; And a protective film covering the capping film on the capping film.

Description

박막 패키지 및 그의 형성방법{THIN FILM PACKAGE AND METHOD OF FORMING THE SAME}Thin film package and its formation method {THIN FILM PACKAGE AND METHOD OF FORMING THE SAME}

본 발명은, 반도체 기판 상에서 미세전자기계 시스템(microelectromechanical systems; MEMS) 주변에 중공(中空)을 부여하면서 외부로부터 미세전자기계 시스템을 보호하는 캡핑 막을 포함하는 박막 패키지 및 그의 형성방법에 관한 것이다.The present invention relates to a thin film package including a capping film for protecting a microelectromechanical system from the outside while providing a hollow around a microelectromechanical system (MEMS) on a semiconductor substrate, and a method of forming the same.

일반적으로, 미세 전자기계 시스템(MEMS, micro-electro mechanical system)은, 작은 의미로는 마이크로미터 크기의 초소형 기계를 만드는 분야를 의미하며, 좀 더 넓은 의미로는 마이크로 크기의 작은 구조체로 이루어진 시스템을 의미하기도 한다.In general, the micro-electro mechanical system (MEMS) refers to the field of making micro-sized micro-machines in a small sense, and in a broader sense, a system composed of a micro-sized structure. It also means.

따라서, 최근에, 상기 미세 전자기계 시스템은, 박막 패키지에 구비되어 스마트 폰 및 게임기에 사용되는 모션 센서, 손 떨림을 방지하는 디지털 카메라의 자이로 센서, 자동차 타이어 공기 압력을 감지해 내는 타이어 압력 센서, 빔 프로젝터의 미소 거울 등으로 다양하게 구현되고 있다. Accordingly, recently, the microelectromechanical system includes a motion sensor provided in a thin film package and used in a smart phone and a game machine, a gyro sensor of a digital camera that prevents hand shaking, a tire pressure sensor that detects automobile tire air pressure, It is variously implemented as a micro mirror of a beam projector.

상기 박막 패키지는, 반도체 기판 상에 미세전자기계 시스템의 기계적 파트(mecahnical part; 위에서 열거한 센서)를 안착시키고 기계적 파트의 기능을 향상시키기 위해 기계적 파트를 둘러싸는 중공(中空)을 갖는다. 상기 중공은 미세전자기계 시스템의 종류에 따라 밀봉되거나 밀봉되지 않을 수 있다.The thin film package has a hollow surrounding the mechanical part in order to mount a mechanical part (sensor listed above) of a microelectromechanical system on a semiconductor substrate and improve the function of the mechanical part. The hollow may or may not be sealed depending on the type of microelectromechanical system.

여기서, 상기 중공은 반도체 기판 상에서 미세전자기계 시스템을 캡핑 막으로 덮고 반도체 기판과 캡핑 막에 의해 미세전자기계 시스템을 감싸서 캡핑 막 아래에 위치된다. 상기 캡핑 막은 미세전자기계 시스템의 기계적 파트를 외부 환경(예를 들면, 가스, 온도, 습도, 미세 먼지 및 충격 등등)으로부터 보호해주기 위해 요구된다. Here, the hollow covers the microelectromechanical system on the semiconductor substrate with a capping film, and is positioned under the capping film by surrounding the microelectromechanical system by the semiconductor substrate and the capping film. The capping film is required to protect the mechanical parts of the microelectromechanical system from external environments (eg, gas, temperature, humidity, fine dust and impact, etc.).

그러나, 상기 캡핑 막은 반도체 제조 공정 동안 또는 반도체 제조 공정 후 충격을 받아 균열 또는 크랙을 가질 수 있다. 상기 캡핑 막의 균열 또는 크랙은 반도체 제조 공정 동안 또는 미세전자기계 시스템의 이용 수명 동안 미세전자기계 시스템에 외부 환경을 간헐적으로 또는 지속적으로 접촉시켜 미세전자기계 시스템의 기계적 특성을 저하시킨다. 한편, 상기 미세전자기계 시스템이 일본 특허공개공보 특개2010-56745에서 발명의 명칭인 "정전 용량형 진동센서"에 종래 기술로써 개시되었다. However, the capping layer may have cracks or cracks due to impact during or after the semiconductor manufacturing process. The cracks or cracks of the capping film degrade the mechanical properties of the microelectromechanical system by intermittently or continuously contacting the microelectromechanical system with the external environment during the semiconductor manufacturing process or during the useful life of the microelectromechanical system. On the other hand, the microelectromechanical system was disclosed as a prior art in Japanese Patent Laid-Open Publication No. 2010-56745 in the name of the invention, “capacitive vibration sensor”.

상기 정전 용량형 진동센서는 관통구멍을 한정하는 실리콘 기판 상에서 관통구멍을 덮는 진동 전극판과, 진동 전극판을 둘러싸는 백플레이트와 고정전극을 갖는다. 여기서, 상기 백플레이트는 실리콘 기판 상에서 진동 전극판을 둘러싸는 중공을 부여하면서 다수의 음향 구멍을 통해 진동 전극판을 외부에 노출시키고 진동 전극판 측부에 경사진 측벽을 갖는다. The capacitive vibration sensor includes a vibration electrode plate covering the through hole on a silicon substrate defining the through hole, a back plate surrounding the vibration electrode plate, and a fixed electrode. Here, the back plate exposes the vibration electrode plate to the outside through a plurality of acoustic holes while providing a hollow surrounding the vibration electrode plate on the silicon substrate, and has a side wall inclined at the side of the vibration electrode plate.

상기 중공은 백플레이트 아래에 위치되었던 실리콘 옥사이드로 이루어진 희생층을 실리콘 기판의 관통 구멍과 다수의 음향 구멍을 통해 식각하여 형성된다. 따라서, 상기 백플레이트 아래에 중공의 형성은 희생층의 형성과 제거, 그리고 백플레이트에서 음향 구멍의 형성, 그리고 실리콘 기판에서 관통 구멍의 형성과 관련되는 다수의 반도체 제조 공정을 필요로 한다. The hollow is formed by etching a sacrificial layer made of silicon oxide, which was located under the back plate, through the through hole and the plurality of sound holes of the silicon substrate. Accordingly, the formation of the hollow under the back plate requires a number of semiconductor manufacturing processes related to the formation and removal of the sacrificial layer, the formation of the acoustic hole in the back plate, and the formation of the through hole in the silicon substrate.

또한, 상기 백플레이트의 경사진 측벽은, 진동 전극판의 진동 동안, 진동 전극판으로부터 진동을 지속적으로 받지만 실리콘 기판과 고정전극 사이에 진동을 흡수하는 완충부를 갖지 않아 실리콘 기판으로부터 경사지게 처음으로 솟아오르는 굴곡부에 진동을 모두 흡수한다.In addition, the inclined sidewall of the back plate, while continuously receiving vibration from the vibrating electrode plate during the vibration of the vibrating electrode plate, does not have a buffer part that absorbs the vibration between the silicon substrate and the fixed electrode, so that it first rises obliquely from the silicon substrate. Absorbs all vibrations in the bend.

상기 진동 전극판의 진동은 백플레이트의 굴곡부에 균열 또는 크랙을 발생시키면서 백플레이트의 초기 형상을 점진적으로 무너뜨려 백플레이트를 따라 고전 전극과 진동 전극판 사이의 간격을 일정하게 유지하지 못해 정전 용량형 진동센서의 전기적 특성을 열화시킨다.The vibration of the vibrating electrode plate gradually destroys the initial shape of the back plate while generating cracks or cracks in the bent portion of the back plate, so that the gap between the classical electrode and the vibrating electrode plate along the back plate cannot be kept constant. It deteriorates the electrical characteristics of the vibration sensor.

일본 특허공개공보 특개2010-56745Japanese Patent Laid-Open Publication No. 2010-56745

본 발명은, 종래의 문제점을 해결하기 위해 안출된 것으로, 캡핑막 아래에서 미세전자기계 시스템을 덮는 희생층의 제거와 관련된 반도체 제조 공정 단계를 최소화시키고 캡핑막을 사용해서 충격을 적절하게 흡수하여 캡핑막에 균열 또는 크랙을 발생시키지 않는데 적합한 박막 패키지 및 그의 형성방법을 제공하는데 그 목적이 있다.The present invention is conceived to solve the conventional problem, and minimizes the semiconductor manufacturing process steps related to the removal of the sacrificial layer covering the microelectromechanical system under the capping film, and adequately absorbs the impact by using the capping film. It is an object of the present invention to provide a thin film package suitable for not generating cracks or cracks and a method for forming the same.

본 발명에 따른 박막 패키지는, 미세전자기계 시스템(microelectromechanical systems; MEMS)을 포함하는 반도체 기판; 상기 반도체 기판 상에 위치되어 굴곡 형상을 가지면서 상기 미세전자기계 시스템을 둘러싸고 상기 미세전자기계 시스템 주변에 중공(中空)을 한정하는 캡핑 막; 및 상기 캡핑 막 상에서 상기 캡핑 막을 덮는 보호 막을 포함하고, 상기 캡핑 막은 산소(O) 기체의 유입과 탄소(C) 기체의 유출을 가능하게 하는 복수의 기공(氣孔)을 갖거나 상기 미세전자기계 시스템의 모서리 주변마다 절개(切開)되는 것을 특징으로 한다.A thin film package according to the present invention includes a semiconductor substrate including microelectromechanical systems (MEMS); A capping film positioned on the semiconductor substrate and having a curved shape, surrounding the microelectromechanical system and defining a hollow around the microelectromechanical system; And a protective film covering the capping film on the capping film, wherein the capping film has a plurality of pores that allow inflow of oxygen (O) gas and outflow of carbon (C) gas, or the microelectromechanical system It is characterized in that the incision (切開) around the corners of.

상기 반도체 기판은 실리콘(silicon) 또는 실리콘 카바이드(SiC) 또는 리튬탄탈륨옥사이드(LiTaO3) 또는 리튬니오브옥사이드(LiNbO3)를 포함할 수 있다.The semiconductor substrate may include silicon, silicon carbide (SiC), lithium tantalum oxide (LiTaO 3 ), or lithium niobium oxide (LiNbO 3 ).

상기 반도체 기판은 내부에(in bulk) 또는 표면 상에(on surface) 상기 미세전자기계 시스템을 포함할 수 있다.The semiconductor substrate may include the microelectromechanical system in bulk or on surface.

상기 미세전자기계 시스템은 외부와 상호 작용을 하는 마이크로 센서를 포함할 수 있다.The microelectromechanical system may include a micro sensor that interacts with the outside.

상기 미세전자기계 시스템은 상기 반도체 기판의 내부에 또는 표면 상에 적어도 하나로 배치될 수 있다. The microelectromechanical system may be disposed at least one inside or on the surface of the semiconductor substrate.

상기 캡핑 막은, 알루미늄 산화물(Al2O3), 인듐주석 산화물(ITO), 타이타늄 산화물(TiO2), 지르코늄 산화물(ZrO2), 주석 산화물(SnO2) 및 인듐 산화물(In2O3) 중 적어도 하나로 이루어진 복수의 알갱이(granule)를 수분이 제거된 코팅막에 포함시켜 인접하는 알갱이들 사이에 기공을 가지거나, 실리콘나이트라이드 또는 실리콘옥사이드를 포함할 수 있다. 수분이 제거되기 전 코팅막은 에폭시 수지를 포함할 수 있다.The capping film is among aluminum oxide (Al 2 O 3 ), indium tin oxide (ITO), titanium oxide (TiO 2 ), zirconium oxide (ZrO 2 ), tin oxide (SnO 2 ) and indium oxide (In 2 O 3 ) A plurality of granules consisting of at least one may be included in the coating film from which moisture has been removed to have pores between adjacent particles, or may include silicon nitride or silicon oxide. Before moisture is removed, the coating film may include an epoxy resin.

상기 캡핑 막은, 상기 미세전자기계 시스템 주변에서 볼 때, 상기 반도체 기판의 표면으로부터 상부측을 향하여 서로에 대해 단차를 이루는 적어도 두 번의 연속적인 상기 굴곡 형상을 가지고, 상기 미세전자기계 시스템 바로 위에서 볼 때, 상기 미세전자기계 시스템 상에서 상기 굴곡 형상 대비 상대적으로 편평하게 펼쳐질 수 있다.The capping film, when viewed from the periphery of the microelectromechanical system, has at least two consecutive curved shapes that form a step with respect to each other from the surface of the semiconductor substrate toward the upper side, when viewed directly above the microelectromechanical system , It may be unfolded relatively flat compared to the curved shape on the microelectromechanical system.

상기 캡핑 막은, 상기 미세전자기계 시스템 주변에서 볼 때, 상기 미세전자기계 시스템의 모서리들 사이의 영역에 대응해서 상기 반도체 기판의 표면으로부터 상부측을 향하여 서로에 대해 단차를 이루는 적어도 두 번의 연속적인 상기 굴곡 형상을 가지며, 상기 미세전자기계 시스템의 상기 모서리들에 대응해서 상기 굴곡 형상 중 하부 굴곡 형상에 절개 홀을 가지고, 상기 미세전자기계 시스템의 중앙 영역에서 볼 때, 상기 미세전자기계 시스템 상에서 상기 굴곡 형상 대비 상대적으로 편평하게 펼쳐질 수 있다.The capping film, when viewed from the periphery of the microelectromechanical system, corresponds to a region between the edges of the microelectromechanical system, from the surface of the semiconductor substrate toward the upper side, forming at least two consecutive steps with respect to each other. It has a curved shape, and has a cut hole in a lower curved shape of the curved shape corresponding to the corners of the microelectromechanical system, and when viewed from a central area of the microelectromechanical system, the bending on the microelectromechanical system It can be spread relatively flat compared to the shape.

상기 캡핑 막의 상기 굴곡 형상은, 상기 미세전자기계 시스템의 모서리들 사이의 영역을 지나는 상기 미세전자기계 시스템과 상기 캡핑 막의 절단면을 볼 때, 상기 캡핑 막의 하부 측으로부터 상부 측을 향해 적어도 두 번의 계단 형상으로 솟아오르고, 상기 미세전자기계 시스템 주변에 위치되는 상기 중공의 체적을 점진적으로 작게 한정할 수 있다.The curved shape of the capping film is at least two stepped shapes from the lower side of the capping film toward the upper side when the microelectromechanical system passing through the area between the edges of the microelectromechanical system and the cut surface of the capping film are viewed. The volume of the hollow that rises up and is located around the microelectromechanical system can be gradually reduced.

상기 캡핑 막의 상기 굴곡 형상은, 상기 미세전자기계 시스템의 모서리들 사이의 영역을 지나는 상기 미세전자기계 시스템과 상기 캡핑 막의 절단면을 볼 때, 상기 캡핑 막의 하부 측으로부터 상부 측을 향해 적어도 두 번의 다단(多段) 형상으로 경사지게 솟아오르고, 상기 미세전자기계 시스템 주변에 위치되는 상기 중공의 중앙 영역을 향해 점진적으로 가까이 위치될 수 있다.The curved shape of the capping film is at least two multi-stages from the lower side of the capping film toward the upper side when the microelectromechanical system passing through the area between the edges of the microelectromechanical system and the cutting surface of the capping film are viewed. It rises obliquely in a variety of shapes, and may be gradually located closer to the central region of the hollow located around the microelectromechanical system.

상기 캡핑 막의 상기 굴곡 형상은, 상기 미세전자기계 시스템의 모서리들 사이의 영역을 지나는 상기 미세전자기계 시스템과 상기 캡핑 막의 절단면을 볼 때, 상기 캡핑 막의 하부 측으로부터 상부 측을 향해 적어도 두 번으로 단차(step difference)지게 솟아오르고, 하부 굴곡 형상의 곡률과 상부 굴곡 형상의 곡률을 다르게 가질 수 있다.The curved shape of the capping film is at least twice stepped from the lower side of the capping film toward the upper side when the microelectromechanical system passing through the area between the edges of the microelectromechanical system and the cut surface of the capping film are viewed. It rises in a (step difference) and can have different curvatures of the lower curved shape and the upper curved shape.

상기 캡핑 막의 상기 굴곡 형상은, 상기 미세전자기계 시스템의 모서리들 사이의 영역을 지나는 상기 미세전자기계 시스템과 상기 캡핑 막의 절단면을 볼 때, 상기 캡핑 막의 하부 측으로부터 상부 측을 향해 케스케이드(cascade) 형상으로 적어도 두번 솟아오르고, 상기 캡핑 막에 외부 힘의 적용시, 하부 굴곡 형상과 상부 굴곡 형상 사이에 상기 하부 굴곡 형상과 상기 상부 굴곡 형상을 겹쳐주는 접이부(folding portion)를 가질 수 있다.The curved shape of the capping film is a cascade shape from a lower side to an upper side of the capping film when the microelectromechanical system passing through a region between the edges of the microelectromechanical system and a cut surface of the capping film are viewed. It rises at least twice, and when an external force is applied to the capping film, it may have a folding portion that overlaps the lower curved shape and the upper curved shape between the lower curved shape and the upper curved shape.

상기 캡핑 막의 상기 굴곡 형상은, 상기 미세전자기계 시스템의 상기 모서리들 사이의 영역을 지나는 상기 미세전자기계 시스템과 상기 캡핑 막의 절단면을 볼 때, 상기 캡핑 막의 하부 측으로부터 상부 측을 향해 적어도 두 번으로 굴곡지게 솟아오르고, 상기 미세전자기계 시스템의 상기 양 측부에서 상기 미세전자기계 시스템의 양 단부로부터 수평적으로 그리고 수직적으로 이격할 수 있다.The curved shape of the capping film is at least twice from the lower side of the capping film toward the upper side when the microelectromechanical system passing through the region between the edges of the microelectromechanical system and the cut surface of the capping film are viewed. It rises flexibly and can be spaced horizontally and vertically from both ends of the microelectromechanical system on both sides of the microelectromechanical system.

상기 박막 패키지는, 상기 보호 막과 상기 캡핑 막을 순차적으로 지나서 상기 반도체 기판과 접촉하는 비아 플러그; 및 상기 보호 막 상에서 상기 비아 플러그와 접촉하는 솔더 범프를 더 포함하고, 상기 캡핑 막은 수분이 제거된 코팅 막에 금속 산화물로 이루어진 복수의 알갱이를 포함시켜 알갱이들 사이에 기공을 가지고, 상기 보호 막은 감광성 폴리이미드를 포함하고, 상기 비아 플러그와 상기 솔더 범프는 전도성 도체이며 상기 캡핑 막의 상기 중공으로부터 이격해서 위치되고, 상기 솔더 범프는 상기 비아 플러그와 상기 반도체 기판을 통해 상기 미세전자기계 시스템과 전기적으로 접속할 수 있다.The thin film package may include: a via plug sequentially passing through the protective layer and the capping layer to contact the semiconductor substrate; And a solder bump contacting the via plug on the protective film, wherein the capping film includes a plurality of grains made of metal oxide in the coating film from which moisture has been removed to have pores between the grains, and the protective film is photosensitive Including polyimide, wherein the via plug and the solder bump are conductive conductors and are positioned apart from the hollow of the capping film, and the solder bump is electrically connected to the microelectromechanical system through the via plug and the semiconductor substrate. I can.

상기 박막 패키지는, 상기 캡핑 막과 상기 보호 막 사이에 위치되는 커버 막; 상기 보호 막과 상기 커버 막과 상기 캡핑 막을 순차적으로 지나서 상기 반도체 기판과 접촉하는 비아 플러그; 및 상기 보호 막 상에서 상기 비아 플러그와 접촉하는 솔더 범프를 더 포함하고, 상기 캡핑 막은 실리콘나이트라이드 또는 실리콘옥사이드를 포함하고, 상기 커버 막은 실리콘 옥사이드를 포함하고, 상기 보호 막은 감광성 폴리이미드를 포함하고, 상기 비아 플러그와 상기 솔더 범프는 전도성 도체이며 상기 캡핑 막의 상기 중공으로부터 이격해서 위치되고, 상기 솔더 범프는 상기 비아 플러그와 상기 반도체 기판을 통해 상기 미세전자기계 시스템과 전기적으로 접속할 수 있다.The thin film package may include a cover layer positioned between the capping layer and the protective layer; A via plug sequentially passing through the protective layer, the cover layer, and the capping layer to contact the semiconductor substrate; And a solder bump contacting the via plug on the protective layer, the capping layer includes silicon nitride or silicon oxide, the cover layer includes silicon oxide, and the protective layer includes photosensitive polyimide, The via plug and the solder bump are conductive conductors and are positioned apart from the hollow of the capping film, and the solder bump may be electrically connected to the microelectromechanical system through the via plug and the semiconductor substrate.

상기 박막 패키지의 형성 방법은, 미세전자기계 시스템(MEMS)을 구비하는 반도체 기판을 준비하고, 상기 미세전자기계 시스템을 덮으며 상기 미세전자기계 시스템 주변에서 각진 계단을 이루는 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴에서 상기 각진 계단을 굴곡 형상으로 만들고, 상기 반도체 기판과 함께 상기 굴곡 형상의 포토레지스트 패턴을 덮는 캡핑 막을 형성하고, 상기 캡핑 막을 통해 상기 굴곡 형상의 포토레지스트 패턴을 제거시키고, 상기 캡핑 막 상에 보호 막을 형성하는 것을 포함하고, 상기 캡핑 막은, 상기 미세전자기계 시스템 주변에서 주름지며 상기 미세전자기계 시스템 바로 위에서 편평하고, 산소(O) 기체의 유입과 탄소(C) 기체의 유출을 가능하게 하는 복수의 기공(氣孔)을 갖거나 상기 미세전자기계 시스템의 모서리에 대응하여 절개(切開)되는 것을 특징으로 한다.The method of forming the thin film package includes preparing a semiconductor substrate having a microelectromechanical system (MEMS), covering the microelectromechanical system and forming a photoresist pattern forming an angled step around the microelectromechanical system, In the photoresist pattern, the angled step is curved, a capping film is formed to cover the curved photoresist pattern together with the semiconductor substrate, and the curved photoresist pattern is removed through the capping film, and the capping Forming a protective film on the film, wherein the capping film is wrinkled around the microelectromechanical system and is flat just above the microelectromechanical system, and prevents the inflow of oxygen (O) gas and the outflow of carbon (C) gas. It is characterized in that it has a plurality of pores to enable it or is cut to correspond to the edge of the microelectromechanical system.

상기 반도체 기판을 준비하는 것은, 상기 반도체 기판의 내부에 또는 표면 상에 상기 미세전자기계 시스템을 형성하는 것을 포함하고, 상기 반도체 기판은 실리콘(silicon) 또는 실리콘 카바이드(SiC) 또는 리튬탄탈륨옥사이드(LiTaO3) 또는 리튬니오브옥사이드(LiNbO3)를 포함하고, 상기 미세전자기계 시스템은 외부와 상호 작용을 하는 마이크로 센서를 포함할 수 있다.Preparing the semiconductor substrate includes forming the microelectromechanical system in or on the surface of the semiconductor substrate, wherein the semiconductor substrate is silicon or silicon carbide (SiC) or lithium tantalum oxide (LiTaO 3 ) or lithium niobium oxide (LiNbO 3 ), and the microelectromechanical system may include a micro sensor that interacts with the outside.

상기 포토레지스트 패턴을 형성하는 것은, 상기 미세전자기계 시스템을 덮으면서 상기 미세전자기계 시스템 주변에서 상기 반도체 기판을 노출시키는 제1 포토레지스트 패턴을 형성하고, 상기 제1 포토레지스트 패턴 상에 위치되어 상기 제1 포토레지스트 패턴과 상기 반도체 기판을 노출시키는 제2 포토레지스트 패턴을 형성하는 것을 포함하고, 상기 제1 포토레지스트 패턴과 상기 제2 포토레지스트 패턴은 상기 미세전자기계 시스템 주변에서 상기 각진 계단을 형성하는 것을 포함할 수 있다.Forming the photoresist pattern includes forming a first photoresist pattern exposing the semiconductor substrate around the microelectromechanical system while covering the microelectromechanical system, and being positioned on the first photoresist pattern Forming a first photoresist pattern and a second photoresist pattern exposing the semiconductor substrate, wherein the first photoresist pattern and the second photoresist pattern form the angled staircase around the microelectromechanical system May include doing.

상기 포토레지스트 패턴에서 상기 각진 계단을 상기 굴곡 형상으로 만드는 것은, 반도체 히팅 장치에 상기 포토레지스트 패턴을 포함하는 반도체 기판을 삽입시키고, 상기 반도체 히팅 장치를 사용하여 상기 반도체 기판 상에 직접적으로 열을 가해서 상기 반도체 기판을 통해 상기 각진 계단의 포토레지스트 패턴에 상기 열을 전달하고, 상기 열을 사용하여 상기 각진 계단의 포토레지스트 패턴에서 내부적으로 체적 흐름을 유도시키며 외부적으로 상기 각진 계단의 포토레지스트 패턴의 두께를 줄이면서 상기 반도체 기판 상에 점유 면적을 증가시키는 것을 포함하고, 상기 각진 계단의 포토레지스트 패턴은 상기 체적 흐름을 통해 계단 턱을 볼록하게 하여 굴곡 형상의 포토레지스트 패턴으로 변형될 수 있다. In the photoresist pattern, the angled step is formed in the curved shape by inserting a semiconductor substrate including the photoresist pattern in a semiconductor heating device, and directly applying heat on the semiconductor substrate using the semiconductor heating device. The heat is transferred to the photoresist pattern of the angled staircase through the semiconductor substrate, and the heat is used to internally induce a volume flow in the photoresist pattern of the angled staircase. It includes reducing the thickness and increasing the occupied area on the semiconductor substrate, and the photoresist pattern of the angled staircase may be transformed into a curved photoresist pattern by making the stepped step convex through the volume flow.

상기 캡핑 막을 형성하는 것은, 반도체 스핀코팅 기술을 사용하여 상기 반도체 기판과 함께 상기 굴곡 형상의 포토레지스트 패턴 상에 코팅 막을 상온에서 컨포멀하게 형성하고, 상기 반도체 기판 상에 열을 가해서 상기 코팅 막으로부터 수분을 제거시키는 것을 포함하고, 상기 캡핑 막은, 알루미늄 산화물(Al2O3), 인듐주석 산화물(ITO), 타이타늄 산화물(TiO2), 지르코늄 산화물(ZrO2), 주석 산화물(SnO2) 및 인듐 산화물(In2O3) 중 적어도 하나로 이루어진 복수의 알갱이(granule)를 상기 수분이 제거된 코팅 막에 포함시켜 인접하는 알갱이들 사이에 기공을 가질 수 있다. 상기 코팅 막은 에폭시 수지를 포함할 수 있다.Forming the capping film includes forming a coating film conformally at room temperature on the curved photoresist pattern together with the semiconductor substrate using semiconductor spin coating technology, and applying heat to the semiconductor substrate from the coating film. Including to remove moisture, the capping film, aluminum oxide (Al 2 O 3 ), indium tin oxide (ITO), titanium oxide (TiO 2 ), zirconium oxide (ZrO 2 ), tin oxide (SnO 2 ) and indium A plurality of granules made of at least one of oxides (In 2 O 3 ) may be included in the moisture-removed coating film to have pores between adjacent grains. The coating film may include an epoxy resin.

상기 캡핑 막을 형성하는 것은, 반도체 증착기술(evaporation)을 사용하여 상기 반도체 기판과 함께 상기 굴곡 형상의 포토레지스트 패턴 상에 실리콘나이트라이드 막 또는 실리콘옥사이드 막을 상온에서 컨포멀하게 증착하고, 상기 실리콘나이트라이드 막 또는 실리콘옥사이드 막 상에 위치되어 상기 미세전자기계 시스템의 모서리 주변마다 상기 실리콘나이트라이드 막 또는 실리콘옥사이드 막을 부분적으로 노출시키도록 랜딩 홀을 한정하는 포토레지스트 막을 형성하고, 상기 포토레지스트 막을 식각 마스크로 사용하여 상기 랜딩 홀을 통해 상기 실리콘나이트라이드 막 또는 실리콘옥사이드 막을 식각해서 상기 미세전자기계 시스템의 상기 모서리 주변마다 절개 홀을 형성하는 것을 포함하고, 상기 굴곡 형상의 포토레지스트 패턴은 상기 캡핑 막의 상기 절개 홀을 통해 상기 포토레지스트 막의 분리 홀에 노출될 수 있다.To form the capping film, a silicon nitride film or a silicon oxide film is conformally deposited at room temperature on the curved photoresist pattern together with the semiconductor substrate using semiconductor evaporation, and the silicon nitride A photoresist film is formed on a film or a silicon oxide film to define a landing hole to partially expose the silicon nitride film or silicon oxide film at each edge of the microelectromechanical system, and the photoresist film is used as an etching mask. And etching the silicon nitride film or the silicon oxide film through the landing hole to form a cutout hole around the edge of the microelectromechanical system, and the curved photoresist pattern includes the cutout of the capping film. Through the hole, it may be exposed to the separation hole of the photoresist layer.

상기 캡핑 막을 통해 상기 굴곡 형상의 포토레지스트 패턴을 제거시키는 것은, 반도체 에싱 챔버의 내부에 상기 캡핑 막을 포함하는 반도체 기판을 삽입시키고, 상기 반도체 에싱 챔버를 사용하여 상기 캡핑 막에서 복수의 기공에 상기 산소 기체를 뜨겁게 데워 유입시키고, 상기 캡핑 막 아래에서 상기 산소 기체를 사용하여 상기 굴곡 형상의 포토레지스트 패턴을 태우고, 상기 캡핑 막 아래에서 상기 굴곡 형상의 포토레지스트 패턴을 태우는 동안, 상기 캡핑 막 아래로부터 시작하여 상기 캡핑 막을 지나도록 상기 탄소 기체를 유출시키고, 상기 반도체 에싱 챔버에서, 상기 캡핑 막으로부터 상기 포토레지스트 패턴을 제거시킨 반도체 기판을 분리시키는 것을 포함할 수 있다. Removing the curved photoresist pattern through the capping film includes inserting a semiconductor substrate including the capping film into a semiconductor ashing chamber, and using the semiconductor ashing chamber to insert the oxygen into a plurality of pores in the capping film. While the gas is heated and introduced, the curved photoresist pattern is burned using the oxygen gas under the capping film, and the curved photoresist pattern is burned under the capping film, starting from under the capping film Thus, the carbon gas may be discharged so as to pass through the capping layer, and in the semiconductor ashing chamber, separating the semiconductor substrate from which the photoresist pattern is removed from the capping layer.

상기 캡핑 막을 통해 상기 굴곡 형상의 포토레지스트 패턴을 제거시키는 것은, 반도체 에싱 챔버의 내부에 상기 포토레지스트 막을 포함하는 반도체 기판을 삽입시키고, 상기 반도체 에싱 챔버를 사용하여 상기 포토레지스트 막의 표면에 그리고 상기 포토레지스트 막의 상기 분리 홀에 상기 산소 기체를 뜨겁게 데워 유입시키고, 상기 산소 기체를 사용하여 상기 캡핑 막 상에서 상기 포토레지스트 막 그리고 상기 캡핑 막 아래에서 상기 굴곡 형상의 포토레지스트 패턴을 태우고, 상기 캡핑 막 아래에서 상기 굴곡 형상의 포토레지스트 패턴을 태우는 동안, 상기 캡핑 막의 상기 절개 홀을 통해 상기 탄소 기체를 유출시키고, 상기 반도체 에싱 챔버에서, 상기 캡핑 막으로부터 상기 포토레지스트 막과 상기 포토레지스트 패턴을 제거시킨 반도체 기판을 분리시키는 것을 포함할 수 있다.Removing the curved photoresist pattern through the capping layer includes inserting a semiconductor substrate including the photoresist layer into the semiconductor ashing chamber, and using the semiconductor ashing chamber to the surface of the photoresist layer and the photoresist layer. The oxygen gas is heated and introduced into the separation hole of the resist film, and the photoresist film and the curved photoresist pattern are burned under the capping film on the capping film using the oxygen gas, and under the capping film A semiconductor substrate in which the carbon gas is discharged through the cut hole of the capping film while burning the curved photoresist pattern, and the photoresist film and the photoresist pattern are removed from the capping film in the semiconductor ashing chamber It may include separating.

상기 반도체 기판 상에서 상기 미세전자기계 시스템을 상기 캡핑 막으로 차폐시키는 때, 상기 캡핑 막 상에 보호 막을 형성하는 것은, 반도체 스핀 코팅 기술을 사용하여 상기 캡핑 막을 덮는 감광성 폴리이미드막을 평탄하게 형성시키는 것을 포함할 수 있다. When shielding the microelectromechanical system on the semiconductor substrate with the capping film, forming a protective film on the capping film includes flattening a photosensitive polyimide film covering the capping film using a semiconductor spin coating technique. can do.

상기 박막 패키지의 형성방법은, 상기 반도체 기판 상에서 상기 캡핑 막을 통해 상기 미세전자기계 시스템을 외부에 노출시키는 때, 상기 캡핑 막 상에 보호 막을 형성하기 전, 반도체 증착 기술을 사용하여 상기 캡핑 막 상에 커버 막을 형성하는 것을 더 포함하고, 상기 커버 막 상에 보호 막을 형성하는 것은, 반도체 스핀 코팅 기술을 사용하여 상기 커버 막을 덮는 감광성 폴리이미드막을 평탄하게 형성시키는 것을 포함하고, 상기 커버 막은 실리콘 옥사이드를 포함할 수 있다.The method of forming the thin film package includes: when exposing the microelectromechanical system to the outside through the capping film on the semiconductor substrate, before forming a protective film on the capping film, on the capping film using a semiconductor deposition technique. Further comprising forming a cover film, and forming a protective film on the cover film includes flattening a photosensitive polyimide film covering the cover film by using a semiconductor spin coating technique, wherein the cover film comprises silicon oxide can do.

본 발명은, 반도체 기판 상에 미세전자기계 시스템을 구비하고, 미세전자기계 시스템 주변에서 반도체 기판을 노출시키면서 미세전자기계 시스템을 덮는 포토레지스트 패턴을 형성하고, 포토레지스트 패턴과 반도체 기판을 덮으면서 복수의 기공을 통해 산소 기체의 유입과 탄소 기체의 유출을 가능하게 하는 캡핑막을 형성하므로, 캡핑막 아래에서 포토레지스트 패턴의 제거시 캡핑막에 식각 단계의 적용없이 캡핑막에 산소 기체를 유입시키고 산소 기체를 통해 포토레지스트 패턴을 태우며 캡핑막 아래로부터 탄소 기체의 유출을 발생시켜 캡핑막 아래에서 미세전자기계 시스템을 덮는 희생층(예를 들면, 포토레지스트 패턴)의 제거와 관련된 반도체 제조 공정 단계를 최소화시킬 수 있다. The present invention is provided with a microelectromechanical system on a semiconductor substrate, forming a photoresist pattern covering the microelectromechanical system while exposing the semiconductor substrate around the microelectromechanical system, and covering the photoresist pattern and the semiconductor substrate Since the capping film is formed to allow the inflow of oxygen gas and the outflow of carbon gas through the pores of the capping film, when removing the photoresist pattern from under the capping film, oxygen gas is introduced into the capping film without applying an etching step to the capping film. By burning the photoresist pattern through the process, the carbon gas flows out from under the capping film, thereby minimizing the semiconductor manufacturing process steps related to the removal of the sacrificial layer (for example, photoresist pattern) covering the microelectromechanical system under the capping film. I can.

본 발명은, 반도체 기판 상에 미세전자기계 시스템을 구비하고, 미세전자기계 시스템을 덮으면서 미세전자기계 시스템의 측부에 적어도 두 번의 굴곡 형상으로 솟아오르는 포토레지스트 패턴을 형성하고, 포토레지스트 패턴과 반도체 기판을 덮는 캡핑막을 형성하고, 캡핑막 아래에서 포토레지스트 패턴의 제거시, 미세전자기계 시스템의 측부에서 포토레지스트 패턴으로부터 캡핑막에 전사되는 굴곡 형상을 유지하면서 캡핑막의 복수의 기공을 사용하거나 미세전자기계 시스템의 모서리 주변에서 캡핑막에 형성되는 절개 홀을 사용하므로, 미세전자기계 시스템의 이용 수명 동안 캡핑막의 굴곡 형상을 사용해서 충격을 적절하게 흡수하여 캡핑 막에 균열 또는 크랙을 발생시키지 않는다.In the present invention, a microelectromechanical system is provided on a semiconductor substrate, and a photoresist pattern protruding in at least two bent shapes is formed on the side of the microelectromechanical system while covering the microelectromechanical system, and the photoresist pattern and the semiconductor When a capping film is formed to cover the substrate and the photoresist pattern is removed under the capping film, a plurality of pores of the capping film are used or microelectronics while maintaining the curved shape transferred from the photoresist pattern to the capping film at the side of the microelectromechanical system. Since a cutout hole formed in the capping film around the edge of the mechanical system is used, the curved shape of the capping film is used for the useful life of the microelectromechanical system to adequately absorb the impact so as not to cause cracks or cracks in the capping film.

도 1은, 본 발명의 제1 실시예에 따른 박막 패키지를 보여주는 평면도이다.
도 2는, 도 1의 절단선 Ⅰ - Ⅰ' 를 따라 취해 박막 패키지를 보여주는 단면도이다.
도 3은, 도 1의 절단선 Ⅱ - Ⅱ' 를 따라 취해 박막 패키지를 보여주는 단면도이다.
도 4는, 본 발명의 제2 실시예에 따른 박막 패키지를 보여주는 평면도이다.
도 5는, 도 4의 절단선 Ⅲ - Ⅲ' 를 따라 취해 박막 패키지를 보여주는 단면도이다.
도 6은, 도 4의 절단선 Ⅳ - Ⅳ' 를 따라 취해 박막 패키지를 보여주는 단면도이다.
도 7은, 종래 기술의 캡핑막과 도 1의 캡핑막에서 외부 충격에 대한 스트레스를 비교해 보여주는 그래프이다.
도 8 내지 도 13은, 도 1의 박막 패키지의 형성방법을 설명해주는 단면도이다.
도 14 내지 16은, 도 4의 박막 패키지의 형성방법을 설명해주는 단면도이다.1 is a plan view showing a thin film package according to a first embodiment of the present invention.
FIG. 2 is a cross-sectional view illustrating a thin film package taken along the cut line I-I'of FIG. 1.
3 is a cross-sectional view illustrating a thin film package taken along the cut line II-Ⅱ'of FIG. 1.
4 is a plan view showing a thin film package according to a second embodiment of the present invention.
5 is a cross-sectional view illustrating a thin film package taken along the cutting line Ⅲ-Ⅲ'of FIG. 4.
6 is a cross-sectional view illustrating a thin film package taken along the cut line IV-IV' of FIG. 4.
7 is a graph showing a comparison of stress against an external impact in the capping layer of FIG. 1 and the capping layer of the prior art.
8 to 13 are cross-sectional views illustrating a method of forming the thin film package of FIG. 1.
14 to 16 are cross-sectional views illustrating a method of forming the thin film package of FIG. 4.

후술하는 본 발명에 대한 상세한 설명은, 본 발명이 실시될 수 있는 특정 실시 예를 예시로서 도시하는 첨부 도면을 참조한다. 이들 실시 예는 당업자가 본 발명을 실시할 수 있기에 충분하도록 상세히 설명된다. 본 발명의 다양한 실시 예는 서로 다르지만 상호 배타적일 필요는 없음이 이해되어야 한다. 예를 들어, 여기에 기재되어 있는 특정 형상, 구조 및 특성은 일 실시 예에 관련하여 본 발명의 정신 및 범위를 벗어나지 않으면서 다른 실시 예로 구현될 수 있다. 또한, 각각의 개시된 실시예 내의 개별 구성요소의 위치 또는 배치는 본 발명의 정신 및 범위를 벗어나지 않으면서 변경될 수 있음이 이해되어야 한다. 따라서, 후술하는 상세한 설명은 한정적인 의미로서 취하려는 것이 아니며, 본 발명의 범위는, 적절하게 설명된다면, 그 청구항들이 주장하는 것과 균등한 모든 범위와 더불어 첨부된 청구항에 의해서만 한정된다. 도면에서 유사한 참조부호는 여러 측면에 걸쳐서 동일하거나 유사한 기능을 지칭하며, 길이 및 면적, 두께 등과 그 형태는 편의를 위하여 과장되어 표현될 수도 있다.For a detailed description of the present invention to be described later, reference is made to the accompanying drawings, which illustrate specific embodiments in which the present invention may be practiced. These embodiments are described in detail sufficient to enable a person skilled in the art to practice the present invention. It should be understood that the various embodiments of the present invention are different from each other, but need not be mutually exclusive. For example, specific shapes, structures, and characteristics described herein may be implemented in other embodiments without departing from the spirit and scope of the present invention in relation to one embodiment. In addition, it is to be understood that the location or arrangement of individual components within each disclosed embodiment may be changed without departing from the spirit and scope of the present invention. Accordingly, the detailed description to be described below is not intended to be taken in a limiting sense, and the scope of the present invention, if appropriately described, is limited only by the appended claims, along with all scopes equivalent to those claimed by the claims. In the drawings, similar reference numerals refer to the same or similar functions over several aspects, and the length, area, thickness, and the like may be exaggerated and expressed for convenience.

이하에서는, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있도록 하기 위하여, 본 발명의 바람직한 실시 예(들)에 관하여 첨부된 도면을 참조하여 상세히 설명하기로 한다. Hereinafter, in order to enable those of ordinary skill in the art to easily implement the present invention, preferred embodiment(s) of the present invention will be described in detail with reference to the accompanying drawings. .

도 1은 본 발명의 제1 실시예에 따른 박막 패키지를 보여주는 평면도이고, 도 2는 도 1의 절단선 Ⅰ - Ⅰ' 를 따라 취해 박막 패키지를 보여주는 단면도이며, 도 3은, 도 1의 절단선 Ⅱ - Ⅱ' 를 따라 취해 박막 패키지를 보여주는 단면도이다.1 is a plan view showing a thin film package according to a first embodiment of the present invention, FIG. 2 is a cross-sectional view showing the thin film package taken along the cut line Ⅰ-′ of FIG. 1, and FIG. 3 is a cut line of FIG. It is a cross-sectional view taken along Ⅱ-Ⅱ'showing the thin film package.

도 1 내지 도 3을 참조하면, 본 발명에 따르는 박막 패키지(144)는, 반도체 기판(10)과 캡핑막(74)과 보호막(110)을 포함한다. 상기 반도체 기판(10)은 미세전자기계 시스템(microelectromechanical systems; MEMS, 20)을 도 1과 같이 포함한다. 상기 반도체 기판(10)은 실리콘(silicon) 또는 실리콘 카바이드(SiC) 또는 리튬탄탈륨옥사이드(LiTaO3) 또는 리튬니오브옥사이드(LiNbO3)를 포함한다. 상기 반도체 기판(10)은, 내부에(in bulk) 또는 표면 상에(on surface) 미세전자기계 시스템(20)을 포함한다. 1 to 3, a thin film package 144 according to the present invention includes a semiconductor substrate 10, a capping layer 74, and a protective layer 110. The semiconductor substrate 10 includes microelectromechanical systems (MEMS) 20 as shown in FIG. 1. The semiconductor substrate 10 includes silicon or silicon carbide (SiC), lithium tantalum oxide (LiTaO 3 ), or lithium niobium oxide (LiNbO 3 ). The semiconductor substrate 10 includes a microelectromechanical system 20 in bulk or on surface.

상기 미세전자기계 시스템(MEMS, 20)은, 외부와 상호 작용을 하는 마이크로 센서를 도 1 또는 도 2와 같이 포함한다. 상기 미세전자기계 시스템(20)은, 반도체 기판(10)의 내부에 또는 표면 상에 적어도 하나로 배치된다. 상기 캡핑 막(74)은, 반도체 기판(10) 상에 위치되어 도 1 또는 도 3의 굴곡 형상(63, 69)을 가지면서 미세전자기계 시스템(20)을 둘러싸고 미세전자기계 시스템 주변에 중공(中空, 94)을 도 2 또는 도 3과 같이 한정한다.The microelectromechanical system (MEMS, 20) includes a micro sensor that interacts with the outside as shown in FIG. 1 or 2. The microelectromechanical system 20 is disposed in at least one inside or on the surface of the semiconductor substrate 10. The capping film 74 is positioned on the semiconductor substrate 10 to surround the microelectromechanical system 20 while having the curved shapes 63 and 69 of FIG. 1 or 3, and a hollow (中空, 94) is defined as shown in FIG. 2 or 3.

상기 캡핑 막(74)은 산소(O) 기체의 유입과 탄소(C) 기체의 유출을 가능하게 하는 복수의 기공(氣孔)을 갖는다. 상기 캡핑 막(74)은, 알루미늄 산화물(Al2O3), 인듐주석 산화물(ITO), 타이타늄 산화물(TiO2), 지르코늄 산화물(ZrO2), 주석 산화물(SnO2) 및 인듐 산화물(In2O3) 중 적어도 하나로 이루어진 복수의 알갱이(granule)를 수분이 제거된 코팅막에 포함시켜 인접하는 알갱이들 사이에 기공을 갖는다. 수분이 제거되기 전 코팅막은 에폭시 수지를 포함한다.The capping film 74 has a plurality of pores that allow inflow of oxygen (O) gas and outflow of carbon (C) gas. The capping film 74 is aluminum oxide (Al 2 O 3 ), indium tin oxide (ITO), titanium oxide (TiO 2 ), zirconium oxide (ZrO 2 ), tin oxide (SnO 2 ), and indium oxide (In 2 O 3 ) by including a plurality of granules made of at least one of the moisture-removed coating film to have pores between adjacent grains. Before the moisture is removed, the coating film contains an epoxy resin.

상기 캡핑 막(74)은, 상기 미세전자기계 시스템(20) 주변에서 볼 때, 반도체 기판(10)의 표면으로부터 상부측을 향하여 서로에 대해 단차를 이루는 적어도 두 번의 연속적인 굴곡 형상(63, 69)을 도2 또는 도 3과 같이 가지고, 미세전자기계 시스템(20) 바로 위에서 볼 때, 미세전자기계 시스템(20) 상에서 굴곡 형상 대비 상대적으로 편평하게 도 2 또는 도 3과 같이 펼쳐진다.When viewed from the periphery of the microelectromechanical system 20, the capping film 74 has at least two consecutive curved shapes (63, 69) forming a step with respect to each other from the surface of the semiconductor substrate 10 toward the upper side. ) As shown in FIG. 2 or 3, and when viewed directly above the microelectromechanical system 20, the microelectromechanical system 20 is unfolded as shown in FIG. 2 or 3 relatively flat compared to the curved shape.

상기 캡핑 막(74)의 굴곡 형상(63. 69)은, 도 3에서, 미세전자기계 시스템(20)의 모서리들 사이의 영역을 지나는 미세전자기계 시스템(20)과 캡핑 막의 절단면을 볼 때, 캡핑 막의 하부 측으로부터 상부 측을 향해 적어도 두 번의 계단 형상으로 솟아오르고, 미세전자기계 시스템(20) 주변에 위치되는 중공(94)의 체적을 점진적으로 작게 한정한다.The curved shape (63.69) of the capping film 74 is, in FIG. 3, when looking at a cut surface of the microelectromechanical system 20 and the capping film passing through the region between the edges of the microelectromechanical system 20, It rises in the shape of at least two steps from the lower side of the capping membrane toward the upper side, and gradually limits the volume of the hollow 94 located around the microelectromechanical system 20 to small.

상기 캡핑 막(74)의 굴곡 형상(63, 69)은, 도 3에서, 미세전자기계 시스템(20)의 모서리들 사이의 영역을 지나는 미세전자기계 시스템(20)과 캡핑 막(74)의 절단면을 볼 때, 캡핑 막(74)의 하부 측으로부터 상부 측을 향해 적어도 두 번의 다단(多段) 형상으로 경사지게 솟아오르고, 미세전자기계 시스템(20) 주변에 위치되는 중공(94)의 중앙 영역을 향해 점진적으로 가까이 위치된다.The curved shapes 63 and 69 of the capping film 74 are, in FIG. 3, a cut surface of the microelectromechanical system 20 and the capping film 74 passing through the region between the edges of the microelectromechanical system 20 As seen, the capping film 74 rises obliquely in at least two multistage shapes from the lower side toward the upper side, and toward the central region of the hollow 94 located around the microelectromechanical system 20 Gradually located closer.

상기 캡핑 막(74)의 굴곡 형상(63, 69)은, 도 3에서, 미세전자기계 시스템(20)의 모서리들 사이의 영역을 지나는 미세전자기계 시스템(20)과 캡핑 막(74)의 절단면을 볼 때, 캡핑 막(74)의 하부 측으로부터 상부 측을 향해 적어도 두 번으로 단차(step difference)지게 솟아오르고, 하부 굴곡 형상(63)의 곡률과 상부 굴곡 형상(69)의 곡률을 다르게 갖는다.The curved shapes 63 and 69 of the capping film 74 are, in FIG. 3, a cut surface of the microelectromechanical system 20 and the capping film 74 passing through the region between the edges of the microelectromechanical system 20 When looking at, it rises at least twice in a step difference from the lower side of the capping film 74 toward the upper side, and the curvature of the lower curved shape 63 and the upper curved shape 69 are different. .

상기 캡핑 막(74)의 굴곡 형상(63, 69)은, 도 3에서, 미세전자기계 시스템(20)의 모서리들 사이의 영역을 지나는 미세전자기계 시스템(20)과 캡핑 막(74)의 절단면을 볼 때, 캡핑 막(74)의 하부 측으로부터 상부 측을 향해 케스케이드(cascade) 형상으로 적어도 두 번 솟아오르고, 캡핑 막(74)에 외부 힘의 적용시, 하부 굴곡 형상(63)과 상부 굴곡 형상(69) 사이에 하부 굴곡 형상(63)과 상부 굴곡 형상(69)을 겹쳐주는 접이부(folding portion, 66)를 갖는다.The curved shapes 63 and 69 of the capping film 74 are, in FIG. 3, a cut surface of the microelectromechanical system 20 and the capping film 74 passing through the region between the edges of the microelectromechanical system 20 When looking at, the cascade shape rises at least twice from the lower side of the capping film 74 toward the upper side, and when an external force is applied to the capping film 74, the lower curved shape 63 and the upper curved It has a folding portion (66) overlapping the lower curved shape (63) and the upper curved shape (69) between the shapes (69).

상기 캡핑 막(74)의 굴곡 형상(63, 69)은, 도 3에서, 미세전자기계 시스템(20)의 모서리들 사이의 영역을 지나는 미세전자기계 시스템(20)과 캡핑 막(74)의 절단면을 볼 때, 캡핑 막(74)의 하부 측으로부터 상부 측을 향해 적어도 두 번으로 굴곡지게 솟아오르고, 미세전자기계 시스템(20)의 양 측부에서 미세전자기계 시스템(20)의 양 단부로부터 수평적으로 그리고 수직적으로 이격한다.The curved shapes 63 and 69 of the capping film 74 are, in FIG. 3, a cut surface of the microelectromechanical system 20 and the capping film 74 passing through the region between the edges of the microelectromechanical system 20 When looking at, it rises flexibly from the lower side of the capping film 74 toward the upper side at least twice, and horizontally from both ends of the microelectromechanical system 20 at both sides of the microelectromechanical system 20 Spaced vertically and vertically.

상기 보호막(110)은, 도 2 또는 도 3에서 볼 때, 캡핑 막(74) 상에서 캡핑 막(74)을 덮는다. 상기 보호 막(110)은, 감광성 폴리이미드를 포함한다. 한편, 상기 박막 패키지(144)는, 비아 플러그(120)와 솔더 범프(130)를 더 포함한다. 상기 비아 플러그(120)는, 보호 막(110)과 캡핑 막(74)을 순차적으로 지나서 반도체 기판(10)과 접촉한다. 상기 솔더 범프(130)는, 보호 막(110) 상에서 비아 플러그(120)와 접촉한다. The protective layer 110 covers the capping layer 74 on the capping layer 74 as seen in FIG. 2 or 3. The protective film 110 includes photosensitive polyimide. Meanwhile, the thin film package 144 further includes a via plug 120 and a solder bump 130. The via plug 120 sequentially passes through the protective layer 110 and the capping layer 74 and contacts the semiconductor substrate 10. The solder bump 130 is in contact with the via plug 120 on the protective layer 110.

여기서, 상기 캡핑 막은 에폭시 수지에 위에서 열거시킨 금속 산화물을 포함시켜 형성된다. 상기 비아 플러그(120)와 솔더 범프(130)는 전도성 도체이며 캡핑 막(74)의 중공(94)으로부터 이격해서 위치된다. 상기 솔더 범프(130)는 비아 플러그(120)와 반도체 기판(10)을 통해 미세전자기계 시스템(20)과 전기적으로 접속한다.Here, the capping film is formed by including the metal oxides listed above in an epoxy resin. The via plug 120 and the solder bump 130 are conductive conductors and are spaced apart from the hollow 94 of the capping layer 74. The solder bump 130 is electrically connected to the microelectromechanical system 20 through the via plug 120 and the semiconductor substrate 10.

도 4는 본 발명의 제2 실시예에 따른 박막 패키지를 보여주는 평면도이고, 도 5는 도 4의 절단선 Ⅲ - Ⅲ' 를 따라 취해 박막 패키지를 보여주는 단면도이며, 도 6은 도 4의 절단선 Ⅳ - Ⅳ' 를 따라 취해 박막 패키지를 보여주는 단면도이다.4 is a plan view showing the thin film package according to the second embodiment of the present invention, FIG. 5 is a cross-sectional view showing the thin film package taken along the cut line Ⅲ-Ⅲ'of FIG. 4, and FIG. 6 is the cut line IV of FIG. -It is a cross-sectional view taken along Ⅳ'and showing the thin film package.

도 4 내지 도 6을 참조하면, 상기 박막 패키지(148)가 도 1의 박막 패키지(144)와 유사한 구조를 갖지만, 상기 박막 패키지(148)의 캡핑막(78)은 도 1의 박막 패키지(144)의 캡핑막(74)에서부터 다른 구조를 갖는다. 즉, 상기 박막 패키지(148)에서, 상기 캡핑막(78)은 미세전자기계 시스템(20)의 모서리 주변마다 도 4의 절개 홀(76)을 통해 절개(切開)된다.4 to 6, the thin film package 148 has a structure similar to that of the thin film package 144 of FIG. 1, but the capping layer 78 of the thin film package 148 is the thin film package 144 of FIG. ) Has a different structure from the capping layer 74. That is, in the thin film package 148, the capping layer 78 is cut through the cutout hole 76 of FIG. 4 at each edge of the microelectromechanical system 20.

상기 캡핑 막(78)은, 미세전자기계 시스템(20) 주변에서 볼 때, 미세전자기계 시스템(20)의 모서리들 사이의 영역에 대응해서 반도체 기판(20)의 표면으로부터 상부측을 향하여 서로에 대해 단차를 이루는 적어도 두 번의 연속적인 상기 굴곡 형상(63A, 69A)을 도 6과 같이 가지며, 미세전자기계 시스템(20)의 모서리들에 대응해서 굴곡 형상(63A, 69A) 중 하부 굴곡 형상(63A)에 절개 홀(76)을 도 5와 같이 가지고, 미세전자기계 시스템(20)의 중앙 영역에서 볼 때, 미세전자기계 시스템(20) 상에서 굴곡 형상 대비 상대적으로 편평하게 도 5 또는 도 6과 같이 펼쳐진다.The capping films 78, when viewed from the periphery of the microelectromechanical system 20, correspond to the region between the edges of the microelectromechanical system 20, and are directed upward from the surface of the semiconductor substrate 20 to each other. At least two consecutive bent shapes 63A and 69A forming a step difference are shown in FIG. 6, and the lower curved shape 63A among the curved shapes 63A and 69A corresponding to the corners of the microelectromechanical system 20 ) Has a cutout hole 76 as shown in FIG. 5, and is relatively flat compared to the curved shape on the microelectromechanical system 20 as shown in FIG. 5 or 6 when viewed from the central region of the microelectromechanical system 20 Unfolds.

여기서, 상기 캡핑 막(78)의 굴곡 형상(63A, 69A)은, 캡핑 막(78)에 외부 힘의 적용시, 하부 굴곡 형상(63A)과 상부 굴곡 형상(69A) 사이에 하부 굴곡 형상(63A)과 상부 굴곡 형상(69A)을 겹쳐주는 접이부(folding portion, 66A)를 도 6과 같이 갖는다.Here, the bent shapes 63A and 69A of the capping layer 78 are between the lower curved shape 63A and the upper curved shape 69A when an external force is applied to the capping layer 78. ) And a folding portion 66A overlapping the upper curved shape 69A as shown in FIG. 6.

상기 캡핑 막(78)은, 반도체 기판(10) 상에서 미세전자기계 시스템(20) 주변에 중공(98)을 도 5 또는 도 6과 같이 한정한다. 상기 캡핑 막(78)은, 실리콘나이트라이드 또는 실리콘옥사이드를 포함한다. 한편, 상기 박막 패키지(148)은, 커버 막(100)과 비아 플러그(120)와 솔더 범프(130)를 더 포함한다. 상기 커버 막(100)은, 캡핑 막(78)과 보호 막(110) 사이에 위치된다. The capping film 78 defines a hollow 98 around the microelectromechanical system 20 on the semiconductor substrate 10 as shown in FIG. 5 or 6. The capping layer 78 includes silicon nitride or silicon oxide. Meanwhile, the thin film package 148 further includes a cover layer 100, a via plug 120, and a solder bump 130. The cover film 100 is positioned between the capping film 78 and the protective film 110.

상기 커버 막(100)은, 실리콘 옥사이드를 포함한다. 상기 비아 플러그는 보호 막(110)과 커버 막(100)과 캡핑 막(78)을 순차적으로 지나서 반도체 기판(10)과 접촉한다. 상기 솔더 범프(130)는, 보호 막(110) 상에서 비아 플러그(120)와 접촉한다. The cover layer 100 includes silicon oxide. The via plug sequentially passes through the protective layer 110, the cover layer 100, and the capping layer 78 to contact the semiconductor substrate 10. The solder bump 130 is in contact with the via plug 120 on the protective layer 110.

여기서, 상기 보호 막(110)은 감광성 폴리이미드를 포함하고, 상기 비아 플러그(120)와 솔더 범프(130)는 전도성 도체이며 캡핑 막(78)의 중공(98)으로부터 이격해서 위치된다. 상기 솔더 범프(130)는 비아 플러그(120)와 반도체 기판(10)을 통해 미세전자기계 시스템(20)과 전기적으로 접속한다.Here, the protective layer 110 includes photosensitive polyimide, and the via plug 120 and the solder bump 130 are conductive conductors and are spaced apart from the hollow 98 of the capping layer 78. The solder bump 130 is electrically connected to the microelectromechanical system 20 through the via plug 120 and the semiconductor substrate 10.

한편, 본 발명의 제2 실시예의 변형 예로써, 도면에 도시되지 않지만, 상기 캡핑막은 미세전자기계 시스템(20)의 모서리들 사이에서 미세전자기계 시스템(20) 주변에 절개 홀(도면에 미 도시)을 통해 절개될 수도 있다.On the other hand, as a modified example of the second embodiment of the present invention, although not shown in the drawing, the capping film is a cut hole (not shown in the drawing) around the microelectromechanical system 20 between the edges of the microelectromechanical system 20 ) Can also be incised.

도 7은, 종래 기술의 캡핑막과 도 1의 캡핑막에서 외부 충격에 대한 스트레스를 비교해 보여주는 그래프이다. 7 is a graph showing a comparison of stress against an external impact in the capping layer of FIG. 1 and the capping layer of the prior art.

도 7(a)를 참조하면, 종래 기술의 캡핑 막(74A)은 미세전자기계 시스템(도면에 미도시)의 측부에 하나의 단(段)을 갖는다. 상기 캡핑 막(74A)에 외부 충격으로 2000(Pa)이 인가되는 때, 본 미세스 응력(von Mises stress)의 그래프는 캠핑막(74A)의 위치(@ X축)에 따른 스트레스 분포(@ Y축)를 나타낼 수 있다. Referring to Fig. 7(a), the capping film 74A of the prior art has one end on the side of a microelectromechanical system (not shown in the figure). When 2000 (Pa) is applied to the capping film 74A as an external impact, the graph of the von Mises stress shows the stress distribution (@ Y-axis) according to the position (@ X-axis) of the camping film 74A. ) Can be represented.

여기서, 상기 캡핑 막(74A)은 그래프에서 본 미세스 항복조건에 사용되는 응력으로 하중을 받고 있는 각 지점에서의 비틀림에너지(Maximum Distortion Energy)값을 보이고 있다. 상기 캡핑 막(74A)은 그래프에서 옅은 그리고 짙은 파란색에 대응해서 약 1.0E10(N/㎡) 이하의 스트레스 분포를 보인다.Here, the capping layer 74A shows a maximum distortion energy value at each point being loaded with the stress used for the Mrs. yield condition as seen in the graph. The capping film 74A exhibits a stress distribution of about 1.0E10 (N/m2) or less corresponding to light and dark blue in the graph.

도 7(b)를 참조하면, 본 발명의 캡핑 막(74)은 미세전자기계 시스템(20)의 측부에서 적어도 두 번의 다단(多段) 형상으로 경사지게 솟아오른다. 상기 캡핑 막(74)에 외부 충격으로 2000(Pa)이 인가되는 때, 본 미세스 응력(von Mises stress)의 그래프는 캠핑 막(74)의 위치(@ X축)에 따른 스트레스 분포(@ Y축)를 나타낼 수 있다.Referring to FIG. 7B, the capping film 74 of the present invention rises obliquely in at least two multistage shapes from the side of the microelectromechanical system 20. When 2000 (Pa) is applied to the capping film 74 as an external impact, the graph of the von Mises stress shows the stress distribution (@ Y-axis) according to the position (@ X-axis) of the camping film 74. ) Can be represented.

여기서, 상기 캡핑 막(74)은 그래프에서 옅은 그리고 짙은 파란색에 대응해서 약 0.6E10(N/㎡) 이하의 스트레스 분포를 보인다. 따라서, 본 발명의 캡핑 막(74)은 동일한 외부 충격(@ 2000(Pa))에 대해 종래 기술의 캡핑 막(74A)보다 더 낮은 스트레스 분포를 보이기 때문에 종래 기술의 캡핑 막(74A) 대비 강도 증가를 보인다.Here, the capping layer 74 exhibits a stress distribution of about 0.6E10 (N/m2) or less corresponding to light and dark blue in the graph. Therefore, the capping film 74 of the present invention exhibits a lower stress distribution than that of the capping film 74A of the prior art for the same external impact (@ 2000 (Pa)), thereby increasing the strength compared to the capping film 74A of the prior art. Looks.

도 8 내지 도 13은 도 1의 박막 패키지의 형성방법을 설명해주는 단면도이다.8 to 13 are cross-sectional views illustrating a method of forming the thin film package of FIG. 1.

도 8 내지 도 13을 참조하면, 본 발명에 따른 박막 패키지(144)의 형성방법은, 미세전자기계 시스템(MEMS; 20)을 구비하는 반도체 기판(10)을 도 8과 같이 준비하는 것을 포함할 수 있다. 상기 반도체 기판(10)을 준비하는 것은, 반도체 기판(10)의 내부에 또는 표면 상에 미세전자기계 시스템(20)을 형성하는 것을 포함한다. 상기 반도체 기판(10)은 실리콘(silicon) 또는 실리콘 카바이드(SiC) 또는 리튬탄탈륨옥사이드(LiTaO3) 또는 리튬니오브옥사이드(LiNbO3)를 포함한다. 상기 미세전자기계 시스템(20)은 외부와 상호 작용을 하는 마이크로 센서를 포함한다.8 to 13, the method of forming a thin film package 144 according to the present invention includes preparing a semiconductor substrate 10 having a microelectromechanical system (MEMS) 20 as shown in FIG. I can. Preparing the semiconductor substrate 10 includes forming a microelectromechanical system 20 inside or on the surface of the semiconductor substrate 10. The semiconductor substrate 10 includes silicon or silicon carbide (SiC), lithium tantalum oxide (LiTaO 3 ), or lithium niobium oxide (LiNbO 3 ). The microelectromechanical system 20 includes micro sensors that interact with the outside.

다음으로, 상기 미세전자기계 시스템(20)을 덮으며 미세전자기계 시스템(20) 주변 또는 측부에서 각진 계단을 이루는 포토레지스트 패턴(30, 50)이 도 9와 도 10와 같이 형성될 수 있다. 상기 포토레지스트 패턴(30, 50)을 형성하는 것은, 미세전자기계 시스템(20)을 덮으면서 미세전자기계 시스템(20) 주변에서 반도체 기판(10)을 노출시키는 제1 포토레지스트 패턴(30)을 도 9와 같이 형성하고, 제1 포토레지스트 패턴(30) 상에 위치되어 제1 포토레지스트 패턴(30)과 반도체 기판(10)을 노출시키는 제2 포토레지스트 패턴(50)을 도 10과 같이 형성하는 것을 포함한다.Next, photoresist patterns 30 and 50 covering the microelectromechanical system 20 and forming an angled step at the periphery or side of the microelectromechanical system 20 may be formed as shown in FIGS. 9 and 10. Forming the photoresist patterns 30 and 50 includes a first photoresist pattern 30 covering the microelectromechanical system 20 and exposing the semiconductor substrate 10 around the microelectromechanical system 20. A second photoresist pattern 50 formed as shown in FIG. 9 and positioned on the first photoresist pattern 30 to expose the first photoresist pattern 30 and the semiconductor substrate 10 is formed as shown in FIG. Includes doing.

여기서, 상기 제1 포토레지스트 패턴(30)과 제2 포토레지스트 패턴(50)은 미세전자기계 시스템(20) 주변 또는 측부에서 각진 계단을 도 10과 같이 형성한다. 다음으로, 상기 포토레지스트 패턴(30, 50)에서 각진 계단이 굴곡 형상으로 도 11과 같이 만들어 질 수 있다. 상기 포토레지스트 패턴(30, 50)에서 각진 계단을 굴곡 형상으로 만드는 것은, 반도체 히팅 장치에 포토레지스트 패턴(30, 50)을 포함하는 반도체 기판(10)을 삽입시키고, 반도체 히팅 장치를 사용하여 반도체 기판(10) 상에 직접적으로 열을 가해서 반도체 기판(10)을 통해 각진 계단의 포토레지스트 패턴(30, 50)에 열을 전달하고, 열을 사용하여 각진 계단의 포토레지스트 패턴(30, 50)에서 내부적으로 체적 흐름(F1, F2)을 유도시키며 외부적으로 각진 계단의 포토레지스트 패턴(30, 50)의 두께를 줄이면서 반도체 기판(10) 상에 점유 면적을 증가시키는 것을 포함한다. Here, the first photoresist pattern 30 and the second photoresist pattern 50 form an angled staircase around or at the side of the microelectromechanical system 20 as shown in FIG. 10. Next, an angled staircase in the photoresist patterns 30 and 50 may be formed in a curved shape as shown in FIG. 11. In the photoresist pattern (30, 50) to make the angled step into a curved shape, a semiconductor substrate (10) including the photoresist pattern (30, 50) is inserted into a semiconductor heating device, and a semiconductor Heat is directly applied on the substrate 10 to transfer heat to the photoresist patterns 30 and 50 of the angled steps through the semiconductor substrate 10, and the photoresist patterns 30 and 50 of the angled steps using heat It includes increasing the occupied area on the semiconductor substrate 10 while internally inducing the volume flows F1 and F2 and externally reducing the thickness of the photoresist patterns 30 and 50 of the angled steps.

상기 각진 계단의 포토레지스트 패턴(30, 50)은 체적 흐름(F1, F2)을 통해 계단 턱을 볼록하게 하여 굴곡 형상(35, 55)의 포토레지스트 패턴(40, 60)으로 도 11과 같이 변형된다. 계속해서, 상기 반도체 기판(10)과 함께 굴곡 형상(35, 55)의 포토레지스트 패턴(40, 60)을 덮는 캡핑 막(74)이 도 12와 같이 형성될 수 있다. 상기 캡핑 막(74)을 형성하는 것은, 반도체 스핀코팅 기술을 사용하여 반도체 기판(10)과 함께 굴곡 형상(35, 5)의 포토레지스트 패턴(40, 60) 상에 코팅 막을 상온에서 컨포멀하게 형성하고, 반도체 기판(10) 상에 열을 가해서 코팅 막으로부터 수분을 제거시키는 것을 포함한다.The photoresist patterns 30 and 50 of the angled staircase are transformed into photoresist patterns 40 and 60 having a curved shape 35 and 55 by making the step jaws convex through volume flows F1 and F2. do. Subsequently, a capping layer 74 covering the photoresist patterns 40 and 60 having the curved shapes 35 and 55 together with the semiconductor substrate 10 may be formed as shown in FIG. 12. Forming the capping layer 74 is performed by conforming the coating layer at room temperature on the photoresist patterns 40 and 60 of the curved shape 35 and 5 together with the semiconductor substrate 10 using a semiconductor spin coating technology. Forming, and applying heat on the semiconductor substrate 10 to remove moisture from the coating film.

상기 캡핑 막은, 알루미늄 산화물(Al2O3), 인듐주석 산화물(ITO), 타이타늄 산화물(TiO2), 지르코늄 산화물(ZrO2), 주석 산화물(SnO2) 및 인듐 산화물(In2O3) 중 적어도 하나로 이루어진 복수의 알갱이(granule)를 수분이 제거된 코팅 막에 포함시켜 인접하는 알갱이들 사이에 기공을 갖는다. 상기 코팅 막은 에폭시 수지를 포함한다. 여기서, 상기 캡핑 막(74)은, 도 1 또는 도 3 또는 도 12에서, 미세전자기계 시스템(20) 주변 또는 측부에서 굴곡 형상(63, 69)으로 주름지며 미세전자기계 시스템(20) 바로 위에서 편평하고, 산소(O) 기체의 유입과 탄소(C) 기체의 유출을 가능하게 하는 복수의 기공(氣孔)을 갖는다. 계속해서, 상기 캡핑 막(74)을 통해 굴곡 형상(35, 55)의 포토레지스트 패턴(40, 60)이 도 13과 같이 제거될 수 있다.The capping film is among aluminum oxide (Al 2 O 3 ), indium tin oxide (ITO), titanium oxide (TiO 2 ), zirconium oxide (ZrO 2 ), tin oxide (SnO 2 ) and indium oxide (In 2 O 3 ) A plurality of granules consisting of at least one is included in the coating film from which moisture has been removed to have pores between adjacent granules. The coating film includes an epoxy resin. Here, the capping film 74 is corrugated in curved shapes 63 and 69 around or at the side of the microelectromechanical system 20 in Fig. 1 or 3 or 12 and is directly above the microelectromechanical system 20 It is flat and has a plurality of pores that allow inflow of oxygen (O) gas and outflow of carbon (C) gas. Subsequently, the photoresist patterns 40 and 60 having the curved shapes 35 and 55 may be removed as shown in FIG. 13 through the capping layer 74.

상기 캡핑 막(74)을 통해 굴곡 형상(35, 55)의 포토레지스트 패턴(40, 60)을 제거시키는 것은, 반도체 에싱 챔버의 내부에 캡핑 막(74)을 포함하는 반도체 기판(10)을 삽입시키고, 반도체 에싱 챔버를 사용하여 캡핑 막(74)에서 복수의 기공에 산소 기체를 뜨겁게 데워 제1 흐름선(D1)을 따라 유입시키고, 캡핑 막(74) 아래에서 산소 기체를 사용하여 굴곡 형상(35, 55)의 포토레지스트 패턴(40, 60)을 태우고, 캡핑 막(74) 아래에서 굴곡 형상(35, 55)의 포토레지스트 패턴(40, 60)을 태우는 동안, 캡핑 막(74) 아래로부터 시작하여 캡핑 막(74)을 지나도록 탄소 기체를 제2 흐름선(D2)을 따라 유출시키고, 반도체 에싱 챔버에서, 캡핑 막(74)으로부터 포토레지스트 패턴(40, 60)을 제거시킨 반도체 기판(10)을 분리시키는 것을 포함한다.Removing the photoresist patterns 40 and 60 of the curved shape 35 and 55 through the capping layer 74 is to insert the semiconductor substrate 10 including the capping layer 74 into the semiconductor ashing chamber. And, using a semiconductor ashing chamber, oxygen gas is hotly heated in a plurality of pores in the capping film 74 to flow in along the first flow line D1, and under the capping film 74, oxygen gas is used to form a curved shape ( Burning the photoresist patterns 40 and 60 of the 35, 55), while burning the photoresist patterns 40 and 60 of the curved shape 35 and 55 under the capping film 74, from under the capping film 74 A semiconductor substrate in which the carbon gas is discharged along the second stream line D2 so that it starts and passes through the capping film 74, and the photoresist patterns 40 and 60 are removed from the capping film 74 in the semiconductor ashing chamber. 10).

이어서, 상기 캡핑 막(74) 상에 보호 막(110)이 도 2 또는 도 3과 같이 형성될 수 있다. 상기 반도체 기판(10) 상에서 미세전자기계 시스템(20)을 캡핑 막(74)으로 차폐시키는 때, 상기 캡핑 막(74) 상에 보호 막(110)을 형성하는 것은, 반도체 스핀 코팅 기술을 사용하여 캡핑 막(74)을 덮는 감광성 폴리이미드막을 평탄하게 형성시키는 것을 포함한다. 이후로, 상기 박막 패키지(144)의 형성방법은 도 1 내지 도 3을 참조하여 비아 플러그(120)와 솔더 범프(130)를 형성할 수 있다.Subsequently, a protective layer 110 may be formed on the capping layer 74 as shown in FIG. 2 or 3. When shielding the microelectromechanical system 20 on the semiconductor substrate 10 with the capping film 74, forming the protective film 110 on the capping film 74 is performed using a semiconductor spin coating technique. It includes forming a photosensitive polyimide film covering the capping film 74 flat. Thereafter, in a method of forming the thin film package 144, the via plug 120 and the solder bump 130 may be formed with reference to FIGS. 1 to 3.

도 14 내지 16은, 도 4의 박막 패키지의 형성방법을 설명해주는 단면도이다.14 to 16 are cross-sectional views illustrating a method of forming the thin film package of FIG. 4.

도 14 내지 16을 참조하면, 상기 박막 패키지(148)의 형성방법은, 도 8 내지 도 13의 박막 패키지(144)의 형성방법과 유사하나, 캡핑막(78)의 증착부터 박막 패키지(144)의 형성방법과 다르게 수행될 수 있다. 즉, 상기 박막 패키지(148)의 형성방법에서, 상기 캡핑 막(78)을 형성하는 것은, 반도체 증착 기술(evaporation)을 사용하여, 도 11에 개시된 바와 같이, 반도체 기판(10)과 함께 굴곡 형상(35, 65)의 포토레지스트 패턴(40, 60) 상에, 실리콘나이트라이드 막 또는 실리콘 옥사이드 막을 상온에서 컨포멀하게 증착하고, 실리콘나이트라이드 막 또는 실리콘옥사이드 막 상에 위치되어 미세전자기계 시스템(20)의 모서리 주변마다 실리콘나이트라이드 막 또는 실리콘옥사이드 막을 부분적으로 노출시키도록 랜딩 홀(H)을 한정하는 포토레지스트 막(80)을 형성하고, 포토레지스트 막(80)을 식각 마스크로 사용하여 랜딩 홀(H)을 통해 실리콘나이트라이드 막 또는 실리콘옥사이드 막을 식각해서 미세전자기계 시스템(20)의 모서리 주변마다 절개 홀(76)을 도 14 또는 도 15와 같이 형성하는 것을 포함한다.14 to 16, the method of forming the thin film package 148 is similar to the method of forming the thin film package 144 of FIGS. 8 to 13, but from the deposition of the capping layer 78 to the thin film package 144. It can be performed differently from the method of forming. That is, in the method of forming the thin film package 148, the capping layer 78 is formed by using a semiconductor evaporation technique, as disclosed in FIG. 11, in a curved shape together with the semiconductor substrate 10. On the photoresist patterns 40 and 60 of (35, 65), a silicon nitride film or a silicon oxide film is conformally deposited at room temperature, and is positioned on a silicon nitride film or a silicon oxide film to form a microelectromechanical system ( 20) A photoresist film 80 defining a landing hole H is formed to partially expose the silicon nitride film or silicon oxide film at each edge, and landing using the photoresist film 80 as an etching mask. A silicon nitride film or a silicon oxide film is etched through the hole H to form a cut-out hole 76 at each edge of the microelectromechanical system 20 as shown in FIG. 14 or 15.

상기 굴곡 형상(35, 55)의 포토레지스트 패턴(40, 60)은 캡핑 막(78)의 절개 홀(76)을 통해 포토레지스트 막(80)의 분리 홀(H)에 노출된다. 다음으로, 상기 박막 패키지(148)의 형성방법에서, 상기 캡핑 막(78)을 통해 굴곡 형상(35, 65)의 포토레지스트 패턴(40, 60)을 제거시키는 것은, 도 15 및 도 16에 개시된 바와 같이, 반도체 에싱 챔버의 내부에 포토레지스트 막(80)을 포함하는 반도체 기판(10)을 삽입시키고, 반도체 에싱 챔버를 사용하여 포토레지스트 막(80)의 표면에 그리고 포토레지스트 막(80)의 분리 홀(H)에 산소 기체를 뜨겁게 데워 제3 흐름선(D3)을 따라 유입시키고, 산소 기체를 사용하여 캡핑 막(78) 상에서 포토레지스트 막(80) 그리고 캡핑 막(78) 아래에서 굴곡 형상(35, 55)의 포토레지스트 패턴(40, 60)을 태우고, 캡핑 막(78) 아래에서 굴곡 형상(35, 55)의 포토레지스트 패턴(40, 60)을 태우는 동안, 캡핑 막(78)의 절개 홀(76)을 통해 탄소 기체를 제4 흐름선(D4)을 따라 유출시키고, 반도체 에싱 챔버에서, 캡핑 막(78)으로부터 포토레지스트 막(80)과 포토레지스트 패턴(40, 60)을 제거시킨 반도체 기판(10)을 분리시키는 것을 포함한다.The photoresist patterns 40 and 60 having the bent shapes 35 and 55 are exposed to the separation hole H of the photoresist layer 80 through the cutout hole 76 of the capping layer 78. Next, in the method of forming the thin film package 148, removing the photoresist patterns 40 and 60 of the curved shape 35 and 65 through the capping layer 78 is disclosed in FIGS. 15 and 16. As described above, the semiconductor substrate 10 including the photoresist film 80 is inserted into the semiconductor ashing chamber, and the surface of the photoresist film 80 and the photoresist film 80 are formed using the semiconductor ashing chamber. Oxygen gas is hotly heated in the separation hole H to flow in along the third flow line D3, and the photoresist film 80 on the capping film 78 and under the capping film 78 are curved using oxygen gas. While burning the photoresist patterns 40 and 60 of (35, 55), and burning the photoresist patterns 40 and 60 of the curved shape 35 and 55 under the capping film 78, the capping film 78 The carbon gas flows out along the fourth flow line D4 through the cut hole 76, and in the semiconductor ashing chamber, the photoresist film 80 and the photoresist patterns 40 and 60 are removed from the capping film 78. And separating the resulting semiconductor substrate 10.

여기서, 상기 캡핑 막(78)은, 미세전자기계 시스템(20) 주변 또는 측부에서 굴곡 형상(도 6의 63A, 69A)으로 주름지며 미세전자기계 시스템(20) 바로 위에서 편평하고, 미세전자기계 시스템(20)의 모서리에 대응하여 절개 홀(76)을 통해 절개(切開)된다.Here, the capping film 78 is corrugated in a curved shape (63A, 69A in Fig. 6) around or at the side of the microelectromechanical system 20 and is flat directly above the microelectromechanical system 20, and the microelectromechanical system It is cut through the cut-out hole 76 corresponding to the corner of (20).

다음으로, 상기 반도체 기판(10) 상에서 캡핑 막(78)을 통해 미세전자기계 시스템(20)을 외부에 노출시키는 때, 상기 박막 패키지(148)의 형성방법은, 캡핑 막(78) 상에 보호 막(110)을 형성하기 전, 반도체 증착 기술을 사용하여 캡핑 막(78) 상에 커버 막(100)을 형성하는 것을 더 포함할 수 있다. 상기 커버 막(100)은 실리콘 옥사이드를 포함한다. 상기 커버 막(100) 상에 보호 막을 형성하는 것은, 반도체 스핀 코팅 기술을 사용하여 상기 커버 막(100)을 덮는 감광성 폴리이미드막을 평탄하게 형성시키는 것을 포함한다. 이후로, 상기 박막 패키지(148)의 형성방법은 도 4 내지 도 6을 참조하여 비아 플러그(120)와 솔더 범프(130)를 형성할 수 있다.Next, when exposing the microelectromechanical system 20 to the outside through the capping film 78 on the semiconductor substrate 10, the method of forming the thin film package 148 is protected on the capping film 78 Before forming the film 110, it may further include forming the cover film 100 on the capping film 78 using a semiconductor deposition technique. The cover layer 100 includes silicon oxide. Forming the protective film on the cover film 100 includes flatly forming a photosensitive polyimide film covering the cover film 100 using a semiconductor spin coating technique. Thereafter, in the method of forming the thin film package 148, the via plug 120 and the solder bump 130 may be formed with reference to FIGS. 4 to 6.

한편, 이와는 다르게, 도면에 도시되지 않지만, 상기 캡핑막은 미세전자기계 시스템(20)의 모서리들 사이에서 미세전자기계 시스템(20) 주변에 절개 홀(도면에 미 도시)을 통해 절개될 수도 있다.On the other hand, unlike this, although not shown in the drawings, the capping film may be cut through a cutout hole (not shown in the drawing) around the microelectromechanical system 20 between edges of the microelectromechanical system 20.

10; 반도체 기판, 20; 미세전자기계 시스템
74; 캡핑 막, 94; 중공
110; 보호 막, 120; 비아 플러그
130; 솔더 범프, 144; 박막 패키지10; Semiconductor substrate 20; Microelectromechanical system
74; Capping membrane 94; Hollow
110; Protective membrane, 120; Via plug
130; Solder bump, 144; Thin film package

Claims (25)

미세전자기계 시스템(microelectromechanical systems; MEMS)을 포함하는 반도체 기판;
상기 반도체 기판 상에 위치되어 굴곡 형상을 가지면서 상기 미세전자기계 시스템을 둘러싸고 상기 미세전자기계 시스템 주변에 중공(中空)을 한정하는 캡핑 막; 및
상기 캡핑 막 상에서 상기 캡핑 막을 덮는 보호 막을 포함하고,
상기 캡핑 막은 산소(O) 기체의 유입과 탄소(C) 기체의 유출을 가능하게 하는 복수의 기공(氣孔)을 갖거나 상기 미세전자기계 시스템의 모서리 주변마다 절개(切開)되는 박막 패키지(thin film package).
Semiconductor substrates including microelectromechanical systems (MEMS);
A capping film positioned on the semiconductor substrate and having a curved shape, surrounding the microelectromechanical system and defining a hollow around the microelectromechanical system; And
And a protective film covering the capping film on the capping film,
The capping film is a thin film package that has a plurality of pores that allow the inflow of oxygen (O) gas and the outflow of carbon (C) gas, or are cut around the edges of the microelectromechanical system. package).
 제1 항에 있어서,
상기 반도체 기판은 실리콘(silicon) 또는 실리콘 카바이드(SiC) 또는 리튬탄탈륨옥사이드(LiTaO3) 또는 리튬니오브옥사이드(LiNbO3)를 포함하는 박막 패키지.
The method of claim 1,
The semiconductor substrate is a thin film package including silicon or silicon carbide (SiC) or lithium tantalum oxide (LiTaO 3 ) or lithium niobium oxide (LiNbO 3 ).
 제1 항에 있어서,
상기 반도체 기판은 내부에(in bulk) 또는 표면 상에(on surface) 상기 미세전자기계 시스템을 포함하는 박막 패키지.
The method of claim 1,
The semiconductor substrate is a thin film package comprising the microelectromechanical system in bulk or on surface.
 제1 항에 있어서,
상기 미세전자기계 시스템은 외부와 상호 작용을 하는 마이크로 센서를 포함하는 박막 패키지.
The method of claim 1,
The microelectromechanical system is a thin film package comprising a microsensor interacting with the outside.
 제1 항에 있어서,
상기 미세전자기계 시스템은 상기 반도체 기판의 내부에 또는 표면 상에 적어도 하나로 배치되는 박막 패키지.
The method of claim 1,
The microelectromechanical system is at least one thin film package disposed inside or on a surface of the semiconductor substrate.
 제1 항에 있어서,
상기 캡핑 막은,
알루미늄 산화물(Al2O3), 인듐주석 산화물(ITO), 타이타늄 산화물(TiO2), 지르코늄 산화물(ZrO2), 주석 산화물(SnO2) 및 인듐 산화물(In2O3) 중 적어도 하나로 이루어진 복수의 알갱이(granule)를 수분이 제거된 코팅막에 포함시켜 인접하는 알갱이들 사이에 기공을 가지거나,
실리콘나이트라이드 또는 실리콘 옥사이드를 포함하고,
수분이 제거되기 전 코팅막은 에폭시 수지를 포함하는 박막 패키지.
The method of claim 1,
The capping film,
A plurality of aluminum oxide (Al 2 O 3 ), indium tin oxide (ITO), titanium oxide (TiO 2 ), zirconium oxide (ZrO 2 ), tin oxide (SnO 2 ) and indium oxide (In 2 O 3 ) Granules of water are included in the moisture-removed coating film to have pores between adjacent grains,
Containing silicon nitride or silicon oxide,
Before moisture is removed, the coating film is a thin film package containing an epoxy resin.
 제1 항에 있어서,
상기 캡핑 막은,
상기 미세전자기계 시스템 주변에서 볼 때,
상기 반도체 기판의 표면으로부터 상부측을 향하여 서로에 대해 단차를 이루는 적어도 두 번의 연속적인 상기 굴곡 형상을 가지고,
상기 미세전자기계 시스템 바로 위에서 볼 때,
상기 미세전자기계 시스템 상에서 상기 굴곡 형상 대비 상대적으로 편평하게 펼쳐지는 박막 패키지.
The method of claim 1,
The capping film,
When viewed around the microelectromechanical system,
It has at least two consecutive curved shapes forming a step with respect to each other from the surface of the semiconductor substrate toward the upper side,
When viewed directly above the microelectromechanical system,
A thin film package spreading relatively flat compared to the curved shape on the microelectromechanical system.
 제1 항에 있어서,
상기 캡핑 막은,
상기 미세전자기계 시스템 주변에서 볼 때,
상기 미세전자기계 시스템의 모서리들 사이의 영역에 대응해서 상기 반도체 기판의 표면으로부터 상부측을 향하여 서로에 대해 단차를 이루는 적어도 두 번의 연속적인 상기 굴곡 형상을 가지며,
상기 미세전자기계 시스템의 상기 모서리들에 대응해서 상기 굴곡 형상 중 하부 굴곡 형상에 절개 홀을 가지고,
상기 미세전자기계 시스템의 중앙 영역에서 볼 때,
상기 미세전자기계 시스템 상에서 상기 굴곡 형상 대비 상대적으로 편평하게 펼쳐지는 박막 패키지.
The method of claim 1,
The capping film,
When viewed around the microelectromechanical system,
Has at least two consecutive curved shapes that form a step with respect to each other from the surface of the semiconductor substrate toward the upper side corresponding to the region between the edges of the microelectromechanical system,
In correspondence with the corners of the microelectromechanical system, a cutout hole is provided in a lower curved shape among the curved shapes,
When viewed from the central area of the microelectromechanical system,
A thin film package spreading relatively flat compared to the curved shape on the microelectromechanical system.
 제1 항에 있어서,
상기 캡핑 막의 상기 굴곡 형상은,
상기 미세전자기계 시스템의 모서리들 사이의 영역을 지나는 상기 미세전자기계 시스템과 상기 캡핑 막의 절단면을 볼 때,
상기 캡핑 막의 하부 측으로부터 상부 측을 향해 적어도 두 번의 계단 형상으로 솟아오르고,
상기 미세전자기계 시스템 주변에 위치되는 상기 중공의 체적을 점진적으로 작게 한정하는 박막 패키지.
The method of claim 1,
The curved shape of the capping film,
When looking at a cut surface of the microelectromechanical system and the capping film passing through the area between the edges of the microelectromechanical system,
It rises from the lower side of the capping film toward the upper side in at least two steps,
A thin film package for gradually reducing the volume of the hollow located around the microelectromechanical system.
 제1 항에 있어서,
상기 캡핑 막의 상기 굴곡 형상은,
상기 미세전자기계 시스템의 모서리들 사이의 영역을 지나는 상기 미세전자기계 시스템과 상기 캡핑 막의 절단면을 볼 때,
상기 캡핑 막의 하부 측으로부터 상부 측을 향해 적어도 두 번의 다단(多段) 형상으로 경사지게 솟아오르고,
상기 미세전자기계 시스템 주변에 위치되는 상기 중공의 중앙 영역을 향해 점진적으로 가까이 위치되는 박막 패키지.
The method of claim 1,
The curved shape of the capping film,
When looking at a cut surface of the microelectromechanical system and the capping film passing through the area between the edges of the microelectromechanical system,
It rises obliquely in at least two multistage shapes from the lower side of the capping film toward the upper side,
A thin film package positioned gradually closer toward the central region of the hollow positioned around the microelectromechanical system.
 제1 항에 있어서,
상기 캡핑 막의 상기 굴곡 형상은,
상기 미세전자기계 시스템의 모서리들 사이의 영역을 지나는 상기 미세전자기계 시스템과 상기 캡핑 막의 절단면을 볼 때,
상기 캡핑 막의 하부 측으로부터 상부 측을 향해 적어도 두 번으로 단차(step difference)지게 솟아오르고,
하부 굴곡 형상의 곡률과 상부 굴곡 형상의 곡률을 다르게 가지는 박막 패키지.
The method of claim 1,
The curved shape of the capping film,
When looking at a cut surface of the microelectromechanical system and the capping film passing through the area between the edges of the microelectromechanical system,
It rises at least twice a step difference from the lower side of the capping film toward the upper side,
A thin film package having different curvatures of the lower curved shape and the upper curved shape.
 제1 항에 있어서,
상기 캡핑 막의 상기 굴곡 형상은,
상기 미세전자기계 시스템의 모서리들 사이의 영역을 지나는 상기 미세전자기계 시스템과 상기 캡핑 막의 절단면을 볼 때,
상기 캡핑 막의 하부 측으로부터 상부 측을 향해 케스케이드(cascade) 형상으로 적어도 두번 솟아오르고,
상기 캡핑 막에 외부 힘의 적용시, 하부 굴곡 형상과 상부 굴곡 형상 사이에 상기 하부 굴곡 형상과 상기 상부 굴곡 형상을 겹쳐주는 접이부(folding portion)를 가지는 박막 패키지.
The method of claim 1,
The curved shape of the capping film,
When looking at a cut surface of the microelectromechanical system and the capping film passing through the area between the edges of the microelectromechanical system,
It rises at least twice in a cascade shape from the lower side of the capping film toward the upper side,
When an external force is applied to the capping film, a thin film package having a folding portion overlapping the lower curved shape and the upper curved shape between the lower curved shape and the upper curved shape.
 제1 항에 있어서,
상기 캡핑 막의 상기 굴곡 형상은,
상기 미세전자기계 시스템의 상기 모서리들 사이의 영역을 지나는 상기 미세전자기계 시스템과 상기 캡핑 막의 절단면을 볼 때,
상기 캡핑 막의 하부 측으로부터 상부 측을 향해 적어도 두 번으로 굴곡지게 솟아오르고,
상기 미세전자기계 시스템의 상기 양 측부에서 상기 미세전자기계 시스템의 양 단부로부터 수평적으로 그리고 수직적으로 이격하는 박막 패키지.
The method of claim 1,
The curved shape of the capping film,
When looking at a cut surface of the microelectromechanical system and the capping film passing through the region between the edges of the microelectromechanical system,
It rises to be bent at least twice from the lower side of the capping film toward the upper side,
A thin film package spaced horizontally and vertically from both ends of the microelectromechanical system on both sides of the microelectromechanical system.
 제1 항에 있어서,
상기 보호 막과 상기 캡핑 막을 순차적으로 지나서 상기 반도체 기판과 접촉하는 비아 플러그; 및
상기 보호 막 상에서 상기 비아 플러그와 접촉하는 솔더 범프를 더 포함하되,
상기 캡핑 막은 수분이 제거된 코팅 막에 금속 산화물로 이루어진 복수의 알갱이를 포함시켜 알갱이들 사이에 기공을 가지고,
상기 보호 막은 감광성 폴리이미드를 포함하고,
상기 비아 플러그와 상기 솔더 범프는 전도성 도체이며 상기 캡핑 막의 상기 중공으로부터 이격해서 위치되고,
상기 솔더 범프는 상기 비아 플러그와 상기 반도체 기판을 통해 상기 미세전자기계 시스템과 전기적으로 접속하는 박막 패키지.
The method of claim 1,
A via plug sequentially passing through the protective layer and the capping layer to contact the semiconductor substrate; And
Further comprising a solder bump contacting the via plug on the protective layer,
The capping film has pores between the grains by including a plurality of grains made of metal oxide in the coating film from which moisture has been removed,
The protective film comprises a photosensitive polyimide,
The via plug and the solder bump are conductive conductors and are positioned apart from the hollow of the capping film,
The solder bump is a thin film package electrically connected to the microelectromechanical system through the via plug and the semiconductor substrate.
 제1 항에 있어서,
상기 캡핑 막과 상기 보호 막 사이에 위치되는 커버 막;
상기 보호 막과 상기 커버 막과 상기 캡핑 막을 순차적으로 지나서 상기 반도체 기판과 접촉하는 비아 플러그; 및
상기 보호 막 상에서 상기 비아 플러그와 접촉하는 솔더 범프를 더 포함하되,
상기 캡핑 막은 실리콘 나이트라이드 또는 실리콘옥사이드를 포함하고,
상기 커버 막은 실리콘 옥사이드를 포함하고,
상기 보호 막은 감광성 폴리이미드를 포함하고,
상기 비아 플러그와 상기 솔더 범프는 전도성 도체이며 상기 캡핑 막의 상기 중공으로부터 이격해서 위치되고,
상기 솔더 범프는 상기 비아 플러그와 상기 반도체 기판을 통해 상기 미세전자기계 시스템과 전기적으로 접속하는 박막 패키지.
The method of claim 1,
A cover layer positioned between the capping layer and the protective layer;
A via plug sequentially passing through the protective layer, the cover layer, and the capping layer to contact the semiconductor substrate; And
Further comprising a solder bump contacting the via plug on the protective layer,
The capping layer includes silicon nitride or silicon oxide,
The cover film contains silicon oxide,
The protective film comprises a photosensitive polyimide,
The via plug and the solder bump are conductive conductors and are spaced apart from the hollow of the capping film,
The solder bump is a thin film package electrically connected to the microelectromechanical system through the via plug and the semiconductor substrate.
 미세전자기계 시스템(MEMS)을 구비하는 반도체 기판을 준비하고,
상기 미세전자기계 시스템을 덮으며 상기 미세전자기계 시스템 주변에서 각진 계단을 이루는 포토레지스트 패턴을 형성하고,
상기 포토레지스트 패턴에서 상기 각진 계단을 굴곡 형상으로 만들고,
상기 반도체 기판과 함께 상기 굴곡 형상의 포토레지스트 패턴을 덮는 캡핑 막을 형성하고,
상기 캡핑 막을 통해 상기 굴곡 형상의 포토레지스트 패턴을 제거시키고,
상기 캡핑 막 상에 보호 막을 형성하는 것을 포함하고,
상기 캡핑 막은,
상기 미세전자기계 시스템 주변에서 주름지며 상기 미세전자기계 시스템 바로 위에서 편평하고,
산소(O) 기체의 유입과 탄소(C) 기체의 유출을 가능하게 하는 복수의 기공(氣孔)을 갖거나 상기 미세전자기계 시스템의 모서리에 대응하여 절개(切開)되는 박막 패키지의 형성 방법.
Prepare a semiconductor substrate with a microelectromechanical system (MEMS),
Covering the microelectromechanical system and forming a photoresist pattern forming an angled step around the microelectromechanical system,
In the photoresist pattern, the angled staircase is made into a curved shape,
Forming a capping film covering the curved photoresist pattern together with the semiconductor substrate,
To remove the curved photoresist pattern through the capping film,
Including forming a protective film on the capping film,
The capping film,
Wrinkled around the microelectromechanical system and flat directly above the microelectromechanical system,
A method of forming a thin film package having a plurality of pores that allow the inflow of oxygen (O) gas and the outflow of carbon (C) gas, or which are cut to correspond to the edges of the microelectromechanical system.
 제16 항에 있어서,
상기 반도체 기판을 준비하는 것은,
상기 반도체 기판의 내부에 또는 표면 상에 상기 미세전자기계 시스템을 형성하는 것을 포함하고,
상기 반도체 기판은 실리콘(silicon) 또는 실리콘 카바이드(SiC) 또는 리튬탄탈륨옥사이드(LiTaO3) 또는 리튬니오브옥사이드(LiNbO3)를 포함하고,
상기 미세전자기계 시스템은 외부와 상호 작용을 하는 마이크로 센서를 포함하는 박막 패키지의 형성 방법.
The method of claim 16,
Preparing the semiconductor substrate,
Forming the microelectromechanical system in or on the surface of the semiconductor substrate,
The semiconductor substrate includes silicon or silicon carbide (SiC) or lithium tantalum oxide (LiTaO 3 ) or lithium niobium oxide (LiNbO 3 ),
The microelectromechanical system is a method of forming a thin film package including a micro sensor that interacts with the outside.
 제16 항에 있어서,
상기 포토레지스트 패턴을 형성하는 것은,
상기 미세전자기계 시스템을 덮으면서 상기 미세전자기계 시스템 주변에서 상기 반도체 기판을 노출시키는 제1 포토레지스트 패턴을 형성하고,
상기 제1 포토레지스트 패턴 상에 위치되어 상기 제1 포토레지스트 패턴과 상기 반도체 기판을 노출시키는 제2 포토레지스트 패턴을 형성하는 것을 포함하고,
상기 제1 포토레지스트 패턴과 상기 제2 포토레지스트 패턴은 상기 미세전자기계 시스템 주변에서 상기 각진 계단을 형성하는 박막 패키지의 형성 방법.
The method of claim 16,
Forming the photoresist pattern,
Forming a first photoresist pattern exposing the semiconductor substrate around the microelectromechanical system while covering the microelectromechanical system,
And forming a second photoresist pattern positioned on the first photoresist pattern to expose the first photoresist pattern and the semiconductor substrate,
The method of forming a thin film package in which the first photoresist pattern and the second photoresist pattern form the angled staircase around the microelectromechanical system.
 제16 항에 있어서,
상기 포토레지스트 패턴에서 상기 각진 계단을 상기 굴곡 형상으로 만드는 것은,
반도체 히팅 장치에 상기 포토레지스트 패턴을 포함하는 반도체 기판을 삽입시키고,
상기 반도체 히팅 장치를 사용하여 상기 반도체 기판 상에 직접적으로 열을 가해서 상기 반도체 기판을 통해 상기 각진 계단의 포토레지스트 패턴에 상기 열을 전달하고,
상기 열을 사용하여 상기 각진 계단의 포토레지스트 패턴에서 내부적으로 체적 흐름을 유도시키며 외부적으로 상기 각진 계단의 포토레지스트 패턴의 두께를 줄이면서 상기 반도체 기판 상에 점유 면적을 증가시키는 것을 포함하고,
상기 각진 계단의 포토레지스트 패턴은 상기 체적 흐름을 통해 계단 턱을 볼록하게 하여 굴곡 형상의 포토레지스트 패턴으로 변형되는 박막 패키지의 형성 방법.
The method of claim 16,
In the photoresist pattern, making the angled staircase the curved shape,
Inserting a semiconductor substrate including the photoresist pattern in a semiconductor heating device,
Using the semiconductor heating device, heat is directly applied to the semiconductor substrate to transfer the heat to the photoresist pattern of the angled step through the semiconductor substrate,
Using the heat to internally induce a volume flow in the photoresist pattern of the angled steps, and externally increasing the area occupied on the semiconductor substrate while reducing the thickness of the photoresist pattern of the angled steps,
The method of forming a thin film package in which the photoresist pattern of the angled staircase is transformed into a curved photoresist pattern by convexing the stepped step through the volume flow.
 제16 항에 있어서,
상기 캡핑 막을 형성하는 것은,
반도체 스핀코팅 기술을 사용하여 상기 반도체 기판과 함께 상기 굴곡 형상의 포토레지스트 패턴 상에 코팅 막을 상온에서 컨포멀하게 형성하고,
상기 반도체 기판 상에 열을 가해서 상기 코팅 막으로부터 수분을 제거시키는 것을 포함하고,
상기 캡핑 막은,
알루미늄 산화물(Al2O3), 인듐주석 산화물(ITO), 타이타늄 산화물(TiO2), 지르코늄 산화물(ZrO2), 주석 산화물(SnO2) 및 인듐 산화물(In2O3) 중 적어도 하나로 이루어진 복수의 알갱이(granule)를 상기 수분이 제거된 코팅 막에 포함시켜 인접하는 알갱이들 사이에 기공을 가지고,
상기 코팅 막은 에폭시 수지를 포함하는 박막 패키지의 형성 방법.
The method of claim 16,
Forming the capping film,
A coating film is conformally formed at room temperature on the curved photoresist pattern with the semiconductor substrate using semiconductor spin coating technology,
Applying heat on the semiconductor substrate to remove moisture from the coating film,
The capping film,
A plurality of aluminum oxide (Al 2 O 3 ), indium tin oxide (ITO), titanium oxide (TiO 2 ), zirconium oxide (ZrO 2 ), tin oxide (SnO 2 ) and indium oxide (In 2 O 3 ) Including granules of the moisture-removed coating film to have pores between adjacent particles,
The coating film is a method of forming a thin film package containing an epoxy resin.
 제16 항에 있어서,
상기 캡핑 막을 형성하는 것은,
반도체 증착기술(evaporation)을 사용하여 상기 반도체 기판과 함께 상기 굴곡 형상의 포토레지스트 패턴 상에 실리콘나이트라이드 막 또는 실리콘옥사이드 막을 상온에서 컨포멀하게 증착하고,
상기 실리콘나이트라이드 막 또는 실리콘옥사이드 막 상에 위치되어 상기 미세전자기계 시스템의 모서리 주변마다 상기 실리콘나이트라이드 막 또는 실리콘옥사이드 막을 부분적으로 노출시키도록 랜딩 홀을 한정하는 포토레지스트 막을 형성하고,
상기 포토레지스트 막을 식각 마스크로 사용하여 상기 랜딩 홀을 통해 상기 실리콘나이트라이드 막 또는 실리콘옥사이드 막을 식각해서 상기 미세전자기계 시스템의 상기 모서리 주변마다 절개 홀을 형성하는 것을 포함하고,
상기 굴곡 형상의 포토레지스트 패턴은 상기 캡핑 막의 상기 절개 홀을 통해 상기 포토레지스트 막의 분리 홀에 노출되는 박막 패키지의 형성 방법.
The method of claim 16,
Forming the capping film,
Conformally depositing a silicon nitride film or a silicon oxide film at room temperature on the curved photoresist pattern together with the semiconductor substrate using semiconductor evaporation,
A photoresist film is formed on the silicon nitride film or silicon oxide film to define a landing hole so as to partially expose the silicon nitride film or silicon oxide film at each edge of the microelectromechanical system,
Etching the silicon nitride film or the silicon oxide film through the landing hole using the photoresist film as an etching mask to form a cutout hole around the edge of the microelectromechanical system,
The method of forming a thin film package in which the curved photoresist pattern is exposed to the separation hole of the photoresist layer through the cutout hole of the capping layer.
 제20 항에 있어서,
상기 캡핑 막을 통해 상기 굴곡 형상의 포토레지스트 패턴을 제거시키는 것은,
반도체 에싱 챔버의 내부에 상기 캡핑 막을 포함하는 반도체 기판을 삽입시키고,
상기 반도체 에싱 챔버를 사용하여 상기 캡핑 막에서 복수의 기공에 상기 산소 기체를 뜨겁게 데워 유입시키고,
상기 캡핑 막 아래에서 상기 산소 기체를 사용하여 상기 굴곡 형상의 포토레지스트 패턴을 태우고,
상기 캡핑 막 아래에서 상기 굴곡 형상의 포토레지스트 패턴을 태우는 동안, 상기 캡핑 막 아래로부터 시작하여 상기 캡핑 막을 지나도록 상기 탄소 기체를 유출시키고,
상기 반도체 에싱 챔버에서, 상기 캡핑 막으로부터 상기 포토레지스트 패턴을 제거시킨 반도체 기판을 분리시키는 것을 포함하는 박막 패키지의 형성 방법.
The method of claim 20,
Removing the curved photoresist pattern through the capping film,
Inserting a semiconductor substrate including the capping film into the semiconductor ashing chamber,
The oxygen gas is heated and introduced into a plurality of pores in the capping film using the semiconductor ashing chamber,
Burning the curved photoresist pattern using the oxygen gas under the capping film,
While burning the curved photoresist pattern under the capping film, the carbon gas is discharged to pass through the capping film starting from under the capping film,
In the semiconductor ashing chamber, a method of forming a thin film package comprising separating the semiconductor substrate from which the photoresist pattern has been removed from the capping layer.
 제21 항에 있어서,
상기 캡핑 막을 통해 상기 굴곡 형상의 포토레지스트 패턴을 제거시키는 것은,
반도체 에싱 챔버의 내부에 상기 포토레지스트 막을 포함하는 반도체 기판을 삽입시키고,
상기 반도체 에싱 챔버를 사용하여 상기 포토레지스트 막의 표면에 그리고 상기 포토레지스트 막의 상기 분리 홀에 상기 산소 기체를 뜨겁게 데워 유입시키고,
상기 산소 기체를 사용하여 상기 캡핑 막 상에서 상기 포토레지스트 막 그리고 상기 캡핑 막 아래에서 상기 굴곡 형상의 포토레지스트 패턴을 태우고,
상기 캡핑 막 아래에서 상기 굴곡 형상의 포토레지스트 패턴을 태우는 동안, 상기 캡핑 막의 상기 절개 홀을 통해 상기 탄소 기체를 유출시키고,
상기 반도체 에싱 챔버에서, 상기 캡핑 막으로부터 상기 포토레지스트 막과 상기 포토레지스트 패턴을 제거시킨 반도체 기판을 분리시키는 것을 포함하는 박막 패키지의 형성 방법.
The method of claim 21,
Removing the curved photoresist pattern through the capping film,
Inserting a semiconductor substrate including the photoresist film inside the semiconductor ashing chamber,
The oxygen gas is heated and introduced into the separation hole of the photoresist film and the surface of the photoresist film using the semiconductor ashing chamber,
Burning the photoresist film on the capping film and the curved photoresist pattern under the capping film using the oxygen gas,
While burning the curved photoresist pattern under the capping film, the carbon gas is discharged through the cut hole of the capping film,
In the semiconductor ashing chamber, a method of forming a thin film package comprising separating the photoresist layer from the capping layer and the semiconductor substrate from which the photoresist pattern has been removed.
 제16 항에 있어서,
상기 반도체 기판 상에서 상기 미세전자기계 시스템을 상기 캡핑 막으로 차폐시키는 때,
상기 캡핑 막 상에 보호 막을 형성하는 것은,
반도체 스핀 코팅 기술을 사용하여 상기 캡핑 막을 덮는 감광성 폴리이미드막을 평탄하게 형성시키는 것을 포함하는 박막 패키지의 형성 방법.
The method of claim 16,
When shielding the microelectromechanical system on the semiconductor substrate with the capping film,
Forming a protective film on the capping film,
A method of forming a thin film package, comprising flatly forming a photosensitive polyimide film covering the capping film by using a semiconductor spin coating technique.
 제16 항에 있어서,
상기 반도체 기판 상에서 상기 캡핑 막을 통해 상기 미세전자기계 시스템을 외부에 노출시키는 때,
상기 캡핑 막 상에 보호 막을 형성하기 전, 반도체 증착 기술을 사용하여 상기 캡핑 막 상에 커버 막을 형성하는 것을 더 포함하고,
상기 커버 막 상에 보호 막을 형성하는 것은,
반도체 스핀 코팅 기술을 사용하여 상기 커버 막을 덮는 감광성 폴리이미드막을 평탄하게 형성시키는 것을 포함하고,
상기 커버 막은 실리콘 옥사이드를 포함하는 박막 패키지의 형성 방법.



The method of claim 16,
When exposing the microelectromechanical system to the outside through the capping film on the semiconductor substrate,
Before forming the protective film on the capping film, further comprising forming a cover film on the capping film using a semiconductor deposition technique,
Forming a protective film on the cover film,
And forming a photosensitive polyimide film covering the cover film flat by using a semiconductor spin coating technique,
The cover film is a method of forming a thin film package containing silicon oxide.
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