KR102160072B1

KR102160072B1 - 웨이퍼 레벨의 발광 다이오드 어레이

Info

Publication number: KR102160072B1
Application number: KR1020140063157A
Authority: KR
Inventors: 채종현; 장종민
Original assignee: 서울바이오시스 주식회사
Priority date: 2014-05-26
Filing date: 2014-05-26
Publication date: 2020-10-15
Anticipated expiration: 2034-05-26
Also published as: TWM512803U; KR20150136201A; CN204668307U

Abstract

본 발명은 다수의 발광 다이오드들을 배선을 통해 연결하고, 이를 플립칩 타입으로 형성한 발광 다이오드 어레이에 관한 것이다. 본 발명에 따른 발광 다이오드 어레이는 기판; 상기 기판 상에 위치하며, 각각 제1 반도체층, 활성층, 제2 반도체층 및 상기 제1 반도체층의 일부가 노출되는 제1 개구부를 포함하는 발광 다이오드들; 상기 제2 반도체층 상에 배치되는 하부 전극들; 상기 제1 개구부를 통해 상기 제1 반도체층과 전기적으로 접속되는 상부 전극들; 및 상기 발광 다이오드들 및 상기 상부 전극들 사이에 배치되며, 상기 상부 전극들을 상기 발광 다이오드들의 측면으로부터 절연시키는 제1 층간 절연막을 포함하고, 상기 제1 개구부는 상기 제2 반도체층의 일측과 나란하게 배치되고, 상기 상부 전극들 중 적어도 하나는 상기 제1 층간 절연막을 통해 상기 하부 전극의 일부가 노출되는 제2 개구부들을 가진다.

Description

웨이퍼 레벨의 발광 다이오드 어레이{LIGHT EMITTING DIODE ARRAY ON WAFER LEVEL AND METHOD OF FORMING THE SAME}

본 발명은 발광 다이오드 어레이에 관한 것으로, 더욱 상세하게는 다수의 발광 다이오드들을 배선을 통해 연결하고, 이를 플립칩 타입으로 형성한 발광 다이오드 어레이에 관한 것이다.

발광 다이오드는 애노드 단자와 캐소드 단자를 통해 턴온 전압 이상의 전압이 인가되는 경우 발광 동작을 수행하는 소자이다. 일반적으로, 발광 다이오드의 발광 동작을 유도하는 턴온 전압은 사용되는 상용 전원에 비해 매우 낮은 값을 가진다. 따라서, 발광 다이오드는 110V 또는 220V의 상용 교류전원 하에서 직접 사용하기 곤란한 단점이 있다. 상용 교류전원을 이용하여 발광 다이오드를 동작시키기 위해서는 공급되는 교류전압을 강하하기 위한 전압변환기가 요구된다. 이에 따라, 발광 다이오드의 구동회로가 구비되어야 하며, 발광 다이오드를 포함하는 조명장치의 제조원가가 상승하는 일 요인이 된다. 또한, 별도의 구동회로를 구비하여야 하므로 조명장치의 부피가 증가하고 불필요한 열이 발생되며, 인가되는 전력에 대한 역률개선 등의 과제가 상존한다.

상용 교류전원을 별도의 전압변환수단을 배제한 상태로 사용하기 위해서는 복수개의 발광 다이오드 칩들을 서로 직렬로 연결하여 어레이를 구성하는 방법이 제안된다. 발광 다이오드들을 어레이로 구현하기 위해서는 발광 다이오드 칩을 개별 패키지로 형성하여야 한다. 따라서, 기판 분리 공정, 분리된 발광 다이오드 칩에 대한 패키징 공정 등이 요구되며, 각각의 패키지들을 어레이 기판 상에 배치하는 실장공정 및 패키지가 가지는 전극들 사이의 배선 공정이 별도로 요구된다. 따라서, 어레이를 구성하기 위한 공정시간이 증가하며, 제조단가가 상승하는 문제가 있다.

또한, 어레이를 구성하는 배선공정에서 와이어 본딩이 이용되며, 어레이 전면에 본딩 와이어를 보호하기 위한 별도의 몰딩층이 형성된다. 따라서, 몰딩층을 형성하기 위한 몰딩형성 공정이 추가로 요구되어 공정의 복잡도가 증가되는 문제가 있다. 특히, 수평(lateral) 구조의 칩 타입을 적용하는 경우, 발광성능의 저하 및 발열에 따른 발광 다이오드의 품질의 저하가 상존한다.

상술한 문제점을 해결하기 위해 복수개의 발광 다이오드 칩으로 구성된 어레이를 단일의 패키지로 제조하는 발광 다이오드 칩 어레이가 제안된다.

종래 기술에 따른 발광 다이오드 칩 어레이는, 단일 기판 상에 복수개의 수평형 발광 다이오드 칩들이 에어브리지 공정으로 형성된 금속 배선을 통해 전기적으로 연결된다. 상기 종래 기술에 따르면, 개별 칩 단위로 별도의 패키징 공정이 요구되지 않으며 웨이퍼 레벨에서 어레이를 형성하는 장점이 있다. 다만, 에어브리지 연결구조를 가지므로 내구성이 취약하며, 수평형 칩 타입으로 인해 발광성능 또는 발열성능의 저하가 문제된다.

이외에 다른 종래 기술에 따르면, 단일 기판 상에 복수의 플립칩 타입의 발광 다이오드들이 구비되고, 각각의 발광 다이오드의 n전극과 p전극은 외부로 분리된 채로 노출된다. 따라서, 단일전원을 사용하기 위해서는 다수개의 전극을 상호간에 연결하는 배선공정이 추가되어야 한다. 이를 위해서 상기 다른 종래 기술은 서브 마운트 기판을 이용하고 있다. 즉, 전극들 사이의 배선을 위한 별도의 서브 마운트 기판에 플립칩 타입의 발광 다이오드들을 실장하여야 한다. 서브 마운트 기판의 배면에는 기판과의 전기적 연결을 위한 적어도 2개의 전극들이 형성되어야 한다. 상기 다른 종래 기술은 플립칩 타입을 사용하므로 발광성능 및 발열성능이 개선되는 장점을 가진다. 반면, 서브 마운트 기판의 사용으로 인해 제조비용이 증가하고, 최종 제품의 두께가 증가하는 문제가 있다. 이외에 서브 마운트 기판에 대한 추가적인 배선공정과 서브 마운트 기판을 새로운 기판에 장착하여야 하는 추가적인 공정이 요구되는 단점이 있다.

또한, 또 다른 종래 기술에 따르면, 플립칩 타입의 발광 다이오드를 상호간에 직렬로 연결하는 구성이 나타난다. 상기 또 다른 종래 기술에 따르면, 칩 단위의 패키징 공정이 요구되지 않으며, 플립칩 타입의 사용으로 인해 발광 특성 및 발열성능이 개선되는 효과가 나타난다. 다만, n형 반도체층과 p형 반도체층 사이의 배선 이외에 별도의 반사층이 사용되며, n형 전극 상에 인터커넥션 배선이 사용되고 있다. 따라서, 다수의 패턴화된 금속층이 형성되어야 하며, 이를 위해 다양한 종류의 마스크가 사용되어야 하는 문제가 있다. 또한, n전극 및 인터커넥션 전극간의 열팽창계수 등의 차이로 인해 박리 또는 균열이 발생되어 전기적 접촉이 개방되는 문제가 발생된다.

본 발명이 해결하고자 하는 과제는 개선된 구조를 갖는 플립칩 타입의 발광 다이오드 어레이를 제공하는 것이다.

본 발명이 해결하고자 하는 또 다른 과제는, 서브 마운트 없이 사용될 수 있는 발광 다이오드 어레이를 제공하는 것이다.

본 발명이 해결하고자 하는 또 다른 과제는, 다수개의 발광 다이오드들을 연결하는 배선 이외에 별도의 반사 금속층 없이도 광 손실을 방지할 수 있는 플립칩 타입의 발광 다이오드 어레이를 제공하는 것이다.

본 발명이 해결하고자 하는 또 다른 과제는, 광 손실을 줄여 광 추출 효율을 개선할 수 있는 플립칩 타입의 발광 다이오드 어레이를 제공하는 것이다.

본 발명이 해결하고자 하는 또 다른 과제는, 효과적인 전류의 확산이 가능한 플립칩 타입의 발광 다이오드 어레이를 제공하는 것이다.

본 발명의 다른 특징 및 장점은 이하의 설명을 통해 명확해질 것이며 또한 이하의 설명을 통해 알게 될 것이다.

본 발명의 일 실시예에 따른 발광 다이오드 어레이는 기판; 상기 기판 상에 위치하며, 각각 제1 반도체층, 활성층, 제2 반도체층 및 상기 제1 반도체층의 일부가 노출되는 제1 개구부를 포함하는 발광 다이오드들; 상기 제2 반도체층 상에 배치되는 하부 전극들; 상기 제1 개구부를 통해 상기 제1 반도체층과 전기적으로 접속되는 상부 전극들; 및 상기 발광 다이오드들 및 상기 상부 전극들 사이에 배치되며, 상기 상부 전극들을 상기 발광 다이오드들의 측면으로부터 절연시키는 제1 층간 절연막을 포함하고, 상기 제1 개구부는 상기 제2 반도체층의 일측과 나란하게 배치되고, 상기 상부 전극들 중 적어도 하나는 상기 제1 층간 절연막을 통해 상기 하부 전극의 일부가 노출되는 제2 개구부들을 가질 수 있다.

상기 제1 개구부는 상기 제1 개구부의 양측 말단 각각에 배치되는 비아홀들 및 상기 비아홀들을 연결하는 연결부를 포함하고, 상기 비아홀들 중 하나는 상기 제2 개구부들과 일정한 거리로 이격될 수 있다.

상기 제1 개구부는 아령 형태, 직사각 형태 또는 모서리가 둥근 직사각 형태를 가질 수 있다.

상기 제1 개구부는 상기 제2 반도체층의 일측 중 장측 길이에 비례하는 길이를 가질 수 있다.

상기 제1 개구부의 적어도 일부는 상기 발광 다이오드들 각각이 포함하는 상기 제2 반도체층 중앙 영역에 배치될 수 있다.

상기 제1 개구부는 상기 제2 반도체층의 일측 길이의 30% 이상 및 100% 미만의 길이를 가질 수 있다.

상기 상부 전극들 중 적어도 하나는 인접한 발광 다이오드의 제2 반도체층에 전기적으로 접속되고, 상기 상부 전극들 중 다른 하나는 인접한 발광 다이오드의 제2 반도체층으로부터 절연될 수 있다.

상기 제1 층간 절연막은 상기 하부 전극들 각각의 일부를 노출시키고, 상기 상부 전극들 중 적어도 하나는 노출된 상기 하부 전극들 각각의 일부를 통해, 상기 인접한 발광 다이오드가 포함하는 제2 반도체층에 전기적으로 접속될 수 있다.

상기 상부 전극들을 덮는 제2 층간 절연막을 더 포함하되, 상기 제2 층간 절연막은 상기 하부 전극들 중 하나를 노출시키는 상기 제2 개구부, 및 상기 인접한 발광 다이오드가 포함하는 제2 반도체층과 절연된 상부 전극을 노출 시키는 제3 개구부들을 포함할 수 있다.

상기 제3 개구부들 중 적어도 두 개는 상기 인접한 발광 다이오드가 포함하는 상기 제1 개구부에 대하여 대칭일 수 있다.

상기 인접한 발광 다이오드가 포함하는 상기 제1 개구부는 상기 제1 개구부의 양측 말단 각각에 배치되는 비아홀들 및 상기 비아홀들을 연결하는 연결부를 포함하고, 상기 비아홀들 중 하나는 상기 제3 개구부들과 일정한 거리로 이격될 수 있다.

상기 제2 층간 절연막 상에 위치하는 제1 패드 및 제2 패드를 더 포함하되, 상기 발광 다이오드들은 상기 상부 전극들에 의해 직렬 연결되고, 상기 제1 패드는 상기 제2 개구부들을 통해 노출된 하부 전극에 접속하고, 상기 제2 패드는 상기 제3 개구부들을 통해 노출된 상부 전극에 접속할 수 있다.

상기 상부 전극들은 제1 반도체층에 오믹 콘택하는 오믹 콘택층을 포함할 수 있다.

상기 상부 전극들은 상기 오믹 콘택층 상에 위치하는 반사층을 더 포함할 수 있다.

상기 하부 전극들은 각각 반사층을 포함할 수 있다.

상기 상부 전극은 상기 발광 다이오드 어레이의 전체 면적의 30% 이상 및 100% 미만의 면적을 점유할 수 있다.

상기 상부 전극들 중 적어도 하나는 대응하는 발광 다이오드의 너비 또는 폭에 비해 더 큰 너비 또는 폭을 가질 수 있다.

본 발명의 실시예들에 따르면, 개선된 구조를 갖는 플립칩 타입의 발광 다이오드 어레이가 제공될 수 있다. 특히, 상기 발광 다이오드 어레이는 서브 마운트를 필요로 하지 않을 수 있다. 또한, 상기 상부 전극이 반사 도전층을 포함하며, 나아가, 발광 다이오드들의 측면 및 발광 다이오드들 사이의 영역의 대부분을 덮기 때문에 상부 전극을 이용하여 광을 반사시킬 수 있으며, 따라서 발광 다이오드들 사이의 영역에서 발생되는 광 손실을 줄일 수 있다. 나아가, 상부 전극(배선) 이외에 광을 반사시키기 위한 별개의 반사 금속층을 추가로 형성할 필요가 없다.

또한, 상부 전극을 플레이트 또는 시트 형상으로 넓은 면적을 갖도록 형성함으로써 전류 분산 성능을 향상시킬 수 있으며, 동일한 개수의 발광 다이오드를 사용하면서 동일한 동작 전류에서의 순방향 전압을 낮출 수 있다.

그리고, 개구부들의 적절한 배치 및 형태를 통하여, 발광 다이오드의 전류 확산 성능을 향상시킬 수 있고, 이를 통해 발광 다이오드 어레이의 전체적인 전류 확산 성능을 향상시킬 수 있다.

도 1 및 도 2는 본 발명의 일 실시예에 따라, 다수의 적층 구조에 제1 개구부들을 형성한 것을 도시한 평면도 및 단면도이다.
도 3 및 도 4는 도 1의 제2 반도체층 상에 하부 전극들이 형성된 것을 도시한 평면도 및 단면도이다.
도 5는 도 3의 구조물에 대해 셀 영역들이 분리된 상태를 도시한 평면도이다.
도 6은 도 5의 평면도를 A1-A2 라인을 따라 절단한 단면도이다.
도 7은 도 5의 평면도의 사시도이다.
도 8은 도 5 내지 도 7의 구조물 전면에 제1 층간 절연막을 형성하고, 각각의 셀 영역에서 제1 반도체층 및 하부전극의 일부를 노출한 평면도이다.
도 9 내지 도 12는 도 8의 평면도를 특정의 라인을 따라 절개한 단면도들이다.
도 13은 도 8 내지 도 12에 개시된 구조물 상에 상부 전극들을 형성한 평면도이다.
도 14 내지 도 17은 도 13의 평면도를 특정의 라인을 따라 절개한 단면도들이다.
도 18은 도 13의 평면도를 도시한 사시도이다.
도 19는 본 발명의 실시예에 따라 도 13 내지 도 18의 구조물을 모델링한 등가 회로도이다.
도 20은 도 13의 평면도에서 구조물의 전면에 제2 층간 절연막을 도포하고, 제1 셀 영역의 제1 하부 전극의 일부를 노출하고, 제4 셀 영역의 제4 하부 전극의 일부를 노출한 평면도이다.
도 21 내지 도 24는 도 20의 평면도를 특정 라인을 따라 절개한 단면도들이다.
도 25는 도 20의 구조물에 제1 패드 및 제2 패드를 형성한 평면도이다.
도 26 내지 도 29는 도 25의 평면도를 특정 라인을 따라 절개한 단면도들이다.
도 30은 도 25의 평면도를 도시한 사시도이다.
도 31은 도 30의 사시도를 C2-C3 라인을 따라 절개한 단면도이다.
도 32는 본 발명의 일 실시예에 따른 발광 다이오드 어레이를 포함하는 발광 다이오드 모듈을 도시한 사시도이다.
도 33은 본 발명의 일 실시예에 따라, 10개의 발광 다이오드들을 직렬로 연결하도록 모델링한 회로도이다.
도 34는 본 발명의 일 실시예에 따라, 직/병렬 형태로 발광 다이오드들이 어레이를 구성한 것을 모델링한 회로도이다.

이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 전형적인(exemplary) 실시예를 첨부된 도면을 참조하여 상세하게 설명한다. 그러나, 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다.

본 실시예들에서 "제1", "제2", 또는 "제3"은 구성요소들에 어떠한 한정을 가하려는 것은 아니며, 다만 구성요소들을 구별하기 위한 용어로서 이해되어야 할 것이다.

도 1 및 도 2는 본 발명의 일 실시예에 따라, 다수의 적층 구조에 제1 개구부들을 형성한 것을 도시한 평면도 및 단면도이다.

특히, 도 2는 도 1의 평면도를 A1-A2 라인을 따라 절단한 단면도이다.

도 1 및 도 2를 참조하면 기판(100) 상에 제1 반도체층(110), 활성층(120) 및 제2 반도체층(130)이 형성되고, 제1 반도체층(110)의 표면을 노출하는 제1 개구부들(140)이 형성된다.

상기 기판(100)은 사파이어, 실리콘 카바이드 또는 GaN의 재질을 가질 수 있으며, 형성되는 박막의 성장을 유도할 수 있는 재질이라면 어느 것이나 사용가능할 것이다. 제1 반도체층(110)은 n형의 도전형을 가질 수 있다. 또한, 활성층(120)은 다중 양자 우물 구조를 가질 수 있으며, 활성층(120) 상에는 제2 반도체층(130)이 형성된다. 제1 반도체층(110)이 n형의 도전형을 가지는 경우, 제2 반도체층(130)은 p형의 도전형을 갖는다. 또한, 기판(100)과 제1 반도체층(110) 사이에는 제1 반도체층(110)의 단결정 성장을 용이하게 하도록 버퍼층(미도시)이 추가로 형성될 수 있다.

이어서, 제2 반도체층(130)까지 형성된 구조물에 대한 선택적 식각이 수행되고, 다수의 제1 개구부들(140)이 형성된다. 제1 개구부들(140)을 통해 하부의 제1 반도체층(110)의 일부가 노출된다. 상기 제1 개구부들(140)은 통상의 식각공정에 따라 형성될 수 있다. 예컨대, 포토레지스트를 도포한 후, 통상의 패터닝 공정을 통해 형성하고자 하는 영역의 포토레지스트가 제거된 포토레지스트 패턴을 형성한다. 이후에는 포토레지스트 패턴을 식각 마스크로 하여 식각공정을 수행한다. 식각공정은 제1 반도체층(110)의 일부가 노출될 때까지 진행된다. 이후에 잔류하는 포토레지스트 패턴은 제거된다.

본 실시예에 있어서, 제1 개구부들(140)의 형상은 기판(100), 제1 반도체층(110), 활성층(120) 또는 제2 반도체층(130)의 일측과 나란하고, 길이를 가지는 아령 형태일 수 있다. 또한, 제1 개구부(140)는 양측 말단 각각에 배치되는 비아홀들과 상기 비아홀들을 연결하는 연결부를 포함하는 형태일 수 있다.

도 1을 다시 참조하면, 제1 개구부들(140)은 직사각 형태인 제2 반도체층(130)의 일측인 가로방향의 변과 나란하게 배치될 수 있다. 제2 반도체층(130)의 일측은 가로방향의 변인 장측과 세로방향의 변인 단측을 포함할 수 있으며, 제1 개구부들(140)의 길이는 제2 반도체층(130)의 일측 중 장측인 가로 방향의 변의 길이에 비례할 수 있다.

제1 개구부들(140)의 형태은 이제 제한되는 것은 아니고, 상기 제1 개구부들 (140)의 형태 및 개수는 다양하게 변경 가능하다 할 것이다. 제1 개구부들(140)의 형태 및 효과에 대해서는 후술하여 상세히 설명한다.

도 3 및 도 4는 도 1의 제2 반도체층 상에 하부 전극들이 형성된 것을 도시한 평면도 및 단면도이며, 특히, 도 4는 도 3의 평면도를 A1-A2 라인을 따라 절단한 단면도이다.

도 3 및 도 4를 참조하면, 상기 하부 전극들(151, 152, 153, 154)은 제1 개구부들(140)을 제외한 영역에 형성되며, 하부 전극들(151, 152, 153, 154)의 형성을 통해 다수개의 셀 영역들(161, 162, 163, 164)이 정의될 수 있다. 또한, 하부 전극(151, 152, 153, 154)은 금속 전극의 형성시 사용되는 리프트 오프 공정을 이용하여 형성될 수 있다. 예컨대, 가상의 셀 영역(161, 162, 163, 164)을 제외한 분리 영역 및 제1 개구부들(140)이 형성된 영역에 포토레지스트를 형성하고, 통상의 열증착 등을 통해 금속층을 형성한다. 이후에는 포토레지스트를 제거하여 제2 반도체층(130) 상부에 하부 전극(151, 152, 153, 154)을 형성한다. 상기 하부 전극(151, 152, 153, 154)은 제2 반도체층(130)과 오믹 컨택을 수행하는 금속물이라면 어느 것이나 적용가능할 것이다. 또한, 상기 하부 전극(151, 152, 153, 154)은 Al, Ag, Rh 또는 Pt와 같은 반사층을 포함할 수 있다. 예를 들어, 상기 하부 전극(151, 152, 153, 154)은 Ni, Cr, 또는 Ti를 포함할 수 있으며, 예컨대, Ti/Al/Ni/Au의 복합 금속층 또는 Ni/Ag/Ni/Au의 복합 금속층으로 구성될 수 있다.

도 3 및 도 4에서, 4개의 하부 전극(151, 152, 153, 154)이 형성된 영역은 4개의 셀 영역들(161, 162, 163, 164)을 정의한다. 셀 영역들(161, 162, 163, 164) 사이의 이격공간에는 제2 반도체층(130)이 노출된다. 상기 셀 영역(161, 162, 163, 164)의 개수는 형성하고자 하는 어레이에 포함되는 발광 다이오드의 개수에 상응하여 형성할 수 있다. 따라서, 셀 영역(161, 162, 163, 164)의 개수는 다양하게 변경가능하다.

또한, 도 4에서 동일한 셀 영역(161, 162, 163, 164) 내에서 하부 전극(151, 152, 153, 154)은 분리된 것으로 묘사되나, 이는 절개선 A1-A2가 제1 개구부(140)를 가로지르는데 따라 나타나는 현상이다. 도 3에서 알 수 있듯이, 동일한 셀 영역(161, 162, 163, 164) 상에 형성된 하부 전극(151, 152, 153, 154)은 물리적으로 연결된 상태이다. 따라서, 동일한 셀 영역(161, 162, 163, 164) 상에 형성된 하부 전극(151, 152, 153, 154)은 제1 개구부(140)의 형성에도 불구하고, 전기적으로 단락된 상태이다.

도 5는 도 3의 구조물에 대해 셀 영역들이 분리된 상태를 도시한 평면도이며, 도 6은 도 5의 평면도를 A1-A2 라인을 따라 절단한 단면도이고, 도 7은 도 5의 평면도의 사시도이다.

도 5, 도 6 및 도 7을 참조하면, 4개의 셀 영역들(161, 162, 163, 164) 사이의 이격공간에 대한 메사 식각을 통해 메사 식각 영역이 형성된다. 메사 식각을 통해 메사 식각 영역에는 기판(100)이 노출된다. 따라서, 4개의 셀 영역(161, 162, 163, 164)은 각각 전기적으로 완전히 분리된다. 만일, 도 1 내지 도 4에서 기판(100)과 제1 반도체층(110) 사이에 버퍼층이 개입되는 경우, 상기 버퍼층은 셀 영역(161, 162, 163, 164)의 분리공정에도 잔류할 수 있다. 다만, 셀 영역(161, 162, 163, 164)의 완전한 분리를 위해서는 메사 식각을 통해 셀 영역(161, 162, 163, 164) 사이의 버퍼층은 제거될 수도 있다.

각각의 셀 영역들(161, 162, 163, 164) 사이의 분리 공정을 통해 셀 영역들(161, 162, 163, 164)마다 독립된 제1 반도체층(111, 112, 113, 114), 활성층(121, 122, 123, 124), 제2 반도체층(131, 132, 133, 134) 및 하부 전극(151, 152, 153, 154)이 형성된다. 따라서, 제1 셀 영역(161) 상에는 제1 하부전극(151)이 노출되고, 제1 개구부(140)를 통해 제1 반도체층(111)이 노출된다. 또한, 제2 셀 영역(162) 상에는 제2 하부전극(152)이 노출되고, 제1 개구부 (140)를 통해 제1 반도체층(112)이 노출된다. 마찬가지로 제3 셀 영역(163) 상에는 제3 하부전극(153) 및 제1 반도체층(113)이 노출되고, 제4 셀 영역(164) 상에는 제4 하부 전극(154) 및 제1 반도체층(114)이 노출된다.

또한, 본 발명에서는 발광 다이오드는 제1 반도체층(111, 112, 113, 114), 활성층(121, 122, 123, 124) 및 제2 반도체층(131, 132, 133, 134)이 적층된 구조를 지칭한다. 따라서, 하나의 셀 영역에는 하나의 발광 다이오드가 형성된다. 또한, 제1 반도체층(111, 112, 113, 114)이 n형의 도전형을 가지고, 제2 반도체층(131, 132, 133, 134)이 p형의 도전형을 가지는 것으로 모델링되는 경우, 제2 반도체층(131, 132, 133, 134) 상에 형성된 하부 전극(151, 152, 153, 154)은 발광 다이오드의 애노드 전극으로 지칭될 수 있다.

또한, 본 발명에 있어서, 발광 다이오드들 각각은 제1 반도체층(111, 112, 113, 114)을 노출하는 하나의 제1 개구부(140)를 포함할 수 있다. 제1 개구부(140)는 제1 개구부 (140)가 배치되는 발광 다이오드가 포함하는 제2 반도체층(131, 132, 133, 134)의 일측 길이와 비례하는 길이를 가질 수 있다. 제1 개구부(140)는 상기 제2 반도체층의 장측 길이의 30% 이상 및 100% 미만의 길이를 가질 수 있다. 제1 개구부(140)의 길이가 제2 반도체층의 일측 길이의 30% 미만인 경우에는 전류 확산이 효과적으로 이루어지기 어려울 수 있다.

도 5를 다시 참조하면, 일측 길이란, 전체적으로 직사각 형태인 제2 반도체층(131, 132, 133, 134)들 각각의 가로 방향의 변의 길이 또는 세로 방향의 변의 길이을 의미한다. 본 실시예에 있어서, 일측 길이란 제2 반도체층들 각각의 가로 방향의 변의 길이를 의미하지만, 이에 제한되는 것은 아니다. 제1 개구부(140)의 길이는 제2 반도체층(131, 132, 133, 134)의 일측 길이와 비례하므로, 제2 반도체층(131, 132, 133, 134)의 면적이 일정하게 커질수록 제1 개구부(140)의 면적 역시 일정하게 커질 수 있다. 이를 통해, 노출되는 제1 반도체층(111, 112, 113, 114)의 면적 역시 커질 수 있다. 제1 개구부(140)는 아령 형태, 직사각 형태, 모서리가 둥근 직사각 형태를 가질 수 있나, 이에 제한 되는 것은 아니다.

제1 개구부(140)는 제2 반도체층(131, 132, 133, 134)의 일측과 나란하게 배치될 수 있다. 예를 들어, 아령 형태인 제1 개구부(140)는 제2 반도체층(131, 132, 133, 134)의 일측과 나란하게 배치될 수 있다.

제1 개구부(140)는 제2 반도체층(131, 132, 133, 134)의 중앙 영역에 배치될 수 있다. 나아가, 제1 개구부(140)의 적어도 일부는 제2 반도체층(131, 132, 133, 134)의 중앙 영역에 배치될 수 있다. 이를 통해, 발광 다이오드의 전류 확산이 용이하게 이루어 질 수 있다.

도 8은 도 5 내지 도 7의 구조물 전면에 제1 층간 절연막을 형성하고, 각각의 셀 영역에서 제1 반도체층 및 하부전극의 일부를 노출한 평면도이다.

또한, 도 9 내지 도 12는 도 8의 평면도를 특정의 라인을 따라 절개한 단면도들이다. 특히, 도 9는 도 8의 평면도를 B1-B2를 따라 절개한 단면도이고, 도 10은 도 8의 평면도를 C1-C2를 따라 절개한 단면도이며, 도 11은 도 8의 평면도를 D1-D2를 따라 절개한 단면도이고, 도 12는 도 8의 평면도를 E1-E2를 따라 절개한 단면도이다.

먼저, 도 5 내지 도 7의 구조물에 대해 제1 층간 절연막(170)을 형성한다. 또한, 패터닝을 통해 제1 개구부 하부의 제1 반도체층(111, 112, 113, 114) 및 하부 전극들(151, 152, 153, 154)의 일부를 노출한다.

예컨대, 제1 셀 영역(161)에서는 기형성된 제1 개구부가 개방되어 제1 반도체층(111)이 노출되고, 기형성된 제2 반도체층(131) 상부에 형성된 제1 하부전극(151)의 일부가 제2 개구부(151h)들을 통해 노출된다.

상기 제2 개구부들(151h)은 제1 개구부를 중심으로 양쪽에 배치될 수 있다. 적어도 두개의 제2 개구부들(151h)은 제1 개구부와 일정한 거리를 이격하도록 배치될 수 있다. 즉, 제1 셀 영역(161)을 상면에서 볼 때, 좌측의 상하로 배치된 두 개의 제2 개구부들(151h)은 제1 셀 영역을 중심으로 상하로 대칭되도록 배치될 수 있다.

또한, 제1 개구부의 일측의 말단과 제2 개구부들(151h)은 모두 일정 간격을 두고 이격되어 배치될 수 있다. 즉, 상술한 바와 같이, 제1 개구부는 양측 말단에 배치되는 비아홀들과 상기 비아홀들을 연결하는 연장부들로 형성될 수 있으며, 상기 비아홀 중 하나는 도 8에 도시된 것과 같이, 네 개의 제2 개구부들(151h)과 모두 일정 간격을 두고 이격되어 배치될 수 있다.

본 발명에 있어서, 제2 개구부들(151h)을 통해 노출된 하부 전극(151)은, 이 후에 제1 패드를 통해 외부와의 전기적 연결이 달성된다. 제2 개구부들과 제1 개구부들은 서로 일정한 간격을 두고 규칙적으로 이격된 상태를 유지하므로, 발광 다이오드 내의 용이한 전류 확산을 유도할 수 있다. 또한, 제2 개구부들은 하부의 제1 개구부를 고려하여, 규칙적인 열과 행을 이루어 배치될 수 있으므로, 발광 다이오드 내의 전류의 흐름이 균일해질 수 있다.

또한, 제2 셀 영역(162)에서는 기형성된 제1 개구부를 통해 노출된 제1 반도체층(112)이 노출되며, 제1 층간 절연막(170)의 일부에 대한 식각을 통해 제2 하부 전극(152)의 일부가 노출된다.

또한, 제3 셀 영역(163)에서도 제1 개구부를 통해 제1 반도체층(113)이 노출되며, 제1 층간 절연막(170)의 일부에 대한 식각을 통해 제3 하부 전극(153)의 일부가 노출된다.

제4 셀 영역(164)에서는 제1 개구부를 통해 제1 반도체층(114)이 노출되며, 제1 층간 절연막(170)의 일부에 대한 식각을 통해 제4 하부 전극(154)의 일부가 노출된다.

결국, 도 8 내지 도 12에서 기판의 전면에 제1 층간 절연막(170)이 형성되고, 선택적 식각을 통해 각각의 셀 영역(161, 162, 163, 164)마다, 제1 개구부 내의 제1 반도체층(111, 112, 113, 114) 및 제2 반도체층(131, 132, 133, 134) 상의 하부 전극들(151, 152, 153, 154)의 일부가 노출된다. 즉, 각각의 셀 영역(161, 162, 163, 164)에서 이전 단계에서 기형성된 제1 개구부를 통해 노출된 제1 반도체층(111, 112, 113, 114)은 노출되며, 하부 전극들(151, 152, 153, 154)의 일부도 노출된다. 제1 셀 영역(161)의 경우에는, 제1 층간 절연막(170)은 제2 개구부들(151h)를 가지며, 제2 개구부들(151h)들 하부 전극(151)의 일부가 노출된다. 나머지 영역은 제1 층간 절연막(170)에 의해 차폐된다.

상기 제1 층간 절연막(170)은 소정의 광 투과성을 가지는 절연물로 구성될 수 있다. 예컨대, 상기 제1 층간 절연막(170)은 SiO₂를 포함할 수 있다. 이와 달리, 상기 제1 층간 절연막(170)은 굴절률이 다른 물질층을 적층한 분포 브래그 반사기로 형성될 수 있다. 예를 들어, SiO2/TiO2를 반복 적층하여 제1 층간 절연막(170)을 형성함으로써 활성층에서 발생된 광을 반사시킬 수 있다.

도 13은 도 8 내지 도 12에 개시된 구조물 상에 상부 전극들을 형성한 평면도이다. 또한, 도 14 내지 도 17은 도 13의 평면도를 특정의 라인을 따라 절개한 단면도들이다. 특히, 도 14는 도 13의 평면도를 B1-B2를 따라 절개한 단면도이고, 도 15는 도 13의 평면도를 C1-C2를 따라 절개한 단면도이며, 도 16은 도 13의 평면도를 D1-D2를 따라 절개한 단면도이고, 도 17은 도 13의 평면도를 E1-E2를 따라 절개한 단면도이다.

도 13을 참조하면, 상부 전극들(181, 182, 183, 184)이 형성된다. 상부 전극들(181, 182, 183, 184)은 4개의 영역으로 분할되어 형성된다. 예컨대, 제1 상부 전극(181)은 제1 셀 영역(161) 및 제2 셀 영역(162)의 일부에 걸쳐서 형성된다. 또한, 제2 상부 전극(182)은 제2 셀 영역(162)의 일부 및 제3 셀 영역(163)의 일부에 걸쳐서 형성된다. 제3 상부 전극(183)은 제3 셀 영역(163)의 일부 및 제4 셀 영역(164)의 일부에 걸쳐 형성되고, 제4 상부 전극(184)은 제4 셀 영역(164)의 일부에 형성된다. 따라서, 각각의 상부 전극(181, 182, 183, 184)은 인접한 셀 영역 사이의 이격공간을 차폐하며 형성된다. 상부 전극들(181, 182, 183, 184)은 셀 영역 사이의 이격공간의 30% 이상, 나아가 50% 이상, 또는 90% 이상을 덮을 수 있다. 다만, 상기 상부 전극들들(181, 182, 183, 184)이 서로 이격되므로, 상기 상부 전극들들(181, 182, 183, 184)은 발광 다이오들 사이의 영역의 100% 미만을 덮는다.

상기 상부 전극들(181, 182, 183, 184) 전체는 상기 발광 다이오드 어레이의 전체 면적의 30% 이상, 50% 이상, 70% 이상, 80% 이상 또는 90% 이상을 점유할 수 있다. 상기 상부 전극들(181, 182, 183, 184)은, 서로 이격되므로, 상기 발광 다이오드 어레이의 전체 면적의 100% 미만의 면적을 점유한다. 또한, 상기 상부 전극들(181, 182, 183, 184) 플레이트 또는 시트 형상을 가질 수 있다. 나아가, 상기 상부 전극들(181, 182, 183, 184) 중 적어도 하나는 대응하는 발광 다이오드(셀 영역)의 너비 또는 폭에 비해 더 큰 너비 또는 폭을 가질 수 있다.

도 14를 참조하면, 제1 상부 전극(181)은 제1 셀 영역(161)의 제1 층간 절연막(170) 상에 형성되고, 제1 개구부를 통해 개방된 제1 반도체층(111) 상에 형성된다. 또한, 제1 상부 전극(181)은 제1 셀 영역(161)의 제1 하부 전극(151)의 일부를 기형성된 제2 개구부를 통해 노출시키며, 제2 셀 영역(162)의 노출된 제2 하부 전극(152) 상에 형성된다.

또한, 제2 상부 전극(182)은 제1 상부 전극(181)과 물리적으로 분리된 상태로 제2 셀 영역(162)의 제1 개구부를 통해 노출된 제1 반도체층(112) 상에 형성되며, 나머지 영역에서는 제1 층간 절연막(170) 상에 형성된다.

상술한 도 14에서 제1 상부 전극(181)은 제1 셀 영역(161)의 제1 반도체층(111)과 제2 셀 영역(162)의 제2 반도체층(132)을 전기적으로 연결한다. 제2 셀 영역(162) 상의 제2 하부 전극(152)은 제1 개구부의 존재에도 불구하고, 하나의 셀 영역에서 전체적으로 전기적으로 단락된 상태이다. 따라서, 제1 셀 영역(161)의 제1 반도체층(111)은 제2 하부 전극(152)을 통해 제2 셀 영역(162)의 제2 반도체층(132)과 전기적으로 연결된다.

또한, 도 15에서 제2 상부 전극(182)은 제2 셀 영역(162)의 제1 개구부를 통해 노출된 제1 반도체층(112) 상에 형성되고, 제3 셀 영역(163)의 제3 하부 전극(153)까지 신장되어 형성된다. 또한, 제2 상부 전극(182)과 물리적으로 분리된 제3 상부 전극(183)은 제3 셀 영역(163)의 제1 개구부를 통해 노출된 제1 반도체층(113) 상에 형성된다.

도 15에서 제2 상부 전극(182)은 제2 셀 영역(162)의 제1 개구부를 통해 노출된 제1 반도체층(112)과 전기적으로 연결되고, 제3 셀 영역(163)의 제3 하부 전극(153)과 전기적으로 연결된다. 따라서, 제2 셀 영역(162)의 제1 반도체층(112)은 제3 셀 영역(163)의 제2 반도체층(133)과 등전위를 유지할 수 있다.

도 16을 참조하면, 제3 상부 전극(183)은 제3 셀 영역(163)의 제1 개구부를 통해 노출된 제1 반도체층(113) 상에 형성되고, 제4 셀 영역(164)의 제4 하부 전극(154)까지 신장되어 형성된다. 따라서, 제3 셀 영역(163)의 제1 반도체층(113)과 제4 셀 영역(164)의 제2 반도체층(134)은 전기적으로 연결된다. 또한, 제3 상부 전극(183)과 물리적으로 분리된 제4 상부 전극(184)은 제4 셀 영역(164)의 제1 개구부를 통해 노출된 제1 반도체층(114)과 전기적으로 연결된다.

도 17을 참조하면, 제4 상부 전극(184)은 제4 셀 영역(164)의 제1 개구부를 통해 노출된 제1 반도체층(114) 상에 형성된다. 또한, 제4 상부 전극(184)과 물리적으로 분리된 제1 상부 전극(181)은 제1 셀 영역(161) 상의 제1 개구부를 통해 노출된 제1 반도체층(111) 상에 형성되고, 제1 셀 영역(161)의 제1 하부 전극(151)의 일부를 노출시킨다.

도 13 내지 도 17에 개시된 내용을 정리하면, 제1 셀 영역(161)의 제1 반도체층(111)과 제2 셀 영역(162)의 제2 반도체층(132)은 제1 상부 전극(181)을 통해 등전위를 형성한다. 또한, 제2 셀 영역(162)의 제1 반도체층(112)과 제3 셀 영역(163)의 제2 반도체층(133)은 제2 상부 전극(182)을 통해 등전위를 형성한다. 제3 셀 영역(163)의 제1 반도체층(113)은 제3 상부 전극(183)을 통해 제4 셀 영역(164)의 제2 반도체층(134)과 등전위를 형성한다. 제1 셀 영역(161)에서 제2 반도체층(131)과 전기적으로 연결된 제1 하부 전극(151)은 노출된다.

즉, 제1 개구부들을 통해, 상부 전극들(181, 182, 183)은 제1 반도체층(111, 112, 113)들과 전기적으로 연결되고, 제2 반도체층(132, 133, 134)들과 등전위를 형성한다. 따라서, 본 실시예에 따른 제1 개구부들은 아령 형태 또는 모서리가 둥근 직사각 형태이므로, 개구부의 형태가 원형인 경우와 비교하여, 제1 개구부를 통한 제1 반도체층과 상부 전극과의 접촉 면적이 상대적으로 넓다.

본 실시예에 따른 제1 개구부들은 말단에 배치되는 두 개의 비아홀들과 상기 비아홀들을 연결하는 연결부를 포함할 수 있으므로, 단순히 두 개의 비아홀들이 배치된 경우와 비교하여, 제1 개구부를 통한 제1 반도체층과 상부 전극과의 접촉 면적을 충분히 확보할 수 있다. 또한, 상기 접촉 면적 주변의 응력을 저감하여, 제1 반도체층과 상부 전극 간의 박리 현상을 감소시킬 수 있다. 이에 따라, 본 실시예에 따른 발광 다이오드 어레이의 신뢰성을 향상시킬 수 있다.

또한, 제1 개구부들은 그 면적이 제2 반도체층의 면적에 비례하고, 그 길이 또한, 제2 반도체층의 길이에 비례하므로, 효과적인 전류 확산을 위한 적절한 면적의 제1 반도체층을 노출시킬 수 있다. 따라서, 본 실시예에 따른 발광 다이오드 어레이는 발광 다이오드 상호간의 전류 확산이 보다 용이하게 이루어질 수 있다.

물론, 등전위의 형성은 상부 전극들(181, 182, 183, 184)의 저항 및 상부 전극들(181, 182, 183, 184)과 하부 전극들(151, 152, 153, 154)의 접촉 저항들을 무시한 상태에서 이상적인 전기적 연결을 가정한 것이다. 따라서, 실제 소자의 동작에서는 금속 배선의 일종인 상부 전극(181, 182, 183, 184) 및 하부 전극(151, 152, 153, 154)의 저항 성분에 의한 전압의 강하는 일부 발생할 수 있다.

한편, 상기 상부 전극들(181, 182, 183, 184)은 반사 도전층(180b)을 구비할 수 있다. 상기 반사 도전층(180b)은 Al, Ag, Rh, 또는 Pt, 또는 이들의 조합을 포함할 수 있다. 반사 도전층(180b)을 포함하는 상부 전극들(181, 182, 183, 184)은 각각의 셀 영역(161, 162, 163, 164)의 활성층들(121, 122, 123, 124)로부터 발생되는 광을 기판(100) 방향으로 반사할 수 있다. 나아가, 상기 상부 전극들(181, 182, 183, 184)은 상기 제1 층간 절연막(170)과 함께 전방향 반사기(omni-directional reflector)를 구성할 수 있다. 한편, 상기 제1 층간 절연막(170)이 분포 브래그 반사기로 형성된 경우에도, 상기 상부 전극들(181, 182, 183, 184)이 반사 도전층(180b)을 포함함으로써 광 반사율이 개선될 수 있다.

또한, 상기 상부 전극들(181, 182, 183, 184)은 상기 반사 도전층(180b) 하부에 상기 오믹 콘택층(180a)을 더 포함할 수 있다. 상기 오믹 콘택층(180a)은 상기 제1 반도체층(111, 112, 113, 114) 및 상기 하부 전극(151, 152, 153, 154)과 오믹 접촉을 형성할 수 있는 물질로서 예를 들어, Ni, Cr, Ti, Rh 또는 Al 또는 이들의 조합을 포함할 수 있다. 그러나, 상기 오믹 콘택층(180a)은 이에 한정되지 않고, 제1 반도체층(111, 112, 113, 114)과 오믹 접촉을 형성하면서 금속재질의 하부 전극(151, 152, 153, 154)과도 오믹 접촉을 형성할 수 있는 물질이라면 다른 어느 물질이라도 사용될 수 있으며, ITO와 같은 도전성 산화물층이 사용될 수도 있다.

각각의 셀 영역(161, 162, 163, 164)의 활성층(121, 122, 123, 124)에서 발생되는 광은 하부 전극(151, 152, 153, 154)에서 기판(100)을 향하여 반사될 수 있다. 이외에 셀 영역들(161, 162, 163, 164) 사이의 이격공간을 통해 전송되는 광은 셀 영역들(161, 162, 163, 164) 사이의 이격공간을 차폐하는 제1 층간절연막(170) 및/또는 상부 전극들(181, 182, 183, 184)에 의해 반사된다. 활성층(121, 122, 123, 124)에서 발생되어 제1 개구부 또는 셀 영역들(161, 162, 163, 164) 사이의 이격공간을 향하는 광(L)은 제1 개구부 측벽 또는 이격공간의 측벽 상에 배치된 제1 층간 절연막(170) 및/또는 상기 반사 도전층(180b)를 구비하는 상기 상부 전극(181, 182, 183, 184)에서 반사되어 상기 기판(100)을 통해 외부로 추출될 수 있다. 이에 따라 광 손실을 줄일 수 있으며, 따라서 광추출 효율을 향상시킬 수 있다.

이를 위해, 상기 상부 전극(181, 182, 183, 184)은 상기 발광 다이오드 어레이의 넓은 면적을 점유하는 것이 선호된다. 예를 들어, 상기 상부 전극(181, 182, 183, 184)은 발광 다이오드 어레이의 전체 면적의 70% 이상, 80% 이상, 나아가 90% 이상을 덮을 수 있다. 또한, 상기 상부 전극들(181, 182, 183, 184) 사이의 간격은 약 1㎛ 내지 100㎛ 범위 내일 수 있으며, 더 구체적으로, 상기 상부 전극들(181, 182, 183, 184) 사이의 간격은 5㎛ 내지 15㎛일 수 있다. 이에 따라, 제1 개구부 또는 셀 영역들(161, 162, 163, 164) 사이의 이격 공간에서의 광 누설을 방지할 수 있다.

상기 상부 전극(181, 182, 183, 184)은 또한 상기 반사 도전층(180b) 상에 배치된 장벽층(180c)을 더 구비할 수 있다. 상기 장벽층(180c)은 Ti, Ni, Cr, Pt, TiW, W, Mo, 또는 이들의 조합을 포함할 수 있다. 이러한 장벽층(180c)은 후속하는 식각 공정 또는 세정 공정에서 상기 반사 도전층(180b)이 손상되는 것을 방지할 수 있다. 상기 장벽층(180c)는 단일층 또는 다중층으로 형성될 수 있으며, 300㎛ 내지 5000㎛ 범위 내의 두께로 형성될 수 있다.

또한, 제1 반도체층(111, 112, 113, 114)이 n형 도전형을 가지고, 제2 반도체층(131, 132, 133, 134)이 p형의 도전형을 가지는 경우, 각각의 상부전극은 발광 다이오드의 캐소드 전극으로 모델링될 수 있으며, 캐소드 전극이 인접한 셀 영역에 형성된 발광 다이오드의 애노드 전극인 하부 전극과 연결되는 배선으로 동시에 모델링될 수 있다. 즉, 셀 영역 상에 형성된 발광 다이오드에서 상부 전극은 캐소드 전극을 형성함과 동시에 인접한 셀 영역의 발광 다이오드의 애노드 전극과 전기적으로 연결되는 배선으로 모델링될 수 있다.

도 18은 도 13의 평면도를 도시한 사시도이다.

도 18을 참조하면, 제1 상부 전극(181) 내지 제3 상부 전극(183)은 적어도 2개의 셀 영역들에 걸쳐 형성된다. 따라서, 인접한 셀 영역 사이의 이격공간은 차폐된다. 상부 전극들의 경우, 인접한 셀 영역 사이에서 누설될 수 있는 광을 기판을 통해 반사하며, 각각의 셀 영역의 제1 반도체층과 전기적으로 연결된다. 또한, 인접한 셀 영역의 제2 반도체층과 전기적으로 연결된다.

도 19는 본 발명의 일 실시예에 따라 도 13 내지 도 18의 구조물을 모델링한 등가 회로도이다.

도 19를 참조하면, 4개의 발광 다이오드 D1, D2, D3, D4와 이들 사이의 배선 관계가 개시된다.

제1 발광 다이오드 D1는 제1 셀 영역(161)에 형성되고, 제2 발광 다이오드 D2는 제2 셀 영역(162)에, 제3 발광 다이오드 D3은 제3 셀 영역(163)에, 제4 발광 다이오드 D4는 제4 셀 영역(164)에 형성된다. 또한, 각각의 셀 영역(161, 162, 163, 164)의 제1 반도체층(111, 112, 113, 114)은 n형 반도체로 모델링하고, 제2 반도체층(131, 132, 133, 134)은 p형 반도체로 모델링한다.

제1 상부 전극(181)은 제1 셀 영역(161)의 제1 반도체층과 전기적으로 연결되며, 제2 셀 영역(162)까지 신장되고, 제2 셀 영역(162)의 제2 반도체층과 전기적으로 연결된다. 따라서, 제1 상부 전극(181)은 제1 발광 다이오드 D1의 캐소드 단자 및 제2 발광 다이오드 D2의 애노드 단자 사이를 연결하는 배선으로 모델링된다.

또한, 제2 상부 전극(182)은 제2 발광 다이오드 D2의 캐소드 단자 및 제3 발광 다이오드 D3의 애노드 단자 사이를 연결하는 배선으로 모델링되며, 제3 상부 전극(183)은 제3 발광 다이오드 D3의 캐소드 단자 및 제4 발광 다이오드 D4의 애노드 단자를 연결하는 배선으로 모델링된다. 또한, 제4 상부 전극(184)은 제4 발광 다이오드 D4의 캐소드 단자를 형성하는 배선으로 모델링된다.

따라서, 제1 발광 다이오드 D1의 애노드 단자 및 제4 발광 다이오드 D4의 캐소드 단자는 외부 전원에 대해 전기적으로 개방된 상태이며, 나머지 발광 다이오드들 D2, D3은 직렬 연결된 구조를 형성한다.

도 20은 도 13의 평면도에서 구조물의 전면에 제2 층간 절연막을 도포하고, 제1 셀 영역의 제1 하부 전극의 일부를 제2 개구부를 통해 노출하고, 제4 셀 영역의 제4 하부 전극의 일부를 제3 개구부를 통해 노출한 평면도이다.

또한, 도 21은 도 20의 평면도를 B1-B2를 따라 절개한 단면도이고, 도 22는 도 20의 평면도를 C1-C2를 따라 절개한 단면도이며, 도 23은 도 20의 평면도를 D1-D2를 따라 절개한 단면도이고, 도 24는 도 20의 평면도를 E1-E2를 따라 절개한 단면도이다.

도 21을 참조하면, 제1 셀 영역(161)에서 제2 반도체층(131)과 전기적으로 연결된 제1 하부전극(151)은 개방된다. 나머지 영역은 제2 셀 영역(162)에 걸쳐 제2 층간 절연막(190)으로 덮인다.

도 22를 참조하면, 제2 셀 영역(162) 및 제3 셀 영역(163)은 제2 층간 절연막(190)으로 완전히 덮인다.

또한, 도 20, 도 23 및 도 24를 참조하면, 제4 셀 영역(164)의 제4 상부 전극(184)은 제3 개구부들(184h)을 통해 노출되며, 제1 셀 영역(161)의 제1 하부 전극(151)은 제2 개구부들(151h)을 통해 노출된다. 상기 제2 개구부들(151h)은 제1 층간 절연막(170)을 통해 기 형성된 제2 개구부들 상에 덮인 제2 층간 절연막(190)을 다시 개방시킴으로 형성될 수 있다.

본 실시예에 있어서, 상기 제3 개구부들(184h)은 제2 개구부들(151h)과 마찬가지로, 제1 개구부를 중심으로 양쪽에 배치될 수 있다. 적어도 두개의 제3 개구부들(184h)은 하부의 제1 개구부와 일정한 거리를 이격하도록 배치될 수 있다. 즉, 제4 셀 영역(164)을 상면에서 볼 때, 좌측의 상하로 배치된 두 개의 제3 개구부들(184h)은 제1 셀 영역을 중심으로 상하로 대칭되도록 배치될 수 있다.

또한, 제1 개구부의 일측의 말단과 제3 개구부들(184h)은 모두 일정 간격을 두고 이격되어 배치될 수 있다. 즉, 상술한 바와 같이, 제1 개구부는 양측 말단에 배치되는 비아홀들과 상기 비아홀들을 연결하는 연장부들로 형성될 수 있으며, 상기 비아홀 중 하나는 도 20에 도시된 것과 같이, 네 개의 제3 개구부들(184h)과 모두 일정 간격을 두고 이격되어 배치될 수 있다.

본 발명에 있어서, 제3 개구부들(184h)를 통해 노출된 제4 상부 전극(184)는, 이 후에 제2 패드를 통해 외부와의 전기적 연결이 달성된다. 제3 개구부들과 하부의 제1 개구부들은 서로 일정한 간격을 두고 규칙적으로 이격된 상태를 유지하므로, 발광 다이오드 내의 용이한 전류 확산을 유도할 수 있다. 제3 개구부들은 하부의 제1 개구부를 고려하여, 규칙적인 열과 행을 이루어 배치될 수 있으므로, 발광 다이오드 내의 전류의 흐름이 균일해질 수 있다.

상기 제2 층간 절연막(190)은 외부 환경으로부터 하부의 막을 보호할 수 있는 절연물에서 선택된다. 특히, 절연 특성을 가지며 온도나 습도의 변화를 차단할 수 있는 SiN 등이 사용될 수 있다.

도 20 내지 도 24에서 제2 층간 절연막(190)은 기판 상의 구조물 전체에 도포된다. 또한, 제1 셀 영역(161)의 제1 하부 전극(151)의 일부를 제1 개구부(151h)를 통해 노출시키고, 제4 셀 영역(164)의 제4 상부 전극(184)을 제3 개구부(184h)를 통해 노출시킨다.

도 25는 도 20의 구조물에 제1 패드 및 제2 패드를 형성한 평면도이다.

도 25를 참조하면, 상기 제1 패드(210)는 제1 셀 영역(161) 및 제2 셀 영역(162)에 걸쳐 형성된다. 이를 통해 제1 패드(210)는 도 20에서 노출된 제1 셀 영역(161)의 제1 하부 전극(151)과 전기적 접촉을 달성한다.

또한, 제2 패드(220)는 상기 제1 패드(210)와 일정 거리 이격되어 형성되며, 제3 셀 영역(163) 및 제4 셀 영역(164)에 걸쳐 형성될 수 있다. 제2 패드(220)는 상기 도 20에서 제3 개구부(184h)를 통해 노출된 제4 셀 영역(164)의 제4 상부 전극(184)과 전기적으로 연결된다.

도 26은 도 25의 평면도를 B1-B2를 따라 절개한 단면도이고, 도 27은 도 25의 평면도를 C1-C2를 따라 절개한 단면도이며, 도 28은 도 25의 평면도를 D1-D2를 따라 절개한 단면도이고, 도 29는 도 25의 평면도를 E1-E2를 따라 절개한 단면도이다.

도 26을 참조하면, 제1 셀 영역(161) 및 제2 셀 영역(162)에 걸쳐 제1 패드(210)가 형성된다. 상기 제1 패드(210)는 제1 셀 영역(161)에서 노출된 제1 하부 전극(151) 상에 형성된다. 나머지 영역에서는 제2 층간 절연막(190) 상에 형성된다. 따라서, 제1 패드(210)는 제1 하부 전극(151)을 통해 제1 셀 영역(161)의 제2 반도체층(131)과 전기적으로 연결된다.

도 27을 참조하면, 제2 셀 영역(162) 상에는 제1 패드(210)가 형성되고, 제3 셀 영역(163) 상에는 제1 패드(210)와 이격되어 제2 패드(220)가 형성된다. 상기 제2 셀 영역(162) 및 제3 셀 영역(163)에서 제1 패드(210) 또는 제2 패드(220)는 하부 전극 또는 상부 전극과의 전기적 접촉은 차단된다.

도 28을 참조하면, 제3 셀 영역(163) 및 제4 셀 영역(164)에 걸쳐 제2 패드(220)가 형성된다. 특히, 제4 셀 영역(164)에서 개방된 제4 상부 전극(184)과 제2 패드(220)는 전기적으로 연결된다. 따라서, 제2 패드(220)는 제4 셀 영역(164)의 제1 반도체층(114)과 전기적으로 연결된다.

도 29를 참조하면, 제4 셀 영역(164) 상에는 제2 패드(220)가 형성되고, 제1 셀 영역(161) 상에는 제2 패드(220)와 이격되어 제1 패드(210)가 형성된다. 상기 제1 패드(210)는 제1 셀 영역(161)의 제1 하부 전극(151) 상에 형성되어, 제2 반도체층(131)과 전기적으로 연결된다.

도 30은 도 25의 평면도를 도시한 사시도이고, 도 31은 도 30의 사시도를 C2-C3 라인을 따라 절개한 단면도이다.

도 30 및 도 31을 참조하면, 제3 셀 영역(163)의 제1 반도체층(113)은 제3 상부 전극(183)과 전기적으로 연결된다. 상기 제3 상부 전극(183)은 제3 셀 영역(163) 및 제4 셀 영역(164)의 이격 공간을 차폐하며, 제4 셀 영역(164)의 제4 하부 전극(154)과 전기적으로 연결된다. 또한, 제1 패드(210) 및 제2 패드(220)는 상호 간에 이격되며, 제2 층간 절연막(190) 상에 형성된다. 물론, 전술한 바대로 제1 패드(210)는 제1 셀 영역(161)의 제2 반도체층(131)과 전기적으로 연결되며, 제2 패드(220)는 제4 셀 영역(164)의 제1 반도체층(114)과 전기적으로 연결된다.

도 19의 모델링을 참조할 경우, 각각의 셀 영역의 제1 반도체층(111, 112, 113, 114)은 n형 반도체로 모델링되고, 제2 반도체층(131, 132, 133, 134)은 p형 반도체로 모델링된다. 제1 셀 영역(161)의 제2 반도체층(131) 상에 형성된 제1 하부 전극(151)은 제1 발광 다이오드 D1의 애노드 전극으로 모델링 된다. 따라서, 제1 패드(210)는 제1 발광 다이오드 D1의 애노드 전극에 연결된 배선으로 모델링될 수 있다. 또한, 제4 셀 영역(164)의 제1 반도체층(114)과 전기적으로 연결된 제4 상부 전극(184)은 제4 발광 다이오드 D4의 캐소드 전극으로 모델링된다. 따라서, 제2 패드(220)는 제4 발광 다이오드 D4의 캐소드 전극에 연결된 배선으로 이해될 수 있다.

이를 통해 4개의 발광 다이오드들 D1 내지 D4가 직렬 연결된 어레이 구조가 형성되며, 외부와의 전기적 연결은 하나의 기판(100) 상에 형성된 2개의 패드들(210, 220)를 통해 달성된다.

본 발명에서는 4개의 발광 다이오드들이 상호간에 분리된 형태로 형성되고, 하부 전극 및 상부 전극을 통해 하나의 발광 다이오드의 애노드 단자가 다른 발광 다이오드의 캐소드 단자와 전기적으로 연결되는 것을 도시한다. 다만, 본 실시예에 따르면, 4개의 발광 다이오드는 일 실시예에 불과하며, 본 발명에 따라 다양한 개수의 발광 다이오드를 형성할 수 있다.

도 32는 본 발명의 일 실시예에 따른 발광 다이오드 어레이를 포함하는 발광 다이오드 모듈을 설명하기 위한 개략적인 사시도이다.

도 32를 참조하면, 상기 발광 다이오드 모듈은 패드들(240)를 갖는 인쇄회로보드(250) 및 솔더 페이스트(230)를 통해 인쇄회로보드(250)에 접착된 발광 다이오드 어레이(200)를 포함한다.

인쇄회로보드는 인쇄회로가 형성된 기판으로서, 발광 다이오드 모듈을 제공하기 위한 기판이면 특별히 한정되지 않는다.

발광 다이오드 어레이(200)는 플립칩 형태로 뒤집어져서 인쇄회로보드(250) 상에 실장된다. 발광 다이오드 어레이(200)는 제1 및 제2 패드들(210, 220)을 통해 인쇄회로보드(250)에 실장된다. 발광 다이오드 어레이(200)의 하면, 즉, 기판(100)의 광추출면은 파장변환기(미도시)로 덮일 수 있다. 파장변환기는 발광 다이오드 어레이(200)의 상면뿐만 아니라 측면을 덮을 수 있다.

도 33은 본 발명의 일 실시예에 따라, 10개의 발광 다이오드들을 직렬로 연결하도록 모델링한 회로도이다.

도 33을 참조하면, 도 5에 개시된 공정을 이용하여 10개의 셀 영역들(301, 302, 303, 304, 305, 306, 307, 308, 309, 310)을 정의한다. 각각의 셀 영역(301, 302, 303, 304, 305, 306, 307, 308, 309, 310) 내의 제1 반도체층, 활성층, 제2 반도체층 및 하부 전극은 다른 셀 영역들과 분리된다. 각각의 하부 전극들은 제2 반도체층 상에 형성되어 발광 다이오드 D1 내지 D10의 애노드 전극을 형성한다.

이어서, 도 6 내지 도 17에 도시된 공정을 이용하여 제1 층간 절연막과 제1 상부 전극 내지 제10 상부 전극들(181, 182, 183, 184, 185, 186, 187, 188, 189, 189')을 형성한다. 다만, 형성되는 상부 전극들(181, 182, 183, 184, 185, 186, 187, 188, 189, 189')은 인접한 셀 영역들 사이의 이격 공간을 차폐한다. 상기 제1 내지 제9 상부 전극들(181, 182, 183, 184, 185, 186, 187, 188, 189)은 인접한 한 쌍의 발광 다이오드들 중 일측의 애노드 전극과 타측의 제1 반도체층 사이의 전기적 연결을 달성하는 배선으로 작용한다. 또한, 제10 상부 전극(189')은 발광 다이오드 D10의 제1 반도체층에 전기적으로 연결된다.

또한, 도 20 내지 도 29에 소개된 공정을 바탕으로 제2 층간 절연막을 형성하고, 전류 경로상 양의 전원 전압 V+에 연결되는 제1 발광 다이오드 D1의 하부 전극을 노출시키고, 음의 전원 전압 V-에 연결되는 제10 발광 다이오드 D10의 상부 전극을 오픈한다. 이어서, 제1 패드(320)를 형성하여 제1 발광 다이오드 D1의 애노드 단자를 연결한다. 또한, 제2 패드(330)를 형성하여 제10 발광 다이오드 D10의 캐소드 단자를 연결한다.

이외에 발광 다이오드들의 연결은 직/병렬 형태의 어레이로 구성될 수 있다.

도 34는 본 발명의 일 실시예에 따라, 직/병렬 형태로 발광 다이오드들이 어레이를 구성한 것을 모델링한 회로도이다.

도 34를 참조하면, 다수의 발광 다이오드들 D1 내지 D8은 직렬 연결을 가지면서, 인접한 발광 다이오드들과 병렬 연결된 구조를 가진다. 각각의 발광 다이오드들 D1 내지 D8은 셀 영역(401, 402, 403, 404, 405, 406, 407, 408)의 정의를 통해 서로 독립적으로 형성된다. 전술한 바대로, 발광 다이오드 D1 내지 D8의 애노드 전극은 하부 전극을 통해 형성된다. 또한, 발광 다이오드 D1 내지 D8의 캐소드 전극 및 인접한 발광 다이오드의 애노드 전극과의 배선은 상부 전극의 형성 및 적절한 배선을 통해 형성된다. 다만, 하부 전극은 제2 반도체층 상부에 형성되고, 상부 전극은 인접한 셀 영역 사이의 이격공간을 차폐하며 형성된다.

최종적으로 양의 전원 전압 V+가 공급되는 제1 패드(410)는 제1 발광 다이오드 D1 또는 제3 발광 다이오드 D3의 제2 반도체층 상에 형성된 하부 전극과 전기적으로 연결되며, 음의 전원 전압 V-가 공급되는 제2 패드(420)는 제6 발광 다이오드 D6 또는 제8 발광 다이오드 D8의 캐소드 단자인 상부 전극과 전기적으로 연결된다.

상술한 본 발명에 따르면, 각각의 발광 다이오드의 활성층에서 발생된 광은 하부 전극 및 상부 전극에서 기판을 향해 반사되고, 플립칩 타입의 발광 다이오드들은 하나의 기판 상에 상부 전극의 배선을 통해 전기적으로 연결된다. 구체적으로, 상기 상부 전극은 서로 인접하는 한 쌍의 발광 다이오드들 중 일측의 제1 반도체층과 타측의 제2 반도체층 사이의 전기적 연결을 달성하는 배선으로 작용한다. 이때, 상기 상부 전극은 반사 도전층을 포함하여, 발광층으로부터 방출된 광을 반사하여 광 추출 효율을 높일 수 있다.

상부 전극은 제2 층간 절연막을 통해 외부와 차폐된다. 양의 전원 전압이 공급되는 제1 패드는 상기 양의 전원 전압에 가장 가깝게 연결되는 발광 다이오드의 하부 전극과 전기적으로 연결된다. 또한, 음의 전원 전압이 공급되는 제2 패드는 상기 음의 전원 전압에 가장 근접하여 연결되는 발광 다이오드의 상부 전극과 전기적으로 연결된다.

따라서, 플립칩 타입에서 다수의 칩들을 서브 마운트 기판 상에 실장하고, 서브 마운트 기판에 배열된 배선을 통해 외부의 전원에 대해 2단자를 구현하는 공정상의 번거로움은 해결된다. 이외에, 셀 영역들 사이의 이격공간은 상부 전극을 통해 차폐되어 기판을 향하는 광의 반사는 최대화될 수 있다.

또한, 제2 층간 절연막은 기판과 상기 제2 층간 절연막 사이에 배치된 다수의 적층구조를 외부의 온도 및 습도 등으로부터 보호한다. 따라서, 별도의 패키징 수단의 개입 없이 기판에 직접 실장할 수 있는 구조가 실현된다.

특히, 하나의 기판 상에 플립칩 타입으로 다수의 발광 다이오드가 구현되므로, 공급되는 상용화 전원에 대한 전압의 강하, 레벨의 변환 또는 파형의 변환을 배제한 상태에서 상용화 전원을 직접 사용할 수 있는 이점이 있다.

또한, 발광 다이오드 어레이가 포함하는 제1 개구부 형태, 제1 개구부와 제2 개구부들간의 상호 배치 형태, 제1 개구부와 제3 개구부들 간의 상호 배치 형태를 통해 효율적으로 전류 확산을 할 수 있는 이점이 있다.

이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.

100: 기판
111, 112, 113, 114: 제1 반도체층
121, 122, 123, 124: 활성층
131, 132, 133, 134: 제2 반도체층
140: 제1 개구부
151: 제1 하부 전극
151h: 제2 개구부
152: 제2 하부 전극
153: 제3 하부 전극
154: 제4 하부 전극
161: 제1 셀 영역
162: 제2 셀 영역
163: 제3 셀 영역
164: 제4 셀 영역
170: 제1 층간 절연막
181: 제1 상부 전극
182: 제2 상부 전극
183: 제3 상부 전극
184: 제4 상부 전극
184h: 제3 개구부
190: 제2 층간 절연막
210: 제1 패드
220: 제2 패드

Claims

기판;
상기 기판 상에 위치하며, 각각 제1 반도체층, 활성층, 제2 반도체층 및 상기 제1 반도체층의 일부가 노출되는 제1 개구부를 포함하는 발광 다이오드들;
상기 제2 반도체층 상에 배치되는 하부 전극들;
상기 제1 개구부를 통해 상기 제1 반도체층과 전기적으로 접속되는 상부 전극들; 및
상기 발광 다이오드들 및 상기 상부 전극들 사이에 배치되며, 상기 상부 전극들을 상기 발광 다이오드들의 측면으로부터 절연시키는 제1 층간 절연막을 포함하고,
상기 제1 개구부는 상기 제2 반도체층의 일측과 나란하게 배치되고,
상기 상부 전극들 중 적어도 하나는 상기 제1 층간 절연막을 통해 상기 하부 전극의 일부가 노출되는 제2 개구부들을 가지고,
상기 제1 개구부는 상기 제1 개구부의 양측 말단 각각에 배치되는 비아홀들 및 상기 비아홀들을 연결하는 연결부를 포함하고,
상기 비아홀들 중 하나는 상기 제2 개구부들과 일정한 거리로 이격된 발광 다이오드 어레이.
기판;
상기 기판 상에 위치하며, 각각 제1 반도체층, 활성층, 제2 반도체층 및 상기 제1 반도체층의 일부가 노출되는 제1 개구부를 포함하는 발광 다이오드들;
상기 제2 반도체층 상에 배치되는 하부 전극들;
상기 제1 개구부를 통해 상기 제1 반도체층과 전기적으로 접속되는 상부 전극들; 및
상기 발광 다이오드들 및 상기 상부 전극들 사이에 배치되며, 상기 상부 전극들을 상기 발광 다이오드들의 측면으로부터 절연시키는 제1 층간 절연막을 포함하고,
상기 제1 개구부는 상기 제2 반도체층의 일측과 나란하게 배치되고,
상기 상부 전극들 중 적어도 하나는 상기 제1 층간 절연막을 통해 상기 하부 전극의 일부가 노출되는 제2 개구부들을 가지고,
상기 제1 개구부는 상기 제2 반도체층의 일측 중 장측 길이에 비례하는 길이를 가지는 발광 다이오드 어레이.
기판;
상기 기판 상에 위치하며, 각각 제1 반도체층, 활성층, 제2 반도체층 및 상기 제1 반도체층의 일부가 노출되는 제1 개구부를 포함하는 발광 다이오드들;
상기 제2 반도체층 상에 배치되는 하부 전극들;
상기 제1 개구부를 통해 상기 제1 반도체층과 전기적으로 접속되는 상부 전극들; 및
상기 발광 다이오드들 및 상기 상부 전극들 사이에 배치되며, 상기 상부 전극들을 상기 발광 다이오드들의 측면으로부터 절연시키는 제1 층간 절연막을 포함하고,
상기 제1 개구부는 상기 제2 반도체층의 일측과 나란하게 배치되고,
상기 상부 전극들 중 적어도 하나는 상기 제1 층간 절연막을 통해 상기 하부 전극의 일부가 노출되는 제2 개구부들을 가지고,
상기 제1 개구부는 상기 제2 반도체층의 일측 길이의 30% 이상 및 100% 미만의 길이를 가지는 발광 다이오드 어레이.
기판;
상기 기판 상에 위치하며, 각각 제1 반도체층, 활성층, 제2 반도체층 및 상기 제1 반도체층의 일부가 노출되는 제1 개구부를 포함하는 발광 다이오드들;
상기 제2 반도체층 상에 배치되는 하부 전극들;
상기 제1 개구부를 통해 상기 제1 반도체층과 전기적으로 접속되는 상부 전극들;
상기 발광 다이오드들 및 상기 상부 전극들 사이에 배치되며, 상기 상부 전극들을 상기 발광 다이오드들의 측면으로부터 절연시키는 제1 층간 절연막; 및
상기 상부 전극들을 덮는 제2 층간 절연막을 포함하고,
상기 제1 개구부는 상기 제2 반도체층의 일측과 나란하게 배치되고,
상기 상부 전극들 중 적어도 하나는 상기 제1 층간 절연막을 통해 상기 하부 전극의 일부가 노출되는 제2 개구부들을 가지고,
상기 상부 전극들 중 적어도 하나는 인접한 발광 다이오드의 제2 반도체층에 전기적으로 접속되고,
상기 상부 전극들 중 다른 하나는 인접한 발광 다이오드의 제2 반도체층으로부터 절연되며,
상기 제1 층간 절연막은 상기 하부 전극들 각각의 일부를 노출시키고,
상기 상부 전극들 중 적어도 하나는 노출된 상기 하부 전극들 각각의 일부를 통해, 상기 인접한 발광 다이오드가 포함하는 제2 반도체층에 전기적으로 접속되며,
상기 제2 층간 절연막은 상기 하부 전극들 중 하나를 노출시키는 상기 제2 개구부, 및 상기 인접한 발광 다이오드가 포함하는 제2 반도체층과 절연된 상부 전극을 노출 시키는 제3 개구부들을 포함하는 발광 다이오드 어레이.
기판;
상기 기판 상에 위치하며, 각각 제1 반도체층, 활성층, 제2 반도체층 및 상기 제1 반도체층의 일부가 노출되는 제1 개구부를 포함하는 발광 다이오드들;
상기 제2 반도체층 상에 배치되는 하부 전극들;
상기 제1 개구부를 통해 상기 제1 반도체층과 전기적으로 접속되는 상부 전극들; 및
상기 발광 다이오드들 및 상기 상부 전극들 사이에 배치되며, 상기 상부 전극들을 상기 발광 다이오드들의 측면으로부터 절연시키는 제1 층간 절연막을 포함하고,
상기 제1 개구부는 상기 제2 반도체층의 일측과 나란하게 배치되고,
상기 상부 전극들 중 적어도 하나는 상기 제1 층간 절연막을 통해 상기 하부 전극의 일부가 노출되는 제2 개구부들을 가지고,
상기 상부 전극은 발광 다이오드 어레이의 전체 면적의 30% 이상 및 100% 미만의 면적을 점유하는 발광 다이오드 어레이.
기판;
상기 기판 상에 위치하며, 각각 제1 반도체층, 활성층, 제2 반도체층 및 상기 제1 반도체층의 일부가 노출되는 제1 개구부를 포함하는 발광 다이오드들;
상기 제2 반도체층 상에 배치되는 하부 전극들;
상기 제1 개구부를 통해 상기 제1 반도체층과 전기적으로 접속되는 상부 전극들; 및
상기 발광 다이오드들 및 상기 상부 전극들 사이에 배치되며, 상기 상부 전극들을 상기 발광 다이오드들의 측면으로부터 절연시키는 제1 층간 절연막을 포함하고,
상기 제1 개구부는 상기 제2 반도체층의 일측과 나란하게 배치되고,
상기 상부 전극들 중 적어도 하나는 상기 제1 층간 절연막을 통해 상기 하부 전극의 일부가 노출되는 제2 개구부들을 가지고,
상기 상부 전극들 중 적어도 하나는 대응하는 발광 다이오드의 너비 또는 폭에 비해 더 큰 너비 또는 폭을 갖는 발광 다이오드 어레이.
청구항 2 내지 청구항 6의 어느 한 항에 있어서,
상기 제1 개구부는 상기 제1 개구부의 양측 말단 각각에 배치되는 비아홀들 및 상기 비아홀들을 연결하는 연결부를 포함하고,
상기 비아홀들 중 하나는 상기 제2 개구부들과 일정한 거리로 이격된 발광 다이오드 어레이.
청구항 1 내지 청구항 6의 어느 한 항에 있어서,
상기 제1 개구부는 아령 형태, 직사각 형태 또는 모서리가 둥근 직사각 형태를 가지는 발광 다이오드 어레이.
청구항 1, 청구항 3 내지 청구항 6의 어느 한 항에 있어서,
상기 제1 개구부는 상기 제2 반도체층의 일측 중 장측 길이에 비례하는 길이를 가지는 발광 다이오드 어레이.
청구항 1 내지 청구항 6의 어느 한 항에 있어서,
상기 제1 개구부의 적어도 일부는 상기 발광 다이오드들 각각이 포함하는 상기 제2 반도체층 중앙 영역에 배치되는 발광 다이오드 어레이.
청구항 1, 청구항 2, 청구항 4 내지 청구항 6의 어느 한 항에 있어서,
상기 제1 개구부는 상기 제2 반도체층의 일측 길이의 30% 이상 및 100% 미만의 길이를 가지는 발광 다이오드 어레이.
청구항 1 내지 청구항 3, 청구항 5, 및 청구항 6의 어느 한 항에 있어서,
상기 상부 전극들 중 적어도 하나는 인접한 발광 다이오드의 제2 반도체층에 전기적으로 접속되고,
상기 상부 전극들 중 다른 하나는 인접한 발광 다이오드의 제2 반도체층으로부터 절연되는 발광 다이오드 어레이.
청구항 12에 있어서,
상기 제1 층간 절연막은 상기 하부 전극들 각각의 일부를 노출시키고,
상기 상부 전극들 중 적어도 하나는 노출된 상기 하부 전극들 각각의 일부를 통해, 상기 인접한 발광 다이오드가 포함하는 제2 반도체층에 전기적으로 접속되는 발광 다이오드 어레이.
청구항 13에 있어서,
상기 상부 전극들을 덮는 제2 층간 절연막을 더 포함하되,
상기 제2 층간 절연막은 상기 하부 전극들 중 하나를 노출시키는 상기 제2 개구부, 및 상기 인접한 발광 다이오드가 포함하는 제2 반도체층과 절연된 상부 전극을 노출 시키는 제3 개구부들을 포함하는 발광 다이오드 어레이.
청구항 4에 있어서,
상기 제3 개구부들 중 적어도 두 개는 상기 인접한 발광 다이오드가 포함하는 상기 제1 개구부에 대하여 대칭인 발광 다이오드 어레이.
청구항 4에 있어서,
상기 인접한 발광 다이오드가 포함하는 상기 제1 개구부는 상기 제1 개구부의 양측 말단 각각에 배치되는 비아홀들 및 상기 비아홀들을 연결하는 연결부를 포함하고,
상기 비아홀들 중 하나는 상기 제3 개구부들과 일정한 거리로 이격된 발광 다이오드 어레이.
청구항 4에 있어서,
상기 제2 층간 절연막 상에 위치하는 제1 패드 및 제2 패드를 더 포함하되,
상기 발광 다이오드들은 상기 상부 전극들에 의해 직렬 연결되고,
상기 제1 패드는 상기 제2 개구부들을 통해 노출된 하부 전극에 접속하고, 상기 제2 패드는 상기 제3 개구부들을 통해 노출된 상부 전극에 접속하는 발광 다이오드 어레이.
청구항 1 내지 청구항 6의 어느 한 항에 있어서,
상기 상부 전극들은 제1 반도체층에 오믹 콘택하는 오믹 콘택층을 포함하는 발광 다이오드 어레이.
청구항 18에 있어서,
상기 상부 전극들은 상기 오믹 콘택층 상에 위치하는 반사층을 더 포함하는 발광 다이오드 어레이.
청구항 1 내지 청구항 6의 어느 한 항에 있어서,
상기 하부 전극들은 각각 반사층을 포함하는 발광 다이오드 어레이.
청구항 1 내지 청구항 4, 및 청구항 6의 어느 한 항에 있어서,
상기 상부 전극은 상기 발광 다이오드 어레이의 전체 면적의 30% 이상 및 100% 미만의 면적을 점유하는 발광 다이오드 어레이.
청구항 1 내지 청구항 5의 어느 한 항에 있어서,
상기 상부 전극들 중 적어도 하나는 대응하는 발광 다이오드의 너비 또는 폭에 비해 더 큰 너비 또는 폭을 갖는 발광 다이오드 어레이.