KR102156782B1 - Display Device With Narrow Bezel - Google Patents

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KR102156782B1 KR1020140085045A KR20140085045A KR102156782B1 KR 102156782 B1 KR102156782 B1 KR 102156782B1 KR 1020140085045 A KR1020140085045 A KR 1020140085045A KR 20140085045 A KR20140085045 A KR 20140085045A KR 102156782 B1 KR102156782 B1 KR 102156782B1
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Abstract

본 발명은 제1 방향을 따라 나란히 형성된 다수의 게이트라인들을 갖는 표시패널; 상기 표시패널의 비 표시영역에 상기 제1 방향을 따라 나란히 형성되어 상기 게이트라인들에 게이트펄스를 공급하는 다수의 GIP 소자들을 포함한 게이트 드라이버; 상기 GIP 소자들 각각은, 게이트전극과 함께, 소스전극 및 드레인전극 중 어느 하나를 서로 공유하는 제1 TFT와 제2 TFT를 포함하고, 상기 제1 TFT와 제2 TFT는 상기 제1 방향에 수직한 제2 방향의 채널을 각각 가지며, 상기 제1 방향을 따라 서로 이웃되게 형성된다.The present invention includes a display panel having a plurality of gate lines formed in parallel along a first direction; A gate driver including a plurality of GIP devices formed in a non-display area of the display panel along the first direction to supply gate pulses to the gate lines; Each of the GIP elements includes a first TFT and a second TFT that share one of a source electrode and a drain electrode together with a gate electrode, and the first TFT and the second TFT are perpendicular to the first direction. Each channel has a second direction, and is formed to be adjacent to each other along the first direction.

Description

네로우 베젤을 갖는 표시장치{Display Device With Narrow Bezel}Display Device With Narrow Bezel {Display Device With Narrow Bezel}

본 발명은 네로우 베젤을 갖는 표시장치에 관한 것이다.
The present invention relates to a display device having a narrow bezel.

휴대전화, 테블릿PC, 노트북 등을 포함한 다양한 종류의 전자제품에는 평판표시장치(FPD : Flat Panel Display)가 이용되고 있다. Flat panel displays (FPDs) are used in various types of electronic products, including mobile phones, tablet PCs, and notebook computers.

표시장치에 대한 연구는 기술적인 면과, 디자인적인 면으로 구분될 수 있다. 특히, 최근에는, 수요자들에게 보다 어필할 수 있는 디자인적인 면에서의 연구개발의 필요성이 특히 부각되고 있다. 이에 따라, 표시장치의 두께를 최소화(슬림화)하는 노력이 꾸준히 진행되고 있다. 또한, 표시장치의 테두리 부분을 좁게 형성하는 기술에 대한 연구도 활발히 진행되고 있다. Research on display devices can be divided into technical aspects and design aspects. In particular, in recent years, the need for research and development in terms of design that can more appeal to consumers has been particularly highlighted. Accordingly, efforts to minimize (slim) the thickness of the display device are steadily progressing. In addition, research on a technology for forming a narrow edge portion of a display device is also being actively conducted.

표시장치는 도 1과 같이 표시패널(1)과, 표시패널(1)의 데이터라인들을 구동하기 위한 소스 드라이버 IC(SDIC)와, 표시패널(1)의 게이트라인들을 구동하기 위한 게이트 드라이버(GD_GIP)를 포함한다. 게이트 드라이버(GD_GIP)는 소스 드라이버 IC(SDIC)와 달리, 공정 수순, 및 제조 단가를 줄이기 위해 GIP(Gate driver In Panel) 방식의 TFT(Thin Film Transistor) 공정을 통해 표시패널(1)의 비 표시영역 즉, 베젤 영역(BZ)에 직접 형성되고 있다. The display device includes a display panel 1, a source driver IC (SDIC) for driving data lines of the display panel 1, and a gate driver (GD_GIP) for driving gate lines of the display panel 1, as shown in FIG. ). Unlike the source driver IC (SDIC), the gate driver (GD_GIP) is a non-display of the display panel 1 through the TFT (Thin Film Transistor) process of the GIP (Gate driver in panel) method to reduce the process procedure and manufacturing cost. It is formed directly in the region, that is, the bezel region BZ.

이러한 GIP 형 게이트 드라이버(GD_GIP)는 게이트라인들에 대응하여 Y 방향을 따라 나란히 형성된 다수의 GIP 소자들을 포함하며, 각 GIP 소자마다 게이트펄스(스캔펄스)를 생성하는 데 필요한 다수의 TFT들을 구비하고 있다.This GIP-type gate driver (GD_GIP) includes a plurality of GIP elements formed in parallel along the Y direction corresponding to the gate lines, and includes a plurality of TFTs required to generate a gate pulse (scan pulse) for each GIP element. have.

도 2는 각 GIP 소자의 일부를 보여주는 등가 회로도이다. 도 2를 참조하면, 각 GIP 소자에는 게이트전극과 함께, 소스전극 및 드레인전극 중 어느 하나를 서로 공유하는 제1 및 제2 TFT(A1,B1)를 포함한 다수의 TFT들이 형성될 수 있다. 제1 및 제2 TFT(A1,B1)는 제1 노드(N1)를 통해 게이트전극(G)을 서로 공유하고, 제2 노드(N2)를 통해 소스전극(S)을 서로 공유할 수 있다.2 is an equivalent circuit diagram showing a part of each GIP device. Referring to FIG. 2, in each GIP device, a plurality of TFTs including first and second TFTs A1 and B1 sharing one of a source electrode and a drain electrode together with a gate electrode may be formed. The first and second TFTs A1 and B1 may share the gate electrode G through the first node N1 and the source electrode S through the second node N2.

도 3은 도 2의 제1 및 제2 TFT(A1,B1)에 대한 설계 어레이를 보여준다. 도 3을 참조하면, 제1 및 제2 TFT(A1,B1)는 게이트전극(G) 및 소스전극(S)을 서로 공유하면서 X 방향으로 인접되게 형성되고 있다. 즉, 제1 TFT(A1)의 드레인전극(D1)과 제2 TFT(B1)의 드레인전극(D2)은 X 방향으로 인접되게 형성되어 서로 전기적으로 분리되어 있다.3 shows a design array for the first and second TFTs A1 and B1 of FIG. 2. Referring to FIG. 3, the first and second TFTs A1 and B1 are formed to be adjacent in the X direction while sharing the gate electrode G and the source electrode S. That is, the drain electrode D1 of the first TFT A1 and the drain electrode D2 of the second TFT B1 are formed adjacent to each other in the X direction and are electrically separated from each other.

최근, 표시장치는 화상이 출력되지 않는 표시패널의 좌우 테두리 부분을 최소화시키는 대신, 화상이 출력되는 부분을 증대시킴으로써, 사용자에게 보다 넓고 큰 영상을 제공하는 네로우 베젤(Narrow bezel) 기술에 대한 연구가 활발히 진행되고 있다. 이러한 네로우 베젤 기술을 효과적으로 구현하기 위해서는 도 1의 표시장치에서 베젤 영역(BZ)의 좌우폭을 최대한 줄일 필요가 있다.Recently, research on narrow bezel technology that provides a wider and larger image to users by increasing the image output portion instead of minimizing the left and right edges of the display panel in which the image is not displayed. Is actively progressing. In order to effectively implement such narrow bezel technology, it is necessary to reduce the left and right widths of the bezel area BZ as much as possible in the display device of FIG. 1.

그런데, 2개의 전극을 서로 공유하는 제1 및 제2 TFT(A1,B1)가 도 3과 같이 X 방향을 따라 서로 이웃되게 배치되는 경우에는, 베젤 영역(BZ)의 좌우폭을 줄이기 어려워 표시장치에서 베젤을 줄이는 데 한계가 있다.
However, when the first and second TFTs A1 and B1 that share two electrodes with each other are disposed adjacent to each other along the X direction as shown in FIG. 3, it is difficult to reduce the left and right widths of the bezel region BZ. There is a limit to reducing the bezel.

따라서, 본 발명의 목적은 GIP 형 게이트 드라이버의 설계 변경을 통해 비 표시영역에 대응되는 베젤을 더욱 줄일 수 있도록 한 표시장치를 제공하는 데 있다.
Accordingly, an object of the present invention is to provide a display device capable of further reducing a bezel corresponding to a non-display area through a design change of a GIP type gate driver.

상기 목적을 달성하기 위하여, 본 발명은 제1 방향을 따라 나란히 형성된 다수의 게이트라인들을 갖는 표시패널; 상기 표시패널의 비 표시영역에 상기 제1 방향을 따라 나란히 형성되어 상기 게이트라인들에 게이트펄스를 공급하는 다수의 GIP 소자들을 포함한 게이트 드라이버; 상기 GIP 소자들 각각은, 게이트전극과 함께, 소스전극 및 드레인전극 중 어느 하나를 서로 공유하는 제1 TFT와 제2 TFT를 포함하고, 상기 제1 TFT와 제2 TFT는 상기 제1 방향에 수직한 제2 방향의 채널을 각각 가지며, 상기 제1 방향을 따라 서로 이웃되게 형성된다.In order to achieve the above object, the present invention provides a display panel having a plurality of gate lines formed parallel to each other in a first direction; A gate driver including a plurality of GIP devices formed in a non-display area of the display panel along the first direction to supply gate pulses to the gate lines; Each of the GIP elements includes a first TFT and a second TFT that share one of a source electrode and a drain electrode together with a gate electrode, and the first TFT and the second TFT are perpendicular to the first direction. Each channel has a second direction, and is formed to be adjacent to each other along the first direction.

상기 제1 TFT와 제2 TFT는 서로 동일한 게이트-소스 간 기생용량 또는, 서로 동일한 게이트-드레인 간 기생용량을 갖는다.The first TFT and the second TFT have the same gate-source parasitic capacitance or the same gate-drain parasitic capacitance.

상기 제1 TFT와 제2 TFT는 상기 게이트전극을 제1 공유전극으로, 상기 소스전극 및 드레인전극 중 어느 하나를 제2 공유전극으로, 상기 소스전극 및 드레인전극 중 나머지 하나를 비 공유전극으로 각각 포함하며, 상기 제1 TFT의 비 공유전극은 제1 길이의 제1 전극패턴과 상기 제1 길이보다 짧은 제2 길이의 제2 전극패턴을 포함하여 "『" 형태로 상기 제2 공유전극의 전극 패턴과 마주보게 배치되어 채널을 형성하고, 상기 제2 TFT의 비 공유전극은 상기 제1 전극패턴과 상기 제2 전극패턴을 포함하여 "』" 형태로 상기 제2 공유전극의 전극 패턴과 마주보게 배치되어 채널을 형성하며, 상기 제1 방향의 제1 절취선을 따라 상기 제1 TFT의 상기 제1 및 제2 전극패턴과 상기 제2 TFT의 상기 제1 전극패턴이 나란히 배치되고, 상기 제1 절취선에 이웃한 상기 제1 방향의 제2 절취선을 따라 상기 제1 TFT의 상기 제1 전극패턴과 상기 제2 TFT의 상기 제1 및 제2 전극패턴이 나란히 배치된다.The first TFT and the second TFT use the gate electrode as a first shared electrode, one of the source electrode and the drain electrode as a second shared electrode, and the other one of the source electrode and the drain electrode as a non-shared electrode, respectively. And the non-shared electrode of the first TFT includes a first electrode pattern having a first length and a second electrode pattern having a second length shorter than the first length, and is an electrode of the second shared electrode in the form of "" It is disposed facing a pattern to form a channel, and the non-shared electrode of the second TFT faces the electrode pattern of the second shared electrode in a """ shape including the first electrode pattern and the second electrode pattern. Is disposed to form a channel, the first and second electrode patterns of the first TFT and the first electrode pattern of the second TFT are arranged side by side along a first perforated line in the first direction, and the first perforated line The first electrode pattern of the first TFT and the first and second electrode patterns of the second TFT are arranged side by side along a second perforation line in the first direction adjacent to.

상기 제1 TFT와 제2 TFT는 상기 게이트전극을 제1 공유전극으로, 상기 소스전극 및 드레인전극 중 어느 하나를 제2 공유전극으로, 상기 소스전극 및 드레인전극 중 나머지 하나를 비 공유전극으로 각각 포함하며, 상기 제1 TFT의 비 공유전극은 제1 길이를 갖는 제1 개수의 전극패턴을 포함하며 상기 제2 공유전극의 전극 패턴과 마주보게 배치되어 채널을 형성하고, 상기 제2 TFT의 비 공유전극은 상기 제1 길이를 갖는 제2 개수의 전극패턴을 포함하며 상기 제2 공유전극의 전극 패턴과 마주보게 배치되어 채널을 형성하고, 상기 제1 방향의 절취선을 따라 상기 제1 TFT의 상기 제1 개수의 전극패턴과 상기 제2 TFT의 상기 제2 개수의 전극패턴이 나란히 배치된다.The first TFT and the second TFT use the gate electrode as a first shared electrode, one of the source electrode and the drain electrode as a second shared electrode, and the other one of the source electrode and the drain electrode as a non-shared electrode, respectively. Wherein the non-shared electrode of the first TFT includes a first number of electrode patterns having a first length and is disposed to face the electrode pattern of the second shared electrode to form a channel, and the ratio of the second TFT The shared electrode includes a second number of electrode patterns having the first length and is disposed to face the electrode pattern of the second shared electrode to form a channel, and the first TFT of the first TFT is formed along the perforation line in the first direction. The first number of electrode patterns and the second number of electrode patterns of the second TFT are arranged side by side.

상기 제1 개수 및 상기 제2 개수는 서로 같거나 또는 서로 다르다.The first number and the second number are the same as or different from each other.

상기 제1 TFT와 제2 TFT의 상기 제2 공유전극은 양방향 개구부를 갖는 전극 패턴으로 구현되거나 또는, 단방향 개구부를 갖는 전극 패턴으로 구현된다.
The second shared electrode of the first TFT and the second TFT may be implemented as an electrode pattern having a bidirectional opening or an electrode pattern having a unidirectional opening.

본 발명은 게이트전극과 함께, 소스전극 및 드레인전극 중 어느 하나를 서로 공유하여 수평 방향의 채널을 각각 갖는 2개의 TFT들을 포함하는 GIP 소자들 각각에서, 상기 2개의 TFT들을 수직 방향을 따라 서로 이웃되게 형성함으로써, 베젤 영역(BZ)의 좌우폭을 크게 줄일 수 있다.
In the present invention, in each of the GIP devices including two TFTs each having a horizontal channel by sharing any one of a source electrode and a drain electrode together with a gate electrode, the two TFTs are adjacent to each other along a vertical direction. By forming the bezel region BZ, the left and right widths of the bezel region BZ can be greatly reduced.

도 1은 종래 표시장치를 개략적으로 보여주는 도면.
도 2는 종래 표시장치의 GIP형 게이트 드라이버를 구성하는 각 GIP 소자의 일부를 보여주는 등가 회로도.
도 3은 도 2의 제1 및 제2 TFT에 대한 설계 어레이를 보여주는 도면.
도 4는 본 발명의 실시예에 따른 표시장치를 보여주는 블록도.
도 5는 본 발명에 따른 GIP형 게이트 드라이버를 구성하는 각 GIP 소자의 일부를 보여주는 등가 회로도.
도 6은 도 5에 도시된 제1 및 제2 TFT의 설계 어레이에 대한 일 예를 보여주는 도면.
도 7a는 도 6을 Ⅰ-Ⅰ'에 따라 절취한 단면을 보여주는 도면.
도 7b는 도 6을 Ⅱ-Ⅱ'에 따라 절취한 단면을 보여주는 도면.
도 8은 본 발명에 따른 베젤 영역(BZ)의 좌우폭이 종래에 비해 줄어드는 것을 보여주는 도면.
도 9는 도 5에 도시된 제1 및 제2 TFT의 설계 어레이에 대한 다른 예를 보여주는 도면.
도 10은 도 9를 K1-K1'에 따라 절취한 단면을 보여주는 도면.
도 11은 도 5에 도시된 제1 및 제2 TFT의 설계 어레이에 대한 또 다른 예를 보여주는 도면.
도 12는 도 11을 K2-K2'에 따라 절취한 단면을 보여주는 도면.
도 13은 도 5에 도시된 제1 및 제2 TFT의 설계 어레이에 대한 또 다른 예를 보여주는 도면.
도 14는 도 13을 K3-K3'에 따라 절취한 단면을 보여주는 도면.
도 15는 도 5에 도시된 제1 및 제2 TFT의 설계 어레이에 대한 또 다른 예를 보여주는 도면.
도 16은 도 15를 K4-K4'에 따라 절취한 단면을 보여주는 도면.1 is a schematic view of a conventional display device.
2 is an equivalent circuit diagram showing a part of each GIP element constituting a GIP type gate driver of a conventional display device.
3 is a diagram showing a design array for the first and second TFTs of FIG. 2;
4 is a block diagram showing a display device according to an exemplary embodiment of the present invention.
5 is an equivalent circuit diagram showing a part of each GIP device constituting the GIP type gate driver according to the present invention.
6 is a diagram showing an example of a design array of first and second TFTs shown in FIG. 5;
FIG. 7A is a view showing a cross-section taken along line I-I' of FIG. 6;
FIG. 7B is a view showing a cross-section of FIG. 6 taken along line II-II'.
8 is a view showing that the left and right widths of the bezel area BZ according to the present invention are reduced compared to the prior art.
9 is a diagram showing another example of the design array of the first and second TFTs shown in FIG. 5;
10 is a view showing a cross-section taken along the line K1-K1' of FIG. 9;
11 is a diagram showing another example of the design array of the first and second TFTs shown in FIG. 5;
12 is a view showing a cross-sectional view of FIG. 11 taken along K2-K2'.
13 is a diagram showing another example of the design array of the first and second TFTs shown in FIG. 5;
14 is a view showing a cross-section taken along line K3-K3' of FIG. 13;
15 is a view showing another example of the design array of the first and second TFTs shown in FIG. 5;
FIG. 16 is a view showing a cross-sectional view of FIG. 15 taken along K4-K4'.

이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 이하의 설명에서 사용되는 구성요소들의 명칭은 명세서 작성의 용이함을 고려하여 선택된 것으로, 실제 제품의 명칭과는 상이할 수 있다. 이하의 설명에서, 본 발명의 GIP 형 게이트 드라이버를 구성하는 TFT들은 LTPS(Low-Temperature Polycrystaline Silicon) TFT로 구현됨이 바람직하나, 본 발명의 기술적 사상은 이에 한정되지 않고 a-Si:H TFT 및 옥사이드(oxide) 공정의 산화물 TFT에도 당연히 적용될 수 있다. Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. The same reference numbers throughout the specification mean substantially the same elements. In the following description, when it is determined that detailed descriptions of known functions or configurations related to the present invention may unnecessarily obscure the subject matter of the present invention, detailed descriptions thereof will be omitted. The names of the constituent elements used in the following description are selected in consideration of ease of preparation of the specification, and may be different from the names of actual products. In the following description, TFTs constituting the GIP-type gate driver of the present invention are preferably implemented as LTPS (Low-Temperature Polycrystaline Silicon) TFTs, but the technical idea of the present invention is not limited thereto, and the a-Si:H TFT and Of course, it can be applied to an oxide TFT of an oxide process.

도 4는 본 발명의 실시예에 따른 표시장치를 개략적으로 보여준다. 도 5는 본 발명에 따른 GIP형 게이트 드라이버를 구성하는 각 GIP 소자의 일부를 보여주는 등가 회로도이다.4 schematically shows a display device according to an exemplary embodiment of the present invention. 5 is an equivalent circuit diagram showing a part of each GIP device constituting a GIP type gate driver according to the present invention.

도 4 및 도 5를 참조하면, 본 발명의 표시장치는 표시패널(10), 데이터 드라이버, GIP 형 게이트 드라이버(13A,13B), 및 타이밍 콘트롤러(11) 등을 구비한다.4 and 5, the display device of the present invention includes a display panel 10, a data driver, GIP type gate drivers 13A and 13B, a timing controller 11, and the like.

표시패널(10)은 서로 교차되는 데이터라인들 및 게이트라인들과, 매트릭스 형태로 배치된 픽셀들을 포함한다. 표시패널(10)에서 게이트라인들은 제1 방향(Y)을 따라 나란히 형성되는 데 반해, 데이터라인들은 제1 방향(Y)과 수직한 제2 방향(X)을 따라 나란히 형성된다. 표시패널(10)은 액정표시장치(LCD), 유기발광다이오드 표시장치(OLED), 전기영동 표시장치(EPD) 중 어느 하나의 표시장치에 적용될 수 있다.The display panel 10 includes data lines and gate lines crossing each other, and pixels arranged in a matrix form. In the display panel 10, gate lines are formed in parallel along a first direction Y, whereas data lines are formed in parallel along a second direction X perpendicular to the first direction Y. The display panel 10 may be applied to any one of a liquid crystal display (LCD), an organic light emitting diode display (OLED), and an electrophoretic display (EPD).

타이밍 콘트롤러(11)는 LVDS(Low Voltage Differential Signaling) 인터페이스, TMDS(Transition Minimized Differential Signaling) 인터페이스 등의 인터페이스를 통해 외부의 호스트 시스템으로부터 디지털 비디오 데이터(RGB)를 입력받는다. 타이밍 콘트롤러(11)는 호스트 시스템으로부터 입력되는 디지털 비디오 데이터들(RGB)을 소스 드라이브 IC들(12)로 전송한다. The timing controller 11 receives digital video data (RGB) from an external host system through an interface such as a Low Voltage Differential Signaling (LVDS) interface and a Transition Minimized Differential Signaling (TMDS) interface. The timing controller 11 transmits digital video data RGB input from the host system to the source drive ICs 12.

타이밍 콘트롤러(11)는 LVDS 또는 TMDS 인터페이스 수신회로를 통해 호스트 시스템으로부터 수직 동기신호, 수평 동기신호, 데이터 인에이블 신호, 메인 클럭 등의 타이밍신호를 입력받는다. 타이밍 콘트롤러(11)는 호스트 시스템으로부터의 타이밍 신호를 기준으로 데이터 드라이버의 동작 타이밍과 데이터전압의 극성을 제어하기 위한 데이터 타이밍 제어신호와, GIP 형 게이트 드라이버(13A,13B)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호를 생성한다. The timing controller 11 receives timing signals such as a vertical synchronization signal, a horizontal synchronization signal, a data enable signal, and a main clock from the host system through the LVDS or TMDS interface receiving circuit. The timing controller 11 controls the data timing control signal for controlling the operation timing of the data driver and the polarity of the data voltage based on the timing signal from the host system, and the operation timing of the GIP-type gate drivers 13A and 13B. Generate a gate timing control signal for.

데이터 드라이버는 다수의 소스 드라이브 IC들(12)을 포함한다. 소스 드라이브 IC들(12)은 타이밍 콘트롤러(11)로부터 디지털 비디오 데이터들(RGB)을 입력받는다. 소스 드라이브 IC들(12)은 타이밍 콘트롤러(11)로부터의 소스 타이밍 제어신호에 응답하여 디지털 비디오 데이터들(RGB)을 데이터전압으로 변환하고, 게이트펄스에 동기되도록 상기 데이터전압을 표시패널(10)의 데이터라인들에 공급한다. 소스 드라이브 IC들은 COG(Chip On Glass) 공정이나 TAB(Tape Automated Bonding) 공정으로 표시패널(10)의 데이터라인들에 접속될 수 있다. The data driver includes a number of source drive ICs 12. The source drive ICs 12 receive digital video data RGB from the timing controller 11. The source drive ICs 12 convert the digital video data RGB into a data voltage in response to a source timing control signal from the timing controller 11, and convert the data voltage into a data voltage in synchronization with a gate pulse. To the data lines of The source drive ICs may be connected to the data lines of the display panel 10 through a chip on glass (COG) process or a tape automated bonding (TAB) process.

GIP 형 게이트 드라이버(13A,13B)는 표시패널(10)의 양측 비 표시영역(BZ)(또는 베젤 영역)에 형성될 수도 있고, 표시패널(10)의 일측 비 표시영역(BZ)에 형성될 수도 있다. GIP 형 게이트 드라이버(13A,13B)는 비 표시영역(BZ)에 제1 방향(Y)을 따라 나란히 형성되어 게이트라인들에 게이트펄스를 공급하는 다수의 GIP 소자들을 포함한다.The GIP-type gate drivers 13A and 13B may be formed in the non-display area BZ (or bezel area) on both sides of the display panel 10 or in the non-display area BZ on one side of the display panel 10. May be. The GIP-type gate drivers 13A and 13B include a plurality of GIP devices that are formed in the non-display area BZ in parallel along the first direction Y to supply gate pulses to the gate lines.

GIP 형 게이트 드라이버(13A,13B)는 소스 PCB(14)에 실장된 레벨 쉬프터(level shiftet)(15)로부터 게이트 쉬프트 클럭들(CLKs)을 입력받는다. 레벨 쉬프터(15)는 타이밍 콘트롤러(11)로부터 입력되는 게이트 쉬프트 클럭들(CLKs)의 TTL(Transistor-Transistor- Logic) 로직 레벨 전압을 표시패널(10)에 형성된 TFT를 스위칭시킬 수 있는 게이트 하이 전압과 게이트 로우 전압으로 레벨 쉬프팅한다. The GIP type gate drivers 13A and 13B receive gate shift clocks CLKs from a level shifter 15 mounted on the source PCB 14. The level shifter 15 converts the transistor-transistor-logic (TTL) logic level voltage of the gate shift clocks CLKs input from the timing controller 11 into a gate high voltage capable of switching TFTs formed on the display panel 10. And level shifting to the gate low voltage.

GIP 형 게이트 드라이버(13A,13B)에서, 각 GIP 소자에는 게이트전극과 함께, 소스전극 및 드레인전극 중 어느 하나를 서로 공유하는 제1 및 제2 TFT(A2,B2)를 포함한 다수의 TFT들이 형성될 수 있다. 제1 및 제2 TFT(A2,B2)는 제1 노드(N1)를 통해 게이트전극(G)을 서로 공유하고, 제2 노드(N2)를 통해 소스전극(S)을 서로 공유할 수 있다. 즉, 제1 TFT(A2)는 제1 노드(N1)에 접속된 게이트전극(G), 제2 노드(N2)에 접속된 소스전극, 제3 노드에 접속된 드레인전극(D1)을 포함한다. 그리고, 제2 TFT(B2)는 상기 제1 노드(N1)에 접속된 게이트전극(G), 상기 제2 노드(N2)에 접속된 소스전극, 제4 노드에 접속된 드레인전극(D1)을 포함한다. 이에 따라, 제1 및 제2 TFT(A2,B2)는 서로 동일한 게이트-소스 간 기생용량(Cgs) 또는 서로 동일한 게이트-드레인 간 기생용량(Cgd)을 가질 수 있다.In the GIP type gate driver (13A, 13B), a plurality of TFTs including first and second TFTs (A2, B2) sharing one of a source electrode and a drain electrode together with a gate electrode are formed in each GIP element. Can be. The first and second TFTs A2 and B2 may share the gate electrode G through the first node N1 and share the source electrode S with each other through the second node N2. That is, the first TFT A2 includes a gate electrode G connected to the first node N1, a source electrode connected to the second node N2, and a drain electrode D1 connected to the third node. . The second TFT (B2) includes a gate electrode (G) connected to the first node (N1), a source electrode connected to the second node (N2), and a drain electrode (D1) connected to a fourth node. Include. Accordingly, the first and second TFTs A2 and B2 may have the same gate-source parasitic capacitance Cgs or the same gate-drain parasitic capacitance Cgd.

이러한, 제1 TFT(A2)와 제2 TFT(B2)는 제1 방향(Y)에 수직한 제2 방향(X)의 채널(CH)을 각각 가지며, 제1 방향(Y)을 따라 서로 이웃되게 형성됨으로써, 베젤 영역(BZ)의 좌우폭을 줄이는 데 크게 기여한다.The first TFT (A2) and the second TFT (B2) each have a channel (CH) in a second direction (X) perpendicular to the first direction (Y), and are adjacent to each other along the first direction (Y). As a result, it greatly contributes to reducing the left and right widths of the bezel region BZ.

이하에서는, 제1 및 제2 TFT(A2,B2)의 제1 방향(Y) 배치 구조에 대한 다양한 실시예를 설명한다.Hereinafter, various embodiments of the arrangement structure of the first and second TFTs A2 and B2 in the first direction (Y) will be described.

도 6은 도 5에 도시된 제1 및 제2 TFT의 설계 어레이에 대한 일 예를 보여준다. 도 7a 및 도 7b는 도 6을 각각 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'에 따라 절취한 단면을 보여준다. 도 8은 본 발명에 따른 베젤 영역(BZ)의 좌우폭이 종래에 비해 줄어드는 것을 보여준다.6 shows an example of a design array of the first and second TFTs shown in FIG. 5. 7A and 7B are cross-sectional views of FIG. 6 taken along lines I-I' and II-II', respectively. 8 shows that the left and right widths of the bezel area BZ according to the present invention are reduced compared to the prior art.

도 6 내지 도 7b를 참조하면, 제1 TFT(A2)와 제2 TFT(B2)는 게이트전극(G)을 제1 공유전극으로, 소스전극(S)을 제2 공유전극으로 포함함과 아울러, 제1 방향(Y)에 수직한 제2 방향(X)의 채널(CH)을 각각 가지며, 제1 방향(Y)을 따라 서로 이웃되게 형성될 수 있다. 제1 TFT(A2)는 제1 공유전극(G), 제2 공유전극(S)과 함께, 제1 드레인전극(D1)을 비 공유전극으로 포함한다. 그리고, 제2 TFT(B2)는 제1 공유전극(G), 제2 공유전극(S)과 함께, 제2 드레인전극(D2)을 비 공유전극으로 포함한다.6 to 7B, the first TFT (A2) and the second TFT (B2) include a gate electrode (G) as a first shared electrode and a source electrode (S) as a second shared electrode. , Each channel CH in a second direction X perpendicular to the first direction Y may be formed to be adjacent to each other along the first direction Y. The first TFT (A2) includes a first drain electrode (D1) as a non-shared electrode along with the first shared electrode (G) and the second shared electrode (S). In addition, the second TFT (B2) includes a second drain electrode (D2) as a non-shared electrode along with the first shared electrode (G) and the second shared electrode (S).

제1 공유전극(G)은 사각 형상의 판상 모양으로 기판(GLS) 상에 형성되고, 제2 공유전극(S)은 게이트절연막(GI)과 반도체층(ACT)을 사이에 두고 제1 공유전극(G) 상에 형성된다. 제2 공유전극(S)은 양방향 개구부를 갖는 빗살 모양의 전극 패턴을 포함한다.The first shared electrode G is formed on the substrate GLS in a rectangular plate shape, and the second shared electrode S is a first shared electrode with the gate insulating layer GI and the semiconductor layer ACT interposed therebetween. It is formed on (G). The second shared electrode S includes a comb-shaped electrode pattern having a bidirectional opening.

제1 TFT(A2)의 비 공유전극(D1)은 제1 길이의 제1 전극패턴과 제1 길이보다 짧은 제2 길이의 제2 전극패턴을 포함하여 "『" 형태로 제2 공유전극(S)의 전극 패턴과 마주보게 배치되어 채널(CH)을 형성한다. 그리고, 제2 TFT(B2)의 비 공유전극(D2)은 제1 길이의 제1 전극패턴과 제1 길이보다 짧은 제2 길이의 제2 전극패턴을 포함하여 "』" 형태로 제2 공유전극(S)의 전극 패턴과 마주보게 배치되어 채널(CH)을 형성한다. 여기서, 제1 TFT(A2)와 제2 TFT(B2)의 채널(CH)은 제2 방향(X)을 따라 형성된다. 그리고, 제1 TFT(A2)와 제2 TFT(B2)의 채널 용량은 실질적으로 동일하다.The non-shared electrode D1 of the first TFT A2 includes a first electrode pattern having a first length and a second electrode pattern having a second length shorter than the first length. ) Is disposed to face the electrode pattern to form a channel CH. Further, the non-shared electrode D2 of the second TFT B2 includes a first electrode pattern having a first length and a second electrode pattern having a second length shorter than the first length, and has a second shared electrode in the form of "". It is disposed to face the electrode pattern of (S) to form a channel CH. Here, the channel CH of the first TFT A2 and the second TFT B2 is formed along the second direction X. Further, the channel capacities of the first TFT (A2) and the second TFT (B2) are substantially the same.

제1 TFT(A2)와 제2 TFT(B2)가 제1 방향(Y)을 따라 서로 이웃되게 형성되도록 제1 TFT(A2)의 비 공유전극(D1)과 제2 TFT(B2)의 비 공유전극(D2)은 도 6과 같은 구조를 가질 수 있다. 즉, 도 7a와 같이 제1 방향(Y)의 제1 절취선(Ⅰ-Ⅰ')을 따라 제1 TFT(A2)에 속하는 비 공유전극(D1)의 상기 제1 및 제2 전극패턴과 제2 TFT(B2)에 속하는 비 공유전극(D2)의 상기 제1 전극패턴이 나란히 배치될 수 있다. 그리고, 도 7b와 같이 제1 방향(Y)의 제2 절취선(Ⅱ-Ⅱ')을 따라 제1 TFT(A2)에 속하는 비 공유전극(D1)의 상기 제1 전극패턴과 제2 TFT(B2)에 속하는 비 공유전극(D2)의 상기 제1 및 제2 전극패턴이 나란히 배치될 수 있다. Non-sharing of the non-shared electrode D1 and the second TFT B2 of the first TFT A2 so that the first TFT A2 and the second TFT B2 are formed adjacent to each other along the first direction Y The electrode D2 may have a structure as shown in FIG. 6. That is, as shown in FIG. 7A, the first and second electrode patterns and the second electrode patterns of the non-shared electrode D1 belonging to the first TFT A2 along the first perforation line (I-I') in the first direction Y The first electrode patterns of the non-shared electrode D2 belonging to the TFT B2 may be arranged side by side. And, as shown in FIG. 7B, the first electrode pattern and the second TFT (B2) of the non-shared electrode (D1) belonging to the first TFT (A2) along the second perforation (II-II') in the first direction (Y). The first and second electrode patterns of the non-shared electrode D2 belonging to) may be disposed side by side.

이와 같이, 제1 TFT(A2)와 제2 TFT(B2)를 제1 방향(Y)을 따라 배치하면, 도 8에서와 같이 베젤 영역(BZ)의 좌우폭(W2)이, 종래 제2 방향(X)을 따라 제1 TFT(A2)와 제2 TFT(B2)를 배치했들 때의 그것(W1)에 비해 크게 줄어든다.In this way, when the first TFT (A2) and the second TFT (B2) are arranged along the first direction (Y), the left and right widths W2 of the bezel region BZ as shown in FIG. 8 are in the conventional second direction ( It is greatly reduced compared to that (W1) when the first TFT (A2) and the second TFT (B2) are arranged along X).

도 9 및 도 11은 도 5에 도시된 제1 및 제2 TFT의 설계 어레이에 대한 다른 예들을 보여준다. 도 10은 도 9를 K1-K1'에 따라 절취한 단면을 보여주며, 도 12은 도 11을 K2-K2'에 따라 절취한 단면을 보여준다.9 and 11 show other examples of the design array of the first and second TFTs shown in FIG. 5. FIG. 10 shows a cross-section of FIG. 9 taken along K1-K1', and FIG. 12 shows a cross-section of FIG. 11 taken along K2-K2'.

도 9 내지 도 11을 참조하면, 제1 TFT(A2)와 제2 TFT(B2)는 게이트전극(G)을 제1 공유전극으로, 소스전극(S)을 제2 공유전극으로 포함함과 아울러, 제1 방향(Y)에 수직한 제2 방향(X)의 채널(CH)을 각각 가지며, 제1 방향(Y)을 따라 서로 이웃되게 형성될 수 있다. 제1 TFT(A2)는 제1 공유전극(G), 제2 공유전극(S)과 함께, 제1 드레인전극(D1)을 비 공유전극으로 포함한다. 그리고, 제2 TFT(B2)는 제1 공유전극(G), 제2 공유전극(S)과 함께, 제2 드레인전극(D2)을 비 공유전극으로 포함한다.9 to 11, the first TFT (A2) and the second TFT (B2) include a gate electrode (G) as a first shared electrode and a source electrode (S) as a second shared electrode. , Each channel CH in a second direction X perpendicular to the first direction Y may be formed to be adjacent to each other along the first direction Y. The first TFT (A2) includes a first drain electrode (D1) as a non-shared electrode along with the first shared electrode (G) and the second shared electrode (S). In addition, the second TFT (B2) includes a second drain electrode (D2) as a non-shared electrode along with the first shared electrode (G) and the second shared electrode (S).

제1 공유전극(G)은 사각 형상의 판상 모양으로 기판(GLS) 상에 형성되고, 제2 공유전극(S)은 게이트절연막(GI)과 반도체층(ACT)을 사이에 두고 제1 공유전극(G) 상에 형성된다. 제2 공유전극(S)은 양방향 개구부를 갖는 빗살 모양의 전극 패턴을 포함한다.The first shared electrode G is formed on the substrate GLS in a rectangular plate shape, and the second shared electrode S is a first shared electrode with the gate insulating layer GI and the semiconductor layer ACT interposed therebetween. It is formed on (G). The second shared electrode S includes a comb-shaped electrode pattern having a bidirectional opening.

제1 TFT(A2)의 비 공유전극(D1)은 제1 길이를 갖는 제1 개수의 전극패턴을 포함하며 제2 공유전극(S)의 전극 패턴과 마주보게 배치되어 채널(CH)을 형성한다. 그리고, 제2 TFT(B2)의 비 공유전극(D2)은 제1 길이를 갖는 제2 개수의 전극패턴을 포함하며 제2 공유전극(S)의 전극 패턴과 마주보게 배치되어 채널(CH)을 형성한다. 여기서, 도 9 및 도 10의 경우 상기 제1 개수(1개)는 상기 제2 개수(3개)보다 작으며, 그에 따라 제1 TFT(A2)의 채널 용량은 제2 TFT(B2)의 채널 용량에 비해 작을 수 있다. 반면, 제11 및 도 12의 경우 상기 제1 개수(2개) 및 상기 제2 개수(2개)는 서로 같으며, 그에 따라 제1 및 제2 TFT(A2,B2)의 채널 용량은 서로 같을 수 있다.The non-shared electrode D1 of the first TFT A2 includes a first number of electrode patterns having a first length and is disposed to face the electrode pattern of the second shared electrode S to form a channel CH. . In addition, the non-shared electrode D2 of the second TFT B2 includes a second number of electrode patterns having a first length, and is disposed to face the electrode pattern of the second shared electrode S to form the channel CH. To form. Here, in the case of FIGS. 9 and 10, the first number (one) is smaller than the second number (three), and accordingly, the channel capacity of the first TFT (A2) is the channel capacity of the second TFT (B2). May be small compared to capacity. On the other hand, in the case of 11 and 12, the first number (two) and the second number (two) are the same, and accordingly, the channel capacities of the first and second TFTs (A2, B2) are the same. I can.

제1 TFT(A2)와 제2 TFT(B2)가 제1 방향(Y)을 따라 서로 이웃되게 형성되도록 제1 TFT(A2)의 비 공유전극(D1)과 제2 TFT(B2)의 비 공유전극(D2)은 도 9 내지 도 12와 같은 구조를 가질 수 있다. 즉, 도 9 및 도 10에서는 제1 방향(Y)의 절취선(K1-K1')을 따라 제1 TFT(A2)에 속하는 비 공유전극(D1)의 전극패턴 1개와 제2 TFT(B2)에 속하는 비 공유전극(D2)의 전극패턴 3개가 각각 제2 공유전극(S)의 전극 패턴을 사이에 두고 나란히 배치될 수 있다. 그리고, 도 11 및 도 12에서는 제1 방향(Y)의 절취선(K2-K2')을 따라 제1 TFT(A2)에 속하는 비 공유전극(D1)의 전극패턴 2개와 제2 TFT(B2)에 속하는 비 공유전극(D2)의 전극패턴 2개가 각각 제2 공유전극(S)의 전극 패턴을 사이에 두고 나란히 배치될 수 있다.Non-sharing of the non-shared electrode D1 and the second TFT B2 of the first TFT A2 so that the first TFT A2 and the second TFT B2 are formed adjacent to each other along the first direction Y The electrode D2 may have a structure as shown in FIGS. 9 to 12. That is, in FIGS. 9 and 10, one electrode pattern of the non-shared electrode D1 and the second TFT B2 belonging to the first TFT A2 along the perforated line K1-K1' in the first direction Y The three electrode patterns of the non-shared electrode D2 belonging to each may be disposed side by side with the electrode pattern of the second shared electrode S interposed therebetween. In addition, in FIGS. 11 and 12, the two electrode patterns of the non-shared electrode D1 and the second TFT B2 belonging to the first TFT A2 along the perforation K2-K2' in the first direction Y Two electrode patterns of the non-shared electrode D2 belonging to each may be disposed side by side with an electrode pattern of the second shared electrode S interposed therebetween.

이와 같이, 제1 TFT(A2)와 제2 TFT(B2)를 제1 방향(Y)을 따라 배치하면, 도 8에서와 베젤 영역(BZ)의 좌우폭(W2)이, 종래 제2 방향(X)을 따라 제1 TFT(A2)와 제2 TFT(B2)를 배치했들 때의 그것(W1)에 비해 크게 줄어든다.In this way, when the first TFT (A2) and the second TFT (B2) are arranged along the first direction (Y), the left and right widths W2 of the bezel region BZ as shown in FIG. 8 are in the conventional second direction (X). It is greatly reduced compared to that (W1) when the first TFT (A2) and the second TFT (B2) are arranged along ).

도 13 및 도 15는 도 5에 도시된 제1 및 제2 TFT의 설계 어레이에 대한 또 다른 예들을 보여준다. 도 14는 도 13을 K3-K3'에 따라 절취한 단면을 보여주며, 도 16은 도 15를 K4-K4'에 따라 절취한 단면을 보여준다.13 and 15 show still other examples of the design array of the first and second TFTs shown in FIG. 5. 14 shows a cross-section of FIG. 13 taken along the line K3-K3', and FIG. 16 shows a cross-section of FIG. 15 along the line K4-K4'.

도 13 내지 도 16을 참조하면, 제1 TFT(A2)와 제2 TFT(B2)는 게이트전극(G)을 제1 공유전극으로, 소스전극(S)을 제2 공유전극으로 포함함과 아울러, 제1 방향(Y)에 수직한 제2 방향(X)의 채널(CH)을 각각 가지며, 제1 방향(Y)을 따라 서로 이웃되게 형성될 수 있다. 제1 TFT(A2)는 제1 공유전극(G), 제2 공유전극(S)과 함께, 제1 드레인전극(D1)을 비 공유전극으로 포함한다. 그리고, 제2 TFT(B2)는 제1 공유전극(G), 제2 공유전극(S)과 함께, 제2 드레인전극(D2)을 비 공유전극으로 포함한다.13 to 16, the first TFT (A2) and the second TFT (B2) include a gate electrode (G) as a first shared electrode and a source electrode (S) as a second shared electrode. , Each channel CH in a second direction X perpendicular to the first direction Y may be formed to be adjacent to each other along the first direction Y. The first TFT (A2) includes a first drain electrode (D1) as a non-shared electrode along with the first shared electrode (G) and the second shared electrode (S). In addition, the second TFT (B2) includes a second drain electrode (D2) as a non-shared electrode along with the first shared electrode (G) and the second shared electrode (S).

제1 공유전극(G)은 사각 형상의 판상 모양으로 기판(GLS) 상에 형성되고, 제2 공유전극(S)은 게이트절연막(GI)과 반도체층(ACT)을 사이에 두고 제1 공유전극(G) 상에 형성된다. 제2 공유전극(S)은 단방향 개구부를 갖는 빗살 모양의 전극 패턴을 포함한다.The first shared electrode G is formed on the substrate GLS in a rectangular plate shape, and the second shared electrode S is a first shared electrode with the gate insulating layer GI and the semiconductor layer ACT interposed therebetween. It is formed on (G). The second shared electrode S includes a comb-shaped electrode pattern having a unidirectional opening.

제1 TFT(A2)의 비 공유전극(D1)은 제1 길이를 갖는 제1 개수의 전극패턴을 포함하며 제2 공유전극(S)의 전극 패턴과 마주보게 배치되어 채널(CH)을 형성한다. 그리고, 제2 TFT(B2)의 비 공유전극(D2)은 제1 길이를 갖는 제2 개수의 전극패턴을 포함하며 제2 공유전극(S)의 전극 패턴과 마주보게 배치되어 채널(CH)을 형성한다. 여기서, 도 13 및 도 14의 경우 상기 제1 개수(1개)는 상기 제2 개수(3개)보다 작으며, 그에 따라 제1 TFT(A2)의 채널 용량은 제2 TFT(B2)의 채널 용량에 비해 작을 수 있다. 반면, 제15 및 도 16의 경우 상기 제1 개수(2개) 및 상기 제2 개수(2개)는 서로 같으며, 그에 따라 제1 및 제2 TFT(A2,B2)의 채널 용량은 서로 같을 수 있다.The non-shared electrode D1 of the first TFT A2 includes a first number of electrode patterns having a first length and is disposed to face the electrode pattern of the second shared electrode S to form a channel CH. . In addition, the non-shared electrode D2 of the second TFT B2 includes a second number of electrode patterns having a first length and is disposed to face the electrode pattern of the second shared electrode S to form the channel CH. To form. Here, in the case of FIGS. 13 and 14, the first number (one) is smaller than the second number (three), and accordingly, the channel capacity of the first TFT (A2) is May be small compared to capacity. On the other hand, in the case of 15 and 16, the first number (two) and the second number (two) are the same, and accordingly, the channel capacities of the first and second TFTs (A2, B2) are the same. I can.

제1 TFT(A2)와 제2 TFT(B2)가 제1 방향(Y)을 따라 서로 이웃되게 형성되도록 제1 TFT(A2)의 비 공유전극(D1)과 제2 TFT(B2)의 비 공유전극(D2)은 도 13 내지 도 16과 같은 구조를 가질 수 있다. 즉, 도 13 및 도 14에서는 제1 방향(Y)의 절취선(K3-K3')을 따라 제1 TFT(A2)에 속하는 비 공유전극(D1)의 전극패턴 1개와 제2 TFT(B2)에 속하는 비 공유전극(D2)의 전극패턴 3개가 각각 제2 공유전극(S)의 전극 패턴을 사이에 두고 나란히 배치될 수 있다. 그리고, 도 15 및 도 16에서는 제1 방향(Y)의 절취선(K4-K4')을 따라 제1 TFT(A2)에 속하는 비 공유전극(D1)의 전극패턴 2개와 제2 TFT(B2)에 속하는 비 공유전극(D2)의 전극패턴 2개가 각각 제2 공유전극(S)의 전극 패턴을 사이에 두고 나란히 배치될 수 있다.Non-sharing of the non-shared electrode D1 and the second TFT B2 of the first TFT A2 so that the first TFT A2 and the second TFT B2 are formed adjacent to each other along the first direction Y The electrode D2 may have a structure as shown in FIGS. 13 to 16. That is, in FIGS. 13 and 14, one electrode pattern of the non-shared electrode D1 and the second TFT B2 belonging to the first TFT A2 along the perforated line K3-K3' in the first direction Y The three electrode patterns of the non-shared electrode D2 belonging to each may be disposed side by side with the electrode pattern of the second shared electrode S interposed therebetween. 15 and 16, the two electrode patterns of the non-shared electrode D1 and the second TFT B2 belonging to the first TFT A2 along the perforated line K4-K4' in the first direction Y Two electrode patterns of the non-shared electrode D2 belonging to each may be disposed side by side with an electrode pattern of the second shared electrode S interposed therebetween.

이와 같이, 제1 TFT(A2)와 제2 TFT(B2)를 제1 방향(Y)을 따라 배치하면, 도 8에서와 베젤 영역(BZ)의 좌우폭(W2)이, 종래 제2 방향(X)을 따라 제1 TFT(A2)와 제2 TFT(B2)를 배치했들 때의 그것(W1)에 비해 크게 줄어든다.
In this way, when the first TFT (A2) and the second TFT (B2) are arranged along the first direction (Y), the left and right widths W2 of the bezel region BZ as shown in FIG. 8 are in the conventional second direction (X It is greatly reduced compared to that (W1) when the first TFT (A2) and the second TFT (B2) are arranged along ).

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.It will be appreciated by those skilled in the art through the above description that various changes and modifications can be made without departing from the technical idea of the present invention. Therefore, the technical scope of the present invention should not be limited to the content described in the detailed description of the specification, but should be determined by the claims.

10 : 표시패널 11 : 타이밍 콘트롤러
12 : 소스 드라이브 IC 13A,13B : GIP형 게이트 드라이버
14 : 소스 PCB 15 : 레벨 쉬프터10: display panel 11: timing controller
12: source drive IC 13A, 13B: GIP type gate driver
14: source PCB 15: level shifter

Claims (6)

제1 방향을 따라 나란히 형성된 다수의 게이트라인들을 갖는 표시패널;
상기 표시패널의 비 표시영역에 상기 제1 방향을 따라 나란히 형성되어 상기 게이트라인들에 게이트펄스를 공급하는 다수의 GIP 소자들을 포함한 게이트 드라이버;
상기 GIP 소자들 각각은, 게이트전극과 함께, 소스전극 및 드레인전극 중 어느 하나를 서로 공유하는 제1 TFT와 제2 TFT를 포함하고,
상기 제1 TFT와 제2 TFT는 상기 제1 방향에 수직한 제2 방향의 채널을 각각 가지며, 상기 제1 방향을 따라 서로 이웃되게 형성되고,
상기 제1 TFT와 제2 TFT는 상기 게이트전극을 제1 공유전극으로, 상기 소스전극 및 드레인전극 중 어느 하나를 제2 공유전극으로, 상기 소스전극 및 드레인전극 중 나머지 하나를 비 공유전극으로 각각 포함하며,
상기 제1 TFT와 제2 TFT의 비 공유전극은,
상기 게이트전극의 일측 영역과 타측 영역에서 동일한 제1 길이를 갖는 부분과, 상기 게이트전극의 일측 영역과 타측 영역 사이의 중간 영역에서 제2 길이를 갖는 부분을 가지며, 상기 제1 길이는 상기 제2길이보다 긴 것을 특징으로 하는 네로우 베젤을 갖는 표시장치.A display panel having a plurality of gate lines formed in parallel along a first direction;
A gate driver including a plurality of GIP devices formed in a non-display area of the display panel along the first direction to supply gate pulses to the gate lines;
Each of the GIP elements includes a first TFT and a second TFT that share any one of a source electrode and a drain electrode together with a gate electrode,
The first TFT and the second TFT each have a channel in a second direction perpendicular to the first direction, and are formed adjacent to each other along the first direction,
The first TFT and the second TFT use the gate electrode as a first shared electrode, one of the source electrode and the drain electrode as a second shared electrode, and the other one of the source electrode and the drain electrode as a non-shared electrode, respectively. Includes,
The non-shared electrode of the first TFT and the second TFT,
A portion having the same first length in one region and the other region of the gate electrode, and a portion having a second length in an intermediate region between one region and the other region of the gate electrode, and the first length is the second A display device having a narrow bezel that is longer than a length. 제 1 항에 있어서,
상기 제1 TFT와 제2 TFT는 서로 동일한 게이트-소스 간 기생용량 또는, 서로 동일한 게이트-드레인 간 기생용량을 갖는 것을 특징으로 하는 네로우 베젤을 갖는 표시장치.The method of claim 1,
The first TFT and the second TFT have the same gate-source parasitic capacitance or the same gate-drain parasitic capacitance. 제 1 항에 있어서,
상기 제1 TFT의 비 공유전극은 상기 제1 길이의 제1 전극패턴과 상기 제1 길이보다 짧은 상기 제2 길이의 제2 전극패턴을 포함하여 "『" 형태로 상기 제2 공유전극의 전극 패턴과 마주보게 배치되어 채널을 형성하고, 상기 제2 TFT의 비 공유전극은 상기 제1 전극패턴과 상기 제2 전극패턴을 포함하여 "』" 형태로 상기 제2 공유전극의 전극 패턴과 마주보게 배치되어 채널을 형성하며,
상기 제1 방향의 제1 절취선을 따라 상기 제1 TFT의 상기 제1 및 제2 전극패턴과 상기 제2 TFT의 상기 제1 전극패턴이 나란히 배치되고, 상기 제1 절취선에 이웃한 상기 제1 방향의 제2 절취선을 따라 상기 제1 TFT의 상기 제1 전극패턴과 상기 제2 TFT의 상기 제1 및 제2 전극패턴이 나란히 배치된 것을 특징으로 하는 네로우 베젤을 갖는 표시장치.The method of claim 1,
The non-shared electrode of the first TFT includes the first electrode pattern of the first length and the second electrode pattern of the second length shorter than the first length, and the electrode pattern of the second shared electrode in the form of "" Is disposed to face to form a channel, and the non-shared electrode of the second TFT is disposed to face the electrode pattern of the second shared electrode in a """ shape including the first electrode pattern and the second electrode pattern To form a channel,
The first and second electrode patterns of the first TFT and the first electrode pattern of the second TFT are arranged side by side along a first perforated line in the first direction, and the first direction adjacent to the first perforated line The display device having a narrow bezel, wherein the first electrode pattern of the first TFT and the first and second electrode patterns of the second TFT are arranged side by side along a second perforated line of. 제1 방향을 따라 나란히 형성된 다수의 게이트라인들을 갖는 표시패널;
상기 표시패널의 비 표시영역에 상기 제1 방향을 따라 나란히 형성되어 상기 게이트라인들에 게이트펄스를 공급하는 다수의 GIP 소자들을 포함한 게이트 드라이버;
상기 GIP 소자들 각각은, 게이트전극과 함께, 소스전극 및 드레인전극 중 어느 하나를 서로 공유하는 제1 TFT와 제2 TFT를 포함하고,
상기 제1 TFT와 제2 TFT는 상기 제1 방향에 수직한 제2 방향의 채널을 각각 가지며, 상기 제1 방향을 따라 서로 이웃되게 형성되고,
상기 제1 TFT와 제2 TFT는 상기 게이트전극을 제1 공유전극으로, 상기 소스전극 및 드레인전극 중 어느 하나를 제2 공유전극으로, 상기 소스전극 및 드레인전극 중 나머지 하나를 비 공유전극으로 각각 포함하며,
상기 제2 공유전극은 제1 길이를 갖는 복수개의 전극 패턴이 양방향의 개구부를 갖도록 형성되고,
상기 제1 TFT의 비 공유전극은 상기 제1 길이를 갖는 제1 개수의 전극패턴을 포함하며 상기 제2 공유전극의 일 방향의 전극 패턴과 마주보게 배치되어 채널을 형성하고, 상기 제2 TFT의 비 공유전극은 상기 제1 길이를 갖는 제2 개수의 전극패턴을 포함하며 상기 제2 공유전극의 타 방향의 전극 패턴과 마주보게 배치되어 채널을 형성하고,
상기 제1 방향의 절취선을 따라 상기 제1 TFT의 상기 제1 개수의 전극패턴과 상기 제2 TFT의 상기 제2 개수의 전극패턴이 나란히 배치된 것을 특징으로 하는 네로우 베젤을 갖는 표시장치.A display panel having a plurality of gate lines formed in parallel along a first direction;
A gate driver including a plurality of GIP devices formed in a non-display area of the display panel along the first direction to supply gate pulses to the gate lines;
Each of the GIP elements includes a first TFT and a second TFT that share any one of a source electrode and a drain electrode together with a gate electrode,
The first TFT and the second TFT each have a channel in a second direction perpendicular to the first direction, and are formed adjacent to each other along the first direction,
The first TFT and the second TFT use the gate electrode as a first shared electrode, one of the source electrode and the drain electrode as a second shared electrode, and the other one of the source electrode and the drain electrode as a non-shared electrode, respectively. Includes,
The second shared electrode is formed such that a plurality of electrode patterns having a first length have openings in both directions,
The non-shared electrode of the first TFT includes a first number of electrode patterns having the first length and is disposed to face the electrode pattern in one direction of the second shared electrode to form a channel, and The non-shared electrode includes a second number of electrode patterns having the first length and is disposed to face the electrode pattern in the other direction of the second shared electrode to form a channel,
The display device having a narrow bezel, wherein the first number of electrode patterns of the first TFT and the second number of electrode patterns of the second TFT are arranged side by side along the perforation line in the first direction. 제 4 항에 있어서,
상기 제1 개수 및 상기 제2 개수는 서로 같거나 또는 서로 다른 것을 특징으로 하는 네로우 베젤을 갖는 표시장치.The method of claim 4,
The display device having a narrow bezel, wherein the first number and the second number are the same as or different from each other. 삭제delete
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