KR102156696B1 - Stochastic time-to-digital converter and operating method thereof - Google Patents

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Abstract

본 발명은 확률기반 TDC 및 그것의 동작 방법을 개시한다. 본 발명의 하나의 실시 예에 따른 확률기반 시간-디지털 변환기는 제1 전압 또는 제2 전압 중 제1 선택 신호에 따라 선택된 전압을 기반으로 기준 신호의 타이밍과 입력 신호의 타이밍을 비교하여 제1 비교 결과를 출력하도록 구성된 제1 아비터 셀, 제1 전압 또는 제2 전압 중 제2 선택 신호에 따라 선택된 전압을 기반으로 기준 신호의 타이밍과 입력 신호의 타이밍을 비교하여 제2 비교 결과를 출력하도록 구성된 제2 아비터 셀, 및 제1 비교 결과 및 제2 비교 결과에 기초하여 기준 신호와 입력 신호 사이의 위상 차이를 산출하도록 구성된 이진 변환기를 포함한다.The present invention discloses a probability-based TDC and a method of operation thereof. The probability-based time-to-digital converter according to an embodiment of the present invention compares the timing of the reference signal and the timing of the input signal based on a voltage selected according to a first selection signal among a first voltage or a second voltage to perform a first comparison. A first arbiter cell configured to output a result, a first voltage, or a second configured to output a second comparison result by comparing the timing of the reference signal and the timing of the input signal based on a voltage selected according to a second selection signal of the first voltage or the second voltage. 2 arbiter cells, and a binary converter configured to calculate a phase difference between the reference signal and the input signal based on the first comparison result and the second comparison result.

Description

확률기반 시간-디지털 변환기 및 그것의 동작 방법{STOCHASTIC TIME-TO-DIGITAL CONVERTER AND OPERATING METHOD THEREOF}Probability-based time-to-digital converter and its operation method {STOCHASTIC TIME-TO-DIGITAL CONVERTER AND OPERATING METHOD THEREOF}

본 발명은 시간-디지털 변환기(TDC; Time-to-Digital Converter)에 관한 것으로써, 좀 더 상세하게는 신호들 사이의 위상 차이를 디지털 코드로 변환하는 확률기반 시간-디지털 변환기 및 그것의 동작 방법에 관한 것이다.The present invention relates to a time-to-digital converter (TDC), and more particularly, a probability-based time-to-digital converter for converting a phase difference between signals into a digital code, and an operating method thereof. It is about.

반도체 공정의 발전과 함께 소자의 크기가 점점 작아짐에 따라, 칩 내에서의 신호 속도가 점점 빨라지게 되었다. 이러한 고속 신호를 처리하는데 있어서 중요한 회로들 중 하나는 두 고속 신호들 사이의 위상 차이를 측정하는 시간-디지털 변환기(TDC; Time-to-Digital Converter )이다. TDC는 클럭 신호를 생성하고 동기화시키는 PLL(Phase Locked Loop), 칩 내 타이밍(지터(jitter), 스큐(skew) 등)을 측정하는 회로들, 온도 센서 등에 활용된다. 칩 내 신호 속도가 높아짐에 따라 더 정밀한 분해능(resolution)을 가지는 TDC가 요구되고 있다.With the development of semiconductor processes, as the size of the device becomes smaller and smaller, the signal speed in the chip becomes increasingly faster. One of the important circuits in processing such high-speed signals is a time-to-digital converter (TDC) that measures the phase difference between two high-speed signals. TDC is used in PLL (Phase Locked Loop) that generates and synchronizes clock signals, circuits that measure timing within a chip (jitter, skew, etc.), and temperature sensors. As the signal speed in a chip increases, a TDC with more precise resolution is required.

그러나, 반도체 공정의 발전이 소자의 크기를 축소하는 방향으로 진행됨에 따른 소자들 사이의 불일치(mismatch)로 인하여 정밀한 분해능과 선형성(linearity)을 동시에 가지는 TDC를 설계하는 것이 어렵다. 확률기반(stochastic) TDC는 이러한 소자들 사이의 불일치를 활용하여 매우 정밀한 분해능을 가질 수 있다. 그러나, 소자들 사이의 불일치가 랜덤(random)하기 때문에, 확률기반 TDC의 비선형성이 커질 수 있다.However, it is difficult to design a TDC having precise resolution and linearity at the same time due to a mismatch between devices as the semiconductor process advances in the direction of reducing the size of devices. The stochastic TDC can have very precise resolution by taking advantage of the mismatch between these devices. However, since the discrepancy between the devices is random, the nonlinearity of the probability-based TDC may increase.

본 발명은 상술된 기술적 과제를 해결하기 위한 것으로써, 본 발명의 목적은 정밀한 분해능(ultrafine reolution)을 가지는 확률기반 TDC의 선형성을 개선할 수 있는 확률기반 TDC 및 그것의 동작 방법을 제공하는데 있다.The present invention is to solve the above-described technical problem, and an object of the present invention is to provide a probability-based TDC capable of improving the linearity of a probability-based TDC having an ultrafine reolution, and an operation method thereof.

본 발명의 하나의 실시 예에 따른 확률기반 시간-디지털 변환기는 제1 전압 또는 제2 전압 중 제1 선택 신호에 따라 선택된 전압을 기반으로 기준 신호의 타이밍과 입력 신호의 타이밍을 비교하여 제1 비교 결과를 출력하도록 구성된 제1 아비터 셀, 상기 제1 전압 또는 상기 제2 전압 중 제2 선택 신호에 따라 선택된 전압을 기반으로 상기 기준 신호의 타이밍과 상기 입력 신호의 타이밍을 비교하여 제2 비교 결과를 출력하도록 구성된 제2 아비터 셀, 및 상기 제1 비교 결과 및 상기 제2 비교 결과에 기초하여 상기 기준 신호와 상기 입력 신호 사이의 위상 차이를 산출하도록 구성된 이진 변환기를 포함한다.The probability-based time-to-digital converter according to an embodiment of the present invention compares the timing of the reference signal and the timing of the input signal based on a voltage selected according to a first selection signal among a first voltage or a second voltage to perform a first comparison. A second comparison result is obtained by comparing the timing of the reference signal and the timing of the input signal based on a first arbiter cell configured to output a result and a voltage selected according to a second selection signal among the first voltage or the second voltage. And a second arbiter cell configured to output, and a binary converter configured to calculate a phase difference between the reference signal and the input signal based on the first comparison result and the second comparison result.

하나의 실시 예에 있어서, 상기 제1 선택 신호 및 상기 제2 선택 신호는 각각 1-비트 신호일 수 있다.In one embodiment, each of the first selection signal and the second selection signal may be a 1-bit signal.

하나의 실시 예에 있어서, 상기 제1 아비터 셀이 상기 제1 전압을 기반으로 동작하는 경우, 상기 제1 아비터 셀은 제1 시간 오프셋을 가지고, 상기 제1 아비터 셀이 상기 제2 전압을 기반으로 동작하는 경우, 상기 제1 아비터 셀은 상기 제1 시간 오프셋과 다른 제2 시간 오프셋을 가질 수 있다.In one embodiment, when the first arbiter cell operates based on the first voltage, the first arbiter cell has a first time offset, and the first arbiter cell is based on the second voltage. In operation, the first arbiter cell may have a second time offset different from the first time offset.

하나의 실시 예에 있어서, 상기 제2 아비터 셀이 상기 제1 전압을 기반으로 동작하는 경우, 상기 제2 아비터 셀은 상기 제1 시간 오프셋과 다른 제3 시간 오프셋을 가지고, 상기 제2 아비터 셀이 상기 제2 전압을 기반으로 동작하는 경우, 상기 제2 아비터 셀은 상기 제2 시간 오프셋과 다른 제4 시간 오프셋을 가질 수 있다.In one embodiment, when the second arbiter cell operates based on the first voltage, the second arbiter cell has a third time offset different from the first time offset, and the second arbiter cell is When operating based on the second voltage, the second arbiter cell may have a fourth time offset different from the second time offset.

하나의 실시 예에 있어서, 상기 제1 선택 신호 및 상기 제2 선택 신호는 상기 확률기반 시간-디지털 변환기의 INL(integral non-linearity) 에러가 최소화되도록 결정될 수 있다.In one embodiment, the first selection signal and the second selection signal may be determined to minimize an integral non-linearity (INL) error of the probability-based time-to-digital converter.

하나의 실시 예에 있어서, 상기 제1 선택 신호 및 상기 제2 선택 신호는 상기 확률기반 시간-디지털 변환기의 프로세스 코너(process corner) 특성을 기반으로 결정될 수 있다.In one embodiment, the first selection signal and the second selection signal may be determined based on a process corner characteristic of the probability-based time-to-digital converter.

하나의 실시 예에 있어서, 제1 클럭 신호에 응답하여 하나의 패드를 통해 직렬로 상기 제1 선택 신호 및 상기 제2 선택 신호를 수신하고, 제2 클럭 신호에 응답하여 상기 제1 선택 신호 및 상기 제2 선택 신호를 상기 제1 아비터 셀 및 상기 제2 아비터 셀 각각으로 병렬로 제공하도록 구성된 스캔-체인 회로를 더 포함할 수 있다.In one embodiment, the first selection signal and the second selection signal are serially received through one pad in response to a first clock signal, and the first selection signal and the second selection signal are received in response to a second clock signal. A scan-chain circuit configured to provide a second selection signal to each of the first arbiter cell and the second arbiter cell in parallel may be further included.

본 발명의 하나의 실시 예에 따른 복수의 아비터 셀들을 포함하는 확률기반 시간-디지털 변환기의 동작 방법은 상기 복수의 아비터 셀들 중 적어도 두 개의 아비터 셀들에 대응하는 선택 신호들을 수신하는 단계, 상기 적어도 두 개의 아비터 셀들 각각을 통해 제1 전압 또는 제2 전압 중 상기 선택 신호들 중 대응하는 선택 신호에 따라 선택된 전압을 기반으로 기준 신호의 타이밍과 입력 신호의 타이밍에 대한 타이밍 비교 결과를 생성하는 단계, 및 상기 적어도 두 개의 아비터 셀들로부터 생성된 상기 기준 신호와 상기 입력 신호의 타이밍 비교 결과들에 기초하여 상기 기준 신호와 상기 입력 신호 사이의 위상 차이를 산출하는 단계를 포함한다.A method of operating a probability-based time-to-digital converter including a plurality of arbiter cells according to an embodiment of the present invention includes the steps of receiving selection signals corresponding to at least two arbiter cells among the plurality of arbiter cells, the at least two Generating a timing comparison result for the timing of the reference signal and the timing of the input signal based on a voltage selected according to a corresponding selection signal among the selection signals among a first voltage or a second voltage through each of the arbiter cells, and And calculating a phase difference between the reference signal and the input signal based on timing comparison results of the reference signal and the input signal generated from the at least two arbiter cells.

하나의 실시 예에 있어서, 상기 선택 신호들 각각은 1-비트 신호일 수 있다.In one embodiment, each of the selection signals may be a 1-bit signal.

하나의 실시 예에 있어서, 상기 적어도 두 개의 아비터 셀들 각각은 상기 제1 전압 및 상기 제2 전압에 대하여 서로 다른 시간 오프셋을 가질 수 있다.In one embodiment, each of the at least two arbiter cells may have different time offsets with respect to the first voltage and the second voltage.

하나의 실시 예에 있어서, 상기 선택 신호들은 상기 확률기반 시간-디지털 변환기의 INL(integral non-linearity) 에러가 최소화되도록 결정될 수 있다.In one embodiment, the selection signals may be determined such that an integral non-linearity (INL) error of the probability-based time-to-digital converter is minimized.

하나의 실시 예에 있어서, 상기 선택 신호들은 상기 확률기반 시간-디지털 변환기의 프로세스 코너(process corner) 특성을 기반으로 결정될 수 있다.In one embodiment, the selection signals may be determined based on a process corner characteristic of the probability-based time-to-digital converter.

하나의 실시 예에 있어서, 상기 선택된 전압에 대하여 상기 적어도 두 개의 아비터 셀들 각각이 가지는 시간 오프셋은 상기 확률기반 시간-디지털 변환기의 입력 범위 이내일 수 있다.In one embodiment, a time offset of each of the at least two arbiter cells with respect to the selected voltage may be within an input range of the probability-based time-to-digital converter.

하나의 실시 예에 있어서, 상기 적어도 두 개의 아비터 셀들의 개수가 m개인 경우, 상기 적어도 두 개의 아비터 셀들이 가지는 시간 오프셋들의 조합 수는 2m개일 수 있다.In an embodiment, when the number of the at least two arbiter cells is m, the number of combinations of time offsets of the at least two arbiter cells may be 2 m .

본 발명의 실시 예에 따르면, 복수의 아비터 셀들의 시간 오프셋들의 조합 수를 극대화하여 확률기반 TDC의 선형성이 개선될 수 있다.According to an embodiment of the present invention, linearity of probability-based TDC may be improved by maximizing the number of combinations of time offsets of a plurality of arbiter cells.

또한, 본 발명의 실시 예에 따르면, 정밀한 분해능을 가지며, 회로의 효율성 및 전력 소모가 향상된 확률기반 TDC를 제공할 수 있다.In addition, according to an embodiment of the present invention, it is possible to provide a probability-based TDC having a precise resolution and improved circuit efficiency and power consumption.

도 1은 본 발명의 하나의 실시 예에 따른 확률기반 TDC의 예시적인 블록도를 보여준다.
도 2는 도 1의 아비터 셀의 예시를 보여주는 블록도이다.
도 3은 도 2의 아비터 블록 회로의 예시를 보여주는 회로도이다.
도 4는 본 발명의 하나의 실시 예에 따른 확률기반 TDC의 동작의 예시를 보여주는 순서도이다.
도 5a는 본 발명의 하나의 실시 예에 따른 아비터 셀들의 시간 오프셋의 예시를 보여주는 도면이다.
도 5b는 본 발명의 하나의 실시 예에 따라 결정된 선택 신호들의 조합에 따른 아비터 셀들의 시간 오프셋들을 보여준다.
도 5c는 도 5b의 아비터 셀들의 시간 오프셋들이 오름차순으로 정렬된 시간 오프셋들을 보여준다.
도 5d는 본 발명의 하나의 실시 예에 따른 확률기반 TDC의 INL 에러의 예시를 보여준다.
도 6a는 본 발명의 하나의 실시 예에 따른 아비터 셀들의 시간 오프셋 분포를 보여준다.
도 6b는 본 발명의 실시 예에 따른 입력 신호의 타이밍에 대한 결과 데이터를 보여준다.
도 7은 본 발명의 하나의 실시 예에 따른 아비터 셀들로 선택 신호들을 입력하기 위한 확률기반 TDC의 예시적인 블록도를 보여준다.
도 8은 도 7의 스캔 셀의 예시적인 회로를 보여준다.1 shows an exemplary block diagram of a probability-based TDC according to an embodiment of the present invention.
2 is a block diagram illustrating an example of the arbiter cell of FIG. 1.
3 is a circuit diagram illustrating an example of the arbiter block circuit of FIG. 2.
4 is a flowchart illustrating an example of an operation of a probability-based TDC according to an embodiment of the present invention.
5A is a diagram illustrating an example of a time offset of arbiter cells according to an embodiment of the present invention.
5B shows time offsets of arbiter cells according to a combination of selection signals determined according to an embodiment of the present invention.
5C shows time offsets in which the time offsets of the arbiter cells of FIG. 5B are arranged in ascending order.
5D shows an example of an INL error of a probability-based TDC according to an embodiment of the present invention.
6A shows a time offset distribution of arbiter cells according to an embodiment of the present invention.
6B shows result data for timing of an input signal according to an embodiment of the present invention.
7 is an exemplary block diagram of a probability-based TDC for inputting selection signals to arbiter cells according to an embodiment of the present invention.
8 shows an exemplary circuit of the scan cell of FIG. 7.

이하, 첨부된 도면들을 참조하여 본 발명의 실시 예들이 상세하게 설명된다. 이하의 설명에서, 상세한 구성들 및 구조들과 같은 세부적인 사항들은 단순히 본 발명의 실시 예들의 전반적인 이해를 돕기 위하여 제공된다. 그러므로 본 발명의 기술적 사상 및 범위로부터의 벗어남 없이 본문에 기재된 실시 예들의 변형들은 통상의 기술자에 의해 수행될 수 있다. 더욱이, 명확성 및 간결성을 위하여 잘 알려진 기능들 및 구조들에 대한 설명들은 생략된다. 본 명세서에서 사용된 용어들은 본 발명의 기능들을 고려하여 정의된 용어들이며, 특정 기능에 한정되지 않는다. 용어들의 정의는 상세한 설명에 기재된 사항을 기반으로 결정될 수 있다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. In the following description, detailed details such as detailed configurations and structures are provided simply to help overall understanding of embodiments of the present invention. Therefore, modifications of the embodiments described in the text may be performed by a person skilled in the art without departing from the spirit and scope of the present invention. Moreover, descriptions of well-known functions and structures are omitted for clarity and conciseness. Terms used in the present specification are terms defined in consideration of functions of the present invention, and are not limited to specific functions. The definition of terms may be determined based on the matters described in the detailed description.

이하의 도면들 또는 상세한 설명에서의 모듈들은 도면에 도시되거나 또는 상세한 설명에 기재된 구성 요소 이외에 다른 것들과 연결될 수 있다. 모듈들 또는 구성 요소들 사이의 연결은 각각 직접적 또는 비직접적일 수 있다. 모듈들 또는 구성 요소들 사이의 연결은 각각 통신에 의한 연결이거나 또는 물리적인 접속일 수 있다.Modules in the following drawings or detailed description may be shown in the drawings or may be connected to other things other than the components described in the detailed description. The connections between modules or components may be direct or non-direct, respectively. The connections between the modules or components may each be a communication connection or a physical connection.

다르게 정의되지 않는 한, 본문에서 사용되는 기술적 또는 과학적인 의미를 포함하는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 지닌 자에 의해 이해될 수 있는 의미를 갖는다. 일반적으로 사전에서 정의된 용어들은 관련된 기술 분야에서의 맥락적 의미와 동등한 의미를 갖도록 해석되며, 본문에서 명확하게 정의되지 않는 한, 이상적 또는 과도하게 형식적인 의미를 갖도록 해석되지 않는다.Unless otherwise defined, all terms including technical or scientific meanings used in the text have meanings that can be understood by those of ordinary skill in the art to which the present invention belongs. In general, terms defined in the dictionary are interpreted to have a meaning equivalent to a contextual meaning in a related technical field, and are not interpreted to have an ideal or excessively formal meaning unless clearly defined in the text.

도 1은 본 발명의 하나의 실시 예에 따른 확률기반 TDC의 예시적인 블록도를 보여준다. 도 1을 참조하면, 확률기반 TDC(1000)는 제1 내지 제m 아비터 셀들(100-300), 및 이진 변환기(400)를 포함할 수 있다.1 shows an exemplary block diagram of a probability-based TDC according to an embodiment of the present invention. Referring to FIG. 1, a probability-based TDC 1000 may include first to m th arbiter cells 100-300 and a binary converter 400.

확률기반 TDC(1000)는 소자들 사이의 불일치(mismatch)로부터 발생되는 아비터 셀들(100-300) 각각의 시간 오프셋(offset)을 이용하여 입력 신호(IS)와 기준 신호(RS) 사이의 위상 차이(또는, 시간 차이)를 산출할 수 있다. 시간 오프셋은 입력 신호(IS)와 기준 신호(RS) 사이의 실제 위상 차이와 아비터 셀들(100-300) 각각에 의해 감지되는 위상 차이 간의 오프셋을 의미한다. 아비터 셀들(100-300) 각각은 공정의 변동(process variation)에 따라 랜덤한 시간 오프셋을 가지며, 이에 따라 아비터 셀들(100-300)은 각각 서로 다른 시간 오프셋을 가질 수 있다. 확률기반 TDC(1000)는 아비터 셀들(100-300)의 랜덤한 시간 오프셋들을 기반으로 입력 신호(IS)와 기준 신호(RS) 사이의 위상 차이를 정밀(fine)하게 산출할 수 있다. The probability-based TDC 1000 is a phase difference between the input signal IS and the reference signal RS using a time offset of each of the arbiter cells 100-300 generated from a mismatch between devices. (Or, time difference) can be calculated. The time offset means an offset between the actual phase difference between the input signal IS and the reference signal RS and the phase difference detected by each of the arbiter cells 100-300. Each of the arbiter cells 100-300 may have a random time offset according to a process variation, and accordingly, the arbiter cells 100-300 may each have a different time offset. The probability-based TDC 1000 may finely calculate a phase difference between the input signal IS and the reference signal RS based on random time offsets of the arbiter cells 100-300.

이와 같이, 확률기반 TDC(1000)는 아비터 셀들(100-300)의 시간 오프셋들을 그대로 활용하므로, 시간 오프셋을 감소시키기 위한 노력(예를 들어, 소자의 크기를 크게 하거나 시간 오프셋을 캔슬 아웃(cancel out)하기 위한 회로를 추가)이 요구되지 않는다. 즉, 최소 크기의 소자들을 이용하여 아비터 셀들(100-300)을 구현할 수 있다. 따라서, 아비터 셀들(100-300)의 크기가 스케일 다운(scale down)될 수 있고, 아비터 셀들(100-300)의 전력 소모가 감소될 수 있다. 또한, 확률기반 TDC(1000)는 시간 오프셋들의 차이를 이용하므로 입력 신호(IS)와 기준 신호(RS) 사이의 위상 차이를 매우 정밀하게 측정할 수 있다.In this way, since the probability-based TDC 1000 utilizes the time offsets of the arbiter cells 100-300 as it is, efforts to reduce the time offset (e.g., increase the size of the device or cancel the time offset) out)) is not required. That is, the arbiter cells 100 to 300 may be implemented using devices of the smallest size. Accordingly, the size of the arbiter cells 100-300 may be scaled down, and power consumption of the arbiter cells 100-300 may be reduced. Also, since the probability-based TDC 1000 uses a difference between time offsets, a phase difference between the input signal IS and the reference signal RS can be measured very precisely.

아비터 셀들(100-300) 각각은 입력 신호(IS), 기준 신호(RS), 및 선택 신호(SEL)를 수신할 수 있다. 아비터 셀들(100-300) 각각은 복수의 전압들 중 선택 신호(SEL)에 따라 선택된 전압을 기반으로 동작할 수 있다. 예를 들어, 선택 신호(SEL[0])가 1-비트 신호인 경우, 제1 아비터 셀(100)은 '0'인 선택 신호(SEL[0])에 기초하여 제1 전압을 기반으로 동작하고, '1'인 선택 신호(SEL[0])에 기초하여 제2 전압을 기반으로 동작할 수 있다.Each of the arbiter cells 100-300 may receive an input signal IS, a reference signal RS, and a selection signal SEL. Each of the arbiter cells 100-300 may operate based on a voltage selected according to a selection signal SEL among a plurality of voltages. For example, when the selection signal SEL[0] is a 1-bit signal, the first arbiter cell 100 operates based on the first voltage based on the selection signal SEL[0] of '0'. And, based on the selection signal SEL[0] of '1', the operation may be performed based on the second voltage.

아비터 셀들(100-300) 각각은 제공되는 선택 신호(SEL)에 따라 선택된 전압을 기반으로 입력 신호(IS)의 타이밍과 기준 신호(RS)의 타이밍을 비교하여 비교 결과(OT)를 출력할 수 있다. 예를 들어, 제1 아비터 셀(100)은 선택 신호(SEL[0])에 의해 선택된 전압을 기반으로 입력 신호(IS)의 에지(edge) 타이밍과 기준 신호(RS)의 에지 타이밍을 비교하여 비교 결과(OT[0])를 출력할 수 있다. 예를 들어, 입력 신호(IS)의 에지 타이밍이 기준 신호(RS)의 에지 타이밍보다 빠른 경우, 제1 아비터 셀(100)은 비교 결과(OT[0])로서 '1'을 출력할 수 있다. 입력 신호(IS)의 에지 타이밍이 기준 신호(RS)의 에지 타이밍보다 느린 경우, 제1 아비터 셀(100)은 비교 결과(OT[0])로서 '0'을 출력할 수 있다.Each of the arbiter cells 100-300 may output a comparison result OT by comparing the timing of the input signal IS and the timing of the reference signal RS based on the voltage selected according to the provided selection signal SEL. have. For example, the first arbiter cell 100 compares the edge timing of the input signal IS and the edge timing of the reference signal RS based on the voltage selected by the selection signal SEL[0]. The comparison result (OT[0]) can be output. For example, when the edge timing of the input signal IS is faster than the edge timing of the reference signal RS, the first arbiter cell 100 may output '1' as the comparison result OT[0]. . When the edge timing of the input signal IS is slower than the edge timing of the reference signal RS, the first arbiter cell 100 may output '0' as the comparison result OT[0].

아비터 셀들(100-300) 각각의 시간 오프셋이 랜덤하게 결정되므로, 동일한 입력들에 대하여 아비터 셀들(100-300)로부터 출력되는 비교 결과들(OT[0]-OT[m])은 서로 다를 수 있다. 예를 들어, 제1 및 제2 아비터 셀들(100, 200)로 동일한 값의 선택 신호들(SEL[0], SEL[1])이 각각 제공되는 경우, 제1 및 제2 아비터 셀들(100, 200)은 동일한 전압을 기반으로 입력 신호(IS)의 타이밍과 기준 신호(RS)의 타이밍을 비교할 수 있다. 이 경우, 제1 아비터 셀(100)로부터 출력되는 비교 결과(OT[0])와 제2 아비터 셀(200)로부터 출력되는 비교 결과(OT[1])는 다를 수 있다. 즉, 동일한 전압에 대하여 제1 아비터 셀(100)의 시간 오프셋과 제2 아비터 셀(200)의 시간 오프셋이 다를 수 있고, 이에 따라 제1 아비터 셀(100)로부터 출력된 비교 결과(OT[0])와 제2 아비터 셀(200)로부터 출력되는 비교 결과(OT[1])가 다를 수 있다.Since the time offset of each of the arbiter cells 100-300 is randomly determined, the comparison results (OT[0]-OT[m]) output from the arbiter cells 100-300 for the same inputs may be different. have. For example, when selection signals SEL[0] and SEL[1] having the same value are respectively provided to the first and second arbiter cells 100 and 200, the first and second arbiter cells 100 and 200 200) may compare the timing of the input signal IS and the timing of the reference signal RS based on the same voltage. In this case, the comparison result OT[0] output from the first arbiter cell 100 and the comparison result OT[1] output from the second arbiter cell 200 may be different. That is, the time offset of the first arbiter cell 100 and the time offset of the second arbiter cell 200 may be different for the same voltage, and accordingly, the comparison result output from the first arbiter cell 100 (OT[0 ]) and the comparison result OT[1] output from the second arbiter cell 200 may be different.

아비터 셀들(100-300) 각각이 가지는 시간 오프셋은 선택 신호(SEL)에 따라 달라질 수 있다. 예를 들어, 제1 아비터 셀(100)이 선택 신호(SEL)에 따라 제1 전압을 기반으로 동작하는 경우, 제1 아비터 셀(100)은 제1 시간 오프셋을 가질 수 있다. 제1 아비터 셀(100)이 선택 신호(SEL)에 따라 제2 전압을 기반으로 동작하는 경우, 제1 아비터 셀(100)은 제2 시간 오프셋을 가질 수 있다. 이 경우, 제1 시간 오프셋과 제2 시간 오프셋은 다를 수 있다. 예를 들어, 선택 신호(SEL[0])가 1-비트 신호인 경우, 제1 아비터 셀(100)은 서로 다른 2개의 시간 오프셋들을 가질 수 있다.The time offset of each of the arbiter cells 100-300 may vary according to the selection signal SEL. For example, when the first arbiter cell 100 operates based on a first voltage according to the selection signal SEL, the first arbiter cell 100 may have a first time offset. When the first arbiter cell 100 operates based on the second voltage according to the selection signal SEL, the first arbiter cell 100 may have a second time offset. In this case, the first time offset and the second time offset may be different. For example, when the selection signal SEL[0] is a 1-bit signal, the first arbiter cell 100 may have two different time offsets.

이진 변환기(400)는 아비터 셀들(100-300)로부터 출력된 비교 결과들(OT[0]-OT[m])에 기초하여 입력 신호(IS)와 기준 신호(RS) 사이의 위상 차이를 산출할 수 있다. 이진 변환기(400)는 산출된 위상 차이를 2진수 코드 형태의 결과 데이터(RDT)로서 출력할 수 있다. 예를 들어, 이진 변환기(400)는 (m+1)개의 비교 결과들(OT[0]-OT[m]) 중 '0' 또는 '1'인 비트의 개수에 기초하여 위상 차이를 산출할 수 있다. 예를 들어, 아비터 셀들(100-300)의 개수가 (2N-1)개인 경우(즉, m이 (2N-2)인 경우), 이진 변환기(400)는 N-비트의 결과 데이터(RDT)를 출력할 수 있다. 즉, 확률기반 TDC(1000)의 분해능(resolution)은 아비터 셀들(100-300)의 개수에 따라 달라질 수 있다.The binary converter 400 calculates the phase difference between the input signal IS and the reference signal RS based on the comparison results OT[0]-OT[m] output from the arbiter cells 100-300 can do. The binary converter 400 may output the calculated phase difference as result data RDT in the form of a binary code. For example, the binary converter 400 may calculate the phase difference based on the number of bits that are '0' or '1' among (m+1) comparison results (OT[0]-OT[m]). I can. For example, when the number of arbiter cells 100-300 is (2 N -1) (that is, when m is (2 N -2)), the binary converter 400 uses N-bit result data ( RDT) can be output. That is, the resolution of the probability-based TDC 1000 may vary depending on the number of arbiter cells 100-300.

도 1에서는 모든 아비터 셀들(100-300)로부터 출력되는 비교 결과들(OT[0]-OT[m])에 기초하여 결과 데이터(RDT)가 생성되는 것으로 도시되었으나, 본 발명이 이에 한정되는 것은 아니다. 예를 들어, 이진 변환기(400)는 아비터 셀들(100-300) 중 선택된 일부 아비터 셀들로부터 출력되는 비교 결과들에 기초하여 결과 데이터(RDT)를 생성할 수 있다. 이 경우, 선택된 일부 아비터 셀들에만 선택 신호들이 제공될 수 있다. 선택된 일부 아비터 셀들의 개수는 확률기반 TDC(1000)의 분해능에 따라 결정될 수 있고, 아비터 셀들(100-300) 각각의 시간 오프셋 특성을 고려하여 일부 아비터 셀들이 선택될 수 있다. 예를 들어, 확률기반 TDC(1000)의 원하는 입력 범위 내의 시간 오프셋을 가지는 아비터 셀들이 선택될 수 있다.In FIG. 1, it is illustrated that result data RDT is generated based on comparison results OT[0]-OT[m] output from all arbiter cells 100-300, but the present invention is limited thereto. no. For example, the binary converter 400 may generate result data RDT based on comparison results output from some selected arbiter cells among arbiter cells 100-300. In this case, selection signals may be provided only to some selected arbiter cells. The number of selected arbiter cells may be determined according to the resolution of the probability-based TDC 1000, and some arbiter cells may be selected in consideration of a time offset characteristic of each of the arbiter cells 100-300. For example, arbiter cells having a time offset within a desired input range of the probability-based TDC 1000 may be selected.

상술한 바와 같이, 아비터 셀들(100-300) 각각이 선택 신호(SEL)에 따라 서로 다른 시간 오프셋을 가지는 경우, 확률기반 TDC(1000)의 시간 오프셋들의 조합 수는 아비터 셀들(100-300)의 개수에 따라 극대화될 수 있다. 예를 들어, 아비터 셀들(100-300)의 개수가 m개인 경우, 확률기반 TDC(1000)의 시간 오프셋들의 조합 수는 2m개일 수 있다. 확률기반 TDC(1000)의 시간 오프셋들의 조합에 따라 확률기반 TDC(1000)의 선형성이 달라질 수 있다. 따라서, 아비터 셀들(100-300)로 제공되는 선택 신호들(SEL[0]-SEL[m])이 제어되는 경우, 확률기반 TDC(1000)의 선형성이 개선될 수 있다.As described above, when each of the arbiter cells 100-300 has different time offsets according to the selection signal SEL, the number of combinations of the time offsets of the probability-based TDC 1000 is the number of combinations of the arbiter cells 100-300. It can be maximized depending on the number. For example, when the number of arbiter cells 100-300 is m, the number of combinations of time offsets of the probability-based TDC 1000 may be 2 m . The linearity of the probability-based TDC 1000 may vary according to a combination of time offsets of the probability-based TDC 1000. Accordingly, when the selection signals SEL[0]-SEL[m] provided to the arbiter cells 100-300 are controlled, the linearity of the probability-based TDC 1000 may be improved.

도 2는 도 1의 아비터 셀의 예시를 보여주는 블록도이다. 도 2를 참조하면, 아비터 셀(500)은 아비터 블록 회로(510), 래치(latch)(520), 및 플립플롭(flipflop)(530)을 포함할 수 있다. 2 is a block diagram illustrating an example of the arbiter cell of FIG. 1. Referring to FIG. 2, the arbiter cell 500 may include an arbiter block circuit 510, a latch 520, and a flip-flop 530.

아비터 블록 회로(510)는 입력 신호(IS), 기준 신호(RS), 및 선택 신호(SEL)를 수신할 수 있다. 아비터 블록 회로(510)는 선택 신호(SEL)에 따라 선택된 전압을 기반으로 입력 신호(IS)의 타이밍과 기준 신호(RS)의 타이밍을 비교할 수 있다. 비교 결과, 아비터 블록 회로(510)는 제1 출력 신호(OUT) 및 제2 출력 신호(OUTb)를 생성할 수 있다. 제1 출력 신호(OUT)와 제2 출력 신호(OUTb) 사이의 위상 차이는 180도일 수 있다. 예를 들어, 제1 출력 신호(OUT)가 '1'인 경우, 제2 출력 신호(OUTb)는 '0'일 수 있다. The arbiter block circuit 510 may receive an input signal IS, a reference signal RS, and a selection signal SEL. The arbiter block circuit 510 may compare the timing of the input signal IS and the timing of the reference signal RS based on the voltage selected according to the selection signal SEL. As a result of the comparison, the arbiter block circuit 510 may generate a first output signal OUT and a second output signal OUTb. The phase difference between the first output signal OUT and the second output signal OUTb may be 180 degrees. For example, when the first output signal OUT is '1', the second output signal OUTb may be '0'.

출력 신호들(OUT, OUTb)의 전압 레벨은 선택 신호(SEL)에 따라 선택된 전압의 크기에 따라 달라질 수 있다. 예를 들어, 선택된 전압의 크기가 작은 경우, 출력 신호들(OUT, OUTb)의 하이(high) 레벨은 확률기반 TDC(1000)의 전원 전압(VDD)보다 작을 수 있다. 이 경우, 출력 신호들(OUT, OUTb)이 풀-스윙(full-swing)되지 않아 출력 신호들(OUT, OUTb)의 값(즉, '0' 또는 '1')이 구분되지 못할 수 있다.The voltage levels of the output signals OUT and OUTb may vary according to the level of the voltage selected according to the selection signal SEL. For example, when the magnitude of the selected voltage is small, the high level of the output signals OUT and OUTb may be smaller than the power voltage VDD of the probability-based TDC 1000. In this case, since the output signals OUT and OUTb are not full-swing, the values of the output signals OUT and OUTb (that is, '0' or '1') may not be distinguished.

래치(520)는 아비터 블록 회로(510)로부터 출력 신호들(OUT, OUTb)을 수신할 수 있다. 래치(520)는 출력 신호들(OUT, OUTb)의 값이 구분되도록 내부 회로의 이득(gain)을 이용하여 출력 신호들(OUT, OUTb)을 증폭시킬 수 있다. 이에 따라, 출력 신호들(OUT, OUTb)의 차동(differential) 값이 증폭되고, 출력 신호들(OUT, OUTb)이 풀-스윙으로 변환될 수 있다. 래치(520)는 증폭된 출력 신호들(OUT, OUTb) 중 하나(AO)를 출력할 수 있다. 예를 들어, 래치(520)는 R2R 래치(Rail-to-Rail latch)일 수 있으나, 본 발명이 이에 한정되는 것은 아니다.The latch 520 may receive output signals OUT and OUTb from the arbiter block circuit 510. The latch 520 may amplify the output signals OUT and OUTb using a gain of an internal circuit so that the values of the output signals OUT and OUTb are distinguished. Accordingly, a differential value of the output signals OUT and OUTb may be amplified, and the output signals OUT and OUTb may be converted into a full swing. The latch 520 may output one of the amplified output signals OUT and OUTb (AO). For example, the latch 520 may be a R2R latch (Rail-to-Rail latch), but the present invention is not limited thereto.

플립플롭(530)은 래치(520)로부터 출력된 증폭된 출력 신호(AO)를 수신할 수 있다. 플립플롭(530)은 증폭된 출력 신호(AO)를 샘플링할 수 있다. 래치(520)에 의해 증폭된 출력 신호(AO)의 전압 레벨이 여전히 '0' 또는 '1'로 구분되기 어려운 경우, 플립플롭(530)은 증폭된 출력 신호(AO)의 값이 구분되도록 내부 회로의 이득을 이용하여 증폭된 출력 신호(AO)를 증폭시킬 수 있다. 이에 따라, 플립플롭(530)으로부터 비교 결과(OT)가 출력될 수 있다.The flip-flop 530 may receive the amplified output signal AO output from the latch 520. The flip-flop 530 may sample the amplified output signal AO. When the voltage level of the output signal AO amplified by the latch 520 is still difficult to be divided into '0' or '1', the flip-flop 530 is internally divided so that the value of the amplified output signal AO is divided. The amplified output signal AO can be amplified by using the gain of the circuit. Accordingly, the comparison result OT may be output from the flip-flop 530.

상술한 바와 같이, 아비터 셀(500)은 다양한 전압들에 기초하여 동작할 수 있다. 이에 따라, 아비터 셀(500)로부터 출력되는 신호의 값이 '0' 또는 '1'로 구분되기 어려울 수 있다. 이러한 메타스태빌리티(metastability) 상태가 되는 것을 방지하기 위해, 아비터 셀(500)은 래치(520) 및 플립플롭(530)을 포함할 수 있다. 도 2에는 아비터 셀(500)이 하나의 래치(520) 및 하나의 플립플롭(530)을 포함하는 것으로 도시되었으나, 본 발명이 이에 한정되는 것은 아니다. 예를 들어, 아비터 셀(500)은 다양한 개수의 래치들 및 플립플롭들을 포함할 수 있다.As described above, the arbiter cell 500 may operate based on various voltages. Accordingly, it may be difficult to distinguish a value of a signal output from the arbiter cell 500 as '0' or '1'. In order to prevent such a metastability state from being entered, the arbiter cell 500 may include a latch 520 and a flip-flop 530. In FIG. 2, the arbiter cell 500 is illustrated as including one latch 520 and one flip-flop 530, but the present invention is not limited thereto. For example, the arbiter cell 500 may include various numbers of latches and flip-flops.

도 3은 도 2의 아비터 블록 회로의 예시를 보여주는 회로도이다. 도 3을 참조하면, 아비터 블록 회로(510)는 전원 공급 회로(511) 및 타이밍 비교 회로(512)를 포함할 수 있다. 3 is a circuit diagram illustrating an example of the arbiter block circuit of FIG. 2. Referring to FIG. 3, the arbiter block circuit 510 may include a power supply circuit 511 and a timing comparison circuit 512.

전원 공급 회로(511)는 제1 및 제2 PMOS들(P1, P2)을 포함할 수 있다. 제1 PMOS의 일단은 제1 전압(VDDH)원과 연결되고 타단은 타이밍 비교 회로(512)의 제1 노드(ND1)와 연결된다. 제1 PMOS(P1)의 게이트 단자로는 선택 신호(SEL)가 제공된다. 제2 PMOS의 일단은 제2 전압(VDDL)원과 연결되고 타단은 타이밍 비교 회로(512)의 제1 노드(ND1)와 연결된다. 제2 PMOS(P2)의 게이트 단자로는 반전된 선택 신호(SELb)가 제공된다. 예를 들어, 선택 신호(SEL)에 따라 제1 PMOS(P1)가 온-상태가 되는 경우, 제1 전압(VDDH)이 타이밍 비교 회로(512)의 제1 노드(ND1)로 제공될 수 있다. 이 경우, 제2 PMOS(P2)는 오프-상태일 수 있다.The power supply circuit 511 may include first and second PMOSs P1 and P2. One end of the first PMOS is connected to the first voltage VDDH source, and the other end is connected to the first node ND1 of the timing comparison circuit 512. A selection signal SEL is provided to the gate terminal of the first PMOS P1. One end of the second PMOS is connected to the second voltage VDDL source and the other end is connected to the first node ND1 of the timing comparison circuit 512. An inverted selection signal SELb is provided to the gate terminal of the second PMOS P2. For example, when the first PMOS P1 is turned on according to the selection signal SEL, the first voltage VDDH may be provided to the first node ND1 of the timing comparison circuit 512. . In this case, the second PMOS P2 may be in an off-state.

타이밍 비교 회로(512)는 제3 내지 제6 PMOS들(P3-P6), 및 제1 내지 제4 NMOS들(N1-N4)을 포함할 수 있다. 제3 내지 제6 PMOS들(P3-P6), 및 제1 내지 제4 NMOS들(N1-N4)은 크로스 커플된(cross-coupled) 래치를 구성할 수 있다. The timing comparison circuit 512 may include third to sixth PMOSs P3-P6 and first to fourth NMOSs N1 to N4. The third to sixth PMOSs P3-P6 and the first to fourth NMOSs N1 to N4 may constitute a cross-coupled latch.

타이밍 비교 회로(512)는 전원 공급 회로(511)로부터 제공된 전압을 기반으로 동작할 수 있다. 예를 들어, 전원 공급 회로(511)로부터 제1 전압(VDDH)이 제공되는 경우, 타이밍 비교 회로(512)는 제1 전압(VDDH)을 기반으로 동작할 수 있다.The timing comparison circuit 512 may operate based on a voltage provided from the power supply circuit 511. For example, when the first voltage VDDH is provided from the power supply circuit 511, the timing comparison circuit 512 may operate based on the first voltage VDDH.

타이밍 비교 회로(512)는 제2 노드(ND2)로 입력되는 입력 신호(IS)의 타이밍과 제3 노드(ND3)로 입력되는 기준 신호(RS)의 타이밍을 비교하여 출력 신호들(OUT, OUTb)을 생성할 수 있다. 출력 신호(OUT)는 제5 노드(ND5)를 통해 출력되고, 출력 신호(OUTb)는 제4 노드(ND4)를 통해 출력된다. 예를 들어, 입력 신호(IS)의 타이밍이 기준 신호(RS)의 타이밍보다 빠른 경우, 출력 신호(OUT)는 '1'이고, 출력 신호(OUTb)는 '0'일 수 있다. 입력 신호(IS)의 타이밍과 기준 신호(RS)의 타이밍이 미세하게 다른 경우, 타이밍 비교 회로(512)로부터 출력되는 출력 신호들(OUT, OUTb)의 값이 구분되기 어려울 수 있다. 이 경우, 도 2에서 설명한 바와 같이, 아비터 블록 회로(510) 후단의 래치(520) 및 플립플롭(530)을 통해 출력 신호들(OUT, OUTb)이 증폭될 수 있다. 이에 따라, 값이 구분될 수 있는 전압 레벨을 가지는 비교 결과(OT)가 출력될 수 있다.The timing comparison circuit 512 compares the timing of the input signal IS input to the second node ND2 and the reference signal RS input to the third node ND3 to compare the output signals OUT and OUTb. ) Can be created. The output signal OUT is output through the fifth node ND5, and the output signal OUTb is output through the fourth node ND4. For example, when the timing of the input signal IS is earlier than the timing of the reference signal RS, the output signal OUT may be '1' and the output signal OUTb may be '0'. When the timing of the input signal IS and the timing of the reference signal RS are slightly different from each other, it may be difficult to distinguish the values of the output signals OUT and OUTb output from the timing comparison circuit 512. In this case, as described in FIG. 2, the output signals OUT and OUTb may be amplified through the latch 520 and the flip-flop 530 at the rear end of the arbiter block circuit 510. Accordingly, a comparison result OT having voltage levels at which values can be distinguished may be output.

도 3에 도시된 바와 같이, 아비터 셀(500)은 1-비트의 선택 신호(SEL)에 기초하여 제1 전압(VDDH) 또는 제2 전압(VDDL) 중 하나를 기반으로 동작할 수 있다. 이하에서는, 도 3에 도시된 바와 같이, 아비터 셀(500)이 두 개의 전압들 중 하나에 기초하여 동작하는 것으로 가정하여 확률기반 TDC(1000)의 동작을 더 구체적으로 설명할 것이다. 그러나, 본 발명이 이에 한정되는 것은 아니다.As shown in FIG. 3, the arbiter cell 500 may operate based on one of a first voltage VDDH or a second voltage VDDL based on a 1-bit selection signal SEL. Hereinafter, the operation of the probability-based TDC 1000 will be described in more detail on the assumption that the arbiter cell 500 operates based on one of two voltages, as shown in FIG. 3. However, the present invention is not limited thereto.

도 4는 본 발명의 하나의 실시 예에 따른 확률기반 TDC의 동작의 예시를 보여주는 순서도이다. 도 1 및 도 4를 참조하면, S1010 단계에서, 확률기반 TDC(1000)는 복수의 아비터 셀들(100-300) 중 적어도 두 개의 아비터 셀들에 대응하는 선택 신호들을 수신할 수 있다. 예를 들어, 확률기반 TDC(1000)는, 도 1에 도시된 바와 같이, 모든 아비터 셀들(100-300)에 대응하는 선택 신호들(SEL[0]-SEL[m])을 수신할 수 있다. 또는, 확률기반 TDC(1000)는 일부 아비터 셀들(100, 200)에 대응하는 선택 신호들(SEL[0], SEL[1])을 수신할 수 있다. 4 is a flowchart illustrating an example of an operation of a probability-based TDC according to an embodiment of the present invention. 1 and 4, in step S1010, the probability-based TDC 1000 may receive selection signals corresponding to at least two arbiter cells among the plurality of arbiter cells 100-300. For example, the probability-based TDC 1000 may receive selection signals SEL[0]-SEL[m] corresponding to all arbiter cells 100-300, as shown in FIG. 1. . Alternatively, the probability-based TDC 1000 may receive selection signals SEL[0] and SEL[1] corresponding to some arbiter cells 100 and 200.

S1020 단계에서, 확률기반 TDC(1000)는 선택된 아비터 셀들 각각을 통해 제1 전압 또는 제2 전압 중 대응하는 선택 신호(SEL)에 따라 선택된 전압을 기반으로 기준 신호(RS)의 타이밍과 입력 신호(IS)의 타이밍에 대한 비교 결과(OT)를 생성할 수 있다. 선택된 아비터 셀들은 수신된 선택 신호들에 대응하는 아비터 셀들일 수 있다. 이에 따라, 확률기반 TDC(1000)는 선택된 아비터 셀들로부터 적어도 두 개의 비교 결과들을 생성할 수 있다.In step S1020, the probability-based TDC 1000 is based on a voltage selected according to a corresponding selection signal SEL of a first voltage or a second voltage through each of the selected arbiter cells, the timing of the reference signal RS and the input signal ( The comparison result OT for the timing of IS) may be generated. The selected arbiter cells may be arbiter cells corresponding to the received selection signals. Accordingly, the probability-based TDC 1000 may generate at least two comparison results from the selected arbiter cells.

S1030 단계에서, 확률기반 TDC(1000)는 생성된 비교 결과들에 기초하여 기준 신호(RS)와 입력 신호(IS) 사이의 위상 차이를 산출할 수 있다. 산출된 위상 차이는 2진수 코드 형태의 결과 데이터(RDT)로서 출력될 수 있다.In step S1030, the probability-based TDC 1000 may calculate a phase difference between the reference signal RS and the input signal IS based on the generated comparison results. The calculated phase difference may be output as result data RDT in the form of a binary code.

상술한 바와 같이, 아비터 셀들(100-300) 중 일부 아비터 셀들에 대응하는 선택 신호들만이 제공되는 경우, 확률기반 TDC(1000)는 일부 아비터 셀들만을 이용하여 입력 신호(IS)와 기준 신호(RS) 사이의 위상 차이를 산출할 수 있다. 즉, 확률기반 TDC(1000)는 모든 아비터 셀들(100-300)뿐만 아니라 일부 아비터 셀들을 기반으로 기준 신호(RS)와 입력 신호(IS) 사이의 위상 차이를 산출할 수 있다.As described above, when only selection signals corresponding to some arbiter cells are provided among arbiter cells 100-300, the probability-based TDC 1000 uses only some arbiter cells to provide an input signal IS and a reference signal ( The phase difference between RS) can be calculated. That is, the probability-based TDC 1000 may calculate a phase difference between the reference signal RS and the input signal IS based on not only all arbiter cells 100-300 but also some arbiter cells.

도 5a는 본 발명의 하나의 실시 예에 따른 아비터 셀들의 시간 오프셋의 예시를 보여주는 도면이다. 구체적으로, 도 5a에는 255개의 아비터 셀들 각각이 가지는 두 개의 시간 오프셋들이 도시된다.5A is a diagram illustrating an example of a time offset of arbiter cells according to an embodiment of the present invention. Specifically, two time offsets of each of the 255 arbiter cells are shown in FIG. 5A.

도 5a를 참조하면, 아비터 셀들 각각은 1-비트 선택 신호(SEL)에 따라 두 개의 시간 오프셋들을 가질 수 있다. 제1 모드는 아비터 셀이 '0'인 선택 신호(SEL)에 따라 제1 전압을 기반으로 동작하는 모드를 나타내고, 제2 모드는 아비터 셀이 '1인 선택 신호(SEL)에 따라 제2 전압을 기반으로 동작하는 모드를 나타낸다. 도 5a에 도시된 바와 같이, 서로 다른 아비터 셀들은 동일한 선택 신호(SEL)에 대하여 서로 다른 시간 오프셋들을 가질 수 있고, 아비터 셀들 각각은 선택 신호(SEL)에 따라 다른 시간 오프셋을 가질 수 있다. 즉, 선택 신호(SEL)를 통해 아비터 셀들 각각의 시간 오프셋이 선택될 수 있고, 선택 신호(SEL)들의 조합을 다르게 하여 아비터 셀들의 시간 오프셋들이 조절될 수 있다. 아비터 셀들의 개수가 255개인 경우, 가능한 시간 오프셋들의 수는 2255개일 수 있다.Referring to FIG. 5A, each of the arbiter cells may have two time offsets according to the 1-bit selection signal SEL. The first mode represents a mode in which the arbiter cell operates based on the first voltage according to the selection signal SEL of '0', and the second mode is the second voltage according to the selection signal SEL where the arbiter cell is '1'. Represents a mode that operates based on. As shown in FIG. 5A, different arbiter cells may have different time offsets with respect to the same selection signal SEL, and each of the arbiter cells may have different time offsets according to the selection signal SEL. That is, time offsets of the arbiter cells may be selected through the selection signal SEL, and time offsets of the arbiter cells may be adjusted by different combinations of the selection signals SEL. When the number of arbiter cells is 255, the number of possible time offsets may be 2 255 .

도 5b는 본 발명의 하나의 실시 예에 따라 결정된 선택 신호들의 조합에 따른 아비터 셀들의 시간 오프셋들을 보여준다. 구체적으로, 도 5b에는 255개의 아비터 셀들 각각이 결정된 선택 신호(SEL)에 따라 제1 모드 또는 제2 모드로 동작하는 경우, 아비터 셀들 각각이 가지는 하나의 시간 오프셋이 도시된다. 도 5b의 시간 오프셋들에 대응하는 선택 신호(SEL)들의 조합은 확률기반 TDC의 선형성을 극대화하는 조합일 수 있다.5B shows time offsets of arbiter cells according to a combination of selection signals determined according to an embodiment of the present invention. Specifically, in FIG. 5B, when each of the 255 arbiter cells operates in the first mode or the second mode according to the determined selection signal SEL, one time offset of each of the arbiter cells is shown. The combination of the selection signals SEL corresponding to the time offsets of FIG. 5B may be a combination that maximizes the linearity of the probability-based TDC.

도 5c는 도 5b의 아비터 셀들의 시간 오프셋들이 오름차순으로 정렬된 시간 오프셋들을 보여준다. 도 5c에 도시된 바와 같이, 확률기반 TDC의 선형성을 극대화하는 선택 신호(SEL)들에 따라 아비터 셀들의 시간 오프셋들은 선형적으로 분포될 수 있다.5C shows time offsets in which the time offsets of the arbiter cells of FIG. 5B are arranged in ascending order. As shown in FIG. 5C, time offsets of arbiter cells may be linearly distributed according to selection signals SEL that maximize linearity of probability-based TDC.

도 5d는 본 발명의 하나의 실시 예에 따른 확률기반 TDC의 INL 에러의 예시를 보여준다. 구체적으로, 도 5d의 점선은 아비터 셀들이 모두 제1 모드로만 동작하는 경우, INL(Integral non-linearity) 에러를 나타내고, 도 5d의 실선은 아비터 셀들이 결정된 선택 신호(SEL)들의 조합에 따라 제1 모드 또는 제2 모드로 동작하는 경우, INL 에러를 나타낸다.5D shows an example of an INL error of a probability-based TDC according to an embodiment of the present invention. Specifically, the dotted line in FIG. 5D indicates an integral non-linearity (INL) error when all arbiter cells operate only in the first mode, and the solid line in FIG. 5D indicates that the arbiter cells are determined according to the combination of the selected selection signals SEL. When operating in 1 mode or 2 mode, it indicates INL error.

도 5d에 도시된 바와 같이, 아비터 셀들이 모두 제1 모드로만 동작하는 경우와 비교하여 아비터 셀들이 선택 신호(SEL)들의 조합에 따라 제1 모드 또는 제2 모드로 동작하는 경우, 입력 신호의 다양한 타이밍들에 대응하는 INL 에러가 작을 수 있다. 즉, 선택 신호(SEL)들의 조합에 따라 INL 에러가 달라질 수 있고, 다양한 선택 신호(SEL)들의 조합들 중 INL 에러가 최소화되도록 선택 신호(SEL)들의 조합이 결정될 수 있다. 예를 들어, INL 에러가 최소화되도록 하는 선택 신호(SEL)들의 조합은 머신 러닝을 통해 결정될 수 있다. INL 에러가 최소화되는 경우, 도 5c와 같이, 확률기반 TDC의 선형성이 극대화될 수 있다.As shown in FIG. 5D, when the arbiter cells operate in the first mode or the second mode according to the combination of the selection signals SEL, compared to the case where all arbiter cells operate in the first mode only, various input signals The INL error corresponding to the timings may be small. That is, the INL error may vary according to the combination of the selection signals SEL, and the combination of the selection signals SEL may be determined so as to minimize the INL error among the combinations of the various selection signals SEL. For example, a combination of the selection signals SEL for minimizing the INL error may be determined through machine learning. When the INL error is minimized, the linearity of the probability-based TDC can be maximized as shown in FIG. 5C.

도 6a는 본 발명의 하나의 실시 예에 따른 아비터 셀들의 시간 오프셋 분포를 보여준다. 구체적으로, 도 6a는 프로세스 코너(process corner)에 따른 아비터 셀들의 시간 오프셋 분포(예를 들어, 가우시안(Gaussian) 분포)를 나타낸다. 프로세스 코너는 반도체 공정 상의 환경 변화(예를 들어, 도핑 농도 등)로 인한 소자 특성의 변동성(variation)에 대한 지표를 나타낸다.6A shows a time offset distribution of arbiter cells according to an embodiment of the present invention. Specifically, FIG. 6A shows a time offset distribution (eg, Gaussian distribution) of arbiter cells according to a process corner. The process corner represents an indicator of the variation in device properties due to environmental changes (eg, doping concentration, etc.) in the semiconductor process.

소자 특성의 변동성으로 인해 소자들 사이의 특성들이 불일치할 수 있고, 이에 따라, 아비터 셀들의 시간 오프셋 분포는 가우시안 분포 형태일 수 있다. 이 경우, 도 6a에 도시된 바와 같이, 프로세스 코너에 따라 시간 오프셋 분포의 표준 편차가 달라질 수 있다. 소자의 속도 특성이 상대적으로 느린 경우, 확률기반 TDC는 제1 프로세스 코너(PC1) 특성을 가질 수 있다. 소자의 속도 특성이 일반적인(typical) 경우, 확률기반 TDC는 제2 프로세스 코너(PC2) 특성을 가질 수 있다. 소자의 속도 특성이 상대적으로 빠른 경우, 확률기반 TDC는 제3 프로세스 코너(PC3) 특성을 가질 수 있다. 이와 같이, 확률기반 TDC의 프로세스 코너 특성에 따라 시간 오프셋 분포가 달라질 수 있다.Due to the variability of device characteristics, characteristics between devices may be inconsistent, and accordingly, a time offset distribution of arbiter cells may be in a Gaussian distribution form. In this case, as shown in FIG. 6A, the standard deviation of the time offset distribution may vary according to the process corner. When the speed characteristic of the device is relatively slow, the probability-based TDC may have a first process corner PC1 characteristic. When the device has a typical speed characteristic, the probability-based TDC may have a second process corner PC2 characteristic. When the speed characteristic of the device is relatively fast, the probability-based TDC may have a third process corner PC3 characteristic. In this way, the time offset distribution may vary according to the process corner characteristics of the probability-based TDC.

시간 오프셋 분포는 선택 신호(SEL)들의 조합에 따라 달라질 수 있다. 구체적으로, 아비터 셀들이 고전압(예들 들어, 도 3의 제1 전압(VDDH)) 또는 저전압(예를 들어, 도 3의 제2 전압(VDDL))을 기반으로 동작하는 경우, 고전압 대비 저전압을 기반으로 동작하는 아비터 셀들의 비율에 따라 시간 오프셋 분포가 달라질 수 있다. 예를 들어, 저전압을 기반으로 동작하는 아비터 셀들의 비율이 증가되는 경우, 시간 오프셋 분포의 표준 편차가 증가될 수 있다. 저전압을 기반으로 동작하는 아비터 셀들의 비율이 감소되는 경우, 시간 오프셋 분포의 표준 편차가 감소될 수 있다. 저전압을 기반으로 동작하는 아비터 셀들의 비율은 선택 신호(SEL)들의 조합에 따라 결정될 수 있다. 즉, 도 6a에 도시된 바와 같이, 프로세스 코너 특성에 따라 시간 오프셋 분포가 달라지더라도, 저전압을 기반으로 동작하는 아비터 셀들의 비율을 조절하여 시간 오프셋 분포를 보정할 수 있다. 이에 따라, 선택 신호(SEL)들의 조합을 결정하여 프로세스 코너 특성에 따른 시간 오프셋 분포의 변화를 보정할 수 있다.The time offset distribution may vary according to a combination of the selection signals SEL. Specifically, when arbiter cells operate based on a high voltage (for example, the first voltage (VDDH) in FIG. 3) or a low voltage (for example, the second voltage (VDDL) in FIG. 3), it is based on a low voltage versus a high voltage. The time offset distribution may vary according to the ratio of arbiter cells that operate as a function. For example, when the ratio of arbiter cells operating based on the low voltage increases, the standard deviation of the time offset distribution may increase. When the ratio of arbiter cells operating based on the low voltage decreases, the standard deviation of the time offset distribution may decrease. The ratio of arbiter cells operating based on the low voltage may be determined according to a combination of the selection signals SEL. That is, as shown in FIG. 6A, even if the time offset distribution varies according to the process corner characteristic, the time offset distribution may be corrected by adjusting the ratio of arbiter cells operating based on the low voltage. Accordingly, a combination of the selection signals SEL may be determined to correct a change in a time offset distribution according to a process corner characteristic.

도 6b는 본 발명의 실시 예에 따른 입력 신호의 타이밍에 대한 결과 데이터를 보여준다. 여기서, 결과 데이터는 입력 신호와 기준 신호 사이의 위상 차이를 나타낸다. 도 6b에 도시된 바와 같이, 프로세스 코너 특성에 따라 동일한 입력 신호의 타이밍에 대한 결과 데이터 값이 달라질 수 있다. 예를 들어, 동일한 입력 신호의 타이밍에 대하여 제1 프로세스 코너(PC1) 특성을 가지는 확률기반 TDC의 결과 데이터 값과 제2 프로세스 코너(PC2) 특성을 가지는 확률기반 TDC의 결과 데이터 값은 다를 수 있다.6B shows result data for timing of an input signal according to an embodiment of the present invention. Here, the result data represents the phase difference between the input signal and the reference signal. As shown in FIG. 6B, a result data value for the timing of the same input signal may vary according to process corner characteristics. For example, the result data value of the probability-based TDC having the first process corner PC1 characteristic and the result data value of the probability-based TDC having the second process corner PC2 characteristic may be different for the same timing of the input signal. .

결과 데이터 값은 선택 신호(SEL)들의 조합에 따라 달라질 수 있다. 구체적으로, 아비터 셀들이 고전압(예들 들어, 도 3의 제1 전압(VDDH)) 또는 저전압(예를 들어, 도 3의 제2 전압(VDDL))을 기반으로 동작하는 경우, 고전압 대비 저전압을 기반으로 동작하는 아비터 셀들의 비율에 따라 결과 데이터 값이 달라질 수 있다. 저전압을 기반으로 동작하는 아비터 셀들의 비율에 따라 시간 오프셋 분포의 표준 편차가 달라질 수 있고, 이에 따라 결과 데이터 값이 달라질 수 있다. 즉, 프로세스 코너 특성에 따라 결과 데이터 값이 달라지더라도, 저전압을 기반으로 동작하는 아비터 셀들의 비율을 조절하여 결과 데이터 값을 보정할 수 있다. 이에 따라, 선택 신호(SEL)들의 조합을 결정하여 프로세스 코너 특성에 따른 결과 데이터 값의 변화를 보정할 수 있다.The resulting data value may vary according to a combination of the selection signals SEL. Specifically, when arbiter cells are operated based on a high voltage (for example, the first voltage (VDDH) in FIG. 3) or a low voltage (for example, the second voltage (VDDL) in FIG. 3), The resulting data value may vary according to the ratio of arbiter cells that operate as. The standard deviation of the time offset distribution may vary according to the ratio of arbiter cells operating based on the low voltage, and result data values may vary accordingly. That is, even if the result data value varies according to the process corner characteristic, the result data value may be corrected by adjusting the ratio of the arbiter cells operating based on the low voltage. Accordingly, a combination of the selection signals SEL may be determined to correct a change in a result data value according to a process corner characteristic.

상술한 바와 같이, 선택 신호(SEL)들의 조합을 변경하는 경우, 본 발명의 실시 예들에 따른 확률기반 TDC의 시간 오프셋 분포 및 결과 데이터 값이 보정될 수 있다.As described above, when the combination of the selection signals SEL is changed, the time offset distribution and result data value of the probability-based TDC according to the embodiments of the present invention may be corrected.

도 7은 본 발명의 하나의 실시 예에 따른 아비터 셀들로 선택 신호들을 입력하기 위한 확률기반 TDC의 예시적인 블록도를 보여준다. 도 7을 참조하면, 확률기반 TDC(2000)는 제1 내지 제m 스캔 셀들(2110-2130), 및 제1 내지 제m 아비터 셀들(2210-2230)을 포함할 수 있다.7 is an exemplary block diagram of a probability-based TDC for inputting selection signals to arbiter cells according to an embodiment of the present invention. Referring to FIG. 7, the probability-based TDC 2000 may include first to mth scan cells 2110-2130 and first to mth arbiter cells 2210-2230.

확률기반 TDC(2000)는 제1 패드(PAD1)를 통해 선택 입력 신호(SEL_IN)를 수신할 수 있다. 선택 입력 신호(SEL_IN)는 아비터 셀들(2210-2230) 각각에 대응하는 선택 신호들(SEL[0]-SEL[m])을 포함할 수 있다. 예를 들어, 선택 신호들(SEL[0]-SEL[m]) 각각이 1-비트 신호인 경우, 선택 입력 신호(SEL_IN)는 (m+1)-비트 신호를 포함할 수 있다. 선택 입력 신호(SEL_IN)는 제1 패드(PAD1)를 통해 직렬(serial)로 입력될 수 있다. 예를 들어, 제m 아비터 셀(2230)에 대응하는 선택 신호(SEL[m])부터 순차적으로 선택 신호들(SEL[0]-SEL[m])이 입력될 수 있다.The probability-based TDC 2000 may receive the selection input signal SEL_IN through the first pad PAD1. The selection input signal SEL_IN may include selection signals SEL[0]-SEL[m] corresponding to each of the arbiter cells 2210-2230. For example, when each of the selection signals SEL[0]-SEL[m] is a 1-bit signal, the selection input signal SEL_IN may include a (m+1)-bit signal. The selection input signal SEL_IN may be serially input through the first pad PAD1. For example, the selection signals SEL[0]-SEL[m] may be sequentially input from the selection signal SEL[m] corresponding to the m-th arbiter cell 2230.

스캔 셀들(2110-2130)은 선택 입력 신호(SEL_IN)가 전달되는 경로 상에 직렬로 배치될 수 있다. 스캔 셀들(2110-2130) 각각은 제1 패드(PAD1) 또는 다른 스캔 셀로부터 전달되는 선택 신호(SEL)를 제1 클럭 신호(CLK_S)에 응답하여 제2 패드(PAD2) 또는 다른 스캔 셀로 전달할 수 있다. 예를 들어, 제1 스캔 셀(2110)은 제1 패드(PAD1)를 통해 제공되는 선택 신호(SEL)를 제1 클럭 신호(CLK_S)에 응답하여 제2 스캔 셀(2120)로 전달할 수 있다. 제2 스캔 셀(2120)은 제1 스캔 셀(2110)로부터 제공되는 선택 신호(SEL)를 제1 클럭 신호(CLK_S)에 응답하여 제3 스캔 셀(미도시)로 전달할 수 있다. 제m 스캔 셀(2130)은 제(m-1) 스캔 셀(미도시)로부터 제공되는 선택 신호(SEL)를 제1 클럭 신호(CLK_S)에 응답하여 제2 패드(PAD2)로 전달할 수 있다. 이에 따라, 제2 패드(PAD2)를 통해 선택 신호들(SEL[0]-SEL[m])을 포함하는 선택 출력 신호(SEL_OUT)가 출력될 수 있다. 즉, 스캔 셀들(2110-2130)은 하나의 스캔-체인(scan-chain) 회로를 형성할 수 있다.The scan cells 2110-2130 may be serially disposed on a path through which the selection input signal SEL_IN is transmitted. Each of the scan cells 2110-2130 may transmit a selection signal SEL transmitted from the first pad PAD1 or another scan cell to the second pad PAD2 or another scan cell in response to the first clock signal CLK_S. have. For example, the first scan cell 2110 may transmit the selection signal SEL provided through the first pad PAD1 to the second scan cell 2120 in response to the first clock signal CLK_S. The second scan cell 2120 may transmit the selection signal SEL provided from the first scan cell 2110 to the third scan cell (not shown) in response to the first clock signal CLK_S. The mth scan cell 2130 may transmit the selection signal SEL provided from the (m-1)th scan cell (not shown) to the second pad PAD2 in response to the first clock signal CLK_S. Accordingly, the selection output signal SEL_OUT including the selection signals SEL[0]-SEL[m] may be output through the second pad PAD2. That is, the scan cells 2110-2130 may form one scan-chain circuit.

상술한 방식에 따라 제1 패드(PAD1)를 통해 입력된 선택 신호들(SEL[0]-SEL[m])이 스캔 셀들(2110-2130)로 전달되는 경우, 동일한 시점에서 스캔 셀들(2110-2130)은 서로 다른 선택 신호들(SEL[0]-SEL[m])을 각각 샘플링할 수 있다. 예를 들어, 동일한 시점에서 제1 스캔 셀(2110)은 선택 신호(SEL[0])를 샘플링하고, 제2 스캔 셀(2120)은 선택 신호(SEL[1])를 샘플링하고, 제m 스캔 셀(2130)은 선택 신호(SEL[m])를 샘플링할 수 있다.When the selection signals SEL[0]-SEL[m] input through the first pad PAD1 according to the above-described method are transmitted to the scan cells 2110-2130, the scan cells 2110- The 2130 may sample different selection signals SEL[0]-SEL[m], respectively. For example, at the same time point, the first scan cell 2110 samples the selection signal SEL[0], the second scan cell 2120 samples the selection signal SEL[1], and scans m The cell 2130 may sample the selection signal SEL[m].

스캔 셀들(2110-2130) 각각은 제2 클럭 신호(CLK_L)에 응답하여 샘플링된 신호(SEL)를 대응하는 아비터 셀로 제공할 수 있다. 예를 들어, 스캔 셀들(2110-2130)에 선택 신호들(SEL[0]-SEL[m])이 각각 샘플링된 경우, 스캔 셀들(2110-2130)은 아비터 셀들(2210-2230)로 선택 신호들(SEL[0]-SEL[m])을 제공할 수 있다. 이에 따라, 아비터 셀들(2210-2230) 각각은 대응하는 선택 신호(SEL)를 수신할 수 있다. 예를 들어, 제1 아비터 셀(2210)은 제1 스캔 셀(2110)로부터 선택 신호(SEL[0])를 수신할 수 있다. 즉, 선택 신호들(SEL[0]-SEL[m])은 병렬(parallel)로 아비터 셀들(2210-2230)에 제공될 수 있다.Each of the scan cells 2110-2130 may provide a signal SEL sampled in response to the second clock signal CLK_L as a corresponding arbiter cell. For example, when the selection signals SEL[0]-SEL[m] are respectively sampled in the scan cells 2110-2130, the scan cells 2110-2130 are used as selection signals to the arbiter cells 2210-2230. SEL[0]-SEL[m]) can be provided. Accordingly, each of the arbiter cells 2210-2230 may receive a corresponding selection signal SEL. For example, the first arbiter cell 2210 may receive the selection signal SEL[0] from the first scan cell 2110. That is, the selection signals SEL[0]-SEL[m] may be provided to the arbiter cells 2210-2230 in parallel.

도 7에는 하나의 패드를 통해 선택 신호들(SEL[0]-SEL[m])이 입력되는 것으로 도시되었으나, 본 발명이 이에 한정되는 것은 아니다. 예를 들어, 선택 신호들(SEL[0]-SEL[m])은 복수의 패드들을 통해 확률기반 TDC(2000)로 입력될 수 잇다.7 illustrates that selection signals SEL[0]-SEL[m] are input through one pad, the present invention is not limited thereto. For example, the selection signals SEL[0]-SEL[m] may be input to the probability-based TDC 2000 through a plurality of pads.

도 8은 도 7의 스캔 셀의 예시적인 회로를 보여준다. 설명의 편의를 위해, 제1 스캔 셀(2110)을 기준으로 도 7의 스캔 셀이 설명될 것이다. 도 8을 참조하면, 제1 스캔 셀(2110)은 제1 플립플롭(2111) 및 제2 플립플롭(2112)을 포함할 수 있다. 제1 플립플롭(2111)은 스캔 입력(SCAN_I)을 수신하고, 제1 클럭 신호(CLK_S)에 응답하여 스캔 출력(SCAN_O)을 출력할 수 있다. 스캔 출력(SCAN_O)은 스캔 입력(SCAN_I)과 동일한 신호일 수 있다. 제1 플립플롭(2111)으로부터 출력된 스캔 출력(SCAN_O)은 제2 스캔 셀(2120) 및 제2 플립플롭(2112)으로 전달될 수 있다.8 shows an exemplary circuit of the scan cell of FIG. 7. For convenience of description, the scan cell of FIG. 7 will be described based on the first scan cell 2110. Referring to FIG. 8, a first scan cell 2110 may include a first flip-flop 2111 and a second flip-flop 2112. The first flip-flop 2111 may receive the scan input SCAN_I and output the scan output SCAN_O in response to the first clock signal CLK_S. The scan output SCAN_O may be the same signal as the scan input SCAN_I. The scan output SCAN_O output from the first flip-flop 2111 may be transmitted to the second scan cell 2120 and the second flip-flop 2112.

제2 플립플롭(2112)은 스캔 출력(SCAN_O)을 수신하고, 제2 클럭 신호(CLK_L)에 응답하여 선택 신호(SEL)를 출력할 수 있다. 출력된 선택 신호(SEL)는 제1 아비터 셀(2210)로 전달될 수 있다. 선택 신호(SEL)는 스캔 출력(SCAN_O)과 동일한 신호일 수 있다. 예를 들어, 제2 플립플롭(2112)으로 전달된 스캔 출력(SCAN_O)이 선택 신호(SEL[0])인 경우, 제2 플립플롭(2112)은 제2 클럭 신호(CLK_L)에 응답하여 선택 신호(SEL[0])를 제1 아비터 셀(2210)로 전달할 수 있다.The second flip-flop 2112 may receive the scan output SCAN_O and output a selection signal SEL in response to the second clock signal CLK_L. The output selection signal SEL may be transmitted to the first arbiter cell 2210. The selection signal SEL may be the same signal as the scan output SCAN_O. For example, when the scan output SCAN_O delivered to the second flip-flop 2112 is the selection signal SEL[0], the second flip-flop 2112 is selected in response to the second clock signal CLK_L. The signal SEL[0] may be transmitted to the first arbiter cell 2210.

도 7 및 도 8을 통해 설명한 바와 같이, 온-칩 직렬-병렬 인터페이스(on-chip serial-to-parallel interface)를 이용하여 선택 신호들(SEL[0]-SEL[m])이 입력되는 경우, 적은 수의 패드(또는, 핀(pin))를 이용하여 선택 신호들(SEL[0]-SEL[m])이 입력될 수 있다. 공정 변수에 의한 소자간 미스매치에 의한 시간 오프셋은 프로세스, 공급 전원, 및 온도에 따라 달라질 수 있으나, 프로세스, 공급 전원, 및 온도의 변화는 칩의 동작 속도 대비 매우 느리다. 따라서, 도 7 및 도 8의 스캔-체인 회로를 이용하여 선택 신호들(SEL[0]-SEL[m])이 입력되더라도, 본 발명의 확률기반 TDC의 동작에 영향을 주지 않을 수 있다.As described with reference to FIGS. 7 and 8, when selection signals SEL[0]-SEL[m] are input using an on-chip serial-to-parallel interface , Selection signals SEL[0]-SEL[m] may be input using a small number of pads (or pins). The time offset due to mismatch between devices due to process variables may vary depending on the process, power supply, and temperature, but changes in the process, power supply, and temperature are very slow compared to the operating speed of the chip. Therefore, even if the selection signals SEL[0]-SEL[m] are input using the scan-chain circuit of FIGS. 7 and 8, the operation of the probability-based TDC of the present invention may not be affected.

상술한 바와 같이, 본 발명의 실시 예들에 따른 확률기반 TDC에 따르면, 조작이 용이한 1-비트 보정(bit calibration)을 통해 1-비트 튜닝가능성(bit tenability)을 제공할 수 있다. 이러한 1-비트 튜닝가능성은 각각의 아비터 셀의 시간 오프셋을 파인 튜닝(fine tuning)할 수는 없으나, 복수의 아비터 셀들의 시간 오프셋들의 조합 수를 극대화하여 거의 완벽한 선형성을 구현하게 한다. 이에 따라, 본 발명의 실시 예들에 따른 확률기반 TDC에 따르면, 정밀한(ultrafine) 분해능이 제공될 뿐만 아니라, 회로의 효율성 및 전력 소모도 향상될 수 있다.As described above, according to the probability-based TDC according to the embodiments of the present invention, 1-bit tenability can be provided through 1-bit calibration that is easy to operate. This 1-bit tunability does not allow fine tuning of the time offsets of each arbiter cell, but maximizes the number of combinations of the time offsets of a plurality of arbiter cells to implement almost perfect linearity. Accordingly, according to the probability-based TDC according to embodiments of the present invention, not only ultrafine resolution can be provided, but also efficiency and power consumption of a circuit can be improved.

상술된 내용은 본 발명을 실시하기 위한 구체적인 실시 예들이다. 본 발명은 상술된 실시 예들뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함할 것이다. 또한, 본 발명은 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.The above-described contents are specific examples for carrying out the present invention. The present invention will include not only the above-described embodiments, but also embodiments that can be simply changed or easily changed. In addition, the present invention will also include techniques that can be easily modified and implemented using the embodiments. Therefore, the scope of the present invention is limited to the above-described embodiments and should not be defined, and should be determined by the claims and equivalents of the present invention as well as the claims to be described later.

100, 200, 300, 500: 아비터 셀
400: 이진 변환기
510: 아비터 블록 회로
520: 래치
530: 플립플롭
511: 전원 공급 회로
512: 타이밍 비교 회로
1000, 2000: 확률기반 TDC100, 200, 300, 500: Arbiter cell
400: binary converter
510: arbiter block circuit
520: latch
530: flip-flop
511: power supply circuit
512: timing comparison circuit
1000, 2000: probability-based TDC

Claims (14)

제1 전압 또는 제2 전압 중 제1 선택 신호에 따라 선택된 전압을 기반으로 기준 신호의 타이밍과 입력 신호의 타이밍을 비교하여 제1 비교 결과를 출력하도록 구성된 제1 아비터 셀;
상기 제1 전압 또는 상기 제2 전압 중 제2 선택 신호에 따라 선택된 전압을 기반으로 상기 기준 신호의 타이밍과 상기 입력 신호의 타이밍을 비교하여 제2 비교 결과를 출력하도록 구성된 제2 아비터 셀; 및
상기 제1 비교 결과 및 상기 제2 비교 결과에 기초하여 상기 기준 신호와 상기 입력 신호 사이의 위상 차이를 산출하도록 구성된 이진 변환기를 포함하는 확률기반 시간-디지털 변환기.A first arbiter cell configured to compare a timing of a reference signal and a timing of an input signal based on a voltage selected according to a first selection signal of a first voltage or a second voltage to output a first comparison result;
A second arbiter cell configured to compare a timing of the reference signal and a timing of the input signal based on a voltage selected according to a second selection signal of the first voltage or the second voltage to output a second comparison result; And
A probability-based time-to-digital converter comprising a binary converter configured to calculate a phase difference between the reference signal and the input signal based on the first comparison result and the second comparison result. 제 1 항에 있어서,
상기 제1 선택 신호 및 상기 제2 선택 신호는 각각 1-비트 신호인 확률기반 시간-디지털 변환기.The method of claim 1,
Each of the first selection signal and the second selection signal is a 1-bit signal. 제 1 항에 있어서,
상기 제1 아비터 셀이 상기 제1 전압을 기반으로 동작하는 경우, 상기 제1 아비터 셀은 제1 시간 오프셋을 가지고,
상기 제1 아비터 셀이 상기 제2 전압을 기반으로 동작하는 경우, 상기 제1 아비터 셀은 상기 제1 시간 오프셋과 다른 제2 시간 오프셋을 가지는 확률기반 시간-디지털 변환기.The method of claim 1,
When the first arbiter cell operates based on the first voltage, the first arbiter cell has a first time offset,
When the first arbiter cell operates based on the second voltage, the first arbiter cell has a second time offset different from the first time offset. 제 3 항에 있어서,
상기 제2 아비터 셀이 상기 제1 전압을 기반으로 동작하는 경우, 상기 제2 아비터 셀은 상기 제1 시간 오프셋과 다른 제3 시간 오프셋을 가지고,
상기 제2 아비터 셀이 상기 제2 전압을 기반으로 동작하는 경우, 상기 제2 아비터 셀은 상기 제2 시간 오프셋과 다른 제4 시간 오프셋을 가지는 확률기반 시간-디지털 변환기.The method of claim 3,
When the second arbiter cell operates based on the first voltage, the second arbiter cell has a third time offset different from the first time offset,
When the second arbiter cell operates based on the second voltage, the second arbiter cell has a fourth time offset different from the second time offset. 제 1 항에 있어서,
상기 제1 선택 신호 및 상기 제2 선택 신호는 상기 확률기반 시간-디지털 변환기의 INL(integral non-linearity) 에러가 최소화되도록 결정되는 확률기반 시간-디지털 변환기.The method of claim 1,
The first selection signal and the second selection signal are determined to minimize an integral non-linearity (INL) error of the probability-based time-to-digital converter. 제 1 항에 있어서,
상기 제1 선택 신호 및 상기 제2 선택 신호는 상기 확률기반 시간-디지털 변환기의 프로세스 코너(process corner) 특성을 기반으로 결정되는 확률기반 시간-디지털 변환기.The method of claim 1,
The first selection signal and the second selection signal are determined based on a process corner characteristic of the probability-based time-digital converter. 제 1 항에 있어서,
제1 클럭 신호에 응답하여 하나의 패드를 통해 직렬로 상기 제1 선택 신호 및 상기 제2 선택 신호를 수신하고, 제2 클럭 신호에 응답하여 상기 제1 선택 신호 및 상기 제2 선택 신호를 상기 제1 아비터 셀 및 상기 제2 아비터 셀 각각으로 병렬로 제공하도록 구성된 스캔-체인 회로를 더 포함하는 확률기반 시간-디지털 변환기.The method of claim 1,
In response to a first clock signal, the first selection signal and the second selection signal are serially received through one pad, and the first selection signal and the second selection signal are converted into the second selection signal in response to a second clock signal. A probability-based time-to-digital converter, further comprising a scan-chain circuit configured to provide parallel to each of the first arbiter cell and the second arbiter cell. 복수의 아비터 셀들을 포함하는 확률기반 시간-디지털 변환기의 동작 방법에 있어서,
상기 복수의 아비터 셀들 중 적어도 두 개의 아비터 셀들에 대응하는 선택 신호들을 수신하는 단계;
상기 적어도 두 개의 아비터 셀들 각각을 통해 제1 전압 또는 제2 전압 중 상기 선택 신호들 중 대응하는 선택 신호에 따라 선택된 전압을 기반으로 기준 신호의 타이밍과 입력 신호의 타이밍에 대한 타이밍 비교 결과를 생성하는 단계; 및
상기 적어도 두 개의 아비터 셀들로부터 생성된 상기 기준 신호와 상기 입력 신호의 타이밍 비교 결과들에 기초하여 상기 기준 신호와 상기 입력 신호 사이의 위상 차이를 산출하는 단계를 포함하는 동작 방법.In the method of operating a probability-based time-to-digital converter including a plurality of arbiter cells,
Receiving selection signals corresponding to at least two arbiter cells among the plurality of arbiter cells;
Generating a timing comparison result for the timing of the reference signal and the timing of the input signal based on a voltage selected according to a corresponding selection signal among the selection signals among the first voltage or the second voltage through each of the at least two arbiter cells step; And
And calculating a phase difference between the reference signal and the input signal based on timing comparison results of the reference signal and the input signal generated from the at least two arbiter cells. 제 8 항에 있어서,
상기 선택 신호들 각각은 1-비트 신호인 동작 방법.The method of claim 8,
Each of the selection signals is a 1-bit signal. 제 8 항에 있어서,
상기 적어도 두 개의 아비터 셀들 각각은 상기 제1 전압 및 상기 제2 전압에 대하여 서로 다른 시간 오프셋을 가지는 동작 방법.The method of claim 8,
Each of the at least two arbiter cells has a different time offset with respect to the first voltage and the second voltage. 제 8 항에 있어서,
상기 선택 신호들은 상기 확률기반 시간-디지털 변환기의 INL(integral non-linearity) 에러가 최소화되도록 결정되는 동작 방법.The method of claim 8,
The selection signals are determined to minimize an integral non-linearity (INL) error of the probability-based time-to-digital converter. 제 8 항에 있어서,
상기 선택 신호들은 상기 확률기반 시간-디지털 변환기의 프로세스 코너(process corner) 특성을 기반으로 결정되는 동작 방법.The method of claim 8,
The selection signals are determined based on a process corner characteristic of the probability-based time-to-digital converter. 제 8 항에 있어서,
상기 선택된 전압에 대하여 상기 적어도 두 개의 아비터 셀들 각각이 가지는 시간 오프셋은 상기 확률기반 시간-디지털 변환기의 입력 범위 이내인 동작 방법.The method of claim 8,
A time offset of each of the at least two arbiter cells with respect to the selected voltage is within an input range of the probability-based time-to-digital converter. 제 8 항에 있어서,
상기 적어도 두 개의 아비터 셀들의 개수가 m개인 경우, 상기 적어도 두 개의 아비터 셀들이 가지는 시간 오프셋들의 조합 수는 2m개인 동작 방법.The method of claim 8,
When the number of the at least two arbiter cells is m, the number of combinations of time offsets of the at least two arbiter cells is 2 m .
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