KR100995315B1 - High speed latch circuit and frequency divider having the same - Google Patents

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Abstract

리셋 기능이 구비된 래치 회로 및 이를 구비한 주파수 분주기에 있어서, 버스트 모드의 입력 클록 신호의 오프 구간동안, 논리 '0' 또는 논리 '1'로 고정된 출력 클록 신호가 생성된다. 따라서, 리셋 기능이 구비된 래치 회로 및 이를 구비한 주파수 분주기가 채용된 버스트 모드의 시스템은 입력 클록의 입력 시점과 동시에 정확한 분주 동작을 수행할수 있다.In a latch circuit with a reset function and a frequency divider having the reset function, an output clock signal fixed to logic '0' or logic '1' is generated during an off period of an input clock signal in a burst mode. Therefore, the burst mode system employing the latch circuit having the reset function and the frequency divider having the reset function can perform the accurate division operation simultaneously with the input timing of the input clock.

Description

래치 회로 및 이를 구비한 주파수 분주기{HIGH SPEED LATCH CIRCUIT AND FREQUENCY DIVIDER HAVING THE SAME}LATCH CIRCUIT AND FREQUENCY DIVISOR WITH THE SAME

본 발명은 래치 회로 및 이를 구비한 주파수 분주기에 관한 것으로서, 구체적으로, 버스트 모드의 입력 클록 신호를 이용하여 소정비로 분주된 출력 클록 신호를 생성하는 래치 회로 및 이를 구비한 주파수 분주기에 관한 것이다.The present invention relates to a latch circuit and a frequency divider having the same, and more particularly, to a latch circuit for generating an output clock signal divided by a predetermined ratio using an input clock signal in a burst mode and a frequency divider having the same. .

클록에 동기되어 동작하는 모든 회로 및 시스템들은 외부로부터 제공되는 기준 클록을 이용하여 원하는 주파수 대역의 출력 클록을 자체적으로 생성하여 사용한다.All circuits and systems operating in synchronization with the clock generate and use an output clock of a desired frequency band by using an external reference clock.

특정 회로 및 특정 시스템들은 필요에 따라 상기 기준 클록을 체배 또는 분주하여 상기 출력 클록을 생성한다. 이 경우, 주파수 체배기 또는 주파수 분주기가 필요하다.Certain circuits and specific systems multiply or divide the reference clock to generate the output clock as needed. In this case, a frequency multiplier or frequency divider is required.

특히, 주파수 분주기는 위상 동기 루프(PLL: Phase-Locked Loop)를 이용한 주파수 합성기(Frequency Synthesizer), 직/병렬화기(Serializer/Deserializer)를 이용한 고속 직렬 인터페이스 회로 등 다양한 분야에서 응용된다.In particular, the frequency divider is applied to various fields such as a frequency synthesizer using a phase-locked loop (PLL) and a high speed serial interface circuit using a serializer / deserializer.

주파수 분주기는 일반적으로 연속적으로 입력되는 클록(이하, 연속 모드의 입력 클록)을 소정의 분주비로 분주하여 출력 클록을 생성하지만, 불연속적인 입력 클록(이하, 버스트(burst) 모드의 입력 클록 신호)을 소정의 분주비로 분주하여 출력 클록을 생성하기도 한다.The frequency divider generally divides a continuously input clock (hereinafter referred to as a continuous mode input clock) at a predetermined division ratio to generate an output clock, but a discrete input clock (hereinafter referred to as a burst mode input clock signal) May be divided by a predetermined division ratio to generate an output clock.

한편, 최근 반도체 공정 기술과 회로 설계 기법의 급격한 발전으로 인하여 데이터 전송속도가 고속화되고 있는 상황이다. 이러한 상황에서 최근 연구되고 있는 주파수 분주기는 고속으로 전송되는 데이터의 입력 시점에 정확히 동기되는 출력 클록을 생성할 수 있어야 한다.On the other hand, due to the rapid development of semiconductor process technology and circuit design techniques, the data transfer speed is increasing. In this situation, the frequency divider, which is being studied recently, must be able to generate an output clock that is exactly synchronized to the input point of data transmitted at high speed.

특히, 입력 클록 신호가 일정 시간동안 오프 상태를 유지하다가 유효한 상태로 변화되는 버스트 모드의 출력 클록을 사용하는 회로 및 시스템의 경우, 주파수 분주기는 상기 유효한 상태로 변화된 입력 클록에 즉각적으로 응답하여 분주된 출력 클록을 생성할 수 있어야 한다.In particular, for circuits and systems that use an output clock in burst mode where the input clock signal remains off for a period of time and then changes to a valid state, the frequency divider divides in response to the input clock changed to the valid state immediately. It should be possible to generate a single output clock.

종래의 주파수 분주기는 부궤환 형태로 연결된 다수의 래치 회로가 서로 종속적으로 연결된 구조로 이루어진다. 이 경우, 출력 클록을 생성하는 마직막 단의 래치 회로는 첫번째 단의 래치 회로에 입력되는 입력 클록의 입력 시점에서 논리 '0'과 논리 '1' 사이의 불안정한 전압 레벨을 갖는 출력 클록을 생성한다. 따라서, 입력 클록의 입력 시점으로부터 대략 3 클록 이상의 정착 시간 이후에야 정확한 분주 동작이 수행된다. 즉, 수신단 측에 구비된 주파수 분주기로부터 생성되는 출력 클록이 송신측으로부터 수신된 데이터에 동기될 때까지 약 수십∼수백 bit 이상의 위상 정렬 시간이 필요하다.The conventional frequency divider has a structure in which a plurality of latch circuits connected in a negative feedback form are connected to each other independently. In this case, the last stage of the latch circuit generating the output clock generates an output clock having an unstable voltage level between logic '0' and logic '1' at the input time of the input clock input to the latch circuit of the first stage. Therefore, accurate division operation is performed only after a settling time of approximately 3 clocks or more from the input time of the input clock. That is, a phase alignment time of about tens to hundreds of bits or more is required until the output clock generated from the frequency divider provided at the receiving end is synchronized with the data received from the transmitting side.

전원이 꺼지지 않는 한 연속모드의 입력 클록을 사용하는 회로 시스템에서는 수 클록 이상의 위상 정렬 시간(또는 정착 시간)은 시스템 동작에 아무런 영향을 끼치지 않으므로 허용될수 있다. In circuit systems using continuous mode input clocks, as long as power is off, phase alignment times (or settling times) of more than a few clocks can be tolerated because they have no effect on system operation.

그러나, 버스트 모드의 출력 클록을 사용하는 회로 시스템에서는 입력 클록이 오프 상태를 나타내는 구간마다 주파수 분주기의 출력 클록은 논리 '0'과 논리 '1' 사이의 중간값에 해당하는 불안정한 전압 레벨을 가진다. 즉, 입력 클록이 오프 상태에서 온 상태로 변화될 때마다 수 클록 이상의 위상 정렬 시간(또는 정착 시간)이 경과된 후에 비로소 정확한 분주 동작이 수행된다.However, in a circuit system using an output clock in burst mode, the output clock of the frequency divider has an unstable voltage level corresponding to an intermediate value between logic '0' and logic '1' in each interval in which the input clock is in an off state. . That is, each time the input clock changes from the off state to the on state, accurate division operation is performed only after a phase alignment time (or settling time) of several clocks or more has elapsed.

이와 같이, 버스트 모드의 출력 클록을 사용하는 회로 시스템에서는 입력 클록이 오프 상태에서 온 상태로 변화될때 마다 일정한 위상 정렬 시간(또는 정착 시간)이 필요하므로, 시스템의 전체 처리 속도가 저하된다.As such, in a circuit system using an output clock in burst mode, a constant phase alignment time (or settling time) is required each time the input clock is changed from an off state to an on state, thereby reducing the overall processing speed of the system.

따라서 입력 클록의 입력 시점과 동시에 정확한 분주 동작을 요구하는 버스트모드 시스템에서는 상술한 바와 같은 구조의 래치부를 갖는 주파수 분주기는 시스템에서 요구하는 버스트 모드의 분주 동작이 불가능하다.Therefore, in the burst mode system which requires the accurate division operation simultaneously with the input timing of the input clock, the frequency divider having the latch portion having the structure described above cannot perform the division operation in the burst mode required by the system.

따라서, 본 발명의 목적은 버스트 모드의 입력 클록의 입력 시점과 동시에 정확한 버스트 모드의 출력 클록을 생성하는 를 제공하는 것이다.Accordingly, it is an object of the present invention to provide for generating an accurate burst mode output clock simultaneously with the input timing of the burst mode input clock.

또한, 본 발명의 다른 목적은 상기 고속의 래치부를 구비함으로써, 위상 정렬 시간(또는 정착 시간)이 없이 버스트 모드의 분주 동작을 수행할 수 있는 주파수 분주기를 제공하는 것이다.In addition, another object of the present invention is to provide a frequency divider capable of performing a burst mode division operation without a phase alignment time (or settling time) by providing the fast latch portion.

상기와 같은 기술적 과제를 해결하기 위한 본 발명의 본 발명의 래치 회로는 오프 구간과 온 구간으로 정의된 버스트 모드의 입력 클록 신호에 따라 입력 신호를 감지하는 데이터 감지부; 상기 감지된 입력 신호를 입력받고, 반전된 상기 입력 클록 신호에 따라 상기 감지된 입력 신호를 래치하는 데이터 저장부; 및 리셋 신호, 상기 데이터 저장부에 의해 래치된 입력 신호 및 논리 '0' 또는 논리 '1'로 고정된 리셋값 신호(Reset Value)를 입력받고, 상기 오프 구간에서 상기 리셋 신호가 온(ON)되면, 래치된 상기 입력 신호와 무관한 상기 리셋값 신호를 출력 신호로 출력하는 리셋부를 포함한다.According to another aspect of the present invention, a latch circuit includes: a data sensing unit configured to sense an input signal according to an input clock signal of a burst mode defined as an off period and an on period; A data storage unit which receives the sensed input signal and latches the sensed input signal according to the inverted input clock signal; And a reset signal, an input signal latched by the data storage unit, and a reset value signal fixed to logic '0' or logic '1', and the reset signal is turned on in the off period. And a reset unit outputting the reset value signal, which is not related to the latched input signal, as an output signal.

상기와 같은 다른 기술적 과제를 해결하기 위한 본 발명의 주파수 분주기는 오프 구간과 온 구간으로 정의되는 버스트 모드의 입력 클록 신호를 소정비로 분주하는 주파수 분주기에 있어서, 상기 입력 클록 신호에 따라 입력 신호를 감지하는 데이터 감지부; 상기 감지된 입력 신호를 입력받고, 반전된 상기 입력 클록 신호에 따라 상기 감지된 입력 신호를 래치하는 데이터 저장부; 및 리셋 신호, 상기 데이터 저장부에 의해 래치된 입력 신호 및 논리 '0' 또는 논리 '1'로 고정된 리셋값 신호(Reset Value)를 입력받고, 상기 오프 구간에서 상기 리셋 신호가 온(ON)되면, 래치된 상기 입력 신호와 무관한 상기 리셋값 신호를 출력 신호로 출력하는 리셋부를 포함하는 제1 래치부; 및 상기 제1 출력 신호와, 상기 입력 클록 신호를 입력받고, 상기 입력 클록 신호를 상기 온 구간동안 소정비로 분주하여 출력 클록 신호를 생성하고, 상기 오프 구간 동안 상기 리셋값 신호를 제2 출력 신호로 생성하는 제2 래치부를 포함한다.The frequency divider of the present invention for solving the above technical problem is a frequency divider for dividing an input clock signal in a burst mode defined by an off period and an on period at a predetermined ratio, and according to the input clock signal. A data sensing unit for sensing; A data storage unit which receives the sensed input signal and latches the sensed input signal according to the inverted input clock signal; And a reset signal, an input signal latched by the data storage unit, and a reset value signal fixed to logic '0' or logic '1', and the reset signal is turned on in the off period. A first latch unit including a reset unit outputting the reset value signal independent of the latched input signal as an output signal; And receiving the first output signal and the input clock signal, dividing the input clock signal at a predetermined ratio during the on period to generate an output clock signal, and converting the reset value signal to the second output signal during the off period. And a second latch portion to be generated.

본 발명에 의하면, 버스트 모드의 입력 클록 신호의 오프 구간동안, 논리 '0' 또는 논리 '1'로 고정된 출력 클록 신호가 생성된다. 따라서, 본 발명의 래치 회로 및 이를 구비한 주파수 분주기가 채용된 버스트 모드의 시스템은 입력 클록의 입력 시점과 동시에 정확한 분주 동작을 수행할수 있다.According to the present invention, during the off period of the input clock signal in the burst mode, an output clock signal fixed to logic '0' or logic '1' is generated. Accordingly, the burst mode system employing the latch circuit and the frequency divider having the same according to the present invention can perform accurate division operation simultaneously with the input timing of the input clock.

이하, 도면을 참조하여 본 발명을 상세히 설명하기로 한다.Hereinafter, the present invention will be described in detail with reference to the drawings.

도 1은 본 발명의 일실시예에 따른 버스트 모드로 동작하는 주파수 분주기의 회로 구성을 나타내는 도면으로서, 분주비가 '2'로 설정된 예이다.FIG. 1 is a diagram illustrating a circuit configuration of a frequency divider operating in a burst mode according to an embodiment of the present invention, and the division ratio is set to '2'.

도 1을 참조하면, 본 발명의 일실시예에 따른 주파수 분주기(100)는 두 개의 래치 회로가 부궤환 형태로 연결되어, 버스트 모드의 입력 클록 신호를 분주한다.Referring to FIG. 1, in the frequency divider 100 according to an embodiment of the present invention, two latch circuits are connected in a negative feedback form to divide an input clock signal in a burst mode.

구체적으로, 주파수 분주기(100)는 제1 및 제2 래치부(120, 140)를 포함한다.In detail, the frequency divider 100 includes first and second latch units 120 and 140.

제1 래치부(120)는 피드백되는 제2 래치부(140)의 출력 신호를 입력 신호(Din)로서 인가받는 제1 입력단(D1)과, 기설정된 리셋값(Reset Value)을 인가받는 리셋값 입력단(RTIN)과, 리셋 신호(Reset)를 인가받는 리셋단(RST)과, 온 구간과 오프 구간으로 정의된 버스트 모드의 입력 클록 신호(CLK)를 인가받는 제1 클록단(CK1) 및 입력 신호(Din)와 리셋값(Reset Value) 중 어느 하나를 출력하는 제1 출력단(Q1)을 포함한다. 여기서, 상기 버스트 모드의 입력 클록 신호(CLK)는 송신단으로부터 전송되는 버스트 모드의 데이터 신호를 동기시키기 위하여 사용되는 클록 신호이다. 버스트 모드의 데이터 신호는 실제로 데이터가 존재하는 유효 구간과 데이터가 존재하지 않는 무효 구간으로 정의된다. 버스트 모드의 입력 클록 신호(CLK)는 상기 유효 구간에 대응하는 데이터에 대해서는 온 상태를 유지하고, 상기 무효 구간에 대응하는 데이터에 대해서는 오프 상태를 유지한다.The first latch unit 120 may include a first input terminal D1 that receives the output signal of the second latch unit 140 that is fed back as an input signal Din, and a reset value that receives a preset reset value. An input terminal RTIN, a reset terminal RST receiving a reset signal Reset, a first clock terminal CK1 and an input receiving a burst mode input clock signal CLK defined by an on period and an off period. It includes a first output terminal (Q1) for outputting any one of the signal (Din) and the reset value (Reset Value). Here, the burst clock input clock signal CLK is a clock signal used for synchronizing a burst mode data signal transmitted from a transmitter. The data signal of the burst mode is defined as a valid section in which data actually exists and an invalid section in which no data exists. The input clock signal CLK in the burst mode maintains an on state for data corresponding to the valid period and an off state for data corresponding to the invalid period.

제1 래치부(120)는 리셋 기능을 구비한 래치부로서, 리셋 신호(Reset)가 온되면, 기설정된 리셋값(Reset Value)에 따라 논리 '0' 및 논리 '1' 중 어느 하나의 논리 레벨로 초기화된(고정된) 출력 신호(Dout1)를 출력한다. The first latch unit 120 is a latch unit having a reset function. When the reset signal Reset is turned on, one of logic '0' and logic '1' is generated according to a preset reset value. The output signal Dout1 initialized (fixed) to the level is output.

제2 래치부(140)는 제1 래치부(120)의 출력 신호(Dout)를 인가받는 제2 입력단(D2)과, 상기 버스트 모드의 입력 클록 신호(CLK)를 인가받는 제2 클록단(CK2) 및 상기 버스트 모드의 입력 클록 신호(CLK)가 2분주된 출력 클록 신호(CLK/2)를 출력하는 제2 출력단(Q2)을 구비한다.The second latch unit 140 may include a second input terminal D2 receiving the output signal Dout of the first latch unit 120 and a second clock terminal receiving the input clock signal CLK in the burst mode. CK2) and a second output terminal Q2 for outputting an output clock signal CLK / 2 divided by two in the burst mode input clock signal CLK.

제2 래치부(140)는 제1 래치부(120)와 같이 리셋 기능을 수행할 수 있으나, 본 실시예에서는 리셋 기능이 없는 것을 전제로 한다.Although the second latch unit 140 may perform a reset function like the first latch unit 120, it is assumed that the second latch unit 140 does not have a reset function.

제2 래치부(140)가 리셋 기능을 구비하도록 제1 래치부(120)와 동일한 방식으로 설계되어도 무방하다. 그러나, 리셋 기능을 구비하는 경우 상기 리셋 기능을 수행하기 위하여 리셋값(Reset Value)에 해당하는 전압 레벨로 미리 충전하는 과정을 필요로 한다. 이 경우, 전력 손실이 발생할 수 있다. 제1 래치부(120)에서만 리셋 기능이 수행되어도 제2 래치부(140)가 정상적으로 동작하는 것이 가능하므로, 본 실시예에서는 전력 손실을 방지하기 위해 제1 래치부(120)만이 리셋 기능을 수행하는 것으로 한정하여 설명한다.The second latch unit 140 may be designed in the same manner as the first latch unit 120 to have a reset function. However, when the reset function is provided, a process of precharging to a voltage level corresponding to a reset value is required in order to perform the reset function. In this case, power loss may occur. Since the second latch unit 140 may operate normally even when the reset function is performed only in the first latch unit 120, in this embodiment, only the first latch unit 120 performs the reset function to prevent power loss. It demonstrates only to what it does.

한편, 도 1에 도시된 제1 래치부(120)의 제1 클록단(CK1)에는 반전된 입력 클록 신호(CLK)가 인가된다. 즉, 제1 래치부(120)는 버스트 모드의 입력 클록 신호(CLK)의 로우 상태(또는 하강 에지)에 응답하여 래치동작을 수행하고, 제2 래치부(140)는 상기 버스트 모드의 입력 클록 신호(CLK)의 하이 상태(또는 상승 에지)에서 응답하여 래치동작을 수행한다.The inverted input clock signal CLK is applied to the first clock terminal CK1 of the first latch unit 120 illustrated in FIG. 1. That is, the first latch unit 120 performs a latch operation in response to a low state (or falling edge) of the input clock signal CLK in the burst mode, and the second latch unit 140 performs the input clock in the burst mode. The latch operation is performed in response to the high state (or rising edge) of the signal CLK.

도 2는 도 1에 도시된 리셋 기능이 구비된 제1 래치부의 상세 회로도이다.FIG. 2 is a detailed circuit diagram of the first latch unit having the reset function illustrated in FIG. 1.

도 2를 참조하면, 상기 리셋 기능이 구비된 제1 래치부(120)는 기본적으로 고속 동작을 위한 전류-모드 논리 회로(Current-Mode Logic circuit: CML)를 이용하여 설계된다. 이러한 제1 래치부(120)는 제1 데이터 감지부(122), 제1 데이터 저장부(124) 및 리셋부(126)를 포함한다.Referring to FIG. 2, the first latch unit 120 having the reset function is basically designed using a current-mode logic circuit (CML) for high speed operation. The first latch unit 120 includes a first data detector 122, a first data storage unit 124, and a reset unit 126.

제1 데이터 감지부(122)는 도 1에 도시된 제2 래치부(140)의 출력 신호(Dout2)를 차동 형태로 인가받는 제1 및 제2 NMOS 트랜지스터(MN1, MN2)와, 상기 제1 NMOS 트랜지스터(MN1)의 소스와 상기 제2 NMOS 트랜지스터(MN2)의 소스에 공통으로 연결된 제3 NMOS 트랜지스터(MN3)를 포함한다. 상기 제1 NMOS 트랜지스터(MN1)와 제2 NMOS 트랜지스터(MN2)의 드레인들은 각각 제1 및 제2 저항(R1, R2)을 통해 전원 전압(VDD)과 연결되고, 게이트들은 상기 차동 형태로 제공되는 상기 출력 신호를 각각 인가받는다. 제3 NMOS 트랜지스터(MN3)의 소스는 리셋부(126)와 연결되고, 게이트는 버스트 모드의 입력 클록 신호(CLK)를 인가받는다. 도 2에는 제3 NMOS 트랜지스터(MN3)의 게이트에 CLK+ 신호가 인가되고 제6 NMOS 트랜지스터(MN6)의 게이트에 CLK- 신호가 인가되는 예가 도시되어 있으나, 제3 NMOS 트랜지스터(MN3)의 게이트에 CLK- 신호가 인가되고 제6 NMOS 트랜지스터(MN6)의 게이트에 CLK+ 신호가 인가될 수도 있다. 제1 데이터 감지부(122)는 제2 래치부(140)의 출력 신호(Dout2)를 차동의 입력 신호(Din)로서 입력받고, 입력 클록 신호(CLK)가 논리 '1'인 경우 입력 신호(Din)를 제1 출력단(Q1)을 통해 차동의 출력 신호(Dout1)로 출력한다. 따라서 제1 데이터 감지부(122)는 일종의 버퍼의 기능을 수행한다.The first data detector 122 includes first and second NMOS transistors MN1 and MN2 that are differentially applied to the output signal Dout2 of the second latch unit 140 shown in FIG. The third NMOS transistor MN3 is connected to the source of the NMOS transistor MN1 and the source of the second NMOS transistor MN2 in common. Drains of the first NMOS transistor MN1 and the second NMOS transistor MN2 are connected to a power supply voltage VDD through first and second resistors R1 and R2, respectively, and gates are provided in the differential form. Each of the output signals is applied. The source of the third NMOS transistor MN3 is connected to the reset unit 126, and the gate receives the input clock signal CLK in the burst mode. FIG. 2 shows an example in which the CLK + signal is applied to the gate of the third NMOS transistor MN3 and the CLK- signal is applied to the gate of the sixth NMOS transistor MN6. However, the CLK + signal is applied to the gate of the third NMOS transistor MN3. A signal may be applied and a CLK + signal may be applied to the gate of the sixth NMOS transistor MN6. The first data detector 122 receives the output signal Dout2 of the second latch unit 140 as a differential input signal Din, and when the input clock signal CLK is logic '1', the input signal ( Din is output as a differential output signal Dout1 through the first output terminal Q1. Therefore, the first data detector 122 performs a function of a kind of buffer.

이와 같이, 제1 데이터 감지부(122)는 고속의 버퍼링 동작을 수행하기 위해 전류-모드 로직으로 설계되며, 제1 데이터 감지부(122)로부터 출력되는 차동의 출력 신호(Dout1)는 고속 동작을 위해 전원 전압(VDD)의 전압 레벨로부터 수백 mV만큼 차이나는 전압 레벨을 갖는다. 또한, 제1 데이터 감지부(122)는 고속으로 온/오프 동작을 수행하기 위해 차동 구조로 설계된다.As such, the first data detector 122 is designed with current-mode logic to perform a high speed buffering operation, and the differential output signal Dout1 output from the first data detector 122 performs a high speed operation. To a voltage level of several hundred mV from the voltage level of the power supply voltage VDD. In addition, the first data detector 122 is designed in a differential structure to perform an on / off operation at a high speed.

제1 데이터 저장부(124)는 크로스커플링된 구조로 연결된 제4 및 제5 NMOS 트랜지스터(MN4, MN5)와, 드레인이 상기 제4 및 제5 NMOS 트랜지스터(MN4, MN5)의 소스에 공통으로 연결된 제6 NMOS 트랜지스터(MN6)로 구성된다. 제4 및 제5 NMOS 트랜지스터(MN4, MN5)의 드레인들은 제1 데이터 저장부(124)에 포함된 제1 및 제2 NMOS 트랜지스터(MN1, MN2)의 드레인들에 각각 연결되어, 차동의 제1 출력 신호(Dout1)를 수신한다. 제6 NMOS 트랜지스터(NM6)의 소스는 리셋부(126)에 연결되고, 게이트는 CLK+ 신호 또는 CLK- 신호 중 어느 하나를 인가받는다. 제1 데이터 저장부(124)는 입력되는 입력 클록 신호(CLK)가 논리 '1'인 경우 동작하며, 상기 입력되는 입력 클록 신호(CLK)가 논리 '0'으로 천이하는 시점의 직전의 출력값을 저장하고, 저장된 출력값을 리셋부(126)에 공급한다. 따라서, 제1 데이터 저장부(124)의 출력 노드는 직전의 출력값을 유지한다.The first data storage unit 124 has fourth and fifth NMOS transistors MN4 and MN5 connected in a cross-coupled structure, and a drain thereof is common to the sources of the fourth and fifth NMOS transistors MN4 and MN5. The sixth NMOS transistor MN6 is connected. The drains of the fourth and fifth NMOS transistors MN4 and MN5 are connected to the drains of the first and second NMOS transistors MN1 and MN2 included in the first data storage 124, respectively, so that the differential first Receive the output signal Dout1. The source of the sixth NMOS transistor NM6 is connected to the reset unit 126, and the gate receives one of a CLK + signal and a CLK− signal. The first data storage unit 124 operates when the input clock signal CLK is logic '1', and outputs an output value immediately before the input clock signal CLK transitions to logic '0'. The stored output value is supplied to the reset unit 126. Therefore, the output node of the first data storage unit 124 maintains the output value just before.

이와 같이, 제1 데이터 저장부(124)는 출력값을 손실없이 저장하기 위해 커패시터 형태의 임피던스 특성을 가지며, 제1 데이터 저장부(124)에 포함된 제4 및 제5 NMOS 트랜지스터(MN4, MN5)는 크로스커플링된 구조로 연결되어, 음의 트랜스컨덕턴스단을 형성한다. 이러한 구조는 입력 클록 신호(CLK)가 저속 또는 불연속적으로 입력되는 경우, 상기 출력값의 충분한 저장시간을 제공하지 못할 수도 있다. 그러나, 제1 데이터 저장부(124)는 기본적으로 고속의 환경에서 사용되며, 제1 데이터 저장부(124)의 출력단과 연결된 리셋부(126)가 리셋 기능을 수행함으로써, 불연속적으로 입력되는 입력 클록 신호(CLK)에 대해서도 문제없이 동작할 수 있다.As described above, the first data storage unit 124 has an impedance characteristic of a capacitor form in order to store the output value without loss, and the fourth and fifth NMOS transistors MN4 and MN5 included in the first data storage unit 124. Are connected in a cross-coupled structure to form a negative transconductance stage. This structure may not provide sufficient storage time of the output value when the input clock signal CLK is input at low speed or discontinuously. However, the first data storage unit 124 is basically used in a high speed environment, and the reset unit 126 connected to the output terminal of the first data storage unit 124 performs a reset function, thereby being discontinuously input. The clock signal CLK can be operated without problems.

리셋부(126)는 차동 구조로 연결된 제7 및 제8 NMOS 트랜지스터(MN7, MN8)와, 제9 및 제10 NMOS 트랜지스터(MN9, MN10)를 포함한다. 제7 NMOS 트랜지스터(MN7)의 드레인은 제1 데이터 저장부(124)에 포함된 제5 NMOS 트랜지스터(MN5)의 드레인과 연결되고, 제8 NMOS 트랜지스터(MN8)의 드레인은 제1 데이터 저장부(124)에 구비된 제4 NMOS 트랜지스터(MN5)의 드레인과 연결된다. 제7 및 제8 NMOS 트랜지스터(MN7, MN8)의 게이트들은 차동의 리셋값(Reset Value)을 인가받는다. 이때, Reset Value +는 제7 NMOS 트랜지스터(MN7)의 게이트에 인가되고, Reset Value -는 제8 NMOS 트랜지스터(MN8)8)의 게이트에 인가된다. 제9 NMOS 트랜지스터(MN9)의 드레인은 제1 데이터 감지부(122)에 포함된 제3 NMOS 트랜지스터(MN3)의 소스와 제1 데이터 저장부(124)에 포함된 제6 NMOS 트랜지스터(MN6)의 소스에 각각 연결되고, 게이트는 차동의 리셋 신호(Reset)를 인가받는다. 따라서, 제9 NMOS 트랜지스터(MN9)의 게이트는 Reset+ 신호 및 Reset- 신호 중 어느 하나를 인가받는다. 제9 NMOS 트랜지스터(MN9)의 소스는 테일 전류원(Itail)을 통해 접지와 연결된다. 제10 NMOS 트랜지스터(MN10)의 드레인은 제7 NMOS 트랜지스터(MN7)와 제8 NMOS 트랜지스터(MN8)의 소스에 연결되고, 게이트는 Reset+ 신호 및 Reset- 신호 중 어느 하나를 인가받고, 소스는 테일 전류원(Itail)을 통해 접지와 연결된다.The reset unit 126 includes seventh and eighth NMOS transistors MN7 and MN8 connected in a differential structure, and ninth and tenth NMOS transistors MN9 and MN10. The drain of the seventh NMOS transistor MN7 is connected to the drain of the fifth NMOS transistor MN5 included in the first data storage 124, and the drain of the eighth NMOS transistor MN8 is the first data storage unit ( 124 is connected to the drain of the fourth NMOS transistor MN5. Gates of the seventh and eighth NMOS transistors MN7 and MN8 receive a differential reset value. At this time, Reset Value + is applied to the gate of the seventh NMOS transistor MN7, and Reset Value-is applied to the gate of the eighth NMOS transistor MN8. The drain of the ninth NMOS transistor MN9 is the source of the third NMOS transistor MN3 included in the first data detector 122 and the sixth NMOS transistor MN6 included in the first data storage 124. Connected to the source, respectively, the gate receives a differential reset signal (Reset). Therefore, the gate of the ninth NMOS transistor MN9 receives one of a Reset + signal and a Reset- signal. The source of the ninth NMOS transistor MN9 is connected to ground through a tail current source Itail. A drain of the tenth NMOS transistor MN10 is connected to a source of a seventh NMOS transistor MN7 and an eighth NMOS transistor MN8, and a gate thereof receives one of a Reset + signal and a Reset- signal, and the source is a tail current source. It is connected to ground through Itail.

리셋부(126)에 논리 '1'의 리셋 신호(Reset)가 인가되면, 제9 NMOS 트랜지스터의 게이트에는 논리 '0'의 리셋 신호가 인가되므로, 제1 데이터 감지부(122)와 제1 데이터 저장부(124)는 동작하지 않고, 오직 리셋부(126)만 동작을 한다. 이때, 리셋부(126)에 인가되는 기설정된 리셋값(Reset Value)에 따라 리셋부(126)는 논리 '0' 또는 논리 '1'로 고정된(초기화된) 차동의 제1 출력 신호(Dout1)를 출력한다. 따라서 리셋 신호(Reset)가 온되면, 제1 데이터 감지부(122)로 입력되는 입력 클록 신호(CLK)의 논리 레벨에 관계없이 제1 래치부(120)는 논리 '0' 또는 논리 '1'의 레벨로 초기화된 차동의 제1 출력 신호(Dout1)를 출력한다.When the reset signal Reset of logic '1' is applied to the reset unit 126, the reset signal of logic '0' is applied to the gate of the ninth NMOS transistor, and thus, the first data detector 122 and the first data are applied. The storage unit 124 does not operate, and only the reset unit 126 operates. At this time, according to a preset reset value applied to the reset unit 126, the reset unit 126 is the differential first output signal Dout1 fixed (initialized) to logic '0' or logic '1'. ) Therefore, when the reset signal Reset is turned on, regardless of the logic level of the input clock signal CLK input to the first data detector 122, the first latch unit 120 may be logic '0' or logic '1'. The differential first output signal Dout1 is initialized to the level of.

도 3은 도 1에 도시된 제2 래치부의 상세회로도이다.3 is a detailed circuit diagram of the second latch unit illustrated in FIG. 1.

도 3을 참조하면, 제2 래치부(140)는 제1 래치부(120)와 동일하게 고속 동작을 위한 전류-모드 논리 회로(Current-Mode Logic circuit: CML)이다. 다만, 전술한 바와 같이, 전력 손실을 방지하기 위하여 제2 래치부(140)는 리셋 기능을 수행하지 않는다. 따라서, 제2 래치부(140)에는 제1 래치부(120)의 리셋부(126)를 포함하지 않는다. 즉, 제2 래치부(140)는 제1 래치부(120)의 제1 데이터 감지부(122)와 동일한 기능을 갖는 제2 데이터 감지부(142)와 제1 데이터 저장부(122)와 동일한 기능을 갖는 제2 데이터 저장부(144)를 포함한다.Referring to FIG. 3, the second latch unit 140 is a current-mode logic circuit (CML) for high speed operation similarly to the first latch unit 120. However, as described above, in order to prevent power loss, the second latch unit 140 does not perform a reset function. Therefore, the second latch unit 140 does not include the reset unit 126 of the first latch unit 120. That is, the second latch unit 140 is the same as the second data detector 142 and the first data storage unit 122 having the same function as the first data detector 122 of the first latch unit 120. And a second data storage unit 144 having a function.

제2 데이터 감지부(142)는 제11 내지 제13 NMOS 트랜지스터(MN11, MN12, MN13)를 포함하며, 제2 데이터 저장부(144)는 제14 내지 제16 NMOS 트랜지스터(MN14, MN15, MN16)를 포함한다. 제2 데이터 감지부(142) 및 제2 데이터 저장부(144)에 대한 구체적인 설명은 도 2를 참조하여 설명한 제1 데이터 감지부(122) 및 제1 데이터 저장부(124)에 대한 설명으로 각각 대신한다.The second data detector 142 includes eleventh through thirteenth NMOS transistors MN11, MN12, and MN13, and the second data store 144 includes fourteenth through sixteenth NMOS transistors MN14, MN15, and MN16. It includes. Detailed descriptions of the second data detector 142 and the second data storage unit 144 are the descriptions of the first data detector 122 and the first data storage unit 124 described with reference to FIG. 2, respectively. Instead.

도 4는 종래의 주파수 분주기와 본 발명의 일실시예에 따른 주파수 분주기의 모의실험 결과를 비교한 파형도이다. 맨 위쪽에 도시된 파형은 입력 클록 신호의 파형이고, 중간에 도시된 파형은 종래의 주파수 분주기로부터 출력되는 출력 클록 신호의 파형이고, 맨 아랫쪽에 도시된 파형은 리셋 기능이 구비된 본 발명의 일실시예에 따른 주파수 분주기로부터 출력되는 출력 클록 신호의 파형이다. 여기서, 각 파형들의 가로축은 시간을 나타내고, 세로축은 전압을 나타낸다.Figure 4 is a waveform diagram comparing the simulation results of the conventional frequency divider and the frequency divider according to an embodiment of the present invention. The waveform shown at the top is the waveform of the input clock signal, the waveform shown at the middle is the waveform of the output clock signal output from the conventional frequency divider, and the waveform shown at the bottom is the waveform of the present invention having a reset function. The waveform of the output clock signal output from the frequency divider according to an embodiment. Here, the horizontal axis of each waveform represents time and the vertical axis represents voltage.

도 4를 참조하면, 종래의 주파수 분주기는 입력 클록 신호(CLK)의 입력 시점(t0)으로부터 2분주된 정상의 출력 클록 신호(CLK/2)가 생성되는 시점(t1)까지 8 클록의 위상 정렬 시간(또는 정착 시간)을 필요로 한다. 즉, 종래의 주파수 분주기는 상기 위상 정렬 시간동안 대략 1.50V의 불안정한 중간 전압 레벨을 갖는 출력 클록 신호를 출력한다. 그러나, 본 발명의 일실시예에 따른 주파수 분주기는 상기 위상 정렬 시간을 필요로 하지 않는 것을 알 수 있다.Referring to FIG. 4, the conventional frequency divider has eight clocks from an input time point t 0 of an input clock signal CLK to a time point t 1 at which a normal output clock signal CLK / 2 divided by two is generated. Of phase alignment time (or settling time). That is, the conventional frequency divider outputs an output clock signal having an unstable intermediate voltage level of approximately 1.50V during the phase alignment time. However, it can be seen that the frequency divider according to the embodiment of the present invention does not require the phase alignment time.

도 5는 본 발명의 일실시예에 따른 주파수 분주기에 인가되는 리셋 신호와 2분주된 출력 클록 신호의 파형도이다. 도 5에서 윗쪽에 도시된 파형은 리셋 신호의 파형이고, 아랫쪽에 도시된 파형은 2분주된 출력 클록 신호의 파형이다. 각 파형의 가로축은 시간을 나타내고, 세로축은 전압을 나타낸다.5 is a waveform diagram of a reset signal applied to a frequency divider and an output clock signal divided by two according to an embodiment of the present invention. The waveform shown at the top in FIG. 5 is the waveform of the reset signal, and the waveform shown at the bottom is the waveform of the output clock signal divided by two. The horizontal axis of each waveform represents time and the vertical axis represents voltage.

도 5에 도시된 바와 같이, 리셋 신호(Reset)가 온(논리 '1' 또는 논리 '하이')되면, 본 발명의 일실시예에 따른 주파수 분주기는 리셋 신호(Reset)의 온 구간동안(입력 클록 신호가 오프 상태인 구간) 입력 클록 신호와 무관한 논리 '1'로 고정된 출력 신호를 출력한다. 따라서, 본 발명에 따른 주파수 분주기는 위상 정렬 시간을 필요로 하지 않는다.As shown in FIG. 5, when the reset signal Reset is turned on (logical '1' or logic 'high'), the frequency divider according to an embodiment of the present invention is operated during the on period of the reset signal Reset ( Period when the input clock signal is off) Outputs an output signal fixed to logic '1' independent of the input clock signal. Thus, the frequency divider according to the present invention does not require phase alignment time.

도 6은 본 발명의 일실시예에 따른 주파수 분주기에 입력되는 버스트 모드의 입력 클록 신호와 2분주된 출력 클록 신호의 파형을 나타낸 도면이다. 도 6에서 윗쪽에 도시된 도면은 입력 클록 신호를 나타낸 파형이고, 아랫쪽에 도시된 파형은 출력 클록 신호를 나타낸 파형이다. 여기서, 각 파형들의 가로축은 시간을 나타내고, 세로축은 전압을 나타낸다.FIG. 6 is a diagram illustrating waveforms of an input clock signal in a burst mode and an output clock signal divided in two according to an embodiment of the present invention. 6 is a waveform showing an input clock signal, and a waveform shown below is a waveform showing an output clock signal. Here, the horizontal axis of each waveform represents time and the vertical axis represents voltage.

도 6에 도시된 바와 같이, 본 발명의 일실시예에 따른 주파수 분주기는 오프 구간에서 대략 1.2V의 논리 '로우'의 입력 클록 신호를 입력받아서 오프 구간에서는 대략 1.8V의 논리 '하이'로 고정된(초기화된) 출력 클록 신호를 출력한다. 따라서, 본 발명의 일실시예에 따른 주파수 분주기는 종래의 주파수 분주기와 달리 오프 구간에서 중간레벨의 불안정한 논리레벨을 출력하지 않는다. 도 6에 도시된 모의 실험에서는 논리 '하이'로 고정된(초기화된) 출력 클록 신호의 예가 도시되었으나, 본 발명의 일실시예에 따른 주파수 분주기는 오프 구간에서 논리 '로우'로 고정된(초기화된) 출력 클록 신호를 출력할 수도 있다.As shown in FIG. 6, the frequency divider according to the exemplary embodiment of the present invention receives an input clock signal of about 1.2V logic 'low' in the off period and moves to a logic 'high' of about 1.8V in the off period. Output a fixed (initialized) output clock signal. Therefore, the frequency divider according to an embodiment of the present invention does not output an unstable logic level of an intermediate level in the off period unlike the conventional frequency divider. In the simulation shown in FIG. 6, an example of an output clock signal fixed (initialized) to logic 'high' is shown, but the frequency divider according to an embodiment of the present invention is fixed to logic 'low' in an off period ( The output clock signal may be output.

도 1은 본 발명의 일실시예에 따른 버스트 모드로 동작하는 주파수 분주기의 회로 구성을 나타내는 도면이다.1 is a diagram illustrating a circuit configuration of a frequency divider operating in a burst mode according to an embodiment of the present invention.

도 2는 도 1에 도시된 리셋 기능이 구비된 제1 래치부의 상세 회로도이다.FIG. 2 is a detailed circuit diagram of the first latch unit having the reset function illustrated in FIG. 1.

도 3은 도 1에 도시된 제2 래치부의 상세회로도이다.3 is a detailed circuit diagram of the second latch unit illustrated in FIG. 1.

도 4는 종래의 주파수 분주기와 본 발명의 일실시예에 따른 주파수 분주기의 모의실험 결과를 비교한 파형도이다.Figure 4 is a waveform diagram comparing the simulation results of the conventional frequency divider and the frequency divider according to an embodiment of the present invention.

도 5는 본 발명의 일실시예에 따른 주파수 분주기에 인가되는 리셋 신호와 2분주된 출력 클록 신호의 파형도이다.5 is a waveform diagram of a reset signal applied to a frequency divider and an output clock signal divided by two according to an embodiment of the present invention.

도 6은 본 발명의 일실시예에 따른 주파수 분주기에 입력되는 버스트 모드의 입력 클록 신호와 2분주된 출력 클록 신호의 파형을 나타낸 도면이다.FIG. 6 is a diagram illustrating waveforms of an input clock signal in a burst mode and an output clock signal divided in two according to an embodiment of the present invention.

Claims (13)

오프 구간과 온 구간으로 정의된 버스트 모드의 입력 클록 신호에 따라 입력 신호를 감지하는 데이터 감지부;A data detector detecting an input signal according to an input clock signal in a burst mode defined as an off period and an on period; 상기 감지된 입력 신호를 입력받고, 반전된 상기 입력 클록 신호에 따라 상기 감지된 입력 신호를 래치하는 데이터 저장부; 및A data storage unit which receives the sensed input signal and latches the sensed input signal according to the inverted input clock signal; And 리셋 신호, 상기 데이터 저장부에 의해 래치된 입력 신호 및 논리 '0' 또는 논리 '1'로 고정된 리셋값 신호를 입력받고, 상기 오프 구간에서 상기 리셋 신호가 온(ON)되면, 래치된 상기 입력 신호와 무관한 상기 리셋값 신호를 출력 신호로 출력하는 리셋부를 포함하는 래치 회로.When the reset signal, an input signal latched by the data storage unit, and a reset value signal fixed to logic '0' or logic '1' are received, and the reset signal is turned on in the off period, the latched And a reset unit configured to output the reset value signal independent of an input signal as an output signal. 제1항에 있어서, 상기 입력 클록 신호, 상기 입력 신호, 상기 리셋값 신호 및 상기 리셋 신호는 각각 차동 입력 신호인 래치 회로.The latch circuit of claim 1, wherein the input clock signal, the input signal, the reset value signal, and the reset signal are respectively differential input signals. 제1항에 있어서, 상기 데이터 감지부는 전류 모드 로직 회로인 래치 회로.The latch circuit of claim 1, wherein the data sensing unit is a current mode logic circuit. 제1항에 있어서, 상기 데이터 감지부는 버퍼인 래치 회로.The latch circuit of claim 1, wherein the data detector is a buffer. 제1항에 있어서,The method of claim 1, 상기 데이터 감지부, 상기 데이터 저장부 및 상기 리셋부에 전원 전압을 각각 공급하는 제1 및 제2 저항; 및First and second resistors supplying power voltages to the data sensing unit, the data storage unit and the reset unit, respectively; And 상기 리셋부를 통해 상기 데이터 감지부와 상기 데이터 저장부에 각각 연결되는 테일 전류원을 포함하는 래치 회로.And a tail current source connected to the data sensing unit and the data storage unit through the reset unit. 제5항에 있어서,The method of claim 5, 상기 데이터 감지부는,The data detector, 상기 입력 신호를 인가받는 제1 및 제2 NMOS 트랜지스터; 및First and second NMOS transistors receiving the input signal; And 상기 버스트 모드의 입력 클록 신호를 인가받는 게이트; 상기 제1 및 제2 NMOS 트랜지스터의 소스에 공통으로 연결되는 드레인; 및 상기 리셋부에 연결되는 소스;로 이루어진 제3 NMOS 트랜지스터를 포함하는 래치 회로.A gate receiving the input clock signal in the burst mode; A drain commonly connected to the sources of the first and second NMOS transistors; And a third source connected to the reset unit. 제6항에 있어서,The method of claim 6, 상기 데이터 저장부는,The data storage unit, 상기 데이터 감지부의 출력단과 연결되고, 크로스커플링된 제4 및 제5 NMOS 트랜지스터; 및Fourth and fifth NMOS transistors connected to an output terminal of the data sensing unit and cross-coupled to each other; And 상기 제4 및 제5 NMOS 트랜지스터의 소스와 공통으로 연결되는 드레인; 상기 버스트 모드의 입력 클록 신호를 인가받는 게이트; 및 상기 제3 NMOS 트랜지스터의 소스와 연결되는 소스;로 이루어진 제6 NMOS 트랜지스터를 포함하는 래치 회로.A drain commonly connected to the sources of the fourth and fifth NMOS transistors; A gate receiving the input clock signal in the burst mode; And a source coupled to the source of the third NMOS transistor. 제7항에 있어서,The method of claim 7, wherein 상기 리셋부는,The reset unit, 상기 데이터 저장부의 출력단과 연결되고, 상기 리셋값 신호를 입력받는 제7 및 제8 NMOS 트랜지스터;Seventh and eighth NMOS transistors connected to an output terminal of the data storage unit and receiving the reset value signal; 상기 제3 및 제6 NMOS 트랜지스터의 소스와 연결되는 드레인; 상기 리셋 신호를 인가받는 게이트; 및 상기 테일 전류원과 연결되는 소스;로 이루어진 제9 NMOS 트랜지스터; 및A drain connected to the sources of the third and sixth NMOS transistors; A gate receiving the reset signal; And a source connected to the tail current source; And 상기 제7 및 제8 NMOS 트랜지스터의 소스와 연결되는 드레인; 상기 리셋 신호를 인가받는 게이트; 및 상기 제9 NMOS 트랜지스터의 소스와 연결되는 소스로 이루어진 제10 NMOS 트랜지스터를 포함하는 래치 회로.A drain connected to the sources of the seventh and eighth NMOS transistors; A gate receiving the reset signal; And a tenth NMOS transistor comprising a source connected to a source of the ninth NMOS transistor. 오프 구간과 온 구간으로 정의되는 버스트 모드의 입력 클록 신호를 소정비로 분주하는 주파수 분주기에 있어서,In the frequency divider for dividing the input clock signal of the burst mode defined by the off period and the on period at a predetermined ratio, 상기 입력 클록 신호에 따라 입력 신호를 감지하는 데이터 감지부;A data detector detecting an input signal according to the input clock signal; 상기 감지된 입력 신호를 입력받고, 반전된 상기 입력 클록 신호에 따라 상기 감지된 입력 신호를 래치하는 데이터 저장부; 및A data storage unit which receives the sensed input signal and latches the sensed input signal according to the inverted input clock signal; And 리셋 신호, 상기 데이터 저장부에 의해 래치된 입력 신호 및 논리 '0' 또는 논리 '1'로 고정된 리셋값 신호를 입력받고, 상기 오프 구간에서 상기 리셋 신호가 온(ON)되면, 래치된 상기 입력 신호와 무관한 상기 리셋값 신호를 출력 신호로 출력하는 리셋부를 포함하는 제1 래치부; 및When the reset signal, an input signal latched by the data storage unit, and a reset value signal fixed to logic '0' or logic '1' are received, and the reset signal is turned on in the off period, the latched A first latch unit including a reset unit configured to output the reset value signal independent of an input signal as an output signal; And 상기 제1 출력 신호와, 상기 입력 클록 신호를 입력받고, 상기 입력 클록 신호를 상기 온 구간동안 소정비로 분주하여 출력 클록 신호를 생성하고, 상기 오프 구간 동안 상기 리셋값 신호를 제2 출력 신호로 생성하는 제2 래치부The output signal is generated by receiving the first output signal and the input clock signal, and divides the input clock signal at a predetermined ratio during the on period, and generates the reset value signal as a second output signal during the off period. Second latch unit 를 포함하는 주파수 분주기.Frequency divider comprising a. 제9항에 있어서,10. The method of claim 9, 상기 제2 래치부의 출력단은 상기 제1 래치부의 입력단에 부궤환 형태로 연결된 주파수 분주기.The output terminal of the second latch unit is a frequency divider connected to the input terminal of the first latch unit in a negative feedback form. 제9항에 있어서,10. The method of claim 9, 상기 제2 래치부는 상기 입력 클록 신호를 2분주하는 주파수 분주기.The second latch unit divides the input clock signal by two. 삭제delete 제9항에 있어서,10. The method of claim 9, 상기 제2 래치부는,The second latch unit, 상기 버스트 모드의 입력 클록 신호에 따라 상기 제1 출력 신호를 감지하는 제2 데이터 감지부; 및A second data detector configured to detect the first output signal according to the input clock signal in the burst mode; And 상기 제1 출력 신호를 입력받고, 상기 입력 클록 신호에 따라 상기 제1 출력 신호를 래치하고, 상기 온 구간동안, 래치된 상기 제1 출력 신호를 소정비로 분주한 상기 출력 클록 신호를 출력하고, 상기 오프 구간동안, 상기 리셋값 신호를 상기 제2 출력 신호로 출력하는 제2 데이터 저장부를 포함하는 주파수 분주기.Receiving the first output signal, latching the first output signal according to the input clock signal, outputting the output clock signal obtained by dividing the latched first output signal at a predetermined ratio during the on period, and And a second data storage unit outputting the reset value signal as the second output signal during the off period.
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