KR101864630B1 - Latch circuit for transceiving at high speed - Google Patents

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KR101864630B1 KR1020120003437A KR20120003437A KR101864630B1 KR 101864630 B1 KR101864630 B1 KR 101864630B1 KR 1020120003437 A KR1020120003437 A KR 1020120003437A KR 20120003437 A KR20120003437 A KR 20120003437A KR 101864630 B1 KR101864630 B1 KR 101864630B1
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Abstract

본 발명에 따르면, 전류원을 모드에 따라 선택적으로 공유할 수 있고, 센싱 유닛의 스위칭 소자의 크기를 줄일 수 있으며, 전력 소비를 줄일 수 있는 래치 회로를 제공할 수 있다.
본 발명에 따른 고속 통신용 래치 회로는, 클럭 신호에 동기되어 입력되는 데이터 신호를 센싱하는 센싱 유닛; 및 클럭 신호에 동기되어 출력되는 데이터 신호의 전압 레벨을 변경하는 홀딩 유닛을 포함하고, 센싱 유닛은, 클럭 신호의 제1 레벨 구간 동안 센싱 유닛 내에 형성되는 제1 전류 경로와 홀딩 유닛 내에 형성되는 제2 전류 경로에서의 전류의 합이 통과하는 제3 전류 경로를 포함한다.According to the present invention, it is possible to provide a latch circuit capable of selectively sharing a current source according to a mode, reducing a size of a switching element of a sensing unit, and reducing power consumption.
A high-speed communication latch circuit according to the present invention includes: a sensing unit for sensing a data signal input in synchronization with a clock signal; And a holding unit for changing a voltage level of a data signal synchronized with the clock signal, wherein the sensing unit includes: a first current path formed in the sensing unit during a first level period of the clock signal; And a third current path through which the sum of the currents in the two current paths passes.

Description

고속 통신용 래치 회로{LATCH CIRCUIT FOR TRANSCEIVING AT HIGH SPEED}[0001] LATCH CIRCUIT FOR TRANSCEIVING AT HIGH SPEED [0002]

본 발명은 고속 통신용 래치 회로에 관한 것으로, 더욱 상세하게는 전류원을 공유할 수 있는 고속 통신용 래치 회로를 제공함에 목적이 있다. The present invention relates to a high-speed communication latch circuit, and more particularly, to a high-speed communication latch circuit capable of sharing a current source.

래치 회로는 외부로부터 공급되는 외부 클럭에 동기되어 입력되는 데이터 신호를 유지 및 출력하는 회로로서, 최근 통신 데이터의 고속 처리에 래치 회로의 중요성은 더욱 강조되고 있다. The latch circuit is a circuit for holding and outputting a data signal that is input in synchronization with an external clock supplied from the outside, and the importance of a latch circuit in recent high-speed processing of communication data is more emphasized.

종래의 래치 회로는 각각 별개의 센싱 유닛 전류원과 홀딩 유닛 전류원을 가지고 있으며, 이들 센싱 유닛 전류원은 센싱 유닛에 전류를 공급하고, 홀딩 유닛 전류원은 홀딩 유닛에 전류를 공급한다. Conventional latch circuits each have a separate sensing unit current source and a holding unit current source, which supply current to the sensing unit and the holding unit current source supplies current to the holding unit.

그리고, 대체적으로 통신 데이터의 고속 처리를 위하여 센싱 유닛에 흐르는 전류를 홀딩 유닛에 흐르는 전류보다 크게 한다. 이를 위하여 센싱 전압을 높게 하고, 홀딩 전압을 낮게 하여야 한다. 그런데, 종래의 래치 회로는 모드에 무관하게 센싱 전압의 전위를 높게 유지한다. 이는 센싱 유닛에 더 큰 전류를 흘릴 수 있는 스위칭 소자의 설계를 요구하므로, 소자의 고집적화를 방해하고, 소자의 소비전력을 증가시키는 요인이 된다.
In general, the current flowing in the sensing unit is made larger than the current flowing in the holding unit for high-speed processing of communication data. For this purpose, the sensing voltage should be increased and the holding voltage should be lowered. However, the conventional latch circuit keeps the potential of the sensing voltage high regardless of the mode. This requires a design of a switching device capable of flowing a larger current to the sensing unit, which hinders high integration of the device and increases the power consumption of the device.

일본공개특허 2008-153983호 래치 회로 및 디시리얼라이저 회로Japanese Laid-Open Patent Application No. 2008-153983 Latch circuit and deserializer circuit

Payam Heydari and Ravindran Mohanavelu, "Design of Ultrahigh-Speed Low-Voltage CMOS CML Buffers and Latches" IEEE RRANSACTIONS ON VLSI SYSTWMS, VOL. 12, NO. 10, Oct. 2004Payam Heydari and Ravindran Mohanavelu, "Design of Ultrahigh-Speed Low-Voltage CMOS CML Buffers and Latches" IEEE RRANSACTIONS ON VLSI SYSTWMS, VOL. 12, NO. 10, Oct. 2004

본 발명에 따르면, 전류원을 모드에 따라 선택적으로 공유할 수 있는 래치 회로를 제공할 수 있다.According to the present invention, it is possible to provide a latch circuit capable of selectively sharing a current source according to a mode.

또한, 본 발명에 따르면, 센싱 유닛의 스위칭 소자의 크기를 줄일 수 있는 래치 회로를 제공할 수 있다.Further, according to the present invention, it is possible to provide a latch circuit capable of reducing the size of the switching element of the sensing unit.

또한, 본 발명에 따르면, 전력 소비를 줄일 수 있는 래치 회로를 제공할 수 있다.Further, according to the present invention, a latch circuit capable of reducing power consumption can be provided.

본 발명에 따른 고속 통신용 래치 회로는, 클럭 신호에 동기되어 입력되는 데이터 신호를 센싱하는 센싱 유닛; 및 클럭 신호에 동기되어 출력되는 데이터 신호의 전압 레벨을 변경하는 홀딩 유닛을 포함하고, 센싱 유닛은, 클럭 신호의 제1 레벨 구간 동안 센싱 유닛 내에 형성되는 제1 전류 경로와 홀딩 유닛 내에 형성되는 제2 전류 경로에서의 전류의 합이 통과하는 제3 전류 경로를 포함한다.A high-speed communication latch circuit according to the present invention includes: a sensing unit for sensing a data signal input in synchronization with a clock signal; And a holding unit for changing a voltage level of a data signal synchronized with the clock signal, wherein the sensing unit includes: a first current path formed in the sensing unit during a first level period of the clock signal; And a third current path through which the sum of the currents in the two current paths passes.

또한, 본 발명에 따른 센싱 유닛은, 클럭 신호의 제2 레벨 구간 동안 센싱 유닛 내에 단일의 전류 경로를 형성할 수 있다.Further, the sensing unit according to the present invention can form a single current path in the sensing unit during the second level period of the clock signal.

또한, 본 발명에 따르면, 클럭 신호가 인에이블 되는 동안, 홀딩 유닛은 센싱 유닛 내 상기 데이터 신호에 제어되는 스위칭 소자에 흐르는 전류를 분담할 수 있다.Further, according to the present invention, while the clock signal is enabled, the holding unit can share the current flowing in the switching element controlled by the data signal in the sensing unit.

본 발명의 래치 회로에 따르면, 모드에 따라 전류원을 선택적으로 공유할 수 있고, 스위칭 소자들의 크기를 줄일 수 있으며, 이에 따라 전력 소비를 줄일 수 있다.According to the latch circuit of the present invention, the current source can be selectively shared according to the mode, the size of the switching elements can be reduced, and the power consumption can be reduced accordingly.

도 1a는 본 발명의 제1 실시예에 따른 래치 회로의 센싱 주기에서의 전류 경로,
도 1b는 본 발명의 제1 실시예에 따른 래치 회로의 홀딩 주기에서의 전류 경로,
도 2는 본 발명의 제1 실시예에 따른 래치 회로의 이상적인 타이밍 파형도,
도 3a는 본 발명의 제2 실시예에 따른 래치 회로의 센싱 주기에서의 전류 경로,
도 3b는 본 발명의 제2 실시예에 따른 래치 회로의 홀딩 주기에서의 전류 경로, 및
도 4는 본 발명의 제1 실시예에 따른 래치 회로의 시뮬레이션 파형도이다. 1A shows a current path in a sensing period of a latch circuit according to the first embodiment of the present invention,
1B shows a current path in a holding period of a latch circuit according to the first embodiment of the present invention,
2 is an ideal timing waveform of a latch circuit according to the first embodiment of the present invention,
3A shows a current path in the sensing period of the latch circuit according to the second embodiment of the present invention,
FIG. 3B shows the current path in the holding period of the latch circuit according to the second embodiment of the present invention, and FIG.
4 is a simulation waveform diagram of a latch circuit according to the first embodiment of the present invention.

이하, 본 발명의 바람직한 실시예(들)에 대하여 첨부도면을 참조하여 상세히 설명한다. 우선 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호로 표기되었음에 유의하여야 한다. 또한, 하기의 설명에서는 많은 특정사항들이 도시되어 있는데, 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐 이러한 특정 사항들 없이도 본 발명이 실시될 수 있음은 이 기술분야에서 통상의 지식을 가진 자에게는 자명하다 할 것이다. Hereinafter, preferred embodiments (s) of the present invention will be described in detail with reference to the accompanying drawings. In the drawings, the same reference numerals are used to designate the same or similar components in the drawings. In the following description, numerous specific details are set forth in order to provide a thorough understanding of the present invention, and it is to be understood that the present invention may be practiced without these specific details, It will be obvious to you.

도 1a는 본 발명의 제1 실시예에 따른 래치 회로의 센싱 주기에서의 전류 경로이고, 도 1b는 본 발명의 제1 실시예에 따른 래치 회로의 홀딩 주기에서의 전류 경로이며, 도 2는 본 발명의 제1 실시예에 따른 래치 회로의 이상적인 타이밍 파형도이다.FIG. 1A is a current path in a sensing period of a latch circuit according to the first embodiment of the present invention, FIG. 1B is a current path in a holding period of a latch circuit according to the first embodiment of the present invention, Fig. 3 is an ideal timing waveform diagram of the latch circuit according to the first embodiment of the present invention. Fig.

본 발명의 제1 실시예에 따른 PMOS 래치 회로(100)는 외부로부터 인가되는 클럭신호(Clk)의 제1 에지에 동기되어 입력되는 데이터 신호(Dinp, Dinn)를 센싱하는 센싱 유닛(110)과, 클럭신호(Clk)의 제2 에지에 동기되어 출력되는 데이터 신호의 전압 레벨을 변경하는 홀딩 유닛(120)을 포함한다.The PMOS latch circuit 100 according to the first embodiment of the present invention includes a sensing unit 110 for sensing data signals Dinp and Dinn input in synchronization with a first edge of a clock signal Clk applied from the outside, And a holding unit 120 for changing the voltage level of the data signal outputted in synchronization with the second edge of the clock signal Clk.

또한, 본 발명의 제1 실시예에 따른 PMOS 래치 회로의 센싱 유닛(110)은, 클럭신호(Clk)의 제1 에지에 동기되어 복수의 전류원으로부터의 전류의 합으로 구동되는 경로를 형성할 수 있고(P1), 클럭신호(Clk)의 제2 에지에 동기되어 단일의 전류원으로부터의 전류로 구동되는 경로를 형성할 수 있다(P2).In addition, the sensing unit 110 of the PMOS latch circuit according to the first embodiment of the present invention can form a path driven by the sum of the currents from the plurality of current sources in synchronization with the first edge of the clock signal Clk (P1) and can form a path driven by a current from a single current source in synchronization with the second edge of the clock signal (Clk) (P2).

여기서, 제1 에지는 폴링 에지(falling edge)이고, 제2 에지는 라이징 에지(rising edge)이다.
Here, the first edge is a falling edge and the second edge is a rising edge.

예컨대, 본 발명의 제1 실시예에 따른 PMOS 래치 회로의 스위칭소자들은 표1과 같이 동작할 수 있다.For example, the switching elements of the PMOS latch circuit according to the first embodiment of the present invention can operate as shown in Table 1.

Sensing UnitSensing Unit P1P1 P2P2 Holding UnitHolding Unit P1P1 P2P2 M0M0 ON(sat.)ON (sat.) ON(sat.)ON (sat.) M11M11 ON(sat.)ON (sat.) ON(sat.)ON (sat.) M1M1 ON(act.)ON (act.) OFFOFF M13M13 ON(act.)ON (act.) OFFOFF M12M12 OFFOFF ON(act.)ON (act.) M4M4 OFFOFF ON(act.)ON (act.) M2M2 ON(sat.)ON (sat.) OFFOFF M5M5 OFFOFF ON(sat.)ON (sat.) M3M3 OFFOFF OFFOFF M6M6 OFFOFF OFFOFF

1) P1 구간1) P1 section

P1 구간 동안, 센싱 유닛(110)은 다음과 같은 복수의 전류 경로를 포함할 수 있다.
During the P1 interval, the sensing unit 110 may include a plurality of current paths as follows.

전원전압(Vdd) -> 스위칭소자(M0) -> 스위칭소자(M1) -> 스위칭소자(M2 또는 M3) -> 접지(GND)Power supply voltage (Vdd) -> Switching element (M0) -> Switching element (M1) -> Switching element (M2 or M3) -> Ground (GND)

전원전압(Vdd) -> 스위칭소자(M11) -> 스위칭소자(M13) -> 스위칭소자(M2 또는 M3) -> 접지(GND)
Power supply voltage (Vdd) -> Switching element (M11) -> Switching element (M13) -> Switching element (M2 or M3) -> Ground (GND)

즉, 센싱 유닛(110)은 P1 구간 동안 복수의 전류원으로부터 전류를 받아들이므로 센싱 유닛(110) 내 스위칭소자들의 크기를 감소시키도록 설계할 수 있다.
That is, the sensing unit 110 may be designed to reduce the size of the switching elements in the sensing unit 110 because it receives current from a plurality of current sources during the P1 period.

센싱 유닛(110)은 스위칭소자(M0, M1, M2, M3, M12)를 포함한다.The sensing unit 110 includes switching elements M0, M1, M2, M3, and M12.

바이어스전압(Vbiasp)을 게이트 단자의 제어신호로 인가받는 스위칭소자(M0) 및 스위칭소자(M11)는 항상 포화 영역에서 턴온 상태를 유지한다.The switching device M0 and the switching device M11 which receive the bias voltage Vbiasp as the control signal of the gate terminal always maintain the turned-on state in the saturation region.

스위칭소자(M0)의 드레인 단자와 데이터 신호 수신용 스위칭소자(M2, M3) 사이에 연결되고, 활성화되는 클럭 신호(Clk)를 게이트 단자의 제어신호로 인가받는 스위칭소자(M1)는 활성영역에서 동작한다. 스위칭소자(M0)의 드레인 단자와 접지 사이에 연결되며, 기준전압(Vref)을 게이트 단자의 제어신호로 인가받는 스위칭소자(M12)는 턴오프 상태에 놓인다.The switching device M1 connected between the drain terminal of the switching device M0 and the switching devices M2 and M3 for receiving the data signal and receiving the activated clock signal Clk as the control signal of the gate terminal, . The switching device M12 which is connected between the drain terminal of the switching device M0 and the ground and receives the reference voltage Vref as the control signal of the gate terminal is put in a turned off state.

스위칭소자(M1)의 드레인 단자와 접지 사이에 연결되고, 입력되는 상보적 데이터 신호(Dinn, Dinp)를 게이트 단자의 제어신호로 사용하는 데이터 신호 수신용 스위칭소자(M2, M3)는 어느 하나가 포화 영역에서 턴온 상태이면, 다른 하나는 턴오프 상태에 놓인다.
Any one of the switching elements M2 and M3 connected between the drain terminal of the switching device M1 and the ground and receiving the data signal using the input complementary data signal Dinn and Dinp as the control signal of the gate terminal When it is turned on in the saturation region, the other is in the turn off state.

홀딩 유닛(120)은 스위칭소자(M11, M13, M4, M5, M6)를 포함한다.The holding unit 120 includes switching elements M11, M13, M4, M5, and M6.

스위칭소자(M11)의 드레인 단자와 센싱 유닛(110) 사이에 연결되고, 기준전압(Vref)을 게이트 단자의 제어신호로 인가받는 스위칭소자(M13)는 활성영역에서 동작한다. 스위칭소자(M11)의 드레인 단자와 데이터 신호 유지용 스위칭소자(M5, M6) 사이에 연결되고, 비활성화되는 클럭 반전 신호(clkb)를 게이트 단자의 제어신호로 인가받는 스위칭소자(M4)는 턴오프 상태에 놓인다.The switching device M13 connected between the drain terminal of the switching device M11 and the sensing unit 110 and receiving the reference voltage Vref as the control signal of the gate terminal operates in the active region. The switching element M4 connected between the drain terminal of the switching element M11 and the data signal holding switching elements M5 and M6 and receiving the clock inversion signal clkb inactivated as a control signal of the gate terminal is turned off State.

스위칭소자(M4)의 드레인 단자와 접지 사이에 연결되고, 상대방의 드레인 단자 전압을 게이트 단자의 제어신호로 사용하는 병렬연결된 스위칭소자(M5, M6)는, 스위칭소자(M4)가 턴오프 상태에 놓인 P1 구간 동안 스위칭소자(M5, M6)는 모두 턴오프 상태에 놓인다.The switching elements M5 and M6 connected in parallel between the drain terminal of the switching element M4 and the ground and using the drain terminal voltage of the other terminal as the control signal of the gate terminal are turned on The switching elements M5 and M6 are all turned off during the set P1 period.

여기서, 바이어스전압(Vbiasp)의 레벨은 0.53볼트, 기준전압(Vref)의 레벨은 0.45볼트, 클럭신호(clk)의 제1 레벨은 0.25볼트, 제2 레벨은 0.65볼트 일 수 있다.
Here, the level of the bias voltage Vbiasp may be 0.53 volts, the level of the reference voltage Vref may be 0.45 volts, the first level of the clock signal clk may be 0.25 volts, and the second level may be 0.65 volts.

2) P2 구간2) P2 section

비활성화되는 클럭 신호를 게이트 단자의 제어신호로 사용하는 스위칭소자(M1)가 턴오프 상태에 놓이면, 스위칭 소자(M1)의 드레인 단자와 접지 사이에 병렬연결되는 스위칭소자(M2, M3)는 턴오프 상태에 놓인다.The switching elements M2 and M3 connected in parallel between the drain terminal of the switching element M1 and the ground are turned off when the switching element M1 using the inactivated clock signal as the control signal of the gate terminal is turned off, State.

스위칭소자(M1)가 턴오프 상태이므로, 기준전압(Vref)을 게이트 단자의 제어전압으로 사용하는 스위칭 소자(M12)는 활성영역에서 턴온된다. 따라서, 센싱 유닛(110)은 '전원전압(Vdd) -> 스위칭소자(M0) -> 스위칭소자(M12) -> 접지(GND)'의 단일 경로를 형성할 수 있다.
Since the switching device Ml is in the turned off state, the switching device M12 using the reference voltage Vref as the control voltage of the gate terminal is turned on in the active region. Accordingly, the sensing unit 110 can form a single path of 'power supply voltage Vdd -> switching device M0 -> switching device M12 -> ground GND'.

한편, 활성화되는 클럭 반전 신호(Clkb)를 게이트 단자의 제어신호로 사용하는 스위칭소자(M4)가 활성영역에서 턴온되므로, 스위칭 소자(M4)의 드레인 단자와 접지 사이에 병렬연결되는 스위칭소자(M5, M6)는 상호 번갈아 턴온된다. 따라서, 홀딩 유닛(120)은 '전원전압(Vdd) -> 스위칭소자(M11) -> 스위칭소자(M4) -> 스위칭소자(M5 또는 M6) -> 접지(GND)'의 단일 경로를 형성할 수 있다.
On the other hand, since the switching element M4 using the clock inversion signal Clkb to be activated as the control signal of the gate terminal is turned on in the active region, the switching element M5 connected in parallel between the drain terminal of the switching element M4 and the ground , M6) are alternately turned on. Therefore, the holding unit 120 forms a single path of 'power supply voltage Vdd -> switching device M11 -> switching device M4 -> switching device M5 or M6 -> ground GND' .

결국, P1 구간에서는 복수의 전류원으로 인하여 출력 데이터 신호(Doutp, Doutn)의 전압레벨이 높은 반면, P2 구간에서는 단일의 전류원으로 인하여 출력 데이터 신호의 전압 레벨이 낮아진다.
As a result, the voltage level of the output data signals Doutp and Doutn is high due to the plurality of current sources in the P1 section, while the voltage level of the output data signal is lowered due to the single current source in the P2 section.

도 3a는 본 발명의 제2 실시예에 따른 NMOS로 구현된 래치 회로의 센싱 주기에서의 전류 경로이고, 도 3b는 본 발명의 제2 실시예에 따른 래치 회로의 홀딩 주기에서의 전류 경로이다.FIG. 3A is a current path in a sensing period of a latch circuit implemented by an NMOS according to a second embodiment of the present invention, and FIG. 3B is a current path in a holding period of a latch circuit according to the second embodiment of the present invention.

본 발명의 제2 실시예에 따른 NMOS 래치 회로(300)는 외부로부터 인가되는 클럭신호(Clk)의 제1 에지에 동기되어 입력되는 데이터 신호를 센싱하는 센싱 유닛(310)과, 클럭신호(Clk)의 제2 에지에 동기되어 출력되는 데이터 신호의 전압 레벨을 변경하는 홀딩 유닛(320)을 포함한다.The NMOS latch circuit 300 according to the second embodiment of the present invention includes a sensing unit 310 for sensing a data signal input in synchronization with a first edge of a clock signal Clk applied from the outside, And a holding unit 320 for changing the voltage level of the data signal to be output in synchronization with the second edge of the data signal.

또한, 본 발명의 제2 실시예에 따른 NMOS 래치 회로의 센싱 유닛(310)은, 클럭 신호(Clk)의 제1 에지에 동기되어 복수의 전류원으로부터의 전류의 합으로 구동되는 경로를 형성할 수 있고(P1), 클럭 신호(Clk)의 제2 에지에 동기되어 단일의 전류원으로부터의 전류로 구동되는 경로를 형성할 수 있다(P2).In addition, the sensing unit 310 of the NMOS latch circuit according to the second embodiment of the present invention can form a path driven by the sum of the currents from the plurality of current sources in synchronization with the first edge of the clock signal Clk (P1) and can form a path driven by a current from a single current source in synchronization with the second edge of the clock signal (Clk) (P2).

여기서, 제1 에지는 폴링 에지(falling edge)이고, 제2 에지는 라이징 에지(rising edge)이다.
Here, the first edge is a falling edge and the second edge is a rising edge.

1) P1 구간1) P1 section

P1 구간 동안, 센싱 유닛(310)은 다음과 같은 복수의 전류 경로를 포함할 수 있다.
During the P1 interval, the sensing unit 310 may include a plurality of current paths as follows.

전원전압(Vdd) -> 스위칭소자(MN1 또는 MN2) -> 스위칭소자(MN5) -> 스위칭소자(MN9) -> 접지(GND)Power supply voltage (Vdd) -> Switching device (MN1 or MN2) -> Switching device (MN5) -> Switching device (MN9) -> Ground (GND)

전원전압(Vdd) -> 스위칭소자(MN1 또는 MN2) -> 스위칭소자(MN8) -> 스위칭소자(MN10) -> 접지(GND)
Power supply voltage (Vdd) -> Switching device (MN1 or MN2) -> Switching device (MN8) -> Switching device (MN10) -> Ground (GND)

즉, 센싱 유닛(310)은 P1 구간 동안 복수의 전류원으로부터 전류를 받아들이므로 센싱 유닛(310) 내 스위칭소자들의 크기를 감소시키도록 설계할 수 있다.
That is, the sensing unit 310 may be designed to reduce the size of the switching elements in the sensing unit 310 because it receives current from a plurality of current sources during the P1 interval.

센싱 유닛(310)은 스위칭소자(MN1, MN2, MN5, MN7, MN9)를 포함한다.The sensing unit 310 includes switching elements MN1, MN2, MN5, MN7, MN9.

클럭 신호 수신용 스위칭소자와 접지 사이에 연결되고, 게이트 단자에 바이어스 전압(Vbias)을 인가받는 스위칭소자(MN9)와, 클럭 반전 신호 수신용 스위칭소자와 접지 사이에 연결되고, 게이트 단자에 바이어스 전압(Vbias)을 인가받는 스위칭소자(M10)는 항상 포화 영역에서 턴온 상태를 유지한다.A switching element MN9 connected between the switching element for receiving the clock signal and the ground and receiving a bias voltage Vbias at the gate terminal thereof, a switching element MN2 connected between the switching element receiving the clock inverted signal and the ground, The switching device M10 receiving the voltage Vbias always maintains the turned-on state in the saturation region.

스위칭소자(MN9)의 드레인 단자와 데이터 신호 수신용 스위칭 소자(MN1, MN2) 사이에 연결되고, 활성화되는 클럭 신호(Vclk+)를 게이트 단자의 제어신호로 인가받는 스위칭소자(MN5)는 활성영역에서 동작한다. 스위칭소자(MN9)의 드레인 단자와 전원전압(Vdd) 사이에 연결되고, 기준전압(Vref)을 게이트 단자의 제어신호로 인가받는 스위칭소자(MN7)는 턴오프 상태에 놓인다.The switching device MN5 connected between the drain terminal of the switching device MN9 and the switching device MN1 and MN2 for receiving the data signal and receiving the activated clock signal Vclk + as a control signal of the gate terminal, . The switching element MN7 connected between the drain terminal of the switching element MN9 and the power source voltage Vdd and receiving the reference voltage Vref as the control signal of the gate terminal is in the turned off state.

스위칭소자(MN5)의 드레인 단자와 전원전압(Vdd) 사이에 병렬연결되고, 입력되는 상보적 데이터 신호를 제어신호로 사용하는 스위칭소자(MN1, MN2)는 어느 하나가 포화 영역에서 턴온 상태이면, 다른 하나는 턴오프 상태에 놓인다.
The switching elements MN1 and MN2 connected in parallel between the drain terminal of the switching element MN5 and the power source voltage Vdd and using the input complementary data signal as a control signal are turned on when any one of the switching elements MN1 and MN2 is turned on in the saturation region, The other is placed in the turn off state.

홀딩 유닛(320)은 스위칭소자(MN3, MN4, MN6, MN8, MN10)를 포함한다.The holding unit 320 includes switching elements MN3, MN4, MN6, MN8, MN10.

스위칭소자(MN10)의 드레인 단자와 센싱 유닛(310) 사이에 연결되고, 기준전압(Vref)을 게이트 단자의 제어신호로 사용하는 스위칭소자(MN8)는 활성영역에서 동작한다.The switching element MN8 connected between the drain terminal of the switching element MN10 and the sensing unit 310 and using the reference voltage Vref as the control signal of the gate terminal operates in the active region.

스위칭소자(MN10)의 드레인 단자와 데이터 신호 유지용 스위칭소자(MN3, MN4) 사이에 연결되고, 비활성화되는 클럭 반전 신호(clkb)를 게이트 단자의 제어신호로 사용하는 스위칭소자(MN6)는 턴오프 상태에 놓인다.The switching element MN6 which is connected between the drain terminal of the switching element MN10 and the data signal holding switching elements MN3 and MN4 and uses the clock inversion signal clkb which is inactivated as a control signal of the gate terminal, State.

스위칭소자(MN6)의 드레인 단자와 전원전압(Vdd) 사이에 병렬연결되고, 상호 소스 단자 전압을 게이트 단자의 제어신호로 사용하는 스위칭소자(MN3, MN4)는 스위칭소자(MN6)가 턴오프 상태에 놓인 동안 모두 턴오프 상태에 놓인다.
The switching elements MN3 and MN4 which are connected in parallel between the drain terminal of the switching element MN6 and the power source voltage Vdd and use the source terminal voltage as a control signal of the gate terminal are turned on when the switching element MN6 is turned off All are placed in the turn-off state.

2) P2 구간2) P2 section

비활성화되는 클럭 신호를 게이트 단자의 제어신호로 사용하는 스위칭소자(MN5)가 턴오프 상태에 놓이고, 스위칭 소자(MN5)의 드레인 단자와 전원 전압 사이에 병렬연결되는 스위칭소자(MN1, MN2)도 턴오프 상태에 놓인다.The switching elements MN1 and MN2 which are connected in parallel between the drain terminal of the switching element MN5 and the power supply voltage and the switching element MN5 which uses the clock signal which is inactivated as the control signal of the gate terminal are in the turned- Off state.

스위칭소자(MN5)가 턴오프 상태이므로, 기준전압(Vref)을 게이트 단자의 제어전압으로 사용하는 스위칭 소자(MN7)는 활성영역에서 턴온된다. 따라서, 센싱 유닛(310)은 '전원전압(Vdd) -> 스위칭소자(MN7) -> 스위칭소자(MN9) -> 접지(GND)'의 단일 경로를 형성할 수 있다.
Since the switching element MN5 is in the turned off state, the switching element MN7 using the reference voltage Vref as the control voltage of the gate terminal is turned on in the active region. Accordingly, the sensing unit 310 can form a single path of 'power supply voltage Vdd-> switching device MN7-> switching device MN9-> ground GND'.

한편, 활성화되는 클럭 반전 신호를 게이트 단자의 제어신호로 사용하는 스위칭소자(MN6)가 활성영역에서 턴온 상태이므로, 스위칭 소자(MN6)의 드레인 단자에 병렬연결되는 데이터 신호 유지용 스위칭소자(MN3, MN4)는 상보적으로 턴온된다. 따라서, 홀딩 유닛(320)은 '전원전압(Vdd) -> 스위칭소자(MN3, MN4) -> 스위칭소자(MN6) -> 스위칭소자(MN10) -> 접지(GND)'의 단일 경로를 형성할 수 있다.On the other hand, since the switching element MN6 that uses the clock inversion signal to be activated as the control signal of the gate terminal is turned on in the active region, the data signal holding switching elements MN3 and MN3, which are connected in parallel to the drain terminal of the switching element MN6, MN4) are complementarily turned on. Therefore, the holding unit 320 forms a single path of the power supply voltage Vdd-> the switching elements MN3 and MN4-> the switching element MN6-> the switching element MN10-> the ground GND ' .

결국, P1 구간에서는 복수의 전류원으로 인하여 출력 데이터 신호의 전압 레벨이 높은 반면, P2 구간에서는 단일의 전류원으로 인하여 출력 데이터 신호의 전압 레벨이 낮아진다.
As a result, the voltage level of the output data signal is high due to the plurality of current sources in the P1 section, while the voltage level of the output data signal is lowered due to the single current source in the P2 section.

도 4는 본 발명의 제1 실시예에 따른 래치 회로의 시뮬레이션 파형도로서, 고속 통신을 위한 스위칭 시에도 처리하는 데이터 신호의 식별이 우수함을 알 수 있다.
FIG. 4 is a simulation waveform diagram of a latch circuit according to the first embodiment of the present invention, showing that the identification of a data signal to be processed even during switching for high-speed communication is excellent.

이와 같이, 본 발명의 상세한 설명에서는 구체적인 실시예(들)에 관해 설명하였으나, 본 발명의 범주에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시예(들)에 국한되어 정해져서는 안 되며, 후술하는 특허청구범위 뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.Although the present invention has been described in detail with respect to specific embodiments thereof, it should be understood that various changes and modifications may be made without departing from the scope of the present invention. Therefore, the scope of the present invention should not be limited to the described embodiment (s), but should be defined by equivalents to the appended claims, as well as the following claims.

110, 310: 센싱 유닛
120, 320: 홀딩 유닛110, 310: sensing unit
120, 320: Holding unit

Claims (11)

클럭 신호에 동기되어 입력되는 데이터 신호를 센싱하는 센싱 유닛; 및
상기 클럭 신호에 동기되어 출력되는 데이터 신호의 전압 레벨을 변경하는 홀딩 유닛을 포함하고,
상기 센싱 유닛은, 상기 클럭 신호의 제1 레벨 구간 동안 상기 센싱 유닛 내에 형성되는 제1 전류 경로와 상기 홀딩 유닛 내에 형성되는 제2 전류 경로에서의 전류의 합이 통과하는 제3 전류 경로를 포함하는 고속 통신용 래치 회로.
A sensing unit for sensing a data signal input in synchronization with the clock signal; And
And a holding unit for changing a voltage level of a data signal outputted in synchronization with the clock signal,
Wherein the sensing unit includes a third current path through which the sum of the current in the first current path formed in the sensing unit and the current in the second current path formed in the sensing unit during the first level interval of the clock signal passes Latch circuit for high speed communication.
제1항에 있어서, 상기 센싱 유닛은,
상기 클럭 신호의 제2 레벨 구간 동안 상기 센싱 유닛 내에 단일의 전류 경로를 형성할 수 있는 고속 통신용 래치 회로.
The apparatus of claim 1, wherein the sensing unit comprises:
And to form a single current path within the sensing unit during a second level interval of the clock signal.
제1항에 있어서, 상기 클럭 신호의 제1 논리 레벨 동안,
상기 센싱 유닛 내 마주하는 복수의 스위칭소자 중 어느 하나는 상기 클럭 신호에 제어되어 활성영역에서 동작함으로써 상기 제1 전류 경로를 형성하고, 상기 홀딩 유닛 내의 마주하는 복수의 스위칭소자 중 어느 하나는 기준전압 신호에 제어되어 활성영역에서 동작함으로써 상기 제2 전류 경로를 형성하는 고속 통신용 래치 회로.
2. The method of claim 1, wherein during a first logic level of the clock signal,
Wherein one of the plurality of switching elements facing each other in the sensing unit is controlled by the clock signal to operate in the active region to form the first current path and any one of the plurality of facing switching elements in the holding unit is connected to the reference voltage Signal to operate in the active region to form the second current path.
제3항에 있어서,
상기 기준전압 신호의 레벨은 바이어스전압 신호의 레벨보다 낮고, 상기 클럭 신호가 반전된 클럭 반전 신호에 제어되어 컷오프영역에서 동작하는 고속 통신용 래치 회로.
The method of claim 3,
Wherein the level of the reference voltage signal is lower than the level of the bias voltage signal and the clock signal is controlled by an inverted clock inversion signal to operate in the cutoff region.
제4항에 있어서, 상기 클럭 신호의 제1 논리 레벨 동안,
상기 센싱 유닛 내 마주하는 복수의 스위칭 소자 중 어느 하나가 상기 클럭 신호에 제어되어 활성영역에서 동작하는 동안, 다른 하나는 상기 기준전압 신호에 제어되어 컷오프영역에서 동작하는 고속 통신용 래치 회로.
5. The method of claim 4, wherein during a first logic level of the clock signal,
Wherein one of the plurality of facing switching elements in the sensing unit is controlled by the clock signal to operate in the active region while the other operates in the cutoff region by being controlled by the reference voltage signal.
제4항에 있어서, 상기 클럭 신호의 제2 논리 레벨 동안,
상기 센싱 유닛 내 마주하는 복수의 스위칭 소자 중 어느 하나가 상기 기준전압 신호에 제어되어 활성영역에서 동작하는 동안, 다른 하나는 상기 클럭 신호에 제어되어 컷오프영역에서 동작하는 고속 통신용 래치 회로.
5. The method of claim 4, wherein during a second logic level of the clock signal,
Wherein one of the plurality of facing switching elements in the sensing unit is controlled by the reference voltage signal to operate in the active region while the other operates in the cutoff region by being controlled by the clock signal.
제4항에 있어서, 상기 클럭 신호의 제1 논리 레벨 동안,
상기 홀딩 유닛 내 마주하는 복수의 스위칭 소자 중 어느 하나가 상기 클럭 신호가 반전된 클럭 반전 신호에 제어되어 활성영역에서 동작하는 동안, 다른 하나는 상기 기준전압 신호에 제어되어 컷오프영역에서 동작하는 고속 통신용 래치 회로.
5. The method of claim 4, wherein during a first logic level of the clock signal,
Wherein one of the plurality of facing switching elements in the holding unit is controlled by the clock inversion signal inverted by the clock signal to operate in the active area while the other is controlled by the reference voltage signal to operate in the cut- Latch circuit.
제4항에 있어서, 상기 클럭 신호의 제2 논리 레벨 동안,
상기 홀딩 유닛 내 마주하는 복수의 스위칭 소자 중 어느 하나가 상기 클럭 신호가 반전된 클럭 반전 신호에 제어되어 활성영역에서 동작하는 동안, 다른 하나는 상기 기준전압 신호에 제어되어 컷오프영역에서 동작하는 고속 통신용 래치 회로.
5. The method of claim 4, wherein during a second logic level of the clock signal,
Wherein one of the plurality of facing switching elements in the holding unit is controlled by the clock inversion signal inverted by the clock signal to operate in the active area while the other is controlled by the reference voltage signal to operate in the cut- Latch circuit.
제4항에 있어서,
상기 센싱 유닛 내 스위칭 소자는 PMOS 트랜지스터인 고속 통신용 래치 회로.
5. The method of claim 4,
Wherein the switching element in the sensing unit is a PMOS transistor.
제4항에 있어서,
상기 센싱 유닛 내 스위칭 소자는 NMOS 트랜지스터인 고속 통신용 래치 회로.
5. The method of claim 4,
Wherein the switching element in the sensing unit is an NMOS transistor.
제1항 내지 제10항 중 어느 한 항에 있어서,
상기 클럭 신호가 인에이블 되는 동안, 상기 홀딩 유닛은 상기 센싱 유닛 내 상기 데이터 신호에 제어되는 스위칭 소자에 흐르는 전류를 분담할 수 있는 고속 통신용 래치 회로.11. The method according to any one of claims 1 to 10,
And the holding unit can share a current flowing to the switching element controlled by the data signal in the sensing unit while the clock signal is enabled.
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