KR102155770B1

KR102155770B1 - 레이다 응용을 위한 이중 완전 셔플 네트워크 기반 가변 푸리에 변환 장치 및 방법

Info

Publication number: KR102155770B1
Application number: KR1020180148586A
Authority: KR
Inventors: 정윤호; 정용철; 김건호; 허진무
Original assignee: 한국항공대학교산학협력단
Priority date: 2018-11-27
Filing date: 2018-11-27
Publication date: 2020-09-14
Also published as: KR20200062773A

Abstract

본 발명은 레이다 응용에서 타겟의 도플러 천이(Doppler shift)에 따른 위상 변화를 실시간 측정하기 위해 사용되는 고속 FFT 장치를 다양한 속도 해상도에 대응할 수 있도록 가변 길이를 지원하면서도 하드웨어 구조를 단순화할 수 있도록 한 레이다 응용을 위한 이중 완전 셔플 네트워크 기반 가변 푸리에 변환 장치 및 방법에 관한 것으로, 레이다 시스템의 메모리 구조 및 구성 면적과 수행시간을 고려하여 완전 셔플 네트워크(perfect shuffle network)를 적용하되, 고속화를 위해서 radix-4 기반의 이중 완전 셔플 네트워크(twice perfect shuffle network)를 적용하여 레이다 응용에 최적화함으로써 레이다 응용을 위한 경제성과 기능 모두를 만족시킬 수 있는 효과가 있다. 나아가, FFT 처리 장치로서 입력 데이터 매퍼부와 radix-4 기반 완전 셔플부 및 출력 데이터 매퍼부로 단위 스테이지를 구성하되, 제 1 스테이지의 입력 매퍼부를 통해 연산할 FFT 포인트에 따른 입력 데이터 배열을 재구성하고, 마지막 스테이지의 출력 데이터 매퍼부를 통해서 출력 데이터 배열을 재구성하도록 함으로써 radix-2 기반 포인트까지도 지원할 수 있어 레이다 응용에서 필요로 하는 다양한 해상도에 대응할 수 있어 그 효율성이 높은 효과가 있다.

Description

레이다 응용을 위한 이중 완전 셔플 네트워크 기반 가변 푸리에 변환 장치 및 방법{Scalable fast Fourier transform apparatus and method based on twice perfect shuffle network for radar applications}

본 발명은 레이다 응용을 위한 이중 완전 셔플 네트워크 기반 가변 푸리에 변환(FFT: Fast Fourier Transform) 장치 및 방법에 관한 것으로, 특히 레이다 응용에서 타겟의 도플러 천이(Doppler shift)에 따른 위상 변화를 실시간 측정하기 위해 사용되는 고속 FFT 장치를 다양한 속도 해상도에 대응할 수 있도록 가변 길이를 지원하면서도 하드웨어 구조를 단순화할 수 있도록 한 레이다 응용을 위한 이중 완전 셔플 네트워크 기반 가변 푸리에 변환 장치 및 방법에 관한 것이다.

최근 운전자와 보행자의 안전을 고려한 지능형 자동차에 대한 관심이 증대되고 있다. 지능형 자동차는 운전자의 신체 상해를 최소화하는 수동적인 기술의 기존 개념을 넘어서, 사고의 위험에 대한 정보를 사전에 감지해 운전자에게 전달하거나 차량을 조작하는 기술로 발전하고 있다.

이를 위해, 차량에 영상 기반의 센서, 레이다(radar)와 라이다(lidar) 등의 센서를 장착해 사고 위험을 감지하게 되는데, 영상 기반의 센서는 주변 밝기 환경에 민감해 모든 환경에서 신뢰할 수 있는 시스템을 설계하는데 어려움이 따르고, 라이다 센서의 경우 비교적 고가의 비용 때문에 그 사용이 제한적이지만, 레이다 센서의 경우 영상 기반의 센서에 비해 밝기 환경이나 주변 환경에 민감하지 않고 라이다 센서에 비해 경제적이기 때문에, 최근 레이다 시스템을 이용한 지능형 자동차가 활발히 연구되고 있다.

레이다 시스템의 경우, 타겟의 거리와 속도를 추출하기 위해서는 FFT(fast Fourier transform) 연산 장치가 필수적이며, 높은 데이터 처리량과 계산량이 요구되므로 효율적인 FFT 연산 장치의 설계가 요구된다. 특히, 레이다 시스템의 경우 실시간 구현을 위해 타겟의 도플러 천이(Doppler shift)에 따른 위상 변화를 측정하는 FFT 연산 장치가 고속으로 동작해야만 한다.

이와 같이 레이다 시스템의 실시간 동작을 위해 필요한 속도를 지원하는 FFT 연산 장치의 경우 대부분 고정된 FFT 포인트를 가지도록 구성되는데, 현실적인 레이다 응용에서는 다양한 속도 해상도를 요구하고 있어, 다른 속도 해상도를 위해 여러 FFT 포인트의 FFT 연산 장치를 병렬 구성하거나, 제한적인 가변 포인트를 지원하는 정도(예컨대 Radix-4 기반 처리 장치의 경우 4의 승수에 해당하는 포인트로 제한)에 불과하여 과도한 설계 면적이 필요하거나 지원하는 속도 해상도가 제한되는 한계가 있다.

특히, 레이다 시스템에서 FFT 연산 장치의 경우 실제 레이다 시스템 면적의 대부분을 차지하기 때문에 그 구현을 위한 회로 면적이 크고 많은 전력을 소모하기 때문에 FFT 연산 장치의 복잡도를 낮추기 위한 많은 연구들이 진행되고 있어, 현실적인 설계를 위해서는 FFT 연산 장치의 구현 면적과 소모전력을 줄여야 하는 제한도 존재한다.

따라서, 고속 처리를 위한 설계와 다양한 해상도를 지원하기 위한 가변 포인트 연산을 감안한 설계 및 구현 면적과 소모전력을 줄일 수 있는 설계적 요구사항들을 모두 만족하는 적합한 레이다 응용을 위한 가변 푸리에 변환 장치가 제시되고 있지 못한 실정이다.

한국 등록특허 제10-0892292호 [병렬 구조 및 파이프라인 방식을 이용한 Radis2의 4승 고속 퓨리에 변환 프로세서] 한국 등록특허 제10-1860531호 [레이다 시스템을 위한 다채널 고속 푸리에 변환 장치 및 방법]

전술한 문제점을 개선하기 위한 본 발명 실시예들의 목적은 레이다 시스템의 메모리 구조 및 구성 면적과 수행시간을 고려하여 완전 셔플 네트워크(perfect shuffle network)를 적용하되, 고속화를 위해서 radix-4 기반의 이중 완전 셔플 네트워크(twice perfect shuffle network)를 적용하여 구현 면적을 줄이면서 속도를 개선한 레이다 응용을 위한 이중 완전 셔플 네트워크 기반 가변 푸리에 변환 장치 및 방법을 제공하는 것이다.

본 발명 실시예들의 다른 목적은 FFT 연산 장치로서 입력 데이터 매퍼부와 radix-4 기반 완전 셔플부 및 출력 데이터 매퍼부로 단위 스테이지를 구성하되, 제 1 스테이지의 입력 매퍼부를 통해 연산할 FFT 포인트에 따른 입력 데이터 배열을 재구성하고, 마지막 스테이지의 출력 데이터 매퍼부를 통해서 출력 데이터 배열을 재구성하도록 함으로써 radix-2 기반 포인트까지도 지원할 수 있도록 한 레이다 응용을 위한 이중 완전 셔플 네트워크 기반 가변 푸리에 변환 장치 및 방법을 제공하는 것이다.

본 발명 실시예들의 또 다른 목적은 radix-4 기반의 이중 완전 셔플 네트워크를 이용하되, 입력 데이터 매퍼부와 출력 데이터 매퍼부를 멀티플렉서와 레지스터로 구성하여 입력이나 출력을 비교적 단순하게 재배열하되, 최초 스테이지와 최종 스테이지의 입력 및 출력 데이터 매퍼부에서만 이러한 재배열을 수행하도록 하여 하드웨어 복잡도를 낮추면서 속도를 개선할 수 있도록 한 레이다 응용을 위한 이중 완전 셔플 네트워크 기반 가변 푸리에 변환 장치 및 방법을 제공하는 것이다.

나아가 본 발명 실시예들의 또 다른 목적은 radix-4 기반의 이중 완전 셔플 네트워크를 이용한 FFT 연산부 설계에 따른 사용 데이터 비트수를 8비트로 함으로써 복잡도와 성능간 교환관계에서 최적의 설계 조건을 달성할 수 있도록 한 레이다 응용을 위한 이중 완전 셔플 네트워크 기반 가변 푸리에 변환 장치 및 방법을 제공하는 것이다.

이러한 본 발명 실시예들의 또 다른 목적은 본 발명의 설계를 통해서 8/16/32/64/128/256/512/1024 포인트의 FFT를 가변적으로 처리할 수 있으면서, 가장 큰 1024 포인트 FFT를 처리하는데 소요되는 시간을 150MHz 클록 주파수에서 220ns 이하가 되도록 함으로써 실시간성을 달성할 수 있도록 한 레이다 응용을 위한 이중 완전 셔플 네트워크 기반 가변 푸리에 변환 장치 및 방법을 제공하는 것이다.

입력되는 데이터의 크기와 스테이지 순서에 따라 입력 데이터의 배열을 선택적으로 변경하는 입력 데이터 매퍼부와; FFT를 수행할 N 포인트의 입력 데이터를 완전 셔플 방식에 따라 입력 순서를 조정하여 radix-4 버터플라이 연산기들에 제공하여 연산하고, 그 연산 결과를 입력 순서의 변경 없이 복소수 승산부에 제공하여 승산한 후 그 승산 결과를 순서 조정 없이 그대로 출력하는 완전셔플부와; 상기 완전 셔플부에서 출력되어 수신된 데이터의 크기와 스테이지 순서에 따라 출력할 데이터의 배열을 선택적으로 변경하는 출력 데이터 매퍼부를 포함하는 것을 특징으로 한다.

일례로서, 입력 데이터 매퍼부는 입력 데이터의 크기가 4의 승수가 아니면서 제 1 스테이지 인경우 입력 데이터의 배열을 변경할 수 있다.

여기서, 입력 데이터 매퍼부의 입력 데이터 배열 변경은 복수의 스테이지 연산을 통해 FFT 연산이 완료된 후 출력되는 데이터가 순차적이 되도록 미리 설정된 방식으로 입력 데이터를 변경할 수 있다.

일례로서, 입력 데이터 매퍼부는 N-1개의 멀티플렉서와 N개의 레지스터로 구성될 수 있으며, 멀티플렉서의 최대 입력은 지원하는 포인트수의 종류와 같은 수일 수 있다.

일례로서, 출력 데이터 매퍼부는 마지막 스테이지인 경우, 완전 셔플부로부터 수신한 출력 데이터의 크기가 4의 승수인 경우 역숫자 정렬(digit reverse order) 방식으로 출력할 데이터를 정렬하고, 완전 셔플부로부터 수신한 출력 데이터의 크기가 4의 승수가 아닌 경우 역숫자 정렬과는 다른 미리 설정된 패턴 방식으로 출력할 데이터를 정렬할 수 있다.

일례로서, 출력 데이터 매퍼부는 완전 셔플부로부터 수신한 출력 데이터의 크기가 4의 승수가 아닌 경우 수신한 완전 셔플부 출력 데이터 중 첫번째 데이터 비트(LSB)는 그대로 출력하고 그 다음 데이터 비트부터는 2개씩 상호 교차로 출력하는 정렬 패턴을 이용할 수 있다.

일례로서, 출력 데이터 매퍼부는 N-1개의 멀티플렉서와 N개의 레지스터로 구성될 수 있다.

일례로서, N의 최대값이 1024인 경우 8/16/32/64/128/256/512/1024 포인트 FFT 연산을 선택적으로 수행할 수 있다.

일례로서, N의 최대값이 1024인 경우 입력 데이터 매퍼부는 제 1 스테이지이면서 8/32/128/512 포인트 연산을 위한 입력 데이터의 배열을 변경할 수 있다.

일례로서, N의 최대값이 1024인 경우 출력 데이터 매퍼부는 최종 스테이지면서 8/32/128/512 포인트 연산을 수행한 완전 셔플부 출력 데이터를 수신하면 첫번째 완전 셔플부 출력 데이터 비트(LSB)는 그대로 출력하고 그 다음 완전 셔플부 출력 데이터 비트부터는 2개씩 상호 교차로 출력하는 정렬 패턴을 이용할 수 있다.

일례로서, N의 최대값이 1024인 경우 입력 데이터 매퍼부는 제 1 스테이지라도 16/64/256/1024 포인트 연산의 경우 입력 데이터 배열을 변경하지 않을 수 있다.

일례로서, N의 최대값이 1024인 경우 출력 데이터 매퍼부는 최종 스테이지이면서 16/64/256/1024 포인트 연산을 수행한 완전 셔플부 출력 데이터를 수신하면 역숫자 정렬 방식으로 출력할 데이터 배열을 변경할 수 있다.

본 발명의 다른 실시예에 따른 레이다 응용을 위한 이중 완전 셔플 네트워크 기반 가변 푸리에 변환 장치는 레이다 시스템의 타겟 거리와 속도를 추출하기 위하여 복수의 스테이지로 구성된 N 포인트 FFT 변환 장치로서, 스테이지마다 구성되며, FFT를 수행할 N 포인트의 입력 데이터를 완전 셔플 방식에 따라 입력 순서를 조정하여 radix-4 버터플라이 연산기들에 제공하여 연산하고, 그 연산 결과를 입력 순서의 변경 없이 복소수 승산부에 제공하여 승산한 후 그 승산 결과를 순서 조정 없이 그대로 출력하는 완전셔플부와; 제 1 스테이지에 구성되어 입력되는 데이터의 크기에 따라 입력 데이터의 배열을 선택적으로 변경하여 해당 스테이지의 완전 셔플부에 제공하는 입력 데이터 매퍼부와; 최종 스테이지에 구성되어 해당 스테이지의 완전 셔플부에서 출력되는 데이터의 크기에 따라 해당 완전 셔플부의 출력 데이터 배열을 선택적으로 변경하는 출력 데이터 매퍼부를 포함할 수 있다.

일례로서, 입력 데이터 매퍼부는 입력 데이터의 크기가 4의 승수가 아니면 입력 데이터의 배열을 변경하고, 4의 승수이면 입력 데이터의 배열을 변경하지 않을 수 있다. 여기서, 입력 데이터 매퍼부의 입력 데이터 배열 변경은 복수 스테이지의 연산이 완료된 후 출력되는 데이터가 순차적이 되도록 미리 설정된 방식으로 입력 데이터를 변경할 수 있다.

일례로서, 출력 데이터 매퍼부는 완전 셔플부의 출력 데이터 크기가 4의 승수인 경우 역숫자 정렬 방식으로 출력할 데이터를 정렬하고, 완전 셔플부의 출력 데이터 크기가 4의 승수가 아닌 경우 역숫자 정렬과는 다른 미리 설정된 패턴 방식으로 출력할 데이터를 정렬할 수 있다.

한편, 출력 데이터 매퍼부는 완전 셔플부의 출력 데이터 크기가 4의 승수가 아닌 경우 첫번째 완전 셔플부 출력 데이터 비트(LSB)는 그대로 출력하고 그 다음 비트부터는 2개씩 상호 교차로 출력하는 정렬 패턴을 이용할 수 있다.

본 발명의 또 다른 실시예에 따른 레이다 응용을 위한 이중 완전 셔플 네트워크 기반 가변 푸리에 변환 장치는 복수의 스테이지로 구성된 N 포인트 FFT 변환 장치로서, 제 1 스테이지에만 구성되며, 입력되는 데이터의 크기에 따라 입력 데이터의 배열을 선택적으로 변경하는 입력 데이터 매퍼부와; FFT를 수행할 N 포인트의 입력 데이터를 완전 셔플 방식에 따라 입력 순서를 조정하여 radix-4 버터플라이 연산기들에 제공하여 연산하고, 그 연산 결과를 입력 순서의 변경 없이 복소수 승산부에 제공하여 승산한 후 그 승산 결과를 순서 조정 없이 그대로 출력하는 완전셔플부와; 마지막 스테이지에만 구성되며, 상기 완전 셔플부에서 출력되는 데이터를 입력으로 수신하여 해당 데이터의 크기에 따라 출력할 데이터의 배열을 선택적으로 변경하는 출력 데이터 매퍼부를 포함하되, N은 8/16/32/64/128/256/512/1024 포인트 중 선택된 하나 일 수 있다.

일례로서, 입력 데이터 매퍼부는 8/32/128/512 포인트 연산을 위한 입력 데이터의 배열을 변경하고, 16/64/256/1024 포인트 연산의 경우 입력 데이터 배열을 변경하지 않을 수 있다.

일례로서, 출력 데이터 매퍼부는 16/64/256/1024 포인트 연산에 대해서 역숫자 정렬 방식으로 완전 셔플부의 출력 데이터 배열을 변경하고, 8/32/128/512 포인트 연산을 수행한 완전 셔플부 출력 데이터를 수신하면 첫번째 완전 셔플부 출력 데이터 비트(LSB)는 그대로 출력하고 그 다음 완전 셔플부 출력 데이터 비트부터는 2개씩 상호 교차로 출력하는 정렬 패턴을 이용할 수 있다.

일례로서, 입력 데이터 매퍼부와 출력 데이터 매퍼부는 N-1개의 멀티플렉서와 N개의 레지스터로 구성될 수 있다.

본 발명의 또 다른 실시예에 따른 레이다 응용을 위한 이중 완전 셔플 네트워크 기반 가변 푸리에 변환 장치는 레이다 시스템의 타겟 거리와 속도를 추출하기 위하여 복수의 스테이지로 구성된 N 포인트 FFT 변환 장치로서, 각 스테이지마다 구성되며, FFT를 수행할 N 포인트의 입력 데이터를 완전 셔플 방식에 따라 입력 순서를 조정하여 radix-4 버터플라이 연산기들에 제공하여 연산하고, 그 연산 결과를 입력 순서의 변경 없이 복소수 승산부에 제공하여 승산한 후 그 승산 결과를 순서 조정 없이 그대로 출력하는 완전셔플부와; 제 1 스테이지에 구성되어 입력되는 데이터의 크기에 따라 입력 데이터의 배열을 선택적으로 변경하여 해당 스테이지의 완전 셔플부에 제공하는 입력 데이터 매퍼부와; 최종 스테이지에 구성되어 해당 스테이지의 완전 셔플부에서 출력되는 데이터의 크기에 따라 출력할 데이터의 배열을 선택적으로 변경하는 출력 데이터 매퍼부를 포함하되, N은 8/16/32/64/128/256/512/1024 포인트 중 선택된 하나이고, 상기 입력 데이터 매퍼부는 8/32/128/512 포인트 연산을 위한 입력 데이터의 배열을 변경하며, 상기 출력 데이터 매퍼부는 16/64/256/1024 포인트 연산에 대해서 역숫자 정렬 방식으로 완전 셔플부의 출력 데이터 배열을 변경하고, 8/32/128/512 포인트 연산에 대한 완전 셔플부의 출력 데이터에 대해서는 첫번째 출력 데이터 비트(LSB)는 그대로 출력하고 그 다음 비트부터는 2개씩 상호 교차로 출력하는 정렬 패턴을 이용한다.

본 발명의 또 다른 실시예에 따른 레이다 응용을 위한 이중 완전 셔플 네트워크 기반 가변 푸리에 변환 방법은, 입력 데이터 매퍼부를 통해, 입력되는 데이터의 크기와 스테이지 순서에 따라 입력 데이터의 배열을 선택적으로 변경하는 입력 데이터 매핑 단계와; 완전 셔플부를 통해, FFT를 수행할 N 포인트의 입력 데이터를 완전 셔플 방식에 따라 입력 순서를 조정하여 radix-4 버터플라이 연산기들에 제공하여 연산하고, 그 연산 결과를 입력 순서의 변경 없이 복소수 승산부에 제공하여 승산한 후 그 승산 결과를 순서 조정 없이 그대로 출력하는 FFT 연산 단계와; 출력 데이터 매퍼부를 통해, 상기 완전 셔플부에서 출력되어 수신된 데이터의 크기와 스테이지 순서에 따라 출력할 데이터의 배열을 선택적으로 변경하는 출력 데이터 매핑 단계를 포함한다.

일례로서, 입력 데이터 매핑 단계는 입력 데이터의 크기가 4의 승수가 아니면서 제 1 스테이지 인경우 입력 데이터의 배열을 변경하는 단계를 포함할 수 있다. 여기서, 입력 데이터 매핑 단계의 입력 데이터 배열 변경은 복수의 스테이지 연산이 완료된 후 출력되는 데이터가 순차적이 되도록 미리 설정된 방식으로 입력 데이터를 변경할 수 있다.

일례로서, 출력 데이터 매핑 단계는 마지막 스테이지인 경우, 상기 FFT 연산 단계에서 완전 셔플부로부터 수신한 출력 데이터의 크기가 4의 승수인 경우 역숫자 정렬 방식으로 출력할 데이터를 정렬하고, 상기 FFT 연산 단계에서 완전 셔플부로부터 수신한 출력 데이터의 크기가 4의 승수가 아닌 경우 역숫자 정렬과는 다른 미리 설정된 패턴 방식으로 출력할 데이터를 정렬하는 단계를 포함할 수 있다.

일례로서, 출력 데이터 매핑 단계는 상기 FFT 연산 단계에서 완전 셔플부로부터 수신한 출력 데이터의 크기가 4의 승수가 아닌 경우 수신한 완전 셔플부 출력 데이터 중 첫번째 데이터 비트(LSB)는 그대로 출력하고 그 다음 데이터 비트부터는 2개씩 상호 교차로 출력하는 정렬 패턴을 이용하는 단계를 포함할 수 있다.

본 발명의 또 다른 실시예에 따른 레이다 응용을 위한 이중 완전 셔플 네트워크 기반 가변 푸리에 변환 방법은, 레이다 시스템의 타겟 거리와 속도를 추출하기 위하여 복수의 스테이지로 구성된 N 포인트 FFT 변환 방법으로서, 스테이지마다 구성되는 완전 셔플부를 통해 FFT를 수행할 N 포인트의 입력 데이터를 완전 셔플 방식에 따라 입력 순서를 조정하여 radix-4 버터플라이 연산기들에 제공하여 연산하고, 그 연산 결과를 입력 순서의 변경 없이 복소수 승산부에 제공하여 승산한 후 그 승산 결과를 순서 조정 없이 그대로 출력하는 FFT 연산 단계와; 제 1 스테이지에 구성되는 입력 데이터 매퍼부를 통해, 입력되는 데이터의 크기에 따라 입력 데이터의 배열을 선택적으로 변경하여 해당 스테이지의 완전 셔플부에 제공하는 입력 데이터 매핑 단계와; 최종 스테이지에 구성되는 출력 데이터 매퍼부를 통해, 해당 스테이지의 완전 셔플부에서 출력되는 데이터의 크기에 따라 해당 완전 셔플부의 출력 데이터 배열을 선택적으로 변경하는 출력 데이터 매핑 단계를 포함한다.

일례로서, 입력 데이터 매핑 단계는 입력 데이터의 크기가 4의 승수가 아니면 입력 데이터의 배열을 변경하고, 4의 승수이면 입력 데이터의 배열을 변경하지 않는 단계를 포함할 수 있다.

일례로서, 출력 데이터 매핑 단계는 상기 FFT 연산 단계를 통한 완전 셔플부의 출력 데이터 크기가 4의 승수인 경우 역숫자 정렬 방식으로 출력할 데이터를 정렬하고, 상기 FFT 연산 단계를 통한 완전 셔플부의 출력 데이터 크기가 4의 승수가 아닌 경우 역숫자 정렬과는 다른 미리 설정된 패턴 방식으로 출력할 데이터를 정렬하는 단계를 포함할 수 있다.

일례로서, 출력 데이터 매핑 단계는 상기 FFT 연산 단계를 통한 완전 셔플부의 출력 데이터 크기가 4의 승수가 아닌 경우 첫번째 완전 셔플부 출력 데이터 비트(LSB)는 그대로 출력하고 그 다음 비트부터는 2개씩 상호 교차로 출력하는 정렬 패턴을 이용할 수 있다.

본 발명의 또 다른 실시예에 따른 레이다 응용을 위한 이중 완전 셔플 네트워크 기반 가변 푸리에 변환 방법은, 복수의 스테이지로 구성된 N 포인트 FFT 변환 방법로서, 제 1 스테이지에만 구성되는 입력 데이터 매퍼부를 통해, 입력되는 데이터의 크기에 따라 입력 데이터의 배열을 선택적으로 변경하는 입력 데이터 매핑 단계와; 완전 셔플부를 통해, FFT를 수행할 N 포인트의 입력 데이터를 완전 셔플 방식에 따라 입력 순서를 조정하여 radix-4 버터플라이 연산기들에 제공하여 연산하고, 그 연산 결과를 입력 순서의 변경 없이 복소수 승산부에 제공하여 승산한 후 그 승산 결과를 순서 조정 없이 그대로 출력하는 FFT 연산 단계와; 마지막 스테이지에만 구성되는 출력 데이터 매퍼부를 통해, 상기 FFT 연산 단계를 통해 완전 셔플부에서 출력되는 데이터를 입력으로 수신하여 해당 데이터의 크기에 따라 출력할 데이터의 배열을 선택적으로 변경하는 출력 데이터 매핑 단계를 포함하되, N은 8/16/32/64/128/256/512/1024 포인트 중 선택된 하나이다.

일례로서, 입력 데이터 매핑 단계에서, 8/32/128/512 포인트 연산을 위한 입력 데이터의 배열을 변경하고, 16/64/256/1024 포인트 연산의 경우 입력 데이터 배열을 변경하지 않는 단계를 포함할 수 있다.

일례로서, 출력 데이터 매핑 단계에서, FFT 연산 단계를 통해 16/64/256/1024 포인트 연산을 수행한 완전 셔플부의 출력 데이터 배열을 역숫자 정렬 방식으로 변경하고, FFT 연산 단계를 통해 8/32/128/512 포인트 연산을 수행한 완전 셔플부 출력 데이터를 수신하면 첫번째 완전 셔플부 출력 데이터 비트(LSB)는 그대로 출력하고 그 다음 완전 셔플부 출력 데이터 비트부터는 2개씩 상호 교차로 출력하는 정렬 패턴을 이용하여 출력 순서를 변경하는 단계를 포함할 수 있다.

본 발명의 또 다른 실시예에 따른 레이다 응용을 위한 이중 완전 셔플 네트워크 기반 가변 푸리에 변환 방법은, 레이다 시스템의 타겟 거리와 속도를 추출하기 위하여 복수의 스테이지로 구성된 N 포인트 FFT 변환 방법로서, 각 스테이지마다 구성되는 완전 셔플부를 통해, FFT를 수행할 N 포인트의 입력 데이터를 완전 셔플 방식에 따라 입력 순서를 조정하여 radix-4 버터플라이 연산기들에 제공하여 연산하고, 그 연산 결과를 입력 순서의 변경 없이 복소수 승산부에 제공하여 승산한 후 그 승산 결과를 순서 조정 없이 그대로 출력하는 FFT 연산 단계와; 제 1 스테이지에 구성되는 입력 데이터 매퍼부를 통해, 입력되는 데이터의 크기에 따라 입력 데이터의 배열을 선택적으로 변경하여 해당 스테이지의 완전 셔플부에 제공하는 입력 데이터 매핑 단계와; 최종 스테이지에 구성되는 출력 데이터 매퍼부를 통해, 해당 스테이지의 완전 셔플부에서 출력되는 데이터의 크기에 따라 출력할 데이터의 배열을 선택적으로 변경하는 출력 데이터 매핑 단계를 포함하되, N은 8/16/32/64/128/256/512/1024 포인트 중 선택된 하나이고, 상기 입력 데이터 매핑 단계는 8/32/128/512 포인트 연산을 위한 입력 데이터의 배열을 변경하며, 상기 출력 데이터 매핑 단계에서, FFT 연산 단계를 통해 16/64/256/1024 포인트 연산을 수행한 완전 셔플부의 출력 데이터 배열을 역숫자 정렬 방식으로 변경하고, FFT 연산 단계를 통해 8/32/128/512 포인트 연산을 수행한 완전 셔플부 출력 데이터를 수신하면 첫번째 완전 셔플부 출력 데이터 비트(LSB)는 그대로 출력하고 그 다음 완전 셔플부 출력 데이터 비트부터는 2개씩 상호 교차로 출력하는 정렬 패턴을 이용하여 출력 순서를 변경하는 단계를 포함한다.

본 발명 실시예에 따른 레이다 응용을 위한 이중 완전 셔플 네트워크 기반 가변 푸리에 변환 장치 및 방법은 레이다 시스템의 메모리 구조 및 구성 면적과 수행시간을 고려하여 완전 셔플 네트워크(perfect shuffle network)를 적용하되, 고속화를 위해서 radix-4 기반의 이중 완전 셔플 네트워크(twice perfect shuffle network)를 적용하여 레이다 응용에 최적화함으로써 레이다 응용을 위한 경제성과 기능 모두를 만족시킬 수 있는 효과가 있다.

또한, FFT 처리 장치로서 입력 데이터 매퍼부와 radix-4 기반 완전 셔플부 및 출력 데이터 매퍼부로 단위 스테이지를 구성하되, 제 1 스테이지의 입력 매퍼부를 통해 연산할 FFT 포인트에 따른 입력 데이터 배열을 재구성하고, 마지막 스테이지의 출력 데이터 매퍼부를 통해서 출력 데이터 배열을 재구성하도록 함으로써 radix-2 기반 포인트까지도 지원할 수 있어 레이다 응용에서 필요로 하는 다양한 해상도에 대응할 수 있어 그 효율성이 높은 효과가 있다.

나아가 radix-4 기반의 이중 완전 셔플 네트워크를 이용하되, 입력 데이터 매퍼부와 출력 데이터 매퍼부를 멀티플렉서와 레지스터로 구성하여 입력이나 출력을 비교적 단순하게 재배열하되, 최초 스테이지와 최종 스테이지의 입력 및 출력 데이터 매퍼부에서만 이러한 재배열을 수행하도록 하여 하드웨어 복잡도를 낮추면서 속도를 개선할 수 있도록 하여 레이다 응용을 위한 경제성을 향상시키며 실시간성을 만족시킬 수 있는 효과가 있다.

도 1은 본 발명의 실시예에 따른 radix-4 기반 이중 완전 셔플 네트워크 연결 방식을 보인 개념도이다.
도 2는 기존의 radix-4 기반 FFT 연산 장치의 신호 흐름 그래프(Signal Flow Graph:SFG)를 보인 것이다.
도 3은 본 발명의 실시예에 따른 이중 완전 셔플 네트워크 기반 FFT 연산 장치의 신호 흐름 그래프를 보인 것이다.
도 4는 본 발명의 실시예에 따른 이중 완전 셔플 네트워크 기반 FFT 연산부의 입출력 연결도를 보인 것이다.
도 5는 본 발명의 실시예에 따른 이중 완전 혀플 네트워크 기반 FFT 연산 장치의 가변 길이 지원 방식을 보인 신호 흐름 그래프이다.
도 6은 본 발명의 실시예에 따른 이중 완전 셔플 네트워크 기반 가변 푸리에 변환 장치의 구성도이다.
도 7은 본 발명의 실시예에 따른 입력 데이터 매퍼부 및 출력 데이터 매퍼부의 구성을 보인 구성도이다.
도 8은 본 발명의 실시예에 따른 출력 데이터 매퍼부의 선택적 재배열 패턴을 보인 것이다.
도 9는 본 발명의 실시예를 최적으로 적용할 수 있는 데이터 비트 수를 검증한 분석 결과를 보인 것이다.
도 10은 본 발명의 실시예에 따른 푸리에 변환 장치의 실제 구현 예시 결과를 보인 것이다.

상기한 바와 같은 본 발명을 첨부된 도면들과 실시예들을 통해 상세히 설명하도록 한다.

본 발명에서 사용되는 기술적 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아님을 유의해야 한다. 또한, 본 발명에서 사용되는 기술적 용어는 본 발명에서 특별히 다른 의미로 정의되지 않는 한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 의미로 해석되어야 하며, 과도하게 포괄적인 의미로 해석되거나, 과도하게 축소된 의미로 해석되지 않아야 한다. 또한, 본 발명에서 사용되는 기술적인 용어가 본 발명의 사상을 정확하게 표현하지 못하는 잘못된 기술적 용어일 때에는, 당업자가 올바르게 이해할 수 있는 기술적 용어로 대체되어 이해되어야 할 것이다. 또한, 본 발명에서 사용되는 일반적인 용어는 사전에 정의되어 있는 바에 따라, 또는 전후 문맥상에 따라 해석되어야 하며, 과도하게 축소된 의미로 해석되지 않아야 한다.

또한, 본 발명에서 사용되는 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함한다. 본 발명에서, "구성된다" 또는 "포함한다" 등의 용어는 발명에 기재된 여러 구성 요소들, 또는 여러 단계를 반드시 모두 포함하는 것으로 해석되지 않아야 하며, 그 중 일부 구성 요소들 또는 일부 단계들은 포함되지 않을 수도 있고, 또는 추가적인 구성 요소 또는 단계들을 더 포함할 수 있는 것으로 해석되어야 한다.

또한, 본 발명에서 사용되는 제 1, 제 2 등과 같이 서수를 포함하는 용어는 구성 요소들을 설명하는데 사용될 수 있지만, 구성 요소들은 용어들에 의해 한정되어서는 안 된다. 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제 1 구성 요소는 제 2 구성 요소로 명명될 수 있고, 유사하게 제 2 구성 요소도 제 1 구성 요소로 명명될 수 있다.

이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시 예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성 요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.

또한, 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 첨부된 도면은 본 발명의 사상을 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 본 발명의 사상이 제한되는 것으로 해석되어서는 아니 됨을 유의해야 한다.

한편, 본 발명의 실시예들은 실질적으로 반도체 기반 프로세서 설계에 관한 것으로 본 발명의 장치나 구성부는 반도체 웨이퍼 상에 물리적, 전기적 구성으로 구현될 수 있으는 것이나, 반드시 반도체 칩 레벨의 전자적 장치로 한정되는 않으며 동일한 기능을 수행하는 전자 회로나 컴퓨터/제어기/소프트웨어 등의 장치로 구현될 수 있다.

이하, 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다.

도 1은 본 발명의 실시예에 따른 radix-4 기반 이중 완전 셔플 네트워크 연결 방식을 보인 개념도이다.

레이다 시스템의 응용 영역이 다양화되면서 물체 검출 및 해당 물체의 거리와 속도를 측정하는 것은 물론이고 이동하는 물체에 의한 도플러 천이 위상변화도 실시간 측정해야만 하므로 고속 FFT 처리 장치가 필요하다.

이러한 고속 FFT 처리 장치를 구현하기 위한 방식으로 레이다 시스템의 메모리 구조와 면적 대비 수행 시간 등을 고려해 보면 완전 셔플 네트워크(perfect shuffle network)를 적용하는 것이 바람직하다.

본 발명에서는 FFT 연산의 입출력 신호 흐름을 효과적으로 구성하여 면적을 줄이면서 처리 시간을 개선할 수 있도록 이중 완전 셔플 네트워크를 적용하며, 도시된 구성은 radix-4 기반 이중 완전 셔플 네트워크의 연결도를 보인 것이다. 즉, 입력 노드의 신호를 어떻게 radix-4 버터플라이 연산부에 재정렬하여 전달할 것인지를 보인 것이다. radix-4 기반이므로 양 노드가 0부터 N-1까지 구성된다고 했을 때 N의 크기는 4의 지수승으로 정의된다.

도시된 이중 완전 셔플 네트워크의 연결 원리를 정리하면 다음의 수학식 1과 같다.

여기서 i는 완전 셔플 네트워크의 입력 노드 번호이고 P는 출력 노드 번호이다.

이러한 i를 다음의 수학식 2와 같이 2진수로 나타낼 수 있다.

이러한 이진수의 상위(MSB) 2비트인 α_n-1α_n-2를 조건으로 도 1에 도시된 연결 원리를 수학식 3과 같은 방식으로 나타낼 수도 있다.

예를 들어, N = 16 일 때, i = 0010₍₂₎이면 P(2)는 8번 노드에 연결되고, i = 1011₍₂₎이면 P(11)는 14번 노드에 연결된다. 이와 같이, 이중 완전 셔플 네트워크에서는 상위 두 비트인 α_n-1α_n-2를 이용해 완전 셔플 네트워크의 연결을 정의할 수 있다.

이러한 이중 완전 셔플 네트워크를 이용할 경우 FFT 연산부의 입력 순서 조절에 대한 부담을 줄일 수 있어 부피 감소와 속도 개선을 기대할 수 있게 된다.

도 2는 기존의 16 포인트 radix-4 기반 FFT 연산 장치의 신호 흐름 그래프(Signal Flow Graph:SFG)를 보인 것이다.

도시된 바와 같이 복수의 스테이지로 이루어지는 FFT 연산 장치의 구조에서 매 스테이지마다 버터플라이 연산기에 들어가는 입력 순서가 다르기 때문에 스테이지마다 입력 순서를 조정하는 모듈이 필요하다.

실질적으로 입력 순서를 조정하기 위해서는 복수의 멀티플렉서와 레지스터들이 필요하기 때문에 매 스테이지마다 이러한 입력 순서 조정을 위한 구성이 부가될 경우 부피 증가는 물론이고 지연 발생이 커지며 전력 소모도 증가하게 된다.

나아가, 이러한 복잡한 입력 순서 조정에 의해 본 발명에서 달성하고자 하는 가변길이 연산 시 구현이 복잡해지게 된다.

도 3은 본 발명의 실시예에 따른 16 포인트 이중 완전 셔플 네트워크 기반 FFT 연산 장치의 신호 흐름 그래프를 보인 것으로, 도시된 바와 같이 모든 스테이지에서 버터플라이 연산기에 들어가는 입력 순서가 동일하기 때문에 스테이지마다 입력 순서를 조정하는 모듈이 필요하지 않아 하드웨어 면적을 줄일 수 있게 되며 속도 개선 및 전력 소모 개선도 기대할 수 있게 된다.

도 4는 본 발명의 실시예에 따른 이중 완전 셔플 네트워크 기반 FFT 연산부의 실질적인 입출력 연결도를 보인 것으로, 16 포인트 이중 완전 셔플 네트워크 기반의 FFT 연산부 중 하나의 스테이지(stage)에 대한 연결도이다.

연결도의 구조는 16개의 데이터가 완전 셔플 네트워크의 연결 원리를 이용해 radix-4 버터플라이(butterfly) 연산기에 입력되면, 버터플라이 연산기마다 4개의 데이터가 출력되며, 다음 스테이지에서 다시 완전 셔플 네트워크의 연결 원리를 이용해 radix-4 버터플라이 연산기에 입력되는 형태이다.

이러한 구조는 4의 승수를 기준으로 확장될 수 있는데, 예컨대 16 포인트, 64 포인트, 256 포인트, 1024 포인트, 4096 포인트 등의 FFT 연산 장치를 구성할 수 있다.

이와 같이 이중 완전 셔플 네트워크를 이용하여 다양한 길이의 FFT 장치를 효과적으로 구성할 수 있으나, 이를 실제 레이다 응용에 활용하기 위해서는 다양한 속도 해상도를 지원해야할 필요가 있다.

레이다 시스템에서 속도 해상도(ΔV)는 다음의 수학식 4와 같이 정의된다.

여기서 T는 PD(Pulse Doppler) 레이다의 경우 PRI (pulse repetition interval), FMCW(Frequency Modulated Continuous Wave) 레이다의 경우 변조 주기 (sweep time)로 정의하며, N은 레이다 시스템에서 타겟의 도플러 천이 (Doppler shift)에 따른 위상 변화를 측정하는 FFT 포인트 수이다.

따라서, 다양한 속도 해상도를 요구하는 레이다 응용을 고려할 때, FFT의 연산 포인트를 가변할 수 있는 방안이 필요하다.

본 발명의 실시예에서는 radix-4 이중 완전 셔플 네트워크를 이용하여 1024포인트 FFT 장치를 구성한 후 4의 승수에 해당하는 16/64/256/1024 포인트는 물론이고, radix-4 구조를 이용하면서도 4의 승수가 아닌 2의 승수에 해당하는 8/32/128/512 포인트에 대한 연산도 가능하도록 함으로써 1024 포인트 이중 완전 셔플 네트워크 FFT를 기반으로 8/16/32/64/128/256/512/1024 포인트 FFT 연산을 선택적으로 수행할 수 있는 가변 포인트 연산 기능을 구성한다. 물론, FFT 포인트인 N이 1024로 한정되는 것은 아니며 그보다 적거나(16/64/256), 그보다 많은(4096, 16384 등) 4의 승수를 가진 N 포인트 FFT 이중 완전 셔플 네트워크 구조를 이용할 수 있다.

기본적으로, 앞서 설명한 이중 완전 셔플 네트워크로 FFT 장치를 구성할 경우 네트워크 연결이 고정된다. 본 발명에서는 고정된 네트워크에서 가변 길이 FFT 알고리즘을 설계하기 위해서는 입력 노드를 조정하는 방식을 적용한다.

도 5는 본 발명의 실시예에 따른 이중 완전 셔플 네트워크 기반 FFT 연산 장치의 가변 길이 지원 방식을 보인 신호 흐름 그래프이다.

도시된 예시는 16 포인트 이중 완전 셔플 네트워크 기반 FFT 연산 장치를 이용하여 8포인트 FFT 연산을 수행하는 방법을 보인 신호 흐름 그래프로서, 도시된 바와 같이 입력 노드 중에서 0, 1, 2, 3, 8, 9, 10과 11 노드에 8개의 데이터를 입력하고, 나머지 노드에는 0을 입력해 8 포인트 FFT 연산을 수행 하도록 한 것이다.

이렇게 입력 노드를 조절하여 4의 승수가 아닌 2의 승수인 8 포인트 연산을 수행하도록 할 경우, 스테이지 1의 4개 radix-4 버터플라이 연산기를 통해 연산된 결과는 각 연산기마다 2개씩 출력되며, 이 경우 별도의 입력 노드 조정 없이 다음 스테이지의 이중 완전 셔플 네트워크에 그대로 입력하면 그 결과는 8개의 순차적인 연산 결과를 출력하게 된다.

즉, 4의 승수가 아닌 포인트 연산(2의 승수)을 위해서는 입력단에서만 그 입력 순서를 조절하여 스테이지 1의 radix-4 버터플라이 연산기들 전체 혹은 일부에 2개씩의 실제 입력이 제공되도록 하면, 2개씩의 실제 입력이 제공된 radix-4 버터플라이 연산기들은 각각 2개의 유의미한 출력을 제공하게 되는데, 다음 스테이지를 위한 입력 순서는 조절하지 않더라도 이중 완전 셔플 네트워크에 의해 다음 스테이지에 구성된 radix-4 버터플라이 연산기 중 순차적인 상단 일부에 유의미한 입력들이 4개씩 제공되며, 그에 따라 순차적인 결과를 제공할 수 있게 된다.

도시된 예시의 경우, [0, 1, 2, 3], [8, 9, 10, 11] 노드에 입력이 제공되면 스테이지 1의 radix-4 버터플라이 연산기들은 각각 [0, 1], [4, 5], [8, 9], [12, 13] 노드에 유의미한 출력을 제공하며, 이는 스테이지 2의 radix-4 버터플라이 연산기들 중 상위 2개의 연산기들에 각각 [0, 4, 8, 12],[1, 5, 9, 13] 노드의 입력이 제공되며 버터플라이 연산 후 출력들(노드 0 내지 15) 중에서 상위 8개의 노드 [0, 1, 2, 3, 4, 5, 6, 7]의 출력이 유의미한 8포인트 FFT 결과로 제공된다.

만일 64/256/1024 포인트 이중 완전 셔플 네트워크 FFT 연산 장치가 구성된 경우 이를 이용하여 8 포인트 FFT 연산을 수행하고자 하는 경우에도 도 5와 동일한 과정을 통해서 연산을 수행할 수 있다. 물론, 16 포인트 FFT 연산을 위한 자원을 이용하면 되므로 스테이지 1의 입력단 입력 순서 조절 시 도시된 바와 같이 0부터 시작할 수도 있고, 16부터 시작할 수도 있는 등 그 위치는 필요에 따라 선택할 수 있으며, 필요하다면 복수의 FFT를 동시에 수행할 수도 있다. 예를 들어 64 포인트 이중 완전 셔플 네트워크 FFT 연산 장치가 구성된 경우 8 포인트 FFT 연산 4개를 동시에 수행할 수도 있고, 256 포인트 이중 완전 셔플 네트워크 FFT 연산 장치가 구성된 경우 8포인트 FFT 연산 16개를 동시에 수행할 수도 있다.

이와 같이, 기존의 이중 완전 셔플 네트워크는 radix-4 기반이기 때문에 FFT 길이가 4의 지수 승에 해당하는 길이만 연산 가능하지만, 본 발명에서는 radix-4 버터플라이 연산기를 이용하여 radix-2 버터플라이 연산까지 수행할 수 있게 설계함으로써 radix-4와 radix-2를 같이 사용한 혼합 radix 알고리즘을 구현할 수 있다. 따라서, 본 발명의 실시예에서는 1024-포인트 이중 완전 셔플 네트워크 FFT 연산 장치를 기반으로 스테이지 1의 입력 데이터 매핑을 통해서 8/16/32/64/128/256/512 포인트에 대한 지원도 가능하도록 한다.

물론, 이와 같이 스테이지 1의 입력에 대한 매핑 순서 조절 만으로 가변 포인트 FFT 연산 지원에 대한 가능성을 확인할 수 있지만, 실질적으로 출력을 정규화하기 위해서는 최종 스테이지의 출력 데이터를 정규화하여 정렬해 주는 구성도 필요하다.

통상 FFT 연산의 마지막 스테이지 출력은 출력 순서를 조정해야 하는데, radix-4 알고리즘의 경우 최종 스테이지의 출력은 출력 데이터의 비트 레벨에서 그 순서를 역순으로 조절(역숫자 정렬: digit reverse order)해야 한다. 한편, radix-2 기반으로 연산된 출력의 경우 4의 지수가 아니기 때문에 radix-4 연산 출력과는 다른 방식으로 출력 순서를 조정해야 한다.

결국, 가변 포인트 지원이 가능한 radix-4 기반 이중 완전 셔플 네트워크 FFT 연산 장치는 최초 스테이지의 입력 과정에서 연산할 포인트에 따라 입력 순서를 변경하고, 최종 스테이지의 출력 과정에서 연산 포인트 종류에 따라 상이한 방식으로 출력 순서를 조정하도록 한다.

도 6은 본 발명의 실시예에 따른 이중 완전 셔플 네트워크 기반 가변 푸리에 변환 장치(100)의 구성도로서, 앞서 설명한 구성이 반영된 것이다.

입력되는 데이터의 크기(연산할 포인트 수)와 스테이지 순서에 따라 입력 데이터의 배열을 선택적으로 변경하는 입력 데이터 매퍼부(110)와, FFT를 수행할 N 포인트의 입력 데이터를 완전 셔플 네트워크(121)를 통해 입력 순서를 조정하여 radix-4 버터플라이 연산기들(122)에 제공하여 연산하고, 그 연산 결과를 입력 순서의 변경 없이(셔플 없이) 복소수 승산부(complex multiplier)(123)에 제공하여 통해 승산한 후 그 승산 결과를 순서 조정 없이(셔플 없이) 그대로 출력하는 완전 셔플부(120)와, 완전 셔플부(120)에서 출력되어 수신된 데이터의 크기와 스테이지 순서에 따라 출력할 데이터의 배열을 선택적으로 변경하는 출력 데이터 매퍼부(130)를 포함한다.

메모리로부터 입력 데이터 매퍼부(110)에 하나의 데이터 세트(data set)가 입력되면, 첫 번째 스테이지일 때 FFT 길이에 맞게 입력 순서가 조정된다. 이때 입력 데이터 매퍼부(110)는 두 번째 스테이지부터는 입력된 순서대로 출력한다. 입력 데이터 매퍼부(110)를 거친 데이터는 완전 셔플부(120)에 입력되어 한 스테이지에 해당하는 FFT 연산이 수행된다. 연산된 데이터는 출력 데이터 매퍼부(130)로 이동하는데 현재 스테이지가 FFT 연산의 마지막 스테이지라면 출력 순서가 조정되고 그렇지 않다면 출력 데이터 매퍼부(130)에 입력된 순서대로 출력한다.

이러한 출력 데이터 매퍼부(130)의 출력은 다시 입력 데이터 매퍼부(110)로 입력되는데, 첫 번째 스테이지가 아닌 경우 입력 순서는 조정되지 않는다. 즉 실질적으로 최초 스테이지가 아니고 최종 스테이지가 아닌 경우 출력 데이터 매퍼부(130)와 입력 데이터 매퍼부(110)는 아무런 기능을 하지 않으므로 속도를 개선할수 있게 된다.

결국, 입력 데이터 매퍼부(110)는 입력 데이터의 크기가 4의 승수가 아니면서 제 1 스테이지인 경우 입력 데이터의 배열을 변경하는데, 예를 들어 본 발명의 실시예와 같이 1024 포인트 FFT 장치 구성을 기반으로 할 경우 제 1 스테이지이면서 8/32/128/512 포인트 연산을 위한 입력 데이터는 그 배열을 변경하고, 제 1 스테이지라도 16/64/256/1024 포인트 연산의 경우 입력 데이터 배열을 변경하지 않는다.

이와 같은 입력 데이터 매퍼부(110)는 도 7에 도시된 바와 같이 멀티플렉서(M)와 레지스터(R)로 구성되는데, 입력 데이터 매퍼부(110)가 가변길이를 지원하기 위해 전체 1024 포인트의 이중 완전 셔플 네트워크를 이용하여 8/16/32/64/128/512 포인트도 추가로 지원하기 위해 입력 순서를 조정한다. 이때, 지원하는 FFT 길이가 8~1024-point까지 총 8개이므로 입력 데이터 매퍼부(110)를 구성하는 멀티플렉서의 최대 입력 개수는 8개이다.

동일한 구성이 출력 데이터 매퍼부(130)를 구성하는데 사용될 수 있다.

한편, 입력 데이터 매퍼부(110)는 배열을 변경할 경우 복수의 스테이지 연산을 통해 FFT 연산이 완료된 후 출력되는 데이터가 순차적이 되도록(앞서 도 5를 통해 설명했던 바와 같이) 미리 설정된 방식으로 입력 데이터를 변경한다.

출력 데이터 매퍼부(130)는 마지막 스테이지인 경우, 완전 셔플부(120)로부터 수신한 출력 데이터의 크기가 4의 승수인 경우 역숫자 정렬(digit reverse order) 방식으로 출력할 데이터를 정렬하고, 완전 셔플부(120)로부터 수신한 출력 데이터의 크기가 4의 승수가 아닌 경우 역숫자 정렬과는 다른 미리 설정된 패턴 방식으로 출력할 데이터를 정렬한다. 이러한 출력 데이터 매퍼부(130)는 도 7과 같은 구성을 가질 수 있다.

도 8은 본 발명의 실시예에서 사용되는 역숫자 정렬(digit reverse order) 방식이 아닌 출력의 재배열 패턴을 보인 것으로, 완전 셔플부(120)로부터 수신한 출력 데이터의 크기가 4의 승수가 아닌 경우는 8/32/128/512 포인트의 4가지이므로 이러한 경우에 대한 4가지 재배열 패턴을 나타낸 것이다.

역숫자 정렬 방식의 경우 예컨대 16포인트 FFT 연산의 최종 스테이지 출력이 α₃α₂α₁α₀ 이라면 이를 α₀α₁α₂α₃ 의 순서로 재배열한다.

그 외에는 도 8에 도시된 바와 같이 8 포인트인 경우 α₂α₁α₀를 α₀α₂α₁의 순서로 재배열하고, 32 포인트인 경우 α₄α₃α₂α₁α₀를 α₀α₂α₁α₄α₃ 순서로 재배열하는 식으로 정렬한다. 512 포인트인 경우 α₆α₅α₄α₃α₂α₁α₀를 α₀α₂α₁α₄α₃α₆α₅ 순서로 재배열한다.

즉, 첫번째 데이터 비트(LSB:Least Significant Bit)는 그대로 출력하고 그 다음 데이터 비트부터는 2개씩 상호 교차로 출력하는 정렬 패턴을 이용하는 것이다.

예를 들어 8 포인트인 경우 α₂α₁α₀에서 LSB인 α₀을 그대로 출력하고 그 다음 2개 비트인 α₁α₂를 교차하여 α₂α₁의 순서로 출력한다.

512 포인트인 경우 α₆α₅α₄α₃α₂α₁α₀에서 LSB인 α₀을 그대로 출력하고 그 다음 2개 비트인 α₁α₂를 교차하여 α₂α₁의 순서로 출력하고, 그 다음 2개 비트인 α₃α₄를 교차하여 α₄α₃의 순서로 출력하며, 그 다음 2개 비트인 α₅α₆를 교차하여 α₆α₅의 순서로 출력한다.

이와 같이, 8 포인트에서 4번째 출력 데이터는 α₂α₁α₀ = 100이고 α₀α₂α₁ = 010으로 조정되므로 2번째 출력이 된다. 마찬가지로 128 포인트에서 37번째 출력 데이터는 α₆α₅α₄α₃α₂α₁α₀ = 0100101이고 α₀α₂α₁α₄α₃α₆α₅ = 1100001로 조정되므로 97번째 출력이 된다.

이와 같은 본 발명의 실시예에 따른 도 6의 이중 완전 셔플 네트워크 기반 가변 푸리에 변환 장치(100)를 통해서 최초 스테이지에서만 선택적으로 입력 데이터 정렬이 이루어지고 최종 스테이지에서만 출력 데이터 정렬이 이루어지므로 복수 스테이지를 통해 FFT 연산을 수행하는 가변 FFT 연산의 구현 면적을 줄이고 연산 속도를 높일 수 있으면서 다양한 가변 포인트 FFT 연산이 가능하게 된다.

한편, 본 발명의 실시예의 경우 하나의 스테이지를 수행하는데 7클럭 사이클이 소요되며 16 포인트 FFT 연산을 수행할 경우 두 개의 스테이지가 필요하므로 14 클럭 사이클이 FFT 연산이 필요하다.

이러한 본 발명의 실시예에 따라 최대 1024 포인트까지 지원이 가능한 가변 FFT 연산 장치를 실제 구현하여 그에 대한 구현 면적과 처리 속도를 시뮬레이션하여 실질적으로 이러한 본 발명의 실시예를 레이다 응용에 적용할 수 있는 것인지 확인하였다.

본 발명 실시예에 따른 FFT 연산 장치는 매쓰웍스 인코포레이티드사의 매스랩(Matlab^®)을 이용하여 알고리즘 검증 및 고정 소수점 분석을 통한 최적의 데이터 비트수 결정이 수행되었다.

도 9는 데이터 비트 수에 따른 SQNR(signal to quantization noise ratio) 분석 결과를 보인 것이다. SQNR분석 결과를 통해 하드웨어 복잡도와 성능간의 교환 관계를 고려했을 때, 8 비트가 가장 적합하다는 결론을 내렸다.

이와 같이 8비트 데이터에 대한 8포인트 내지 1024 포인트(총 8가지) FFT 연산이 가능하도록 한 본 발명의 실시예를 IEEE 1364 표준에 따른 Verilog-HDL을 이용하여 RTL(Register Transfer Level) 레벨에서 설계하였다.

도 10은 본 발명의 실시예에 따른 이중 완전 셔플 네트워크 기반 가변길이 FFT 연산 장치의 0.65μm CMOS(Complementary Metal-Oxide Semiconductor) 공정 기반 논리 합성 결과를 보인 것이다. 논리 합성 결과 총 게이트 수는 3,293K개이며, 완전 셔플부(120)가 병렬 복소수 승산부(123)로 인해 가장 큰 면적을 차지한다. 클럭 주파수는 150MHz에서 동작하도록 설계하였고, 1024 포인트 기준으로 FFT 연산하는데 걸리는 시간은 약 220ns로 본 발명의 실시예에 따른 FFT 연산 장치가 고속 레이다 시스템에 적합한 처리 속도를 얻을 수 있음을 확인할 수 있다.

이상에서는 본 발명에 따른 바람직한 실시예들에 대하여 도시하고 또한 설명하였다. 그러나 본 발명은 상술한 실시예에 한정되지 아니하며, 특허 청구의 범위에서 첨부하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변형 실시가 가능할 것이다.

100: 이중 완전 셔플 네트워크 기반 가변 푸리에 변환 장치
110: 입력 데이터 매퍼부 120: 완전 셔플부
121: 완전 셔플 네트워크 122: radix-4 버터플라이 연산기
123: 복소수 승산부 130: 출력 데이터 매퍼부

Claims

입력되는 데이터의 크기와 스테이지 순서에 따라 입력 데이터의 배열을 선택적으로 변경하는 입력 데이터 매퍼부와;
FFT를 수행할 N 포인트의 입력 데이터를 완전 셔플 방식에 따라 입력 순서를 조정하여 radix-4 버터플라이 연산기들에 제공하여 연산하고, 그 연산 결과를 입력 순서의 변경 없이 복소수 승산부에 제공하여 승산한 후 그 승산 결과를 순서 조정 없이 그대로 출력하는 완전셔플부와;
상기 완전 셔플부에서 출력되어 수신된 데이터의 크기와 스테이지 순서에 따라 출력할 데이터의 배열을 선택적으로 변경하는 출력 데이터 매퍼부를 포함하는 레이다 응용을 위한 이중 완전 셔플 네트워크 기반 가변 푸리에 변환 장치.
청구항 1에 있어서, 입력 데이터 매퍼부는 입력 데이터의 크기가 4의 승수가 아니면서 제 1 스테이지 인경우 입력 데이터의 배열을 변경하는 것을 특징으로 하는 레이다 응용을 위한 이중 완전 셔플 네트워크 기반 가변 푸리에 변환 장치.
청구항 2에 있어서, 입력 데이터 매퍼부의 입력 데이터 배열 변경은 복수의 스테이지 연산을 통해 FFT 연산이 완료된 후 출력되는 데이터가 순차적이 되도록 미리 설정된 방식으로 입력 데이터를 변경하는 것을 특징으로 하는 레이다 응용을 위한 이중 완전 셔플 네트워크 기반 가변 푸리에 변환 장치.
청구항 1에 있어서, 입력 데이터 매퍼부는 N-1개의 멀티플렉서와 N개의 레지스터로 구성되는 것을 특징으로 하는 레이다 응용을 위한 이중 완전 셔플 네트워크 기반 가변 푸리에 변환 장치.
청구항 4에 있어서, 상기 멀티플렉서의 최대 입력은 지원하는 포인트수의 종류와 같은 수인 것을 특징으로 하는 레이다 응용을 위한 이중 완전 셔플 네트워크 기반 가변 푸리에 변환 장치.
청구항 1에 있어서, 출력 데이터 매퍼부는 마지막 스테이지인 경우,
상기 완전 셔플부로부터 수신한 출력 데이터의 크기가 4의 승수인 경우 역숫자 정렬(digit reverse order) 방식으로 출력할 데이터를 정렬하고,
상기 완전 셔플부로부터 수신한 출력 데이터의 크기가 4의 승수가 아닌 경우 역숫자 정렬과는 다른 미리 설정된 패턴 방식으로 출력할 데이터를 정렬하는 것을 특징으로 하는 레이다 응용을 위한 이중 완전 셔플 네트워크 기반 가변 푸리에 변환 장치.
청구항 6에 있어서, 출력 데이터 매퍼부는 상기 완전 셔플부로부터 수신한 출력 데이터의 크기가 4의 승수가 아닌 경우 수신한 완전 셔플부 출력 데이터 중 첫번째 데이터 비트(LSB)는 그대로 출력하고 그 다음 데이터 비트부터는 2개씩 상호 교차로 출력하는 정렬 패턴을 이용하는 것을 특징으로 하는 레이다 응용을 위한 이중 완전 셔플 네트워크 기반 가변 푸리에 변환 장치.
청구항 1에 있어서, 출력 데이터 매퍼부는 N-1개의 멀티플렉서와 N개의 레지스터로 구성되는 것을 특징으로 하는 레이다 응용을 위한 이중 완전 셔플 네트워크 기반 가변 푸리에 변환 장치.
청구항 1에 있어서, N의 최대값이 1024인 경우 8/16/32/64/128/256/512/1024 포인트 FFT 연산을 선택적으로 수행하는 것을 특징으로 하는 레이다 응용을 위한 이중 완전 셔플 네트워크 기반 가변 푸리에 변환 장치.
청구항 9에 있어서, 상기 입력 데이터 매퍼부는 제 1 스테이지이면서 8/32/128/512 포인트 연산을 위한 입력 데이터의 배열을 변경하는 것을 특징으로 하는 레이다 응용을 위한 이중 완전 셔플 네트워크 기반 가변 푸리에 변환 장치.
청구항 9에 있어서, 상기 출력 데이터 매퍼부는 최종 스테이지면서 8/32/128/512 포인트 연산을 수행한 완전 셔플부 출력 데이터를 수신하면 첫번째 완전 셔플부 출력 데이터 비트(LSB)는 그대로 출력하고 그 다음 완전 셔플부 출력 데이터 비트부터는 2개씩 상호 교차로 출력하는 정렬 패턴을 이용하는 것을 특징으로 하는 레이다 응용을 위한 이중 완전 셔플 네트워크 기반 가변 푸리에 변환 장치.
청구항 9에 있어서, 상기 입력 데이터 매퍼부는 제 1 스테이지라도 16/64/256/1024 포인트 연산의 경우 입력 데이터 배열을 변경하지 않는 것을 특징으로 하는 레이다 응용을 위한 이중 완전 셔플 네트워크 기반 가변 푸리에 변환 장치.
청구항 9에 있어서, 상기 출력 데이터 매퍼부는 최종 스테이지이면서 16/64/256/1024 포인트 연산을 수행한 완전 셔플부 출력 데이터를 수신하면 역숫자 정렬 방식으로 출력할 데이터 배열을 변경하는 것을 특징으로 하는 레이다 응용을 위한 이중 완전 셔플 네트워크 기반 가변 푸리에 변환 장치.
레이다 시스템의 타겟 거리와 속도를 추출하기 위하여 복수의 스테이지로 구성된 N 포인트 FFT 변환 장치로서,
스테이지마다 구성되며, FFT를 수행할 N 포인트의 입력 데이터를 완전 셔플 방식에 따라 입력 순서를 조정하여 radix-4 버터플라이 연산기들에 제공하여 연산하고, 그 연산 결과를 입력 순서의 변경 없이 복소수 승산부에 제공하여 승산한 후 그 승산 결과를 순서 조정 없이 그대로 출력하는 완전셔플부와;
제 1 스테이지에 구성되어 입력되는 데이터의 크기에 따라 입력 데이터의 배열을 선택적으로 변경하여 해당 스테이지의 완전 셔플부에 제공하는 입력 데이터 매퍼부와;
최종 스테이지에 구성되어 해당 스테이지의 완전 셔플부에서 출력되는 데이터의 크기에 따라 해당 완전 셔플부의 출력 데이터 배열을 선택적으로 변경하는 출력 데이터 매퍼부를 포함하는 레이다 응용을 위한 이중 완전 셔플 네트워크 기반 가변 푸리에 변환 장치.
청구항 14에 있어서, 입력 데이터 매퍼부는 입력 데이터의 크기가 4의 승수가 아니면 입력 데이터의 배열을 변경하고, 4의 승수이면 입력 데이터의 배열을 변경하지 않는 것을 특징으로 하는 레이다 응용을 위한 이중 완전 셔플 네트워크 기반 가변 푸리에 변환 장치.
청구항 15에 있어서, 입력 데이터 매퍼부의 입력 데이터 배열 변경은 복수 스테이지의 연산이 완료된 후 출력되는 데이터가 순차적이 되도록 미리 설정된 방식으로 입력 데이터를 변경하는 것을 특징으로 하는 레이다 응용을 위한 이중 완전 셔플 네트워크 기반 가변 푸리에 변환 장치.
청구항 14에 있어서, 입력 데이터 매퍼부는 N-1개의 멀티플렉서와 N개의 레지스터로 구성되는 것을 특징으로 하는 레이다 응용을 위한 이중 완전 셔플 네트워크 기반 가변 푸리에 변환 장치.
청구항 17에 있어서, 상기 멀티플렉서의 최대 입력은 지원하는 포인트수의 종류와 같은 수인 것을 특징으로 하는 레이다 응용을 위한 이중 완전 셔플 네트워크 기반 가변 푸리에 변환 장치.
청구항 14에 있어서, 출력 데이터 매퍼부는
완전 셔플부의 출력 데이터 크기가 4의 승수인 경우 역숫자 정렬 방식으로 출력할 데이터를 정렬하고,
완전 셔플부의 출력 데이터 크기가 4의 승수가 아닌 경우 역숫자 정렬과는 다른 미리 설정된 패턴 방식으로 출력할 데이터를 정렬하는 것을 특징으로 하는 레이다 응용을 위한 이중 완전 셔플 네트워크 기반 가변 푸리에 변환 장치.
청구항 19에 있어서, 출력 데이터 매퍼부는 완전 셔플부의 출력 데이터 크기가 4의 승수가 아닌 경우 첫번째 완전 셔플부 출력 데이터 비트(LSB)는 그대로 출력하고 그 다음 비트부터는 2개씩 상호 교차로 출력하는 정렬 패턴을 이용하는 것을 특징으로 하는 레이다 응용을 위한 이중 완전 셔플 네트워크 기반 가변 푸리에 변환 장치.
청구항 14에 있어서, 출력 데이터 매퍼부는 N-1개의 멀티플렉서와 N개의 레지스터로 구성되는 것을 특징으로 하는 레이다 응용을 위한 이중 완전 셔플 네트워크 기반 가변 푸리에 변환 장치.
복수의 스테이지로 구성된 N 포인트 FFT 변환 장치로서,
제 1 스테이지에만 구성되며, 입력되는 데이터의 크기에 따라 입력 데이터의 배열을 선택적으로 변경하는 입력 데이터 매퍼부와;
FFT를 수행할 N 포인트의 입력 데이터를 완전 셔플 방식에 따라 입력 순서를 조정하여 radix-4 버터플라이 연산기들에 제공하여 연산하고, 그 연산 결과를 입력 순서의 변경 없이 복소수 승산부에 제공하여 승산한 후 그 승산 결과를 순서 조정 없이 그대로 출력하는 완전셔플부와;
마지막 스테이지에만 구성되며, 상기 완전 셔플부에서 출력되는 데이터를 입력으로 수신하여 해당 데이터의 크기에 따라 출력할 데이터의 배열을 선택적으로 변경하는 출력 데이터 매퍼부를 포함하되,
N은 8/16/32/64/128/256/512/1024 포인트 중 선택된 하나 인 것을 특징으로 하는 레이다 응용을 위한 이중 완전 셔플 네트워크 기반 가변 푸리에 변환 장치.
청구항 22에 있어서, 상기 입력 데이터 매퍼부는
8/32/128/512 포인트 연산을 위한 입력 데이터의 배열을 변경하고,
16/64/256/1024 포인트 연산의 경우 입력 데이터 배열을 변경하지 않는 것을 특징으로 하는 레이다 응용을 위한 이중 완전 셔플 네트워크 기반 가변 푸리에 변환 장치.
청구항 22에 있어서, 상기 출력 데이터 매퍼부는
16/64/256/1024 포인트 연산에 대해서 역숫자 정렬 방식으로 완전 셔플부의 출력 데이터 배열을 변경하고,
8/32/128/512 포인트 연산을 수행한 완전 셔플부 출력 데이터를 수신하면 첫번째 완전 셔플부 출력 데이터 비트(LSB)는 그대로 출력하고 그 다음 완전 셔플부 출력 데이터 비트부터는 2개씩 상호 교차로 출력하는 정렬 패턴을 이용하는 것을 특징으로 하는 레이다 응용을 위한 이중 완전 셔플 네트워크 기반 가변 푸리에 변환 장치.
청구항 22에 있어서, 상기 입력 데이터 매퍼부와 상기 출력 데이터 매퍼부는 N-1개의 멀티플렉서와 N개의 레지스터로 구성되는 것을 특징으로 하는 레이다 응용을 위한 이중 완전 셔플 네트워크 기반 가변 푸리에 변환 장치.
레이다 시스템의 타겟 거리와 속도를 추출하기 위하여 복수의 스테이지로 구성된 N 포인트 FFT 변환 장치로서,
각 스테이지마다 구성되며, FFT를 수행할 N 포인트의 입력 데이터를 완전 셔플 방식에 따라 입력 순서를 조정하여 radix-4 버터플라이 연산기들에 제공하여 연산하고, 그 연산 결과를 입력 순서의 변경 없이 복소수 승산부에 제공하여 승산한 후 그 승산 결과를 순서 조정 없이 그대로 출력하는 완전셔플부와;
제 1 스테이지에 구성되어 입력되는 데이터의 크기에 따라 입력 데이터의 배열을 선택적으로 변경하여 해당 스테이지의 완전 셔플부에 제공하는 입력 데이터 매퍼부와;
최종 스테이지에 구성되어 해당 스테이지의 완전 셔플부에서 출력되는 데이터의 크기에 따라 출력할 데이터의 배열을 선택적으로 변경하는 출력 데이터 매퍼부를 포함하되,
N은 8/16/32/64/128/256/512/1024 포인트 중 선택된 하나이고,
상기 입력 데이터 매퍼부는 8/32/128/512 포인트 연산을 위한 입력 데이터의 배열을 변경하며,
상기 출력 데이터 매퍼부는 16/64/256/1024 포인트 연산에 대해서 역숫자 정렬 방식으로 완전 셔플부의 출력 데이터 배열을 변경하고, 8/32/128/512 포인트 연산에 대한 완전 셔플부의 출력 데이터에 대해서는 첫번째 출력 데이터 비트(LSB)는 그대로 출력하고 그 다음 비트부터는 2개씩 상호 교차로 출력하는 정렬 패턴을 이용하는 것을 특징으로 하는 레이다 응용을 위한 이중 완전 셔플 네트워크 기반 가변 푸리에 변환 장치.
청구항 26에 있어서, 상기 입력 데이터 매퍼부와 출력 데이터 매퍼부는 N-1개의 멀티플렉서와 N개의 레지스터로 구성되는 것을 특징으로 하는 레이다 응용을 위한 이중 완전 셔플 네트워크 기반 가변 푸리에 변환 장치.
입력 데이터 매퍼부를 통해, 입력되는 데이터의 크기와 스테이지 순서에 따라 입력 데이터의 배열을 선택적으로 변경하는 입력 데이터 매핑 단계와;
완전 셔플부를 통해, FFT를 수행할 N 포인트의 입력 데이터를 완전 셔플 방식에 따라 입력 순서를 조정하여 radix-4 버터플라이 연산기들에 제공하여 연산하고, 그 연산 결과를 입력 순서의 변경 없이 복소수 승산부에 제공하여 승산한 후 그 승산 결과를 순서 조정 없이 그대로 출력하는 FFT 연산 단계와;
출력 데이터 매퍼부를 통해, 상기 완전 셔플부에서 출력되어 수신된 데이터의 크기와 스테이지 순서에 따라 출력할 데이터의 배열을 선택적으로 변경하는 출력 데이터 매핑 단계를 포함하는 레이다 응용을 위한 이중 완전 셔플 네트워크 기반 가변 푸리에 변환 방법.
청구항 28에 있어서, 상기 입력 데이터 매핑 단계는 입력 데이터의 크기가 4의 승수가 아니면서 제 1 스테이지 인경우 입력 데이터의 배열을 변경하는 단계를 포함하는 것을 특징으로 하는 레이다 응용을 위한 이중 완전 셔플 네트워크 기반 가변 푸리에 변환 방법.
청구항 29에 있어서, 상기 입력 데이터 매핑 단계의 입력 데이터 배열 변경은 복수의 스테이지 연산이 완료된 후 출력되는 데이터가 순차적이 되도록 미리 설정된 방식으로 입력 데이터를 변경하는 것을 특징으로 하는 레이다 응용을 위한 이중 완전 셔플 네트워크 기반 가변 푸리에 변환 방법.
청구항 28에 있어서, 상기 입력 데이터 매퍼부는 N-1개의 멀티플렉서와 N개의 레지스터로 구성되는 것을 특징으로 하는 레이다 응용을 위한 이중 완전 셔플 네트워크 기반 가변 푸리에 변환 방법.
청구항 31에 있어서, 상기 멀티플렉서의 최대 입력은 지원하는 포인트수의 종류와 같은 수인 것을 특징으로 하는 레이다 응용을 위한 이중 완전 셔플 네트워크 기반 가변 푸리에 변환 방법.
청구항 28에 있어서, 상기 출력 데이터 매핑 단계는 마지막 스테이지인 경우,
상기 FFT 연산 단계에서 완전 셔플부로부터 수신한 출력 데이터의 크기가 4의 승수인 경우 역숫자 정렬 방식으로 출력할 데이터를 정렬하고,
상기 FFT 연산 단계에서 완전 셔플부로부터 수신한 출력 데이터의 크기가 4의 승수가 아닌 경우 역숫자 정렬과는 다른 미리 설정된 패턴 방식으로 출력할 데이터를 정렬하는 단계를 포함하는 것을 특징으로 하는 레이다 응용을 위한 이중 완전 셔플 네트워크 기반 가변 푸리에 변환 방법.
청구항 33에 있어서, 상기 출력 데이터 매핑 단계는 상기 FFT 연산 단계에서 완전 셔플부로부터 수신한 출력 데이터의 크기가 4의 승수가 아닌 경우 수신한 완전 셔플부 출력 데이터 중 첫번째 데이터 비트(LSB)는 그대로 출력하고 그 다음 데이터 비트부터는 2개씩 상호 교차로 출력하는 정렬 패턴을 이용하는 단계를 포함하는 것을 특징으로 하는 레이다 응용을 위한 이중 완전 셔플 네트워크 기반 가변 푸리에 변환 방법.
청구항 28에 있어서, 상기 출력 데이터 매퍼부는 N-1개의 멀티플렉서와 N개의 레지스터로 구성되는 것을 특징으로 하는 레이다 응용을 위한 이중 완전 셔플 네트워크 기반 가변 푸리에 변환 방법.
청구항 28에 있어서, N의 최대값이 1024인 경우 8/16/32/64/128/256/512/1024 포인트 FFT 연산을 선택적으로 수행하는 것을 특징으로 하는 레이다 응용을 위한 이중 완전 셔플 네트워크 기반 가변 푸리에 변환 방법.
레이다 시스템의 타겟 거리와 속도를 추출하기 위하여 복수의 스테이지로 구성된 N 포인트 FFT 변환 방법으로서,
스테이지마다 구성되는 완전 셔플부를 통해 FFT를 수행할 N 포인트의 입력 데이터를 완전 셔플 방식에 따라 입력 순서를 조정하여 radix-4 버터플라이 연산기들에 제공하여 연산하고, 그 연산 결과를 입력 순서의 변경 없이 복소수 승산부에 제공하여 승산한 후 그 승산 결과를 순서 조정 없이 그대로 출력하는 FFT 연산 단계와;
제 1 스테이지에 구성되는 입력 데이터 매퍼부를 통해, 입력되는 데이터의 크기에 따라 입력 데이터의 배열을 선택적으로 변경하여 해당 스테이지의 완전 셔플부에 제공하는 입력 데이터 매핑 단계와;
최종 스테이지에 구성되는 출력 데이터 매퍼부를 통해, 해당 스테이지의 완전 셔플부에서 출력되는 데이터의 크기에 따라 해당 완전 셔플부의 출력 데이터 배열을 선택적으로 변경하는 출력 데이터 매핑 단계를 포함하는 것을 특징으로 하는 레이다 응용을 위한 이중 완전 셔플 네트워크 기반 가변 푸리에 변환 방법.
청구항 37에 있어서, 상기 입력 데이터 매핑 단계는 입력 데이터의 크기가 4의 승수가 아니면 입력 데이터의 배열을 변경하고, 4의 승수이면 입력 데이터의 배열을 변경하지 않는 단계를 포함하는 것을 특징으로 하는 레이다 응용을 위한 이중 완전 셔플 네트워크 기반 가변 푸리에 변환 방법.
청구항 37에 있어서, 상기 출력 데이터 매핑 단계는
상기 FFT 연산 단계를 통한 완전 셔플부의 출력 데이터 크기가 4의 승수인 경우 역숫자 정렬 방식으로 출력할 데이터를 정렬하고,
상기 FFT 연산 단계를 통한 완전 셔플부의 출력 데이터 크기가 4의 승수가 아닌 경우 역숫자 정렬과는 다른 미리 설정된 패턴 방식으로 출력할 데이터를 정렬하는 단계를 포함하는 것을 특징으로 하는 레이다 응용을 위한 이중 완전 셔플 네트워크 기반 가변 푸리에 변환 방법.
청구항 39에 있어서, 상기 출력 데이터 매핑 단계는 상기 FFT 연산 단계를 통한 완전 셔플부의 출력 데이터 크기가 4의 승수가 아닌 경우 첫번째 완전 셔플부 출력 데이터 비트(LSB)는 그대로 출력하고 그 다음 비트부터는 2개씩 상호 교차로 출력하는 정렬 패턴을 이용하는 것을 특징으로 하는 레이다 응용을 위한 이중 완전 셔플 네트워크 기반 가변 푸리에 변환 방법.
복수의 스테이지로 구성된 N 포인트 FFT 변환 방법로서,
제 1 스테이지에만 구성되는 입력 데이터 매퍼부를 통해, 입력되는 데이터의 크기에 따라 입력 데이터의 배열을 선택적으로 변경하는 입력 데이터 매핑 단계와;
완전 셔플부를 통해, FFT를 수행할 N 포인트의 입력 데이터를 완전 셔플 방식에 따라 입력 순서를 조정하여 radix-4 버터플라이 연산기들에 제공하여 연산하고, 그 연산 결과를 입력 순서의 변경 없이 복소수 승산부에 제공하여 승산한 후 그 승산 결과를 순서 조정 없이 그대로 출력하는 FFT 연산 단계와;
마지막 스테이지에만 구성되는 출력 데이터 매퍼부를 통해, 상기 FFT 연산 단계를 통해 완전 셔플부에서 출력되는 데이터를 입력으로 수신하여 해당 데이터의 크기에 따라 출력할 데이터의 배열을 선택적으로 변경하는 출력 데이터 매핑 단계를 포함하되,
N은 8/16/32/64/128/256/512/1024 포인트 중 선택된 하나 인 레이다 응용을 위한 이중 완전 셔플 네트워크 기반 가변 푸리에 변환 방법.
청구항 41에 있어서, 상기 입력 데이터 매핑 단계에서, 8/32/128/512 포인트 연산을 위한 입력 데이터의 배열을 변경하고, 16/64/256/1024 포인트 연산의 경우 입력 데이터 배열을 변경하지 않는 단계를 포함하는 것을 특징으로 하는 레이다 응용을 위한 이중 완전 셔플 네트워크 기반 가변 푸리에 변환 방법.
청구항 41에 있어서, 상기 출력 데이터 매핑 단계에서,
FFT 연산 단계를 통해 16/64/256/1024 포인트 연산을 수행한 완전 셔플부의 출력 데이터 배열을 역숫자 정렬 방식으로 변경하고,
FFT 연산 단계를 통해 8/32/128/512 포인트 연산을 수행한 완전 셔플부 출력 데이터를 수신하면 첫번째 완전 셔플부 출력 데이터 비트(LSB)는 그대로 출력하고 그 다음 완전 셔플부 출력 데이터 비트부터는 2개씩 상호 교차로 출력하는 정렬 패턴을 이용하여 출력 순서를 변경하는 단계를 포함하는 것을 특징으로 하는 레이다 응용을 위한 이중 완전 셔플 네트워크 기반 가변 푸리에 변환 방법.
레이다 시스템의 타겟 거리와 속도를 추출하기 위하여 복수의 스테이지로 구성된 N 포인트 FFT 변환 방법로서,
각 스테이지마다 구성되는 완전 셔플부를 통해, FFT를 수행할 N 포인트의 입력 데이터를 완전 셔플 방식에 따라 입력 순서를 조정하여 radix-4 버터플라이 연산기들에 제공하여 연산하고, 그 연산 결과를 입력 순서의 변경 없이 복소수 승산부에 제공하여 승산한 후 그 승산 결과를 순서 조정 없이 그대로 출력하는 FFT 연산 단계와;
제 1 스테이지에 구성되는 입력 데이터 매퍼부를 통해, 입력되는 데이터의 크기에 따라 입력 데이터의 배열을 선택적으로 변경하여 해당 스테이지의 완전 셔플부에 제공하는 입력 데이터 매핑 단계와;
최종 스테이지에 구성되는 출력 데이터 매퍼부를 통해, 해당 스테이지의 완전 셔플부에서 출력되는 데이터의 크기에 따라 출력할 데이터의 배열을 선택적으로 변경하는 출력 데이터 매핑 단계를 포함하되,
N은 8/16/32/64/128/256/512/1024 포인트 중 선택된 하나이고,
상기 입력 데이터 매핑 단계는 8/32/128/512 포인트 연산을 위한 입력 데이터의 배열을 변경하며,
상기 출력 데이터 매핑 단계에서, FFT 연산 단계를 통해 16/64/256/1024 포인트 연산을 수행한 완전 셔플부의 출력 데이터 배열을 역숫자 정렬 방식으로 변경하고, FFT 연산 단계를 통해 8/32/128/512 포인트 연산을 수행한 완전 셔플부 출력 데이터를 수신하면 첫번째 완전 셔플부 출력 데이터 비트(LSB)는 그대로 출력하고 그 다음 완전 셔플부 출력 데이터 비트부터는 2개씩 상호 교차로 출력하는 정렬 패턴을 이용하여 출력 순서를 변경하는 단계를 포함하는 레이다 응용을 위한 이중 완전 셔플 네트워크 기반 가변 푸리에 변환 방법.