KR101860531B1 - 레이다 시스템을 위한 다채널 고속 푸리에 변환 장치 및 방법 - Google Patents

레이다 시스템을 위한 다채널 고속 푸리에 변환 장치 및 방법 Download PDF

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Abstract

본 발명은 낮은 복잡도의 다채널 FFT 처리를 위해 radix-32 다중경로 지연 통신기(MDC: Multi-path Delay Communicator)를 기반으로 하는 구성을 적용하는 것으로 하드웨어 복잡도를 크게 줄일 수 있도록 한 레이다 시스템을 위한 다채널 고속 푸리에 변환 장치 및 방법에 관한 것으로, radix-32 다중경로 지연 통신기(MDC: Multi-path Delay Communicator)구조를 적용하여 729 포인트 이하의 FFT 포인트를 요구하는 레이다 시스템에 최적화된 FFT 프로세서를 제공할 수 있는 효과가 있고, 특히 65~81 포인트, 513~729 포인트, 2049~2187포인트에서 복잡도 변경 없는 FFT 프로세서를 제공할 수 있어 해당 구간의 포인트를 요구하는 어플리케이션에 최적화될 수 있는 효과가 있다.

Description

레이다 시스템을 위한 다채널 고속 푸리에 변환 장치 및 방법{Multiple channel fast Fourier transform apparatus and method for hand gesture recognition radar system}
본 발명은 레이다 시스템을 위한 다채널 고속 푸리에 변환(FFT: Fast Fourier Transform) 장치 및 방법에 관한 것으로, 특히 낮은 복잡도의 다채널 FFT 처리를 위해 radix-32 다중경로 지연 통신기(MDC: Multi-path Delay Communicator)를 기반으로 하는 구성을 적용하는 것으로 하드웨어 복잡도를 크게 줄일 수 있도록 한 레이다 시스템을 위한 다채널 고속 푸리에 변환 장치 및 방법에 관한 것이다.
스마트 단말 장치와 이를 이용한 서비스들의 폭발적 증가에 따라 일상 생활에서 스마트 단말 장치를 조작하는 시간이 증가하고 있다. 특히, 스마트 단말 장치의 성능이 급격히 증가하면서 다양하고 복잡한 작업도 스마트 단말 장치를 이용하여 처리하게 됨에 따라 스마트 단말의 복잡한 제어에 주의가 집중되어 사용자가 사고를 당하는 사례들이 증가하고 있다. 이에, 사용자의 주의를 분산시키지 않으면서 스마트 기기를 자유롭게 제어 할 수 있는 인간-컴퓨터 인터페이스(HCI:human-computer interaction) 시스템의 필요성이 높아지게 되었고, 특히, 손동작을 인식하여 스마트 단말 장치들을 효율적으로 제어할 수 있는 시스템에 대한 연구가 활발히 진행되고 있다.
최근까지 진행된 대부분의 손동작 인식 시스템에 대한 연구는 영상의 깊이 정보를 이용하여 손동작을 인식하는 방법에 대한 것으로, 영상 기반의 손동작 인식 시스템은 주변 밝기 환경에 민감해 모든 환경에서 신뢰할 수 있는 시스템을 설계하는데 어려움이 따른다.
따라서, 이러한 주변의 광학적 환경 변화에 둔감하면서 높은 성능을 제공할 수 있는 레이다 시스템을 이용한 손동작 인식 시스템에 대한 관심이 높아지고 있다.
레이다 시스템의 경우, FFT(fast Fourier transform) 프로세서가 레이다 시스템 면적의 대부분을 차지하므로 저복잡도 다채널 FFT 프로세서의 설계가 필수적으로 요구된다.
다채널 FFT 프로세서를 설계를 위한 접근 방법은 여러 종류가 있는데, 대표적인 파이프라인 구조는 SDF(single-path delay feedback), MDC (multi-path delay commutator)와 SDC(single-path delay commutator)로 구분된다. FFT 프로세서 구현 시, 가장 보편적인 방법은 데이터 경로 수만큼 FFT 프로세서를 구현하는 것인데, 이 경우 파이프라인 구조 중에서 SDF 파이프라인 구조가 단일 패스에서 가장 복잡한 비단순 승산을 최소로 하는 특징으로 인해 보편적으로 사용되며, radix-2와 radix-4 알고리즘을 사용한다. 파이프라인 구조일 경우, radix-4는 radix-2에 비해 수율 면에서 이득을 얻을 수 있지만, 하드웨어 측면에서는 더 복잡한 구조를 가진다. 즉, radix-k에서 k가 커질수록, 복소수 승산이 적어지고 하드웨어 구조는 더 복잡해진다. 이를 해결하기 위해, 높은 radix 알고리즘의 복잡도를 줄이기 위해 radix-22와 radix23 알고리즘이 제안되었다.
radix-22 알고리즘은 radix-2 알고리즘과 같은 버터플라이 구조를 가지면서 복잡도를 낮추었고, radix-4 알고리즘과 같은 복소수 승산을 가진다. 마찬가지로 radix-23 알고리즘은 복소수 승산을 단순 승산으로 구현하여 radix-22 알고리즘에 비해 복소수 승산을 더 줄 일 수 있는 특성을 갖는다.
따라서, 손동작 인식 레이다 시스템을 위한 FFT 프로세서 구현 시, 가장 보편적으로 사용되는 radix-2기반의 radix-22 SDF와 radix-23 SDF구조를 고려할 수 있으나, radix-2기반 구조의 특징으로 인해 FFT 구현 포인트가 2n으로 증가되므로 필요한 FFT 포인트 수에 비해 구현을 위한 FFT 포인트 수가 많아져 회로 면적 측면에서 비효율적이다. 예를 들어 700개 정도의 FFT 포인트가 필요한 경우라도 radix-2기반 구조는 512개 혹은 1024개 포인트로만 구현할 수 있어 1024개 포인트를 구현할 경우 회로의 효율이 낮아진다. 특히, 다채널 FFT 프로세서의 경우 다수개의 데이터 경로를 가지기 때문에 하드웨어 복잡도가 선형적으로 증가하므로 필요 이상의 FFT 포인트를 구성할 경우의 효율 저하가 과도해진다.
손동작 인식 레이다 시스템을 위한 손가락의 최대 속도는 15 km/h 이상, 18 km/h 미만이며, 손가락의 속도 분해능은 0.05 km/h인 점을 고려하면, 손동작 인식 레이다 시스템을 위한 FFT는 600~720 포인트 길이를 만족해야 하며, 휴대 가능한 응용을 위해 최소 3채널 FFT 프로세서가 요구 된다.
결국, 보편적으로 사용되는 radix-2기반의 radix-22 SDF와 radix-23 SDF구조를 적용할 경우 경제성이 낮아지게 된다.
따라서, 손동작 인식 레이다 시스템에 최적화됨으로써 경제성을 가지는 FFT 프로세서가 요구되고 있는 실정이다.
한국 등록 특허 제10-1165079호 [다중입출력 직교주파수분할다중화 시스템을 위한 고속 퓨리에 변환 장치] 한국 등록 특허 제10-0892292호 [병렬 구조 및 파이프라인 방식을 이용한 Radis2의 4승 고속 퓨리에 변환 프로세서]
전술한 문제점을 개선하기 위한 본 발명 실시예들의 목적은 radix-32 다중경로 지연 통신기(MDC: Multi-path Delay Communicator)구조를 적용하여 600~720개의 FFT 포인트를 요구하는 레이다 시스템에 최적화된 FFT 프로세서를 제공하는 것이다.
본 발명 실시예들의 또 다른 목적은 복수의 데이터 맵핑 모듈과 복수의 radix-3 모듈을 통해 729포인트 radix-32 MDC를 구현하도록 하되 데이터 맵핑 모듈중 일부는 메모리를 사용하고 일부는 메모리를 사용하지 않고 지연소자와 3개의 정렬 패턴을 반복하는 교환기를 통해 구성하여 면적 활용을 최적화할 수 있도록 하는 것이다.
본 발명 실시예들의 다른 목적은 radix-32 MDC에 적용되는, 트위들 팩터를 입력 데이터에 승산할 경우 필요한 복소수 승산을 가산기와 쉬프터를 통해 단순 승산으로 구현하도록 하여 복잡도를 낮추도록 한 것이다.
상기와 같은 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 레이다 시스템을 위한 다채널 고속 푸리에 변환 장치는 복수 채널의 입력에 대한 고속 퓨리에 변환 연산을 수행하는 것으로서, 복수 채널 입력을 처리하는 데이터 맵핑 모듈과 Radix-3 버터플라이 모듈이 반복하여 순차 구성된 반복 구성부와; 반복 구성부의 출력 결과를 순서에 맞추어 재구성하는 데이터 재배열 모듈을 포함하여 구성하여 구성된다.
반복 구성부는 6개의 데이터 맵핑 모듈과 6개의 Radix-3 버터플라이 모듈이 교번 배열되어 729 포인트 radix-32 다중경로 지연 통신기(MDC: Multi-path Delay Communicator)의 일부를 구성할 수 있다.
반복 구성부는 제 1 데이터 맵핑 모듈, 제 1 Radix-3 버터플라이 모듈, 제 2 데이터 맵핑 모듈, 제 2 Radix-3 버터플라이 모듈, 제 3 데이터 맵핑 모듈, 제 3 Radix-3 버터플라이 모듈, 제 4 데이터 맵핑 모듈, 제 4 Radix-3 버터플라이 모듈, 제 5 데이터 맵핑 모듈, 제 5 Radix-3 버터플라이 모듈, 제 6 데이터 맵핑 모듈, 제 6 Radix-3 버터플라이 모듈이 순차 배열될 수 있다.
제 1 데이터 맵핑 모듈과 데이터 재배열 모듈은 각각 듀얼 포트 램(RAM:Random Access Memory)과 멀티 플랙서를 포함할 수 있다.
제 1, 제 3 및 제 5 Radix-3 버터플라이 모듈은 각각 1개의 Radix-3 버터플라이 구성과 채널 수에 따른 단순 승산기로 구성될 수 있다.
제 1, 제 3 및 제 5 Radix-3 버터플라이 모듈은 각각 트위들 팩터를 근사화하여 가산기와 쉬프터로 구현한 후 단순 승산기로 트위들 팩터 승산을 처리하도록 하여 복소수 연산을 배제하도록 구성될 수 있다.
제 2 및 제 4 Radix-3 버터플라이 모듈은 각각 1개의 Radix-3 버터플라이 구성과 채널 수에 따른 비단순 승산기로 구성될 수 있다.
제 6 Radix-3 버터플라이 모듈은 1개의 Radix-3 버터플라이 구조로 이루어질 수 있다.
제 2 내지 제 6 데이터 맵핑 모듈은 각각 채널 수에 맞추어 수신되는 입력 신호를 다음 버터 플라이 모듈이나 데이터 재구성 모듈에 필요한 입력 신호로 순서를 변경하여 제공할 수 있다.
한편, 제 2 내지 제 6 데이터 맵핑 모듈은 각각 듀얼 포트 램 대신 지연 소자와 교환기로 구성될 수 있으며, 쉬프트 레지스터와 기 설정된 종류의 연결 패턴을 순차적으로 반복 제공하는 교환기로 구성될 수도 있다.
반복 구성부는 65~81 포인트, 513~729 포인트, 2049~2187포인트에서 복잡도 변경이 없는 radix-32 다중경로 지연 통신기(MDC: Multi-path Delay Communicator)의 일부를 구성할 수 있다.
본 발명의 다른 실시예에 따른 레이다 시스템을 위한 다채널 고속 푸리에 변환 장치는 3개 채널의 입력에 대해 6개의 데이터 맵핑 모듈과 6개의 Radix-3 버터플라이 모듈이 교번 배열되는 반복 구성부와; 반복 구성부의 출력 결과를 순서에 맞추어 재구성하는 데이터 재배열 모듈을 포함하되, 상기 3개의 Radix-3 버터플라이 모듈은 각각 버터플라이 구성과 3개의 단순 승산기로 이루어지고, 2개의 Radix-3 버터플라이 모듈은 각각 버터플라이 구성과 3개의 비단순 승산기를 포함하며, 1개의 Radix-3 버터플라이 모듈은 버터플라이 구성 만으로 승산기 없이 구성된다.
반복 구성부는 729 포인트 radix-32 다중경로 지연 통신기(MDC: Multi-path Delay Communicator)의 일부를 구성할 수 있다.
반복 구성부는 제 1 데이터 맵핑 모듈, 제 1 Radix-3 버터플라이 모듈, 제 2 데이터 맵핑 모듈, 제 2 Radix-3 버터플라이 모듈, 제 3 데이터 맵핑 모듈, 제 3 Radix-3 버터플라이 모듈, 제 4 데이터 맵핑 모듈, 제 4 Radix-3 버터플라이 모듈, 제 5 데이터 맵핑 모듈, 제 5 Radix-3 버터플라이 모듈, 제 6 데이터 맵핑 모듈, 제 6 Radix-3 버터플라이 모듈이 순차 배열될 수 있다.
제 1 데이터 맵핑 모듈과 데이터 재배열 모듈은 각각 듀얼 포트 램과 멀티 플랙서를 포함할 수 있다.
제 1, 제 3 및 제 5 Radix-3 버터플라이 모듈은 각각 1개의 Radix-3 버터플라이 구성과 3개의 단순 승산기로 구성되고, 각각 트위들 팩터를 근사화하여 가산기와 쉬프터로 구현한 후 단순 승산기로 트위들 팩터 승산을 처리하도록 하여 복소수 연산을 배제하도록 구성될 수 있다.
제 2 및 제 4 Radix-3 버터플라이 모듈은 각각 1개의 Radix-3 버터플라이 구성과 채널 수에 따른 비단순 승산기로 구성되고, 제 6 Radix-3 버터플라이 모듈은 1개의 Radix-3 버터플라이 구조로 이루어질 수 있다.
제 2 내지 제 6 데이터 맵핑 모듈은 각각 채널 수에 맞추어 수신되는 입력 신호를 다음 버터 플라이 모듈이나 데이터 재구성 모듈에 필요한 입력 신호로 순서를 변경하여 제공할 수 있다.
제 2 내지 제 6 데이터 맵핑 모듈은 각각 듀얼 포트 램 대신 지연 소자와 교환기로 구성될 수 있는데, 쉬프트 레지스터와 3가지 연결 패턴을 순차적으로 반복 제공하는 교환기로 구성될 수 있다.
반복 구성부는 513~729 포인트에서 복잡도 변경이 없도록 할 수 있다.
본 발명의 또 다른 실시예에 따른 레이다 시스템을 위한 다채널 고속 푸리에 변환 장치는 3개 채널의 입력에 대해 제 1 데이터 맵핑 모듈, 제 1 Radix-3 버터플라이 모듈, 제 2 데이터 맵핑 모듈, 제 2 Radix-3 버터플라이 모듈, 제 3 데이터 맵핑 모듈, 제 3 Radix-3 버터플라이 모듈, 제 4 데이터 맵핑 모듈, 제 4 Radix-3 버터플라이 모듈, 제 5 데이터 맵핑 모듈, 제 5 Radix-3 버터플라이 모듈, 제 6 데이터 맵핑 모듈, 제 6 Radix-3 버터플라이 모듈이 순차 배열된 반복 구성부와; 반복 구성부의 출력 결과를 순서에 맞추어 재구성하는 데이터 재배열 모듈을 포함하되, 제 1 데이터 맵핑 모듈과 데이터 재배열 모듈은 각각 듀얼 포트 램(RAM:Random Access Memory)과 멀티 플랙서를 포함하고, 제 2 내지 제 6 데이터 맵핑 모듈은 각각 쉬프트 레지스터와 3가지 연결 패턴을 순차적으로 반복 제공하는 교환기를 포함하며, 513~729 포인트에서 복잡도 변경이 없는 것을 특징으로 한다.
제 1, 제 3 및 제 5 Radix-3 버터플라이 모듈은 각각 1개의 Radix-3 버터플라이 구성과 3개의 단순 승산기로 구성되고, 각각 트위들 팩터를 근사화하여 가산기와 쉬프터로 구현한 후 단순 승산기로 트위들 팩터 승산을 처리하도록 하여 복소수 연산을 배제하도록 구성될 수 있다.
제 2 및 제 4 Radix-3 버터플라이 모듈은 각각 1개의 Radix-3 버터플라이 구성과 채널 수에 따른 비단순 승산기로 구성될 수 있고, 제 6 Radix-3 버터플라이 모듈은 1개의 Radix-3 버터플라이 구조로 이루어질 수 있다.
본 발명의 또 다른 실시예에 따른 레이다 시스템을 위한 다채널 고속 푸리에 변환 방법은 3개 채널로 수신되는 입력을 맵핑 모듈을 통해 후속 Radix-3 버터플라이 모듈의 입력에 맞추어 매핑하고 Radix-3 버터플라이 모듈을 통해 입력을 처리하며 트위들 팩터를 승산하는 과정을 반복 구성된 맵핑 모듈과 Radix-3 버터플라이 모듈의 수에 따라 수행하는 반복 연산 단계와; 데이터 재배열 모듈을 통해 반복 연산 단계에서 처리된 결과를 출력 결과의 순서에 맞추어 재정렬하는 출력 단계를 포함한다.
맵핑 모듈과 Radix-3 버터플라이 모듈의 반복된 교번 배치를 통해 729 포인트 radix-32 다중경로 지연 통신기(MDC: Multi-path Delay Communicator) 기능을 수행할 수 있다.
반복 연산 단계는 제 1 데이터 맵핑 모듈, 제 1 Radix-3 버터플라이 모듈, 제 2 데이터 맵핑 모듈, 제 2 Radix-3 버터플라이 모듈, 제 3 데이터 맵핑 모듈, 제 3 Radix-3 버터플라이 모듈, 제 4 데이터 맵핑 모듈, 제 4 Radix-3 버터플라이 모듈, 제 5 데이터 맵핑 모듈, 제 5 Radix-3 버터플라이 모듈, 제 6 데이터 맵핑 모듈, 제 6 Radix-3 버터플라이 모듈을 통해 수행될 수 있다.
제 1 데이터 맵핑 모듈과 데이터 재배열 모듈은 각각 듀얼 포트 램과 멀티 플랙서를 포함할 수 있다.
제 1, 제 3 및 제 5 Radix-3 버터플라이 모듈은 각각 1개의 Radix-3 버터플라이 구성과 3개의 단순 승산기로 구성되고, 각각 트위들 팩터를 근사화하여 가산기와 쉬프터로 구현한 후 단순 승산기로 트위들 팩터 승산을 처리하도록 하여 복소수 연산을 배제하도록 구성될 수 있다.
제 2 및 제 4 Radix-3 버터플라이 모듈은 각각 1개의 Radix-3 버터플라이 구성과 채널 수에 따른 비단순 승산기로 구성될 수 있다.
제 6 Radix-3 버터플라이 모듈은 각각 1개의 Radix-3 버터플라이 구조로 이루어질 수 있다.
제 2 내지 제 6 데이터 맵핑 모듈은 각각 채널 수에 맞추어 수신되는 입력 신호를 다음 버터 플라이 모듈이나 데이터 재구성 모듈에 필요한 입력 신호로 순서를 변경하여 제공하며, 쉬프트 레지스터와 3가지 연결 패턴을 순차적으로 반복 제공하는 교환기로 구성될 수 있다.
본 발명 실시예에 따른 레이다 시스템을 위한 다채널 고속 푸리에 변환 장치 및 방법은 radix-32 다중경로 지연 통신기(MDC: Multi-path Delay Communicator)구조를 적용하여 600~720개의 FFT 포인트를 요구하는 레이다 시스템에 최적화된 FFT 프로세서를 제공할 수 있는 효과가 있고, 특히 65~81 포인트, 513~729 포인트, 2049~2187포인트에서 복잡도 변경 없는 FFT 프로세서를 제공할 수 있어 해당 구간의 포인트를 요구하는 어플리케이션에 최적화될 수 있는 효과가 있다.
본 발명 실시예에 따른 레이다 시스템을 위한 다채널 고속 푸리에 변환 장치 및 방법은 복수의 데이터 맵핑 모듈과 복수의 radix-3 모듈을 통해 729포인트 radix-32 MDC를 구현하도록 하되 데이터 맵핑 모듈중 일부는 메모리를 사용하고 일부는 메모리를 사용하지 않고 지연소자와 3개의 정렬 패턴을 반복하는 교환기를 통해 구성하여 면적 활용을 최적화할 수 있는 효과가 있다.
본 발명 실시예에 따른 레이다 시스템을 위한 다채널 고속 푸리에 변환 장치 및 방법은 radix-32 MDC에 적용되는, 트위들 팩터를 입력 데이터에 승산할 경우 필요한 복소수 승산을 가산기와 쉬프터를 통해 단순 승산으로 구현하도록 하여 복잡도를 낮출 수 있는 효과가 있다.
도 1은 본 발명 실시예를 설명하기 위한 방식별 FFT 프로세서의 연산량 비교.
도 2는 본 발명 실시예에 따른 다채널 고속 푸리에 변환 장치의 구성도.
도 3은 본 발명 실시예에 따른 데이터 맵핑 모듈의 구성도.
도 4는 본 발명 실시예에 따른 데이터 맵핑 모듈의 동작 방식을 단계적으로 설명한 정렬 패턴 개념도.
도 5는 본 발명 실시예에 따른 radix-3 버터플라이 구조를 보인 개념도.
도 6 내지 도 8은 본 발명 실시예에 따른 트위들 팩터 근사화 구현 방식을 설명하는 예시도.
도 9는 제 1 맵핑 모듈의 맵핑 과정을 설명하는 개념도.
도 10은 제 2 맵핑 모듈의 맵핑 과정을 설명하는 개념도.
도 11은 본 발명 실시예에 따른 교환기 매칭 패턴의 종류를 보인 개념도.
상기한 바와 같은 본 발명을 첨부된 도면들과 실시예들을 통해 상세히 설명하도록 한다.
본 발명에서 사용되는 기술적 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아님을 유의해야 한다. 또한, 본 발명에서 사용되는 기술적 용어는 본 발명에서 특별히 다른 의미로 정의되지 않는 한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 의미로 해석되어야 하며, 과도하게 포괄적인 의미로 해석되거나, 과도하게 축소된 의미로 해석되지 않아야 한다. 또한, 본 발명에서 사용되는 기술적인 용어가 본 발명의 사상을 정확하게 표현하지 못하는 잘못된 기술적 용어일 때에는, 당업자가 올바르게 이해할 수 있는 기술적 용어로 대체되어 이해되어야 할 것이다. 또한, 본 발명에서 사용되는 일반적인 용어는 사전에 정의되어 있는 바에 따라, 또는 전후 문맥상에 따라 해석되어야 하며, 과도하게 축소된 의미로 해석되지 않아야 한다.
또한, 본 발명에서 사용되는 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함한다. 본 발명에서, "구성된다" 또는 "포함한다" 등의 용어는 발명에 기재된 여러 구성 요소들, 또는 여러 단계를 반드시 모두 포함하는 것으로 해석되지 않아야 하며, 그 중 일부 구성 요소들 또는 일부 단계들은 포함되지 않을 수도 있고, 또는 추가적인 구성 요소 또는 단계들을 더 포함할 수 있는 것으로 해석되어야 한다.
또한, 본 발명에서 사용되는 제 1, 제 2 등과 같이 서수를 포함하는 용어는 구성 요소들을 설명하는데 사용될 수 있지만, 구성 요소들은 용어들에 의해 한정되어서는 안 된다. 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제 1 구성 요소는 제 2 구성 요소로 명명될 수 있고, 유사하게 제 2 구성 요소도 제 1 구성 요소로 명명될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시 예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성 요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
또한, 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 첨부된 도면은 본 발명의 사상을 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 본 발명의 사상이 제한되는 것으로 해석되어서는 아니 됨을 유의해야 한다.
손동작을 인식하여 스마트 기기를 효율적으로 제어할 수 있는 사람-컴퓨터 인터페이스 시스템 중 주변 밝기 환경에 둔감한 손동작 인식 시스템의 구현을 위해적용 되는 레이다 시스템은 고속 푸리에 변환 장치(FFT:Fast Fourier Transform)가 레이다 시스템 면적의 대부분을 차지하므로 복잡도가 낮은 다채널 FFT프로세서의 설계가 필수적이다.
이러한 레이다 시스템에서의 FFT 포인트는 다음의 수학식 1에 의해 정의된다.
Figure 112016109448298-pat00001
여기서 T는최대 PRI(Pulse Repetition Interval)로, 다음의 수학식 2에 의해 정의된다.
Figure 112016109448298-pat00002
vmax는 목표물의 최대 속도,
Figure 112016109448298-pat00003
는 목표물의 속도 분해능이다. 손동작 인식 레이다 시스템을 위한 손가락의 최대 속도는 15km/h ~ 18km/h 이며, 손가락의 속도 분해능은 0.05km/h 정도이므로 위의 수학식 1 및 2에 의해 손동작 인식 레이다 시스템을 위해 필요한 FFT는 600~720 포인트 길이가 된다. 또한, 휴대 가능한 응용을 위해 최소 3채널 FFT 프로세서가 요구 된다.
다채널 FFT 프로세서 구현 시, 가장 보편적으로 사용되는 radix-2기반의 radix-22 SDF와 radix-23 SDF구조는 radix-2기반 구조의 특징으로 인해 600 ~ 720개 정도의 FFT 포인트가 필요한 손동작 인식 레이다 시스템을 구현하기 위해 1024개 포인트를 구성해야 하므로 비효율적이다.
따라서, 본 발명의 일 실시예에서는 다중경로 지연 통신기(MDC: Multi-path Delay Communicator) 구조를 사용하여 다중 데이터 경로를 하나의 FFT 프로세서로 동시에 처리함으로써, FFT 프로세서를 가장 작은 면적으로 구현할 수 있도록 한다. 특히, 3채널인 경우 MDC 구조가 SDF 구조에 비해 회로 면적 측면에서 효율적이다.
따라서, 본 발명의 일 실시예서는 손동작 인식 레이다 시스템을 위한 600~720 포인트에 729 포인트 radix-32 MDC(R32MDC) 구조의 3 채널 FFT 프로세서 구성을 제공한다.
먼저 수학적 정리를 통해서 radix-32 알고리즘을 유도하고, 해당 알고리즘에 따른 FFT 프로세서의 구성을 도면을 참조하여 설명하도록 한다.
N-포인트 DFT (discrete Fourier transform)는 다음의 수학식 3과 같이 정의된다.
Figure 112016109448298-pat00004
손동작 인식 레이다 시스템을 위한 FFT 프로세서는 600 ~ 720 포인트를 지원할 수 있어야 하므로, 본 발명의 실시예에서는 729 포인트 FFT 프로세서를 위한 radix-32 알고리즘을 적용한다. 인덱스 분해법에 의해 radix-32 알고리즘을 유도하기 위해 3차원 인덱스 맵 (3-dimensional index map)을 통해 수학식 3의 인덱스 n과 k를 분해하면 다음의 수학식 4와 같다.
Figure 112016109448298-pat00005
여기서,
Figure 112016109448298-pat00006
이고
Figure 112016109448298-pat00007
이다.
분해된 수학식 4를 DFT 정의 식인 수학식 1에 대입하면 다음과 같이 정리될 수 있다.
Figure 112016109448298-pat00008
여기서,
Figure 112016109448298-pat00009
는 수학식 6과 같으므로 radix-3 DIF(decimation-in-frequency) 버터플라이 연산자에 해당한다.
Figure 112016109448298-pat00010
이와 유사하게, 수학식 5의
Figure 112016109448298-pat00011
는 다음의 수학식 7과 같다.
Figure 112016109448298-pat00012
이러한 수학식 7은 2단계의 2단계의 radix-3버터플라이 연산과 N/9 포인트 DFT로 나타내어진다. 또한, 트위들 팩터(twiddle factor)
Figure 112016109448298-pat00013
는 수학식 8과 같다.
Figure 112016109448298-pat00014
트위들 팩터를 입력 데이터 x(n)에 승산하는 과정은 인덱스 n,k에 따라 단순 승산(trivial multiplication)과 비단순승산(nontrivial multiplication)으로 구분할 수 있다. 따라서, 수학식 5에서 정의된
Figure 112016109448298-pat00015
인 경우의 승산을 살펴보면 다음의 수학식 9 및 10과 같다.
Figure 112016109448298-pat00016
Figure 112016109448298-pat00017
이러한 수학식 9 및 10에서
Figure 112016109448298-pat00018
이다. 따라서, 수학식 5에서 구한
Figure 112016109448298-pat00019
의 경우 가산기와 쉬프터를 이용하여 비단순 승산을 단순 승산으로 구현할 수 있다.
즉, 비단순승산기의 개수를 줄여 radix-9와 같은 수의 복소승신기를 가지면서 버터플라이 연산자의 구조는 radix-3 DIF 버터플라이 연산자와 같음을 확인할 수 있다.
이러한 알고리즘은 파이프라인 방식 중에서 MDC 구조에 적용할 수 있다.
도 1은 하나의 곱셈기를 10개의 가산기로 가정하여 600~720 포인트를 만족하기 위한 1024 포인트 Radix-22SDF(R22SDF)와 Radix-23SDF(R23SDF) 그리고, 729 포인트 Radix-32MDC(R32MDC)구조의 연산량을 비교한 것이다.
도시된 바와 같이 하여 보여준다. 그 결과 R32MDC 구조가 R22SDF 구조에 비하여 가산기 합이 21% 감소했고, R23SDF 구조에 비해서는 18% 감소한 것을 확인할 수 있다. 즉, 제안된 알고리즘이 513~729 포인트 부분(실질적으로는 A로 나타낸 영역에서 복잡도가 증가하지 않음)에서 가장 효율적인 알고리즘이라는 것을 알 수 있다. 특히, 도시된 바와 같이 513~729 포인트뿐만 아니라, 65~81와 2049~2187 포인트에서도 제안된 알고리즘의 가산기 합이 가장 적으므로 가장 효율적이라는 것을 알 수 있다.
따라서, 이러한 포인트(65~81, 513~729, 2049~2187)가 필요한 어플리케이션의 경우 R32MDC 구조가 가장 경제적인 구조이며, 앞서 수학식 9 및 10을 통해서 트위들 팩터 승산 구조 중 일부를 가산기와 쉬프터를 이용하여 단순 승산할 수 있음을 알 수 있어 최적화에 따른 경제성을 확보할 수 있다.
앞서 살펴본 수학적 알고리즘을 기반으로 구성한 R32MDC 구조의 FFT 프로세서를 도 2 내지 도 11을 통해 살펴본다.
도 2는 본 발명 실시예에 따른 다채널 고속 푸리에 변환 장치의 구성도로서, 저복잡도의 3채널 FFT 프로세서의 구조를 나타낸 것이다.
도시된 바와 같이 복수 채널 입력을 처리하는 데이터 맵핑 모듈(DMM:Data Mapping Module)(11 내지 16)과 Radix-3 버터플라이 모듈(R3BM:Radix-3 Butterfly Module)(21 내지 26)이 반복하여 순차 구성된 반복 구성부와, 반복 구성부의 출력 결과를 순서에 맞추어 재구성하는 데이터 재배열 모듈(DRM:Data Reordering Module)(30)을 포함한다.
도시된 반복 구성부는 6개의 데이터 맵핑 모듈과 6개의 Radix-3 버터플라이 모듈이 교번 배열되어 729 포인트 radix-32 다중경로 지연 통신기(MDC: Multi-path Delay Communicator)의 일부를 구성한다.
반복 구성부는 제 1 데이터 맵핑 모듈(11), 제 1 Radix-3 버터플라이 모듈(21), 제 2 데이터 맵핑 모듈(12), 제 2 Radix-3 버터플라이 모듈(22), 제 3 데이터 맵핑 모듈(13), 제 3 Radix-3 버터플라이 모듈(23), 제 4 데이터 맵핑 모듈(14), 제 4 Radix-3 버터플라이 모듈(24), 제 5 데이터 맵핑 모듈(15), 제 5 Radix-3 버터플라이 모듈(25), 제 6 데이터 맵핑 모듈(16), 제 6 Radix-3 버터플라이 모듈(26)이 순차 배열된다.
여기서, 제 1, 제 3 및 제 5 Radix-3 버터플라이 모듈(21, 23, 25)은 각각 1개의 Radix-3 버터플라이 구성과 채널 수에 따른 단순 승산기로 구성되고, 제 2 및 제 4 Radix-3 버터플라이 모듈(22, 24)은 각각 1개의 Radix-3 버터플라이 구성과 채널 수에 따른 비단순 승산기로 구성된다. 그리고 제 6 Radix-3 버터플라이 모듈(26) 별도의 승산기 없이 1개의 Radix-3 버터플라이 구조로 이루어진다.
이러한 제 1 내지 제 5 Radix-3 버터플라이 모듈(21 내지 25)은 트위들 팩터를 입력값에 승산 연산하는 구성을 가지는데, 여기서 제 1, 제 3 및 제 5 Radix-3 버터플라이 모듈(21, 23, 25)은 앞서 수학식 9 및 10을 통해 설명했던 바와 같이 각각 트위들 팩터를 근사화하여 가산기와 쉬프터로 구현한 후 단순 승산기로 트위들 팩터 승산을 처리하도록 함으로써 복소수 연산을 배제하도록 구성된다. 이는 이후 도 6 내지 8을 통해 좀 더 상세히 설명한다.
이와 같은 구성을 이용하여 3개의 입력 데이터 스트림이 제 1 데이터 맵핑 모듈(11)을 통해제 1 Radix-3 버터플라이 모듈(21) 구조에 맞게 재구성된다. 재구성 되어진 3개의 데이터가 첫 번째 제 1 Radix-3 버터플라이 모듈(21)에 입력되고, 그 출력은 제 2 데이터 맵핑 모듈(12)를 거쳐 다음 단으로 입력된다. 이와 같이, 제 6 Radix-3 버터플라이 모듈(26)까지 지나고, 마지막으로 데이터 재배열 모듈(30)에서 최종 출력 값을 순서에 맞게 재구성 해 최종 FFT 출력 값이 출력된다.
이러한 3채널 FFT 프로세서의 개별 구성들을 좀 더 상세히 살펴본다.
도시된 제 1 데이터 맵핑 모듈(11)과 데이터 재배열 모듈(30)은 듀얼 포트 램(RAM:Random Access Memory)과 멀티 플랙서(교환기:communicator)를 포함하여 구성되며, 그 외의 제 2 내지 제 6 데이터 맵핑 모듈(12 내지 16)은 지연 소자(예를 들어, 쉬프트레지스터)와 기 설정된 종류의 연결 패턴을 순차적으로 반복 제공하는 교환기로 구성된다.
먼저, 제 1 데이터 맵핑 모듈(11)은 3개의 입력 데이터 스트림을 다음 단에 맞게 입력을 재구성하여 다음의 제 1 Radix-3 버터플라이 모듈(21)에 입력으로 제공하는데, 도 3에 도시된 바와 같이 멀티플랙서(111, 113)와 듀얼 포트램(112)으로 구성된다. 물론 듀얼 포트램 동작을 위한 카운터(114, 115) 구성이 포함될 수 있다. 일반적으로 해당 구성은 지연소자를 이용하여 데이터 패턴을 재구성하도록 설계될 수 있지만 FFT 길이와 데이터 경로 수가 증가할 수록 지연소자로 인한 면적이 크게 증가하기 때문에 지연소자로 인한 면적이 가장 큰 제 1 데이터 맵핑 모둘(11)과 데이터 재배열 모듈(30)은 쉬프트레지스터 대신 듀얼 포트램을 이용함으로써 회로 면적을 줄일 수 있도록 한다.
이러한 제 1 데이터 맵핑 모듈(11)의 데이터 정렬 방식은 도 4에 도시된 바와 같이 A0~A728, B0~B728와 C0~C728의 데이터 스트림이 입력되면(①), 오른쪽 위의 그림과 같이 데이터를 재구성해 듀얼 포트램에 저장하고(②),저장된 데이터를 오른쪽 아래 그림과 같은 순서로 데이터를 불러오게 된다(③). 그리고 왼쪽 아래의 그림과 같이 다시 데이터를 재구성해(④) 제 1 Radix-3 버터플라이 모듈(21)의 입력으로 제공한다.
제 1 Radix-3 버터플라이 모듈(21)은 도 5와 같이 3개의 입력을 가산하여 그 합을 출력하는 버터플라이 구성과 3개의 단순 승산기로 구성된다.
한편, 제 1, 제 3 및 제5 Radix-3 버터플라이 모듈(21, 23, 25)의 트위들 팩터는 수학식 5에서와 같이
Figure 112016109448298-pat00020
이며,
Figure 112016109448298-pat00021
이므로 가능한 트위들 팩터의 경우는
Figure 112016109448298-pat00022
이다. 여기서
Figure 112016109448298-pat00023
는 다음의 수학식 11 내지 13으로 정의된다.
Figure 112016109448298-pat00024
Figure 112016109448298-pat00025
Figure 112016109448298-pat00026
여기서, 수식 11에서의 0.7660-j0.6428은 다음의 수학식 14와 같이 근사화할 수 있다.
Figure 112016109448298-pat00027
도 6은 수학식 14를 구현한 것으로, 도시된 바와 같이 가산기와 쉬프터로 구성할 수 있다. 즉, 트위들 팩터인 수학식 11을 곱하는 연산은 가산기와 쉬프터를 이용하여 0.7660과 0.6428로 스케일링하는 단순 연산으로 구현할 수 있으므로 단순 승산으로 처리할 수 있다.
마찬가지로 수학식 12역시 다음의 수학식 15와 같이 근사화할 수 있다.
Figure 112016109448298-pat00028
이는 도 7과 같이 가산기와 쉬프터로 구성할 수 있다.
수학식 13은 다음의 수학식 16과 같이 근사화할 수 있으며, 도 8과 같이 가산기와 쉬프터로 구성할 수 있다.
Figure 112016109448298-pat00029
따라서, 제 1, 제 3 및 제5 Radix-3 버터플라이 모듈(21, 23, 25)의 트위들 팩터 연산인 복소수 승산은 쉬프터와 가산기를 이용하여 단순 승산으로 구현한다.
제 2 내지 제 6 데이터 맵핑 모듈(12 내지 16)은 제 1 데이터 맵핑 모듈(11)이나 데이터 재구성 모듈(30)에 비해 지연 소자로 인한 면적 증가가 크지 않기 때문에 듀얼 포트램을 이용하지 않고 지연소자인 쉬프트레지스터와 교환기로 구성한다. 이러한 듀얼 포트램과 지연소자의 선택적 사용에 의해 데이터 맵핑 모듈에 대한 필요 면적을 최소화 할 수 있다.
제 2 데이터 맵핑 모듈(12)은 도 2에 도시된 바와 같이 81 길이와 162 길이의 쉬프트레지스터와 도 9를 통해 도시된 정렬 패턴을 가진 교환기로 이루어진다.
도 9는 제 2 데이터 맵핑 모듈의 정렬 패턴을 보인 것으로 도시된 바와 같이 입력되는 데이터 스트림(a)에서 2번째 데이터 스트림을 81 길이의 쉬프트 레지스터로 지연시키고, 3번째 데이터 스트림을 162 길이의 쉬프트 레지스터로 지연시킨다(b). 지연시킨 데이터 스트림을 3가지 패턴이 반복되는 교환기로 정렬해준다(c). 정렬해준 첫 번째 데이터 스트림을 161 클럭 길이 만큼 지연시키고, 두 번째 스트림은 81 클럭 길이 만큼 지연시켜서 데이터를 정렬해준다(d). 정렬해준 데이터 스트림은 다음 단인 제 2 Radix-3 버터플라이 모듈(22)의 입력으로 제공한다.
그 다음 제 3 데이터 맵핑 모듈(13) 역시 제 2 데이터 맵핑 모듈(12)과 같은 방식으로 구현되지만 쉬프트레지스터의 길이만 상이하다. 제 3데이터 맵핑 모듈(13)은 그림 2에 나타낸 바와 같이 27 길이와 54 길이의 쉬프트레지스터를 이용한다.
도 10은 제 3 데이터 맵핑 모듈의 정렬 패턴을 보인 것으로, 입력되는 데이터 스트림(a)에서 2번째 데이터 스트림을 27 길이의 쉬프트레지스터로 지연시키고, 3번째 데이터 스트림을 54 길이의 쉬프트레지스터로 지연시킨다(b). 지연시킨 데이터 스트림을 3가지 패턴이 반복되는 교환기로 정렬해준다(c). 다시 정렬해준 첫 번째 데이터 스트림을 54 클럭 길이 만큼 지연시키고, 정렬해준 두 번째 데이터 스트림은 27 클럭 길이 만큼 지연시키며, 정렬해준 세 번째 데이터 스트림은 지연시키지 않고 데이터를 정렬해준다(d). 정렬해준 데이터 스트림은 다음 단인 제 3 Radix-3 버터플라이 모듈(23)의 입력으로 제공한다.
도 11은 도 10에서 생략된 교환기의 패턴을 보인 것으로 도시된 바와 같이 3개의 패턴이 반복된다.
제 4 내지 제 6 데이터 맵핑 모듈(14 내지 16)도 앞서 설명했던 제 2 나 제 3 데이터 맵핑 모듈(12, 13)과 유사하게 구성되며 지연소자인 쉬프트레지스터의 길이만 다르다. 교환기의 정렬 패턴은 앞서 도시했던 3가지 패턴이 반복된다는 점에서 유사하다.
이상에서 살펴본 바와 같이 손동작 인식 레이다 시스템을 위한 다채널 고속 푸리에 변환 장치 및 방법은 radix-32 다중경로 지연 통신기 구조를 적용하여 729 포인트 이하의 FFT 포인트를 요구하는 손동작 인식 레이다 시스템에 최적화된 FFT 프로세서를 제공할 수 있으며, 특히 65~81 포인트, 513~729 포인트, 2049~2187포인트에서 복잡도 변경 없는 FFT 프로세서를 제공할 수 있어 해당 구간의 포인트를 요구하는 어플리케이션에 최적화될 수 있다. 즉, 본 발명의 실시예에서는 손동작 인식 레이다 시스템으로 그 어플리케이션을 한정하여 설명하였으나 손동작 인식이 아닌 다른 종류의 어플리케이션에 대해서도 동일한 기술적 원리의 FFT 프로세서가 적용될 수 있으므로 본 발명은 손동작 인식 레이다 시스템을 위한 것으로 한정되지 않는다.
이상에서는 본 발명에 따른 바람직한 실시예들에 대하여 도시하고 또한 설명하였다. 그러나 본 발명은 상술한 실시예에 한정되지 아니하며, 특허 청구의 범위에서 첨부하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변형 실시가 가능할 것이다.
11~16: 데이터 맵핑 모듈 21~16: radix-3 버터플라이 모듈
30: 데이터 재정렬 모듈

Claims (36)

  1. 복수 채널의 입력에 대한 고속 퓨리에 변환 연산을 수행하는 것으로서,
    복수 채널 입력을 처리하는 데이터 맵핑 모듈과 Radix-3 버터플라이 모듈이 반복하여 순차 구성된 반복 구성부와;
    반복 구성부의 출력 결과를 순서에 맞추어 재구성하는 데이터 재배열 모듈을 포함하여 구성되고,
    상기 반복 구성부는 제 1 데이터 맵핑 모듈, 제 1 Radix-3 버터플라이 모듈, 제 2 데이터 맵핑 모듈, 제 2 Radix-3 버터플라이 모듈, 제 3 데이터 맵핑 모듈, 제 3 Radix-3 버터플라이 모듈, 제 4 데이터 맵핑 모듈, 제 4 Radix-3 버터플라이 모듈, 제 5 데이터 맵핑 모듈, 제 5 Radix-3 버터플라이 모듈, 제 6 데이터 맵핑 모듈, 제 6 Radix-3 버터플라이 모듈이 순차 배열되고,
    상기 제 1 데이터 맵핑 모듈과 데이터 재배열 모듈은 듀얼 포트 램(RAM:Random Access Memory)과 멀티 플랙서를 포함하는 것을 특징으로 하는 레이다 시스템을 위한 다채널 고속 푸리에 변환 장치.
  2. 청구항 1에 있어서,
    반복 구성부는 6개의 데이터 맵핑 모듈과 6개의 Radix-3 버터플라이 모듈이 교번 배열되어 729 포인트 radix-32 다중경로 지연 통신기(MDC: Multi-path Delay Communicator)의 일부를 구성하는 것을 특징으로 하는 레이다 시스템을 위한 다채널 고속 푸리에 변환 장치.
  3. 삭제
  4. 삭제
  5. 청구항 1에 있어서, 제 1, 제 3 및 제 5 Radix-3 버터플라이 모듈은 각각 1개의 Radix-3 버터플라이 구성과 채널 수에 따른 단순 승산기로 구성되는 것을 특징으로 하는 레이다 시스템을 위한 다채널 고속 푸리에 변환 장치.
  6. 청구항 5에 있어서, 상기 제 1, 제 3 및 제 5 Radix-3 버터플라이 모듈은 각각 트위들 팩터를 근사화하여 가산기와 쉬프터로 구현한 후 단순 승산기로 트위들 팩터 승산을 처리하도록 하여 복소수 연산을 배제하도록 구성된 것을 특징으로 하는 레이다 시스템을 위한 다채널 고속 푸리에 변환 장치.
  7. 청구항 1에 있어서, 제 2 및 제 4 Radix-3 버터플라이 모듈은 각각 1개의 Radix-3 버터플라이 구성과 채널 수에 따른 비단순 승산기로 구성되는 것을 특징으로 하는 레이다 시스템을 위한 다채널 고속 푸리에 변환 장치.
  8. 청구항 1에 있어서, 제 6 Radix-3 버터플라이 모듈은 1개의 Radix-3 버터플라이 구조로 이루어지는 것을 특징으로 하는 레이다 시스템을 위한 다채널 고속 푸리에 변환 장치.
  9. 청구항 1에 있어서, 제 2 내지 제 6 데이터 맵핑 모듈은 각각 채널 수에 맞추어 수신되는 입력 신호를 다음 버터 플라이 모듈이나 데이터 재구성 모듈에 적합하도록 미리 설정한 순서로 변경하여 입력신호로서 제공하는 것을 특징으로 하는 레이다 시스템을 위한 다채널 고속 푸리에 변환 장치.
  10. 청구항 9에 있어서, 상기 제 2 내지 제 6 데이터 맵핑 모듈은 각각 듀얼 포트 램 대신 지연 소자와 교환기로 구성되는 것을 특징으로 하는 레이다 시스템을 위한 다채널 고속 푸리에 변환 장치.
  11. 청구항 9에 있어서, 상기 제 2 내지 제 6 데이터 맵핑 모듈은 각각 쉬프트 레지스터와 기 설정된 종류의 연결 패턴을 순차적으로 반복 제공하는 교환기로 구성되는 것을 특징으로 하는 레이다 시스템을 위한 다채널 고속 푸리에 변환 장치.
  12. 청구항 1에 있어서, 반복 구성부는 65~81 포인트, 513~729 포인트, 2049~2187포인트에서 복잡도 변경이 없는 radix-32 다중경로 지연 통신기(MDC: Multi-path Delay Communicator)의 일부를 구성하는 것을 특징으로 하는 레이다 시스템을 위한 다채널 고속 푸리에 변환 장치.
  13. 3개 채널의 입력에 대해 6개의 데이터 맵핑 모듈과 6개의 Radix-3 버터플라이 모듈이 교번 배열되는 반복 구성부와;
    반복 구성부의 출력 결과를 순서에 맞추어 재구성하는 데이터 재배열 모듈을 포함하되,
    상기 3개의 Radix-3 버터플라이 모듈은 각각 버터플라이 구성과 3개의 단순 승산기로 이루어지고, 2개의 Radix-3 버터플라이 모듈은 각각 버터플라이 구성과 3개의 비단순 승산기를 포함하며, 1개의 Radix-3 버터플라이 모듈은 버터플라이 구성 만으로 승산기 없이 구성되는 레이다 시스템을 위한 다채널 고속 푸리에 변환 장치.
  14. 청구항 13에 있어서, 반복 구성부는 729 포인트 radix-32 다중경로 지연 통신기의 일부를 구성하는 것을 특징으로 하는 레이다 시스템을 위한 다채널 고속 푸리에 변환 장치.
  15. 청구항 13에 있어서, 상기 반복 구성부는 제 1 데이터 맵핑 모듈, 제 1 Radix-3 버터플라이 모듈, 제 2 데이터 맵핑 모듈, 제 2 Radix-3 버터플라이 모듈, 제 3 데이터 맵핑 모듈, 제 3 Radix-3 버터플라이 모듈, 제 4 데이터 맵핑 모듈, 제 4 Radix-3 버터플라이 모듈, 제 5 데이터 맵핑 모듈, 제 5 Radix-3 버터플라이 모듈, 제 6 데이터 맵핑 모듈, 제 6 Radix-3 버터플라이 모듈이 순차 배열되는 것을 특징으로 하는 레이다 시스템을 위한 다채널 고속 푸리에 변환 장치.
  16. 청구항 15에 있어서, 제 1 데이터 맵핑 모듈과 데이터 재배열 모듈은 각각 듀얼 포트 램과 멀티 플랙서를 포함하는 것을 특징으로 하는 레이다 시스템을 위한 다채널 고속 푸리에 변환 장치.
  17. 청구항 15에 있어서, 제 1, 제 3 및 제 5 Radix-3 버터플라이 모듈은 각각 1개의 Radix-3 버터플라이 구성과 3개의 단순 승산기로 구성되고, 각각 트위들 팩터를 근사화하여 가산기와 쉬프터로 구현한 후 단순 승산기로 트위들 팩터 승산을 처리하도록 하여 복소수 연산을 배제하도록 구성된 것을 특징으로 하는 레이다 시스템을 위한 다채널 고속 푸리에 변환 장치.
  18. 청구항 15에 있어서, 제 2 및 제 4 Radix-3 버터플라이 모듈은 각각 1개의 Radix-3 버터플라이 구성과 채널 수에 따른 비단순 승산기로 구성되는 것을 특징으로 하는 레이다 시스템을 위한 다채널 고속 푸리에 변환 장치.
  19. 청구항 15에 있어서, 제 6 Radix-3 버터플라이 모듈은 1개의 Radix-3 버터플라이 구조로 이루어지는 것을 특징으로 하는 레이다 시스템을 위한 다채널 고속 푸리에 변환 장치.
  20. 청구항 15에 있어서, 제 2 내지 제 6 데이터 맵핑 모듈은 각각 채널 수에 맞추어 수신되는 입력 신호를 다음 버터 플라이 모듈이나 데이터 재구성 모듈에 적합하도록 미리 설정한 순서로 변경하여 입력신호로서 제공하는 것을 특징으로 하는 레이다 시스템을 위한 다채널 고속 푸리에 변환 장치.
  21. 청구항 20에 있어서, 상기 제 2 내지 제 6 데이터 맵핑 모듈은 각각 듀얼 포트 램 대신 지연 소자와 교환기로 구성되는 것을 특징으로 하는 레이다 시스템을 위한 다채널 고속 푸리에 변환 장치.
  22. 청구항 20에 있어서, 상기 제 2 내지 제 6 데이터 맵핑 모듈은 각각 쉬프트 레지스터와 3가지 연결 패턴을 순차적으로 반복 제공하는 교환기로 구성되는 것을 특징으로 하는 레이다 시스템을 위한 다채널 고속 푸리에 변환 장치.
  23. 청구항 13에 있어서, 반복 구성부는 513~729 포인트에서 복잡도 변경이 없는 것을 특징으로 하는 레이다 시스템을 위한 다채널 고속 푸리에 변환 장치.
  24. 손동작 인식을 위한 3개 채널의 입력에 대해 제 1 데이터 맵핑 모듈, 제 1 Radix-3 버터플라이 모듈, 제 2 데이터 맵핑 모듈, 제 2 Radix-3 버터플라이 모듈, 제 3 데이터 맵핑 모듈, 제 3 Radix-3 버터플라이 모듈, 제 4 데이터 맵핑 모듈, 제 4 Radix-3 버터플라이 모듈, 제 5 데이터 맵핑 모듈, 제 5 Radix-3 버터플라이 모듈, 제 6 데이터 맵핑 모듈, 제 6 Radix-3 버터플라이 모듈이 순차 배열된 반복 구성부와;
    반복 구성부의 출력 결과를 순서에 맞추어 재구성하는 데이터 재배열 모듈을 포함하되,
    제 1 데이터 맵핑 모듈과 데이터 재배열 모듈은 각각 듀얼 포트 램과 멀티 플랙서를 포함하고,
    제 2 내지 제 6 데이터 맵핑 모듈은 각각 쉬프트 레지스터와 3가지 연결 패턴을 순차적으로 반복 제공하는 교환기를 포함하며,
    513~729 포인트에서 복잡도 변경이 없는 것을 특징으로 하는 레이다 시스템을 위한 다채널 고속 푸리에 변환 장치.
  25. 청구항 24에 있어서, 제 1, 제 3 및 제 5 Radix-3 버터플라이 모듈은 각각 1개의 Radix-3 버터플라이 구성과 3개의 단순 승산기로 구성되고, 각각 트위들 팩터를 근사화하여 가산기와 쉬프터로 구현한 후 단순 승산기로 트위들 팩터 승산을 처리하도록 하여 복소수 연산을 배제하도록 구성된 것을 특징으로 하는 레이다 시스템을 위한 다채널 고속 푸리에 변환 장치.
  26. 청구항 24에 있어서, 제 2 및 제 4 Radix-3 버터플라이 모듈은 각각 1개의 Radix-3 버터플라이 구성과 채널 수에 따른 비단순 승산기로 구성되는 것을 특징으로 하는 레이다 시스템을 위한 다채널 고속 푸리에 변환 장치.
  27. 청구항 24에 있어서, 제 6 Radix-3 버터플라이 모듈은 1개의 Radix-3 버터플라이 구조로 이루어지는 것을 특징으로 하는 레이다 시스템을 위한 다채널 고속 푸리에 변환 장치.
  28. 3개 채널로 수신되는 입력을 맵핑 모듈을 통해 후속 Radix-3 버터플라이 모듈의 입력에 맞추어 매핑하고 Radix-3 버터플라이 모듈을 통해 입력을 처리하며 트위들 팩터를 승산하는 과정을 반복 구성된 맵핑 모듈과 Radix-3 버터플라이 모듈의 수에 따라 수행하는 반복 연산 단계와;
    데이터 재배열 모듈을 통해 반복 연산 단계에서 처리된 결과를 출력 결과의 순서에 맞추어 재정렬하는 출력 단계를 포함하고,
    상기 반복 연산 단계는 제 1 데이터 맵핑 모듈, 제 1 Radix-3 버터플라이 모듈, 제 2 데이터 맵핑 모듈, 제 2 Radix-3 버터플라이 모듈, 제 3 데이터 맵핑 모듈, 제 3 Radix-3 버터플라이 모듈, 제 4 데이터 맵핑 모듈, 제 4 Radix-3 버터플라이 모듈, 제 5 데이터 맵핑 모듈, 제 5 Radix-3 버터플라이 모듈, 제 6 데이터 맵핑 모듈, 제 6 Radix-3 버터플라이 모듈을 통해 수행되고,
    제 1 데이터 맵핑 모듈과 데이터 재배열 모듈은 각각 듀얼 포트 램과 멀티 플랙서를 포함하는 것을 특징으로 하는 레이다 시스템을 위한 다채널 고속 푸리에 변환 방법.
  29. 청구항 28에 있어서, 상기 맵핑 모듈과 Radix-3 버터플라이 모듈의 반복된 교번 배치를 통해 729 포인트 radix-32 다중경로 지연 통신기 기능을 수행하는 것을 특징으로 하는 레이다 시스템을 위한 다채널 고속 푸리에 변환 방법.
  30. 삭제
  31. 삭제
  32. 청구항 28에 있어서, 제 1, 제 3 및 제 5 Radix-3 버터플라이 모듈은 각각 1개의 Radix-3 버터플라이 구성과 3개의 단순 승산기로 구성되고, 각각 트위들 팩터를 근사화하여 가산기와 쉬프터로 구현한 후 단순 승산기로 트위들 팩터 승산을 처리하도록 하여 복소수 연산을 배제하도록 구성된 것을 특징으로 하는 레이다 시스템을 위한 다채널 고속 푸리에 변환 방법.
  33. 청구항 28에 있어서, 제 2 및 제 4 Radix-3 버터플라이 모듈은 각각 1개의 Radix-3 버터플라이 구성과 채널 수에 따른 비단순 승산기로 구성되는 것을 특징으로 하는 레이다 시스템을 위한 다채널 고속 푸리에 변환 방법.
  34. 청구항 28에 있어서, 제 6 Radix-3 버터플라이 모듈은 1개의 Radix-3 버터플라이 구조로 이루어지는 것을 특징으로 하는 레이다 시스템을 위한 다채널 고속 푸리에 변환 방법.
  35. 청구항 28에 있어서, 제 2 내지 제 6 데이터 맵핑 모듈은 각각 채널 수에 맞추어 수신되는 입력 신호를 다음 버터 플라이 모듈이나 데이터 재구성 모듈에 적합하도록 미리 설정한 순서로 변경하여 입력신호로서 제공하는 것을 특징으로 하는 레이다 시스템을 위한 다채널 고속 푸리에 변환 방법.
  36. 청구항 35에 있어서, 상기 제 2 내지 제 6 데이터 맵핑 모듈은 각각 쉬프트 레지스터와 3가지 연결 패턴을 순차적으로 반복 제공하는 교환기로 구성되는 것을 특징으로 하는 레이다 시스템을 위한 다채널 고속 푸리에 변환 방법.
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