KR102154436B1 - 반도체 기억 장치 - Google Patents

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윈본드 일렉트로닉스 코포레이션
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Abstract

불합격인 메모리 셀을 복구하면서 성능의 열화를 억제하는 저항 변화형 메모리를 제공한다. 본 발명의 저항 변화형 메모리(100)는, 복수의 메모리 셀을 포함한 메모리 어레이(110)와, 행 선택 회로(120)와, 센스 앰프 및 기입 드라이버·독출 바이어스 회로를 포함하는 열 선택 회로(130)와, 컨트롤러(140)와, ECC 회로(150)와, 기입 동작 시의 에러 비트의 유무를 격납하는 에러 비트 플래그 레지스터(160)와, 에러 비트의 어드레스를 격납하는 에러 비트 어드레스 레지스터(170)를 포함한다. 컨트롤러(140)는, 미리 정해진 이벤트의 발생 시에, 에러 비트의 복구를 실시한다.

Description

반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은, 반도체 기억 장치에 관한 것으로, 특히, 가변 저항 소자를 이용한 저항 변화형 랜덤 액세스 메모리에 관한 것이다.
저항 변화형 메모리는, 가변 저항 소자에 펄스 전압을 인가해, 가변 저항 소자를 가역적이고 비휘발적으로 고저항 상태 또는 저저항 상태로 함으로써 데이터를 기억한다. 저항 변화형 메모리는, 저전압에서 데이터의 개서(改書)가 가능하기 때문에 소비 전력이 작고, 독출(讀出) 시간이 고속이라고 하는 이점이 있다(특허문헌 1, 2 등).
도 1(A)에, 3행×3열의 메모리 어레이(10)를 예시한다. 하나의 메모리 셀(MC)은, 하나의 가변 저항 소자와, 이에 직렬로 접속된 하나의 액세스용 트랜지스터로 구성되는, 이른바 1T×1R이다. 가변 저항 소자는, 예를 들면, 산화하프늄(HfOx) 등의 천이 금속의 박막 산화물로 구성되고, 기입 펄스 전압의 극성 또는 크기를 변경하여, 가변 저항 소자를 저저항 상태 또는 고저항 상태로 한다. 통상, 저저항 상태로 기입(書入)하는 것을 세트(SET), 고저항 상태로 기입하는 것을 리셋(RESET)이라고 한다.
도 1(B)에, 세트, 리셋 시의 바이어스 전압의 일례를 나타낸다. 메모리 셀(MC)을 액세스 하는 경우, 행 디코더(20)에 의해 워드라인(WL)(n)을 통해 메모리 셀(MC)의 액세스용 트랜지스터를 온 시키고, 열 디코더(30)에 의해 비트라인(BL)(n), 소스라인(n)을 선택하고, 세트 또는 리셋에 따른 기입 펄스 전압이 인가된다. 독출 동작의 경우에는, 가변 저항 소자의 세트 또는 리셋에 따른 전압 또는 전류가 선택 비트라인(n) 및 선택 소스라인(n)에 나타나고, 이것이 센스 회로에 의해 검출된다.
통상, 포밍은, 가변 저항 소자를 기입할 때 보다 약간 큰 전압을 인가함으로써, 가변 저항 소자를 초기적으로 저저항 상태로 설정한다(도 1(B)를 참조).
일본 특허공개 2012-64286호 공보 일본 특허공개 2008-41704호 공보
도 2는, 종래의 저항 변화형 메모리의 개략 구성을 나타내는 블록도이다. 저항 변화형 메모리는, 컨트롤러(50), 메인 메모리부(60), 서브 메모리부(70), ECC 회로(80) 등을 포함해 구성된다. 컨트롤러(50)는, 외부로부터 커맨드나 어드레스 등을 수취해, 독출 동작이나 기입 동작(세트/리셋)을 제어한다. 메인 메모리부(60) 및 서브 메모리부(70)는 모두, 가변 저항 소자를 포함한 복수의 메모리 셀 어레이를 갖추고, 메인 메모리부(60)는, 기입 동작 시에 외부로부터 입력된 데이터를 기억하고, 서브 메모리부(70)는, ECC 회로(80)에 의해 생성된 코드 정보, 즉 에러 검출·정정(error correction/detection)을 위한 에러 정정 부호를 기억한다.
ECC 회로(80)는, 입력 데이터를 메인 메모리부(60)에 기입할 때, 입력 데이터에 대한 ECC 연산을 실행해, 에러 정정 부호를 생성한다. 에러 정정 부호는, 입력 데이터가 기입될 때, 입력 데이터와 연관되어 서브 메모리부(70)에 기입된다. 또한, 메인 메모리부(60)로부터 데이터가 독출되었을 때, 서브 메모리부(70)로부터 에러 정정 부호가 독출되고, ECC 회로(80)는, 에러 정정 부호에 따라 메인 메모리부(60)로부터 독출된 데이터의 에러 검출·정정을 실행하고, 그 결과가 독출 데이터로서 외부로 출력된다.
가변 저항형 메모리에서는, 세트/리셋의 기입 횟수(사이클 수)가 증가하면, 가변 저항 소자의 상태가 불안정하게 되는 것이 알려져 있다. 즉, 세트(SET)의 기입(writing)을 해도, 가변 저항 소자가 저저항으로 되지 않거나, 반대로, 리셋(RESET)의 기입을 해도, 가변 저항 소자가 고저항으로 되지 않는 경우가 있다. 이러한 불안정성의 대책으로서, 가변 저항형 메모리에서는, 도 2에 도시한 것처럼, ECC 회로(80)를 탑재하고, 에러 비트가 발생했을 경우에는, ECC 회로(80)에 의해 정확한 데이터를 보증하고 있다.
ECC 회로(80)의 처리 능력을 키워서, 즉 정정 가능한 비트 수를 많게 하면, 그 만큼 다수의 에러 비트를 복구할 수 있지만, 그 반면, ECC 회로에 의한 점유 면적이 커지고, ECC 회로에 의한 연산 시간 등의 영향으로 저항 변화형 메모리의 성능(퍼포먼스)이 저하해 버린다. 그러므로, ECC 회로에 의한 정정 비트 수는 가능한 적은 것이 바람직하고, 궁극적으로는 ECC 회로를 탑재하지 않는 것이 바람직하다.
본 발명은, 상기 종래의 과제를 해결하여, 불합격인 메모리 셀을 복구하면서 성능의 열화를 억제하는 저항 변화형 메모리를 제공하는 것을 목적으로 한다.
본 발명에 따른 저항 변화형 메모리는, 복수의 메모리 셀을 포함한 메모리 셀 어레이와, 어드레스 정보에 기초하여 선택된 메모리 셀에 데이터를 기입하는 기입 수단(writing element)과, 선택된 메모리 셀에 기입된 데이터의 합격 여부를 판정하는 판정 수단(determining element)과, 불합격(failure)으로 판정된 메모리 셀의 어드레스를 포함한 불합격 정보를 유지(保持)하는 유지 수단과, 미리 정해진(predetermined) 이벤트(event)(事象)가 발생했을 때, 상기 불합격 정보에 기초하여 메모리 셀의 데이터의 개서(改書)에 의한 복구(recovery)(救濟)를 수행(perform)하는 복구 수단(recovering element)을 가진다.
어느 실시 양태에서는, 상기 복구 수단은, 세트의 기입 시에 불합격으로 판정된 경우에는, 메모리 셀을 리셋한 후에 세트한다. 어느 실시 양태에서는, 상기 복구 수단은, 리셋의 기입 시에 불합격으로 판정된 경우에는, 메모리 셀을 세트한 후에 리셋한다. 어느 실시 양태에서는, 상기 복구 수단은, 데이터의 개서 후에 불합격의 유무를 판정하는 것을 포함하고, 개서 후에 합격(pass)으로 판정된 경우에는, 상기 유지 수단에 유지된 불합격 정보를 클리어(clear) 한다. 어느 실시 양태에서는, 상기 복구 수단은, 데이터의 개서 횟수가 일정 이상이어도 불합격(failure)인 경우에는, 메모리 셀을 복구 불가능(unrecoverable)으로 하고, 리던던트 메모리 셀(redundant memory cell)로 대체(replace)한다. 어느 실시 양태에서는, 상기 미리 정해진 이벤트(predetermined event)는 독출 동작(read operation), 또는 기입 동작(write operation), 또는 전원 투입(inputting power)이다. 어느 실시 양태에서는, 상기 복구 수단은, 상기 미리 정해진 이벤트의 백그라운드로 동작된다. 어느 실시 양태에서는, 저항 변화형 메모리는 입력 데이터 및 독출 데이터에 대한 에러 정정·검출을 실행하기 위한 에러 정정·검출 회로(error correction/detection circuit)를 더 포함한다.
본 발명에 의하면, 어느 이벤트가 발생했을 때 불합격으로 판정된 메모리 셀의 데이터의 개서를 수행하도록 했으므로, 불합격으로 판정된 메모리 셀의 복구를 도모하는 것이 가능하게 된다. 또한, 불합격으로 판정된 메모리 셀의 복구를 도모함으로써, 에러 정정 회로에 의한 정정 비트 수가 적게 끝나고, 에러 정정 회로에 의한 저항 변화형 메모리의 성능의 저하를 억제할 수 있다.
(도 1) 도 1(A)는, 종래의 저항 변화형 랜덤 액세스 메모리의 어레이 구성을 나타내는 도면이다. 도 1(B)는, 동작 시의 바이어스 조건을 나타내는 표이다.
(도 2) 종래의 저항 변화형 메모리의 개략 구성을 나타내는 블록도이다.
(도 3) 본 발명의 실시예에 따른 저항 변화형 랜덤 액세스 메모리의 개략 구성을 나타내는 블록도이다.
(도 4) 본 발명의 실시예에 따른 커맨드 처리 시퀀스의 일례를 나타내는 도면이다.
(도 5) 저항 변화형 메모리의 저항 상태와 기입 사이클 수와의 관계를 나타내는 그래프
(도 6) 본 발명의 실시예에 따른 에러 비트 복구 기능을 갖춘 기입 동작을 설명하는 플로우 차트이다.
(도 7) 에러 비트 플래그 레지스터의 격납 예를 나타내는 도면이다.
(도 8) 에러 비트 어드레스 레지스터의 격납 예를 나타내는 도면이다.
(도 9) 본 발명의 실시예에 따른 에러 비트의 복구 동작을 설명하는 플로우 차트이다.
다음으로, 본 발명의 실시 형태에 대해 도면을 참조해 상세하게 설명한다. 본 발명에서는, 반도체 기억 장치로서 저항 가변형 메모리를 예시한다. 저항 변화형 메모리는, 하나의 칩으로 구성되는 것이어도 무방하고, 하나의 칩 내에 포함되는 것이어도 무방하다.
(실시예)
도 3은, 본 발명의 실시예에 따른 저항 변화형 랜덤 액세스 메모리(variable resistance random acess memory)의 개략 구성을 나타내는 블록도이다. 본 실시예의 저항 변화형 메모리(100)는, 메모리 셀이 행렬 형상으로 복수 배열된 메모리 어레이(110)와, 행 어드레스(Ax)에 기초하여 워드라인(WL)의 선택을 수행하는 행 선택 회로(120)와, 열 어드레스(Ay)에 기초하여 비트라인(BL) 및 소스라인(SL)을 선택하고, 동작에 따른 바이어스 전압을 인가하는 열 선택 회로(130)와, 입출력 버퍼를 통해 외부로부터 수취한 커맨드, 어드레스, 데이터 등에 기초하여 각 부를 제어하는 컨트롤러(140)와, ECC 회로(150)와, 기입 동작 시에 에러 판정된 메모리 셀의 유무를 나타내는 플래그 데이터를 기억하는 에러 비트 플래그 레지스터(error bit flag register)(160)와, 에러 비트의 어드레스를 저장하는 에러 비트 어드레스 레지스터(error bit address register)(170)를 포함하여 구성된다.
메모리 어레이(110)는, 외부로부터 입력된 데이터를 기억하는 메인 메모리부(110A)와, ECC 회로(150)에 의해 생성된 입력 데이터의 에러 정정 부호를 기억하는 서브 메모리부(110B)를 포함한다. 하나의 메모리 셀은, 도 1에 도시한 것처럼, 하나의 가변 저항 소자와 하나의 액세스용 트랜지스터를 포함한 1T×1R의 구성이어도 무방하고, 한 쌍의 비트라인(BL, /BL)과의 사이에 직렬로 접속된 한 쌍의 액세스용 트랜지스터와 한 쌍의 가변 저항 소자를 포함하고, 한 쌍의 가변 저항 소자에 상보적인 데이터를 기억하는 2T×2R의 구성이어도 무방하다.
열 선택 회로(130)는, 열 어드레스(Ay)에 기초하여 비트라인(BL) 및 소스라인(SL)을 선택하는 열 디코더 이외에, 비트라인(BL) 및 소스라인(SL)을 통해 메모리 셀로부터 독출된 데이터를 센스하는 센스 앰프나, 비트라인(BL) 및 소스라인(SL)을 통해 독출 동작 시의 바이어스 전압을 인가하거나, 기입 동작 시에 세트 또는 리셋에 따른 기입 펄스 전압을 인가하는 기입 드라이버·독출 바이어스 회로를 포함한다. 센스 앰프는, 내부 데이터 버스를 통해 ECC 회로(150)에 접속되고, 센스 앰프와 ECC 회로(150)와의 사이에 쌍방향의 데이터 전송이 가능하다. 센스 앰프는, 1T×1R의 구성인 경우, 선택된 가변 저항 소자의 비트라인(BL)과 소스라인(SL)과의 사이에 흐르는 전류 또는 전압을 기준값과 비교해 데이터 「0」, 「1」을 판정한다. 2T×2R인 경우에는, 센스 앰프는, 한 쌍의 비트라인(BL, /BL) 사이의 차 신호를 이용해 데이터 「0」, 「1」을 판정한다.
ECC 회로(150)는, 예를 들면, 커맨드 또는 출하 시의 설정 등에 따라 인에이블(enable) 또는 디스에이블(disable)로 하는 것이 가능하다. 온 칩 ECC 기능이 인에이블된 경우, 기입 동작 시에 외부로부터 입력된 기입 데이터가 센스 앰프에 로드되고, 센스 앰프로부터 ECC 회로(150)로 기입 데이터가 전송되고, ECC 회로(150)는, 전송된 기입 데이터를 연산해, 에러 정정 부호를 생성한다. ECC 연산은, 예를 들면, 패리티 체크, 해밍 코드(Hamming code)나 리드·솔로몬(Reed-Solomon) 등의 공지된 수법에 따라 실시되고, 입력된 k 비트 또는 k 바이트의 데이터를 p = k + q로 변환한다. 「q」는, 데이터의 에러 검출 정정에 필요한 에러 정정 부호 또는 패리티 비트이다. ECC 회로(150)에 의해 생성된 에러 정정 부호는, 센스 앰프로 전송되고, 서브 메모리부(110B)에 기입된다.
독출 동작 시, 메모리 어레이(110)로부터 독출된 데이터가 센스 앰프에 유지되고, 센스 앰프는, 유지한 데이터를 ECC 회로(150)에 전송한다. ECC 회로(150)는, 에러 정정 부호에 기초하여 독출 데이터의 에러 검출을 실행하고, 에러가 검출된 경우에는 정정한 데이터를 센스 앰프로 되돌려서, 최종적으로 센스 앰프에 유지된 데이터가 외부로 출력된다.
에러 비트 플래그 레지스터(160)는, 기입 동작 시의 베리파이(verify)에서 실패(fail)(불합격)의 판정이 이루어졌을 때, 에러 비트의 발생을 나타내는 플래그를 격납한다. 예를 들면, 에러 비트가 발생한 경우에는, 플래그 「1」이 세트된다. 에러 비트 플래그 레지스터(160)는, 복구 가능으로 하는 에러 비트 수에 따른 비트 수의 플래그를 격납한다. 복구 가능으로 하는 에러 비트 수는, 임의로 설정할 수 있고, 이 수를 크게 함으로써, ECC 회로(150)에 의한 정정 가능한 비트 수를 작게 하는 것이 가능하다. 또한, 에러 비트 플래그 레지스터(160)는, 에러 비트가 세트 시의 기입에서 발생한 것인지, 또는 리셋 시의 기입에서 발생한 것인지의 식별을 포함할 수 있다.
에러 비트 어드레스 레지스터(170)는, 에러 비트의 플래그가 세트된 경우, 상기 에러 비트의 어드레스를 격납한다. 복수의 에러 비트의 플래그가 세트된 경우에는, 복수의 에러 비트의 어드레스가 각각 격납된다.
컨트롤러(140)는, 호스트 장치 등의 외부로부터 커맨드를 수취하고, 상기 커맨드에 기초하여 독출 동작이나 기입 동작의 제어를 수행한다. 어느 실시 양태에서는, 컨트롤러(140)는, 중앙 처리 장치(CPU) 및 독출 동작이나 기입 동작을 제어하기 위한 프로그램을 격납한 ROM/RAM 등을 포함하고, 중앙 처리 장치는, 외부로부터의 커맨드에 따라 ROM에 격납된 프로그램을 실행한다.
도 4에, 컨트롤러(140)에 의한 커맨드 처리 시퀀스의 일례를 나타낸다. 컨트롤러(140)는, 입출력 버퍼 등을 통해 외부로부터의 커맨드 등을 수취하면(S100), 상기 커맨드를 해독하고(S110), 기입 커맨드이면, 기입 시퀀스를 실행하고(S120), 독출 커맨드이면, 독출 시퀀스를 실행한다(S130).
여기서, 저항 변화형 메모리에서는, 세트/리셋의 기입 사이클이 증가하면, 가변 저항 소자가 불안정한 동작을 하는 것이 알려져 있다. 예를 들면, 가변 저항 소자에 저저항 상태를 기입해도 가변 저항 소자가 저저항 상태로 되지 않고, 그러나, 그러한 실패한 가변 저항 소자의 데이터의 개서를 수행하면, 실패한 가변 저항 소자가 원래의 안정된 상태로 회복하는 경우가 있다.
도 5(a)는, 세트/리셋의 기입 사이클 수와 가변 저항 소자의 상태와의 관계를 나타내는 그래프이며, 흰 원은, 세트에 대응하고, 검은 원은, 리셋에 대응한다. 도 5(b)는, 약 1.7×105의 사이클 근방의 확대도이다. 약 1.0×105의 사이클 근방에서, 세트의 기입임에도 불구하고, 저저항 상태에서 고저항 상태로 되는 것이 나타나고, 즉, 가변 저항 소자에 불안정성이 있음을 알 수 있다. 이러한 불안정한 동작을 하는 가변 저항 소자라도, 개서(세트에서 실패한 가변 저항 소자이면, 리셋을 하고 나서 세트, 리셋에서 실패한 가변 저항 소자이면, 세트를 하고 나서 리셋)를 하면, 원래의 안정된 상태로 회복한다. 덧붙여, 실패한 가변 저항 소자를 에러 비트 라고 칭하는 경우가 있다.
만약, 실패한 메모리 셀의 수, 즉 에러 비트 수가 ECC 회로(150)에 의해 정정 가능한 최대 비트 수를 넘으면, 모든 데이터를 정정할 수 없게 된다. 또한, 에러 비트 수는, 엔듀어런스 사이클(Endurance cycle)에 의해 증가하는 경향이 있다. 그러므로, 에러 비트를 복구할 수 있다면, 가능한 빠른 단계에서 복구하는 것이 바람직하다.
그러한 이유로부터, 본 실시예의 저항 변화형 메모리(100)는, 에러 비트를 복구하는 기능을 탑재하고 있다. 구체적으로는, 컨트롤러(140)는, 에러 비트를 복구하기 위한 프로그램을 실행한다.
도 6은, 본 실시예에 따른 저항 변화형 메모리의 에러 비트 복구 기능을 갖춘 기입 동작 시퀀스를 설명하는 플로우 차트이다. 컨트롤러(140)는, 외부로부터 입력된 커맨드 등에 응답해 기입 시퀀스를 개시하고(S200), ECC 회로(150)는, 입력된 데이터에 대해 ECC 연산을 실행해, 에러 정정 부호를 생성한다(S210). 행 선택 회로(120) 및 열 선택 회로(130)는, 입력된 어드레스에 따라 메인 메모리부(110A) 및 서브 어레이부(110B)의 메모리 셀을 선택하고, 기입 드라이버·독출 바이어스 회로는, 센스 앰프에 유지된 데이터에 기초하여 선택된 메모리 셀에 세트 또는 리셋의 기입을 수행한다(S220). 기입 드라이버·독출 바이어스 회로는, 비트 단위로 선택된 메모리 셀에 데이터의 기입을 수행하고, 센스 앰프는, 비트 단위로 데이터를 유지한다.
데이터의 기입이 종료하면, 다음으로, 컨트롤러(140)는, 기입 드라이버·독출 바이어스 회로를 통해, 선택된 메모리 셀의 베리파이 독출을 수행하고(S230), 기입 데이터가 올바르게 기입되었는지 여부를 판정한다. 컨트롤러(140)는, 선택 메모리로부터 독출된 데이터와 입력 데이터를 비교하고, 일치하면 합격(통과(pass))으로 판정하고, 일치하지 않으면 불합격(실패)으로 판정한다. 실패로 판정한 경우에는, 컨트롤러(140)는, 에러 정보로서, 상기 선택된 메모리 셀이 에러 비트임을 나타내는 플래그를 에러 비트 플래그 레지스터(160)에 세트하고, 또한 에러 비트 어드레스 레지스터(170)에 상기 선택된 메모리 셀의 어드레스를 격납한다(S250).
도 7에, 에러 비트 플래그 레지스터의 격납 예를 나타낸다. 본 예에서는, 복구 가능으로 하는 에러 비트 수는, n 비트이고, 그러므로, 에러 비트 플래그 레지스터(160)는, 플래그 1∼플래그 n을 가진다. 플래그 「1」은, 에러의 발생을 나타내고, 플래그 「0」은, 에러 없음을 나타낸다. 또한, 에러 비트 플래그 레지스터(160)는, 기입의 식별을 나타내는 플래그를 갖추고, 플래그 「1」은, 세트의 기입, 플래그 「0」은, 리셋의 기입을 나타낸다. 도 7의 예에서는, 플래그 1은, 어느 선택된 메모리 셀의 리셋 시에 에러 비트가 발생하고 있는 것을 나타내고, 플래그 2는, 어느 선택된 메모리 셀의 세트 시에 에러 비트가 발생하고 있는 것을 나타내고 있다. 각 플래그 1∼n은, 2 비트로 구성되지만, 한층 더 필요한 속성 데이터를 격납하는 경우에는, 플래그 비트가 더 추가된다.
도 8에, 에러 비트 어드레스 레지스터의 격납 예를 나타낸다. 동 도면에 도시한 것처럼, 에러 비트의 발생을 나타내는 플래그가 세트된 경우에는, 그 에러 비트 어드레스가 격납된다. 도 7의 예에서는, 플래그 1, 플래그 2가 「1」에 세트되므로, 그에 관련하여, 에러 비트의 어드레스가 격납된다.
한편, 베리파이에서 합격으로 판정된 경우에는, 에러 정보는 기억되지 않는다. 이렇게 해서, 입력된 데이터의 전체 비트에 대한 기입이 종료할 때까지(S260), 상기 스텝이 반복된다.
다음으로, 본 실시예의 에러 비트의 복구 동작에 대해 도 9의 플로우 차트를 참조하여 설명한다. 에러 비트의 복구는, 저항 변화형 메모리의 임의의 동작 시에 수행할 수 있고, 본 실시예에서는, 미리 정해진 이벤트의 발생 시(예를 들면, 독출 동작 시, 기입 동작 시, 전원 전압의 투입 시 등)에 에러 비트의 복구를 수행하는 것으로 한다.
컨트롤러(140)는, 미리 정해진 이벤트가 발생하면(S300), 에러 비트의 복구를 개시한다. 미리 정해진 이벤트의 발생이, 예컨대 독출 동작이면, 컨트롤러(140)는, 외부로부터 독출 커맨드를 수취했을 때 복구 동작을 수행한다. 복구 동작은, 미리 정해진 이벤트와 경합하지 않도록 수행되고, 예를 들면, 독출 동작의 종료 후에 복구 동작이 수행되거나, 혹은 독출 동작과 병행해서 그 백그라운드로 복구 동작이 수행된다.
복구 동작이 개시되면, 컨트롤러(140)는, 에러 비트 플래그 레지스터(160)를 참조해, 현재, 에러 비트의 발생이 존재하는지 여부를 판정한다(S310). 도 7의 예로 말하면, 에러 비트의 발생을 나타내는 플래그 「1」의 유무를 확인한다. 에러 비트의 발생이 존재하는 경우에는, 에러 비트 어드레스 레지스터(170)로부터, 대응하는 에러 비트의 어드레스를 독출한다(S320). 다음으로, 컨트롤러(140)는, 에러 비트의 어드레스에 따라, 행 선택 회로(120) 및 열 선택 회로(130)를 통해 에러 비트를 선택하게 하고, 기입 드라이버·독출 바이어스 회로를 통해 에러 비트의 데이터의 개서를 실행시킨다(S330). 컨트롤러(140)는, 도 7의 기입 식별 코드(write identify code)에 기초하여, 세트 시의 에러 비트이면, 에러 비트를 리셋한 후에 세트시키고, 혹은 리셋 시의 에러 비트이면, 에러 비트를 세트한 후에 리셋시킨다.
다음으로, 컨트롤러(140)는, 기입 드라이버·독출 바이어스 회로를 통해 에러 비트의 베리파이 독출을 수행한다(S340). 컨트롤러(140)는, 에러 비트로부터 독출된 데이터와 기대값을 비교하고, 양자가 일치하면, 통과(pass)로 판정하고, 일치하지 않으면 실패(fail)로 판정한다(S350). 통과로 판정된 경우에는, 에러 비트가, 데이터의 개서에 의해 원래의 안정 동작이 가능한 메모리 셀로 회복하였으므로, 에러 비트 플래그 레지스터(160) 및 에러 비트 어드레스 레지스터(170)로부터 에러 정보가 클리어 된다(S360). 즉, 도 7의 예로 말하면, 에러의 유무를 나타내는 플래그가 「0」으로 클리어 되고, 식별 정보가 「0」으로 클리어 되고, 도 8의 에러 비트 어드레스가 「0」으로 클리어 된다. 한편, 실패 판정이면, 에러 비트는 여전히 에러 상태에 있으므로, 에러 정보는 그대로 레지스터(160 및 170)에 유지된다.
컨트롤러(140)는, 복구 대상의 나머지의 에러 비트가 존재하는 경우에는(S370), 상기 스텝(S320∼S360)을 반복하고, 존재하지 않는 경우에는, 처리를 종료한다.
이와 같이 본 실시예에 의하면, 기입 동작 시에 에러 비트에 관한 에러 정보를 유지해 두고, 그 후의 임의의 동작 시에, 에러 정보를 참조해 에러 비트의 데이터의 개서를 수행함으로써, 가능한 빠른 타이밍에 에러 비트의 복구 또는 큐어를 수행할 수 있다. 복구 가능한 에러 비트 수가 증가하면, 그에 따라, ECC 회로(150)에 의한 최대 정정 가능한 비트 수를 삭감하는 것을 기대할 수 있고, 그 결과, ECC 연산에 따른 퍼포먼스의 저하를 억제하고, 또한 ECC 회로의 점유 면적을 삭감하여, 메모리 칩의 고집적화를 도모할 수 있다.
다음으로, 본 발명의 다른 실시예에 대해 설명한다. 상기 실시예에서는, 미리 정해진 이벤트가 발생했을 때, 에러 비트의 복구를 수행하도록 했지만, 복구를 몇 번 수행해도 에러 비트가 복구되지 않는 경우도 있다. 즉 이러한 에러 비트는, 엔듀어런스 특성이 완전히 파괴된 영구 에러 비트이다.
상기 다른 실시예에서는, 저항 변화형 메모리(100)는, 에러 비트의 복구 횟수를 유지하는 카운터를 갖춘다. 컨트롤러(140)는, 카운터의 값이 미리 정해진 횟수에 도달하고, 복구 시에 실패로 판정된 에러 비트에 대해서는, 레지스터(160, 170)의 에러 정보를 클리어 함과 동시에, 상기 에러 비트를 리던던트 메모리 셀(예를 들면, 메모리 어레이(110)에 미리 준비해 둔다)로 대체하도록 해도 무방하다.
또한 본 실시예의 변형예로서, 메모리 어레이(110)가, 영구 에러 비트를 대체하기 위한 리던던트 메모리를 갖추고 있는 경우에는, 온 칩의 ECC 회로를 완전히 삭감하도록 해도 무방하다. 즉, 에러 비트의 복구를 수행하면서, 일정 횟수의 복구에 의해 복구되지 않는 에러 비트는 리던던트 메모리로 대체함으로써, ECC 회로를 완전히 없애도록 해도 무방하다.
본 발명의 바람직한 실시 형태에 대해 상술했지만, 본 발명은, 특정의 실시 형태로 한정되는 것이 아니고, 특허 청구의 범위에 기재된 본 발명의 요지의 범위 내에서, 다양한 변형·변경이 가능하다.
100: 저항 변화형 메모리
110: 메모리 어레이
120: 행 선택 회로
130: 열 선택 회로
140: 컨트롤러
150: ECC 회로
160: 에러 비트 플래그 레지스터
170: 에러 비트 어드레스 레지스터

Claims (11)

  1. 저항 변화형 랜덤 액세스 메모리에 있어서,
    복수의 메모리 셀을 포함하는 메모리 셀 어레이;
    어드레스 정보에 기초하여 상기 복수의 메모리 셀로부터 선택된 메모리 셀에 데이터를 기입하도록 구성된 기입 수단;
    상기 선택된 메모리 셀에 기입된 데이터의 합격 여부를 판정하도록 구성된 판정 수단;
    플래그 데이터 및 기입 식별 코드를 저장하도록 구성된 에러 비트 플래그 레지스터 - 상기 플래그 데이터는 상기 판정 수단의 판정 결과를 지시하고, 상기 기입 식별 코드는 에러 비트가 세트(SET) 시에 발생한 것인지 또는 리셋(RESET) 시에 발생한 것인지를 지시함 -;
    불합격으로 판정된 메모리 셀의 어드레스를 저장하도록 구성된 에러 비트 어드레스 레지스터;
    미리 정해진 이벤트가 발생했을 때, 상기 플래그 데이터에 기초하여 상기 에러 비트 어드레스 레지스터로부터 상기 불합격으로 판정된 상기 메모리 셀의 어드레스를 판독하고, 상기 불합격으로 판정된 상기 메모리 셀의 어드레스에 기초하여 상기 불합격으로 판정된 상기 메모리 셀을 선택하고, 상기 불합격으로 판정된 상기 메모리 셀의 데이터를 상기 기입 식별 코드에 기초하여 복구하도록 구성된 복구 수단
    을 포함하고,
    상기 복구 수단은,
    상기 불합격으로 판정된 상기 메모리 셀에 대한 세트(SET)의 기입 및 리셋(RESET)의 기입을 수행하도록 구성된
    저항 변화형 랜덤 액세스 메모리.
  2. 제1항에 있어서,
    세트(SET)의 기입 시에 상기 선택된 메모리 셀에 상기 기입된 데이터가 불합격이라고 상기 판정 수단에 의하여 판정된 경우,
    상기 복구 수단은,
    불합격으로 판정된 상기 메모리 셀을 리셋(RESET)한 후 세트(SET)함으로써, 복구를 수행하도록 구성된
    저항 변화형 랜덤 액세스 메모리.
  3. 제1항에 있어서,
    리셋(RESET)의 기입 시에 상기 선택된 메모리 셀에 상기 기입된 데이터가 불합격(failure)이라고 상기 판정 수단에 의하여 판정된 경우,
    상기 복구 수단은,
    불합격으로 판정된 상기 메모리 셀을 세트(SET)한 후 리셋(RESET)함으로써, 복구를 수행하도록 구성된
    저항 변화형 랜덤 액세스 메모리.
  4. 제1항에 있어서,
    상기 복구 수단은,
    기입된 메모리 셀을 합격 또는 불합격으로 판정하도록 더 구성되고,
    상기 복구 수단은,
    상기 기입된 메모리 셀이 합격으로 판정되는 경우,
    상기 에러 비트 어드레스 레지스터에 저장된 상기 플래그 데이터 및 상기 기입 식별 코드를 클리어하고,
    상기 에러 비트 어드레스 레지스터에 저장된 상기 불합격으로 판정된 상기 메모리 셀의 어드레스를 클리어하도록 더 구성된
    저항 변화형 랜덤 액세스 메모리.
  5. 제1항에 있어서,
    상기 복구 수단은,
    데이터의 복구 횟수가 미리 정해진 값 이상이어도 상기 불합격으로 판정된 상기 메모리 셀의 데이터가 여전히 불합격인 경우,
    상기 불합격으로 판정된 상기 메모리 셀을 복구 불가능으로 설정하고,
    상기 불합격으로 판정된 상기 메모리 셀을 리던던트 메모리 셀로 대체하는
    저항 변화형 랜덤 액세스 메모리.
  6. 제1항에 있어서,
    상기 미리 정해진 이벤트는 독출 동작인
    저항 변화형 랜덤 액세스 메모리.
  7. 제1항에 있어서,
    상기 미리 정해진 이벤트는 기입 동작인
    저항 변화형 랜덤 액세스 메모리.
  8. 제1항에 있어서,
    상기 미리 정해진 이벤트는 전원 투입인
    저항 변화형 랜덤 액세스 메모리.
  9. 제6항 또는 제7항에 있어서,
    상기 복구 수단은,
    상기 미리 정해진 이벤트의 백그라운드로, 불합격으로 판정된 상기 메모리 셀의 데이터에 대한 복구를 수행하도록 구성된
    저항 변화형 랜덤 액세스 메모리.
  10. 제4항에 있어서,
    상기 복구 수단에 의하여 상기 메모리 셀의 상기 복구된 데이터가 불합격이라고 판정되고, 에러 정정·검출 회로에 의하여 상기 불합격이라고 판정된 상기 메모리 셀의 상기 복구된 데이터의 회수가 미리 정해진 값보다 큰 경우,
    상기 불합격이라고 판정된 상기 메모리 셀에 대한 에러 정정·검출을 실행하도록 구성된 에러 정정·검출 회로
    를 더 포함하는 저항 변화형 랜덤 액세스 메모리.
  11. 저항 변화형 랜덤 액세스 메모리에 있어서,
    복수의 메모리 셀을 포함하는 저항 변화형 랜덤 액세스 메모리 어레이;
    어드레스 정보에 기초하여 상기 복수의 메모리 셀로부터 선택된 메모리 셀에 데이터를 기입하도록 구성된 기입 수단;
    상기 선택된 메모리 셀에 기입된 데이터를 합격 또는 불합격으로 판정하도록 구성된 판정 수단;
    불합격으로 판정된 메모리 셀의 어드레스 및 기입 식별 코드를 포함하는 불합격 정보를 유지하도록 구성된 유지 수단 - 상기 기입 식별 코드는 에러 비트가 세트(SET) 시에 발생한 것인지 또는 리셋(RESET) 시에 발생한 것인지를 지시함 -;
    미리 정해진 이벤트가 발생했을 때, 상기 불합격 정보에 기초하여 상기 불합격으로 판정된 상기 메모리 셀의 데이터를 복구하도록 구성된 복구 수단
    을 포함하고,
    상기 복구 수단은,
    불합격으로 판정된 기입된 메모리 셀의 데이터를 복구한 후에,
    상기 복구된 메모리 셀의 데이터를 합격 또는 불합격으로 판정하도록 더 구성되고,
    상기 복구 수단은,
    상기 복구된 메모리 셀의 데이터가 합격으로 판정된 경우,
    상기 유지 수단에 유지된 상기 불합격 정보를 클리어하도록 더 구성된
    저항 변화형 랜덤 액세스 메모리.
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