KR102149144B1 - 자체 초기화하는 온칩 데이터 처리장치와 온칩 데이터 처리장치를 자체 초기화하는 방법 - Google Patents

자체 초기화하는 온칩 데이터 처리장치와 온칩 데이터 처리장치를 자체 초기화하는 방법 Download PDF

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Abstract

동작 전압들의 범위에서 선택된 동작 공급 전압을 사용하고, 기준 전압과의 비교에 의해 공급 전압들의 범위 내의 동작 공급 전압의 레벨을 결정하고, 비교 결과에 의존하여 전압 레벨 선택신호를 발생하도록 구성된 전압 레벨 검출회로를 갖는 온칩 데이터 처리장치가 제공된다. 전압 레벨 검출회로는, 결정이 기준 전압의 변동에 무관하도록 기준 전압의 변동에 응답하는 적응회로를 구비한다. 위상동기 루프회로는, 동작 공급 전압으로부터 소스 클록신호를 발생하도록 구성되고, 전압 레벨 선택신호를 수신하고, 전압 레벨 선택신호에 의존하여 소스 클록신호에 대한 타겟 주파수를 선택하고, 타겟 주파수에서 소스 클록신호를 위상동기시키도록 구성된다. 초기화 회로는, 위상동기 루프회로가 타겟 주파수에서 소스 클록신호를 위상동기한 후, 공급 전압들의 범위에 대한 동작 공급 전압의 레벨에 의존하여 데이터 처리하기 위해 온칩 데이터 처리장치를 초기화하도록 구성된다.

Description

자체 초기화하는 온칩 데이터 처리장치와 온칩 데이터 처리장치를 자체 초기화하는 방법{A SELF-INITIALIZING ON-CHIP DATA PROCESSING APPARATUS AND METHOD OF SELF-INITIALIZING AN ON-CHIP DATA PROCESSING APPARATUS}
본 발명은, 온칩으로 구현되는 데이터 처리장치에 관한 것이다. 특히, 본 발명은 이와 같은 온칩 데이터 처리장치의 초기화에 관한 것이다.
데이터 처리장치가 온칩으로 구현되는 것, 즉 실리콘 칩 위의 집적회로로서 조립되는 것이 일반적이다. 이와 같은 데이터 처리장치가 시동될 때, 초기화 절차가 행해지는 것이 알려져 있는데, 이것은 신뢰할 수 있고 안정된 클록신호가 제공되는 것에 의존한다. 예를 들어, 초기화 절차를 행하는 한가지 방식은, 데이터 처리장치를 명확한 상태들의 세트를 통해 이끌어 데이터 처리장치가 그것의 후속되는 데이터 처리 연산을 위해 올바르게 구성되도록 보장하는 유한상태 머신(finite state machine: FSM)의 제어하에서 행해진다.
온칩 클록신호는 공급 전압을 받아 위상동기 클록신호를 발생하는 위상동기 루프회로를 사용하여 발생될 수 있으며, 이것은 데이터 처리장치에 대한 클록신호로서 직접 사용되거나 (예를 들어, 위상동기 클록신호의 적절한 게이팅(gating)에 의해) 시스템 클록을 발생하는데 사용될 수도 있다. 신뢰할 수 있는 초기화에 대한 클록신호의 중요한 속성 때문에, 위상동기된 클록신호가 수립되었다는 것을 위상동기 루프회로가 나타낼 때까지, 데이터 처리장치에 대한 초기화 절차가 초기화하려는 부품들을 리셋 상태로 유지하는 것이 알려져 있다. 그후에만 (예를 들어, FSM의 제어하에서) 초기화 절차가 행해진다.
따라서, 위상동기 루프회로가 클록신호를 발생할 수 있는 주파수가 공급 전압 레벨에 의존하기 때문에, 위상동기 루프회로에 주어진 공급 전압의 레벨이 위상동기된 클록신호를 신뢰할 수 있게 수립하기 위한 중요한 파라미터이다. 위상동기 루프회로는 일반적으로, 공급 전압의 그다지 크지 않은 변동을 받아들일 수 있으며, 위상동기된 클록신호에 대한 타겟 주파수를 발생할 수 있다. 그러나, 공급 전압 레벨의 변동이 너무 크면, 위상동기 루프회로가 그것의 타겟 주파수에서 위상동기된 클록신호를 수립하지 못할 수도 있다.
그러나, 데이터 처리장치가 올바르게 동작하기 위해서는, 데이터 처리장치가, 위상동기 루프회로가 위상동기된 클록신호를 수립하기 위해 견딜 수 있는 변동을 초과하는 공급 전압의 범위를 사용하여 동작할 수 있어야만 할지도 모른다. 이와 같은 한가지 예는, 주어진 데이터 교환 프로토콜에 따라 오프칩 목적지와 통신하는 것이 필요한 온칩 데이터 처리장치와 관련해서 일어날 수 있다. 예를 들어, 데이터 처리장치가 시스템 온 칩(SoC)의 DDR PHY 부품인 경우에, DDR PHY 부품이 다수의 JEDEC DDR 프로토콜들(예를 들면, DRR, DDR2, DDR3 및 각각에 대해 정의된 다양한 다른 표준들)에 따라 통신하도록 구성된다. 각각의 JEDEC DDR 프로토콜은 정의된 동작 전압 및 데이터 송신 주파수를 갖고, DDR PHY 부품은 대응하는 동작 전압을 사용하여 대응하는 데이터 송신 주파수에서 동작하도록 구성되어야 한다. 특정한 DDR PHY 부품이 한 개의 특정한 DDR 프로토콜에 대해서만 사용되도록 구성될 수도 있지만, 가능한한 많은 DDR 프로토콜에 따라 동작할 수 있는 범용 DDR PHY 부품이 제공될 수 있다면 확실히 유리하다.
그러나, 위상동기 루프회로의 전술한 제한된 내성은, 동작 주파수들 및 공급 전압의 범위 모두에 대처하는 것이 필요한 이와 같은 "다목적" 데이터 처리장치를 제공할 수 있는 시스템 설계자들의 능력에 대해 제한 요소가 될 수 있다. 사실상, 공급 전압 레벨과 위상동기 루프회로가 위상동기된 클록신호를 수립할 수 있는 주파수 사이의 상호작용은, 이와 같은 데이터 처리장치를 초기화하려고 시도할 때 교착 상태를 일으킬 수 있으며, 이때 공급 전압이 특정한 주파수에서의 위상동기와 호환되지 않는 것으로 인해 이 특정한 주파수에서 위상동기된 클록신호를 수립하는 것이 불가능하다. 이것은 클록신호의 위상동기가 가능한 타겟 주파수를 결정하기 전에 공급 전압의 레벨을 결정해야 할 필요를 낳는다.
공급 전압의 레벨을 결정하는 공지된 방법은, 공급 전압의 레벨과 비교할 수 있는 매우 정밀한 기준 전압을 제공하기 위해 밴드갭 회로를 사용하는 것을 포함한다. 그러나, 기준 전압이 밴드갭 회로에 의해 매우 정밀하게 주어질 수 있기는 하지만, 그것의 동작이 매우 프로세스 의존적이고(이에 따라 실리콘 상관(silicon correlations)을 필요로 한다), 일반적으로 (실리콘 면적면에서) 매우 크고 전력을 많이 필요로 한다.
따라서, 클록신호의 전술한 위상동기와 장치 초기화를 가능하게 하는 개량된 기술을 제공하는 것이 바람직할 것이다.
일면에 따르면, 본 발명은, 공급 전압들의 범위에서 선택된 동작 공급 전압을 사용하도록 구성된 온칩 데이터 처리장치로서,
상기 동작 공급 전압을 기준 전압과 비교함으로써 상기 공급 전압들의 범위 내의 상기 동작 공급 전압의 레벨을 결정하고, 상기 비교 결과에 의존하여 전압 레벨 선택신호를 발생하도록 구성되고, 상기 동작 공급 전압의 상기 레벨의 상기 결정이 상기 기준 전압의 변동에 무관하도록 상기 기준 전압의 상기 변동에 응답하는 적응회로를 구비한 전압 레벨 검출회로와,
상기 동작 공급 전압으로부터 소스 클록신호를 발생하도록 구성되고, 상기 전압 레벨 선택신호를 수신하고, 상기 전압 레벨 선택신호에 의존하여 상기 소스 클록신호에 대한 타겟 주파수를 선택하고, 상기 타겟 주파수에서 상기 소스 클록신호를 위상동기시키도록 구성된 위상동기 루프회로와,
상기 위상동기 루프회로가 상기 타겟 주파수에서 상기 소스 클록신호를 위상동기한 후, 상기 공급 전압들의 범위에 대한 상기 동작 공급 전압의 상기 레벨에 의존하여 데이터 처리하기 위해 상기 온칩 데이터 처리장치를 초기화하도록 구성된 초기화 회로를 구비한, 온칩 데이터 처리장치를 제공한다.
온칩 데이터 처리장치의 올바른 초기화는 위상동기 루프회로로부터 위상동기된 소스 클록신호의 제공에 의존하며, 이에 따라, 위상동기 루프회로가 타겟 주파수에서 소스 클록신호를 성공적으로 위상동기한 후에만(예를 들어, 위상동기 루프회로가 초기화 회로에 대해 이 사실을 나타내는 "위상동기" 신호를 발행한 후), 초기화 회로가 온칩 데이터 처리장치의 초기화를 수행하도록 구성된다.
위상동기 루프회로가 타겟 주파수에서 위상동기된 클록신호를 수립할 수 있도록 하기 위해, 이 타겟 주파수가 전압 레벨 검출회로에 의해 발생된 전압 선택신호에 의해 결정된다. 즉, 위상동기 루프회로가 위상동기된 클록신호를 수립하는 것을 시도할 때의 타겟 주파수는 전압 선택회로에 의해 표시된 동작 공급 전압의 검출된 전압 레벨에 의존하여 선택된다. 전압 레벨 검출회로는, 상기 동작 공급 전압의 상기 레벨의 상기 결정이 상기 기준 전압의 상기 변동에 무관하도록 상기 기준 전압의 변동에 응답하는 적응회로를 구비한다. 기준 전압의 변동이 공작 공급 전압의 레벨의 결정에 영향을 미칠 정도로 충분하면, 기준 전압(이것은 예를 들어 일반적으로 VDD로 불리는 온칩의 코어 공급 전압일 수도 있다)의 이와 같은 변동이 전압 레벨 검출회로에 대해 문제가 될 수도 있으며, 이 경우에 위상동기 루프회로에는 동작 공급 전압의 레벨에 잘못 통보될 수도 있다. 그러나, 상기 동작 공급 전압의 상기 레벨의 결정이 영향을 받지 않도록 기준 전압의 변동에 응답하는 적응회로의 설치에 의해 이와 같은 문제가 해소된다. 본질적으로는, 기준 전압이 변경될 때 결정처리 그 자체가 적응되어, 동작 공급 전압의 레벨이 신뢰할 수 있게 결정된다.
따라서, 데이터 처리장치는, 동작 공급 전압의 전압 레벨을 결정하고, 주어진 동작 공급 전압에서 위상동기 루프회로가 "조정(tune into)"하는 것이 가능하게 되는 적절한 타겟 주파수에서 위상동기를 시도하도록 위상동기 루프회로를 구성함으로써, "자체 구성(self-configure)"할 수 있다.
따라서, 동작 공급 전압의 변동에도 불구하고, 자체 초기화할 수 있는 구성으로 시스템 설계자에 의해 데이터 처리장치가 제공될 수 있다.
온칩 데이터 처리장치는 다양한 형태를 취할 수 있지만, 일 실시예에서, 상기 온칩 데이터 처리장치는, 오프칩 목적지와 데이터 교환에 참여하도록 구성된 입출력 회로를 구비하고, 상기 동작 공급 전압이 상기 데이터 교환에 사용된 프로토콜에 의해 결정된다. (보통 칩의 주변에 있는) 입출력 회로가 다수의 프로토콜에 따라 통신할 수 있다면 유리하다. 이것은, 범용 온칩 데이터 처리장치가 시스템 설계자에 의해 (물리 장치로서, 또는 집적회로에 대한 설계된 레이아웃으로서, 가령 dg2 파일의 포맷으로) 주어질 수도 있다는 것을 의미한다. 데이터 교환에 사용된 프로토콜이 동작 공급 전압을 명시하는 경우, 입출력 회로가 (예를 들어, 이 동작 공급 전압을 사용하여 동작하고 이 동작 공급 전압에 대응하는 것으로 알려진 내부 클록신호를 사용하도록 그 자체를 구성하는) 명시된 동작 공급 전압에 맞추어 적응될 수 있으면, 입출력 회로가 다양한 데이터 교환 프로토콜과 함께 사용될 수 있으면서, 자체 초기화할 수 있다.
전압 레벨 검출회로는 다양한 형태로 주어질 수 있지만, 일 실시예에서, 상기 전압 레벨 검출회로는, 상기 공급 전압들의 범위 내의 선택된 부분 범위(sub-range)를 표시하는 디지털 값으로서 상기 전압 레벨 선택신호를 발생하도록 구성된다. 이와 같은 구성은, 이산(discrete) 디지털 값이 공급 전압의 소정의 범위와 관련되어 위상동기 루프회로가 대응하는 타겟 주파수를 선택할 수 있기 때문에, 위상동기 루프회로의 전압 레벨 선택신호의 해석을 용이하게 한다.
일 실시예에 있어서, 디지털 값은, 상기 동작 공급 전압의 상기 레벨이 공급 전압의 상기 범위의 제 1 부분 범위 내에 있는가 또는 공급 전압의 상기 범위의 제 2 부분 범위 내에 있는가를 표시하는 이진값이다. 이것은 결국 위상동기 루프회로가 비교적 간단한 구성을 가져, 2개의 대응하는 타겟 주파수들에 대한 2개의 구성 사이에서 전환하는 것만을 필요로 한다는 것을 의미한다.
일 실시예에서, 상기 적응회로는 셀프바이어싱(self-biasing) 피드백회로를 구비한다. (예를 들어, 셀프바이어스된 능동 부하에 의해 제공된) 이 피드백 회로의 셀프바이어싱 특성은, 예를 들면 전압 결정 메카니즘의 일부로서 동작 공급 전압이 부하를 거는 부품의 임피던스를 조정함으로써, 전압 결정 처리를 조정하는데 사용될 수 있는 신호를 발생하는 메카니즘을 제공함으로써, 임피던스가 동작 공급 전압의 변동이 비례하여 변동하고 이에 대응하는 부품 양단의 전압 강하가 거의 영향을 받지 않는다.
더구나, 일 실시예에서, 상기 전압 레벨 검출회로는 상기 전압 레벨 선택신호를 발생하도록 구성된 임계장치(threshold device)를 구비하고, 상기 임계장치의 입력 전압은 상기 적응회로의 출력에 의존한다. 따라서, 전압 레벨 선택신호는 임계장치에의 입력 전압의 상태 레벨에 의존하는 한편, 적응회로의 출력에 대한 이 입력 전압의 의존성은, 전압 레벨 선택신호가 신뢰할 수 있게 제공될 수 있다는 것을 의미한다.
임계장치는 다양한 형태를 취할 수 잇지만, 일 실시예에서, 상기 임계장치는 인버터이다. 다른 실시예에서, 상기 임계장치는 비교기이다.
일 실시예에서, 상기 전압 레벨 검출회로는, 상기 기준 전압과 비교하기 위한 상기 동작 공급 전압의 적어도 한 개의 스케일 다운된 버전(scaled down version)을 발생하도록 구성된다. 이와 같은 구성은, 더 큰 범위의 동작 공급 전압들이 주어진 기준 전압에 대해 전압 레벨 결정회로에 의해 그들의 레벨이 결정될 수 있게 한다.
동작 공급 전압의 스케일 다운은 다양한 방식으로 주어질 수도 있지만, 일부 실시예에서, 상기 동작 공급 전압의 상기 적어도 한 개의 스케일 다운된 버전은 저항들의 체인의 선택된 노드로부터 발생된다.
일부 실시예에서, 상기 초기화 회로는, 상기 전압 레벨 선택신호에 의존하여 상기 입출력 회로의 구성을 적응하도록 구성된다. 따라서, 전압 레벨 선택신호가 위상동기 루프회로에 주어져 위상동기 루프회로가 위상동기를 위한 타겟 주파수를 올바르게 선택할 수 있도록 할 수 있을 뿐만 아니라, 이 전압 레벨 선택신호를 사용하여 동작 공급 전압의 검출된 레벨에 대해 입출력 회로를 적절히 구성할 수도 있다.
입출력 회로의 다양한 구성이 이와 같은 방식으로 적응될 수도 있지만, 일 실시예에서, 상기 구성은 상기 입출력 회로의 이득 특성을 결정하고, 상기 입출력 회로의 상기 이득 특성은 상기 동작 공급 전압에 의존한다는 것을 알 수 있다. 다른 실시예에서, 상기 구성은 상기 입출력 회로의 전력 소비 특성을 결정한다. 또 다른 실시예에서, 상기 구성은 상기 입출력 회로의 동작 주파수 특성을 결정한다.
일 실시예에서, 상기 온칩 데이터 처리장치는 DDR PHY 부품이다. 이와 같은 실시예에서는, JEDEC 정의된 DDR 표준에 따라 데이터 교환이 일어나고, 상기 JEDEC 정의된 DDR 표준은 상기 동작 공급 전압의 상기 레벨을 정의한다.
일 실시예에서, 상기 오프칩 목적지는 DRAM 메모리 장치이다.
제 2 면에 따르면, 본 발명은, 공급 전압들의 범위에서 선택된 동작 공급 전압을 사용하도록 구성된 온칩 데이터 처리장치로서,
상기 동작 공급 전압을 기준 전압과 비교함으로써 상기 공급 전압들의 범위 내의 상기 동작 공급 전압의 레벨을 결정하고, 상기 비교 결과에 의존하여 전압 레벨 선택신호를 발생하고, 상기 동작 공급 전압의 상기 레벨의 상기 결정이 상기 기준 전압의 변동에 무관하도록 상기 기준 전압의 상기 변동에 응답하는 적응수단을 구비한 전압 레벨 검출수단과,
상기 동작 공급 전압으로부터 소스 클록신호를 발생하고, 상기 전압 레벨 선택신호를 수신하고, 상기 전압 레벨 선택신호에 의존하여 상기 소스 클록신호에 대한 타겟 주파수를 선택하고, 상기 타겟 주파수에서 상기 소스 클록신호를 위상동기시키도록 구성된 위상동기 루프수단과,
상기 위상동기 루프수단이 상기 타겟 주파수에서 상기 소스 클록신호를 위상동기한 후, 상기 공급 전압들의 범위에 대한 상기 동작 공급 전압의 상기 레벨에 의존하여 데이터 처리하기 위해 상기 온칩 데이터 처리장치를 초기화하는 초기화수단을 구비한, 온칩 데이터 처리장치를 제공한다.
제 3 면에 따르면, 본 발명은, 공급 전압들의 범위에서 선택된 동작 공급 전압을 사용하도록 구성된 온칩 데이터 처리장치를 초기화하는 방법으로서,
상기 동작 공급 전압을 기준 전압과 비교함으로써 상기 공급 전압들의 상기 범위 내의 상기 동작 공급 전압의 레벨을 결정하고, 상기 비교 결과에 의존하여 전압 레벨 선택신호를 발생하며, 상기 결정이 상기 기준 전압의 변동에 무관하도록 상기 기준 전압의 상기 변동에 응답하는 적응회로를 사용하는 단계와,
위상동기 루프회로에서 상기 전압 레벨 선택신호를 수신함으로써 상기 동작 공급 전압으로부터 소스 클록신호를 발생하고, 상기 전압 레벨 선택신호에 의존하여 상기 소스 클록신호에 대한 타겟 주파수를 선택하고, 상기 타겟 주파수에서 상기 소스 클록신호를 위상동기하는 단계와,
상기 타겟 주파수에서 상기 소스 클록신호의 위상동기가 수립된 후, 상기 공급 전압들의 범위에 대한 상기 동작 공급 전압의 상기 레벨에 의존하여 데이터 처리하기 위해 상기 온칩 데이터 처리장치를 초기화하는 단계를 포함하는, 온칩 데이터 처리장치의 초기화방법을 제공한다.
이하, 본 발명을 다음의 첨부도면에 도시된 바람직한 실시예를 참조하여 설명한다:
도 1은 오프칩 DRAM와 데이터 교환하도록 구성된 DDR PHY를 갖는 온칩 데이터 처리장치를 개략적으로 나타낸 것이고,
도 2는 두가지 다른 동작 공급 전압에 대해 위상동기가 가능한 2개의 주파수 범위를 나타낸 것이고,
도 3은 온칩 데이터 처리장치를 자체 초기화하는 일련의 단계를 개략적으로 나타낸 것이고,
도 4는 전압 레벨 검출회로 내부의 적응회로를 개략적으로 나타낸 것이고,
도 5는 도 4에 도시된 적응회로의 트랜지스터 레벨도이고,
도 6은 도 4에 도시된 적응회로의 또 다른 실시예의 트랜지스터 레벨도이고,
도 7은 도 4에 도시된 적응회로의 다른 실시예를 개략적으로 나타낸 r서이고,
도 8은 입출력 회로의 이득 특성의 적응을 개략적으로 나타낸 것이다.
도 1은 DDR PHY(20)를 구비한 시스템 온 칩(Soc)(10)을 개략적으로 나타낸 것이다. SoC(10)의 부품들이 오프칩 DRAM(30)과 통신할 수 있도록 DDR PHY(20)가 설치된다. DRAM(30)과의 이와 같은 통신은 JEDEC에 의해 정의된 것과 같은 다양한 DDR 표준에 따라 일어난다. DDR PHY(20)와 DRAM(30) 사이의 통신을 위해 사용될 DDR 표준의 특정한 선택에 의존하여, DDR PHY(20)가 다양한 동작 전압 공급을 이용하고 적절한 클록 주파수에서 동작하도록 구성되는 것이 필요하게 된다. DDR PHY(20)의 한 개의 구성이 시스템 설계자에 의해 제공될 필요가 있도록 하기 위해, DDR PHY(20)는, DDR PHY의 디지털 방식으로 제어된 초기화 시퀀스를 사용하여 선택된 표준에 맞추어 적절히 성능 및/또는 소비 전력을 조정하는 것 이외에, 시동시에 전력 공급 전압 레벨을 자동감지(auto-sense)하도록 구성된다. 이것은, SoC 시스템 설계자가 특정한 DDR 프로토콜에 따라 DRAM(30)과 상호작용하도록 구성할 필요가 없이 SoC(10), 특히 DDR PHY(20)를 설치할 수 있다는 유리한 의미를 갖는다.
DDR PHY(20)에는, DDR I/O 뱅크(32)와 클록 발새 위상동기 루프(PLL)회로(33)에 전력을 공급하는 RVDD, 즉 아날로그 전압 공급과, 오프칩 DRAM(30)과 통신하는데 사용되는 DVDD, 즉 디지털 전압 공급이 주어진다. 이들 공급 전압은, DDR I/O 뱅크(32)에 공급될 뿐만 아니라, 전압 감지 및 비교회로(34)에도 주어진다. DDR PHY(20)의 기타 부품은, 클록 게이팅 및 리셋 로직(350, 지연 동기 루프(DLL)(36), 초기화 유한 상태 머신(FSM)(37) 및 PHY 디지털 로직(38)이다.
DDR PHY(20)의 시동시에, 이상적으로는 클록 발생 PLL 로직(33)이 적절한 PLL 클록신호를 즉시 발생하게 되고, 이 클록신호에 근거하여 클록 게이팅 및 리셋회로(35)가 DDR PHY(20)의 다수의 부품들에 주어지는 시스템 클록신호 CLK를 발생하게 될 것이다. 그러나, DDR PHY(20)가 겪는 문제는, 그것이 발생할 수 있는 PLL 클록의 주파수가 그것이 수신하는 아날로그 공급 전압 RVDD의 레벨에 의존한다는 것이다. 더구나, "다목적" DDR PHY 부품을 제공하기 위해, RVDD 공급 전압의 전압 레벨이 알려지지 않으면, 클록 발생 PLL(33)이 PLL 클록을 위상동기시키는 것을 시도할 때의 적절한 주파수를 결정하는 것이 불가능한 위치에, 이 DDR PHY가 마주치는 RVDD 공급 전압들의 범위가 DDR PHY(20)를 배치할 수 있다. 아날로그 공급 전압 RVDD 이외에 코어 디지털 공급 전압들 VSS 및 VDD를 받는 전압 감지 및 비교회로(34)를 설치함으로써 DDR PHY(20)가 이 문제를 해소한다. 전압 감지 및 비교회로(34)는, 특히, RVDD와 비교하는 기준 전압을 제공하는데 달리 사용되었을지도 모르는 밴드갭 회로에 비해, 비교적 작은 부품이다. 따라서, 밴드갭 회로에 의해 점유되었을 실리콘 면적이 도 1에 도시된 실시예에서는 절감될 뿐만 아니라, 종래의 밴드갭 회로보다 전력을 덜 소모한다. 전압 감지 및 비교회로의 더욱 상세한 내용은 도 4 내지 도 7을 참조하여 이하에서 설명한다.
전압 감지 비교회로(34)는 전압 선택신호(voltage select)를 발생하고 이 신호는 클록 발생 PLL(33) 및 DDR I/O 뱅크(32)로 전달된다. 이와 같은 전압 신호는 클록 발생 PLL(33)이 PLL 클록을 위상동기시키려고 시도하기 위한 적절한 구성을 결정할 수 있게 한다. 본 실시예에서 전압 선택신호는 RVDD가 공칭 1.8v에 있는지 2.5v에 있는지를 표시하는 이진신호이다. 더욱 일반적으로는, 전압 감지 및 비교회로(34)는, RVDD에 대해 2개보다 많은 수의 가능한 공칭값들 중에서 어느 것이 현재 존재하는가의 표시를 제공하는 (일반적으로 디지털) 전압 선택신호를 제공하도록 구성될 수도 있다. 전압 감지 비교회로(34)는, RVDD의 레벨이 결정될 때 비교되는 그것의 기준 전압 공급으로서 코어 공급 전압 VDD를 사용한다. 코어 전압 공급 VDD는 일반적으로 +/-10%만큼 변동하는 비교적 안정된 값을 갖는 것으로 인식되고 있다. 그러나, 전압 감지 및 비교회로(34)는, 도 4 내지 도 6을 참조하여 더욱 상세히 설명하는 것과 같이, 기준 전압의 이들 변동에 맞추어 자동으로 적응가능하도록 구성된다.
따라서, 클록 발생 PLL(33)이 전압 선택신호에 근거하여 그 자체를 적절히 구성하고(예를 들어, 차지 펌프와 VCO 단의 이득을 적절히 설정하는 것) PLL 클록을 위상동기시키면, 클록 발생 PLL은 이 사실을 PLL 동기신호를 통해 표시하고, 이 동기신호는 클록 게이팅 및 리셋 로직(35)으로 전달된다. 일반적으로, 전압 선택신호에 근거하여 가능한 목표로 하는 구성에 의해, 클록 발생 PLL(33)이 더 적은 지터로 더 신속한 위상 동기를 달성할 수 있다.
클록 게이팅 및 리셋 로직(35)은, PLL 로직 신호가 수신될 때까지, 리셋 신호를 DLL(36), 초기화 FSM(37) 및 PHY 디지털 로직(38)에 발행하도록 구성된다. PLL 동기신호가 수신되면, 클록 게이팅 및 리셋 로직(35)이 리셋신호를 방출하여, 초기화 FSM(37)이 명확한 시동 시퀀스를 통해 DDR PHY(20)의 부품들을 이용하여 DDR PHY의 올바른 동작을 보장할 수 있도록 한다. 그후, PLL 동기신호가 생성되면, 클록신호 CLK가 DDR I/O 뱅크(32)에도 공급된다.
전압 선택신호는, 클록 발생 PLL(33)을 구성하는데 사용되는 것 이외에, DDR I/O 뱅크(32)를 구성하는데에도 사용된다. 특히, 설정가능한(configurable) DDR I/O들(40)과 I/O 처리 교정기(process calibrator)(42)가 이것에 근거하여 구성되어, 예를 들면 I/O들의 이득 특성(바이어스 레벨)을 최적화하고, 오프칩 DRAM(30)과 통신하기 위해 선택된 DDR 프로토콜에 대해 I/O들의 소비 전력과 동작 주파수가 최적으로 구성되도록 보장한다.
도 2는 RVDD 공급 전압에 대한 위상동기 루프 동작 주파수의 의존성을 나타낸 것이다. 이것은, 주어진 RVDD 공급 전압에 대해, 클록 발생 PLL(33)이 이 RVDD 공급 전압에 대응하는 이상적인 타겟 주파수 주위에 중심을 둔 제한된 범위의 주파수 내에서 PLL 클록을 발생할 수 있다는 사실을 나타내고 있다. 따라서, 클록 발생 PLL(33)이 신뢰할 수 있게 PLL 클록을 발생하도록 구성하기 위해서는, 클록 발생 PLL(3)이 RVDD 공급 전압 레벨에 의존하여 구성될 필요가 있다. 이에 따르면, 전압 감지 및 비교회로(34)가 RVDD 공근 전압이 제 1 레벨에 있는지 또는 제 2 레벨에 있는지(이진신호를 통해 이 사실을 표시한다) 결정하는 도 1에 도시된 예시적인 실시예에서는, RVDD 공급 전압이 V1인 것으로 확인되면 클록 발생 PLL(33)은 타겟 주파수를 f1으로 설정할 수 있는 한편, RVDD 공급 전압이 V2인 것을 전압 감지 및 비교회로(34)가 표시하면, 클록 발생 PLL(33)이 타겟 주파수를 f2로 설정할 수 있다.
도 3은 예시적인 일 실시예에 있어서 본 발명의 동작을 개략적으로 나타낸 흐름도이다. 스텝 100에서, 데이터 처리장치가 파워 오프 상태에 있다. 그후, 스텝 102에서, 데이터 처리장치를 파워업하는 첫 번째 단계는 SoC에 대해 안정된 VDD 코어 공급 전압을 수립하는 것이다. 이것이 수립되면, DDR PHY(20)에 대한 초기화 절차의 첫 번째 단계는 스텝 104에서 RESET 신호의 어서션(assertion)이다. 이것은, 추가적인 초기화가 가능할 때까지 DDR PHY(20)의 부품들을 알려진 상태로 유지한다. 이 초기화가 가능하도록 하기 위해, 다음 단계 106은, SoC로부터 DDR PHY(20)에 주어진 RVDD 공급 전압 레벨의 검출을 포함한다. 이것은 도 1에 도시된 전압 감지 및 비교회로(34) 내부에서 일어난다. 그후, 스텝 108에서, 전압 감지 및 비교회로(34)가 존재하고 있는 RVDD 범위를 표시하는 전압 선택신호를 발생한다. 도 1에 도시된 실시예에서, 이것은, RVDD가 공칭 1.8V에 있는지 또는 공칭 2.5V에 있는지 결정하는 것을 표시하는 이진신호를 전압 감지 및 비교회로(34)가 발생하는 과정을 포함한다. 그후, 스텝 110에서, PLL 클록이 대응하는 타겟 주파수에 대해 적절히 위상동기되도록 클록 발생 PLL(33)이 전압 선택신호에 은거하여 구성된다(도 2 참조). 그후, 클록 발생 PLL(33)은 위상동기된 PLL 클록을 수립하도록 시도하고(스텝 112), 클록이 수립되면, 스텝 114로 흐름이 진행하여, 리셋신호가 클리어(clear)된다. 구체적으로, 도 1에 도시된 실시예에서는, PLL 클록이 위상동기되면, 클록 발생 PLL(33)이 클록 게이팅 및 리셋 로직(35)에 PLL 동기 신호를 발행함으로써 이것이 일어난다. PLL 동기 신호를 수신하면 클록 게이팅 및 리셋 로직(35)은 리셋신호를 클리어한다. 리셋신호가 클리어되면, 스텝 116에서, DDR PHY(20)의 초기화가 행해질 수도 있는데, 이것은 초기화 FSM(37) 및 PHY 디지털 로직(38)의 제어하에서 일어난다.
도 4는 도 1에 도시된 전압 감지 및 비교회로(34)의 한가지 가능한 구성을 더욱 상세히 나타낸 것이다. 본 실시예에서는, 코어 공급 전압 VDD 및 VDD에 근거하여(즉, 도 1에 도시된 DVDD 신호를 참조하지 않음)에 근거하여 RVDD 신호의 전압 레벨을 결정하기 위해 전압 감지 및 비교회로(120)가 설치된다. 특히, 도 4에 도시된 전압 레벨 검출회로(12)는 셀프바이어싱 피드백 회로(122)의 형태를 갖는 적응회로를 갖는데, 이 적응회로는, VDD의 레벨의 변동에 거의 영향을 받지 않으면서, 코어 공급 전압 VDD를 참조하여 RVDD의 레벨을 전압 레벨 검출회로(120)가 검출할 수 있게 한다. 이와 같은 셀프바이어싱 피드백 회로(122)가 구성되는 방식의 특정한 예는 다음의 도면들을 참조하여 주어지지만, 가장 일반적으로 말하면, 이 셀프바이어싱 피드백 회로(122)의 작용은 VDD의 전술한 변동을 처리하기 위해 가변 저항 124를 조정하는 것이다. 결국, 이것은, 가변 저항 126에 대한 RVDD의 레벨의 영향(이것도 교정을 위해 조정되어도 된다)이 출력신호(voltage select)를 출력하는 레벨 검출기(128)에 주어지는 전압 레벨을 결정한다는 것을 의미한다.
도 5는 전압 레벨 검출회로(120)의 예시적인 트랜지스터 레벨 구현을 나타낸 것이다. 본 실시예에서, 셀프바이어싱 피드백 회로(122)는 저항 R1과 함께 게이트들 MN2, MP4, MN3 및 MP5로 구현된다. 이들은 결합하여 게이트들 MP1, MP2 및 MP3의 게이트 입력들에서의 전압을 조정하는 역할을 하는 셀프바이어스된 능동 부하를 제공한다. 따라서, 노드 A에서의 전압은 게이트 MN1의 입력에 있는 (저항 R를 거쳐 교정된) RVDD 공급 전압의 전압 레벨에 의존한다. 더 양호한 ESD 보호를 위해 R0가 공급 핀(RVDD)으로부터 NMOS 게이트 MN1을 격리한다. 이때, PMOS 게이트들 MP1, MP2 및 MP3의 풀업 스트링(pull up string)이 직렬의 길이가 긴 채널장치들로 제공되어 동작 전력을 수 μA로 줄인다는 것에 주목하기 바란다. 전술한 셀프바이어싱은, VDD의 적절한 변동(예를 들어, 전술한 것과 같이 10% 정도의 크기를 갖는다)이, (인버터 INV를 사용하여) 노드 A에서의 전압과 비교되는 임계 레벨이 VDD의 레벨의 변동과 거의 일정하다는 것을 의미하도록 보장한다. 저항 R2는, 파워업 중에 안정화시키기 위해 셀프바이어싱 구성에 대해 더 많은 전류를 주입하는 높은 값(큰 폴리(large poly)) 저항이다. 따라서, 출력신호 OUT는 RVDD 및 코어 VDD의 전압값들을 각각 반영하는 디지털화된 논리신호이다.
도 6은 전압 레벨 검출회로(120)의 또 다른 트랜지스터 레벨 구현을 개략적으로 나타낸 것이다. 일반적으로, 전압 레벨 검출회로는, 폴디드 캐스케이스 연산 증폭기(folded cascade operational amplifier: OPAM) 등의 저전력 비교기(CMP)와 저항 분할회로로 구성된다. 저항 R2, R3 및 R4는 노드 A에 전압 레벨을 발생하는 전압 분할기이며, 이 전압 레벨을 비교기 CMP가 코어 공급 전압 VDD와 비교한다. 저항 R1 및 게이트들 MN1, MP1 및 MN2는 VDD 레벨을 역으로 추적하는 바이어스 전압을 발생하는 네트워크를 구성한다. 따라서, 전류 모니터링을 통해, 게이트 MP2가 상부 분할기의 전체 임피던스를 조정하여 회로가 VDD 기준 저압의 전술한 전압 범위를 수용할 수 있게 한다. 그럼에도 불구하고, 비교기 CMP는 ENABLE 신호의 제공에 의해 상쇄되는 (예를 들면 20∼50μA의 범위를 갖는) 잔류 바이어스 전류를 갖게 되는데, 이것을 사용하여 필요하지 않을 때 비교기 CMP가 오프될 수 있다.
도 7은 RVDD 및 DVDD가 다른 전압 레벨을 가질 때 특히 유용한 다른 실시예를 개략적으로 나타낸 것이다. 전압 레벨 검출회로(도 1의 전압 감지 및 비교회로)의 본 실시예에서는, RVDD와 VSS 사이의 저항들의 체인을 사용하여 다수의 노드를 제공하며, 이들 다수의 노드로부터 RVDD의 스케일 다운된 버전을 선택한다. 이 예시적인 구현예에서, RVDD의 스케일 다운된 버전은 0.85RVDD, 0.72RVDD 및 0.65RVDD에 대응한다. 그후, 선택신호 DDR2, DDR3 및 DDR3L을 사용하여 (사용될 대응하는 DDR 프로토콜들에 의존하여) RVDD의 이들 스케일 다운된 버전들 중에서 한 개를 선택하여 비교기 CMP의 CMPIN 입력으로 전달된다. 비교기 CMP는 이 선택된 RVDD의 스케일 다운된 버전과 DVDD 전압 레벨을 비교하는 저전력 고이득 비교기이다. 따라서, 다양한 DDR 모드들 사이에서 DVDD 전압 레벨이 변동할 수 있기는 하지만, 선택 로직을 사용하여 RVDD의 스케일 다운된 버전들 사이에서 선택함으로써, RVDD 전압 레벨을 감지하기 위한 전압 기준으로서 DVDD를 사용할 수 있다. 피형 정형기 CMP_SQ_WAVE는 아날로그 CMPOUT 신호를 VDD 도메인 로직신호 VSEL로 변환한다. 그후, VSEL은 전술한 DDR PHY 부품 초기화 절차를 위해 사용될 수 있다. 도 5, 도 6 및 도 7에 도시된 전술한 전압 감지회로 실시예들은 DDR I/O 링 내부에 포함될 수 있을 정도로 충분히 작은데, 이때 모든 전력 공급이 존재하고 기존의 수평 파워 버스 금속들을 사용하여 레이아웃 내부에 쉽게 구현될 수 있다.
도 8은 전압 레벨 검출회로에 의해 발생된 전압 선택신호를 사용하여 설정가능한 DDR I/O들(40)의 구성을 어떻게 적응할 수 있는지의 한가지 예를 개략적으로 나타낸 것이다(도 1 참조). 이때, DDR I/O 수신기(200)의 이득 특성은, 전압 선택신호에 의해 제어되는 도시된 바이어스 조정신호에 의해 조정된다. DDR PHY(20)가 초기화될 때, (전압 선택신호에 의해) RVDD 레벨이 알려지기 때문에, 이와 같은 구성이 유리하다. 따라서, RVDD 레벨이 하이(예를 들면, 2.5V 공급 레벨)에 있는 것이 알려져 수신기회로가 필요한 이득에 대해 복수의 레그룸(leg room)을 갖게 되면, DDR I/O 수신기(200)가 그것의 입력 스테이지 OPAM에서 더 낮은 바이어스 전류를 사용하도록 선택한다. 따라서, DDR I/O 수신기에서 사용된 더 낮은 바이어스 전류를 사용함으로써, DDR I/O 뱅크(32)의 소비전력을 줄일 수 있다. 더욱 일반적으로 설명하면, 전압 선택신호가 전체적으로 DDR PHY의 전력 최적화가 행해질 수 있도록 할 수 있다. 마찬가지로, 클록 게이팅 및 리셋 로직(35)(도 1)을 사용한 클록신호의 발생도 전압 레벨 선택신호에 의존하는(따라서 전압 레벨 선택신호에 대해 최적화된) 것으로 볼 수 있는 성능 특성이다. 예를 들어, DDR2, DDR3 또는 DDR3L에 따라 동작하도록 구성된 DDR PHY를 갖는 온칩 데이터 처리장치에 있어서, 동작 공급 전압 RVDD(예를 들면, DDR2 @ 1.8V, DDR3 @ 1.5V, DDR3L @ 1.35V)로부터 이들 프로토콜에 대한 적절한 속도를 결정할 수 있다. 이들 서로 다른 DDR 사양은 각각 서로 다른 클록 속도 요건(즉, 동작을 위해 허용되는 주파수 범위)을 가지므로, 해당 시스템 부품들(예를 들어, 수신기, 송신기, PLL 및 DLL)의 동작 주파수의 최적화는 전압 선택신호에 근거하여 행할 수 있다.
첨부된 도면을 참조하여 본 발명의 예시적인 실시예를 상세히 설명하였지만, 본 발명은 이들 정확한 실시예들에 한정되지 않으며, 첨부된 청구범위에 규정된 본 발명의 보호범위 및 사상을 벗어나지 않으면서 당업자에 의해 다양한 변경 및 변형이 행해질 수 있다는 것은 자명하다. 예를 들면, 다음의 종속항들의 특징과 독립항들의 특징의 다양한 조합이 행해질 수도 있다.

Claims (19)

  1. 공급 전압들의 범위에서 선택된 동작 공급 전압을 사용하도록 구성된 온칩 데이터 처리장치로서,
    상기 동작 공급 전압을 기준 전압과 비교함으로써 상기 공급 전압들의 범위 내의 상기 동작 공급 전압의 레벨을 결정하고, 상기 비교의 결과에 의존하여 전압 레벨 선택신호를 발생하도록 구성되고, 상기 동작 공급 전압의 상기 레벨의 상기 결정이 상기 기준 전압의 변동에 무관하도록 상기 기준 전압의 상기 변동에 응답하는 적응회로를 구비한 전압 레벨 검출회로와,
    상기 동작 공급 전압으로부터 소스 클록신호를 발생하도록 구성되고, 상기 전압 레벨 선택신호를 수신하고, 상기 전압 레벨 선택신호에 의존하여 상기 소스 클록신호에 대한 타겟 주파수를 선택하고, 상기 타겟 주파수에서 상기 소스 클록신호를 위상동기시키도록 구성된 위상동기 루프회로와,
    상기 위상동기 루프회로가 상기 타겟 주파수에서 상기 소스 클록신호를 위상동기한 후, 상기 공급 전압들의 범위에 대한 상기 동작 공급 전압의 상기 레벨에 의존하여 데이터 처리하기 위해 상기 온칩 데이터 처리장치를 초기화하도록 구성된 초기화 회로를 구비한, 온칩 데이터 처리장치.
  2. 제 1항에 있어서,
    상기 온칩 데이터 처리장치는, 오프칩 목적지와 데이터 교환에 참여하도록 구성된 입출력 회로를 구비하고, 상기 동작 공급 전압이 상기 데이터 교환에 사용된 프로토콜에 의해 결정되는 온칩 데이터 처리장치.
  3. 제 1항에 있어서,
    상기 전압 레벨 검출회로는, 공급 전압들의 상기 범위 내의 선택된 부분 범위를 표시하는 디지털 값으로서 상기 전압 레벨 선택신호를 발생하도록 구성된 온칩 데이터 처리장치.
  4. 제 3항에 있어서,
    상기 디지털 값은, 상기 동작 공급 전압의 상기 레벨이 공급 전압들의 상기 범위의 제 1 부분 범위 내에 있는가 또는 공급 전압들의 상기 범위의 제 2 부분 범위 내에 있는가를 표시하는 이진값인 온칩 데이터 처리장치.
  5. 제 1항에 있어서,
    상기 적응회로는 셀프바이어싱 피드백회로를 구비한 온칩 데이터 처리장치.
  6. 제 1항에 있어서,
    상기 전압 레벨 검출회로는 상기 전압 레벨 선택신호를 발생하도록 구성된 임계장치를 구비하고, 상기 임계장치의 입력 전압은 상기 적응회로의 출력에 의존하는 온칩 데이터 처리장치.
  7. 제 6항에 있어서,
    상기 임계장치는 인버터인 온칩 데이터 처리장치.
  8. 제 6항에 있어서,
    상기 임계장치는 비교기인 온칩 데이터 처리장치.
  9. 제 1항에 있어서,
    상기 전압 레벨 검출회로는, 상기 기준 전압과 비교하기 위한 상기 동작 공급 전압의 적어도 한 개의 스케일 다운된 버전을 발생하도록 구성된 온칩 데이터 처리장치.
  10. 제 9항에 있어서,
    상기 동작 공급 전압의 상기 적어도 한 개의 스케일 다운된 버전은 저항들의 체인의 선택된 노드로부터 발생되는 온칩 데이터 처리장치.
  11. 제 2항에 있어서,
    상기 초기화 회로는, 상기 전압 레벨 선택신호에 의존하여 상기 입출력 회로의 구성을 적응하도록 구성된 온칩 데이터 처리장치.
  12. 제 11항에 있어서,
    상기 구성은 상기 입출력 회로의 이득 특성을 결정하고, 상기 입출력 회로의 상기 이득 특성은 상기 동작 공급 전압에 의존하는 온칩 데이터 처리장치.
  13. 제 11항에 있어서,
    상기 구성은 상기 입출력 회로의 전력 소비 특성을 결정하는 온칩 데이터 처리장치.
  14. 제 11항에 있어서,
    상기 구성은 상기 입출력 회로의 동작 주파수 특성을 결정하는 온칩 데이터 처리장치.
  15. 제 2항에 있어서,
    상기 온칩 데이터 처리장치는 DDR PHY 부품인 온칩 데이터 처리장치.
  16. 제 15항에 있어서,
    JEDEC 정의된 DDR 표준에 따라 상기 데이터 교환이 일어나고, 상기 JEDEC 정의된 DDR 표준은 상기 동작 공급 전압의 상기 레벨을 정의하는 온칩 데이터 처리장치.
  17. 제 2항에 있어서,
    상기 오프칩 목적지는 DRAM 메모리 장치인 온칩 데이터 처리장치.
  18. 공급 전압들의 범위에서 선택된 동작 공급 전압을 사용하도록 구성된 온칩 데이터 처리장치로서,
    상기 동작 공급 전압을 기준 전압과 비교함으로써 상기 공급 전압들의 범위 내의 상기 동작 공급 전압의 레벨을 결정하고, 상기 비교의 결과에 의존하여 전압 레벨 선택신호를 발생하고, 상기 동작 공급 전압의 상기 레벨의 상기 결정이 상기 기준 전압의 변동에 무관하도록 상기 기준 전압의 상기 변동에 응답하는 적응수단을 구비한 전압 레벨 검출수단과,
    상기 동작 공급 전압으로부터 소스 클록신호를 발생하고, 상기 전압 레벨 선택신호를 수신하고, 상기 전압 레벨 선택신호에 의존하여 상기 소스 클록신호에 대한 타겟 주파수를 선택하고, 상기 타겟 주파수에서 상기 소스 클록신호를 위상동기시키도록 구성된 위상동기 루프수단과,
    상기 위상동기 루프수단이 상기 타겟 주파수에서 상기 소스 클록신호를 위상동기한 후, 공급 전압들의 상기 범위에 대한 상기 동작 공급 전압의 상기 레벨에 의존하여 데이터 처리하기 위해 상기 온칩 데이터 처리장치를 초기화하는 초기화수단을 구비한, 온칩 데이터 처리장치.
  19. 공급 전압들의 범위에서 선택된 동작 공급 전압을 사용하도록 구성된 온칩 데이터 처리장치를 초기화하는 방법으로서,
    상기 동작 공급 전압을 기준 전압과 비교함으로써 상기 공급 전압들의 상기 범위 내의 상기 동작 공급 전압의 레벨을 결정하고, 상기 비교 결과에 의존하여 전압 레벨 선택신호를 발생하는 단계와- 상기 결정하는 것은 상기 기준 전압의 변동에 무관하도록 상기 기준 전압의 상기 변동에 응답하는 적응회로를 사용하는 것을 포함함-
    위상동기 루프회로에서 상기 전압 레벨 선택신호를 수신함으로써 상기 동작 공급 전압으로부터 소스 클록신호를 발생하고, 상기 전압 레벨 선택신호에 의존하여 상기 소스 클록신호에 대한 타겟 주파수를 선택하고, 상기 타겟 주파수에서 상기 소스 클록신호를 위상동기하는 단계와,
    상기 타겟 주파수에서 상기 소스 클록신호의 위상동기가 수립된 후, 공급 전압들의 상기 범위에 대한 상기 동작 공급 전압의 상기 레벨에 의존하여 데이터 처리하기 위해 상기 온칩 데이터 처리장치를 초기화하는 단계를 포함하는, 온칩 데이터 처리장치의 초기화방법.
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