KR102131247B1 - 멀티미디어 통신 링크의 제어 채널에 대한 페이즈 관계 제어 - Google Patents

멀티미디어 통신 링크의 제어 채널에 대한 페이즈 관계 제어 Download PDF

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Abstract

데이터 통신을 위한 멀티미디어 시스템. 소스 디바이스는 프레임당 n개의 시간 슬롯들을 갖는 시간 영역 다중화(TDM) 프레임들을 사용하여 멀티미디어 통신 링크의 전이중 제어 채널을 통해 통신한다. 소스 디바이스는 제 1 시간 슬롯 위치를 소스 디바이스에 의한 전이중 제어 채널을 통한 데이터 송신을 위해 가상 채널에 할당한다. 싱크 디바이스는 멀티미디어 통신 링크의 전이중 제어 채널을 통해 통신한다. 싱크 디바이스는 제 2 시간 슬롯 위치를 싱크 디바이스에 의한 전이중 제어 채널을 통한 데이터 송신을 위해 가상 채널에 할당한다. 제 2 시간 슬롯 위치의 타이밍은 제 1 시간 슬롯 위치의 타이밍으로부터 실질적으로 n/2 시간 슬롯들만큼 오프셋된다.

Description

멀티미디어 통신 링크의 제어 채널에 대한 페이즈 관계 제어{PHASE RELATIONSHIP CONTROL FOR CONTROL CHANNEL OF A MULTIMEDIA COMMUNICATION LINK}
본 발명은 전반적으로 멀티미디어 시스템에 관한 것으로서, 보다 구체적으로 멀티미디어 통신 링크의 제어 채널을 통한 통신을 제어하는 것에 관한 것이다.
멀티미디어 통신 링크(예를 들어, 모바일 고해상도 링크(Mobile High Definition Link: MHL))의 제어 채널을 통해 통신하는 디바이스들은 전통적으로 변환 계층 및 링크 계층 둘 모두에서 반이중 방식을 사용해왔다. 링크 계층을 전이중 방식으로 변경하는 것은 제어 채널에 걸친 대역폭을 증가시킬 수 있다. 그러나, 복잡한 충돌 해소 로직이 전이중 링크 계층에 부가되지 않는 경우, 전이중 링크 계층이 현존하는 반이중 변환 계층들과 이전 기종(backwards) 호환성을 가지지 못할 수 있다.
본 발명의 실시예들은 멀티미디어 통신 링크들의 제어 채널을 통한 통신을 위한 시스템들 및 디바이스들에 관한 것이다. 일 실시예에 있어, 데이터 통신을 위한 시스템이 개시된다. 시스템은 전이중 제어 채널을 갖는 멀티미디어 통신 링크를 포함한다. 소스 디바이스는 프레임당 n개의 시간 슬롯들을 갖는 시간 영역 다중화(time domain multiplexed: TDM) 프레임들을 사용하여 멀티미디어 통신 링크의 전이중 제어 채널을 통해 통신한다. 소스 디바이스는 제 1 시간 슬롯 위치를 전이중 제어 채널을 통한 소스 디바이스에 의한 데이터 송신을 위해 가상 채널에 할당한다. 싱크 디바이스는 멀티미디어 통신 링크의 전이중 제어 채널을 통해 통신한다. 싱크 디바이스는 전이중 제어 채널을 통한 싱크 디바이스에 의한 데이터 송신을 위해 가상 채널에 제 2 시간 슬롯 위치를 할당한다. 제 2 시간 슬롯 위치의 타이밍(timing)은 제 1 시간 슬롯 위치의 타이밍으로부터 실질적으로 n/2 시간 슬롯들만큼 오프셋(offset)된다.
다른 실시예에 있어, 멀티미디어 통신 링크를 통해 제 2 디바이스와 데이터를 통신하기 위한 제 1 디바이스가 개시된다. 제 1 디바이스는 멀티미디어 통신 링크의 전이중 제어 채널로의 연결을 위한 인터페이스를 포함한다. 제 1 디바이스는 또한 프레임당 n개의 시간 슬롯들을 갖는 시간 영역 다중화(time domain multiplexed: TDM) 프레임들을 사용하여 전이중 제어 채널을 통해 통신하기 위한 링크 계층을 포함한다. 링크 계층은 제 1 시간 슬롯 위치를 전이중 제어 채널을 통한 제 1 디바이스에 의한 데이터 송신을 위해 가상 채널에 할당한다. 제 2 시간 슬롯 위치는 전이중 제어 채널을 통한 제2 디바이스로부터의 데이터 송신을 위해 가상 채널에 할당된다. 제 2 시간 슬롯 위치의 타이밍은 제 1 시간 슬롯 위치의 타이밍으로부터 실질적으로 n/2 시간 슬롯들만큼 오프셋된다.
추가 실시예에 있어, 데이터 통신을 위한 시스템은 전이중 제어 채널을 갖는 멀티미디어 통신 링크를 포함한다. 소스 디바이스는 멀티미디어 통신 링크의 전이중 제어 채널을 통해 데이터를 통신한다. 소스 디바이스는 제 1 링크 계층의 제 1 최대 재시도 한계에 도달할 때까지 성공하지 못한 데이터 통신들을 전이중 제어 채널을 통해 재시도하는 제 1 링크 계층을 갖는다. 싱크 디바이스는 멀티미디어 통신 링크의 전이중 제어 채널을 통해 데이터를 통신한다. 싱크 디바이스는 제 2 링크 계층의 제 2 최대 재시도 한계에 도달할 때까지 성공하지 못한 데이터 통신들을 전이중 제어 채널을 통해 재시도하는 제 2 링크 계층을 가지며, 여기에서 제 2 최대 재시도 한계는 제 1 최대 재시도 한계와 상이하다.
또 다른 실시예에 있어, 멀티미디어 통신 링크를 통해 제 2 디바이스와 데이터를 통신하기 위한 제 1 디바이스가 개시된다. 제 1 디바이스는 멀티미디어 통신 링크의 전이중 제어 채널에 대한 인터페이스를 포함한다. 링크 계층은 제 2 디바이스와 전이중 제어 채널을 통해 데이터를 통신한다. 링크 계층은 제 1 최대 재시도 한계에 도달할 때까지 전이중 제어 채널을 통해 성공하지 못한 데이터 통신을 재시도한다. 제 1 최대 재시도 한계는 제 2 디바이스의 링크 계층의 제 2 최대 재시도 한계와 상이하다.
본 명세서에 개시된 실시예들의 교시들이 첨부된 도면들과 함께 다음의 상세한 설명을 숙고함으로써 용이하게 이해될 수 있다.
도 1은 일 실시예에 따른 시분할 다중화를 사용하는 멀티미디어 데이터 통신을 위한 멀티미디어 시스템의 고-레벨 블록도이다.
도 2는 일 실시예에 따른 도 1의 멀티미디어 시스템에서 시간 슬롯들을 오프셋하도록 설정된 가상 채널들을 예시하는 도면이다.
도 3은 일 실시예에 따른 도 1의 멀티미디어 시스템에서 가상 채널들에 대한 오프셋 시간 슬롯들을 설정하기 위한 방법의 순서도이다.
도 4는 일 실시예에 따른 수신확인(acknowledgement) 타이밍을 예시하는 도면이다.
도 5는 다른 실시예에 따른 재시도 디스패리티(disparity)를 이용한 멀티미디어 데이터 통신을 위한 멀티미디어 시스템의 고-레벨 블록도이다.
도 6은 일 실시예에 따른 도 5의 멀티미디어 시스템에 의해 접하게 되는 문제점을 예시하는 도면이다.
도 7은 일 실시예에 따른 도 5의 멀티미디어 시스템에서의 재시도 디스패리티를 예시하는 도면이다.
도면들 및 다음의 설명은 오로지 예시로서의 다양한 실시예들에 관한 것이다. 다음의 논의로부터, 본 명세서에 설명된 구조들 및 방법들의 대안적인 실시예들이 본 명세서에서 논의되는 원리들로부터 벗어나지 않고 이용될 수 있는 실현가능한 대안예들로서 용이하게 인식될 것임을 주목해야 한다. 이제 이들의 예들이 첨부된 도면들에 예시된 몇몇 실시예들에 대한 상세한 참조가 이루어질 것이다. 도면들 내에서 실제적인 유사한 또는 동일한 참조 번호들이 어디에서든 사용될 수 있으며 이는 동일하거나 또는 유사한 기능성을 나타낼 수 있다는 것을 주목해야 한다.
본 발명의 실시예는 반이중 변환 계층을 유지하면서 멀티미디어 통신 링크의 전이중 제어 채널을 통한 통신을 위한 시스템들에 관한 것이다. 예를 들어, 멀티미디어 통신 링크는 전이중 향상된 제어 버스(enhanced control bus: eCBUS)를 갖는 MHL일 수 있다. 소스 디바이스 및 싱크 디바이스는 하나의 방향(예를 들어, 소스로부터 싱크로의)에서의 TDM 시간 슬롯 위치가 다른 방향(예를 들어, 싱크로부터 소스로의)에서의 TDM 시간 슬롯 위치로부터 실질적으로 1/2 TDM 프레임만큼 오프셋되도록, 가상 채널에 대한 TDM 시간 슬롯 위치들의 타이밍을 설정한다. TDM 시간 슬롯들을 상이한 방향들로 오프셋하는 것은 소스 디바이스 및 싱크 디바이스의 링크 계층들에서의 복잡한 충돌 처리 로직의 필요성을 감소시킨다. 추가적으로, 소스 디바이스 및 싱크 디바이스는 링크 계층들에서 비대칭적 최대 재시도 한계들을 가질 수 있으며, 이는 통신 교착상태(deadlock)들을 방지한다.
시간 슬롯들의 페이즈 관계 오프셋
도 1은 일 실시예에 따른 시분할 다중화를 사용하는 멀티미디어 데이터 통신을 위한 멀티미디어 시스템(100)의 고-레벨 블록도이다. 멀티미디어 시스템(100)은 멀티미디어 통신 링크(150)를 통해 싱크 디바이스(115)와 통신하는 소스 디바이스(110)를 포함한다. 소스 디바이스(110)는 비디오 데이터 스트림들의 소스이다. 소스 디바이스(110)의 예들은 모바일 전화기들, 디지털 비디오 디스크(DVD) 플레이어들, 블루-레이 플레이어들, 케이블 박스들, 인터넷 프로토콜 텔레비전(IPTV) 박스들, 랩탑들, 또는 이러한 디바이스들 내의 집적 회로들(IC)일 수 있다. 싱크 디바이스(115)는 비디오 데이터 스트림들을 수신하며, 비디오 데이터 스트림들을 디스플레이하기 위한 기능성을 포함할 수 있다. 싱크 디바이스(115)의 예들은 액정 크리스탈 디스플레이(LCD) 텔레비전들, LCD 모니터들, 또는 이러한 디바이스들 내의 IC들을 포함한다.
멀티미디어 통신 링크(150)는 물리적 멀티미디어 채널(152) 및 물리적 제어 채널(156)을 포함한다. 소스 디바이스(110)는 인터페이스(153)를 통해 멀티미디어 채널(152) 및 제어 채널(156)에 연결된다. 싱크 디바이스(115)는 인터페이스(157)를 통해 멀티미디어 채널(152) 및 제어 채널(156)에 연결된다. 인터페이스들(153, 157)은 이를 통해 통신이 일어날 수 있는 물리적 엘러먼트들이다. 인터페이스들(153, 157)의 예들은, 무엇보다도, 커넥터들, 핀들, 구동 회로들, 또는 수신 회로들일 수 있다.
소스 디바이스(110)는 멀티미디어 채널(152)을 통해 멀티미디어(예를 들어, 비디오/오디오/보조) 데이터 스트림들을 싱크 디바이스(115)로 송신한다. 멀티미디어 채널(152)은 1-방향이며, 소스 디바이스(110)로부터 싱크 디바이스(115)로 멀티미디어 데이터 스트림들을 전달한다. 멀티디미어 채널(152)은 와이어들의 차동 쌍을 사용하여 구현될 수 있다. 다른 실시예에 있어, 하나 이상의 비디오 데이터 스트림들을 전송하기 위한 복수의 멀티미디어 채널들(152)이 존재할 수 있다. 비디오 데이터 스트림은 싱크 디바이스(115)에서 디스플레이될 수 있거나, 또는, 디스플레이를 위한 다른 디바이스로 전달될 수 있다.
소스 디바이스(110) 및 싱크 디바이스(115)는 또한 제어 채널(156)을 통해 제어 데이터를 교환한다. 제어 채널(156)은, 소스 디바이스(110) 및 싱크 디바이스(115)가 서로 동시에 제어 데이터를 전달할 수 있도록, 양-방향이며 전이중 방식이다. 제어 데이터는, 제어 명령들, 원격 제어 데이터, 복제 보호 정보, 확장된 디스플레이 식별 데이터(extended display identification data: EDID), 터널링(tunneled) 데이터, 등을 포함할 수 있다. 제어 채널(156)은 와이어들의 차동 쌍 또는 와이어들의 단일 쌍을 사용하여 구현될 수 있다.
일 실시예에 있어, 멀티미디어 통신 링크(150)는 모바일 고해상도 링크(mobile high definition link: MHL)이며, 제어 채널(156)은 MHL을 위한 향상된 제어 버스(enhanced control bus: eCBUS)이다. 그러나 본 발명의 실시예들이 MHL에 한정되지 않으며, 멀티미디어 통신 링크(150)가 고해상도 멀티미디어 인터페이스(high definition multimedia interface: HDMI) 링크이거나 또는 다른 유형의 멀티미디어 통신 링크인 실시예들을 포함할 수 있다.
소스 디바이스(110)는 소스 변환 계층(120) 및 소스 링크 계층(130)을 포함한다. 변환 계층(130)은 몇몇 상이한 소스 통신 프로토콜들(122a~122z)을 지원하는 회로부를 포함한다. 각각의 프로토콜(122)은 상이한 유형의 제어 데이터의 통신을 위한 상이한 규칙 세트를 명시한다. 프로토콜들(122)의 예들은, 무엇보다도, 디스플레이 데이터 채널(display data channel: DDC) 및 MHL 측대역 채널(MHL sideband channel: MSC)에 대한 프로토콜들을 포함한다. 프로토콜들(122)은 반이중 방식으로 동작하며, 이는 이들이 임의의 주어진 시간에 송신 상태 또는 수신 상태 중 하나일 수 있지만, 동시에 데이터 송신 및 데이터 수신 둘 다를 지원할 수 없다는 것을 의미한다.
링크 계층(130)은 프로토콜들(122)로부터 제어 데이터를 수신하며, 제어 데이터를 패킷화하고, 패킷들을 제어 채널(156) 상에 매핑하기 위하여 시분할 다중화(time division multiplexing: TDM)를 사용한다. 링크 계층(130)은 각각의 프로토콜(122)을 상이한 가상 채널(VCa~VCz)로서 취급한다. 각각의 가상 채널은 인터페이스(153)를 통한 제어 채널(156)에 걸친 송신을 위하여 TDM 프레임 내의 하나 이상의 시간 슬롯 위치들에 할당된다. 링크 계층(130)은 또한 제어 채널(156)로부터 TDM 프레임들을 수신한다. 링크 계층(130)은 제어 데이터를 추출하기 위하여 TDM 프레임들을 디코딩한다. 제어 데이터는 그 뒤 적절한 프로토콜(122)로 전달된다. 링크 계층(130)은 제어 데이터를 동시에 송신 및 수신하기 위하여 제어 채널(156)을 통해 싱크 디바이스(115)와 전이중 방식으로 통신한다.
싱크 디바이스(115)는 싱크 링크 계층(180) 및 싱크 변환 계층(190)을 포함한다. 싱크 변환 계층(190)은 가상 채널들(VCa~VCz)을 통해 소스 통신 프로토콜들(122a~122z)과 통신하는 몇몇 싱크 통신 프로토콜들(192a~192z)을 포함한다. 소스측 프로토콜(122) 및 싱크측 프로토콜(192)은 동일한 전체 통신 프로토콜의 대응부분들이다. 예를 들어, 프로토콜 A는 소스측 프로토콜 A(122a) 및 싱크측 프로토콜 A(192a)를 둘 다 포함하며, 이들 둘 다는 미리-정의된 프로토콜 규칙 세트에 따라 서로 통신한다.
싱크 링크 계층(180) 및 싱크 변환 계층(190)은 소스 디바이스(110) 내의 그들의 대응부분들과 기능적으로 유사하다. 따라서, 본 명세서에서 소스 변환 계층(120) 및 소스 링크 계층(130)의 설명이 전반적으로 싱크 링크 계층(180) 및 싱크 변환 계층(190)에 마찬가지로 적용된다.
소스 링크 계층(130)과 싱크 링크 계층(180) 사이의 차이점들이 또한 존재할 수 있다. 하나의 차이점은, 싱크 링크 계층(180)이 TDM 타이밍 제어 블록(181)을 포함한다는 것이다. TDM 타이밍 제어 블록(181)은 링크 계층(130)에 의해 생성된 TDM 프레임들이 링크 계층(180)에 의해 생성된 TDM 프레임들로부터 1/2 TDM 프레임 페이즈 오프셋을 갖는다는 것을 보장한다. 결과적으로, 주어진 가상 채널에 대하여, 하나의 방향(예를 들어, 소스(110)로부터 싱크(115)로의)에서의 가상 채널에 대한 시간 슬롯 위치(들)는 다른 방향(예를 들어, 싱크(115)로부터 소스(110)로의)에서의 시간 슬롯 위치(들)로부터 실질적으로 1/2 TDM 프레임만큼 오프셋된다. 오프셋이 도 2를 참조하여 이제 더 상세히 설명된다.
도 2는 일 실시예에 따른 도 1의 멀티미디어 시스템(100)에서 시간 슬롯들을 오프셋하도록 설정된 가상 채널들을 예시하는 도면이다. 링크 계층들(130 및 180)은 제어 채널(156)의 대역폭을 TDM을 사용하여 반복 시간 슬롯(repeating time slot)들로 분할한다. 제어 채널(156)을 통한 통신들은 논리적으로 소스 시간 슬롯들(202) 및 싱크 시간 슬롯들(204)로 분할될 수 있다. 소스 시간 슬롯들(202)은 소스 링크 계층(130)으로부터 싱크 링크 계층(180)으로의 제어 채널(156)을 통한 제어 데이터의 송신을 위한 시간 슬롯들을 나타낸다. 싱크 시간 슬롯들(204)은 싱크 링크 계층(180)으로부터 소스 링크 계층(130)으로의 제어 채널(156)을 통한 제어 데이터의 송신을 위한 시간 슬롯들을 나타낸다. 제어 채널(156)은 전이중 방식이며, 따라서 소스 시간 슬롯들(202) 및 싱크 시간 슬롯들(204)이 둘 모두의 방향으로 제어 채널(156)을 통해 데이터를 동시에 전송하는데 사용된다. 시간 슬롯들은 TDM 프레임들로 조직화되며, 여기에서 각각의 TDM 프레임은 슬롯 위치 0으로부터 슬롯 위치 n-1까지의 n개의 시간 슬롯 위치들을 포함한다.
소스 링크 계층(130)은 소스 TDM 프레임들 내의 슬롯 위치들을 가상 채널들에 할당하며, 여기에서 각각의 가상 채널은 상이한 소스 통신 프로토콜(122)을 나타낸다. 싱크 링크 계층(180)이 또한 싱크 TDM 프레임들 내의 슬롯 위치들을 반대 방향의 통신을 위해 가상 채널들에 할당한다. 예를 들어, 가상 채널 VCa는 소스 시간 슬롯들(202) 및 싱크 시간 슬롯들(214) 둘 모두에서 슬롯 위치 0에 할당될 수 있다. 가상 채널 VCb(미도시)는 소스 시간 슬롯들(212) 및 싱크 시간 슬롯들(214) 둘 모두에서 슬롯 위치들 1 및 2에 할당될 수 있다.
소스 TDM 프레임들의 타이밍은 싱크 TDM 프레임들의 타이밍으로부터 n/2 시간 슬롯들만큼 오프셋된다. 주어진 가상 채널에 대하여, 이는 가상 채널에 할당된 소스 슬롯 위치들이 동일한 가상 채널에 할당된 싱크 슬롯 위치들로부터 오프셋되게 한다. 도 2에 도시된 바와 같이, 가상 채널 VCa가 소스 슬롯 위치 0(212)에 할당된다. VCa는 통신 프로토콜 A를 나타낸다. VCa는 또한 싱크 슬롯 위치 0(214)에 할당된다. 소스 슬롯 위치 0(212)의 타이밍은 싱크 슬롯 위치 0(214)의 타이밍으로부터 n/2 시간 슬롯들만큼 오프셋된다. 이는 싱크 슬롯 위치 0(214)이 인접한 소스 슬롯 위치 0들(212) 사이의 중간에 위치된다는 것을 의미한다.
소스 TDM 프레임들 및 싱크 TDM 프레임들을 오프셋하는 것이 변환 계층 프로토콜들(122)이 반이중 방식일 때 링크 계층(130)의 전체 복잡도를 감소시킨다. 반이중 변환 계층 프로토콜들(122)은 임의의 주어진 시점에서 단지 송신 상태 또는 수신 상태에 있을 수 있다. 그러나, 소스측 프로토콜(122a) 및 싱크측의 동일한 프로토콜(192a)은 때때로 송신 상태로의 진입 및 제어 데이터의 전송을 동시에 시도할 수 있다. 프로토콜에 할당된 소스 슬롯 위치 및 싱크 슬롯 위치가 서로 시간적으로 너무 가까운 경우, 링크 계층들(130 및 180)은 충돌하거나 또는 무관한 제어 데이터를 교환할 것이며, 링크 계층들(130 및 180)은 이러한 충돌들을 처리하기 위한 또는 데이터의 흐름을 관리하기 위한 로직을 필요로 할 것이다. 이러한 추가적인 로직은 복잡도를 증가시키며 대역폭 효율성을 감소시킨다. 그러나, 통신들을 n/2 시간 슬롯들만큼 시차를 둠(stagger)으로써, 링크 계층들(130 및 180) 둘 모두가 유입(incoming) 제어 데이터를 프로세싱하고 충돌을 야기하거나 또는 무관할 수 있는 제어 데이터의 유출(outgoing)을 억제하기 위한 충분한 시간을 갖는다.
일 실시예에 있어, 소스 슬롯 위치 0(212)은 정확히 n/2 시간 슬롯들이 아니라 실질적으로(substantially) n/2 시간 슬롯들만큼 싱크 슬롯 위치 0(214)으로부터 오프셋될 수 있다. 오류의 마진(margin)은 TDM 프레임 내의 총 시간 슬롯 위치들의 +/- 10%일 수 있으며, 이는 여전히 충돌들을 방지하는 목표를 달성할 수 있다. 예를 들어, TDM 프레임 내에 총 25개의 시간 슬롯 위치들이 존재하는 경우, 소스 슬롯 위치 0(212)은 싱크 슬롯 위치 1(214)로부터 10~15 시간 슬롯들만큼 오프셋될 수 있다. 다른 예로서, TDM 프레임 내에 총 200개의 시간 슬롯 위치들이 존재하는 경우, 소스 슬롯 위치 0(212)은 싱크 슬롯 위치 1(214)로부터 80~120 시간 슬롯들만큼 오프셋될 수 있다.
도 3은 일 실시예에 따른 도 1의 멀티미디어 시스템(100)에서 가상 채널들에 대한 오프셋 시간 슬롯들을 설정하기 위한 방법의 순서도이다. 제어 채널(156)을 통한 데이터 통신들은 전형적으로 시간 슬롯 위치들의 타이밍을 설정하기 위한 동기화 단계를 수반하며, 이후 시간 슬롯 위치들 동안 제어 데이터가 전송될 수 있는 정상 동작 단계가 이어진다. 동기화 동안 소스 링크 계층(130)은 리더(leader)로서 역할하며, 싱크 링크 계층(180)은 소스 시간 슬롯 위치들의 타이밍을 참조하여 싱크 시간 슬롯 위치들의 타이밍을 설정하는 팔로워(follower)로서 역할한다.
단계(305)에서, 소스 링크 계층(305)은 가상 채널 a에 할당된 소스 슬롯 위치 0(212)에서 동기화 캐릭터(character)를 전송한다. 동기화 캐릭터는 동기화 목적들을 위해 사용되는 미리-결정된 통신 코드이다. 동기화 캐릭터는 복수의 소스 TDM 프레임들에 걸쳐 동일한 소스 슬롯 위치 0(212)에서 반복적으로 전송된다. 싱크 링크 계층(180)은 소스 슬롯 위치 0(212)에서 동기화 캐릭터를 수신한다.
단계(310)에서, 싱크 링크 계층(180)은 소스 시간 슬롯들(202)에서의 동기화 캐릭터를 식별하며, 동기화 캐릭터로부터 가상 채널 a에 할당된 소스 위치 슬롯 0(212)의 타이밍을 식별한다. 일 실시예에 있어, 싱크 링크 계층(180)은 내부 슬롯 카운터(counter)를 가지며, 동기화 캐릭터가 검출될 때 내부 슬롯 카운터를 n/2로 강제(force)한다.
단계(315)에서, 싱크 링크 계층(180)은 소스 슬롯 위치 0에 대하여 싱크 슬롯 위치 0을 오프셋함으로써 싱크 슬롯 위치 0의 타이밍을 설정한다. 오프셋의 양은 n/2 시간 슬롯들의 미리 결정된 오프셋이다. 그 결과는, 싱크 TDM 프레임들이 소스 TDM 프레임들로부터 n/2 시간 슬롯들만큼 오프셋된다는 것이다. 일 실시예에 있어, 이상에서 언급된 내부 슬롯 카운터가 n/2로부터 n-1까지 증분하며, 이 지점에서 내부 슬롯 카운터가 0으로 리셋한다. 카운터가 0으로 복귀할 때, 이러한 페이즈 오프셋이 캡쳐되고 싱크 슬롯 위치 0(214)에 대한 타이밍으로서 사용된다.
단계(317)에서, 그 다음 싱크 링크 계층(180)은 동기화가 성공적인 것을 나타내는 확인(confirmation) 캐릭터를 싱크 슬롯 위치 0에서 전송한다. 단계들(310 내지 317)은 TDM 타이밍 블록(181)에 의해 수행될 수 있다. 단계(318)에서, 그 다음 소스 링크 계층(180)은 소스 슬롯 위치 0에서 그 동기화 캐릭터를 확인 캐릭터로 변경한다. 이는 동기화를 완료한다.
단계(320)에서, 소스 링크 계층(130)과 싱크 링크 계층(180)이 이제 동기화되었으며, 시간적으로 서로 오프셋된 슬롯 위치들(212 및 214) 동안 제어 채널(156)을 통해 제어 데이터를 교환한다. 오프셋 슬롯 위치들은, 이상에서 설명된 바와 같이, 프로토콜에 대한 충돌하는 제어 데이터가 링크 계층들(130 및 180) 사이에 교환되는 것을 방지한다.
다시 도 1을 참조하면, 소스 통신 프로토콜들(122) 중 일부가 통신을 위한 엄격한 타이밍 요구조건들을 갖는 더 오래된 프로토콜들일 수 있다. 하나의 특정 요구조건은, 일단 프로토콜(122)이 통신 트랜잭션(transcation)을 시작하면, 프로토콜(122)이 고정된 양의 시간 내에(예를 들어, 16 us 내에) 트랜잭션이 완료될 것으로 예측한다는 것이다. 링크 계층들(130 및 180)은, 도 4에서 설명될 바와 같이, 프로토콜들(122)이 전이중 제어 채널(156)과의 사용을 위해 재-설계될 필요가 없도록 하기 위하여 이러한 요구조건을 충족시키는데 도움을 주도록 설계된다.
도 4는 일 실시예에 따른 도 1의 멀티미디어 시스템(100)에서의 수신확인(acknowledgement) 타이밍을 예시하는 도면이다. 도 4는 도 2와 유사하지만, 이제 소스 시간 슬롯들(401a~c) 및 싱크 시간 슬롯(404c) 동안 전송되는 특정 정보를 포함한다. 소스 프로토콜 A(122a)는 11 비트의 제어 데이터(미도시)를 소스 링크 계층(130)으로 전송함으로써 통신을 시작한다. 소스 링크 계층(130)은 제어 데이터를 24 비트 제어 데이터 패킷으로 패킷화하고, 3개의 연속적인 TDM 프레임들에 걸쳐 가상 채널 0에 할당된 소스 슬롯 위치(401) 동안 제어 패킷을 전송한다. 제어 데이터 패킷은 3개의 독립적인 바이트들로서 전송된다: 패킷 프리앰블이 시간 슬롯(401a) 동안 전송되며, 높은(high) 바이트가 시간 슬롯(401b) 동안 전송되고, 낮은(low) 바이트가 시간 슬롯(401c) 동안 전송된다. 전체 패킷이 싱크 링크 계층(180)에 의해 수신되면, 싱크 링크 계층(180)은 가상 채널 0에 할당된 다음의 즉각적인 싱크 시간 슬롯(404c)에서 수신확인 ACK 또는 NACK로 응답한다. 그 다음 수신확인이 통신 트랜잭션을 완료하기 위하여 소스 프로토콜 A(122a) 상으로 전달된다(미도시).
하나의 TDM 프레임 미만 내에서 제어 데이터 패킷을 즉각적으로 수신확인하는 것은 통신 트랜잭션을 완료하기 위해 요구되는 시간의 양을 감소시킬 수 있으며, 그 결과 프로토콜들(122)의 요구조건들이 충족될 수 있다. 추가적으로, 싱크 슬롯 위치(401)가 소스 슬롯 위치(404)로부터 n/2 시간 슬롯들만큼 오프셋된다. 통신 트랜잭션을 완료하기 위한 최악의 경우의 시간이 ~3.5 TDM 프레임들이며, 이는 그 할당된 시간 슬롯 이전에 일찍 도착하는 변환 계층 데이터에 대한 대기 시간 ~1 TDM 프레임, 시간 슬롯들(401)(즉, 401a~401c)에서 제어 데이터 패킷을 전송하기 위한 ~2 TDM 프레임들, 및 시간 슬롯(404c)에서의 수신확인을 위한 ~0.5 TDM 프레임들을 포함한다. 이러한 최악의 경우의 시간은 통신 트랜잭션이 소스 변환 계층(120) 또는 싱크 변환 계층(190)에 의해 시작되었는지와 무관하게 동일하며, 이는 통신 트랜잭션들이 실질적으로 대칭적인 최악의 경우의 시간들을 갖는다는 것을 보장한다.
재시도 디스패리티
도 5는 다른 실시예에 따른 재시도 디스패리티를 이용한 멀티미디어 데이터 통신을 위한 멀티미디어 시스템(500)의 고-레벨 블록도이다. 도 5의 멀티미디어 시스템(500)이 도 1의 멀티미디어 시스템(100)과 유사하지만, 이제 소스 링크 계층(130)이 최대 소스 재시도 한계(502)를 포함하며, 싱크 링크 계층(180)이 최대 싱크 재시도 한계(115)를 포함한다. 최대 소스 재시도 한계(502)는 소스 링크 계층(130)이 제어 채널(156)을 통해 성공적이지 못한 통신들의 재시도를 시도할 회수를 제한한다. 최대 싱크 재시도 한계(504)는 싱크 링크 계층(180)이 제어 채널(156)을 통해 성공적이지 못한 통신들의 재시도를 시도할 회수를 제한한다.
최대 싱크 재시도 한계(502) 및 최대 소스 재시도 한계(504)는 상이한 값들을 가지며, 이는 교착상태(deadlock)들을 방지한다. 최대 싱크 재시도 한계(502)는 최대 소스 재시도 한계(504)보다 더 크거나 또는 더 작을 수 있다. 일 실시예에 있어, 최대 소스 재시도 한계(502)는 4*X + 3일 수 있으며, 여기에서 X는 정수이다. 최대 싱크 재시도 한계(504)는 4*Y + 1일 수 있으며, 여기에서 Y는 정수이다. X 및 Y는 동일하거나 또는 상이한 값들일 수 있다. 예를 들어, X 및 Y 둘 모두가 1인 경우, 최대 소스 재시도 한계(502)는 7이며, 최대 싱크 재시도 한계(504)는 5이다. X 및 Y는 소스 디바이스(110) 및 싱크 디바이스(115)에 의해 랜덤으로 선택되거나, 하드코딩(hardcode)되거나, 또는 교섭될 수 있다.
도 6은 일 실시예에 따른 도 5의 멀티미디어 시스템(500)에 의해 접하게 되는 문제점을 예시하는 도면이다. 도 6은 소스 프로토콜 A(122a), 소스 링크 계층(130), 싱크 링크 계층(180), 및 싱크 프로토콜 A(192a) 사이에서의 통신들을 도시한다. 도 6에서 소스 링크 계층(130)과 싱크 계층(180) 사이의 통신들은 가상 채널(예를 들어, VCa)을 통해 일어날 수 있다.
데이터 통신들의 문제점이 2개 측(side)들의 프로토콜이 거의 동시에 송신 상태로 진입하고자 시도할 때 발생할 수 있다. 도 6에 도시된 바와 같이, 처음에 소스 프로토콜 A(122a)가 송신 상태로 진입하고 소스 링크 계층(130)으로 소스 제어 데이터를 송신한다(602). 거의 동시에, 싱크 프로토콜 A(192a)가 또한 송신 상태로 진입하고 싱크 제어 데이터를 싱크 링크 계층(180)으로 송신한다(604).
소스 링크 계층(612)은 소스 데이터 수신(602)에 응답하여 싱크 계층(180)으로 소스 데이터를 송신한다(612). 반이중 방식인 싱크 프로토콜 A가 송신 상태이기 때문에, 싱크 링크 계층(180)은 싱크 프로토콜 A(192) 상으로 소스 데이터를 전달할 수 없다(612). 따라서, 싱크 링크 계층(180)은 성공적이지 못한 통신을 나타내기 위해 소스 링크 계층(130)으로 부정(negative) 수신 확인 NACK로 응답한다(614).
유사하게, 싱크 링크 계층(180) 또한 싱크 데이터 수신(604)에 응답하여 소스 링크 계층(130)으로 싱크 데이터를 송신한다(616). 그러나, 반이중 방식인 소스 프로토콜 A(122a)가 송신 상태이기 때문에, 소스 링크 계층(130)은 소스 프로토콜 A(122a) 상으로 싱크 데이터를 전달할 수 없다(616). 따라서, 소스 링크 계층(130)은 성공적이지 못한 통신을 나타내기 위해 싱크 링크 계층(180)으로 NACK로 응답한다(618).
소스 링크 계층(130)은 소스 데이터 통신을 2번 재시도하려고 시도한다(620, 622). 그러나, 각각의 반복된 재시도 또한 실패한다. 2번의 재시도 후, 소스 링크 계층(130)은 소스 프로토콜 A(122a)를 송신 상태로부터 이탈하게 하는 NACK를 소스 프로토콜 A(122a)로 전송한다(624).
유사하게, 싱크 링크 계층(180)이 또한 싱크 데이터 통신을 2번 재시도하려고 시도한다(630, 632). 그러나, 각각의 반복된 재시도 또한 실패한다. 2번의 재시도 후, 싱크 링크 계층(180)은 소스 프로토콜 A(192a)를 송신 상태로부터 이탈하게 하는 NACK를 소스 프로토콜 A(192a)로 전송한다(634).
도 6에서, 소스 링크 계층(130) 및 싱크 링크 계층(180)이 각기 실패된 통신을 2번 재시도한다. 이는 어떠한 측도 통신 트랜잭션을 성공적으로 완료할 수 없는 교착상태를 야기한다. 도 6의 이러한 교착상태 문제가, 도 7을 참조하여 설명될 바와 같이, 소스 링크 계층(130) 및 싱크 링크 계층(180)에 대하여 상이한 최대 재시도 제한들을 갖게 함으로써 처리된다.
도 7은 일 실시예에 따른 도 5의 멀티미디어 시스템(500)에서의 재시도 디스패리티를 예시하는 도면이다. 도 7에서, 소스 링크 계층(130)은 실패된 통신들을 제어 채널(156)을 통해 2번 재시도한다(620, 622). 싱크 링크 계층(180)은 실패된 통신들을 제어 채널(156)을 통해 3번 재시도한다(630, 632, 702). 싱크 링크 계층(180)에 의한 마지막 재시도(702)는 소스 프로토콜 A(122a)가 더 이상 송신 상태에 있지 않기 때문에 성공적이며, 이는 싱크 데이터가 소스 프로토콜 A(122a) 상으로 전달될 수 있게 한다. 소스 링크 계층(130)은 그 후 성공적인 통신의 수신확인으로서 긍정(positive) ACK를 싱크 링크 계층(180)으로 제공한다(708).
일부 실시예들에 있어, 멀티미디어 시스템(100)의 페이즈 오프셋 및 멀티미디어 시스템(500)의 재시도 디스패리티가 단일 시스템 내로 결합될 수 있다. 다른 실시예들에 있어, 멀티미디어 시스템은 멀티미디어 시스템(100)의 페이즈 오프셋 및 멀티미디어 시스템(500)의 재시도 디스패리티 중 하나를 포함할 수 있지만, 둘 모두를 포함하지는 않는다.
일 실시예에 있어, 소스 디바이스(110) 또는 싱크 디바이스(115) 내의 회로부의 표현(representation)이 비-일시적 컴퓨터-판독가능 매체(예를 들어, 하드 디스크 드라이브, 플래시 드라이브, 광 드라이브) 내에 데이터로서 저장될 수 있다. 이러한 설명들은 거동 레벨, 레지스터 전송 레벨, 로직 컴포넌트 레벨, 트랜지스터 레벨 및 레이아웃 기하구조-레벨 설명들일 수 있다.
본 개시를 읽으면, 당업자들이 멀티미디어 통신 링크의 전이중 제어 채널을 통한 데이터 통신을 위한 멀티미디어 시스템에 대한 추가적인 대안적 설계들을 이해할 것이다. 따라서, 본 발명의 특정 실시예들 및 애플리케이션들이 예시되고 설명되었지만, 실시예들이 본 명세서에서 개시된 정확한 구성 및 구성요소들에 한정되지 않으며, 당업자들에게 자명할 다양한 수정들, 변화들 및 변동들이 첨부된 청구범위에 정의된 바와 같은 본 발명의 사상 및 범위로부터 벗어나지 않고 본 명세서에 개시된 본 발명의 방법 및 장치의 배열, 동작 및 상세내용들에서 이루어질 수 있다는 것이 이해되어야 한다.

Claims (20)

  1. 데이터 통신을 위한 시스템으로서,
    전이중 제어 채널을 갖는 멀티미디어 통신 링크;
    소스 디바이스로서,
    반이중 변환 계층 프로토콜을 지원하는 소스 변환 계층; 및
    프레임당 n개의 시간 슬롯들을 갖는 시간 영역 다중화(time domain multiplexed: TDM) 프레임들을 사용하여 상기 멀티미디어 통신 링크의 상기 전이중 제어 채널을 통해 통신하는 소스 링크 계층을 가지며,
    상기 소스 디바이스는 제 1 시간 슬롯 위치를 상기 전이중 제어 채널을 통한 상기 소스 디바이스에 의한 데이터 송신을 위해 상기 반이중 변환 계층 프로토콜에 대응하는 가상 채널에 할당하는, 상기 소스 디바이스; 및
    싱크 디바이스로서,
    반이중 변환 계층 프로토콜을 지원하는 싱크 변환 계층; 및
    상기 멀티미디어 통신 링크의 상기 전이중 제어 채널을 통해 통신하는 싱크 링크 계층을 가지며,
    상기 싱크 디바이스는 제 2 시간 슬롯 위치를 상기 전이중 제어 채널을 통한 상기 싱크 디바이스에 의한 데이터 송신을 위해 상기 반이중 변환 계층 프로토콜에 대응하는 상기 가상 채널에 할당하며, 상기 제 2 시간 슬롯 위치의 타이밍(timing)은 상기 제 1 시간 슬롯 위치의 타이밍으로부터 (n/2 - n/10) 시간 슬롯들 내지 (n/2 + n/10) 시간 슬롯들 사이의 범위 내의 미리-결정된 오프셋만큼 오프셋되는, 상기 싱크 디바이스를 포함하는, 시스템.
  2. 청구항 1에 있어서,
    상기 싱크 디바이스는, 상기 제 2 시간 슬롯 위치의 상기 타이밍이 상기 제 1 시간 슬롯 위치의 상기 타이밍으로부터 (n/2 - n/10) 시간 슬롯들 내지 (n/2 + n/10) 시간 슬롯들 사이의 범위 내의 미리-결정된 오프셋만큼 오프셋되도록, 상기 제 1 시간 슬롯 위치의 타이밍에 기초하여 상기 제 2 시간 슬롯 위치의 타이밍을 설정하는, 시스템.
  3. 청구항 2에 있어서,
    상기 소스 디바이스는 상기 제 1 시간 슬롯에서 상기 전이중 제어 채널을 통해 동기화 캐릭터(character)들을 전송하며, 상기 싱크 디바이스는 상기 동기화 캐릭터들에 기초하여 상기 제 1 시간 슬롯의 상기 타이밍을 식별하는, 시스템.
  4. 청구항 2에 있어서,
    상기 싱크 디바이스는 (n/2 - n/10) 시간 슬롯들 내지 (n/2 + n/10) 시간 슬롯들 사이의 범위 내의 미리-결정된 오프셋에 더 기초하여 상기 제 1 시간 슬롯의 상기 타이밍을 설정하는, 시스템.
  5. 청구항 1에 있어서,
    상기 소스 디바이스는 상기 제 1 시간 슬롯 위치에서 상기 가상 채널에 대한 제어 데이터를 송신하며, 상기 싱크 디바이스는 상기 제어 데이터의 수신 다음의 상기 제 2 시간 슬롯 위치의 다음 시간 슬롯에서 수신확인(acknowledgement)으로 상기 제어 데이터에 대해 회신하는, 시스템.
  6. 멀티미디어 통신 링크를 통한 제 2 디바이스와의 데이터 통신을 위한 제 1 디바이스로서,
    상기 멀티미디어 통신 링크의 전이중 제어 채널로의 연결을 위한 인터페이스;
    반이중 변환 계층 프로토콜을 지원하는 변환 계층; 및
    프레임당 n개의 시간 슬롯들을 갖는 시간 영역 다중화(time domain multiplexed: TDM) 프레임들을 사용하여 상기 전이중 제어 채널을 통해 통신하는 링크 계층으로서, 상기 링크 계층은 제 1 시간 슬롯 위치를 상기 전이중 제어 채널을 통한 상기 제 1 디바이스에 의한 데이터 송신을 위해 상기 반이중 변환 계층 프로토콜에 대응하는 가상 채널에 할당하고, 제 2 시간 슬롯 위치는 상기 전이중 제어 채널을 통한 상기 제 2 디바이스로부터의 데이터 송신을 위해 상기 반이중 변환 계층 프로토콜에 대응하는 상기 가상 채널에 할당되며, 상기 제 2 시간 슬롯 위치의 타이밍은 상기 제 1 시간 슬롯 위치의 타이밍으로부터 (n/2 - n/10) 시간 슬롯들 내지 (n/2 + n/10) 시간 슬롯들 사이의 범위 내의 미리-결정된 오프셋만큼 오프셋되는, 상기 링크 계층을 포함하는, 제 1 디바이스.
  7. 청구항 6에 있어서,
    상기 제 2 시간 슬롯 위치의 상기 타이밍은 상기 제 1 시간 슬롯 위치의 상기 타이밍에 기초하여 설정되는, 제 1 디바이스.
  8. 청구항 7에 있어서,
    상기 링크 계층은 상기 전이중 제어 채널을 통해 상기 제 1 시간 슬롯 위치에서 동기화 캐릭터를 전송하고, 상기 동기화 캐릭터는 상기 제 1 시간 슬롯 위치의 상기 타이밍을 식별하고 상기 제 1 시간 슬롯 위치에 기초하여 상기 제 2 시간 슬롯 위치의 상기 타이밍을 설정하기 위하여 상기 제 2 디바이스에 의해 사용가능한, 제 1 디바이스.
  9. 청구항 6에 있어서,
    상기 링크 계층은 상기 제 2 시간 슬롯 위치의 상기 타이밍을 식별하고, 상기 제 2 시간 슬롯 위치의 상기 타이밍에 기초하여 상기 제 1 시간 슬롯 위치의 상기 타이밍을 설정하는, 제 1 디바이스.
  10. 청구항 9에 있어서,
    상기 링크 계층은 상기 제 1 시간 슬롯 위치 동안 수신된 동기화 캐릭터에 기초하여 상기 제 2 시간 슬롯 위치의 상기 타이밍을 식별하는, 제 1 디바이스.
  11. 청구항 9에 있어서,
    상기 링크 계층은 (n/2 - n/10) 시간 슬롯들 내지 (n/2 + n/10) 시간 슬롯들 사이의 범위 내의 미리-결정된 오프셋에 더 기초하여 상기 제 1 시간 슬롯 위치의 타이밍을 설정하는, 제 1 디바이스.
  12. 청구항 6에 있어서,
    상기 링크 계층은 상기 제 2 시간 슬롯 위치에서 상기 가상 채널에 대한 제어 데이터를 수신하고, 상기 제어 데이터의 수신 다음의 상기 제 1 시간 슬롯 위치의 다음 시간 슬롯에서 수신확인으로 회신하는, 제 1 디바이스.
  13. 멀티미디어 통신 링크를 통한 제 2 디바이스와의 데이터 통신을 위한 제 1 디바이스의 표현(representation)을 저장한 비-일시적 컴퓨터 판독가능 매체로서,
    상기 제 1 디바이스는:
    상기 멀티미디어 통신 링크의 전이중 제어 채널로의 연결을 위한 인터페이스;
    반이중 변환 계층 프로토콜을 지원하는 변환 계층; 및
    프레임당 n개의 시간 슬롯들을 갖는 시간 영역 다중화(time domain multiplexed: TDM) 프레임들을 사용하여 상기 전이중 제어 채널을 통해 통신하는 링크 계층으로서, 상기 링크 계층은 제 1 시간 슬롯 위치를 상기 전이중 제어 채널을 통한 상기 제 1 디바이스에 의한 데이터 송신을 위해 상기 반이중 변환 계층 프로토콜에 대응하는 가상 채널에 할당하고, 제 2 시간 슬롯 위치는 상기 전이중 제어 채널을 통한 상기 제 2 디바이스로부터의 데이터 송신을 위해 상기 반이중 변환 계층 프로토콜에 대응하는 상기 가상 채널에 할당되며, 상기 제 2 시간 슬롯 위치의 타이밍은 상기 제 1 시간 슬롯 위치의 타이밍으로부터 (n/2 - n/10) 시간 슬롯들 내지 (n/2 + n/10) 시간 슬롯들 사이의 범위 내의 미리-결정된 오프셋만큼 오프셋되는, 상기 링크 계층을 포함하는, 비-일시적 컴퓨터 판독가능 매체.
  14. 청구항 13에 있어서,
    상기 제 2 시간 슬롯 위치의 상기 타이밍은 상기 제 1 시간 슬롯 위치의 상기 타이밍에 기초하여 설정되는, 비-일시적 컴퓨터 판독가능 매체.
  15. 청구항 13에 있어서,
    상기 링크 계층은 상기 제 2 시간 슬롯 위치의 상기 타이밍을 식별하고, 상기 제 2 시간 슬롯 위치의 상기 타이밍에 기초하여 상기 제 1 시간 슬롯 위치의 상기 타이밍을 설정하는, 비-일시적 컴퓨터 판독가능 매체.
  16. 청구항 15에 있어서,
    상기 링크 계층은 상기 제 1 시간 슬롯 위치 동안 수신된 동기화 캐릭터에 기초하여 상기 제 2 시간 슬롯 위치의 상기 타이밍을 식별하는, 비-일시적 컴퓨터 판독가능 매체.
  17. 청구항 15에 있어서,
    상기 링크 계층은 (n/2 - n/10) 시간 슬롯들 내지 (n/2 + n/10) 시간 슬롯들 사이의 범위 내의 미리-결정된 오프셋에 더 기초하여 상기 제 1 시간 슬롯 위치의 타이밍을 설정하는, 비-일시적 컴퓨터 판독가능 매체.
  18. 청구항 13에 있어서,
    상기 링크 계층은 상기 제 2 시간 슬롯 위치에서 상기 가상 채널에 대한 제어 데이터를 수신하고, 상기 제어 데이터의 수신 다음의 상기 제 1 시간 슬롯 위치의 다음 시간 슬롯에서 수신확인으로 회신하는, 비-일시적 컴퓨터 판독가능 매체.
  19. 삭제
  20. 삭제
KR1020140121001A 2014-08-27 2014-09-12 멀티미디어 통신 링크의 제어 채널에 대한 페이즈 관계 제어 KR102131247B1 (ko)

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US14/470,804 US9490962B2 (en) 2014-08-27 2014-08-27 Phase relationship control for control channel of a multimedia communication link

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