KR102119755B1 - Epitaxial wafer and method for fabricating the same - Google Patents
Epitaxial wafer and method for fabricating the same Download PDFInfo
- Publication number
- KR102119755B1 KR102119755B1 KR1020120137986A KR20120137986A KR102119755B1 KR 102119755 B1 KR102119755 B1 KR 102119755B1 KR 1020120137986 A KR1020120137986 A KR 1020120137986A KR 20120137986 A KR20120137986 A KR 20120137986A KR 102119755 B1 KR102119755 B1 KR 102119755B1
- Authority
- KR
- South Korea
- Prior art keywords
- growth
- epitaxial
- reaction source
- amount
- epitaxial wafer
- Prior art date
Links
- 238000000034 method Methods 0.000 title description 43
- 230000012010 growth Effects 0.000 claims abstract description 94
- 239000000758 substrate Substances 0.000 claims abstract description 22
- 238000004519 manufacturing process Methods 0.000 claims abstract description 13
- 238000010790 dilution Methods 0.000 claims abstract description 8
- 239000012895 dilution Substances 0.000 claims abstract description 8
- 238000000137 annealing Methods 0.000 claims description 7
- 230000007547 defect Effects 0.000 claims description 7
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims description 7
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 6
- 230000000087 stabilizing effect Effects 0.000 claims description 2
- 230000003698 anagen phase Effects 0.000 claims 1
- 230000008569 process Effects 0.000 description 30
- 239000007789 gas Substances 0.000 description 13
- 239000000463 material Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 2
- 238000007865 diluting Methods 0.000 description 2
- 230000004907 flux Effects 0.000 description 2
- 230000014509 gene expression Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 230000002159 abnormal effect Effects 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- SLLGVCUQYRMELA-UHFFFAOYSA-N chlorosilicon Chemical compound Cl[Si] SLLGVCUQYRMELA-UHFFFAOYSA-N 0.000 description 1
- 230000000052 comparative effect Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000000376 reactant Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02524—Group 14 semiconducting materials
- H01L21/02529—Silicon carbide
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02367—Substrates
- H01L21/0237—Materials
- H01L21/02373—Group 14 semiconducting materials
- H01L21/02378—Silicon carbide
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02612—Formation types
- H01L21/02617—Deposition types
- H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Chemical Vapour Deposition (AREA)
- Crystals, And After-Treatments Of Crystals (AREA)
Abstract
본 발명의 한 실시예에 따른 에피택셜 웨이퍼의 제조 방법은 기판이 마련된 챔버 내에 에피택셜 성장을 위한 반응 소스를 주입하여 제1 성장 온도에서 제1 성장 속도로 에피택셜층을 성장시키는 예비 성장 단계 및 상기 챔버 내에 상기 반응 소스를 주입하여 제2 성장 온도에서 제2 성장 속도로 상기 에피택셜층을 목표 두께까지 성장시키는 후속 성장 단계를 포함하고, 상기 예비 성장 단계 동안 상기 반응 소스의 양은 희석 가스의 양의 1/4000~1/3000에서 시작하여 1/800~1/600까지 증가된다.A method of manufacturing an epitaxial wafer according to an embodiment of the present invention includes a pre-growth step of growing an epitaxial layer at a first growth rate at a first growth temperature by injecting a reaction source for epitaxial growth into a chamber provided with a substrate, and And a subsequent growth step of injecting the reaction source into the chamber to grow the epitaxial layer to a target thickness at a second growth rate at a second growth temperature, wherein the amount of the reaction source during the pre-growth step is the amount of dilution gas It starts at 1/4000~1/3000 and increases from 1/800~1/600.
Description
발명은 에피택셜 웨이퍼 및 그 제조 방법에 관한 것으로, 보다 상세하게는 웨이퍼의 기저면 전위 결함(Basal Plane Dislocation, BPD)이 제어된 에피택셜 웨이퍼 및 그 제조 방법에 관한 것이다.The present invention relates to an epitaxial wafer and a method for manufacturing the epitaxial wafer, and more particularly, to an epitaxial wafer in which a base plane dislocation defect (BPD) of the wafer is controlled, and a method for manufacturing the epitaxial wafer.
에피택셜 웨이퍼는 기판 상에 형성된 에피층을 포함한다. 기판은, 예를 들면 SiC 기판일 수 있다. 에피택셜 웨이퍼에 기저면 전위 결함(Basal Plane Dislocation, BPD)이 존재하는 경우, 반도체 소자의 신뢰성에 많은 영향을 미친다. 따라서, BPD를 제어할 필요가 있다.The epitaxial wafer includes an epi layer formed on the substrate. The substrate may be, for example, a SiC substrate. When a base plane dislocation (BPD) is present on the epitaxial wafer, it greatly affects the reliability of the semiconductor device. Therefore, it is necessary to control the BPD.
에피택셜 웨이퍼의 BPD를 제어하기 위하여 에피택셜 성장의 속도를 조절하는 방법이 제안되고 있다(한국공개특허 제2012-0046282호, 한국공개특허 제2010-0063058호). 그러나, 이러한 방법에 의하더라도 요구되는 수준의 BPD 제어 효과를 얻는 데 한계가 있다. 따라서, 효율적으로 BPD를 제어하는 방법이 필요하다. A method of controlling the rate of epitaxial growth has been proposed to control the BPD of an epitaxial wafer (Korean Patent Publication No. 2012-0046282, Korean Patent Publication No. 2010-0063058). However, even with this method, there is a limit in obtaining a required level of BPD control effect. Therefore, there is a need for a method for efficiently controlling BPD.
본 발명이 이루고자 하는 기술적 과제는 에피택셜 웨이퍼의 기저면 전위 결함(Basal Plane Dislocation, BPD)이 제어된 에피택셜 웨이퍼 및 그 제조 방법을 제공하기 위한 것이다.The technical problem to be achieved by the present invention is to provide an epitaxial wafer having a base plane dislocation defect (BPD) controlled by an epitaxial wafer and a method for manufacturing the same.
본 발명의 한 실시예에 따른 에피택셜 웨이퍼의 제조 방법은 기판이 마련된 챔버 내에 에피택셜 성장을 위한 반응 소스를 주입하여 제1 성장 온도에서 제1 성장 속도로 에피택셜층을 성장시키는 예비 성장 단계 및 상기 챔버 내에 상기 반응 소스를 주입하여 제2 성장 온도에서 제2 성장 속도로 상기 에피택셜층을 목표 두께까지 성장시키는 후속 성장 단계를 포함하고, 상기 예비 성장 단계 동안 상기 반응 소스의 양은 희석 가스의 양의 1/4000 내지 1/3000에서 시작하여 1/800 내지 1/600까지 증가된다.A method of manufacturing an epitaxial wafer according to an embodiment of the present invention includes a pre-growth step of growing an epitaxial layer at a first growth rate at a first growth temperature by injecting a reaction source for epitaxial growth into a chamber provided with a substrate, and And a subsequent growth step of injecting the reaction source into the chamber to grow the epitaxial layer to a target thickness at a second growth rate at a second growth temperature, wherein the amount of the reaction source during the pre-growth step is the amount of dilution gas It starts at 1/4000 to 1/3000 of and increases from 1/800 to 1/600.
상기 제1 성장 온도는 1600℃ 내지 1640℃이고, 상기 제2 성장 온도는 1500℃ 내지 1700℃이며, 상기 제1 성장 속도는 1 내지 3㎛/h이고, 상기 제2 성장 속도는 20㎛/h이상일 수 있다.The first growth temperature is 1600°C to 1640°C, the second growth temperature is 1500°C to 1700°C, the first growth rate is 1 to 3 μm/h, and the second growth rate is 20 μm/h It may be abnormal.
상기 예비 성장 단계는 30초 내지 3분 동안 지속될 수 있다.The pre-growth step can last for 30 seconds to 3 minutes.
상기 예비 성장 단계 및 상기 후속 성장 단계에서 C/Si 비는 0.7 내지 1.5이고, Si/H2 비는 1/800 내지 1/400이며, 압력은 80mbar 내지 110mbar일 수 있다.In the preliminary growth step and the subsequent growth step, the C/Si ratio is 0.7 to 1.5, the Si/H 2 ratio is 1/800 to 1/400, and the pressure may be 80 mbar to 110 mbar.
상기 예비 성장 단계 후, 상기 후속 성장 단계 전에 격자를 안정화시키는 어닐링(annealing) 단계를 더 포함할 수 있다.After the pre-growth step, an annealing step of stabilizing the lattice before the subsequent growth step may be further included.
상기 어닐링 단계는 5분 내지 30분 동안 지속될 수 있다.The annealing step may last for 5 to 30 minutes.
본 발명의 한 실시예에 따른 에피택셜 웨이퍼는 기판, 그리고 상기 기판 상에 형성되는 에피택셜층을 포함하고, 상기 에피택셜층의 기저면 전위 결함(Basal Plane Dislocation, BPD)은 0.1/cm2 이하이다.An epitaxial wafer according to an embodiment of the present invention includes a substrate and an epitaxial layer formed on the substrate, and a base plane dislocation (BPD) of the epitaxial layer is 0.1/cm 2 or less. .
상기 기판 및 상기 에피택셜층은 실리콘 카바이드 계열로 형성될 수 있다.The substrate and the epitaxial layer may be formed of a silicon carbide series.
본 발명의 실시예에 따르면, 에피택셜 웨이퍼의 기저면 전위 결함이 감소되어, 특성 및 수율이 향상된 고품질의 에피택셜 웨이퍼를 제조할 수 있다.According to an embodiment of the present invention, the base surface dislocation defect of the epitaxial wafer is reduced, so that a high-quality epitaxial wafer with improved properties and yield can be manufactured.
도 1은 본 발명의 한 실시예에 따른 에피택셜 웨이퍼 제조 공정을 설명하기 위한 도면이다.
도 2는 본 발명의 한 실시예에 따른 에피택셜 웨이퍼 제조 방법을 나타낸 순서도이다.
도 3은 본 발명의 한 실시예에 따른 에피택셜 웨이퍼의 개념도이다.1 is a view for explaining an epitaxial wafer manufacturing process according to an embodiment of the present invention.
2 is a flowchart illustrating a method for manufacturing an epitaxial wafer according to an embodiment of the present invention.
3 is a conceptual diagram of an epitaxial wafer according to an embodiment of the present invention.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. The present invention can be applied to various changes and can have various embodiments, and specific embodiments will be illustrated and described in the drawings. However, this is not intended to limit the present invention to specific embodiments, and should be understood to include all modifications, equivalents, and substitutes included in the spirit and scope of the present invention.
제2, 제1 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제2 구성요소는 제1 구성요소로 명명될 수 있고, 유사하게 제1 구성요소도 제2 구성요소로 명명될 수 있다. 및/또는 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다. Terms including ordinal numbers such as second and first may be used to describe various components, but the components are not limited by the terms. The terms are used only for the purpose of distinguishing one component from other components. For example, the second component may be referred to as a first component without departing from the scope of the present invention, and similarly, the first component may also be referred to as a second component. The term and/or includes a combination of a plurality of related described items or any one of a plurality of related described items.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.The terms used in this application are only used to describe specific embodiments, and are not intended to limit the present invention. Singular expressions include plural expressions unless the context clearly indicates otherwise. In this application, terms such as “include” or “have” are intended to indicate the presence of features, numbers, steps, actions, components, parts, or combinations thereof described in the specification, one or more other features. It should be understood that the existence or addition possibilities of fields or numbers, steps, operations, components, parts or combinations thereof are not excluded in advance.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.Unless otherwise defined, all terms used herein, including technical or scientific terms, have the same meaning as commonly understood by a person skilled in the art to which the present invention pertains. Terms, such as those defined in a commonly used dictionary, should be interpreted as having meanings consistent with meanings in the context of related technologies, and should not be interpreted as ideal or excessively formal meanings unless explicitly defined in the present application. Does not.
층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우 뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.When a portion of a layer, film, region, plate, etc. is said to be “above” another portion, this includes not only the case “directly above” the other portion but also another portion in the middle. Conversely, when one part is "just above" another part, it means that there is no other part in the middle.
이하, 첨부된 도면을 참조하여 실시예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 대응하는 구성 요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.Hereinafter, exemplary embodiments will be described in detail with reference to the accompanying drawings, but the same or corresponding components are assigned the same reference numbers regardless of reference numerals, and redundant descriptions thereof will be omitted.
본 발명의 한 실시예에 따르면, 에피택셜 웨이퍼의 기저면 전위 결함(Basal Plane Dislocation, BPD)을 감소시킬 수 있는 방법을 제공한다. 이러한 에피택셜 웨이퍼의 BPD는 초기에 투입되는 반응 가스의 양(flux), 성장 온도, 압력, 전체 가스의 양, C/Si 비율(ratio), Si/H2 비율 등의 변수들에 의해서 달라질 수 있다. According to an embodiment of the present invention, there is provided a method capable of reducing basal plane dislocation (BPD) of an epitaxial wafer. The BPD of the epitaxial wafer can be varied by variables such as the amount of reactant gas initially injected (flux), growth temperature, pressure, total gas amount, C/Si ratio, and Si/H 2 ratio. have.
본 발명의 한 실시에에 따르면, 이러한 BPD를 0.1/cm2 이하(즉, 1 cm2 당 0.1개 이하의 결함)로 줄이기 위한 방법을 제공하며, 이를 위해 성장 온도, 압력, 성장 속도(즉, 투입되는 반응 소스의 양), C/Si 비율을 제어하는 방법을 이용한다. According to one embodiment of the present invention, there is provided a method for reducing such BPD to 0.1/cm 2 or less (ie, 0.1 or less defects per 1 cm 2 ), and for this purpose, growth temperature, pressure, and growth rate (ie, Method of controlling the C/Si ratio) and C/Si ratio).
도 1은 본 발명의 한 실시예에 따른 에피택셜 웨이퍼 제조 공정을 설명하기 위한 도면이고, 도 2는 본 발명의 한 실시예에 따른 에피택셜 웨이퍼 제조 방법을 나타낸 순서도이다.1 is a view for explaining an epitaxial wafer manufacturing process according to an embodiment of the present invention, Figure 2 is a flow chart showing a method for manufacturing an epitaxial wafer according to an embodiment of the present invention.
이하, 도 2의 순서도를 중심으로 도 1을 참조하여 본 발명의 실시예에 따른 에피택셜 웨이퍼 제조 방법에 관하여 상세히 설명한다. Hereinafter, a method of manufacturing an epitaxial wafer according to an embodiment of the present invention will be described in detail with reference to FIG. 1 with reference to the flowchart of FIG. 2.
도 2를 참조하면, 단계 S200에서 반응 챔버 내에 기판(도 1의 도면부호 110 참조)을 마련한 후, 본 발명의 실시예에서는 단계 S210과 같은 예비 성장 공정을 수행한다.Referring to FIG. 2, after preparing the substrate (see
도 1을 참조할 때 실리콘 카바이드 계열의 기판(4H-SiC 웨이퍼)이 예시되고 있지만, 위 기판은 최종 제작하고자 하는 소자, 제품에 따라 이와 상이할 수 있음은 물론이다. 이와 같은 기판 상에 특정 재질의 물질을 적층시키는 공정에 앞서, 반도체 웨이퍼 상에 에피택셜층(도 1의 도면부호 115 참조)을 적층(성장)시켜 그 에피택셜층이 일종의 버퍼로서의 기능을 수행하도록 할 수 있다. 그러나 이러한 에피택셜층의 성장 과정에서, BPD가 발생할 수 있으며, BPD가 허용치 이상이 되는 경우에는 제품의 기판으로서 사용하기에 부적합하다. Referring to FIG. 1, a silicon carbide-based substrate (4H-SiC wafer) is exemplified, but it can be understood that the above substrate may be different depending on devices and products to be finally manufactured. Prior to the process of stacking a material of a specific material on such a substrate, an epitaxial layer (see
따라서 본 발명의 실시예에서는 BPD를 0.1/cm2 이하로 감소시킬 수 있는 방법으로서 도 2의 단계 S210에서와 같은 예비 성장 공정이라는 단계를 두고 있다.Therefore, in the embodiment of the present invention, as a method for reducing the BPD to 0.1/cm 2 or less, a step called a pre-growth process as in step S210 of FIG. 2 is put.
본 발명의 실시예에 의할 때, 예비 성장 공정은, 단계 S220에 의한 후속 성장 공정에서의 성장 속도(이하, 후속 성장 속도) 보다 저속인 성장 속도(이하, 예비 성장 속도)로 수행된다. 여기서, 성장 속도는 챔버 내에 주입되는 반응 소스의 양(flux)을 조절함으로써 조절 가능하다.According to the embodiment of the present invention, the pre-growth process is performed at a growth rate (hereinafter, pre-growth rate) that is slower than the growth rate (hereinafter, the subsequent growth rate) in the subsequent growth process by step S220. Here, the growth rate can be adjusted by controlling the amount of the reaction source (flux) injected into the chamber.
예비 성장 공정은, 반응 챔버 내에 에피택셜 성장을 위한 반응 소스를 주입함에 있어서, 후속 성장 속도 보다 저속인 예비 성장 속도로 기판 상에 에피택셜층을 성장시키는 공정에 해당한다. 여기서, 반응 소스는 에피택셜층의 피적층 대상인 기판의 재질 및 종류에 따라서 상이해진다. 예를 들어, 도 1과 같이 기판(110)이 실리콘 카바이드 계열의 웨이퍼인 경우, 이와의 격자 상수 일치가 가능한 물질로서, SiH4+C3H8+H2, MTS(CH3SiCl3), TCS(SiHCl3), SixCx 등의 탄소 및 규소를 포함하는 화합물을 포함하는 고상, 액상, 기상의 물질이 반응 소스로서 이용될 수 있을 것이다.The pre-growth process corresponds to a process of growing an epitaxial layer on a substrate at a pre-growth rate that is slower than the subsequent growth rate in injecting a reaction source for epitaxial growth into the reaction chamber. Here, the reaction source differs depending on the material and type of the substrate to be deposited on the epitaxial layer. For example, when the
이때, 예비 성장 공정에서의 성장 온도(이하, 예비 성장 온도)는 1600℃ 내지 1640℃이고, 압력은 80mbar 내지 110mbar이며, C/Si 비는 0.7 내지 1.5이고, Si/H2 비는 1/400 내지 1/800이다.At this time, the growth temperature in the pre-growth process (hereinafter, the pre-growth temperature) is 1600° C. to 1640° C., the pressure is 80 mbar to 110 mbar, the C/Si ratio is 0.7 to 1.5, and the Si/H 2 ratio is 1/400. To 1/800.
예비 성장 공정은 30초 내지 3분, 바람직하게는 2분 내지 3분 동안 유지된다. 반응 소스의 양은 희석 가스의 양의 1/4000 내지 1/3000에서 시작하되, 반응 소스의 양을 점차 늘려(ramping), 반응 소스의 양이 희석 가스의 양의 1/800내지 1/600이 되도록 조절한다. 여기서, 희석 가스는 반응 소스를 희석하는 용도로 사용되는 가스를 의미한다. 본 명세서에서 희석 가스로 수소 가스(H2)가 이용되는 것을 가정하여 설명한다.The pre-growth process is maintained for 30 seconds to 3 minutes, preferably 2 minutes to 3 minutes. The amount of the reaction source starts from 1/4000 to 1/3000 of the amount of the dilution gas, but gradually increases the amount of the reaction source (ramping) so that the amount of the reaction source is 1/800 to 1/600 of the amount of the dilution gas. Adjust. Here, the diluting gas means a gas used for diluting the reaction source. In this specification, it is assumed that hydrogen gas (H 2 ) is used as a dilution gas.
이때, 예비 성장 속도는, 예를 들어, 1㎛/h 내지 3 ㎛/h의 속도(즉, 시간 당 1㎛/h 내지 3 ㎛/의 두께로 에피택셜층이 적층되는 속도)로 설정될 수 있다. At this time, the preliminary growth rate may be set, for example, at a rate of 1 μm/h to 3 μm/h (ie, a rate at which the epitaxial layer is laminated to a thickness of 1 μm/h to 3 μm/hour). have.
일반적으로 높은 성장 온도에서 에피택셜 성장을 수행하는 경우, 반응 소스에 의한 원자들이 높은 에너지를 가져 원자간 이동도가 활발하다. 따라서, 높은 성장 온도를 유지하면서 빠른 속도로 성장시키는 경우, 균일한 적층(성장)이 어려울 수 있다. 따라서 위 예비 성장 공정에서는 고온의 성장 온도를 유지함으로써 반응 소스에 의한 원자 간 이동도를 활발히 하여 고른 성장이 가능한 환경을 마련하되, 그 성장 속도는 낮춤으로써 그 원자들이 기판 상에 고르게 분포 및 성장될 수 있는 시간을 부여하는 것이다. 따라서 이러한 예비 성장 공정에 의하면 내부 결함을 크게 줄여줄 수 있다. In general, when epitaxial growth is performed at a high growth temperature, the atoms by the reaction source have high energy and the mobility between atoms is active. Therefore, when growing at a high rate while maintaining a high growth temperature, uniform lamination (growth) may be difficult. Therefore, in the above preliminary growth process, by maintaining the high temperature growth temperature, the mobility between atoms by the reaction source is actively provided to provide an environment in which even growth is possible, but the growth rate is lowered so that the atoms are evenly distributed and grown on the substrate. It is to give time. Therefore, this pre-growth process can greatly reduce internal defects.
위와 같은 예비 성장 공정을 수행한 이후에는, 단계 S220에서와 같은 후속 성장 공정을 수행한다. 이때, 후속 성장 공정은, 앞서 예비 성장 공정에 기반하여 성장된 에피택셜층 위에 본격적으로 에피택셜 성장을 수행하는 공정에 해당한다. 이러한 후속 성장 공정은 예비 성장 공정을 거친 후의 성장 공정이므로 예비 성장 공정에서의 성장 속도에 비해 빠른 속도로 에피택셜 성장을 수행할 수 있다.After performing the above preliminary growth process, a subsequent growth process as in step S220 is performed. At this time, the subsequent growth process corresponds to a process of performing epitaxial growth in earnest on the epitaxial layer grown based on the preliminary growth process. Since the subsequent growth process is a growth process after the pre-growth process, epitaxial growth can be performed at a faster rate than the growth rate in the pre-growth process.
후속 성장 공정에서의 성장 온도(즉, 후속 성장 온도)는 예를 들어 1500 ℃ 내지 1700 ℃ 범위에서 설정될 수 있으며, 압력은 80mbar 내지 110mbar이고, C/Si비는 1이며, Si/H2 비는 1/800 내지 1/400이고, 반응 소스의 양은 희석 가스의 양에 대하여 1/800 내지 1/600으로 유지한다. The growth temperature in the subsequent growth process (ie, the subsequent growth temperature) can be set, for example, in the range of 1500° C. to 1700° C., the pressure is 80 mbar to 110 mbar, the C/Si ratio is 1, and the Si/H 2 ratio. Is 1/800 to 1/400, and the amount of the reaction source is maintained at 1/800 to 1/600 relative to the amount of dilution gas.
이러한 후속 성장 공정은 에피택셜층의 전체 두께가 성장시키고자 하는 목표 두께가 될 때까지 수행될 수 있다. 이때, 목표 두께는 에피택셜 웨이퍼의 활용 목적, 용도, 최종 소자, 제품의 성격, 설계치 등에 의해 상이해질 수 있다.This subsequent growth process may be performed until the entire thickness of the epitaxial layer becomes a target thickness to be grown. At this time, the target thickness may be different depending on the purpose of use of the epitaxial wafer, the purpose, the final device, the nature of the product, and the design value.
한편, 예비 성장 공정 후 어닐링(annealing)을 통해 격자를 안정화시킨 후 후속 성장 공정을 실시할 수도 있다. 이때, 어닐링은 5분 내지 30분 동안 지속될 수 있다. 예비 성장 공정에서의 C/Si 비에 따라 어닐링 지속 시간이 달라질 수 있다.Meanwhile, after the preliminary growth process, the lattice may be stabilized through annealing, followed by a subsequent growth process. At this time, the annealing may last for 5 to 30 minutes. The annealing duration may vary depending on the C/Si ratio in the pre-growth process.
이하, 실시예를 이용하여 본 발명의 한 실시예에 따른 에피택셜 웨이퍼의 제조 방법을 설명한다.Hereinafter, a method of manufacturing an epitaxial wafer according to an embodiment of the present invention will be described using examples.
<실시예><Example>
예비 성장 공정 동안 1700℃, 90mbar, C/Si 비 1.0, Si/H2 비 1/600에서 3분 동안 반응 소스의 양을 H2 가스의 1/4000에서 시작하여 1/700까지 증가시킨 후, 후속 성장 공정 동안 1600℃, 90mbar, C/Si 비 1, Si/H2 비 1/600 에서 반응 소스의 양을 H2 가스의 1/700에서 유지한 결과, BPD가 0.1/cm2이하인 에피택셜 웨이퍼를 얻을 수 있었다.During the pre-growth process, after increasing the amount of the reaction source at 1700° C., 90 mbar, C/Si ratio 1.0, Si/H 2 ratio 1/600 for 3 minutes, starting at 1/4000 of H 2 gas and increasing to 1/700, The epitaxial wafer with a BPD of 0.1/cm 2 or less as a result of maintaining the amount of the reaction source at 1/700 of H2 gas at 1600° C., 90 mbar, C/Si ratio 1, Si/H 2 ratio 1/600 during the subsequent growth process. Was able to get.
<비교예> <Comparative Example>
예비 성장 공정 동안 1700℃, 90mbar, C/Si 비 1, Si/H2 비 1/700에서 3분 동안 반응 소스의 양을 H2 가스의 1/4000에서 유지한 후, 후속 성장 공정 동안 1600℃, 90mbar, C/Si 비 1, Si/H2 비 1/600 에서 반응 소스의 양을 H2 가스의 1/700에서 유지한 결과, BPD가 0.1/cm2 보다 큰 에피택셜 웨이퍼를 얻을 수 있었다.The amount of the reaction source was maintained at 1/4000 of H2 gas for 3 minutes at 1700°C, 90 mbar, C/Si ratio 1, Si/H 2 ratio 1/700 during the pre-growth process, and then 1600°C during the subsequent growth process, As a result of maintaining the amount of the reaction source at 1/700 of H2 gas at 90 mbar, C/Si ratio 1, and Si/H 2 ratio 1/600, an epitaxial wafer having a BPD greater than 0.1/cm 2 was obtained.
도 3은 본 발명의 한 실시예에 따른 에피택셜 웨이퍼의 개념도이다.3 is a conceptual diagram of an epitaxial wafer according to an embodiment of the present invention.
도 3을 참조하면, 에피택셜 웨이퍼(300)는 기판(310) 및 기판(310) 상에 형성되는 에피택셜층(320)을 포함한다. 기판(310)은 실리콘 카바이드 계열의 웨이퍼일 수 있고, 이에 따라 에피택셜층(320)도 실리콘 카바이드 구조체일 수 있다.Referring to FIG. 3, the
에피택셜층(320)의 기저면 전위 결함(Basal Plane Dislocation, BPD)은 0.1/cm2 이하일 수 있다.The base plane dislocation defect (BPD) of the
이상에서는 본 발명의 실시예를 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 쉽게 이해할 수 있을 것이다.Although described above with reference to the embodiments of the present invention, those skilled in the art variously modify the present invention without departing from the spirit and scope of the present invention as set forth in the claims below. And it can be easily understood.
Claims (6)
상기 예비 성장 단계에서 형성된 상기 제 1 에픽택셜층의 격자를 안정화시키는 어닐링(annealing) 단계; 및
상기 챔버 내에 상기 반응 소스를 주입하여 제2 성장 온도에서 제2 성장 속도로 상기 어닐링 단계에 의해 격자가 완성된 상기 제 1 에픽택셜층에 상기 제 2 에피택셜층을 목표 두께까지 성장시키는 후속 성장 단계를 포함하고,
상기 예비 성장 단계 동안 상기 반응 소스의 양은 희석 가스의 양의 1/4000 내지 1/3000에서 시작하여 1/800 내지 1/600까지 증가되고,
상기 후속 성장 단계에서 반응 소스의 양은, 상기 예비 성장 단계에서의 반응 소스의 양과 동일한 양인 희석 가스의 양에 대하여 1/800 내지 1/600으로 유지되고,
상기 제1 성장 온도는 1600℃ 내지 1640℃이고, 상기 제2 성장 온도는 1500℃ 내지 1700℃이며,
상기 제1 성장 속도는 1㎛/h 내지 3㎛/h이고, 상기 제2 성장 속도는 20㎛/h이상인 에피택셜 웨이퍼의 제조 방법.A pre-growth step of growing a first epitaxial layer at a first growth rate at a first growth temperature by injecting a reaction source for epitaxial growth into a chamber provided with a substrate;
An annealing step of stabilizing the lattice of the first epitaxial layer formed in the pre-growth step; And
Subsequent growth step of injecting the reaction source into the chamber to grow the second epitaxial layer to a target thickness in the first epitaxial layer where the lattice is completed by the annealing step at a second growth rate at a second growth temperature. Including,
During the pre-growth phase, the amount of the reaction source starts at 1/4000 to 1/3000 of the amount of dilution gas and increases from 1/800 to 1/600,
The amount of the reaction source in the subsequent growth step is maintained at 1/800 to 1/600 relative to the amount of dilution gas, which is the same amount as the reaction source in the pre-growth step,
The first growth temperature is 1600 ℃ to 1640 ℃, the second growth temperature is 1500 ℃ to 1700 ℃,
The first growth rate is 1㎛ / h to 3㎛ / h, the second growth rate is 20㎛ / h or more epitaxial wafer manufacturing method.
상기 예비 성장 단계 및 상기 후속 성장 단계에서 C/Si 비는 0.7 내지 1.5이고, Si/H2 비는 1/800 내지 1/400이며, 압력은 80mbar 내지 110mbar인 에피택셜 웨이퍼의 제조 방법.According to claim 1,
In the pre-growth step and the subsequent growth step, the C/Si ratio is 0.7 to 1.5, the Si/H 2 ratio is 1/800 to 1/400, and the pressure is 80 mbar to 110 mbar.
상기 제 2 에피택셜층의 기저면 전위 결함(Basal Plane Dislocation, BPD)은 0.1/cm2 이하인 에피택셜 웨이퍼의 제조 방법.According to claim 1,
A method of manufacturing an epitaxial wafer having a base plane dislocation defect (BPD) of 0.1/cm 2 or less in the second epitaxial layer.
상기 기판 및 상기 제 1, 2 에피택셜층은 실리콘 카바이드 계열로 형성된 에피택셜 웨이퍼의 제조 방법.According to claim 1,
The substrate and the first and second epitaxial layers are formed of a silicon carbide-based epitaxial wafer.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020120137986A KR102119755B1 (en) | 2012-11-30 | 2012-11-30 | Epitaxial wafer and method for fabricating the same |
| CN201380071151.XA CN104937699B (en) | 2012-11-30 | 2013-11-21 | Epitaxial wafer and the switch element and light-emitting component for using it |
| US14/648,609 US11309389B2 (en) | 2012-11-30 | 2013-11-21 | Epitaxial wafer and switch element and light-emitting element using same |
| PCT/KR2013/010646 WO2014084550A1 (en) | 2012-11-30 | 2013-11-21 | Epitaxial wafer and switch element and light-emitting element using same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020120137986A KR102119755B1 (en) | 2012-11-30 | 2012-11-30 | Epitaxial wafer and method for fabricating the same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20140070014A KR20140070014A (en) | 2014-06-10 |
| KR102119755B1 true KR102119755B1 (en) | 2020-06-08 |
Family
ID=51125007
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020120137986A KR102119755B1 (en) | 2012-11-30 | 2012-11-30 | Epitaxial wafer and method for fabricating the same |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR102119755B1 (en) |
Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5338944A (en) | 1993-09-22 | 1994-08-16 | Cree Research, Inc. | Blue light-emitting diode with degenerate junction structure |
| US20060105559A1 (en) | 2004-11-15 | 2006-05-18 | International Business Machines Corporation | Ultrathin buried insulators in Si or Si-containing material |
| JP2007284298A (en) * | 2006-04-18 | 2007-11-01 | Nippon Steel Corp | Epitaxial silicon carbide single crystal substrate and method for producing the same |
| JP2008004888A (en) * | 2006-06-26 | 2008-01-10 | Hitachi Metals Ltd | Manufacturing method for silicon carbide semiconductor epitaxial substrate |
| US20100119849A1 (en) | 2007-07-26 | 2010-05-13 | Nobuhiko Nakamura | Sic epitaxial substrate and method for producing the same |
| US20110031534A1 (en) | 2008-04-24 | 2011-02-10 | Sumitomo Electric Industries, Ltd | PROCESS FOR PRODUCING Si(1-v-w-x)CwAlxNv BASE MATERIAL, PROCESS FOR PRODUCING EPITAXIAL WAFER, Si(1-v-w-x)CwAlxNv BASE MATERIAL, AND EPITAXIAL WAFER |
| JP2011121847A (en) | 2009-12-14 | 2011-06-23 | Showa Denko Kk | SiC EPITAXIAL WAFER AND MANUFACTURING METHOD OF THE SAME |
| JP2011233932A (en) * | 2011-08-09 | 2011-11-17 | Hitachi Metals Ltd | Method of manufacturing silicon carbide semiconductor epitaxial substrate |
| US20110312161A1 (en) * | 2009-03-05 | 2011-12-22 | Mitsubishi Electric Corporation | Method for manufacturing silicon carbide semiconductor device |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7199442B2 (en) * | 2004-07-15 | 2007-04-03 | Fairchild Semiconductor Corporation | Schottky diode structure to reduce capacitance and switching losses and method of making same |
| KR101714041B1 (en) * | 2010-07-06 | 2017-03-08 | 엘지이노텍 주식회사 | Light emitting device and method for fabricating thereof |
-
2012
- 2012-11-30 KR KR1020120137986A patent/KR102119755B1/en active IP Right Grant
Patent Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5338944A (en) | 1993-09-22 | 1994-08-16 | Cree Research, Inc. | Blue light-emitting diode with degenerate junction structure |
| US20060105559A1 (en) | 2004-11-15 | 2006-05-18 | International Business Machines Corporation | Ultrathin buried insulators in Si or Si-containing material |
| JP2007284298A (en) * | 2006-04-18 | 2007-11-01 | Nippon Steel Corp | Epitaxial silicon carbide single crystal substrate and method for producing the same |
| JP2008004888A (en) * | 2006-06-26 | 2008-01-10 | Hitachi Metals Ltd | Manufacturing method for silicon carbide semiconductor epitaxial substrate |
| US20100119849A1 (en) | 2007-07-26 | 2010-05-13 | Nobuhiko Nakamura | Sic epitaxial substrate and method for producing the same |
| US20110031534A1 (en) | 2008-04-24 | 2011-02-10 | Sumitomo Electric Industries, Ltd | PROCESS FOR PRODUCING Si(1-v-w-x)CwAlxNv BASE MATERIAL, PROCESS FOR PRODUCING EPITAXIAL WAFER, Si(1-v-w-x)CwAlxNv BASE MATERIAL, AND EPITAXIAL WAFER |
| US20110312161A1 (en) * | 2009-03-05 | 2011-12-22 | Mitsubishi Electric Corporation | Method for manufacturing silicon carbide semiconductor device |
| JP2011121847A (en) | 2009-12-14 | 2011-06-23 | Showa Denko Kk | SiC EPITAXIAL WAFER AND MANUFACTURING METHOD OF THE SAME |
| JP2011233932A (en) * | 2011-08-09 | 2011-11-17 | Hitachi Metals Ltd | Method of manufacturing silicon carbide semiconductor epitaxial substrate |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20140070014A (en) | 2014-06-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP2728609B1 (en) | Method for fabricating epitaxial wafer | |
| US20130217213A1 (en) | Production process of epitaxial silicon carbide single crystal substrate | |
| RU2764040C2 (en) | Growing epitaxial 3c-sic on monocrystalline silicon | |
| US10026610B2 (en) | Silicon carbide semiconductor device manufacturing method | |
| US9873954B2 (en) | Epitaxial wafer and method for fabricating the same | |
| KR101971597B1 (en) | Wafer and method of fabrication thin film | |
| JP6304699B2 (en) | Method for manufacturing epitaxial silicon carbide wafer | |
| WO2016067918A1 (en) | Method for growing silicon carbide epitaxial film | |
| US10851470B2 (en) | Silicon carbide crystal and method for manufacturing the same | |
| KR102098297B1 (en) | Epitaxial wafer | |
| KR102119755B1 (en) | Epitaxial wafer and method for fabricating the same | |
| KR20130076365A (en) | Method for fabrication silicon carbide epitaxial wafer and silicon carbide epitaxial wafer | |
| KR101782610B1 (en) | Silicon carbide epitaxial film growth method | |
| KR102098209B1 (en) | Epitaxial wafer and method for fabricating the same | |
| KR102053077B1 (en) | Epitaxial wafer and method for fabricating the same | |
| KR20140055337A (en) | Epitaxial wafer and method for fabricating the same | |
| KR102474331B1 (en) | Epitaxial wafer and method for fabricating the same | |
| KR20140055336A (en) | Epitaxial wafer and method for fabricating the same | |
| KR102131245B1 (en) | Epitaxial wafer | |
| KR102165615B1 (en) | Epitaxial wafer | |
| KR20140055335A (en) | Epitaxial wafer and method for fabricating the same | |
| JP7259906B2 (en) | Manufacturing method of heteroepitaxial wafer | |
| KR101742210B1 (en) | Silicon carbide epitaxial film growth method | |
| KR102098296B1 (en) | Epitaxial wafer | |
| KR102128495B1 (en) | Epitaxial wafer |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E90F | Notification of reason for final refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |