KR102112044B1 - 지연회로 없이 송신 신호에 대한 피드 포워드 이퀄라이징이 가능한 데이터 송신 장치 및 그 동작 방법 - Google Patents

지연회로 없이 송신 신호에 대한 피드 포워드 이퀄라이징이 가능한 데이터 송신 장치 및 그 동작 방법 Download PDF

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송준영
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Abstract

지연회로 없이 송신 신호에 대한 피드 포워드 이퀄라이징이 가능한 데이터 송신 장치 및 그 동작 방법이 개시된다. 본 발명에 따른 데이터 송신 장치 및 그 동작 방법은 n(n은 2이상의 자연수)개의 D플립플롭(flip-flop)들을 통해 송신 데이터를 1비트씩 클럭 위상에 따라 병렬적으로 지연 출력하고, n개의 로테이팅 탭(Rotating-tap)들을 통해 상기 n개의 D플립플롭들에서 출력되는 n비트의 송신 데이터들을 서로 다른 순서에 따라 순차적으로 1비트씩 출력함으로써, 송신 데이터에 대한 시간 지연된 데이터들을 만들 수 있어, 별도의 지연 회로의 구성 없이도 피드 포워드 이퀄라이저(Feed Forward Equalizer: FFE)의 기능을 구현할 수 있다.

Description

지연회로 없이 송신 신호에 대한 피드 포워드 이퀄라이징이 가능한 데이터 송신 장치 및 그 동작 방법{DATA TRANSMISSION APPARATUS CAPABLE OF FEED FORWARD EQUALIZATION FOR A TRANSMISSION SIGNAL WITHOUT A DELAY CIRCUIT AND OPERATING METHOD THEREOF}
본 발명은 지연회로 없이 송신 신호에 대한 피드 포워드 이퀄라이징이 가능한 데이터 송신 장치 및 그 동작 방법에 대한 것이다.
데이터 송신 장치에서 송신한 데이터는 채널을 지나면서 심각하게 왜곡되어 데이터 수신 장치로 제대로 전달되지 않는 경우가 많다. 이를 해결하기 위해 피드 포워드 이퀄라이저(Feed Forward Equalizer: FFE)를 이용하여 채널의 손실을 보완하는 방식이 제안되고 있다.
FFE의 작동 방식은 데이터 수신 장치로 송신할 데이터를 입력으로 받아 지연회로를 통해 일정 간격으로 지연된 데이터들을 만들어낸 후 지연된 데이터들을 하나의 신호로 합성하여 송신하는 방식이 적용된다.
이렇게, 지연된 데이터들은 각각 pre tap, main tap, post tap의 입력으로 연결하고, 채널의 손실만큼 증폭한 후 각 tap에서 증폭된 신호들을 합성기(combiner)를 통해 합성하면 채널의 손실을 보상할 수 있는 형태의 신호가 출력된다.
하지만, 이러한 기존의 FFE는 송신 데이터로부터 다수의 시간 지연된 지연 데이터를 만들기 위해, 소정의 지연회로를 사용한다는 점에서, 온도나 도핑 농도에 따라서 데이터의 시간이 지연되는 정도가 변할 수 있기 때문에 지터가 발생할 수 있다.
따라서, 지연회로의 정확한 지연 정도를 맞추기 위해 추가적인 보상회로가 필요하게 된다. 추가적인 보상회로가 사용되는 경우, 사용되는 회로의 면적이 늘어나고 회로의 복잡도와 전력소모가 증가하게 된다.
이에, 별도의 지연회로 없이 피드 포워드 이퀄라이징이 가능하도록 함으로써, 회로의 복잡도와 전력 소모를 줄이고, 공간 효율성을 증대시킬 수 있는 데이터 송신 장치에 대한 연구가 필요하다.
본 발명에 따른 데이터 송신 장치 및 그 동작 방법은 n(n은 2이상의 자연수)개의 D플립플롭(flip-flop)들을 통해 송신 데이터를 1비트씩 클럭(clock) 위상에 따라 병렬적으로 지연 출력하고, n개의 로테이팅 탭(Rotating-tap)들을 통해 상기 n개의 D플립플롭들에서 출력되는 n비트의 송신 데이터들을 서로 다른 순서에 따라 순차적으로 1비트씩 출력함으로써, 송신 데이터에 대한 시간 지연된 데이터들을 만들 수 있어, 별도의 지연 회로의 구성 없이도 피드 포워드 이퀄라이저(Feed Forward Equalizer: FFE)의 기능을 구현할 수 있도록 한다.
본 발명의 일실시예에 따른 지연회로 없이 송신 신호에 대한 피드 포워드 이퀄라이징이 가능한 데이터 송신 장치는 기설정된(predetermined) 주파수를 갖는 클럭 신호를 출력하는 클럭 생성부, 상기 클럭 신호의 위상을 조정하여 서로 다른 위상을 갖는 n(n은 2이상의 자연수)개의 분배 클럭 신호들을 출력하는 클럭 분배기, n비트의 송신 데이터를 1비트씩 입력으로 인가받고, 상기 n개의 분배 클럭 신호들 중 하나의 분배 클럭 신호를 입력으로 인가받아, 상기 입력으로 인가받은 분배 클럭 신호의 위상에 기초하여 상기 1비트씩 입력으로 인가받은 송신 데이터를 지연 출력하는 n개의 D플립플롭들, 상기 n개의 D플립플롭들로부터 지연 출력되는 n비트의 송신 데이터를 입력으로 인가받아, 상기 n개의 D플립플롭들로부터 지연 출력되는 n비트의 송신 데이터를 순차적으로 1비트씩 출력하는 n개의 로테이팅 탭들 및 상기 n개의 로테이팅 탭들 각각으로부터 1비트씩 순차적으로 출력되는 n비트의 송신 데이터의 신호를 합성하여 데이터 수신 장치로 전송할 최종 송신 신호를 생성하는 신호 합성기를 포함한다.
또한, 본 발명의 일실시예에 따른 지연회로 없이 송신 신호에 대한 피드 포워드 이퀄라이징이 가능한 데이터 송신 장치의 동작 방법은 클럭 생성부가, 기설정된 주파수를 갖는 클럭 신호를 출력하는 단계, 클럭 분배기가, 상기 클럭 신호의 위상을 조정하여 서로 다른 위상을 갖는 n(n은 2이상의 자연수)개의 분배 클럭 신호들을 출력하는 단계, n개의 D플립플롭들 각각이, n비트의 송신 데이터를 1비트씩 입력으로 인가받고, 상기 n개의 분배 클럭 신호들 중 하나의 분배 클럭 신호를 입력으로 인가받아, 상기 입력으로 인가받은 분배 클럭 신호의 위상에 기초하여 상기 1비트씩 입력으로 인가받은 송신 데이터를 지연 출력하는 단계, n개의 로테이팅 탭들 각각이, 상기 n개의 D플립플롭들로부터 지연 출력되는 n비트의 송신 데이터를 입력으로 인가받아, 상기 n개의 D플립플롭들로부터 지연 출력되는 n비트의 송신 데이터를 순차적으로 1비트씩 출력하는 단계 및 신호 합성기가, 상기 n개의 로테이팅 탭들 각각으로부터 1비트씩 순차적으로 출력되는 n비트의 송신 데이터의 신호를 합성하여 데이터 수신 장치로 전송할 최종 송신 신호를 생성하는 단계를 포함한다.
본 발명에 따른 데이터 송신 장치 및 그 동작 방법은 n(n은 2이상의 자연수)개의 D플립플롭(flip-flop)들을 통해 송신 데이터를 1비트씩 클럭(clock) 위상에 따라 병렬적으로 지연 출력하고, n개의 로테이팅 탭(Rotating-tap)들을 통해 상기 n개의 D플립플롭들에서 출력되는 n비트의 송신 데이터들을 서로 다른 순서에 따라 순차적으로 1비트씩 출력함으로써, 송신 데이터에 대한 시간 지연된 데이터들을 만들 수 있어, 별도의 지연 회로의 구성 없이도 피드 포워드 이퀄라이저(Feed Forward Equalizer: FFE)의 기능을 구현할 수 있다.
도 1은 본 발명의 일실시예에 따른 지연회로 없이 송신 신호에 대한 피드 포워드 이퀄라이징이 가능한 데이터 송신 장치의 구조를 도시한 도면이다.
도 2는 본 발명의 일실시예에 따른 지연회로 없이 송신 신호에 대한 피드 포워드 이퀄라이징이 가능한 데이터 송신 장치의 이퀼라이저 회로 구조를 개략적으로 도시한 도면이다.
도 3 내지 도 5는 본 발명의 일실시예에 따른 지연회로 없이 송신 신호에 대한 피드 포워드 이퀄라이징이 가능한 데이터 송신 장치의 동작을 설명하기 위한 도면이다.
도 6은 본 발명의 일실시예에 따른 지연회로 없이 송신 신호에 대한 피드 포워드 이퀄라이징이 가능한 데이터 송신 장치의 동작 방법을 도시한 순서도이다.
이하에서는 본 발명에 따른 실시예들을 첨부된 도면을 참조하여 상세하게 설명하기로 한다. 이러한 설명은 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였으며, 다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 본 명세서 상에서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 사람에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다.
본 문서에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있다는 것을 의미한다. 또한, 본 발명의 다양한 실시예들에 있어서, 각 구성요소들, 기능 블록들 또는 수단들은 하나 또는 그 이상의 하부 구성요소로 구성될 수 있고, 각 구성요소들이 수행하는 전기, 전자, 기계적 기능들은 전자회로, 집적회로, ASIC(Application Specific Integrated Circuit) 등 공지된 다양한 소자들 또는 기계적 요소들로 구현될 수 있으며, 각각 별개로 구현되거나 2 이상이 하나로 통합되어 구현될 수도 있다.
도 1은 본 발명의 일실시예에 따른 지연회로 없이 송신 신호에 대한 피드 포워드 이퀄라이징이 가능한 데이터 송신 장치의 구조를 도시한 도면이고, 도 2는 본 발명의 일실시예에 따른 지연회로 없이 송신 신호에 대한 피드 포워드 이퀄라이징이 가능한 데이터 송신 장치의 이퀼라이저 회로 구조를 개략적으로 도시한 도면이다.
도 1과 도 2를 참조하면, 본 발명에 따른 데이터 송신 장치(110)는 클럭 생성부(111), 클럭 분배기(112), n개의 D플립플롭들(113, 114, 115, 116), n개의 로테이팅 탭들(117, 118, 119, 120) 및 신호 합성기(121)를 포함한다.
클럭 생성부(111)는 기설정된(predetermined) 주파수를 갖는 클럭 신호를 출력한다.
클럭 분배기(112)는 상기 클럭 신호의 위상을 조정하여 서로 다른 위상을 갖는 n(n은 2이상의 자연수)개의 분배 클럭 신호들을 출력한다.
예컨대, n이 4라고 하는 경우, 클럭 분배기(112)는 상기 클럭 신호의 위상을 조정하여 0도, 90도, 180도, 270도의 위상을 갖는 4개의 분배 클럭 신호들을 출력할 수 있다.
n개의 D플립플롭들(113, 114, 115, 116) 각각은 n비트의 송신 데이터를 1비트씩 입력으로 인가받고, 상기 n개의 분배 클럭 신호들 중 하나의 분배 클럭 신호를 입력으로 인가받아, 상기 입력으로 인가받은 분배 클럭 신호의 위상에 기초하여 상기 1비트씩 입력으로 인가받은 송신 데이터를 지연 출력한다.
D플립플롭(flip-flop)이란 소정의 입력 데이터와 소정의 클럭 신호를 입력으로 인가받아, 상기 클럭 신호를 기초로 상기 입력 데이터를 소정의 시간만큼 지연시켜 출력시키는 회로요소를 의미한다.
관련해서, n을 4라고 하고, 클럭 분배기(112)에서 출력되는 4개의 분배 클럭 신호들이 0도, 90도 180도, 270도의 위상을 갖는 동일 주파수의 클럭 신호라고 하는 경우, 4개의 D플립플롭들(113, 114, 115, 116) 각각은 4비트의 송신 데이터를 1비트씩 입력으로 인가받고, 0도, 90도 180도, 270도의 위상을 갖는 분배 클럭 신호를 하나씩 입력으로 인가받아, 상기 입력으로 인가받은 분배 클럭 신호의 위상에 기초하여 상기 1비트씩 입력으로 인가받은 송신 데이터를 지연 출력할 수 있다.
예컨대, 4비트의 송신 데이터가 '1101'이라고 하는 경우, D플립플롭(113)은 '1'이라는 1비트의 송신 데이터와 0도의 위상을 갖는 분배 클럭 신호를 입력으로 인가받아, 0도의 위상을 갖는 분배 클럭 신호에 기초하여 '1'이라는 송신 데이터를 지연 출력할 수 있고, D플립플롭(114)은 '1'이라는 1비트의 송신 데이터와 90도의 위상을 갖는 분배 클럭 신호를 입력으로 인가받아, 90도의 위상을 갖는 분배 클럭 신호에 기초하여 '1'이라는 송신 데이터를 지연 출력할 수 있으며, D플립플롭(115)은 '0'이라는 1비트의 송신 데이터와 180도의 위상을 갖는 분배 클럭 신호를 입력으로 인가받아, 180도의 위상을 갖는 분배 클럭 신호에 기초하여 '0'이라는 송신 데이터를 지연 출력할 수 있고, D플립플롭(116)은 '1'이라는 1비트의 송신 데이터와 270도의 위상을 갖는 분배 클럭 신호를 입력으로 인가받아, 270도의 위상을 갖는 분배 클럭 신호에 기초하여 '1'이라는 송신 데이터를 지연 출력할 수 있다.
그리고, 상기 4비트의 송신 데이터 '1101'이 발생한 후 4비트의 송신 데이터 '1001'이 추가로 발생하면, 4개의 D플립플롭들(113, 114, 115, 116)은 추가로 발생하는 4비트의 송신 데이터 '1001'을 1비트씩 입력으로 인가받아 각 분배 클럭 신호에 따라 추가로 발생한 4비트의 송신 데이터 '1001'을 1비트씩 지연 출력할 수 있다.
이러한 방식으로, 4개의 D플립플롭들(113, 114, 115, 116) 각각은 4비트씩 생성되는 송신 데이터를 1비트씩 입력으로 인가받은 후 각 분배 클럭 신호에 기초하여 상기 송신 데이터를 1비트씩 지연 출력할 수 있다.
이와 관련해서, 도 3에는 데이터의 타이밍을 나타내는 예시 도면이 도시되어 있다.
도 3에 도시된 그림과 같이, 4비트의 송신 데이터(311, 312, 313, 314)가 발생하면, D플립플롭(113)은 1비트의 송신 데이터(311)와 0도의 위상을 갖는 분배 클럭 신호를 입력으로 인가받아, 도면부호 315에 표시한 바와 같은 1비트의 송신 데이터를 지연 출력할 수 있고, D플립플롭(114)은 1비트의 송신 데이터(312)와 90도의 위상을 갖는 분배 클럭 신호를 입력으로 인가받아, 도면부호 316에 표시한 바와 같은 1비트의 송신 데이터를 지연 출력할 수 있으며, D플립플롭(115)은 1비트의 송신 데이터(313)와 180도의 위상을 갖는 분배 클럭 신호를 입력으로 인가받아, 도면부호 317에 표시한 바와 같은 1비트의 송신 데이터를 지연 출력할 수 있고, D플립플롭(116)은 1비트의 송신 데이터(314)와 270도의 위상을 갖는 분배 클럭 신호를 입력으로 인가받아, 도면부호 318에 표시한 바와 같은 1비트의 송신 데이터를 지연 출력할 수 있다.
n개의 로테이팅 탭(Rotating-tap)들(117, 118, 119, 120) 각각은 n개의 D플립플롭들(113, 114, 115, 116)로부터 지연 출력되는 n비트의 송신 데이터를 입력으로 인가받아, n개의 D플립플롭들(113, 114, 115, 116)로부터 지연 출력되는 n비트의 송신 데이터를 순차적으로 1비트씩 출력한다.
이때, 본 발명의 일실시예에 따르면, n개의 로테이팅 탭들(117, 118, 119, 120)은 각 로테이팅 탭 간에 중복되지 않는 서로 다른 순서에 따라 n개의 D플립플롭들(113, 114, 115, 116)로부터 지연 출력되는 n비트의 송신 데이터를 순차적으로 1비트씩 출력할 수 있다.
또한, 본 발명의 일실시예에 따르면, n개의 로테이팅 탭들(117, 118, 119, 120)은 기설정된 주기 간격으로 n개의 D플립플롭들(113, 114, 115, 116)로부터 지연 출력되는 n비트의 송신 데이터를 순차적으로 1비트씩 출력할 수 있다.
관련해서, 전술한 예시에 따라 4개의 D플립플롭들(113, 114, 115, 116)을 통해 1비트씩 송신 데이터가 지연 출력된다고 하는 경우, 4개의 로테이팅 탭들(117, 118, 119, 120)은 4개의 D플립플롭들(113, 114, 115, 116)을 통해 출력되는 4개의 송신 데이터들을 모두 입력으로 인가받은 후 4개의 송신 데이터들을 하나씩 순차적으로 소정 주기 간격으로 선택하여 출력할 수 있다.
예컨대, 도 3에 도시된 바와 같이, 4개의 D플립플롭들(113, 114, 115, 116)을 통해 도면부호 315, 316, 317, 318에 표시한 바와 같은 지연된 4개의 송신 데이터들이 지속적으로 출력되면, 로테이팅 탭(117)은 4개의 지연된 송신 데이터들(315, 316, 317, 318)에 대해 소정의 주기 간격으로 송신 데이터 1(315), 송신 데이터 2(316), 송신 데이터 3(317), 송신 데이터 4(318) 순으로 하나씩 송신 데이터를 출력함으로써, 도면부호 319에 도시된 바와 같은 4비트 단위의 송신 데이터를 출력할 수 있다.
그리고, 로테이팅 탭(118)은 4개의 지연된 송신 데이터들(315, 316, 317, 318)에 대해 소정의 주기 간격으로 송신 데이터 2(316), 송신 데이터 3(317), 송신 데이터 4(318), 송신 데이터 1(315) 순으로 하나씩 송신 데이터를 출력함으로써, 도면부호 320에 도시된 바와 같은 4비트 단위의 송신 데이터를 출력할 수 있다.
그리고, 로테이팅 탭(119)은 4개의 지연된 송신 데이터들(315, 316, 317, 318)에 대해 소정의 주기 간격으로 송신 데이터 3(317), 송신 데이터 4(318), 송신 데이터 1(315), 송신 데이터 2(316) 순으로 하나씩 송신 데이터를 출력함으로써, 도면부호 321에 도시된 바와 같은 4비트 단위의 송신 데이터를 출력할 수 있다.
그리고, 로테이팅 탭(120)은 4개의 지연된 송신 데이터들(315, 316, 317, 318)에 대해 소정의 주기 간격으로 송신 데이터 4(318), 송신 데이터 1(315), 송신 데이터 2(316), 송신 데이터 3(317) 순으로 하나씩 송신 데이터를 출력함으로써, 도면부호 322에 도시된 바와 같은 4비트 단위의 송신 데이터를 출력할 수 있다.
이렇게, 4개의 로테이팅 탭들(117, 118, 119, 120)을 통해서 출력되는 4비트의 송신 데이터들은 도면부호 319, 320, 321, 322에 표시한 바와 같이, 하나의 송신 데이터로부터 생성된 시간 지연 데이터들에 해당된다.
관련해서, 도 4에는 n개의 로테이팅 탭들(117, 118, 119, 120)에 대한 회로 구조가 개략적으로 도시되어 있다.
이렇게, n개의 로테이팅 탭들(117, 118, 119, 120)에 의해 n비트의 송신 데이터가 1비트씩 순차적으로 출력되면, 신호 합성기(121)는 n개의 로테이팅 탭들(117, 118, 119, 120) 각각으로부터 1비트씩 순차적으로 출력되는 n비트의 송신 데이터의 신호를 합성하여 데이터 수신 장치로 전송할 최종 송신 신호를 생성한다.
즉, 앞서 설명한 예시와 같이, 4개의 로테이팅 탭들(117, 118, 119, 120)을 통해서 하나의 송신 데이터로부터 생성된 시간 지연 데이터들이 출력되면, 신호 합성기(121)는 피드 포워드 이퀄라이저(Feed Forward Equalizer: FFE)의 역할을 수행하기 위해, 도면부호 319, 320, 321, 322에 표시한 바와 같은 송신 데이터들의 신호를 합성하여 데이터 수신 장치로 전송할 최종 송신 신호를 생성할 수 있다.
이때, 본 발명의 일실시예에 따르면, 데이터 송신 장치(110)는 n개의 선형 레귤레이터들(122, 123, 124, 125)을 더 포함할 수 있다.
n개의 선형 레귤레이터들(122, 123, 124, 125)은 n개의 로테이팅 탭들(117, 118, 119, 120) 각각에서 출력되는 신호의 증폭 정도를 제어하기 위한 제어 전압을 입력으로 인가받아, n개의 로테이팅 탭들(117, 118, 119, 120) 각각에 인가하기 위한 고정 전압을 출력한다.
여기서, n개의 선형 레귤레이터들(122, 123, 124, 125)은 LDO(Low DropOut Regulator)일 수 있다.
이때, 본 발명의 일실시예에 따르면, n개의 선형 레귤레이터들(122, 123, 124, 125)은 증폭기의 -입력에 상기 제어 전압이 인가되면, 상기 증폭기의 +입력 전압과 -입력 전압을 동일하게 만들기 위한 네거티브 피드백을 수행하여 n개의 로테이팅 탭들(117, 118, 119, 120) 각각에 인가하기 위한 상기 고정 전압을 출력할 수 있다.
관련해서, n개의 로테이팅 탭들(117, 118, 119, 120) 각각에서 출력되는 신호의 증폭 정도는 소정의 제어 전압을 인가함으로써 제어할 수 있는데, 본 발명에 따른 데이터 송신 장치(110)는 n개의 로테이팅 탭들(117, 118, 119, 120)에 대해 안정적인 고정 전압이 인가될 수 있도록 하기 위해, n개의 선형 레귤레이터들(122, 123, 124, 125)을 구비할 수 있다.
각 선형 레귤레이터의 회로 구조는 도 5에 도시된 도면과 같이 구성될 수 있는데, n개의 선형 레귤레이터들(122, 123, 124, 125)은 증폭기의 -입력(511)에 상기 제어 전압이 인가되면, 상기 증폭기의 +입력(512) 전압과 -입력(511) 전압을 동일하게 만들기 위한 네거티브 피드백을 수행하여 n개의 로테이팅 탭들(117, 118, 119, 120) 각각에 인가되는 안정적인 고정 전압을 출력할 수 있다.
결국, 본 발명에 따른 데이터 송신 장치(110)는 n개의 D플립플롭들(113, 114, 115, 116)을 통해 송신 데이터를 1비트씩 클럭 위상에 따라 병렬적으로 지연 출력하고, n개의 로테이팅 탭들(117, 118, 119, 120)을 통해 n개의 D플립플롭들(113, 114, 115, 116)에서 출력되는 n비트의 송신 데이터들을 서로 다른 순서에 따라 순차적으로 1비트씩 출력함으로써, 송신 데이터에 대한 시간 지연된 데이터들을 만들 수 있어, 별도의 지연 회로의 구성 없이도 FFE의 기능을 구현할 수 있다.
도 6은 본 발명의 일실시예에 따른 지연회로 없이 송신 신호에 대한 피드 포워드 이퀄라이징이 가능한 데이터 송신 장치의 동작 방법을 도시한 순서도이다.
단계(S610)에서는 클럭 생성부가, 기설정된 주파수를 갖는 클럭 신호를 출력한다.
단계(S620)에서는 클럭 분배기가, 상기 클럭 신호의 위상을 조정하여 서로 다른 위상을 갖는 n(n은 2이상의 자연수)개의 분배 클럭 신호들을 출력한다.
단계(S630)에서는 n개의 D플립플롭들 각각이, n비트의 송신 데이터를 1비트씩 입력으로 인가받고, 상기 n개의 분배 클럭 신호들 중 하나의 분배 클럭 신호를 입력으로 인가받아, 상기 입력으로 인가받은 분배 클럭 신호의 위상에 기초하여 상기 1비트씩 입력으로 인가받은 송신 데이터를 지연 출력한다.
단계(S640)에서는 n개의 로테이팅 탭들 각각이, 상기 n개의 D플립플롭들로부터 지연 출력되는 n비트의 송신 데이터를 입력으로 인가받아, 상기 n개의 D플립플롭들로부터 지연 출력되는 n비트의 송신 데이터를 순차적으로 1비트씩 출력한다.
단계(S650)에서는 신호 합성기가, 상기 n개의 로테이팅 탭들 각각으로부터 1비트씩 순차적으로 출력되는 n비트의 송신 데이터의 신호를 합성하여 데이터 수신 장치로 전송할 최종 송신 신호를 생성한다.
이때, 본 발명의 일실시예에 따르면, 상기 n개의 로테이팅 탭들은 각 로테이팅 탭 간에 중복되지 않는 서로 다른 순서에 따라 상기 n개의 D플립플롭들로부터 지연 출력되는 n비트의 송신 데이터를 순차적으로 1비트씩 출력할 수 있다.
또한, 본 발명의 일실시예에 따르면, 상기 n개의 로테이팅 탭들은 기설정된 주기 간격으로 상기 n개의 D플립플롭들로부터 지연 출력되는 n비트의 송신 데이터를 순차적으로 1비트씩 출력할 수 있다.
또한, 본 발명의 일실시예에 따르면, 상기 데이터 송신 장치의 동작 방법은 n개의 선형 레귤레이터들 각각이, 상기 n개의 로테이팅 탭들 각각에서 출력되는 신호의 증폭 정도를 제어하기 위한 제어 전압을 입력으로 인가받아, 상기 n개의 로테이팅 탭들 각각에 인가하기 위한 고정 전압을 출력하는 단계를 더 포함할 수 있다.
이때, 본 발명의 일실시예에 따르면, 상기 고정 전압을 출력하는 단계는 상기 n개의 선형 레귤레이터들 각각이, 증폭기의 -입력에 상기 제어 전압이 인가되면, 상기 증폭기의 +입력 전압과 -입력 전압을 동일하게 만들기 위한 네거티브 피드백을 수행하여 상기 n개의 로테이팅 탭들 각각에 인가하기 위한 상기 고정 전압을 출력할 수 있다.
이상, 도 6을 참조하여 본 발명의 일실시예에 따른 지연회로 없이 송신 신호에 대한 피드 포워드 이퀄라이징이 가능한 데이터 송신 장치의 동작 방법에 대해 설명하였다. 여기서, 본 발명의 일실시예에 따른 지연회로 없이 송신 신호에 대한 피드 포워드 이퀄라이징이 가능한 데이터 송신 장치의 동작 방법은 도 1 내지 도 5를 이용하여 설명한 지연회로 없이 송신 신호에 대한 피드 포워드 이퀄라이징이 가능한 데이터 송신 장치(110)의 동작에 대한 구성과 대응될 수 있으므로, 이에 대한 보다 상세한 설명은 생략하기로 한다.
이상과 같이 본 발명에서는 구체적인 구성 요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 설명되었으나 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
따라서, 본 발명의 사상은 설명된 실시예에 국한되어 정해져서는 아니되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등하거나 등가적 변형이 있는 모든 것들은 본 발명 사상의 범주에 속한다고 할 것이다.
110: 지연회로 없이 송신 신호에 대한 피드 포워드 이퀄라이징이 가능한 데이터 송신 장치
111: 클럭 생성부 112: 클럭 분배기
113, 114, 115, 116: n개의 D플립플롭들
117, 118, 119, 120: n개의 로테이팅 탭들
121: 신호 합성기
122, 123, 124, 125: n개의 선형 레귤레이터들

Claims (10)

  1. 기설정된(predetermined) 주파수를 갖는 클럭 신호를 출력하는 클럭 생성부;
    상기 클럭 신호의 위상을 조정하여 서로 다른 위상을 갖는 n(n은 2이상의 자연수)개의 분배 클럭 신호들을 출력하는 클럭 분배기;
    n비트의 송신 데이터를 1비트씩 입력으로 인가받고, 상기 n개의 분배 클럭 신호들 중 하나의 분배 클럭 신호를 입력으로 인가받아, 상기 입력으로 인가받은 분배 클럭 신호의 위상에 기초하여 상기 1비트씩 입력으로 인가받은 송신 데이터를 지연 출력하는 n개의 D플립플롭들;
    상기 n개의 D플립플롭들로부터 지연 출력되는 n비트의 송신 데이터를 입력으로 인가받아, 상기 n개의 D플립플롭들로부터 지연 출력되는 n비트의 송신 데이터를 순차적으로 1비트씩 출력하는 n개의 로테이팅 탭들; 및
    상기 n개의 로테이팅 탭들 각각으로부터 1비트씩 순차적으로 출력되는 n비트의 송신 데이터의 신호를 합성하여 데이터 수신 장치로 전송할 최종 송신 신호를 생성하는 신호 합성기
    를 포함하는 지연회로 없이 송신 신호에 대한 피드 포워드 이퀄라이징이 가능한 데이터 송신 장치.
  2. 제1항에 있어서,
    상기 n개의 로테이팅 탭들은 각 로테이팅 탭 간에 중복되지 않는 서로 다른 순서에 따라 상기 n개의 D플립플롭들로부터 지연 출력되는 n비트의 송신 데이터를 순차적으로 1비트씩 출력하는 지연회로 없이 송신 신호에 대한 피드 포워드 이퀄라이징이 가능한 데이터 송신 장치.
  3. 제1항에 있어서,
    상기 n개의 로테이팅 탭들은 기설정된 주기 간격으로 상기 n개의 D플립플롭들로부터 지연 출력되는 n비트의 송신 데이터를 순차적으로 1비트씩 출력하는 지연회로 없이 송신 신호에 대한 피드 포워드 이퀄라이징이 가능한 데이터 송신 장치.
  4. 제1항에 있어서,
    상기 n개의 로테이팅 탭들 각각에서 출력되는 신호의 증폭 정도를 제어하기 위한 제어 전압을 입력으로 인가받아, 상기 n개의 로테이팅 탭들 각각에 인가하기 위한 고정 전압을 출력하는 n개의 선형 레귤레이터들
    를 더 포함하는 지연회로 없이 송신 신호에 대한 피드 포워드 이퀄라이징이 가능한 데이터 송신 장치.
  5. 제4항에 있어서,
    상기 n개의 선형 레귤레이터들은
    증폭기의 -입력에 상기 제어 전압이 인가되면, 상기 증폭기의 +입력 전압과 -입력 전압을 동일하게 만들기 위한 네거티브 피드백을 수행하여 상기 n개의 로테이팅 탭들 각각에 인가하기 위한 상기 고정 전압을 출력하는 지연회로 없이 송신 신호에 대한 피드 포워드 이퀄라이징이 가능한 데이터 송신 장치.
  6. 클럭 생성부가, 기설정된(predetermined) 주파수를 갖는 클럭 신호를 출력하는 단계;
    클럭 분배기가, 상기 클럭 신호의 위상을 조정하여 서로 다른 위상을 갖는 n(n은 2이상의 자연수)개의 분배 클럭 신호들을 출력하는 단계;
    n개의 D플립플롭들 각각이, n비트의 송신 데이터를 1비트씩 입력으로 인가받고, 상기 n개의 분배 클럭 신호들 중 하나의 분배 클럭 신호를 입력으로 인가받아, 상기 입력으로 인가받은 분배 클럭 신호의 위상에 기초하여 상기 1비트씩 입력으로 인가받은 송신 데이터를 지연 출력하는 단계;
    n개의 로테이팅 탭들 각각이, 상기 n개의 D플립플롭들로부터 지연 출력되는 n비트의 송신 데이터를 입력으로 인가받아, 상기 n개의 D플립플롭들로부터 지연 출력되는 n비트의 송신 데이터를 순차적으로 1비트씩 출력하는 단계; 및
    신호 합성기가, 상기 n개의 로테이팅 탭들 각각으로부터 1비트씩 순차적으로 출력되는 n비트의 송신 데이터의 신호를 합성하여 데이터 수신 장치로 전송할 최종 송신 신호를 생성하는 단계
    를 포함하는 지연회로 없이 송신 신호에 대한 피드 포워드 이퀄라이징이 가능한 데이터 송신 장치의 동작 방법.
  7. 제6항에 있어서,
    상기 n개의 로테이팅 탭들은 각 로테이팅 탭 간에 중복되지 않는 서로 다른 순서에 따라 상기 n개의 D플립플롭들로부터 지연 출력되는 n비트의 송신 데이터를 순차적으로 1비트씩 출력하는 지연회로 없이 송신 신호에 대한 피드 포워드 이퀄라이징이 가능한 데이터 송신 장치의 동작 방법.
  8. 제6항에 있어서,
    상기 n개의 로테이팅 탭들은 기설정된 주기 간격으로 상기 n개의 D플립플롭들로부터 지연 출력되는 n비트의 송신 데이터를 순차적으로 1비트씩 출력하는 지연회로 없이 송신 신호에 대한 피드 포워드 이퀄라이징이 가능한 데이터 송신 장치의 동작 방법.
  9. 제6항에 있어서,
    n개의 선형 레귤레이터들 각각이, 상기 n개의 로테이팅 탭들 각각에서 출력되는 신호의 증폭 정도를 제어하기 위한 제어 전압을 입력으로 인가받아, 상기 n개의 로테이팅 탭들 각각에 인가하기 위한 고정 전압을 출력하는 단계
    를 더 포함하는 지연회로 없이 송신 신호에 대한 피드 포워드 이퀄라이징이 가능한 데이터 송신 장치의 동작 방법.
  10. 제9항에 있어서,
    상기 고정 전압을 출력하는 단계는
    상기 n개의 선형 레귤레이터들 각각이, 증폭기의 -입력에 상기 제어 전압이 인가되면, 상기 증폭기의 +입력 전압과 -입력 전압을 동일하게 만들기 위한 네거티브 피드백을 수행하여 상기 n개의 로테이팅 탭들 각각에 인가하기 위한 상기 고정 전압을 출력하는 지연회로 없이 송신 신호에 대한 피드 포워드 이퀄라이징이 가능한 데이터 송신 장치의 동작 방법.
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* Cited by examiner, † Cited by third party
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US20040052189A1 (en) * 2002-09-18 2004-03-18 Gene Sonu Data detection in optical disk drives using decision feedback equalization
JP2005130295A (ja) * 2003-10-24 2005-05-19 Fujitsu Ltd 通信システム

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