KR102108198B1 - Multi-layered ceramic capacitor and board having the same mounted thereon - Google Patents

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Abstract

본 발명의 일 실시형태는 두께 방향으로 마주보는 상면 및 하면, 길이 방향으로 마주보는 제1 및 제2 단면을 가지며 폭 보다 두께가 큰 세라믹 본체; 상기 세라믹 본체 내에 배치된 내부전극; 상기 세라믹 본체의 제1 및 제2 단면에 각각 배치되며 상기 세라믹 본체의 하면으로 연장된 하부 밴드부를 포함하는 제1 및 제2 외부전극; 및 상기 하부 밴드부가 노출되도록 상기 제1 및 제2 외부전극 및 상기 세라믹 본체의 표면에 배치되는 절연부; 를 포함하며, 상기 절연부는 하부 두께가 상부 두께보다 두꺼운 적층 세라믹 커패시터를 제공할 수 있다.One embodiment of the present invention has a first and second cross-section facing the upper surface and the lower surface in the thickness direction, the first and second cross-section in the longitudinal direction, the thickness is larger than the ceramic body; An internal electrode disposed in the ceramic body; First and second external electrodes disposed on first and second cross-sections of the ceramic body and including lower band portions extending to a lower surface of the ceramic body; And an insulating portion disposed on the surfaces of the first and second external electrodes and the ceramic body to expose the lower band portion. Including, the insulating portion may provide a multilayer ceramic capacitor having a lower thickness than the upper thickness.

Description

적층 세라믹 커패시터 및 적층 세라믹 커패시터의 실장 기판{Multi-layered ceramic capacitor and board having the same mounted thereon}Multi-layered ceramic capacitor and board having the same mounted thereon

본 발명은 적층 세라믹 커패시터 및 적층 세라믹 커패시터의 실장 기판에 관한 것이다.The present invention relates to a multilayer ceramic capacitor and a mounting substrate of the multilayer ceramic capacitor.

적층 세라믹 커패시터는 적층된 복수의 유전체층, 일 유전체층을 사이에 두고 대향 배치되는 내부전극, 상기 내부전극에 전기적으로 접속된 외부전극을 포함한다.
The multilayer ceramic capacitor includes a plurality of stacked dielectric layers, internal electrodes disposed to face each other with one dielectric layer interposed therebetween, and external electrodes electrically connected to the internal electrodes.

적층 세라믹 커패시터는 기판에 실장되어 사용될 수 있으며, 기판 실장 시 회로기판 상의 실장 패드 상에 솔더링을 통하여 전기적으로 연결되며 상기 실장 패드는 기판 상의 배선 패턴이나 도전성 비아를 통해 다른 외부 회로와 연결될 수 있다. The multilayer ceramic capacitor may be mounted and used on a substrate, and when the substrate is mounted, it may be electrically connected through soldering on a mounting pad on a circuit board, and the mounting pad may be connected to another external circuit through a wiring pattern or conductive via on the substrate.

대한민국 등록 특허공보 제10-0586962호Republic of Korea Registered Patent Publication No. 10-0586962

본 발명의 일 실시예의 목적은 적층 세라믹 커패시터 및 적층 세라믹 커패시터가 실장된 기판을 제공하는 것이다.An object of an embodiment of the present invention is to provide a multilayer ceramic capacitor and a substrate on which the multilayer ceramic capacitor is mounted.

본 발명의 일 실시형태는 내부전극과 유전체층을 구비하는 세라믹 본체; 상기 세라믹 본체에 배치된 제1 및 제2 외부전극; 및 상기 세라믹 본체 및 상기 제1 및 제2 외부전극의 표면에 배치되는 절연부; 를 포함하는 적층 세라믹 커패시터를 제공한다.One embodiment of the present invention includes a ceramic body having an internal electrode and a dielectric layer; First and second external electrodes disposed on the ceramic body; And an insulating portion disposed on surfaces of the ceramic body and the first and second external electrodes; It provides a multilayer ceramic capacitor comprising a.

상기 적층 세라믹 커패시터에서 상기 세라믹 본체의 두께 치수는 세라믹 본체의 폭 치수보다 크다.In the multilayer ceramic capacitor, the thickness dimension of the ceramic body is larger than the width dimension of the ceramic body.

상기 절연부는 상기 외부전극 중 상기 세라믹 본체의 하면으로 연장된 밴드부가 노출되도록 외부전극 및 세라믹 본체의 표면에 배치되며, 적층 세라믹 커패시터의 실장 안정성 향상을 위하여 상기 절연부는 상부 두께보다 하부의 두께가 두껍게 형성된다.
The insulating portion is disposed on the surface of the external electrode and the ceramic body so that a band portion extending to the lower surface of the ceramic body among the external electrodes is formed, and the insulating portion has a thicker thickness than the upper thickness to improve mounting stability of the multilayer ceramic capacitor. Is formed.

본 발명의 다른 일 실시형태는 상부에 제1 및 제2 전극 패드를 갖는 인쇄회로기판; 및 상기 인쇄회로기판 위에 배치된 적층 세라믹 커패시터; 을 포함하며, 상기 적층 세라믹 커패시터는 내부전극을 구비하며 폭 보다 두께가 큰 세라믹 본체, 상기 세라믹 본체의 제1 및 제2 단면에 배치되는 제1 및 제2 외부전극 및 상기 세라믹 본체 및 상기 제1 및 제2 외부전극의 표면에 배치되는 절연부를 포함하는 적층 세라믹 커패시터의 실장 기판을 제공한다.Another embodiment of the present invention is a printed circuit board having first and second electrode pads thereon; And a multilayer ceramic capacitor disposed on the printed circuit board. Including, the multilayer ceramic capacitor has an internal electrode and a ceramic body having a thickness greater than the width, first and second external electrodes disposed on first and second cross-sections of the ceramic body, and the ceramic body and the first And an insulating portion disposed on the surface of the second external electrode.

도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터를 세라믹 본체 및 외부전극이 나타나도록 도시한 사시도이다.
도 2는 도 1의 A-A' 단면도이다.
도 3은 도 1의 B-B' 단면도이다.
도 4는 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 폭-두께 방향 단면도로 내부전극 및 유전체층 배치의 변형예를 도시한 단면도이다.
도 5는 본 발명의 다른 일 실시형태에 따른 적층 세라믹 커패시터의 실장 기판을 도시한 사시도이다.
도 6은 도 5의 C-C' 단면도이다.1 is a perspective view showing a multilayer ceramic capacitor according to an embodiment of the present invention so that a ceramic body and an external electrode appear.
FIG. 2 is a cross-sectional view taken along line AA ′ in FIG. 1.
3 is a cross-sectional view taken along line BB 'of FIG. 1.
4 is a cross-sectional view showing a modified example of the arrangement of the internal electrode and the dielectric layer in a cross-section in the width-thickness direction of the multilayer ceramic capacitor according to the embodiment of the present invention.
5 is a perspective view showing a mounting substrate of a multilayer ceramic capacitor according to another embodiment of the present invention.
6 is a cross-sectional view taken along line CC ′ in FIG. 5.

본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
Embodiments of the present invention may be modified in various other forms, and the scope of the present invention is not limited to the embodiments described below. In addition, embodiments of the present invention are provided to more fully describe the present invention to those skilled in the art. Accordingly, the shape and size of elements in the drawings may be exaggerated for a clearer description, and elements indicated by the same reference numerals in the drawings are the same elements.

적층 세라믹 커패시터Multilayer ceramic capacitor

도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터(100)를 개략적으로 도시한 사시도이고, 도 2는 도 1의 A-A' 단면도이다.
1 is a perspective view schematically showing a multilayer ceramic capacitor 100 according to an embodiment of the present invention, and FIG. 2 is a cross-sectional view taken along line AA ′ in FIG. 1.

도 1 및 도 2를 참조하면 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터(100)는 세라믹 본체(110), 외부전극(131, 132) 및 절연부(140)를 포함한다.
1 and 2, the multilayer ceramic capacitor 100 according to an embodiment of the present invention includes a ceramic body 110, external electrodes 131 and 132, and an insulating portion 140.

상기 세라믹 본체(110)는 복수의 유전체층(111)을 포함하고 두께 방향으로 마주보는 상면(ST) 및 하면(SB), 폭 방향으로 마주보는 제1 측면(1) 및 제2 측면(2), 길이 방향으로 마주보는 제1 단면(3) 및 제2 단면(4)을 가질 수 있다. 상기 세라믹 본체(110)의 형상은 특별히 제한은 없다. 예를 들어, 상기 세라믹 본체(110)는 완전한 직선을 가진 육면체 형상은 아니지만 대략적인 육면체 형상으로 이루어질 수 있다.
The ceramic body 110 includes a plurality of dielectric layers 111 and faces the top (S T ) and bottom (S B ) in the thickness direction, the first side (1) and the second side (2) facing the width direction ), May have a first end face (3) and a second end face (4) facing the longitudinal direction. The shape of the ceramic body 110 is not particularly limited. For example, the ceramic body 110 may not have a hexahedral shape having a complete straight line, but may have an approximate hexahedral shape.

상기 세라믹 본체(110)는 복수의 유전체층(111)과 내부전극(121, 122)을 포함할 수 있다.The ceramic body 110 may include a plurality of dielectric layers 111 and internal electrodes 121 and 122.

상기 세라믹 본체는 유전체층(111)상에 형성된 내부전극(121, 122)을 포함하며, 내부전극이 형성된 복수의 유전체층이 적층되어 형성될 수 있다. 상기 내부전극은 제1 내부전극(121) 및 제2 내부전극(122)을 포함할 수 있다. 상기 제1 및 제2 내부전극(121, 122)은 하나의 유전체층(111)을 사이에 두고 상기 유전체층 상에 번갈아 배치될 수 있다. The ceramic body includes internal electrodes 121 and 122 formed on the dielectric layer 111, and may be formed by stacking a plurality of dielectric layers on which the internal electrodes are formed. The internal electrode may include a first internal electrode 121 and a second internal electrode 122. The first and second internal electrodes 121 and 122 may be alternately disposed on the dielectric layer with one dielectric layer 111 interposed therebetween.

상기 제1 내부전극(121)은 상기 세라믹 본체의 제1 단면(3)을 통해 노출되고 상기 제2 내부전극(122)은 상기 세라믹 본체의 제2 단면(4)을 통해 노출될 수 있다.
The first internal electrode 121 may be exposed through the first end surface 3 of the ceramic body, and the second internal electrode 122 may be exposed through the second end surface 4 of the ceramic body.

또한 상기 세라믹 본체(110)는 내부 전극을 외부 충격으로부터 보호하기 위해 최외측 내부전극의 외측에 배치된 커버층(112, 113)을 포함할 수 있다.
In addition, the ceramic body 110 may include cover layers 112 and 113 disposed outside the outermost inner electrode to protect the inner electrode from external impact.

본 발명의 일 실시형태에 따르면, 도 1, 도 2에 도시된 T-방향은 세라믹 본체(110)의 두께 방향, L-방향은 세라믹 본체(110)의 길이 방향이며, W-방향은 세라믹 본체(110)의 폭 방향이다.According to an embodiment of the present invention, the T-direction shown in FIGS. 1 and 2 is the thickness direction of the ceramic body 110, the L-direction is the longitudinal direction of the ceramic body 110, and the W-direction is the ceramic body It is the width direction of (110).

상기 두께(T) 방향은 본 발명의 적층 세라믹 커패시터(100)의 기판 실장 시 기판에 수직인 방향을 의미한다.
The thickness (T) direction means a direction perpendicular to the substrate when mounting the substrate of the multilayer ceramic capacitor 100 of the present invention.

본 발명의 일 실시형태에 따르면 도 2에 도시된 바와 같이 상기 유전체층(111) 및 내부전극(121, 122)은 세라믹 본체의 두께(T) 방향으로 적층될 수 있다. According to an embodiment of the present invention, as shown in FIG. 2, the dielectric layer 111 and the internal electrodes 121 and 122 may be stacked in the thickness T direction of the ceramic body.

도 1 및 도 2에 도시된 바와 같이, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터는 고용량 구현을 위하여, 폭과 두께를 거의 동일한 치수로 설정한 것이 아니라 상기 세라믹 본체(110)의 폭(W) 치수에 비하여 두께(T) 치수가 더 크도록 한다.
1 and 2, the multilayer ceramic capacitor according to an embodiment of the present invention does not set the width and thickness to substantially the same dimensions for realizing high capacity, but the width (W) of the ceramic body 110 ) Make the thickness (T) dimension larger than the dimension.

본 발명의 일 실시형태에 따른 적층 세라믹 커패시터(100)는 세라믹 본체(110) 두께 치수의 증가로 기판 실장 시 충분한 공간 확보가 가능하면서 고용량을 구현할 수 있다. The multilayer ceramic capacitor 100 according to an embodiment of the present invention can realize a high capacity while securing sufficient space when mounting a substrate by increasing the thickness of the ceramic body 110.

도 2와 같이 내부전극(121, 122)을 상기 세라믹 본체(110)의 두께 방향으로 적층하고 세라믹 본체의 두께를 증가시키는 경우, 내부전극(121, 122) 적층 수를 증가시킬 수 있다. 이로 인하여 인쇄 회로 기판에 적층 세라믹 커패시터를 실장 할 때, 인쇄 회로 기판 상에서 적층 세라믹 커패시터가 차지하는 면적을 증가시키지 않더라도 용량을 증가시킬 수 있다.
When the inner electrodes 121 and 122 are stacked in the thickness direction of the ceramic body 110 as shown in FIG. 2 and the thickness of the ceramic body is increased, the number of stacked inner electrodes 121 and 122 may be increased. For this reason, when mounting the multilayer ceramic capacitor on the printed circuit board, the capacity can be increased even if the area occupied by the multilayer ceramic capacitor on the printed circuit board is not increased.

본 발명의 일 실시형태에 따르면, 상기 하면(SB)은 상기 적층 세라믹 커패시터를 인쇄 회로 기판에 실장 시 인쇄 회로 기판과 인접하여 대향하는 실장면일 수 있다.
According to an embodiment of the present invention, the lower surface S B may be a mounting surface that is adjacent to the printed circuit board when the multilayer ceramic capacitor is mounted on the printed circuit board.

상기 내부전극(121, 122)이 세라믹 본체(110)의 두께 방향으로 적층된 경우, 상기 제1 및 제2 내부전극(121, 122)은 상기 세라믹 본체의 상면(ST) 또는 하면(SB)에 수평으로 배치될 수 있다. 예를 들어, 상기 제1 및 제2 내부전극(121, 122)은 적층 세라믹 커패시터의 인쇄 회로 기판에 실장 시 상기 인쇄 회로 기판과 대향하는 면인 하면(SB)(실장면)에 수평으로 배치될 수 있다.
When the internal electrodes 121 and 122 are stacked in the thickness direction of the ceramic body 110, the first and second internal electrodes 121 and 122 are the upper surface S T or the lower surface S B of the ceramic body. ). For example, when the first and second internal electrodes 121 and 122 are mounted on a printed circuit board of a multilayer ceramic capacitor, they are disposed horizontally on a lower surface S B (mounted surface) that is a surface facing the printed circuit board. Can be.

상기 세라믹 본체(110)는 복수의 유전체층(111) 및 내부전극(121, 122)을 적층한 다음 소성하여 형성되며, 이러한 세라믹 본체(110)의 형상, 치수 및 유전체층(111)의 적층 수가 본 실시 형태에 도시된 것으로 한정되는 것은 아니다.
The ceramic body 110 is formed by stacking a plurality of dielectric layers 111 and internal electrodes 121 and 122 and then firing them, and the shape, dimensions and number of dielectric layers 111 of the ceramic body 110 are seen. It is not limited to that shown in the form.

상기 유전체층(111)의 적층수는 특별히 제한되지 않으나, 세라믹 본체의 두께 방향으로 유전체층 및 내부전극이 적층되는 경우, 유전체층의 적층수는 예를 들어 500층 이상일 수 있다. 유전체층이 세라믹 본체의 두께 방향으로 적층되는 경우 상기와 같이 유전체층(111)의 적층수가 500층 이상이 되도록 함으로써, 상기 세라믹 본체의 두께(T)가 폭(W)보다 큰 고용량 적층 세라믹 커패시터를 구현할 수 있다.
The number of layers of the dielectric layer 111 is not particularly limited, but when the dielectric layer and the internal electrode are stacked in the thickness direction of the ceramic body, the number of layers of the dielectric layer may be, for example, 500 or more. When the dielectric layer is stacked in the thickness direction of the ceramic body, by making the number of stacked layers of the dielectric layer 111 as 500 or more as described above, it is possible to implement a high-capacity multilayer ceramic capacitor having a thickness T of the ceramic body greater than the width W. have.

본 발명의 일 실시형태에 따르면, 상기 유전체층(111)의 평균 두께는 적층 세라믹 커패시터의 용량 설계에 맞추어 임의로 변경할 수 있다.According to one embodiment of the present invention, the average thickness of the dielectric layer 111 can be arbitrarily changed according to the capacitive design of the multilayer ceramic capacitor.

또한, 유전체층(111)은 고유전률을 갖는 세라믹 분말, 예를 들어 티탄산바륨(BaTiO3)계 또는 티탄산스트론튬(SrTiO3)계 분말을 포함할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
In addition, the dielectric layer 111 may include a ceramic powder having a high dielectric constant, for example, barium titanate (BaTiO 3 ) -based or strontium titanate (SrTiO 3 ) -based powder, and the present invention is not limited thereto.

상기 커버층(112, 113)은 내부 전극을 포함하지 않는 것을 제외하고는 유전체층(111)과 동일한 재질 및 구성을 가질 수 있다. 상기 커버층은 단일 유전체층 또는 2 개 이상의 유전체층을 적층해 형성된 것으로 볼 수 있으며, 물리적 또는 화학적 스트레스에 의한 제1 및 제2 내부 전극(121, 122)의 손상을 방지하는 역할을 수행할 수 있다.
The cover layers 112 and 113 may have the same material and configuration as the dielectric layer 111 except that they do not include internal electrodes. The cover layer may be considered to be formed by stacking a single dielectric layer or two or more dielectric layers, and may serve to prevent damage to the first and second internal electrodes 121 and 122 due to physical or chemical stress.

상기 제1 및 제2 내부전극(121, 122)은 특별히 제한되지 않으며, 예를 들어, 팔라듐(Pd), 팔라듐-은(Pd-Ag) 합금 등의 귀금속 재료 및 니켈(Ni), 구리(Cu) 중 하나 이상의 물질로 이루어진 도전성 페이스트를 사용하여 형성될 수 있다.
The first and second internal electrodes 121 and 122 are not particularly limited, and for example, precious metal materials such as palladium (Pd) and palladium-silver (Pd-Ag) alloys, and nickel (Ni) and copper (Cu) ) May be formed using a conductive paste made of at least one material.

한편, 상기 제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 한 쌍의 전극으로서, 유전체층(111) 상에 소정의 두께로 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 형성될 수 있다.
Meanwhile, the first and second internal electrodes 121 and 122 are a pair of electrodes having different polarities, and may be formed by printing a conductive paste containing a conductive metal with a predetermined thickness on the dielectric layer 111. have.

상기 제1 및 제2 내부전극(121, 122)의 소성 후 평균 두께는 정전용량을 형성할 수 있다면 특별히 제한은 없으며, 예를 들어, 0.6 μm 이하일 수 있다.
The average thickness after firing of the first and second internal electrodes 121 and 122 is not particularly limited as long as it can form an electrostatic capacity, and may be, for example, 0.6 μm or less.

상기 제1 및 제2 내부전극(121, 122)의 평균 두께는 세라믹 본체(110)의 두께-폭 방향 단면을 주사전자현미경(SEM, Scanning Electron Microscope)으로 이미지를 스캔하여 측정할 수 있다.
The average thickness of the first and second internal electrodes 121 and 122 may be measured by scanning the cross-section in the thickness-width direction of the ceramic body 110 with a scanning electron microscope (SEM).

예를 들어, 세라믹 본체(110)의 길이(L) 방향의 중앙부에서 절단한 폭 및 두께 방향(W-T) 단면을 주사전자현미경(SEM, Scanning Electron Microscope)으로 스캔한 이미지에서 추출된 임의의 내부전극에 대해서, 폭 방향으로 등간격인 30개의 지점에서 그 두께를 측정하여 평균값을 측정할 수 있다. For example, an arbitrary internal electrode extracted from an image scanned by a scanning electron microscope (SEM) of a cross section in the width and thickness direction (WT) cut in the center of the length (L) direction of the ceramic body 110 For, the average value can be measured by measuring the thickness at 30 equally spaced points in the width direction.

상기 등간격인 30개의 지점은 제1 및 제2 내부전극(121, 122)이 중첩되는 영역을 의미하는 용량 형성부에서 측정될 수 있다. The equally spaced 30 points may be measured in a capacity forming unit which means a region where the first and second internal electrodes 121 and 122 overlap.

또한, 이러한 평균값 측정을 10개 이상의 내부전극으로 확장하여 평균값을 측정하면, 내부전극의 평균 두께를 더욱 일반화할 수 있다.
In addition, if the average value is measured by extending the average value measurement to 10 or more internal electrodes, the average thickness of the internal electrodes can be further generalized.

본 발명에서 제1 및 제2 는 서로 다른 극성을 의미할 수 있다.
In the present invention, the first and second may mean different polarities.

상기 외부전극(131, 132)은 상기 세라믹 본체(110)의 외부면에 배치되어 내부전극(121, 122)과 전기적으로 연결될 수 있다. 상기 외부전극은 제1 외부전극(131) 및 제2 외부전극(132)을 포함할 수 있다. 상기 제1 외부전극(131)은 상기 세라믹 본체(110)의 제1 단면(3)에 배치되어 상기 제1 내부전극(121)과 전기적으로 연결될 수 있으며, 상기 제2 외부전극(132)은 상기 세라믹 본체(110)의 제2 단면(4)에 배치되어 상기 제2 내부전극(122)과 전기적으로 연결될 수 있다. The external electrodes 131 and 132 may be disposed on an outer surface of the ceramic body 110 and electrically connected to the internal electrodes 121 and 122. The external electrode may include a first external electrode 131 and a second external electrode 132. The first external electrode 131 may be disposed on the first end surface 3 of the ceramic body 110 to be electrically connected to the first internal electrode 121, and the second external electrode 132 may be the It is disposed on the second end surface 4 of the ceramic body 110 and can be electrically connected to the second internal electrode 122.

상기 제1 외부전극(131) 및 제2 외부전극(132)은 각각 상기 제1 단면(3) 및 제2 단면(4)에 배치된 머리부(131a, 132a)와 상기 머리부(131a, 132a)에서 상기 상면(ST), 하면(SB), 제1 측면(1) 및 제2 측면(2) 중 상기 하면(SB)을 포함한 적어도 일면으로 연장된 밴드부(131b, 131c, 131d, 132b, 132c, 132d)를 포함할 수 있다.The first external electrode 131 and the second external electrode 132 have head portions 131a and 132a and head portions 131a and 132a disposed on the first end face 3 and the second end face 4, respectively. ) In the upper surface (S T ), the lower surface (S B ), the first side (1) and the second side (2) of the band portion (131b, 131c, 131d) extending to at least one surface including the lower surface (S B ), 132b, 132c, 132d).

상기 외부전극 중 상기 세라믹 본체의 제1 단면 및 제2 단면에 배치된 영역은 머리부(131a, 132a), 상기 세라믹 본체의 하면으로 연장된 영역은 하부 밴드부(131b, 132b), 상기 세라믹 본체의 상면으로 연장된 영역은 상부 밴드부(131c, 132c), 상기 세라믹 본체의 제1 또는 제2 측면으로 연장된 영역은 측면 밴드부(131d, 132d)로 정의될 수 있다.
Regions of the external electrodes disposed on the first and second cross-sections of the ceramic body include head portions 131a and 132a, and regions extending toward the lower surface of the ceramic body include lower band portions 131b and 132b, and the ceramic body. Regions extending to the upper surface may be defined as upper band portions 131c and 132c, and regions extending to the first or second side surfaces of the ceramic body may be defined as side band portions 131d and 132d.

이에 제한되지 않으나 상기 제1 및 제2 외부전극(131, 132)은 금속 분말에 글라스 프릿을 첨가하여 마련된 외부전극용 페이스트를 도포한 후 소성함으로써 형성될 수 있다.Although not limited thereto, the first and second external electrodes 131 and 132 may be formed by applying a glass frit to a metal powder and applying a paste for an external electrode, followed by firing.

상기 외부전극용 페이스트는 세라믹 본체를 도전성 페이스트에 디핑(dipping)하는 방식으로 도포되거나, 세라믹 본체에 외부전극용 페이스트를 스크린 인쇄하여 도포될 수 있으며, 이에 제한되는 것은 아니다.
The external electrode paste may be applied by dipping the ceramic body into a conductive paste, or may be applied by screen printing the external electrode paste on the ceramic body, but is not limited thereto.

도 1 및 도 2를 참조하면, 상기 절연부(140)는 상기 세라믹 본체와 제1 및 제2 외부전극(131, 132) 표면의 일부에 배치된다.1 and 2, the insulating part 140 is disposed on a portion of the surfaces of the ceramic body and the first and second external electrodes 131 and 132.

상기 절연부(140)는 상기 외부전극(131, 132)의 하부 밴드부(131b, 132b)가 노출되도록 상기 세라믹 본체와 상기 제1 및 제2 외부전극의 표면에 배치된다.The insulating portion 140 is disposed on the surfaces of the ceramic body and the first and second external electrodes so that the lower band portions 131b and 132b of the external electrodes 131 and 132 are exposed.

상기 절연부(140)는 상기 제1 및 제2 외부전극(131, 132)의 표면 및 외부전극이 배치되지 않은 세라믹 본체(110)의 표면에 배치될 수 있다.The insulating part 140 may be disposed on the surfaces of the first and second external electrodes 131 and 132 and the surface of the ceramic body 110 on which the external electrodes are not disposed.

예를 들어, 상기 절연부(140)는 상기 세라믹 본체(110)의 하면(SB) 및 상기 제1 및 제2 외부전극의 하부 밴드부(131b, 132b)가 노출되도록 상기 외부전극(131, 132)의 표면과 세라믹 본체(110)의 표면에 배치될 수 있다. 또는, 상기 절연부(140)는 상기 세라믹 본체의 하면(SB) 및 상면(ST)과 상기 외부전극의 하부 밴드부(131b 132b) 및 상부 밴드부(131c, 132c)가 노출되도록 배치될 수 있다.
For example, the insulating portion 140 may be exposed to the lower surface S B of the ceramic body 110 and the lower band portions 131b and 132b of the first and second external electrodes to expose the external electrodes 131 and 132. ) And the surface of the ceramic body 110. Alternatively, the insulating part 140 may be disposed to expose the lower surface S B and the upper surface S T of the ceramic body and the lower band parts 131b 132b and upper band parts 131c and 132c of the external electrode. .

예를 들어, 상기 절연부(140)는 상기 세라믹 본체의 제1 및 제2 측면(1, 2) 중 외부전극(131, 132)이 미배치된 영역, 제1 및 제2 단면(3, 4) 중 외부전극이 미배치된 영역 및 외부전극(131, 132) 중 제1 및 제2 측면(1, 2)과 제1 및 제2 단면(3, 4)에 배치된 영역의 표면에 배치될 수 있다.For example, the insulating part 140 is a region in which external electrodes 131 and 132 are not disposed among first and second side surfaces 1 and 2 of the ceramic body, and first and second cross sections 3 and 4 ) To be disposed on the surface of the region where the external electrode is not disposed and the regions disposed on the first and second side surfaces 1 and 2 and the first and second cross sections 3 and 4 of the external electrodes 131 and 132. Can be.

본 발명의 일 실시형태에 의하면 상기 절연부(140)는 세라믹 본체의 상면(ST), 하면(SB), 상기 제1 및 제2 외부전극(131, 132)의 상부 밴드부(131c, 132c) 및 하부 밴드부(131b, 132b)를 제외한 세라믹 본체(110) 및 외부전극(131, 132)의 표면을 둘러싸도록 형성될 수 있다.
According to one embodiment of the present invention, the insulating portion 140 is an upper surface portion (S T ), a lower surface (S B ) of the ceramic body, and upper band portions 131c and 132c of the first and second external electrodes 131 and 132. ) And the lower band portions 131b and 132b may be formed to surround the surfaces of the ceramic body 110 and the external electrodes 131 and 132.

상기 하부 밴드부(131b, 132b)는 기판 실장 시 솔더와 연결되어 외부로부터 전류가 인가되는 경로로 기능한다.
The lower band portions 131b and 132b are connected to the solder when the substrate is mounted and function as a path through which current is applied from the outside.

유전체층(111)은 압전성 및 전왜성을 갖기 때문에, 적층 세라믹 커패시터에 직류 또는 교류 전압이 인가될 때 상기 내부 전극(121, 122)들 사이에서 압전 현상이 발생하여 진동이 나타날 수 있다.
Since the dielectric layer 111 has piezoelectricity and total distortion, a piezoelectric phenomenon may occur between the internal electrodes 121 and 122 when a direct current or alternating current voltage is applied to the multilayer ceramic capacitor, and vibration may occur.

이러한 진동은 기판 실장 시 적층 세라믹 커패시터와 연결된 솔더를 통해 상기 적층 세라믹 커패시터가 실장된 인쇄회로기판으로 전달되어 상기 인쇄회로기판 전체가 음향 방사면이 되면서 잡음이 되는 진동음을 발생시키게 된다.This vibration is transmitted to the printed circuit board on which the multilayer ceramic capacitor is mounted through solder connected to the multilayer ceramic capacitor when the substrate is mounted, thereby generating a noise vibration noise as the entire printed circuit board becomes an acoustic radiation surface.

상기 진동음은 사람에게 불쾌감을 주는 가청 주파수에 해당될 수 있으며, 이렇게 사람에게 불쾌감을 주는 진동음을 어쿠스틱 노이즈(acoustic noise)라고 한다.
The vibration sound may correspond to an audible frequency that gives a person discomfort, and thus a vibration sound that gives a person discomfort is called acoustic noise.

어쿠스틱 노이즈는 적층 세라믹 커패시터의 기판 실장 시 솔더의 배치와 밀접한 관련이 있으며, 적층 세라믹 커패시터에 배치된 솔더의 높이가 높을수록 압전 현상에 의한 진동이 인쇄회로기판으로 용이하게 전달되어 어쿠스틱 노이즈가 증가하게 된다. 따라서 적층 세라믹 커패시터에 배치된 솔더의 높이를 최소로 하는 것이 어쿠스틱 노이즈의 저감에 유리하다.
Acoustic noise is closely related to the placement of the solder when the substrate of the multilayer ceramic capacitor is mounted, and the higher the height of the solder placed on the multilayer ceramic capacitor, the more easily the vibration caused by piezoelectric phenomenon is transmitted to the printed circuit board to increase the acoustic noise. do. Therefore, minimizing the height of the solder disposed in the multilayer ceramic capacitor is advantageous in reducing acoustic noise.

외부전극의 표면에 절연부가 배치되는 않는 형태의 적층 세라믹 커패시터는 기판 실장 시 솔더가 표면장력에 의해 외부전극을 타고 실장면에 수직인 방향으로 상승하여 어쿠스틱 노이즈를 증가시키는 문제가 있었다. In the case of a multilayer ceramic capacitor in which an insulating part is not disposed on the surface of the external electrode, when mounting the substrate, the solder rides the external electrode by the surface tension and rises in a direction perpendicular to the mounting surface, thereby increasing acoustic noise.

하지만 본 발명의 일 실시형태와 같이 실장면에 수직인 면(세라믹 본체의 측면 및 단면)에 배치된 외부전극이 절연부에 의해 커버 되는 경우, 솔더가 실장면에 수직인 면에 배치된 외부전극을 타고 상승하지 않거나 매우 적은 정도로 상승하여 어쿠스틱 노이즈가 현저히 감소하는 효과가 있다.
However, when an external electrode disposed on a surface perpendicular to the mounting surface (sides and cross-sections of the ceramic body) is covered by an insulating portion as in one embodiment of the present invention, the solder is placed on a surface perpendicular to the mounting surface. There is an effect that acoustic noise is significantly reduced because it does not rise or rises to a very small extent.

솔더의 상승을 효율적으로 막기 위하여 상기 절연부(140)는 적층 세라믹 캐퍼시터의 기판 실장 시의 솔더 온도에서 용융되지 않는 재료로 형성될 수 있다.In order to effectively prevent the rise of the solder, the insulating portion 140 may be formed of a material that does not melt at the solder temperature when mounting the substrate of the multilayer ceramic capacitor.

예를 들어, 상기 절연부(140)는 열경화성 수지로 형성될 수 있으며, 이에 제한되는 것은 아니나 상기 열경화성 수지는 에폭시 수지일 수 있다.For example, the insulating portion 140 may be formed of a thermosetting resin, but is not limited thereto, and the thermosetting resin may be an epoxy resin.

또한, 이에 제한되는 것은 아니나 상기 절연부(140)는 열경화성 수지, 세라믹, 무기필러, 글라스 또는 이들의 혼합물을 포함할 수 있다.
In addition, although not limited thereto, the insulating part 140 may include a thermosetting resin, ceramic, inorganic filler, glass, or a mixture thereof.

또한, 본 발명의 일 실시형태와 같이 세라믹 본체(110)의 두께 치수가 폭 치수보다 크게 형성되는 경우, 기판 실장 시 기판에서 커패시터가 차지하는 면적이 동일하더라도 보다 고용량을 확보할 수 있는 장점이 있으나, 적층 세라믹 커패시터의 무게 중심 상승으로 실장 시 픽업(Pick-up) 과정에서 칩이 테이핑 포켓 내에서 기울어져 있어 집어 올리지 못하는 불량이 발생하거나 장착 과정에서 칩 쓰러짐 현상이 발생하는 빈도가 증가하는 문제가 발생할 수 있다.
In addition, when the thickness dimension of the ceramic body 110 is formed to be larger than the width dimension as in one embodiment of the present invention, there is an advantage that a higher capacity can be secured even if the area occupied by the capacitor in the substrate is the same when mounting the substrate. Due to the increase in the center of gravity of the multilayer ceramic capacitors, during mounting, the chip is tilted within the taping pocket during pick-up, resulting in a defect that cannot be picked up, or an increase in the frequency of chip collapse during mounting. Can be.

특히, 적층 세라믹 커패시터의 기판 실장 시 또는 기판 실장 후 칩 쓰러짐 현상이 발생하는 경우, 인접하게 배치된 적층 세라믹 커패시터의 외부전극 간 접촉으로 쇼트가 발생할 수 있다.
In particular, when chip-breaking occurs when the multilayer ceramic capacitor is mounted on the substrate or after the substrate is mounted, a short may occur due to contact between external electrodes of the adjacent multilayer ceramic capacitor.

하지만 본 발명의 일 실시형태와 같이 절연부(140)가 외부전극의 측면 밴드부(131d, 132d)와 상기 세라믹 본체의 단면에 배치된 외부전극의 머리부(131a, 132a)를 커버하는 경우, 칩 쓰러짐 현상이 발생하더라도 외부전극 간 접촉으로 인한 쇼트를 방지할 수 있다.
However, as in one embodiment of the present invention, when the insulating portion 140 covers the side band portions 131d and 132d of the external electrode and the head portions 131a and 132a of the external electrode disposed on the cross section of the ceramic body, the chip Even if a collapse occurs, a short circuit caused by contact between external electrodes can be prevented.

따라서 적층 세라믹 커패시터의 기판 실장 시 적층 세라믹 커패시터가 넘어지더라도 쇼트가 발생하지 않아 신뢰성을 향상시킬 수 있으며, 적층 세라믹 커패시터 사이의 간격을 종래보다 좁게 하여 실장할 수 있게되어 실장 밀도(기판의 단위 면적당 배치된 전자부품의 면적)를 증가시킬 수 있다.
Therefore, when the multilayer ceramic capacitor is mounted on the substrate, even if the multilayer ceramic capacitor falls, short circuit does not occur, so reliability can be improved. It is possible to increase the area of the disposed electronic components).

도 3은 도 1의 B-B' 단면도이다.3 is a cross-sectional view taken along line B-B 'in FIG. 1.

도 1의 단면도인 도 2 및 도 3을 참조하면, 본 발명의 일 실시형태에 의한 절연부(140)는 절연부 높이의 1/2를 기준으로 하부 두께가 상부 부께보다 두껍게 형성될 수 있다. 예를 들어 상기 상부 절연부의 평균 두께보다 상기 하부 절연부의 평균 두께가 더 두껍게 형성될 수 있다.Referring to FIGS. 2 and 3, which are cross-sectional views of FIG. 1, the insulating portion 140 according to an embodiment of the present invention may be formed to have a lower thickness than the upper portion based on 1/2 of the height of the insulating portion. For example, the average thickness of the lower insulating portion may be formed thicker than the average thickness of the upper insulating portion.

상기 상부 절연부과 하부 절연부는 별도로 구분되지 않고 연결되어 있으며 상기 상부 절연부과 하부 절연부는 상기 절연부 높이의 1/2을 기준으로 구분될 수 있다. The upper insulating portion and the lower insulating portion are connected without being separately separated, and the upper insulating portion and the lower insulating portion may be divided based on 1/2 of the height of the insulating portion.

예를 들어, 상기 상부 절연부에서 가장 두꺼운 영역의 두께를 a, 상기 하부 절연부에서 가장 두꺼운 영역의 두께를 b라고 할 때, 상기 절연부는 a<b를 만족할 수 있다.For example, when the thickness of the thickest region in the upper insulating portion is a and the thickness of the thickest region in the lower insulating portion is b, the insulating portion may satisfy a <b.

본 발명의 일 실시형태와 같이, 상기 절연부(140)의 하부 두께가 상부 두께 보다 두껍게 형성되는 경우, 적층 세라믹 커패시터의 하부 부피 증가로 기판 실장 시 칩이 쓰러지는 문제가 개선될 수 있으며 적층 세라믹 커패시터의 실장 안정성을 확보할 수 있다.
As in one embodiment of the present invention, when the lower thickness of the insulating portion 140 is formed to be thicker than the upper thickness, the problem of chip collapse when mounting the substrate due to the increase in the lower volume of the multilayer ceramic capacitor can be improved and the multilayer ceramic capacitor Can secure the mounting stability.

만약 본 발명의 일 실시 형태와 달리 외부전극 및 절연부가 세라믹 본체의 두께 방향 중심부를 기준으로 실질적 대칭으로 형성되는 경우, 적층 세라믹 커패시터의 무게 중심은 대략적으로 세라믹 본체의 무게 중심과 유사한 위치에 형성된다. 하지만, 본 발명의 일 실시형태와 같이 절연부(140)의 두께를 상부보다 하부에서 두껍게 형성하는 경우 적층 세라믹 커패시터의 무게 중심을 세라믹 본체 두께 방향 하측으로 이동시켜 기판 실장 시 실장 안정성을 부여할 수 있다.
If, unlike one embodiment of the present invention, the external electrode and the insulating portion are formed substantially symmetrically with respect to the center of the thickness direction of the ceramic body, the center of gravity of the multilayer ceramic capacitor is approximately formed at a position similar to the center of gravity of the ceramic body. . However, when the thickness of the insulating portion 140 is thicker than the upper portion as in one embodiment of the present invention, the center of gravity of the multilayer ceramic capacitor may be moved downward in the thickness direction of the ceramic body to impart mounting stability when mounting the substrate. have.

이에 제한되는 것은 아니나 본 발명의 일 실시형태에 의하면, 상기 절연부(140) 중 상부 절연부에서 가장 두꺼운 영역의 두께를 a, 상기 하부 절연부에서 가장 두꺼운 영역의 두께를 b라고 할 때, b/a는 1.2 내지 2를 만족할 수 있다.According to one embodiment of the present invention, but not limited to this, when the thickness of the thickest region in the upper insulating portion of the insulating portion 140 is a, and the thickness of the thickest region in the lower insulating portion is b, b / a may satisfy 1.2 to 2.

b/a가 1.2 미만인 경우 적층 세라믹 커패시터의 무게 중심을 하측으로 이동시키는 효과가 크게 나타나지 않으며 b/a 가 2를 초과하는 경우 절연부 두께의 증가로 적층 세라믹 커패시터를 기판에 실장할 때, 실장 효율이 감소할 수 있다.
When b / a is less than 1.2, the effect of shifting the center of gravity of the multilayer ceramic capacitor to the lower side is not significantly observed, and when b / a exceeds 2, when mounting the multilayer ceramic capacitor on the substrate due to an increase in the thickness of the insulation portion, mounting efficiency This can decrease.

상술한 바와 같이 본 발명의 일 실시형태에 의하면 상기 절연부(140)가 상부보다 하부에서 더 두껍게 형성됨으로써, 적층 세라믹 커패시터의 하부 부피를 증가시킬 수 있으며, 적층 세라믹 커패시터 전체의 무게 중심은 세라믹 본체의 무게 중심보다 두께 방향 하측에 배치될 수 있다. 이로 인하여 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터는 기판 실장 시 칩 쓰러짐 현상이 개선되며 실장 안정성을 확보할 수 있다.
As described above, according to one embodiment of the present invention, the insulating portion 140 is formed thicker from the lower portion than the upper portion, thereby increasing the lower volume of the multilayer ceramic capacitor, and the center of gravity of the entire multilayer ceramic capacitor is the ceramic body. It can be arranged in the thickness direction lower than the center of gravity. Due to this, the multilayer ceramic capacitor according to an embodiment of the present invention can improve chip collapse when mounting a substrate and secure mounting stability.

도 4는 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 폭-두께 방향 단면으로, 내부전극(121,122) 및 유전체층(111) 적층 방향의 변형예를 나타낸다. 도 4에 도시된 바와 같이 상기 내부전극(121, 122) 및 유전체층(111)은 세라믹 본체의 폭(W) 방향으로 적층될 수 있다.4 is a cross-section of the multilayer ceramic capacitor according to an embodiment of the present invention in a width-thickness direction, and shows a modification of the stacking direction of the internal electrodes 121 and 122 and the dielectric layer 111. As illustrated in FIG. 4, the internal electrodes 121 and 122 and the dielectric layer 111 may be stacked in the width (W) direction of the ceramic body.

도 4의 변형예에서 두께(T) 방향은 본 발명의 적층 세라믹 커패시터(100)의 기판 실장 시 기판에 수직인 방향을 의미한다.In the modification of FIG. 4, the thickness T direction means a direction perpendicular to the substrate when the substrate of the multilayer ceramic capacitor 100 of the present invention is mounted.

도 4와 같이 내부전극(121, 122)을 세라믹 본체(110)의 폭 방향으로 적층하고 세라믹 본체(110)의 두께를 증가시는 경우, 내부전극(121, 122)이 중첩되는 면적을 증가시킬 수 있어, 기판 실장 시 적층 세라믹 커패시터가 차지하는 면적이 동일하더라도 보다 고용량을 확보할 수 있다. 또한 내부전극의 적층 수를 크게 증가시키지 않고 중첩면적을 증가시켜 고용량을 확보할 수 있으므로 전류 경로 감소로 내부전극을 두께 방향으로 적층한 형태에 비하여 등가직렬인덕턴스(ESL,Equivalent Serial Inductance)를 감소시킬 수 있는 장점이 있다.
4, when the internal electrodes 121 and 122 are stacked in the width direction of the ceramic body 110 and the thickness of the ceramic body 110 is increased, the area where the internal electrodes 121 and 122 overlap is increased. It is possible to secure a higher capacity even if the area occupied by the multilayer ceramic capacitor is the same when mounting the substrate. In addition, since it is possible to secure a high capacity by increasing the overlapping area without significantly increasing the number of stacking of internal electrodes, reducing the current path reduces the equivalent serial inductance (ESL) compared to the stacking of internal electrodes in the thickness direction. There is an advantage.

도 4에 도시된 바와 같이 상기 내부전극(121, 122)이 세라믹 본체(110)의 폭 방향으로 적층된 경우, 제1 및 제2 내부전극(121, 122)은 상기 세라믹 본체의 상면(ST) 또는 하면(SB)에 수직으로 배치될 수 있다. 즉, 상기 제1 및 제2 내부전극(121, 122)은 적층 세라믹 커패시터의 기판 실장 시 기판과 대향하는 면인 하면(SB)(실장면)에 수직으로 배치될 수 있다.
4, when the internal electrodes 121 and 122 are stacked in the width direction of the ceramic body 110, the first and second internal electrodes 121 and 122 are upper surfaces ST of the ceramic body. Or it may be arranged vertically on the lower surface (SB). That is, the first and second internal electrodes 121 and 122 may be vertically disposed on the lower surface SB (mounting surface) which is a surface facing the substrate when mounting the multilayer ceramic capacitor.

적층 세라믹 커패시터의 실장 기판(200)Multilayer ceramic capacitor mounting substrate 200

도 5는 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 실장 기판(200)을 도시한 사시도이고 도 6은 도 5의 C-C' 단면도이다.
5 is a perspective view illustrating a mounting substrate 200 of a multilayer ceramic capacitor according to an embodiment of the present invention, and FIG. 6 is a cross-sectional view taken along line CC ′ of FIG. 5.

도 5 및 도 6을 참조하면, 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 실장 기판(200)은 적층 세라믹 커패시터(100), 적층 세라믹 커패시터(100)가 실장되는 인쇄회로기판(210) 및 인쇄회로기판(210)의 상면에 서로 이격되게 형성된 제1 및 제2 전극 패드(221, 222)를 포함한다.5 and 6, the mounting substrate 200 of the multilayer ceramic capacitor according to an embodiment of the present invention includes a multilayer ceramic capacitor 100, a printed circuit board 210 on which the multilayer ceramic capacitor 100 is mounted, and It includes first and second electrode pads 221 and 222 spaced apart from each other on the upper surface of the printed circuit board 210.

이때, 적층 세라믹 커패시터(100)는 제1 및 제2 외부 전극(131, 132)이 각각 제1 및 제2 전극 패드(221, 222) 상에 위치한 상태에서 솔더(230)에 의해 인쇄회로기판(210)과 전기적으로 연결될 수 있다.
At this time, the multilayer ceramic capacitor 100 may be printed circuit board (B) by the solder 230 with the first and second external electrodes 131 and 132 positioned on the first and second electrode pads 221 and 222, respectively. 210).

상기 적층 세라믹 커패시터(100)는, 폭 보다 두께가 큰 세라믹 본체(110); 상기 세라믹 본체 내에 배치된 내부전극(121, 122); 상기 세라믹 내부전극과 연결되는 외부전극(131, 132) 및 세라믹 본체 및 외부전극의 표면에 배치되는 절연부(140)를 포함한다. The multilayer ceramic capacitor 100 includes a ceramic body 110 having a thickness greater than the width; Internal electrodes 121 and 122 disposed in the ceramic body; It includes external electrodes 131 and 132 connected to the ceramic internal electrode and an insulating portion 140 disposed on the surface of the ceramic body and external electrodes.

상기 세라믹 본체(110)는 두께 방향으로 마주보는 상면 및 하면, 길이 방향으로 마주보는 제1 및 제2 단면을 가지며 상기 외부전극(131, 132)은 세라믹 본체의 제1 및 제2 단면에 배치될 수 있다. The ceramic body 110 has upper and lower surfaces facing in the thickness direction, and first and second cross sections facing in the longitudinal direction, and the external electrodes 131 and 132 are disposed on the first and second cross sections of the ceramic body. Can be.

상기 절연부(140)는 외부전극 중 세라믹 본체의 하면으로 연장된 하부 밴드부가 노출되도록 배치될 수 있으며, 하부 두께가 상부 두께 보다 두껍게 형성되어 적층 세라믹 커패시터의 실장 안정성을 향상시킬 수 있다.
The insulating portion 140 may be disposed such that the lower band portion extending to the lower surface of the ceramic body among the external electrodes is formed, and the lower thickness is formed thicker than the upper thickness, thereby improving mounting stability of the multilayer ceramic capacitor.

상기 적층 세라믹 커패시터(100)는 상기 세라믹 본체(100)의 하면이 상기 인쇄회로기판과 인접하여 대향하도록 기판에 실장되며 상기 솔더(230)는 상기 적층 세라믹 커패시터(100)의 하측에 배치될 수 있다.
The multilayer ceramic capacitor 100 is mounted on a substrate such that the lower surface of the ceramic body 100 is adjacent to the printed circuit board, and the solder 230 may be disposed under the multilayer ceramic capacitor 100. .

상기의 적층 세라믹 커패시터의 실장 기판에 관한 내용 중 상술한 적층 세라믹 커패시터와 동일한 사항은 설명의 중복을 피하기 위해 여기에서는 생략하도록 한다.
Among the contents of the multilayer ceramic capacitor mounted substrate, the same matter as the multilayer ceramic capacitor described above will be omitted herein to avoid overlapping descriptions.

이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능 하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
Although the embodiments of the present invention have been described in detail above, the scope of rights of the present invention is not limited to this, and it is possible that various modifications and variations are possible without departing from the technical details of the present invention as set forth in the claims. It will be apparent to those of ordinary skill in the field.

100: 적층 세라믹 커패시터
110: 세라믹 본체
111: 유전체층
121, 122: 제1 및 제2 내부전극
131, 132: 제1 및 제2 외부 전극
200: 적층 세라믹 커패시터의 실장 기판
210: 인쇄회로기판
221, 222: 제1 및 제2 전극 패드
230: 솔더100: multilayer ceramic capacitor
110: ceramic body
111: dielectric layer
121, 122: first and second internal electrodes
131, 132: first and second external electrodes
200: mounting substrate of multilayer ceramic capacitor
210: printed circuit board
221, 222: first and second electrode pads
230: solder

Claims (11)

상부에 제1 전극 패드 및 제2 전극 패드를 갖는 인쇄회로기판; 및
상기 인쇄회로기판 위에 배치된 적층 세라믹 커패시터; 을 포함하며,
상기 적층 세라믹 커패시터는 두께 방향으로 마주보는 상면 및 하면, 길이 방향으로 마주보는 제1 및 제2 단면을 가지며 폭 보다 두께가 큰 세라믹 본체, 상기 세라믹 본체 내에 배치된 내부전극, 상기 세라믹 본체의 제1 및 제2 단면에 각각 배치되며 상기 세라믹 본체의 하면으로 연장된 하부 밴드부를 포함하는 제1 및 제2 외부전극 및 상기 하부 밴드부가 노출되도록 상기 제1 및 제2 외부전극 및 상기 세라믹 본체의 표면에 배치되는 절연부를 포함하고,
상기 세라믹 본체의 하면이 상기 인쇄회로기판과 인접하여 대향하도록 배치되고, 상기 절연부에 의해 노출되는 상기 하부 밴드부는 솔더를 통하여, 상기 제1 전극 패드 및 상기 제2 전극 패드와 접속되는 적층 세라믹 커패시터의 실장 기판.
A printed circuit board having a first electrode pad and a second electrode pad on the upper portion; And
A multilayer ceramic capacitor disposed on the printed circuit board; It includes,
The multilayer ceramic capacitor has first and second cross-sections facing the upper and lower surfaces in the thickness direction, and a ceramic body having a thickness greater than the width, an internal electrode disposed in the ceramic body, and the first of the ceramic body. And first and second external electrodes including a lower band portion disposed on a second end surface and extending to a lower surface of the ceramic body, and the first and second external electrodes and the surfaces of the ceramic body to expose the lower band portions. Insulating portion is disposed,
A multilayer ceramic capacitor in which the lower surface of the ceramic body is disposed to face and adjacent to the printed circuit board, and the lower band portion exposed by the insulating portion is connected to the first electrode pad and the second electrode pad through solder. Mounting board.
제1항에 있어서,
상기 절연부는 상기 세라믹 본체의 하면 및 상기 하부 밴드부가 노출되도록 배치되는 적층 세라믹 커패시터의 실장 기판.
According to claim 1,
The insulating portion is a mounting substrate of a multilayer ceramic capacitor disposed to expose the lower surface of the ceramic body and the lower band portion.
제1항에 있어서,
상기 제1 및 제2 외부전극은 상기 세라믹 본체의 제1 및 제2 단면에서 상기 상면으로 연장된 상부 밴드부를 더 포함하며, 상기 절연부는 상기 세라믹 본체의 상면 및 상기 상부 밴드부가 노출되도록 배치되는 적층 세라믹 커패시터의 실장 기판.
According to claim 1,
The first and second external electrodes further include upper band portions extending from the first and second cross-sections of the ceramic body to the upper surface, and the insulating portion is disposed to expose the upper surface and the upper band portion of the ceramic body. Mounting substrate for ceramic capacitors.
제1항에 있어서,
상기 제1 및 제2 외부전극은 상기 세라믹 본체의 제1 및 제2 단면에서 상기 상면으로 연장된 상부 밴드부를 더 포함하며, 상기 절연부는 상기 세라믹 본체의 상면, 하면, 상기 하부 밴드부 및 상기 상부 밴드부가 노출되도록 배치되는 적층 세라믹 커패시터의 실장 기판.
According to claim 1,
The first and second external electrodes further include an upper band portion extending from the first and second cross-sections of the ceramic body to the upper surface, and the insulating portion includes an upper surface, a lower surface, the lower band portion, and the upper band portion of the ceramic body. The mounting substrate of the multilayer ceramic capacitor is disposed so that it is exposed.
제1항에 있어서,
상기 절연부 높이의 1/2를 기준으로 상기 절연부의 상부에서 가장 두꺼운 영역의 두께를 a, 하부에서 가장 두꺼운 영역의 두께를 b라고 할 때, a<b를 만족하는 적층 세라믹 커패시터의 실장 기판.
According to claim 1,
When the thickness of the thickest region at the top of the insulating portion is a and the thickness of the thickest region at the bottom is b based on 1/2 of the height of the insulating portion, the mounting substrate of the multilayer ceramic capacitor satisfies a <b.
제1항에 있어서,
상기 내부전극은 상기 세라믹 본체의 실장면에 대하여 수직으로 배치된 적층 세라믹 커패시터의 실장 기판.
According to claim 1,
The internal electrode is a mounting substrate of a multilayer ceramic capacitor disposed perpendicular to the mounting surface of the ceramic body.
제1항에 있어서,
상기 내부전극은 상기 세라믹 본체의 실장면에 대하여 수평으로 배치된 적층 세라믹 커패시터의 실장 기판.
According to claim 1,
The internal electrode is a mounting substrate of a multilayer ceramic capacitor disposed horizontally with respect to a mounting surface of the ceramic body.
제1항에 있어서,
상기 절연부는 열경화성 수지, 세라믹, 무기필러, 글라스 또는 이들의 혼합물을 포함하는 적층 세라믹 커패시터의 실장 기판.
According to claim 1,
The insulating portion is a mounting substrate of a multilayer ceramic capacitor comprising a thermosetting resin, ceramic, inorganic filler, glass or a mixture thereof.
제1항에 있어서,
상기 내부전극의 평균 두께는 0.6μm 이하인 적층 세라믹 커패시터의 실장 기판.
According to claim 1,
The average thickness of the internal electrodes is 0.6 μm or less of the mounting substrate of the multilayer ceramic capacitor.
제1항에 있어서,
상기 세라믹 본체는 복수의 유전체층을 포함하고, 상기 복수의 유전체층의 적층수는 500층 이상인 것을 특징으로 하는 적층 세라믹 커패시터의 실장 기판.
According to claim 1,
The ceramic body includes a plurality of dielectric layers, and the number of stacked layers of the plurality of dielectric layers is 500 or more.
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