KR102584978B1 - Multilayered capacitor and board for mounting the same - Google Patents

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Abstract

본 발명, 수직 적층형 2단자 구조에서, 리드부 중 일부가 외부 전극에 의해 커버되지 않고 세라믹 바디의 실장 면을 통해 노출되도록 형성되며, 세라믹 바디의 실장 면에서 외부 전극 사이에 절연부가 배치되는 적층형 커패시터 및 그 실장 기판을 제공한다.In the present invention, in the vertically stacked two-terminal structure, a part of the lead portion is not covered by the external electrode but is formed to be exposed through the mounting surface of the ceramic body, and an insulating portion is disposed between the external electrodes on the mounting surface of the ceramic body. and a mounting substrate thereof.

Description

적층형 커패시터 및 그 실장 기판{Multilayered capacitor and board for mounting the same}Multilayered capacitor and board for mounting the same}

본 발명은 적층형 커패시터 및 그 실장 기판에 관한 것이다.
The present invention relates to a multilayer capacitor and a mounting board thereof.

최근 전자 제품이 소형화 및 고용량화 됨에 따라 전자 제품에 사용되는 전자 부품도 소형화 및 고용량화가 요구되고 있다.Recently, as electronic products have become smaller and higher-capacity, electronic components used in electronic products are also required to be smaller and higher-capacity.

이 중 적층형 커패시터의 경우 등가 직렬 인덕턴스(Equivalent Series Inductance, 이하 “ESL”)가 커지면 전자 제품의 성능이 저하될 수 있는데, 적용되는 전자 부품이 소형화 및 고용량화 될수록 적층 세라믹 커패시터의 ESL 증가가 전자 부품의 성능 저하에 미치는 영향은 상대적으로 커지게 된다.
Among these, in the case of multilayer capacitors, if the Equivalent Series Inductance (hereinafter “ESL”) increases, the performance of electronic products may deteriorate. As applied electronic components become smaller and higher capacitance, the ESL of multilayer ceramic capacitors increases. The impact on performance degradation becomes relatively large.

적층형 커패시터의 임피던스를 줄이기 위해서는 다수의 MLCC를 병렬로 연결하여 사용하게 되는데, 이때 실장에 필요한 면적 및 작업량이 증가되는 문제가 발생한다.In order to reduce the impedance of a stacked capacitor, multiple MLCCs are connected in parallel and used, but at this time, the problem of increasing the area and work required for mounting occurs.

한편, 커패시터의 인덕턴스를 줄일 수 있는 구조로서, 외부 단자 간의 거리를 감소시켜 전류 흐름의 경로를 감소시킨 소위 "LICC(Low Inductance Chip Capacitor)"와, 전류 패스(current path)를 증가시켜 마그네틱 플럭스(magnetic flux)를 상쇄하는 다단자 구조의 소위 "SLIC(Super Low Inductance Capacitor)" 및 단자가 실장 면에 형성되는 수직 적층형 3단자 커패시터 등이 개시되어 있다.On the other hand, as a structure that can reduce the inductance of the capacitor, there are so-called "LICC (Low Inductance Chip Capacitor"), which reduces the path of current flow by reducing the distance between external terminals, and magnetic flux (Magnetic Flux) by increasing the current path. The so-called "SLIC (Super Low Inductance Capacitor)" with a multi-terminal structure that cancels out magnetic flux and a vertically stacked three-terminal capacitor in which terminals are formed on the mounting surface are disclosed.

그러나, 상기 LICC 및 상기 수직 적층형 3단자 커패시터의 경우 1005 사이즈 이하로 구현이 어렵고, 상기 SLIC의 경우도 다단자를 형성하기 위해서는 1608 사이즈 이하로 구현이 어렵기 때문에, 제품을 소형화하는데 한계가 있다.
However, in the case of the LICC and the vertically stacked three-terminal capacitor, it is difficult to implement in a size smaller than 1005, and in the case of the SLIC, it is difficult to implement in a size smaller than 1608 to form a multi-terminal, so there is a limit to miniaturizing the product.

미국공개특허 US2008-0049377A1US published patent US2008-0049377A1 일본공개특허 JP2009-054973AJapanese Published Patent JP2009-054973A

본 발명의 목적은, 소형화가 가능하고, 저 ESL 특성을 극대화할 수 있으며, 내부 전극의 노출된 부분을 보호하면서 접촉성을 일정 수준으로 확보할 수 있는 적층형 커패시터 및 그 실장 기판을 제공하는 것이다.
The purpose of the present invention is to provide a multilayer capacitor and its mounting substrate that can be miniaturized, maximize low ESL characteristics, and secure a certain level of contact while protecting exposed portions of internal electrodes.

본 발명의 일 측면은, 수직 적층형 2단자 구조에서, 리드부 중 일부가 외부 전극에 의해 커버되지 않고 세라믹 바디의 실장 면을 통해 노출되도록 형성되며, 세라믹 바디의 실장 면에서 외부 전극 사이에 절연부가 배치되는 적층형 커패시터 및 그 실장 기판을 제공한다.
One aspect of the present invention is that, in a vertically stacked two-terminal structure, some of the lead portions are not covered by external electrodes but are exposed through the mounting surface of the ceramic body, and an insulating portion is formed between the external electrodes on the mounting surface of the ceramic body. A stacked capacitor and a mounting board thereof are provided.

본 발명의 일 실시 형태에 따르면, 수직 적층형 2단자 구조로서 소형화에 유리하면서 ESL을 낮출 수 있는 효과가 있다.According to one embodiment of the present invention, the vertically stacked two-terminal structure is advantageous for miniaturization and has the effect of lowering ESL.

또한, 제1 절연부가 세라믹 바디의 외부로 노출된 내부 전극을 보호하여 내부 전극과 외부 전극의 접촉성을 높이면서 제품의 신뢰성도 향상시킬 수 있는 효과가 있다.
In addition, the first insulating part protects the internal electrode exposed to the outside of the ceramic body, thereby increasing the contact between the internal electrode and the external electrode and improving the reliability of the product.

도 1은 본 발명의 일 실시 형태에 따른 적층형 커패시터를 개략적으로 나타낸 사시도이다.
도 2는 도 1의 적층형 커패시터 중 세라믹 바디를 뒤집어 나타낸 분리사시도이다.
도 3은 도 1의 적층형 커패시터에서 내부 전극의 적층 구조를 개략적으로 나타낸 분리사시도이다.
도 4a는 도 1의 단면도이다.
도 4b는 도 4a에서 내부 전극의 다른 실시 예를 나타낸 단면도이다.
도 5는 본 발명의 일 실시 형태에 따른 적층형 커패시터에서 제1 절연부의 다른 실시 예를 나타낸 단면도이다.
도 6은 본 발명의 다른 실시 형태에 따른 적층형 커패시터를 개략적으로 나타낸 사시도이다.
도 7은 도 6의 적층형 커패시터에서 내부 전극의 적층 구조를 개략적으로 나타낸 분리사시도이다.
도 8은 도 6의 단면도이다.
도 9는 본 발명의 또 다른 실시 형태에 따른 적층형 커패시터를 개략적으로 나타낸 사시도이다.
도 10은 도 9의 적층형 커패시터에서 내부 전극의 적층 구조를 개략적으로 나타낸 분리사시도이다.
도 11은 도 9의 단면도이다.
도 12는 본 발명의 또 다른 실시 형태에 따른 적층형 커패시터를 개략적으로 나타낸 사시도이다.
도 13은 도 12의 적층형 커패시터에서 내부 전극의 적층 구조를 개략적으로 나타낸 분리사시도이다.
도 14는 도 12의 단면도이다.
도 15는 도 1의 적층형 커패시터가 기판에 실장된 모습을 도시한 사시도이다.
도 16은 도 15의 단면도이다.1 is a perspective view schematically showing a multilayer capacitor according to an embodiment of the present invention.
FIG. 2 is an exploded perspective view showing the ceramic body of the multilayer capacitor of FIG. 1 turned over.
Figure 3 is an exploded perspective view schematically showing the stacked structure of the internal electrodes in the multilayer capacitor of Figure 1.
Figure 4a is a cross-sectional view of Figure 1.
FIG. 4B is a cross-sectional view showing another example of the internal electrode in FIG. 4A.
Figure 5 is a cross-sectional view showing another example of the first insulating part in a multilayer capacitor according to an embodiment of the present invention.
Figure 6 is a perspective view schematically showing a multilayer capacitor according to another embodiment of the present invention.
Figure 7 is an exploded perspective view schematically showing the stacked structure of the internal electrodes in the multilayer capacitor of Figure 6.
Figure 8 is a cross-sectional view of Figure 6.
Figure 9 is a perspective view schematically showing a multilayer capacitor according to another embodiment of the present invention.
FIG. 10 is an exploded perspective view schematically showing the stacked structure of the internal electrodes in the multilayer capacitor of FIG. 9.
Figure 11 is a cross-sectional view of Figure 9.
Figure 12 is a perspective view schematically showing a multilayer capacitor according to another embodiment of the present invention.
FIG. 13 is an exploded perspective view schematically showing the stacked structure of the internal electrodes in the multilayer capacitor of FIG. 12.
Figure 14 is a cross-sectional view of Figure 12.
Figure 15 is a perspective view showing the stacked capacitor of Figure 1 mounted on a board.
Figure 16 is a cross-sectional view of Figure 15.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태를 설명한다.Hereinafter, preferred embodiments of the present invention will be described with reference to the attached drawings.

그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.However, the embodiments of the present invention may be modified into various other forms, and the scope of the present invention is not limited to the embodiments described below.

또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.Additionally, the embodiments of the present invention are provided to more completely explain the present invention to those with average knowledge in the relevant technical field.

도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.The shapes and sizes of elements in the drawings may be exaggerated for clearer explanation.

또한, 각 실시 예의 도면에 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.In addition, components having the same function within the scope of the same idea shown in the drawings of each embodiment will be described using the same reference numerals.

본 발명의 실시 예들을 명확하게 설명하기 위해 육면체의 방향을 정의하면, 도 1에 표시된 X, Y 및 Z는 각각 길이 방향, 폭 방향 및 두께 방향을 나타낸다. 여기서, 폭 방향은 유전체층이 적층된 적층 방향과 동일한 개념으로 사용될 수 있다.
To clearly explain embodiments of the present invention, if the directions of the hexahedron are defined, X, Y, and Z shown in FIG. 1 represent the length direction, width direction, and thickness direction, respectively. Here, the width direction can be used as the same concept as the stacking direction in which the dielectric layers are stacked.

적층형Stacked type 커패시터 capacitor

도 1은 본 발명의 일 실시 형태에 따른 적층형 커패시터를 개략적으로 나타낸 사시도이고, 도 2는 도 1의 적층형 커패시터 중 세라믹 바디를 뒤집어 나타낸 분리사시도이고, 도 3은 도 1의 적층형 커패시터에서 내부 전극의 적층 구조를 개략적으로 나타낸 분리사시도이고, 도 4a는 도 1의 단면도이다
Figure 1 is a perspective view schematically showing a multilayer capacitor according to an embodiment of the present invention, Figure 2 is an exploded perspective view showing the ceramic body of the multilayer capacitor of Figure 1 turned over, and Figure 3 is an internal electrode of the multilayer capacitor of Figure 1. It is an exploded perspective view schematically showing the laminated structure, and Figure 4a is a cross-sectional view of Figure 1.

도 1 내지 도 4a를 참조하면, 본 실시 형태에 따른 적층형 커패시터(100)는 복수의 유전체층(111)과 복수의 제1 및 제2 내부 전극(121, 122)을 포함하는 액티브영역을 포함하는 세라믹 바디(110), 제1 및 제2 외부 전극(131, 132) 및 제1 절연부(141)를 포함한다.Referring to FIGS. 1 to 4A , the multilayer capacitor 100 according to the present embodiment is a ceramic including an active area including a plurality of dielectric layers 111 and a plurality of first and second internal electrodes 121 and 122. It includes a body 110, first and second external electrodes 131 and 132, and a first insulating portion 141.

본 실시 형태의 적층 세라믹 커패시터(100)는 2개의 외부 전극을 가지며, 커패시터 내에 적층되는 내부 전극이 기판의 실장 면에 대해 수직으로 배치되는 일명 2단자 수직 적층형 커패시터로 볼 수 있다.
The multilayer ceramic capacitor 100 of this embodiment has two external electrodes, and can be viewed as a so-called two-terminal vertically stacked capacitor in which the internal electrodes stacked within the capacitor are arranged perpendicular to the mounting surface of the substrate.

세라믹 바디(110)는 서로 마주보는 Z 방향의 제1 면(S1) 및 제2 면(S2)과, 제1 면(S1) 및 제2 면(S2)을 연결하며 서로 마주보는 X 방향의 제3 면(S3) 및 제4 면(S4)과, 서로 마주보는 Y 방향의 제5 및 제6 면(S5, S6)을 가질 수 있다.The ceramic body 110 connects a first surface (S1) and a second surface (S2) in the Z direction facing each other, and the first surface (S1) and the second surface (S2) in the X direction facing each other. It may have a third surface (S3) and a fourth surface (S4), and a fifth and sixth surface (S5, S6) in the Y direction facing each other.

이하, 본 실시 형태에서, 적층형 커패시터(100)의 실장 면은 세라믹 바디(110)의 제1 면(S1)으로 정의하여 설명하기로 한다.
Hereinafter, in this embodiment, the mounting surface of the multilayer capacitor 100 will be described by defining it as the first surface S1 of the ceramic body 110.

이러한 세라믹 바디(110)는 복수의 유전체층(111)을 폭 방향으로 적층한 다음 소성하여 형성되며, 형상에 특별히 제한은 없지만 도시된 바와 같이 육면체 형상일 수 있다.This ceramic body 110 is formed by stacking a plurality of dielectric layers 111 in the width direction and then firing them. There is no particular limit to the shape, but it may have a hexahedral shape as shown.

세라믹 바디(110)를 형성하는 복수의 유전체층(111)은 소결된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.The plurality of dielectric layers 111 forming the ceramic body 110 are in a sintered state, and the boundaries between adjacent dielectric layers 111 are integrated to the extent that it is difficult to check without using a scanning electron microscope (SEM). You can.

또한, 유전체층(111)은 고유전률을 갖는 세라믹 분말, 예를 들어 티탄산바륨(BaTiO3)계 또는 티탄산스트론튬(SrTiO3)계 분말을 포함할 수 있으며, 충분한 정전 용량을 얻을 수 있는 한 본 발명이 이에 한정되는 것은 아니다.In addition, the dielectric layer 111 may include ceramic powder having a high dielectric constant, for example, barium titanate (BaTiO 3 )-based or strontium titanate (SrTiO 3 )-based powder, and the present invention can be used as long as sufficient electrostatic capacity can be obtained. It is not limited to this.

또한, 유전체층(111)에는 상기 세라믹 분말과 함께 필요시 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 더 첨가될 수 있다.
Additionally, ceramic additives, organic solvents, plasticizers, binders, and dispersants may be further added to the dielectric layer 111 along with the ceramic powder, if necessary.

이러한 세라믹 바디(110)는 커패시터의 용량 형성에 기여하는 부분으로서 복수의 제1 및 제2 내부 전극(121, 122)을 갖는 액티브영역과, Y 방향의 마진부로서 상기 액티브영역의 양 측에 각각 배치되는 커버(112, 113)를 포함할 수 있다.This ceramic body 110 has an active area having a plurality of first and second internal electrodes 121 and 122 as a part contributing to forming the capacitance of the capacitor, and a margin part in the Y direction on both sides of the active area. It may include disposed covers 112 and 113.

상기 액티브영역은 유전체층(111)을 사이에 두고 복수의 제1 및 제2 내부 전극(121, 122)을 Y 방향으로 반복적으로 적층하여 형성할 수 있다.The active area can be formed by repeatedly stacking a plurality of first and second internal electrodes 121 and 122 in the Y direction with the dielectric layer 111 interposed therebetween.

커버(112, 113)는 내부 전극을 포함하지 않는 것을 제외하고는 유전체층(111)과 동일한 재질 및 구성을 가질 수 있다.The covers 112 and 113 may have the same material and configuration as the dielectric layer 111 except that they do not include internal electrodes.

이러한 커버(112, 113)는 단일 유전체층 또는 2 개 이상의 유전체층을 상기 액티브영역의 Y 방향의 양 측에 각각 적층하여 형성할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 제1 및 제2 내부 전극(121, 122)의 손상을 방지하는 역할을 수행할 수 있다.
These covers 112 and 113 can be formed by stacking a single dielectric layer or two or more dielectric layers on both sides of the Y direction of the active area, and are basically formed by first and second internal electrodes ( 121, 122) can play a role in preventing damage.

제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 인가 받는 전극으로서, 세라믹 바디(110) 내부에 형성되며, 유전체층(111)을 사이에 두고 서로 대향하도록 배치된다.The first and second internal electrodes 121 and 122 are electrodes receiving different polarities, and are formed inside the ceramic body 110 and are arranged to face each other with the dielectric layer 111 interposed therebetween.

이때, 제1 및 제2 내부 전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.At this time, the first and second internal electrodes 121 and 122 may be electrically insulated from each other by the dielectric layer 111 disposed in the middle.

또한, 제1 및 제2 내부 전극(121, 122)은 외부 이물질 침투를 방지하여 신뢰성을 높이기 위해 세라믹 바디(110)의 제3 및 제4 면(S3, S4)으로부터 일정 거리 이격되게 배치될 수 있다.In addition, the first and second internal electrodes 121 and 122 may be arranged to be spaced a certain distance away from the third and fourth surfaces S3 and S4 of the ceramic body 110 to prevent penetration of external foreign substances and increase reliability. there is.

또한, 제1 및 제2 내부 전극(121, 122)을 형성하는 재료는 특별히 제한되지 않으며, 예를 들어 팔라듐(Pd), 팔라듐-은(Pd-Ag)합금 등의 귀금속 재료 및 니켈(Ni) 및 구리(Cu) 중 하나 이상의 물질로 이루어진 도전성 페이스트를 사용하여 형성될 수 있다.In addition, the materials forming the first and second internal electrodes 121 and 122 are not particularly limited, and include, for example, noble metal materials such as palladium (Pd), palladium-silver (Pd-Ag) alloy, and nickel (Ni). and copper (Cu) may be formed using a conductive paste made of one or more materials.

상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
The printing method of the conductive paste may use a screen printing method or a gravure printing method, but the present invention is not limited thereto.

이러한 제1 및 제2 내부 전극(121, 122)은, 이웃하는 내부 전극과 오버랩되어 용량 형성에 기여하는 제1 및 제2 바디부(121a, 122a)와, 제1 및 제2 바디부(121a, 122a) 중 일부 폭이 증가되어 세라믹 바디(110)의 실장 면 쪽으로 연장되는 영역으로서의 제1 및 제2 리드부(121b, 122b) 를 각각 포함한다.
These first and second internal electrodes 121 and 122 include first and second body parts 121a and 122a that overlap with neighboring internal electrodes and contribute to forming capacitance, and first and second body parts 121a. , 122a) includes first and second lead portions 121b and 122b, respectively, as areas whose width is increased and extend toward the mounting surface of the ceramic body 110.

이러한 제1 및 제2 리드부(121b, 122b)의 단부는 세라믹 바디(110)의 실장 면을 통해 외부로 노출된다.The ends of the first and second lead portions 121b and 122b are exposed to the outside through the mounting surface of the ceramic body 110.

또한, 제1 및 제2 리드부(121b, 122b)는 특별히 제한되는 것은 아니나, 용량을 높이기 위해 제1 및 제2 바디부(121a, 122a) 에 비해 Z 방향으로 짧은 길이를 가질 수 있다.Additionally, the first and second lead portions 121b and 122b are not particularly limited, but may have a shorter length in the Z direction than the first and second body portions 121a and 122a to increase capacity.

본 실시 형태에서, 제1 및 제2 리드부(121b, 122b)는 세라믹 바디(110)의 길이 방향을 따라 서로 이격되게 배치된다.In this embodiment, the first and second lead portions 121b and 122b are arranged to be spaced apart from each other along the longitudinal direction of the ceramic body 110.

제1 리드부(121b)는 제1 내부 전극(121)의 제1 바디부(121a)에서 세라믹 바디(110)의 실장 면인 제1 면(S1)을 통해 노출되도록 연장되게 형성된다.The first lead portion 121b is formed to extend from the first body portion 121a of the first internal electrode 121 to be exposed through the first surface S1, which is a mounting surface of the ceramic body 110.

제2 리드부(122b)는 제2 내부 전극(122)의 제2 바디부(122a)에서 세라믹 바디(110)의 실장 면인 제1 면(S1)을 통해 노출되도록 연장되게 형성된다.
The second lead portion 122b is formed to extend from the second body portion 122a of the second internal electrode 122 to be exposed through the first surface S1, which is a mounting surface of the ceramic body 110.

제1 및 제2 외부 전극(131, 132)은 서로 같은 극성의 전기를 인가 받는 전극으로서, 세라믹 바디(110)의 실장 면인 제1 면(S1)에 세라믹 바디(110)의 X 방향을 따라 서로 이격되게 배치되며, 세라믹 바디(110)의 제1 면(S1)을 통해 노출된 제1 및 제2 리드부(121b, 122b)와 각각 접촉되어 전기적으로 접속된다.The first and second external electrodes 131 and 132 are electrodes that receive electricity of the same polarity, and are connected to each other along the X direction of the ceramic body 110 on the first surface (S1), which is the mounting surface of the ceramic body 110. They are arranged to be spaced apart, and are electrically connected to the first and second lead portions 121b and 122b exposed through the first surface S1 of the ceramic body 110, respectively.

또한, 제1 및 제2 외부 전극(131, 132)은 필요시 고착 강도를 향상시킬 수 있도록 세라믹 바디(110)의 제1 면(S1)에서 세라믹 바디(110)의 Y 방향의 제5 및 제6 면(S5, S6)의 일부까지 연장되게 형성될 수 있다.In addition, the first and second external electrodes 131 and 132 are connected to the fifth and second external electrodes 131 and 132 in the Y direction of the ceramic body 110 from the first surface S1 of the ceramic body 110 to improve the adhesion strength when necessary. It may be formed to extend to a portion of the six sides (S5, S6).

또한, 제1 및 제2 외부 전극(131, 132)은 필요시 고착 강도를 향상시키고 커패시터를 기판에 실장할 때 전기적 연결성을 더 높이기 위해, 세라믹 바디(110)의 제1 면(S1)에서 세라믹 바디(110)의 길이 방향의 제3 및 제4 면(S3, S4)의 일부까지 각각 연장되게 형성될 수 있다.
In addition, the first and second external electrodes 131 and 132 are ceramic on the first side (S1) of the ceramic body 110 in order to improve adhesion strength when necessary and to further increase electrical connectivity when mounting the capacitor on the board. It may be formed to extend to a portion of the third and fourth surfaces S3 and S4 in the longitudinal direction of the body 110, respectively.

수평 적층형 커패시터는 세라믹 바디의 X 방향으로 서로 마주 보는 양 면에 외부 전극이 배치되며, 외부 전극에 교류 인가시 전류의 경로가 길기 때문에 전류 루프가 더 크게 형성되고, 유도 자기장의 크기가 커져 인덕턴스가 증가하는 문제가 발생된다.In the horizontal stacked capacitor, external electrodes are placed on both sides of the ceramic body facing each other in the Increasing problems arise.

본 실시 형태에서는, 수직 적층형 2단자 구조로서, 세라믹 바디(110)의 두께 방향으로 실장 면인 제1 면(S1)에 제1 및 제2 외부 전극(131, 132)을 배치함으로써, 0603 사이즈와 같이 소형 사이즈로 제작이 가능하면서, 외부 전극에 교류가 인가될 때 전류의 경로를 줄여 전류 루프를 줄일 수 있고, 이에 유도 자기장의 크기가 줄어들어 용량을 높이면서 커패시터의 인덕턴스(ESL)를 감소시킬 수 있다.In this embodiment, as a vertically stacked two-terminal structure, the first and second external electrodes 131 and 132 are arranged on the first surface (S1), which is the mounting surface, in the thickness direction of the ceramic body 110, such as 0603 size. It can be manufactured in a small size, and the current loop can be reduced by reducing the path of the current when alternating current is applied to the external electrode. As a result, the size of the induced magnetic field is reduced, increasing the capacity and reducing the inductance (ESL) of the capacitor. .

본 실시 형태에 따라, 적층형 커패시터를 0603 사이즈로 제작하면 ESL이 70pH 이하인 제품을 구현할 수 있다.
According to this embodiment, if a multilayer capacitor is manufactured in size 0603, a product with an ESL of 70 pH or less can be implemented.

본 실시 형태에서, 제1 내부 전극(121)은 세라믹 바디(110)의 외부로 노출된 제1 리드부(121b)의 일부가 제1 외부 전극(131)에 의해 커버되지 않고 세라믹 바디(110)의 제1 면(S1)을 통해 그대로 노출되도록 형성된다.In this embodiment, the first internal electrode 121 is formed so that a portion of the first lead portion 121b exposed to the outside of the ceramic body 110 is not covered by the first external electrode 131 and is connected to the ceramic body 110. It is formed to be exposed as is through the first surface (S1).

그리고, 제2 내부 전극(122)은 세라믹 바디(110)의 외부로 노출된 제2 리드부(122b)의 일부가 제2 외부 전극(133)에 의해 커버되지 않고 세라믹 바디(110)의 제1 면(S1)을 통해 그대로 노출되도록 형성된다.In addition, the second internal electrode 122 is formed so that a portion of the second lead portion 122b exposed to the outside of the ceramic body 110 is not covered by the second external electrode 133 and the first internal electrode 122 of the ceramic body 110 is not covered by the second external electrode 133. It is formed to be exposed as is through the surface S1.

즉, 제1 및 제2 내부 전극(121, 122)은 제1 및 제2 리드부(121b, 122b)의 크기를 최대한 크게 하여 외부 전극에 교류가 인가될 때의 전류의 경로를 단축시켜 유도 자기장의 크기를 감소시킴으로써 커패시터의 인덕턴스(ESL)를 감소시킬 수 있다.
That is, the first and second internal electrodes 121 and 122 increase the size of the first and second lead portions 121b and 122b as much as possible to shorten the path of the current when alternating current is applied to the external electrode, thereby creating an induced magnetic field. The inductance (ESL) of the capacitor can be reduced by reducing the size of .

세라믹 바디(110)의 제1 면(S1)에는 제1 및 제2 외부 전극(131, 132)에 의해 커버되지 않고 세라믹 바디(110)의 제1 면(S1)을 통해 그대로 노출되는 제1 및 제2 리드부(121b, 122b)의 일부를 커버하도록 제1 절연부(141)가 배치된다.The first surface (S1) of the ceramic body 110 is not covered by the first and second external electrodes 131 and 132 and is exposed through the first surface (S1) of the ceramic body 110. The first insulating portion 141 is disposed to cover a portion of the second lead portions 121b and 122b.

제1 절연부(141)는 예컨대 에폭시 또는 세라믹 슬러리 등의 절연성 재료로 이루어질 수 있다.The first insulating portion 141 may be made of an insulating material such as epoxy or ceramic slurry.

이때, 제1 절연부(141)는 세라믹 바디(110)의 실장 면에 제1 및 제2 외부 전극(131, 132)을 형성하기 이전에 먼저 형성될 수 있다.At this time, the first insulating portion 141 may be formed before forming the first and second external electrodes 131 and 132 on the mounting surface of the ceramic body 110.

따라서, 제1 절연부(141)는 세라믹 바디(110)의 제1 면(S1)에서 제1 및 제2 외부 전극(131, 132) 사이에 배치되며, 양 단부가 제1 및 2 외부 전극(131, 132)의 일단부에 의해 커버되도록 형성될 수 있다.Accordingly, the first insulating portion 141 is disposed between the first and second external electrodes 131 and 132 on the first surface S1 of the ceramic body 110, and both ends have the first and second external electrodes ( It may be formed to be covered by one end of 131, 132).

이러한 제1 절연부(141)는 제1 및 제2 리드부(121b, 122b)의 노출되는 부분을 모두 커버하여, 제1 및 제2 리드부(121b, 122b)의 일부가 세라믹 바디(110)의 외부로 노출되어 리드부 간의 단락, 외부 이물질에 의한 내습 특성 저하 또는 쇼트와 같은 문제를 방지하는 역할을 한다.This first insulating portion 141 covers all exposed portions of the first and second lead portions 121b and 122b, so that portions of the first and second lead portions 121b and 122b are exposed to the ceramic body 110. It is exposed to the outside and plays a role in preventing problems such as short circuits between lead parts, deterioration of moisture resistance characteristics due to external foreign substances, or short circuits.

이때, 제1 절연부(141)는 필요시 고착 강도를 향상시킬 수 있도록 세라믹 바디(110)의 제1 면(S1)에서 세라믹 바디(110)의 Y 방향의 제5 면(S5) 및 제6 면(S6)의 일부까지 연장되게 형성될 수 있다.
At this time, the first insulating part 141 extends from the first surface S1 of the ceramic body 110 to the fifth surface S5 and sixth surface S5 in the Y direction of the ceramic body 110 to improve adhesion strength when necessary. It may be formed to extend to a portion of the surface S6.

한편, 2단자 수직 적층형 커패시터에서, 제1 및 제2 내부 전극(121', 122')을 통해 흐르는 전류의 경로를 최소화하기 위해서는 제1 및 제2 리드부 (121b', 122b') 사이의 마진을 최대한 작게 하거나 마진이 아예 없는 것이 유리하다.Meanwhile, in a two-terminal vertically stacked capacitor, in order to minimize the path of the current flowing through the first and second internal electrodes 121' and 122', a margin between the first and second lead portions 121b' and 122b' is required. It is advantageous to keep the margin as small as possible or to have no margin at all.

도 4b를 참조하면, 제1 및 제2 리드부(121b', 122b') 중 일부는 세라믹 바디(110)의 길이 방향을 따라 오버랩될 수 있다.Referring to FIG. 4B , some of the first and second lead portions 121b' and 122b' may overlap along the longitudinal direction of the ceramic body 110.

이때, 제1 및 제2 리드부(121b', 122b')의 X 방향으로의 길이를 늘리면 제1 및 제2 외부 전극(131, 132) 사이의 간격도 줄어 들어 제1 및 제2 외부 전극(131, 132) 간의 단락이 발생될 수 있다.At this time, if the length of the first and second lead portions 121b' and 122b' is increased in the 131, 132) Short circuit between the liver may occur.

그러나, 본 실시 형태에서는, 제1 및 제2 외부 전극(131, 132) 사이에 배치되는 제1 절연부(141)에 의해 이러한 문제가 해소되고, 외부 전극에 교류 인가시 전류의 경로가 단축되어 커패시터의 인덕턴스를 감소시킬 수 있다.
However, in this embodiment, this problem is solved by the first insulating portion 141 disposed between the first and second external electrodes 131 and 132, and the path of the current is shortened when alternating current is applied to the external electrodes. The inductance of the capacitor can be reduced.

도 5에 도시된 바와 같이, 제1 절연부(141')는 세라믹 바디(110)의 실장 면에 제1 및 제2 외부 전극(131, 132)을 형성한 후 형성될 수 있다.As shown in FIG. 5 , the first insulating portion 141 ′ may be formed after forming the first and second external electrodes 131 and 132 on the mounting surface of the ceramic body 110.

따라서, 제1 절연부(141')의 양 단부가 제1 및 제2 외부 전극(131, 132)의 일부를 각각 커버하도록 형성될 수 있다.Accordingly, both ends of the first insulating portion 141' may be formed to cover portions of the first and second external electrodes 131 and 132, respectively.

이때, 제1 절연부(141')가 제1 및 제2 외부 전극(131, 132)을 커버하는 부분이 클수록 신뢰성 확보에 유리하지만, 그 부분이 지나치게 크면 제1 및 제2 외부 전극(131, 132)의 면적이 상대적으로 작아지면서 제1 및 제2 외부 전극(131, 132)의 신뢰성 검사시 접촉성이 저하될 수 있다.
At this time, the larger the part of the first insulating part 141' covering the first and second external electrodes 131 and 132, the more advantageous it is to ensure reliability, but if the part is too large, the first and second external electrodes 131, As the area of 132) becomes relatively small, contact properties may be reduced when testing the reliability of the first and second external electrodes 131 and 132.

변형 예Variant example

도 6은 본 발명의 다른 실시 형태에 따른 적층형 커패시터를 개략적으로 나타낸 사시도이고, 도 7은 도 6의 적층형 커패시터에서 내부 전극의 적층 구조를 개략적으로 나타낸 분리사시도이고, 도 8은 도 6의 단면도이다.Figure 6 is a perspective view schematically showing a stacked capacitor according to another embodiment of the present invention, Figure 7 is an exploded perspective view schematically showing the stacked structure of the internal electrodes in the stacked capacitor of Figure 6, and Figure 8 is a cross-sectional view of Figure 6. .

여기서, 앞서 설명한 일 실시 형태와 동일한 구조는 중복을 피하기 위하여 이에 대한 구체적인 설명을 생략하며, 앞서 설명한 실시 형태와 상이한 구조를 갖는 제1 및 제2 내부 전극과 절연층에 대해 구체적으로 설명한다.
Here, a detailed description of the same structure as the previously described embodiment will be omitted to avoid duplication, and the first and second internal electrodes and insulating layers having a different structure from the previously described embodiment will be described in detail.

도 7 내지 도 9를 참조하면, 본 실시 형태의 적층형 커패시터(100')는, 세라믹 바디(110)의 실장 면인 제1 면(S1)과 대향되는 제2 면(S2)에 절연층(150)이 배치될 수 있다.Referring to FIGS. 7 to 9, the multilayer capacitor 100' of the present embodiment has an insulating layer 150 on the second surface (S2) opposite to the first surface (S1), which is the mounting surface of the ceramic body 110. This can be placed.

이때, 제1 내부 전극(121")은 세라믹 바디(110)의 제2 면(S2)을 통해 노출되어 세라믹 바디(110)의 제2 면(S2)에 형성된 절연층(150)과 접촉하는 제3 리드부(121c)를 가질 수 있다.At this time, the first internal electrode 121" is exposed through the second surface S2 of the ceramic body 110 and contacts the insulating layer 150 formed on the second surface S2 of the ceramic body 110. It may have three lead portions 121c.

제2 내부 전극(122")은 세라믹 바디(110)의 제2 면(S2)을 통해 노출되어 절연층(150)과 접촉하는 제4 리드부(122c)를 가질 수 있다.
The second internal electrode 122" may have a fourth lead portion 122c exposed through the second surface S2 of the ceramic body 110 and in contact with the insulating layer 150.

이때, 절연층(150)은 제1 및 제2 내부 전극(121", 122")의 제1 및 제2 바디부(121a, 122a)에서 세라믹 바디(110)의 제2 면(S2)을 통해 노출되는 제3 및 제4 리드부(121c, 122c)를 커버하여 리드부 간의 단락, 외부 이물질에 의한 내습 특성 저하 또는 쇼트와 같은 문제를 방지하는 역할을 한다.At this time, the insulating layer 150 is formed from the first and second body portions 121a and 122a of the first and second internal electrodes 121" and 122" through the second surface S2 of the ceramic body 110. It covers the exposed third and fourth lead portions 121c and 122c to prevent problems such as short circuit between lead portions, deterioration of moisture resistance characteristics due to external foreign substances, or short circuit.

또한, 절연층(150)은 예컨대 에폭시 또는 세라믹 슬러리 등의 절연성 재료로 이루어질 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
Additionally, the insulating layer 150 may be made of an insulating material such as epoxy or ceramic slurry, but the present invention is not limited thereto.

도 9는 본 발명의 또 다른 실시 형태에 따른 적층형 커패시터를 개략적으로 나타낸 사시도이고, 도 10은 도 9의 적층형 커패시터에서 내부 전극의 적층 구조를 개략적으로 나타낸 분리사시도이고, 도 11은 도 9의 단면도이다.FIG. 9 is a perspective view schematically showing a stacked capacitor according to another embodiment of the present invention, FIG. 10 is an exploded perspective view schematically showing the stacked structure of the internal electrodes in the stacked capacitor of FIG. 9, and FIG. 11 is a cross-sectional view of FIG. 9. am.

여기서, 앞서 설명한 일 실시 형태와 동일한 구조는 중복을 피하기 위하여 이에 대한 구체적인 설명을 생략하며, 앞서 설명한 실시 형태와 상이한 구조를 갖는 제1 및 제2 내부 전극과 제3 및 제4 외부 전극 및 제2 절연부에 대해 구체적으로 설명한다.
Here, a detailed description of the same structure as the previously described embodiment will be omitted to avoid duplication, and the first and second internal electrodes, third and fourth external electrodes, and second electrodes having a different structure from the previously described embodiment will be omitted to avoid duplication. The insulating part will be described in detail.

도 9 내지 도 11을 참조하면, 본 실시 형태의 적층형 커패시터(100")는, 제3 및 제4 외부 전극(133, 134)이 세라믹 바디(110)의 제2 면(S2)에 제1 및 제2 외부 전극(131, 132)과 마주보게 배치된다.9 to 11, in the multilayer capacitor 100" of this embodiment, the third and fourth external electrodes 133 and 134 are connected to the first and fourth external electrodes 133 and 134 on the second surface S2 of the ceramic body 110. It is disposed to face the second external electrodes 131 and 132.

이때, 제3 및 제4 외부 전극(133, 134)은 필요시 세라믹 바디(110)의 Y 방향의 제5 및 제6 면(S5, S6)의 일부까지 연장되게 형성될 수 있다.
At this time, the third and fourth external electrodes 133 and 134 may be formed to extend to a portion of the fifth and sixth surfaces S5 and S6 in the Y direction of the ceramic body 110, if necessary.

그리고, 제1 내부 전극(121")은 세라믹 바디(110)의 제2 면(S2)을 통해 노출되어 세라믹 바디(110)의 제2 면(S2)에 형성된 제3 외부 전극(133)과 접촉하여 전기적으로 접속되는 제3 리드부(121c)를 가질 수 있다.Additionally, the first internal electrode 121" is exposed through the second surface S2 of the ceramic body 110 and contacts the third external electrode 133 formed on the second surface S2 of the ceramic body 110. Thus, it is possible to have a third lead portion 121c that is electrically connected.

제2 내부 전극(122")은 세라믹 바디(110)의 제2 면(S2)을 통해 노출되어 제4 외부 전극(134)과 접촉하여 전기적으로 접속되는 제4 리드부(122c)를 가질 수 있다.
The second internal electrode 122" may have a fourth lead portion 122c exposed through the second surface S2 of the ceramic body 110 and electrically connected to the fourth external electrode 134. .

위와 같이, 적층형 커패시터(100")의 내부 및 외부 전극 구조를 상하 대칭 구조로 형성하면 커패시터의 방향성을 제거할 수 있다.As above, if the internal and external electrode structures of the multilayer capacitor 100" are formed to be vertically symmetrical, the directionality of the capacitor can be eliminated.

따라서, 적층형 커패시터(100")의 제1 및 제2 면(S1, S2) 중 어느 면도 실장 면으로 제공될 수 있으므로, 적층형 커패시터(100")를 기판에 실장시 실장 면의 방향을 고려하지 않아도 되는 장점이 있다.
Therefore, since any of the first and second surfaces S1 and S2 of the multilayer capacitor 100" can be provided as a mounting surface, the direction of the mounting surface does not need to be considered when mounting the multilayer capacitor 100" on a board. There is an advantage to this.

도 12는 본 발명의 또 다른 실시 형태에 따른 적층형 커패시터를 개략적으로 나타낸 사시도이고, 도 13은 도 12의 적층형 커패시터에서 내부 전극의 적층 구조를 개략적으로 나타낸 분리사시도이고, 도 14는 도 12의 단면도이다.FIG. 12 is a perspective view schematically showing a stacked capacitor according to another embodiment of the present invention, FIG. 13 is an exploded perspective view schematically showing the stacked structure of the internal electrodes in the stacked capacitor of FIG. 12, and FIG. 14 is a cross-sectional view of FIG. 12. am.

여기서, 앞서 설명한 일 실시 형태와 동일한 구조는 중복을 피하기 위하여 이에 대한 구체적인 설명을 생략하며, 앞서 설명한 실시 형태와 상이한 구조를 갖는 제1 및 제2 내부 전극과 제5 및 제6 외부 전극에 대해 구체적으로 설명한다.
Here, a detailed description of the same structure as the previously described embodiment will be omitted to avoid duplication, and the first and second internal electrodes and the fifth and sixth external electrodes having a different structure from the previously described embodiment will be described in detail. It is explained as follows.

도 12 내지 도 14를 참조하면, 본 실시 형태의 적층형 커패시터(100"')는, 제1 및 제2 내부 전극(123, 124)이 세라믹 바디(110)의 X 방향의 제3 및 제4 면(S3, S4)을 통해 각각 노출되게 형성된다.12 to 14, in the multilayer capacitor 100'' of the present embodiment, the first and second internal electrodes 123 and 124 are disposed on the third and fourth surfaces of the ceramic body 110 in the X direction. It is formed to be exposed through (S3, S4), respectively.

즉, 제1 및 제2 내부 전극(123, 124)의 제1 및 제2 바디부(123a, 124a)는 세라믹 바디(110)의 X 방향의 제3 및 제4 면(S3, S4)을 통해 각각 노출되도록 연장된다.That is, the first and second body portions 123a and 124a of the first and second internal electrodes 123 and 124 are connected through the third and fourth surfaces S3 and S4 in the X direction of the ceramic body 110. Each is extended to be exposed.

그리고, 제1 내부 전극(123)의 제1 리드부(123b)는 세라믹 바디(110)의 제1 면(S1) 및 제3 면(S3)을 통해 노출되고, 제3 리드부(123c)는 세라믹 바디(110)의 제2 면(S2) 및 제3 면(S3)을 통해 노출된다.Additionally, the first lead portion 123b of the first internal electrode 123 is exposed through the first surface S1 and the third surface S3 of the ceramic body 110, and the third lead portion 123c is It is exposed through the second side (S2) and the third side (S3) of the ceramic body 110.

그리고, 제2 내부 전극(124)의 제2 리드부(124b)는 세라믹 바디(110)의 제1 면(S1) 및 제4 면(S4)을 통해 노출되고, 제4 리드부(124c)는 세라믹 바디(110)의 제2 면(S2) 및 제4 면(S4)을 통해 노출된다.Additionally, the second lead portion 124b of the second internal electrode 124 is exposed through the first surface S1 and the fourth surface S4 of the ceramic body 110, and the fourth lead portion 124c is It is exposed through the second side (S2) and the fourth side (S4) of the ceramic body 110.

그리고, 세라믹 바디(110)의 제3 면(S3)에, 제1 내부 전극(123)에서 세라믹 바디(110)의 제3 면(S3)을 통해 노출되는 부분과 접속되고, 제1 및 제3 외부 전극(131, 133)을 서로 연결하도록 제5 외부 전극(135)이 형성된다.And, it is connected to the third surface (S3) of the ceramic body 110 with the portion exposed through the third surface (S3) of the ceramic body 110 in the first internal electrode 123, and the first and third A fifth external electrode 135 is formed to connect the external electrodes 131 and 133 to each other.

그리고, 세라믹 바디(110)의 제4 면(S4)에, 제2 내부 전극(124)에서 세라믹 바디(110)의 제4 면(S4)을 통해 노출되는 부분과 접속되고, 제2 및 제4 외부 전극(132, 134)을 연결하도록 제6 외부 전극(136)이 형성된다.And, it is connected to the fourth surface (S4) of the ceramic body 110 with the portion exposed through the fourth surface (S4) of the ceramic body 110 in the second internal electrode 124, and the second and fourth A sixth external electrode 136 is formed to connect the external electrodes 132 and 134.

이와 같이 구성하면, 제1 및 제2 내부 전극이 서로 오버랩되는 면적을 넓혀 커패시터의 용량을 증가시킬 수 있고, 내부 전극과 외부 전극 간의 접촉 면적을 넓혀 전기적 연결성을 더 향상시킬 수 있다.
With this configuration, the capacity of the capacitor can be increased by expanding the area where the first and second internal electrodes overlap each other, and the contact area between the internal electrode and external electrode can be expanded to further improve electrical connectivity.

적층형Stacked type 커패시터의 실장 기판 Capacitor mounting board

도 15는 도 1의 적층형 커패시터가 기판에 실장된 모습을 도시한 사시도이고, 도 16은 도 15의 단면도이다.
FIG. 15 is a perspective view showing the multilayer capacitor of FIG. 1 mounted on a board, and FIG. 16 is a cross-sectional view of FIG. 15.

도 15 및 도 16을 참조하면, 본 실시 형태에 따른 적층형 커패시터의 실장 기판(200)은 적층형 커패시터(100)의 제1 및 제2 외부 전극(131, 132)이 수평하도록 실장되는 기판(210)과, 기판(210)의 상면에 서로 이격되게 형성된 제1 및 제2 전극 패드(221, 222)를 포함한다.15 and 16, the mounting substrate 200 of the multilayer capacitor according to the present embodiment is a substrate 210 on which the first and second external electrodes 131 and 132 of the multilayer capacitor 100 are mounted horizontally. and first and second electrode pads 221 and 222 formed on the upper surface of the substrate 210 to be spaced apart from each other.

이때, 적층형 커패시터(100)는 제1 및 제2 외부 전극(131, 132)이 제1 및 제2 전극 패드(221, 222) 위에 각각 접촉되게 위치한 상태에서 솔더(231, 232)에 의해 기판(210)과 각각 접합되어 전기적으로 연결될 수 있다.At this time, the multilayer capacitor 100 is formed on the substrate (231, 232) with the first and second external electrodes 131 and 132 in contact with the first and second electrode pads 221 and 222, respectively. 210) can be respectively bonded and electrically connected.

도 16에서 도면 부호 223, 224는 외부로 연장되는 기판의 단자를 나타낸다.
In FIG. 16, reference numerals 223 and 224 indicate terminals of the board extending outwards.

한편, 본 실시 형태는 도 1의 적층형 커패시터를 실장하는 형태로 도시하여 설명하고 있으나, 본 발명은 이에 한정되는 것은 아니며, 일 예로서, 도 6 또는 도 9에 도시된 적층형 커패시터도 이와 유사한 구조로 기판에 실장하여 실장 기판을 구성할 수 있다.
Meanwhile, the present embodiment is illustrated and described in the form of mounting the multilayer capacitor of FIG. 1, but the present invention is not limited thereto. As an example, the multilayer capacitor shown in FIG. 6 or FIG. 9 has a similar structure. It can be mounted on a board to form a mounting board.

본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다.The present invention is not limited by the above-described embodiments and attached drawings, but is intended to be limited by the attached claims.

따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술 분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
Accordingly, various forms of substitution, modification, and change may be made by those skilled in the art without departing from the technical spirit of the present invention as set forth in the claims, and this also falls within the scope of the present invention. something to do.

100, 100', 100": 적층형 커패시터
110: 세라믹 바디
111: 유전체층
112, 113: 커버
121, 121', 121": 제1 내부 전극
121a: 제1 바디부
121b, 121c: 제1 및 제3 리드부
122, 122', 122": 제2 내부 전극
122a: 제2 바디부
122b, 122c: 제2 및 제4 리드부
131-134: 제1 내지 제4 외부 전극
141, 142: 제1 및 제2 절연부
150: 절연층
200: 실장 기판
210: 기판
221, 222: 제1 및 제2 전극 패드
231, 232: 솔더100, 100', 100": Stacked capacitors
110: Ceramic body
111: dielectric layer
112, 113: Cover
121, 121', 121": first internal electrode
121a: first body portion
121b, 121c: first and third lead portions
122, 122', 122": second internal electrode
122a: second body portion
122b, 122c: second and fourth lead portions
131-134: first to fourth external electrodes
141, 142: first and second insulating portions
150: insulation layer
200: Mounting board
210: substrate
221, 222: first and second electrode pads
231, 232: Solder

Claims (10)

복수의 유전체층이 적층되고, 상기 유전체층을 사이에 두고 번갈아 배치되는 복수의 제1 및 제2 내부 전극을 포함하는 액티브영역을 포함하는 세라믹 바디;
상기 제1 및 제2 내부 전극에서 상기 세라믹 바디의 실장 면을 통해 각각 노출되도록 연장되게 형성되는 제1 및 제2 리드부;
상기 세라믹 바디의 실장 면에 상기 세라믹 바디의 길이 방향을 따라 서로 이격되게 배치되며, 상기 제1 및 제2 리드부와 각각 접속되는 제1 및 제2 외부 전극; 및
상기 세라믹 바디의 실장 면에서 상기 제1 및 제2 외부 전극 사이에 배치되는 제1 절연부; 를 포함하고,
상기 제1 절연부의 양 단부가 상기 제1 및 제2 외부 전극의 일부를 각각 커버하고,
상기 제1 및 제2 내부 전극에서 상기 세라믹 바디의 실장 면과 대향되는 면을 통해 각각 노출되도록 연장되게 형성되는 제3 및 제4 리드부; 및 상기 세라믹 바디의 실장 면과 대향되는 면에 배치되는 절연층; 을 더 포함하고,
상기 절연층은 상기 제3 및 제4 리드부의 노출되는 부분을 전부 커버하는, 적층형 커패시터.
A ceramic body including an active area including a plurality of dielectric layers stacked and a plurality of first and second internal electrodes alternately disposed with the dielectric layers interposed therebetween;
first and second lead portions formed to extend from the first and second internal electrodes to be exposed through a mounting surface of the ceramic body, respectively;
first and second external electrodes disposed on the mounting surface of the ceramic body to be spaced apart from each other along the longitudinal direction of the ceramic body and connected to the first and second lead portions, respectively; and
a first insulating portion disposed between the first and second external electrodes on the mounting surface of the ceramic body; Including,
Both ends of the first insulating portion cover portions of the first and second external electrodes, respectively,
third and fourth lead portions extending from the first and second internal electrodes to be exposed through a side opposite to the mounting side of the ceramic body; and an insulating layer disposed on a side opposite to the mounting side of the ceramic body. It further includes,
The insulating layer covers all exposed portions of the third and fourth lead portions.
 제1항에 있어서,
상기 제1 및 제2 리드부가 상기 세라믹 바디의 길이 방향을 따라 서로 이격되게 형성되는 적층형 커패시터.
According to paragraph 1,
A multilayer capacitor in which the first and second lead portions are formed to be spaced apart from each other along the longitudinal direction of the ceramic body.
 제1항에 있어서,
상기 제1 및 제2 리드부 중 일부가 상기 세라믹 바디의 길이 방향을 따라 오버랩되고, 상기 제1 및 제2 리드부 중 일부는 상기 제1 및 제2 외부 전극에 의해 커버되지 않고 상기 세라믹 바디의 실장 면을 통해 노출되도록 형성되는 적층형 커패시터.
According to paragraph 1,
Some of the first and second lead parts overlap along the longitudinal direction of the ceramic body, and some of the first and second lead parts are not covered by the first and second external electrodes and are part of the ceramic body. A multilayer capacitor formed to be exposed through the mounting surface.
 삭제delete 삭제delete 제1항에 있어서,
상기 유전체층과 상기 제1 및 제2 내부 전극이 상기 세라믹 바디의 폭 방향으로 적층되는 적층형 커패시터.
According to paragraph 1,
A multilayer capacitor in which the dielectric layer and the first and second internal electrodes are stacked in the width direction of the ceramic body.
 삭제delete 삭제delete 제1항에 있어서,
상기 제1 및 제2 내부 전극이 상기 세라믹 바디의 서로 대향되는 양면을 통해 노출되도록 연장되고, 상기 제1 및 제2 외부 전극이 상기 세라믹 바디의 서로 대향되는 양면까지 연장되는 적층형 커패시터.
According to paragraph 1,
A multilayer capacitor wherein the first and second internal electrodes extend to be exposed through both opposite sides of the ceramic body, and the first and second external electrodes extend to opposite sides of the ceramic body.
 제1 및 제2 전극 패드를 가지는 기판; 및
상기 제1 및 제2 전극 패드 위에 제1 및 제2 외부 전극이 각각 배치되는 제1항 내지 제3항, 제6항, 제9항 중 어느 한 항의 적층형 커패시터; 를 포함하는 적층형 커패시터의 실장 기판.A substrate having first and second electrode pads; and
The multilayer capacitor of any one of claims 1 to 3, 6, and 9, wherein first and second external electrodes are disposed on the first and second electrode pads, respectively; A mounting board for a multilayered capacitor including a.
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