KR102105382B1 - Low noise amplifier circuit with multi-input and output structure capable of supporting carrier aggregation - Google Patents

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Abstract

본 발명의 일 실시 예에 따른 저잡음 증폭회로는, 제1 및 제2 밴드 신호중 하나의 밴드 신호를 증폭하도록 병렬 공통 소스 구조와 캐스코드된 공통 게이트 구조를 포함하는 제1 저잡음 증폭기; 제3 및 제4 밴드 신호중 하나의 밴드 신호를 증폭하도록 병렬 공통 소스 구조와 캐스코드된 공통 게이트 구조를 포함하는 제2 저잡음 증폭기; 상기 제1 저잡음 증폭기에 접속된 제1 입력단, 상기 제2 저잡음 증폭기에 접속된 제2 입력단, 상기 제1 입력단 및 제2 입력단을 통해 입력되는 신호를 출력하기 위한 제1 출력단 및 제2 출력단을 포함하는 출력 DPDT 회로; 및 사전에 설정된 미모(MIMO) 통신 방식 또는 CA(Carrier Aggregation) 통신 방식에 응답하여, 상기 제1 및 제2 저잡음 증폭기, 그리고 상기 출력 DPDT 회로에 대해 증폭 제어 및 스위칭 제어를 수행하는 제어 회로; 를 포함하고, 상기 출력 DPDT 회로는, 상기 제1 입력단과 상기 제1 출력단 사이에 접속된 제1 스위치; 상기 제1 입력단과 상기 제2 출력단 사이에 접속된 제2 스위치; 상기 제2 입력단과 상기 제1 출력단 사이에 접속된 제3 스위치; 및 상기 제2 입력단과 상기 제2 출력단 사이에 접속된 제4 스위치; 를 포함하고, 상기 제1 내지 제4 스위치 각각은 3개의 스위치 소자를 포함하는 T자 형태의 구조로 이루어진다.The low noise amplifying circuit according to an embodiment of the present invention includes: a first low noise amplifier including a parallel common source structure and a cascoded common gate structure to amplify one of the first and second band signals; A second low noise amplifier comprising a parallel common source structure and a cascoded common gate structure to amplify one of the third and fourth band signals; It includes a first input terminal connected to the first low noise amplifier, a second input terminal connected to the second low noise amplifier, and a first output terminal and a second output terminal for outputting signals input through the first input terminal and the second input terminal. Output DPDT circuit; And a control circuit for performing amplification control and switching control on the first and second low noise amplifiers and the output DPDT circuit in response to a preset MIMO communication method or a CA (Carrier Aggregation) communication method. The output DPDT circuit includes: a first switch connected between the first input terminal and the first output terminal; A second switch connected between the first input terminal and the second output terminal; A third switch connected between the second input terminal and the first output terminal; And a fourth switch connected between the second input terminal and the second output terminal. Each of the first to fourth switches includes a T-shaped structure including three switch elements.

Figure R1020200009446
Figure R1020200009446

Description

캐리어 어그리게이션(CA) 지원 가능한 멀티 입력 및 출력 구조를 갖는 저잡음 증폭회로{LOW NOISE AMPLIFIER CIRCUIT WITH MULTI-INPUT AND OUTPUT STRUCTURE CAPABLE OF SUPPORTING CARRIER AGGREGATION}LOW NOISE AMPLIFIER CIRCUIT WITH MULTI-INPUT AND OUTPUT STRUCTURE CAPABLE OF SUPPORTING CARRIER AGGREGATION} With a multi-input and output structure capable of supporting carrier aggregation (CA)

본 발명은 캐리어 어그리게이션(CA) 지원 가능한 멀티 입력 및 출력 구조를 갖는 저잡음 증폭회로에 관한 것이다.The present invention relates to a low noise amplifying circuit having a multi-input and output structure capable of supporting carrier aggregation (CA).

최근 수신기의 프론트-엔트(Front-End) 구조는 사용 국가, 주파수 대역, 어플리케이션(application)에 따라 여러 가지 형태의 모듈로 제작될 수 있다. 특히 고사양의 단말기에서는 수신감도를 향상시키기 위해, 저잡음 증폭기(LNA)가 포함된 PAMiD(PA Module With integrated Duplexer) 형태인 L-PAMiD(LNA + PAMiD) 형태의 구조가 모듈로 개발되고 있다.Recently, the front-end structure of a receiver may be manufactured in various types of modules according to a country of use, a frequency band, and an application. In particular, in order to improve reception sensitivity in high-end terminals, a structure of L-PAMiD (LNA + PAMiD) type, which is a PA Module With integrated Duplexer (PAMiD) type including a low noise amplifier (LNA), is being developed as a module.

L-PAMiD 모듈은 주파수 대역에 따라 크게는 로우 밴드(Low Band), 미드 밴드(Mid Band), 하이 밴드(High Band) 형태가 있으며 각각 지원해야 하는 주파수 밴드(Band)도 다양하다. 특히 하이 밴드(High Band)의 경우는 주로 B30/B40/B41/B7가 사용되고 있으며, B40/B41은 TDD방식을 지원하고 B30/B7은 FDD방식을 지원한다. The L-PAMiD module has low band, mid band, and high band types depending on the frequency band, and there are various frequency bands to be supported. In particular, in the case of high band, mainly B30 / B40 / B41 / B7 is used, B40 / B41 supports TDD, and B30 / B7 supports FDD.

또한, 하이 데이터 레이트(High data rate)를 구현하기 위해서, B40/B41, B40/B7은 CA(Carrier Aggregation)을 지원해야 한다. 이와 같은 하이 밴드(High Band) L-PAMiD 형태의 모듈의 수신감도를 높이기 위해서는, 필터 (예: SAW/BAW) 의 삽입손실(insertion Loss) 성능도 중요하지만 LNA의 잡음지수(NF:Noise Figure) 성능도 중요하다.In addition, in order to implement a high data rate, B40 / B41 and B40 / B7 must support carrier aggregation (CA). In order to increase the reception sensitivity of such a high band L-PAMiD module, the insertion loss performance of the filter (eg SAW / BAW) is important, but the noise figure of the LNA (NF: Noise Figure) Performance is also important.

한편, 최근 모바일 통신에서, 하이 데이터 레이트(High data rate)를 처리하기 위해 CA(Carrier Aggregation)를 지원하도록 요구한다. 이는 비슷한 주파수 대역 내에 존재하는 신호에 대해서 서로 다른 LNA를 필요로 한다. 예를 들어 B40(2.3~2.4GHz) 및 B41(2.5~2.7GHz)을 CA(Carrier Aggregation) 하기 위해서는 B40 및 B41에 최적화된 LNA가 두 개 필요하다. 또한 B30(2.35-2.36G) 및 B7(2.62~2.69GHz)을 CA(Carrier Aggregation) 하기 위해서도 마찬가지로 두 개의 LNA가 필요하다. 즉, 4개의 밴드(B30/B40/B41/B7)에 대해서 CA(Carrier Aggregation)을 지원하기 위해서는 4개의 입력과 2개의 출력을 지원하는 LNA가 필요하다.Meanwhile, in recent mobile communication, it is required to support carrier aggregation (CA) in order to process a high data rate. This requires different LNAs for signals that exist in similar frequency bands. For example, in order to perform carrier aggregation (CA) for B40 (2.3 to 2.4 GHz) and B41 (2.5 to 2.7 GHz), two LNAs optimized for B40 and B41 are required. In addition, two LNAs are also required for carrier aggregation (CA) for B30 (2.35-2.36G) and B7 (2.62 to 2.69 GHz). That is, in order to support carrier aggregation (CA) for four bands (B30 / B40 / B41 / B7), an LNA supporting 4 inputs and 2 outputs is required.

기존의 저잡음 증폭회로중 하나로, 입력단에 SPMT(Single Pole Multi Throw) 스위치를 사용하는 멀티 입력(Multi Input) LNA 구조가 있다.One of the existing low-noise amplifier circuits has a multi-input LNA structure using a single pole multi throw (SPMT) switch at the input stage.

이러한 LNA 구조의 경우, 스위치 손실(Switch Loss)이 전체 잡음 지수(Noise Figure)에 중요한 영향을 주기 때문에 스위치 손실(Switch Loss)에 의한 잡음 지수(NF)의 열화가 발생되는 문제점이 있다.In the case of such an LNA structure, since the switch loss significantly affects the overall noise figure, there is a problem in that the noise figure NF is deteriorated due to the switch loss.

또한, 기존의 저잡음 증폭회로가 입력단에 스위치를 사용하는 경우에는 스위치 소자의 사용 개수가 많아지면 스위치 손실이 증가되는 문제점이 있다.In addition, when the existing low-noise amplifier circuit uses a switch at the input terminal, there is a problem that the switch loss increases when the number of use of the switch elements increases.

기존의 저잡음 증폭회로중 다른 하나로, 입력단은 밴드별로 분리해서 사용하고 출력단은 공유해서 사용하는 구조가 있다.As one of the existing low-noise amplifier circuits, the input stage is used separately for each band and the output stage is shared.

이러한 LNA 구조는, MIMO((Multi Inpu Multi Output)를 구현하기 위한 일반적인 구조로, 이는 각각의 입력단에 매칭 회로를 구현하여야 하기 때문에 모듈입장에서는 매칭용 컴포넌트(Component)가 많이 필요하게 되고 출력단이 공유되기 때문에 아이솔레이션(Isolation) 특성이 열화되는 문제점이 있다.This LNA structure is a general structure for implementing MIMO (Multi Inpu Multi Output), and since a matching circuit must be implemented at each input terminal, many components for matching are required at the module entrance and shared by the output terminal. Therefore, there is a problem in that the isolation characteristic is deteriorated.

(선행기술문헌)(Advanced technical literature)

(특허문헌 1) KR 2013-0060756(Patent Document 1) KR 2013-0060756

본 발명의 일 실시 예는, 복수의 밴드별 입출력 아이솔레이션 및 게인 특성을 개선할 수 있으며, CA(Carrier Aggregation) 통신 및 MIMO 통신을 지원할 수 있는 저잡음 증폭회로를 제공한다.An embodiment of the present invention provides a low-noise amplification circuit capable of improving input / output isolation and gain characteristics for a plurality of bands and supporting carrier aggregation (CA) communication and MIMO communication.

또한, 복수의 밴드별로 매칭을 최적화할 수 있는 저잡음 증폭회로를 제공한다.In addition, a low-noise amplifying circuit capable of optimizing matching for a plurality of bands is provided.

본 발명의 일 실시 예에 의해, 제1 및 제2 밴드 신호중 하나의 밴드 신호를 증폭하도록 병렬 공통 소스 구조와 캐스코드된 공통 게이트 구조를 포함하는 제1 저잡음 증폭기; 제3 및 제4 밴드 신호중 하나의 밴드 신호를 증폭하도록 병렬 공통 소스 구조와 캐스코드된 공통 게이트 구조를 포함하는 제2 저잡음 증폭기; 상기 제1 저잡음 증폭기에 접속된 제1 입력단, 상기 제2 저잡음 증폭기에 접속된 제2 입력단, 상기 제1 입력단 및 제2 입력단을 통해 입력되는 신호를 출력하기 위한 제1 출력단 및 제2 출력단을 포함하는 출력 DPDT 회로; 및 사전에 설정된 미모(MIMO) 통신 방식 또는 CA(Carrier Aggregation) 통신 방식에 응답하여, 상기 제1 및 제2 저잡음 증폭기, 그리고 상기 출력 DPDT 회로에 대해 증폭 제어 및 스위칭 제어를 수행하는 제어 회로; 를 포함하고, 상기 출력 DPDT 회로는, 상기 제1 입력단과 상기 제1 출력단 사이에 접속된 제1 스위치; 상기 제1 입력단과 상기 제2 출력단 사이에 접속된 제2 스위치; 상기 제2 입력단과 상기 제1 출력단 사이에 접속된 제3 스위치; 및 상기 제2 입력단과 상기 제2 출력단 사이에 접속된 제4 스위치; 를 포함하고, 상기 제1 내지 제4 스위치 각각은 3개의 스위치 소자를 포함하는 T자 형태의 구조로 이루어진 저잡음 증폭회로가 제안된다.According to an embodiment of the present invention, a first low noise amplifier including a parallel common source structure and a cascoded common gate structure to amplify one of the first and second band signals; A second low noise amplifier comprising a parallel common source structure and a cascoded common gate structure to amplify one of the third and fourth band signals; It includes a first input terminal connected to the first low noise amplifier, a second input terminal connected to the second low noise amplifier, and a first output terminal and a second output terminal for outputting signals input through the first input terminal and the second input terminal. Output DPDT circuit; And a control circuit for performing amplification control and switching control on the first and second low noise amplifiers and the output DPDT circuit in response to a preset MIMO communication method or a CA (Carrier Aggregation) communication method. The output DPDT circuit includes: a first switch connected between the first input terminal and the first output terminal; A second switch connected between the first input terminal and the second output terminal; A third switch connected between the second input terminal and the first output terminal; And a fourth switch connected between the second input terminal and the second output terminal. Including, each of the first to fourth switches is proposed a low-noise amplifying circuit having a T-shaped structure including three switch elements.

또한, 본 발명의 다른 일 실시 예에 의해, 제1 및 제2 밴드 신호 각각에 대한 개별 매칭을 행하는 제1 입력 매칭 회로부; 제3 및 제4 밴드 신호 각각에 대한 개별 매칭을 행하는 제2 입력 매칭 회로부; 입력되는 증폭 제어에 응답하여, 상기 제1 및 제2 밴드 신호중 하나의 밴드 신호를 증폭하도록 병렬 공통 소스 구조와 캐스코드된 공통 게이트 구조를 포함하는 제1 저잡음 증폭기; 입력되는 증폭 제어에 응답하여, 상기 제3 및 제4 밴드 신호중 하나의 밴드 신호를 증폭하도록 병렬 공통 소스 구조와 캐스코드된 공통 게이트 구조를 포함하는 제2 저잡음 증폭기; 및 상기 제1 저잡음 증폭기에 접속된 제1 입력단, 상기 제2 저잡음 증폭기에 접속된 제2 입력단, 상기 제1 입력단 및 제2 입력단을 통해 입력되는 신호를 출력하기 위한 제1 출력단 및 제2 출력단을 포함하여, 입력되는 스위칭 제어에 응답하는 출력 DPDT 회로; 를 포함하고, 상기 출력 DPDT 회로는, 상기 제1 입력단과 상기 제1 출력단 사이에 접속된 제1 스위치; 상기 제1 입력단과 상기 제2 출력단 사이에 접속된 제2 스위치; 상기 제2 입력단과 상기 제1 출력단 사이에 접속된 제3 스위치; 및 상기 제2 입력단과 상기 제2 출력단 사이에 접속된 제4 스위치; 를 포함하고, 상기 제1 내지 제4 스위치 각각은 3개의 스위치 소자를 포함하는 T자 형태의 구조로 이루어진 저잡음 증폭회로가 제안된다.In addition, according to another embodiment of the present invention, the first input matching circuit unit for individually matching each of the first and second band signals; A second input matching circuit unit for individually matching each of the third and fourth band signals; A first low noise amplifier including a parallel common source structure and a cascoded common gate structure to amplify one of the first and second band signals in response to the input amplification control; A second low noise amplifier comprising a parallel common source structure and a cascoded common gate structure to amplify one of the third and fourth band signals in response to the input amplification control; And a first input terminal connected to the first low noise amplifier, a second input terminal connected to the second low noise amplifier, and a first output terminal and a second output terminal for outputting signals input through the first input terminal and the second input terminal. Including, an output DPDT circuit responsive to the input switching control; The output DPDT circuit includes: a first switch connected between the first input terminal and the first output terminal; A second switch connected between the first input terminal and the second output terminal; A third switch connected between the second input terminal and the first output terminal; And a fourth switch connected between the second input terminal and the second output terminal. Including, each of the first to fourth switches is proposed a low-noise amplifying circuit having a T-shaped structure including three switch elements.

본 발명의 일 실시 예에 의하면, 스위치 소자를 줄여서 스위치 손실(switch loss)에 의한 로우 잡음지수(Low NF: Noise Figure)) 특성을 개선할 수 있고, MIMO LNA 구조에서 3단 스택 증폭 구조를 이용하여 양호한 증폭이득을 획득할 수 있고, 밴드별 입출력 아이솔레이션(Isolation) 특성을 개선할 수 있으며, 출력 단에 DPDT(Double Pole Double Throw)을 사용하여 캐리어 어그리게이션(Carrier Aggregation)을 지원할 수 있고, 포트간 아이솔레이션(Isolation) 특성을 좋게 할 수 있다.According to an embodiment of the present invention, a switch element can be reduced to improve a low noise figure (Low Noise Figure) characteristic due to switch loss, and a 3-stage stacked amplification structure is used in the MIMO LNA structure. By obtaining good amplification gain, it is possible to improve the input / output isolation characteristics for each band, and to support carrier aggregation by using a double pole double throw (DPDT) at the output stage. It is possible to improve the isolation characteristics between ports.

또한, 입력단에 스위치 구조 대신에 밴드별 매칭 구조를 적용하여 밴드별 매칭 최적화로 인하여 성능 최적화가 가능하다.In addition, performance optimization is possible due to matching optimization for each band by applying a matching structure for each band instead of a switch structure for an input terminal.

도 1은 본 발명의 일 실시 예에 따른 저잡음 증폭회로의 일 예시도이다.
도 2는 본 발명의 일 실시 예에 따른 저잡음 증폭회로의 다른 일 예시도이다.
도 3은 본 발명의 일 실시 예에 따른 제1 및 제2 저잡음 증폭기의 예시도이다.
도 4는 도 3의 제1 출력 임피던스 회로의 일 예시도이다.
도 5는 도 3의 제2 출력 임피던스 회로의 일 예시도이다.
도 6은 본 발명의 일 실시 예에 따른 출력 DPDT 회로의 일 예시도이다.
도 7은 도 6의 출력 DPDT 회로의 다른 일 예시도이다.1 is an exemplary view of a low-noise amplifier circuit according to an embodiment of the present invention.
2 is another exemplary diagram of a low-noise amplifier circuit according to an embodiment of the present invention.
3 is an exemplary view of first and second low noise amplifiers according to an embodiment of the present invention.
4 is an exemplary view of the first output impedance circuit of FIG. 3.
5 is an exemplary view of the second output impedance circuit of FIG. 3.
6 is an exemplary diagram of an output DPDT circuit according to an embodiment of the present invention.
7 is another exemplary diagram of the output DPDT circuit of FIG. 6.

이하에서는, 본 발명은 설명되는 실시 예에 한정되지 않으며, 본 발명의 정신 및 범위를 벗어나지 않으면서 다양하게 변경될 수 있음이 이해되어야 한다.In the following, it should be understood that the present invention is not limited to the described embodiments, and can be variously changed without departing from the spirit and scope of the present invention.

또한, 본 발명의 각 실시 예에 있어서, 하나의 예로써 설명되는 구조, 형상 및 수치는 본 발명의 기술적 사항의 이해를 돕기 위한 예에 불과하므로, 이에 한정되는 것이 아니라 본 발명의 정신 및 범위를 벗어나지 않으면서 다양하게 변경될 수 있음이 이해되어야 한다. 본 발명의 실시 예들은 서로 조합되어 여러 가지 새로운 실시 예가 이루어질 수 있다.In addition, in each embodiment of the present invention, the structure, shape, and numerical values described as one example are only examples to help understanding the technical matters of the present invention, but are not limited thereto, and the spirit and scope of the present invention are not limited thereto. It should be understood that various changes can be made without departing. Embodiments of the present invention can be combined with each other to form a number of new embodiments.

그리고, 본 발명에 참조된 도면에서 본 발명의 전반적인 내용에 비추어 실질적으로 동일한 구성과 기능을 가진 구성요소들은 동일한 부호를 사용할 것이다.In addition, in the drawings referred to the present invention, in view of the overall contents of the present invention, components having substantially the same configuration and function will use the same reference numerals.

이하에서는, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있도록 하기 위해서, 본 발명의 실시 예를 첨부한 도면을 참조하여 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings in order to enable those skilled in the art to easily implement the present invention.

도 1은 본 발명의 일 실시 예에 따른 저잡음 증폭회로의 일 예시도이다. 도 1을 참조하면, 본 발명의 일 실시 예에 따른 저잡음 증폭회로는, 제1 저잡음 증폭기(210), 제2 저잡음 증폭기(220), 출력 DPDT 회로(300) 및 제어 회로(400)를 포함할 수 있다.1 is an exemplary view of a low-noise amplifier circuit according to an embodiment of the present invention. Referring to FIG. 1, the low-noise amplifier circuit according to an embodiment of the present invention includes a first low-noise amplifier 210, a second low-noise amplifier 220, an output DPDT circuit 300, and a control circuit 400. You can.

도 2는 본 발명의 일 실시 예에 따른 저잡음 증폭회로의 다른 일 예시도이다. 도 2를 참조하면, 본 발명의 일 실시 예에 따른 저잡음 증폭회로는, 제1 입력 매칭 회로부(110), 제2 입력 매칭 회로부(120), 제1 저잡음 증폭기(210), 제2 저잡음 증폭기(220), 출력 DPDT 회로(300), 및 제어 회로(400)를 포함할 수 있다. 2 is another exemplary diagram of a low-noise amplifier circuit according to an embodiment of the present invention. 2, the low-noise amplifier circuit according to an embodiment of the present invention, the first input matching circuit 110, the second input matching circuit 120, the first low-noise amplifier 210, the second low-noise amplifier ( 220), an output DPDT circuit 300, and a control circuit 400.

일 예로, 상기 제1 입력 매칭 회로부(110), 제2 입력 매칭 회로부(120), 제1 저잡음 증폭기(210), 제2 저잡음 증폭기(220), 출력 DPDT 회로(300), 및 제어 회로(400)는 적어도 하나의 집적회로(IC)로 구현될 수 있다.For example, the first input matching circuit unit 110, the second input matching circuit unit 120, the first low noise amplifier 210, the second low noise amplifier 220, the output DPDT circuit 300, and the control circuit 400 ) May be implemented with at least one integrated circuit (IC).

상기 제1 입력 매칭 회로부(110)는, 상기 제1 및 제2 밴드 신호(SB1,SB2) 각각에 대한 개별 매칭을 행할 수 있다. 일 예로, 상기 제1 입력 매칭 회로부(110)는 상기 제1 및 제2 밴드 신호(SB1,SB2) 각각에 대해 임피던스를 매칭하기 위한 매칭 소자(M,M2)를 포함할 수 있다.The first input matching circuit unit 110 may perform individual matching for each of the first and second band signals SB1 and SB2. As an example, the first input matching circuit unit 110 may include matching elements M and M2 for matching impedances to the first and second band signals SB1 and SB2, respectively.

상기 제2 입력 매칭 회로부(120)는, 제3 및 제4 밴드 신호(SB3,SB4) 각각에 대한 개별 매칭을 행할 수 있다. 일 예로, 상기 제2 입력 매칭 회로부(120)는 상기 제3 및 제4 밴드 신호(SB3,SB4) 각각에 대해 임피던스를 매칭하기 위한 매칭 소자(M3,M4)를 포함할 수 있다.The second input matching circuit unit 120 may perform individual matching for each of the third and fourth band signals SB3 and SB4. As an example, the second input matching circuit unit 120 may include matching elements M3 and M4 for matching impedances to the third and fourth band signals SB3 and SB4, respectively.

예를 들어, 상기 매칭소자(M1.M2,M3,M4)는, 각 밴드별로 매칭에 최적화된 임피던스를 갖는 코일과 같은 인덕턴스 소자가 될 수 있다.For example, the matching elements M1.M2, M3, and M4 may be inductance elements such as coils having impedances optimized for matching for each band.

도 1 및 도 2를 참조하면, 상기 제어 회로(400)는, 통신 방식을 설정하기 위한 데이터 신호(SD)를 입력받아, 사전에 정해진 미모(MIMO) 통신 방식 또는 CA(Carrier Aggregation) 통신을 설정할 수 있고, 이와 같이 설정된 미모(MIMO) 통신 방식 또는 CA(Carrier Aggregation) 통신 방식에 응답하여, 상기 제1 및 제2 저잡음 증폭기(210,220), 그리고 상기 출력 DPDT 회로(300)에 대해 상기 증폭 제어 및 상기 스위칭 제어를 수행할 수 있다. 1 and 2, the control circuit 400 receives a data signal SD for setting a communication method, and sets a predetermined MIMO communication method or CA (Carrier Aggregation) communication. In response to the MIMO communication method or carrier aggregation (CA) communication method set as described above, the amplification control and the first and second low noise amplifiers 210 and 220 and the output DPDT circuit 300 The switching control can be performed.

예를 들어, 상기 제어 회로(400)는, 상기 제1 및 제2 저잡음 증폭기(210,220), 그리고 상기 출력 DPDT 회로(300)를 미모(MIMO) 통신을 위해 제어하거나 CA(Carrier Aggregation) 통신을 위해 제어할 수 있다.For example, the control circuit 400 controls the first and second low noise amplifiers 210 and 220 and the output DPDT circuit 300 for MIMO communication or for carrier aggregation (CA) communication. Can be controlled.

상기 제1 저잡음 증폭기(210)는, 상기 제어 회로(400)의 증폭 제어에 응답하여, 상기 제1 및 제2 밴드 신호(SB1,SB2)중 하나의 밴드 신호를 증폭하도록 병렬 공통 소스 구조와 캐스코드된 공통 게이트 구조를 포함할 수 있다.The first low noise amplifier 210, in response to the amplification control of the control circuit 400, parallel common source structure and casing to amplify one of the first and second band signals (SB1, SB2) It may include a coded common gate structure.

상기 제2 저잡음 증폭기(220)는, 상기 제어 회로(400)의 증폭 제어에 응답하여, 상기 제3 및 제4 밴드 신호(SB3,SB4)중 하나의 밴드 신호를 증폭하도록 병렬 공통 소스 구조와 캐스코드된 공통 게이트 구조를 포함할 수 있다.The second low noise amplifier 220, in response to the amplification control of the control circuit 400, a parallel common source structure and casing to amplify one of the third and fourth band signals (SB3, SB4) It may include a coded common gate structure.

예를 들어, 상기 제1 및 제2 밴드 신호(SB1,SB2)는 B30 신호 및 B40 신호가 될 수 있고, 상기 제3 및 제4 밴드 신호(SB3,SB4)는 B7 신호 및 B41 신호가 될 수 있으며, 이러한 예시에 한정되는 것은 아니다.For example, the first and second band signals SB1 and SB2 may be B30 signals and B40 signals, and the third and fourth band signals SB3 and SB4 may be B7 signals and B41 signals. And is not limited to these examples.

상기 출력 DPDT 회로(300)는, 상기 제1 저잡음 증폭기(210)에 접속된 제1 입력단(IN1), 상기 제2 저잡음 증폭기(220) 에 접속된 제2 입력단(IN2), 상기 제1 입력단(IN1) 및 제2 입력단(IN2)을 통한 신호를 출력하는 제1 출력단(RFOUT1) 및 제2 출력단(RFOUT2)을 포함하여, 상기 제어 회로(400)의 스위칭 제어에 응답할 수 있다.The output DPDT circuit 300 includes a first input terminal IN1 connected to the first low noise amplifier 210, a second input terminal IN2 connected to the second low noise amplifier 220, and the first input terminal ( IN1) and a first output terminal RFOUT1 and a second output terminal RFOUT2 for outputting a signal through the second input terminal IN2, to respond to switching control of the control circuit 400.

본 발명의 각 도면에 대해, 동일한 부호 및 동일한 기능의 구성요소에 대해서는 가능한 불필요한 중복 설명은 생략될 수 있고, 각 도면에 대해 가능한 차이점에 대한 사항이 설명될 수 있다.For each drawing of the present invention, unnecessary duplicate descriptions may be omitted for the same reference numerals and components having the same function, and possible differences for each drawing may be described.

도 3은 본 발명의 일 실시 예에 따른 제1 및 제2 저잡음 증폭기의 예시도이다. 3 is an exemplary view of first and second low noise amplifiers according to an embodiment of the present invention.

도 1, 도 2 및 도 3을 참조하면, 상기 제1 저잡음 증폭기(210)는, 제1 공통 소스 증폭회로(211) 및 제1 공통 게이트 증폭회로(212)를 포함할 수 있다.1, 2 and 3, the first low noise amplifier 210 may include a first common source amplifying circuit 211 and a first common gate amplifying circuit 212.

상기 제1 공통 소스 증폭회로(211)는, 상기 제1 및 제2 밴드 신호(SB1,SB2)중에서 선택된 하나를 증폭하도록 병렬 공통 소스 트랜지스터(M11,M12)를 포함할 수 있다. 상기 제1 공통 게이트 증폭회로(212)는, 상기 제1 공통 소스 증폭회로(211)에 의해 증폭된 신호를 증폭하도록 상기 제1 공통 소스 증폭회로(211)의 병렬 공통 소스 트랜지스터(M11,M12)와 캐스코드(cascode)된 공통 게이트 트랜지스터(M13,M14)를 포함할 수 있다. 예를 들어, 상기 제1 공통 게이트 증폭회로(212)는 상기 제1 공통 소스 증폭회로(211)의 게인(gain)보다 작고 1이상의 게인을 가질 수 있으며, 이에 한정되지는 않는다.The first common source amplifying circuit 211 may include parallel common source transistors M11 and M12 to amplify one selected from the first and second band signals SB1 and SB2. The first common gate amplifying circuit 212, parallel common source transistors (M11, M12) of the first common source amplifying circuit 211 to amplify the signal amplified by the first common source amplifying circuit 211 And cascode (cascode) common gate transistors M13 and M14. For example, the first common gate amplifying circuit 212 may be smaller than the gain of the first common source amplifying circuit 211 and have a gain of 1 or more, but is not limited thereto.

또한, 상기 제2 저잡음 증폭기(220)는, 제2 공통 소스 증폭회로(221) 및 제2 공통 게이트 증폭회로(222)를 포함할 수 있다.In addition, the second low noise amplifier 220 may include a second common source amplifying circuit 221 and a second common gate amplifying circuit 222.

상기 제2 공통 소스 증폭회로(221)는, 상기 제3 및 제4 밴드 신호(SB3,SB4)중에서 선택된 하나를 증폭하도록 병렬 공통 소스 트랜지스터(M21,M22)를 포함할 수 있다. 상기 제2 공통 게이트 증폭회로(222)는, 상기 제2 공통 소스 증폭회로(221)에 의해 증폭된 신호를 증폭하도록 상기 제2 공통 소스 증폭회로(221)의 병렬 공통 소스 트랜지스터와 캐스코드(cascode)된 공통 게이트 트랜지스터(M23,M24)를 포함할 수 있다. 예를 들어, 상기 제2 공통 게이트 증폭회로(222)는 상기 제2 공통 소스 증폭회로(221)의 게인(gain)보다 작고 1이상의 게인을 가질 수 있으며, 이에 한정되지는 않는다.The second common source amplifying circuit 221 may include parallel common source transistors M21 and M22 to amplify one selected from the third and fourth band signals SB3 and SB4. The second common gate amplifying circuit 222 includes a parallel common source transistor and a cascode of the second common source amplifying circuit 221 to amplify the signal amplified by the second common source amplifying circuit 221. ) May include common gate transistors M23 and M24. For example, the second common gate amplification circuit 222 may be smaller than the gain of the second common source amplification circuit 221 and have one or more gains, but is not limited thereto.

또한, 상기 제1 저잡음 증폭기(210)는 제1 출력 임피던스 회로(213)를 더 포함할 수 있고, 상기 제2 저잡음 증폭기(220)는 제2 출력 임피던스 회로(223)를 더 포함할 수 있다. In addition, the first low noise amplifier 210 may further include a first output impedance circuit 213, and the second low noise amplifier 220 may further include a second output impedance circuit 223.

상기 제1 출력 임피던스 회로(213)는, 상기 제1 저잡음 증폭기(210)의 출력단과 제1 전원(VLDO1) 단자 사이에 접속될 수 있다. 상기 제2 출력 임피던스 회로(223)는 상기 제2 저잡음 증폭기(220)의 출력단과 제2 전원(VLDO2) 단자 사이에 접속될 수 있다.The first output impedance circuit 213 may be connected between an output terminal of the first low noise amplifier 210 and a first power supply (VLDO1) terminal. The second output impedance circuit 223 may be connected between the output terminal of the second low noise amplifier 220 and the second power supply (VLDO2) terminal.

또한, 도 3을 참조하면, 상기 제1 공통 소스 증폭회로(211)의 병렬 공통 소스 트랜지스터(M11,M12)의 게이트에는 각 바이어스 저항(R11,R12)을 통해 바이어스 전압(VB11,VB12)이 공급되고, 상기 제1 저잡음 증폭기(210)의 제1 및 제2 입력단(IN1,IN2)에는 DC 블로킹 커패시터(CB11,CB12)가 접속되고, 상기 병렬 공통 소스 트랜지스터(M11,M12)의 소스에는 디제너레이션 인덕터(L11,L12)가 접속되어 있다. 또한, 상기 제1 저잡음 증폭기(210)의 스택 구조로 접속된 두 공통 게이트 트랜지스터(M13,M14)의 게이트에는 각 바이어스 저항(R13,R14)을 통해 바이어스 전압(VB13,VB14)이 공급되고, 상기 공통 게이트 트랜지스터(M13,M14)의 게이트와 접지 사이에 커패시터(C11,C121)가 접속되어 있다.In addition, referring to FIG. 3, the bias voltages VB11 and VB12 are supplied to the gates of the parallel common source transistors M11 and M12 of the first common source amplifying circuit 211 through respective bias resistors R11 and R12. And DC blocking capacitors CB11 and CB12 are connected to the first and second input terminals IN1 and IN2 of the first low noise amplifier 210, and degenerated to the sources of the parallel common source transistors M11 and M12. The inductors L11 and L12 are connected. In addition, bias voltages VB13 and VB14 are supplied to the gates of the two common gate transistors M13 and M14 connected to the stack structure of the first low-noise amplifier 210 through the respective bias resistors R13 and R14. Capacitors C11 and C121 are connected between the gate and ground of the common gate transistors M13 and M14.

또한, 상기 제2 공통 소스 증폭회로(221)의 병렬 공통 소스 트랜지스터(M21,M22)의 게이트에는 각 바이어스 저항(R21,R22)을 통해 바이어스 전압(VB21,VB22)이 공급되고, 상기 제2 저잡음 증폭기(220)의 제3 및 제4 입력단(IN3,IN4)에는 DC 블로킹 커패시터(CB21,CB22)가 접속되고, 상기 병렬 공통 소스 트랜지스터(M21,M22)의 소스에는 디제너레이션 인덕터(L21,L22)가 접속되어 있다. 또한, 상기 제2 저잡음 증폭기(220)의 스택 구조로 접속된 공통 게이트 트랜지스터(M23,M24)의 게이트에는 각 바이어스 저항(R23,R24)을 통해 바이어스 전압(VB23,VB24)이 공급되고, 상기 공통 게이트 트랜지스터(M23,M24)의 게이트와 접지 사이에 커패시터(C21,C121)가 접속되어 있다.In addition, bias voltages VB21 and VB22 are supplied to the gates of the parallel common source transistors M21 and M22 of the second common source amplifying circuit 221 through the respective bias resistors R21 and R22, and the second low noise. DC blocking capacitors CB21 and CB22 are connected to the third and fourth input terminals IN3 and IN4 of the amplifier 220, and degeneration inductors L21 and L22 to the source of the parallel common source transistors M21 and M22. Is connected. In addition, the bias voltages VB23 and VB24 are supplied to the gates of the common gate transistors M23 and M24 connected by the stack structure of the second low noise amplifier 220 through the respective bias resistors R23 and R24, and the common Capacitors C21 and C121 are connected between the gates of the gate transistors M23 and M24 and ground.

예를 들어, 제1 입력단(IN1)을 통한 B30 밴드신호 및 제2 입력단(IN2)을 통해 B40 밴드신호중에서 B30 밴드신호를 상기 제1 저잡음 증폭기(210)가 선택하여 증폭하는 과정에 대해 설명한다.For example, a description will be given of a process in which the first low noise amplifier 210 selects and amplifies the B30 band signal from the B30 band signal through the first input terminal IN1 and the B40 band signal through the second input terminal IN2. .

제1 전원(VLDO1)과 VB11, VB13, VB14 바이어스 전압이 공급 온되고, 제2 전원(VLDO2), VB12, VB21, VB22, VB23, VB24 바이어스 전압은 공급 오프되면, 상기 제1 공통 소스 증폭회로(211)의 병렬 공통 소스 트랜지스터(M11,M12)중 하나의 공통 소스 트랜지스터(M11)가 동작하여 B30 밴드신호가 선택되어 증폭되고, 이어서 공통 게이트 트랜지스터(M13,M14)에 의해 증폭되어 상기 제1 저잡음 증폭기(210)의 출력단(OUT1)을 통해 출력된다.When the first power source VLDO1 and the VB11, VB13, and VB14 bias voltages are turned on, and the second power source VLDO2, VB12, VB21, VB22, VB23, and VB24 bias voltages are turned off, the first common source amplifying circuit ( One of the common source transistors M11 of the parallel common source transistors M11 and M12 of 211 is operated to select and amplify the B30 band signal, and then amplified by the common gate transistors M13 and M14 to produce the first low noise. It is output through the output terminal OUT1 of the amplifier 210.

예를 들어, 제3 입력단(IN3)을 통한 B41 밴드신호 및 제4 입력단(IN4)을 통해 B7 밴드신호중에서 B41 밴드신호를 상기 제2 저잡음 증폭기(220)가 선택하여 증폭하는 과정에 대해 설명한다.For example, a description will be given of a process in which the second low noise amplifier 220 selects and amplifies the B41 band signal from the B41 band signal through the third input terminal IN3 and the B7 band signal through the fourth input terminal IN4. .

제2 전원(VLDO2)과 VB21, VB23, VB24 바이어스 전압이 공급 온되고, 제1 전원(VLDO1), VB22, VB11, VB12, VB13, VB14 바이어스 전압은 공급 오프되면, 상기 제2 공통 소스 증폭회로(221)의 병렬 공통 소스 트랜지스터(M21,M22)중 하나의 공통 소스 트랜지스터(M21)가 동작하여 B41 밴드신호가 선택되어 증폭되고, 이어서 공통 게이트 트랜지스터(M23,M24)에 의해 증폭되어 상기 제2 저잡음 증폭기(220)의 출력단(OUT2)을 통해 출력된다.When the second power source VLDO2 and the VB21, VB23, and VB24 bias voltages are supplied and the first power source VLDO1, VB22, VB11, VB12, VB13, and VB14 bias voltages are turned off, the second common source amplification circuit ( One of the common source transistors M21 of the parallel common source transistors M21 and M22 of 221 is operated to select and amplify the B41 band signal, and then amplify by the common gate transistors M23 and M24 to generate the second low noise. It is output through the output terminal OUT2 of the amplifier 220.

전술한 바와 같은, 도 1, 도 2 및 도 3에 도시된 저잡음 증폭회로에서, 입출력 아이솔레이션(Isolation) 특성을 개선하기 위해, 제1 저잡음 증폭기(210) 및 제2 저잡음 증폭기(220) 각각은, 병렬 공통 소스 트랜지스터를 포함하는 1단 증폭, 스택된 공통 게이트 트랜지스터를 포함하는 2단 증폭, 전체 3단 스택 증폭구조를 사용하였다. 여기서, 상기 병렬 공통 소스 트랜지스터 M11,M12 또는 M21,M22는 필요로 하는 주파수 특성에 최적화된 Size를 사용할 수 있다. 뿐만 아니라 디제너레이션 인덕터(Degeneration Inductor) 또한 각 밴드에 맞게 최적화된 값을 사용할 수 있어 성능 최적화에 유리하다.In the low-noise amplification circuit shown in FIGS. 1, 2 and 3, as described above, in order to improve input / output isolation characteristics, each of the first low-noise amplifier 210 and the second low-noise amplifier 220 is A single stage amplification including a parallel common source transistor, a two stage amplification including a stacked common gate transistor, and a total three stage stack amplification structure were used. Here, the parallel common source transistors M11, M12 or M21, M22 may use a size optimized for the required frequency characteristics. In addition, a degeneration inductor can also use an optimized value for each band, which is advantageous for performance optimization.

전술한 바와 같이, 제1 저잡음 증폭기(210) 및 제2 저잡음 증폭기(220) 각각은, 두 개의 입력신호 중에서 바이어스 전압을 통해 병렬 공통 소스 트랜지스터인 병렬 접속된 2개의 트랜지스터를 선택적으로 온/오프하여 그 중 하나를 동작시킬 수 있는 구조이다. 즉, 제1 저잡음 증폭기(210) 및 제2 저잡음 증폭기(220) 각각에서, 캐스코드(Cascode) 구조 에서 병렬 공통 소스 트랜지스터(Common Source TR)는 독립적으로 사용하고, 스택된 공통 게이트 트랜지스터(Common Gate TR)는 공유해서 사용하는 구조이다.As described above, each of the first low-noise amplifier 210 and the second low-noise amplifier 220 selectively turns on / off two parallel connected transistors, which are parallel common source transistors, through a bias voltage among two input signals. It is a structure that can operate one of them. That is, in each of the first low-noise amplifier 210 and the second low-noise amplifier 220, a parallel common source transistor in a cascode structure is used independently, and a stacked common gate transistor is used. TR) is a shared structure.

사용 주파수에 최적화 된 성능을 얻기 위해서는, 제1 입력 매칭 회로부(110) 및 제1 입력 매칭 회로부(110)에 포함된 인덕턴스 값, DC 블록킹 커패시터의 커패시턴스 값, 디제너레이션 인덕터의 인덕턴스 값은 서로 다른 값으로 설정될 수 있다. In order to obtain the performance optimized for the frequency used, the inductance values included in the first input matching circuit unit 110 and the first input matching circuit unit 110, the capacitance value of the DC blocking capacitor, and the inductance value of the degeneration inductor are different values. Can be set to

도 4는 도 3의 제1 출력 임피던스 회로의 일 예시도이다.4 is an exemplary view of the first output impedance circuit of FIG. 3.

도 4를 참조하면, 상기 제1 출력 임피던스 회로(213)는, 제1 코일(LCH1), 제1 이득 가변 저항(RV1), 제1 주파수 가변 커패시터(CV1) 및 제1 가변 임피던스 회로(CVZ1)를 포함할 수 있다.Referring to FIG. 4, the first output impedance circuit 213 includes a first coil LCH1, a first gain variable resistor RV1, a first frequency variable capacitor CV1, and a first variable impedance circuit CVZ1. It may include.

상기 제1 코일(LCH1)은, 상기 제1 공통 게이트 증폭회로(212)의 출력단과 상기 제1 전원(VLDO2) 단자 사이에 접속되어, 상기 제1 전원(VLDO1)에서 교류가 제거된 제1 전원을 상기 제1 공통 게이트 증폭회로(212)에 공급할 수 있다.The first coil LCH1 is connected between an output terminal of the first common gate amplifying circuit 212 and the first power source VLDO2 terminal, and the first power source from which the AC is removed from the first power source VLDO1 is removed. Can be supplied to the first common gate amplifying circuit 212.

상기 제1 이득 가변 저항(RV1)은, 상기 제1 코일(LCH1)에 병렬로 접속되어, 가변되는 저항 값을 포함할 수 있으며, 이러한 저항 값의 가변을 통해서 선택되는 밴드 신호에 적합하도록 상기 제1 저잡음 증폭기(210)의 이득을 조절할 수 있다.The first gain variable resistor RV1 may be connected to the first coil LCH1 in parallel to include a variable resistance value, and the first gain variable resistor RV1 may be suitable for a band signal selected through the variable of the resistance value. 1 The gain of the low noise amplifier 210 can be adjusted.

상기 제1 주파수 가변 커패시터(CV1)는, 상기 제1 코일(LCH1)에 병렬로 접속되어, 이는 주파수 튜닝용으로 선택되는 밴드 신호에 적합하도록 주파수를 조절할 수 있다.The first frequency variable capacitor CV1 is connected in parallel to the first coil LCH1, so that the frequency can be adjusted to suit a band signal selected for frequency tuning.

상기 제1 가변 임피던스 회로(CVZ1)는, 상기 제1 저잡음 증폭기(210)의 출력단에 접속되어, 상기 제1 저잡음 증폭기(210)의 출력 임피던스를 가변할 수 있다. 일 예로, 상기 제1 가변 임피던스 회로(CVZ1)는, DC 블록킹 커패시터(CB13), 제1 이득 가변 커패시터(CT11), 제2 이득 가변 커패시터(CT12)를 포함할 수 있다. The first variable impedance circuit CVZ1 may be connected to an output terminal of the first low noise amplifier 210 to vary the output impedance of the first low noise amplifier 210. For example, the first variable impedance circuit CVZ1 may include a DC blocking capacitor CB13, a first gain variable capacitor CT11, and a second gain variable capacitor CT12.

상기 DC 블록킹 커패시터(CB13)는, 상기 제1 공통 게이트 증폭회로(212)의 출력단과 상기 제1 저잡음 증폭기(210)의 출력단 사이에 접속되어, 상기 제1 공통 게이트 증폭회로(212)로부터의 신호에서 DC를 차단하고 신호만 제1 저잡음 증폭기(210)의 출력단(OUT1)으로 전달할 수 있다.The DC blocking capacitor CB13 is connected between an output terminal of the first common gate amplifying circuit 212 and an output terminal of the first low noise amplifier 210, and a signal from the first common gate amplifying circuit 212 is provided. In the DC block, only the signal can be transmitted to the output terminal OUT1 of the first low noise amplifier 210.

상기 제1 이득 가변 커패시터(CT11)는, 상기 DC 블록킹 커패시터(CB13)에 병렬로 접속되고, 제2 이득 가변 커패시터(CT12)는, 상기 제1 전원(VLDO1) 단자와 상기 제1 저잡음 증폭기(210)의 출력단(OUT1) 사이에 접속되어, 가변되는 커패시턴스 값을 포함할 수 있으며, 이러한 커패시턴스 값의 가변을 통해서 선택되는 밴드 신호에 적합하도록 상기 제1 저잡음 증폭기(210)의 이득을 조절할 수 있다.The first gain variable capacitor CT11 is connected in parallel to the DC blocking capacitor CB13, and the second gain variable capacitor CT12 includes the first power supply VLDO1 terminal and the first low noise amplifier 210. ) Is connected between the output terminals (OUT1), may include a variable capacitance value, it is possible to adjust the gain of the first low-noise amplifier 210 to suit the band signal selected through the variation of the capacitance value.

도 5는 도 3의 제2 출력 임피던스 회로의 일 예시도이다.5 is an exemplary view of the second output impedance circuit of FIG. 3.

도 5를 참조하면, 상기 제2 출력 임피던스 회로(223)는, 제2 코일(LCH2), 제2 이득 가변 저항(RV2), 상기 제2 코일(LCH2)에 병렬로 접속된 제2 주파수 가변 커패시터(CV2) 및 제2 가변 임피던스 회로(CVZ2)를 포함할 수 있다.Referring to FIG. 5, the second output impedance circuit 223 includes a second frequency variable capacitor connected in parallel to the second coil LCH2, the second gain variable resistor RV2, and the second coil LCH2. (CV2) and a second variable impedance circuit (CVZ2).

상기 제2 코일(LCH2)은, 상기 제2 저잡음 증폭기(220)의 출력단과 상기 제2 전원(VLDO2) 단자 사이에 접속되어, 상기 제2 전원(VLDO2)에서 교류가 제거된 제2 전원을 상기 제2 공통 게이트 증폭회로(212)에 공급할 수 있다.The second coil LCH2 is connected between the output terminal of the second low-noise amplifier 220 and the second power source VLDO2 terminal, and the second power source from which the AC is removed from the second power source VLDO2 is removed. It can be supplied to the second common gate amplifying circuit 212.

상기 제2 이득 가변 저항(RV2)은, 상기 제1 코일(LCH2)에 병렬로 접속되어, 가변되는 저항 값을 포함할 수 있으며, 이러한 저항 값의 가변을 통해서 선택되는 밴드 신호에 적합하도록 상기 제2 저잡음 증폭기(220)의 이득을 조절할 수 있다.The second gain variable resistor RV2 may be connected to the first coil LCH2 in parallel to include a variable resistance value, and the second gain variable resistor RV2 may be suitable for a band signal selected through the variable of the resistance value. 2 The gain of the low noise amplifier 220 can be adjusted.

상기 제2 주파수 가변 커패시터(CV2)는, 상기 제2 코일(LCH2)에 병렬로 접속되어, 이는 주파수 튜닝용으로 선택되는 밴드 신호에 적합하도록 주파수를 조절할 수 있다.The second frequency variable capacitor CV2 is connected in parallel to the second coil LCH2, so that the frequency can be adjusted to suit a band signal selected for frequency tuning.

상기 제2 가변 임피던스 회로(CVZ2)는, 상기 제2 저잡음 증폭기(220)의 출력단에 접속되어, 상기 제2 저잡음 증폭기(220)의 출력 임피던스를 가변할 수 있다. 일 예로, 상기 제2 가변 임피던스 회로(CVZ2)는, DC 블록킹 커패시터(CB23), 제3 이득 가변 커패시터(CT21), 제4 이득 가변 커패시터(CT22)를 포함할 수 있다. The second variable impedance circuit CVZ2 is connected to an output terminal of the second low noise amplifier 220 to vary the output impedance of the second low noise amplifier 220. For example, the second variable impedance circuit CVZ2 may include a DC blocking capacitor CB23, a third gain variable capacitor CT21, and a fourth gain variable capacitor CT22.

상기 DC 블록킹 커패시터(CB23)는, 상기 제2 공통 게이트 증폭회로(222)의 출력단과 상기 제2 저잡음 증폭기(220)의 출력단 사이에 접속되어, 상기 제2 공통 게이트 증폭회로(222)로부터의 신호에서 DC를 차단하고 신호만 제2 저잡음 증폭기(22)의 출력단(OUT2)으로 전달할 수 있다.The DC blocking capacitor CB23 is connected between the output terminal of the second common gate amplifying circuit 222 and the output terminal of the second low noise amplifier 220, and a signal from the second common gate amplifying circuit 222 is provided. In the DC block, only the signal can be transmitted to the output terminal OUT2 of the second low noise amplifier 22.

상기 제3 이득 가변 커패시터(CT21)는, 상기 DC 블록킹 커패시터(CB23)에 병렬로 접속되고, 제4 이득 가변 커패시터(CT22)는, 상기 제2 전원(VLDO2) 단자와 상기 제2 저잡음 증폭기(220)의 출력단(OUT2) 사이에 접속되어, 가변되는 커패시턴스 값을 포함할 수 있으며, 이러한 커패시턴스 값의 가변을 통해서 선택되는 밴드 신호에 적합하도록 상기 제2 저잡음 증폭기(220)의 이득을 조절할 수 있다.The third gain variable capacitor CT21 is connected in parallel to the DC blocking capacitor CB23, and the fourth gain variable capacitor CT22 includes the second power supply VLDO2 terminal and the second low noise amplifier 220. ) Is connected between the output terminals OUT2, and may include a variable capacitance value, and the gain of the second low noise amplifier 220 may be adjusted to suit a band signal selected through the variable capacitance value.

도 6은 본 발명의 일 실시 예에 따른 출력 DPDT 회로의 일 예시도이다.6 is an exemplary diagram of an output DPDT circuit according to an embodiment of the present invention.

도 6을 참조하면, 상기 출력 DPDT 회로(300)는, 제1 스위치(SW11), 제2 스위치(SW12), 제3 스위치(SW13) 및 제4 스위치(SW14)를 포함할 수 있다.Referring to FIG. 6, the output DPDT circuit 300 may include a first switch SW11, a second switch SW12, a third switch SW13, and a fourth switch SW14.

상기 제1 스위치(SW11)는, 상기 출력 DPDT 회로(300)의 제1 입력단(IN1)과 상기 출력 DPDT 회로(300)의 제1 출력단(OUT1) 사이에 접속될 수 있다. 상기 제2 스위치(SW12)는, 상기 출력 DPDT 회로(300)의 제1 입력단(IN1)과 상기 출력 DPDT 회로(300)의 제2 출력단(OUT2) 사이에 접속될 수 있다. 상기 제3 스위치(SW13)는, 상기 출력 DPDT 회로(300)의 제2 입력단(IN2)과 상기 출력 DPDT 회로(300)의 제1 출력단(OUT1) 사이에 접속될 수 있다. 상기 제4 스위치(SW14)는, 상기 출력 DPDT 회로(300)의 제2 입력단(IN2)과 상기 출력 DPDT 회로(300)의 제2 출력단(OUT2) 사이에 접속될 수 있다.The first switch SW11 may be connected between the first input terminal IN1 of the output DPDT circuit 300 and the first output terminal OUT1 of the output DPDT circuit 300. The second switch SW12 may be connected between the first input terminal IN1 of the output DPDT circuit 300 and the second output terminal OUT2 of the output DPDT circuit 300. The third switch SW13 may be connected between the second input terminal IN2 of the output DPDT circuit 300 and the first output terminal OUT1 of the output DPDT circuit 300. The fourth switch SW14 may be connected between the second input terminal IN2 of the output DPDT circuit 300 and the second output terminal OUT2 of the output DPDT circuit 300.

일 예로, 상기 제1 입력단(IN1)을 B30 밴드신호가 입력되고, 제2 입력단(IN2)을 통해 B41 밴드신호가 입력되는 경우, 상기 제1 스위치(SW11) 및 제4 스위치(SW14)가 온되면, 제1 출력단(OUT1) 및 제2 출력단(OUT2)을 통해 B30 밴드신호 및 B41 밴드신호가 출력될 수 있다.For example, when the B30 band signal is input to the first input terminal IN1 and the B41 band signal is input through the second input terminal IN2, the first switch SW11 and the fourth switch SW14 are turned on. When it does, the B30 band signal and the B41 band signal may be output through the first output terminal OUT1 and the second output terminal OUT2.

도 7은 도 6의 출력 DPDT 회로의 다른 일 예시도이다. 7 is another exemplary diagram of the output DPDT circuit of FIG. 6.

도 6 및 도 7을 참조하면, 상기 제1 내지 제4 스위치(SW11~SW14) 각각은, 3개의 스위치 소자를 포함하는 T자 형태의 구조로 이루어질 수 있다.6 and 7, each of the first to fourth switches SW11 to SW14 may be formed in a T-shaped structure including three switch elements.

일 예로, 상기 제1 내지 제4 스위치(SW11~SW14) 각각은, 2개의 제1 및 제2 스위치 소자가 직렬로 접속되고, 상기 제1 및 제2 스위치 소자 사이의 접속노드와 접지 사이에 접속된 제3 스위치 소자를 포함할 수 있다.For example, in each of the first to fourth switches SW11 to SW14, two first and second switch elements are connected in series, and connected between a connection node and a ground between the first and second switch elements. It may include a third switch element.

도 6 및 도 7에 보인 바와 같이, 증폭회로의 출력과 스위치의 출력을 따로 사용함으로써 출력간 아이솔레이션(Isolation) 특성이 열화될 수 될 수 있는 단점을 보완 할 있다. 도 7에 도시한 바와 같이 중간에 션트 스위치 소자를 포함하는 T자 형태의 구조의 스위치 구조를 이용하는 경우 포트간 아이솔레이션 특성을 더 좋게 할 수 있다.As shown in FIGS. 6 and 7, by using the output of the amplification circuit and the output of the switch separately, it is possible to compensate for a disadvantage that isolation characteristics between outputs may be deteriorated. As illustrated in FIG. 7, when a switch structure having a T-shaped structure including a shunt switch element in the middle is used, isolation characteristics between ports may be improved.

전술한 바와같은 본 발명의 일 시시 예에 따른 저잡음 증폭회로는, 4개의 입력 신호 중 하나 혹은 두 개의 입력신호를 동시에 수신할 수 있고 하나 혹은 두 개의 신호를 동시에 출력할 수도 있다. 일 예로, B40/B41 TDD 동작을 하기 때문에 BSSW를 통해 수신 신호를 선택적으로 수신되고 B7/B30은 FDD동작을 하기 때문에 ANT나 외부 수신을 통해 저잡음 증폭회로(LNA)로 입력받을 수 있다. 또한 캐리어 어그리게이션(Carrier Aggregation: CA)을 위해서 두 개의 입력신호를 동시에 수신할 수 있으며, B30/B40과 B41/B7중 하나씩 선택하면 가능하다. 이 경우에는 두 개의 저잡음 증폭회로(LNA)가 동시에 동작하는 조건이 된다. 이와 같이 저잡음 증폭회로(LNA) 동작을 통해서 전체 시스템의 수신감도를 향상 시킬 수 있다.The low-noise amplifying circuit according to an exemplary embodiment of the present invention as described above, can receive one or two input signals of the four input signals at the same time and may output one or two signals simultaneously. For example, since the B40 / B41 TDD operation is performed, the received signal is selectively received through the BSSW, and the B7 / B30 is FDD operation, and thus can be input to the low noise amplification circuit (LNA) through ANT or external reception. In addition, for carrier aggregation (CA), two input signals can be simultaneously received, and it is possible to select one of B30 / B40 and B41 / B7. In this case, two low-noise amplifying circuits (LNAs) are operated simultaneously. In this way, the reception sensitivity of the entire system can be improved through the operation of the low noise amplifying circuit (LNA).

한편, 본 발명의 일 실시 예에 따른 전력설비 진단 장치의 제어 회로는, 프로세서(예: 중앙처리장치(CPU), 그래픽처리장치(GPU), 마이크로프로세서, 주문형 반도체(Application Specific Integrated Circuit, ASIC), Field Programmable Gate Arrays(FPGA) 등), 메모리(예: 휘발성 메모리(예를 들어, RAM 등), 비휘발성 메모리(예를 들어, ROM, 플래시 메모리 등), 입력 디바이스(예: 키보드, 마우스, 펜, 음성 입력 디바이스, 터치 입력 디바이스, 적외선 카메라, 비디오 입력 디바이스 등), 출력 디바이스(예: 디스플레이, 스피커, 프린터 등) 및 통신접속장치(예: 모뎀, 네트워크 인터페이스 카드(NIC), 통합 네트워크 인터페이스, 무선 주파수 송신기/수신기, 적외선 포트, USB 접속장치 등)가 서로 상호접속(예: 주변 구성요소 상호접속(PCI), USB, 펌웨어(IEEE 1394), 광학적 버스 구조, 네트워크 등)된 컴퓨팅 환경으로 구현될 수 있다.On the other hand, the control circuit of the power facility diagnostic apparatus according to an embodiment of the present invention, a processor (e.g., central processing unit (CPU), graphics processing unit (GPU), microprocessor, application specific integrated circuit (ASIC)) , Field Programmable Gate Arrays (FPGA), memory (e.g. volatile memory (e.g. RAM, etc.), non-volatile memory (e.g. ROM, flash memory, etc.), input devices (e.g. keyboard, mouse, Pen, voice input device, touch input device, infrared camera, video input device, etc., output device (e.g. display, speaker, printer, etc.) and communication connection devices (e.g. modem, network interface card (NIC), integrated network interface) , Radio frequency transmitter / receiver, infrared port, USB interface, etc. interconnected with each other (e.g., peripheral component interconnect (PCI), USB, firmware (IEEE 1394), optical bus structure, network, etc.) It can be implemented in a computing environment.

상기 컴퓨팅 환경은 개인 컴퓨터, 서버 컴퓨터, 핸드헬드 또는 랩탑 디바이스, 모바일 디바이스(모바일폰, PDA, 미디어 플레이어 등), 멀티프로세서 시스템, 소비자 전자기기, 미니 컴퓨터, 메인프레임 컴퓨터, 임의의 전술된 시스템 또는 디바이스를 포함하는 분산 컴퓨팅 환경 등으로 구현될 수 있으나, 이에 한정되지 않는다.The computing environment may be a personal computer, server computer, handheld or laptop device, mobile device (mobile phone, PDA, media player, etc.), multiprocessor system, consumer electronics, mini computer, mainframe computer, any of the aforementioned systems, or It may be implemented as a distributed computing environment including a device, but is not limited thereto.

이상에서는 본 발명을 실시 예로써 설명하였으나, 본 발명은 상기한 실시 예에 한정되지 아니하며, 특허청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변형이 가능할 것이다.In the above, the present invention has been described by way of example, but the present invention is not limited to the above-described embodiments, and those skilled in the art to which the invention pertains without departing from the gist of the invention claimed in the claims. Anyone can make various modifications.

110: 제1 입력 매칭 회로부
120: 제2 입력 매칭 회로부
210: 제1 저잡음 증폭기
211: 제1 증폭회로
212: 제1 공통 게이트 증폭회로
213: 제1 출력 임피던스 회로
220: 제2 저잡음 증폭기
221: 제2 증폭회로
222: 제2 공통 게이트 증폭회로
223: 제2 출력 임피던스 회로
300: 출력 DPDT 회로
400: 제어 회로
SB1,SB2: 제1 및 제2 밴드 신호
SB3,SB4: 제3 및 제4 밴드 신호
SW11,SW12,SW13,SW14: 제1 내지 제4 스위치110: first input matching circuit
120: second input matching circuit
210: first low noise amplifier
211: first amplifying circuit
212: first common gate amplifier circuit
213: first output impedance circuit
220: second low noise amplifier
221: second amplifying circuit
222: second common gate amplifier circuit
223: second output impedance circuit
300: output DPDT circuit
400: control circuit
SB1, SB2: first and second band signals
SB3, SB4: Third and fourth band signals
SW11, SW12, SW13, SW14: first to fourth switches

Claims (12)

제1 및 제2 밴드 신호중 하나의 밴드 신호를 증폭하도록 병렬 공통 소스 구조와 캐스코드된 공통 게이트 구조를 포함하는 제1 저잡음 증폭기;
제3 및 제4 밴드 신호중 하나의 밴드 신호를 증폭하도록 병렬 공통 소스 구조와 캐스코드된 공통 게이트 구조를 포함하는 제2 저잡음 증폭기;
상기 제1 저잡음 증폭기에 접속된 제1 입력단, 상기 제2 저잡음 증폭기에 접속된 제2 입력단, 상기 제1 입력단 및 제2 입력단을 통해 입력되는 신호를 출력하기 위한 제1 출력단 및 제2 출력단을 포함하는 출력 DPDT 회로; 및
사전에 설정된 미모(MIMO) 통신 방식 또는 CA(Carrier Aggregation) 통신 방식에 응답하여, 상기 제1 및 제2 저잡음 증폭기, 그리고 상기 출력 DPDT 회로에 대해 증폭 제어 및 스위칭 제어를 수행하는 제어 회로; 를 포함하고,
상기 출력 DPDT 회로는,
상기 제1 입력단과 상기 제1 출력단 사이에 접속된 제1 스위치;
상기 제1 입력단과 상기 제2 출력단 사이에 접속된 제2 스위치;
상기 제2 입력단과 상기 제1 출력단 사이에 접속된 제3 스위치; 및
상기 제2 입력단과 상기 제2 출력단 사이에 접속된 제4 스위치; 를 포함하고,
상기 제1 내지 제4 스위치 각각은
3개의 스위치 소자를 포함하는 T자 형태의 구조로 이루어진
저잡음 증폭회로.
A first low noise amplifier comprising a parallel common source structure and a cascoded common gate structure to amplify one of the first and second band signals;
A second low noise amplifier comprising a parallel common source structure and a cascoded common gate structure to amplify one of the third and fourth band signals;
It includes a first input terminal connected to the first low noise amplifier, a second input terminal connected to the second low noise amplifier, and a first output terminal and a second output terminal for outputting signals input through the first input terminal and the second input terminal. Output DPDT circuit; And
A control circuit for performing amplification control and switching control on the first and second low noise amplifiers and the output DPDT circuit in response to a preset MIMO communication method or a CA (Carrier Aggregation) communication method; Including,
The output DPDT circuit,
A first switch connected between the first input terminal and the first output terminal;
A second switch connected between the first input terminal and the second output terminal;
A third switch connected between the second input terminal and the first output terminal; And
A fourth switch connected between the second input terminal and the second output terminal; Including,
Each of the first to fourth switches
T-shaped structure including three switch elements
Low noise amplification circuit.
제1항에 있어서, 상기 제1 저잡음 증폭기는,
상기 제1 및 제2 밴드 신호중 하나를 증폭하도록 병렬 공통 소스 트랜지스터를 포함하는 제1 공통 소스 증폭회로; 및
상기 제1 공통 소스 증폭회로에 의해 증폭된 신호를 증폭하도록 상기 제1 공통 소스 증폭회로의 병렬 공통 소스 트랜지스터와 캐스코드(cascode)된 공통 게이트 트랜지스터를 포함하는 제1 공통 게이트 증폭회로;
를 포함하는 저잡음 증폭회로.
According to claim 1, The first low-noise amplifier,
A first common source amplifying circuit including a parallel common source transistor to amplify one of the first and second band signals; And
A first common gate amplification circuit comprising a parallel common source transistor and a cascoded common gate transistor of the first common source amplification circuit to amplify the signal amplified by the first common source amplification circuit;
Low noise amplification circuit comprising a.
제2항에 있어서, 상기 제2 저잡음 증폭기는,
상기 제3 및 제4 밴드 신호중 하나를 증폭하도록 병렬 공통 소스 트랜지스터를 포함하는 제2 공통 소스 증폭회로; 및
상기 제2 공통 소스 증폭회로에 의해 증폭된 신호를 증폭하도록 상기 제2 공통 소스 증폭회로의 병렬 공통 소스 트랜지스터와 캐스코드(cascode)된 공통 게이트 트랜지스터를 포함하는 제2 공통 게이트 증폭회로;
를 포함하는 저잡음 증폭회로.
The method of claim 2, wherein the second low-noise amplifier,
A second common source amplifying circuit including a parallel common source transistor to amplify one of the third and fourth band signals; And
A second common gate amplifying circuit comprising a parallel common source transistor and a cascoded common gate transistor of the second common source amplifying circuit to amplify the signal amplified by the second common source amplifying circuit;
Low noise amplification circuit comprising a.
제1항에 있어서, 상기 제1 저잡음 증폭기는,
상기 제1 저잡음 증폭기의 출력단과 제1 전원 단자 사이에 접속된 제1 출력 임피던스 회로를 포함하고,
상기 제1 출력 임피던스 회로는,
상기 제1 저잡음 증폭기의 출력단과 상기 제1 전원 단자 사이에 접속된 제1 코일;
상기 제1 코일에 병렬로 접속된 제1 이득 가변 저항;
상기 제1 코일에 병렬로 접속된 제1 주파수 가변 커패시터; 및
상기 제1 저잡음 증폭기의 출력단에 접속되어, 상기 제1 저잡음 증폭기의 출력 임피던스를 가변하는 제1 가변 임피던스 회로;
를 포함하는 저잡음 증폭회로.
According to claim 1, The first low-noise amplifier,
And a first output impedance circuit connected between an output terminal of the first low noise amplifier and a first power terminal,
The first output impedance circuit,
A first coil connected between an output terminal of the first low noise amplifier and the first power terminal;
A first gain variable resistor connected in parallel to the first coil;
A first frequency variable capacitor connected in parallel to the first coil; And
A first variable impedance circuit connected to an output terminal of the first low noise amplifier to vary the output impedance of the first low noise amplifier;
Low noise amplification circuit comprising a.
제4항에 있어서, 상기 제2 저잡음 증폭기는,
상기 제2 저잡음 증폭기의 출력단과 제2 전원 단자 사이에 접속된 제2 출력 임피던스 회로를 포함하고,
상기 제2 출력 임피던스 회로는,
상기 제2 저잡음 증폭기의 출력단과 상기 제2 전원 단자 사이에 접속된 제2 코일;
상기 제2 코일에 병렬로 접속된 제2 이득 가변 저항; 및
상기 제2 코일에 병렬로 접속된 제2 주파수 가변 커패시터; 및
상기 제2 저잡음 증폭기의 출력단에 접속되어, 상기 제2 저잡음 증폭기의 출력 임피던스를 가변하는 제2 가변 임피던스 회로;
를 포함하는 저잡음 증폭회로.
The method of claim 4, wherein the second low-noise amplifier,
And a second output impedance circuit connected between an output terminal of the second low noise amplifier and a second power terminal,
The second output impedance circuit,
A second coil connected between the output terminal of the second low noise amplifier and the second power terminal;
A second gain variable resistor connected in parallel to the second coil; And
A second frequency variable capacitor connected in parallel to the second coil; And
A second variable impedance circuit connected to the output terminal of the second low noise amplifier to vary the output impedance of the second low noise amplifier;
Low noise amplification circuit comprising a.
제4항에 있어서, 상기 제1 출력 임피던스 회로는,
선택되는 밴드 신호에 적합하도록 상기 제1 저잡음 증폭기의 이득을 조절하는 저잡음 증폭회로.
The method of claim 4, wherein the first output impedance circuit,
A low-noise amplifier circuit that adjusts the gain of the first low-noise amplifier to suit the selected band signal.
제1 및 제2 밴드 신호 각각에 대한 개별 매칭을 행하는 제1 입력 매칭 회로부;
제3 및 제4 밴드 신호 각각에 대한 개별 매칭을 행하는 제2 입력 매칭 회로부;
입력되는 증폭 제어에 응답하여, 상기 제1 및 제2 밴드 신호중 하나의 밴드 신호를 증폭하도록 병렬 공통 소스 구조와 캐스코드된 공통 게이트 구조를 포함하는 제1 저잡음 증폭기;
입력되는 증폭 제어에 응답하여, 상기 제3 및 제4 밴드 신호중 하나의 밴드 신호를 증폭하도록 병렬 공통 소스 구조와 캐스코드된 공통 게이트 구조를 포함하는 제2 저잡음 증폭기; 및
상기 제1 저잡음 증폭기에 접속된 제1 입력단, 상기 제2 저잡음 증폭기에 접속된 제2 입력단, 상기 제1 입력단 및 제2 입력단을 통해 입력되는 신호를 출력하기 위한 제1 출력단 및 제2 출력단을 포함하여, 입력되는 스위칭 제어에 응답하는 출력 DPDT 회로; 를 포함하고,
상기 출력 DPDT 회로는,
상기 제1 입력단과 상기 제1 출력단 사이에 접속된 제1 스위치;
상기 제1 입력단과 상기 제2 출력단 사이에 접속된 제2 스위치;
상기 제2 입력단과 상기 제1 출력단 사이에 접속된 제3 스위치; 및
상기 제2 입력단과 상기 제2 출력단 사이에 접속된 제4 스위치; 를 포함하고,
상기 제1 내지 제4 스위치 각각은
3개의 스위치 소자를 포함하는 T자 형태의 구조로 이루어진
저잡음 증폭회로
A first input matching circuit unit for individually matching each of the first and second band signals;
A second input matching circuit unit for individually matching each of the third and fourth band signals;
A first low noise amplifier including a parallel common source structure and a cascoded common gate structure to amplify one of the first and second band signals in response to the input amplification control;
A second low noise amplifier comprising a parallel common source structure and a cascoded common gate structure to amplify one of the third and fourth band signals in response to the input amplification control; And
It includes a first input terminal connected to the first low noise amplifier, a second input terminal connected to the second low noise amplifier, and a first output terminal and a second output terminal for outputting signals input through the first input terminal and the second input terminal. Thus, an output DPDT circuit responsive to the input switching control; Including,
The output DPDT circuit,
A first switch connected between the first input terminal and the first output terminal;
A second switch connected between the first input terminal and the second output terminal;
A third switch connected between the second input terminal and the first output terminal; And
A fourth switch connected between the second input terminal and the second output terminal; Including,
Each of the first to fourth switches
T-shaped structure including three switch elements
Low noise amplification circuit
제7항에 있어서, 상기 제1 저잡음 증폭기는,
상기 제1 및 제2 밴드 신호중 하나를 증폭하도록 병렬 공통 소스 트랜지스터를 포함하는 제1 공통 소스 증폭회로; 및
상기 제1 공통 소스 증폭회로에 의해 증폭된 신호를 증폭하도록 상기 제1 공통 소스 증폭회로의 병렬 공통 소스 트랜지스터와 캐스코드(cascode)된 공통 게이트 트랜지스터를 포함하는 제1 공통 게이트 증폭회로;
를 포함하는 저잡음 증폭회로.
The method of claim 7, wherein the first low-noise amplifier,
A first common source amplifying circuit including a parallel common source transistor to amplify one of the first and second band signals; And
A first common gate amplification circuit comprising a parallel common source transistor and a cascoded common gate transistor of the first common source amplification circuit to amplify the signal amplified by the first common source amplification circuit;
Low noise amplification circuit comprising a.
제8항에 있어서, 상기 제2 저잡음 증폭기는,
상기 제3 및 제4 밴드 신호중 하나를 증폭하도록 병렬 공통 소스 구조를 갖는 제2 공통 소스 증폭회로; 및
상기 제2 공통 소스 증폭회로에 의해 증폭된 신호를 증폭하도록 상기 제2 공통 소스 증폭회로의 병렬 공통 소스 트랜지스터와 캐스코드(cascode)된 공통 게이트 트랜지스터를 포함하는 제2 공통 게이트 증폭회로;
를 포함하는 저잡음 증폭회로.
The method of claim 8, wherein the second low-noise amplifier,
A second common source amplifying circuit having a parallel common source structure to amplify one of the third and fourth band signals; And
A second common gate amplifying circuit comprising a parallel common source transistor and a cascoded common gate transistor of the second common source amplifying circuit to amplify the signal amplified by the second common source amplifying circuit;
Low noise amplification circuit comprising a.
제7항에 있어서, 상기 제1 저잡음 증폭기는,
상기 제1 저잡음 증폭기의 출력단과 제1 전원 단자 사이에 접속된 제1 출력 임피던스 회로를 포함하고,
상기 제1 출력 임피던스 회로는,
상기 제1 저잡음 증폭기의 출력단과 상기 제1 전원 단자 사이에 접속된 제1 코일;
상기 제1 코일에 병렬로 접속된 제1 이득 가변 저항;
상기 제1 코일에 병렬로 접속된 제1 주파수 가변 커패시터; 및
상기 제1 저잡음 증폭기의 출력단에 접속되어, 상기 제1 저잡음 증폭기의 출력 임피던스를 가변하는 제1 가변 임피던스 회로;
를 포함하는 저잡음 증폭회로.
The method of claim 7, wherein the first low-noise amplifier,
And a first output impedance circuit connected between an output terminal of the first low noise amplifier and a first power terminal,
The first output impedance circuit,
A first coil connected between an output terminal of the first low noise amplifier and the first power terminal;
A first gain variable resistor connected in parallel to the first coil;
A first frequency variable capacitor connected in parallel to the first coil; And
A first variable impedance circuit connected to an output terminal of the first low noise amplifier to vary the output impedance of the first low noise amplifier;
Low noise amplification circuit comprising a.
제10항에 있어서, 상기 제2 저잡음 증폭기는,
상기 제2 저잡음 증폭기의 출력단과 제2 전원 단자 사이에 접속된 제2 출력 임피던스 회로를 포함하고,
상기 제2 출력 임피던스 회로는,
상기 제2 저잡음 증폭기의 출력단과 상기 제2 전원 단자 사이에 접속된 제2 코일;
상기 제2 코일에 병렬로 접속된 제2 이득 가변 저항;
상기 제2 코일에 병렬로 접속된 제2 주파수 가변 커패시터; 및
상기 제2 저잡음 증폭기의 출력단에 접속되어, 상기 제2 저잡음 증폭기의 출력 임피던스를 가변하는 제2 가변 임피던스 회로;
를 포함하는 저잡음 증폭회로.
11. The method of claim 10, The second low-noise amplifier,
And a second output impedance circuit connected between an output terminal of the second low noise amplifier and a second power terminal,
The second output impedance circuit,
A second coil connected between the output terminal of the second low noise amplifier and the second power terminal;
A second gain variable resistor connected in parallel to the second coil;
A second frequency variable capacitor connected in parallel to the second coil; And
A second variable impedance circuit connected to the output terminal of the second low noise amplifier to vary the output impedance of the second low noise amplifier;
Low noise amplification circuit comprising a.
제10항에 있어서, 상기 제1 출력 임피던스 회로는,
선택되는 밴드신호에 적합하도록 상기 제1 저잡음 증폭기의 이득을 조절하는 저잡음 증폭회로.11. The method of claim 10, The first output impedance circuit,
A low-noise amplifier circuit that adjusts the gain of the first low-noise amplifier to suit the selected band signal.
KR1020200009446A 2020-01-23 2020-01-23 Low noise amplifier circuit with multi-input and output structure capable of supporting carrier aggregation KR102105382B1 (en)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022115823A1 (en) * 2020-11-25 2022-06-02 Analog Devices, Inc. Frequency compensation of amplifiers

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080290947A1 (en) 2007-05-24 2008-11-27 Dawe Geoffrey C Reconfigurable tunable rf power amplifier
JP2008288769A (en) 2007-05-16 2008-11-27 Panasonic Corp High frequency circuit, semiconductor device, and high frequency power amplifier
US20130315348A1 (en) 2012-05-25 2013-11-28 Qualcomm Incorporated Low noise amplifiers for carrier aggregation
US20140170990A1 (en) 2012-12-17 2014-06-19 Motorola Mobility Llc Antenna transfer switching for simultaneous voice and data
US20170194921A1 (en) 2015-12-30 2017-07-06 Skyworks Solutions, Inc. Multi-mode power amplifier module

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040091388A (en) * 2003-04-21 2004-10-28 에스케이 텔레콤주식회사 Low Noise Amplifier
US7023272B2 (en) * 2004-04-19 2006-04-04 Texas Instruments Incorporated Multi-band low noise amplifier system
US8975968B2 (en) * 2013-01-25 2015-03-10 Qualcomm Incorporated Amplifiers with improved isolation

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008288769A (en) 2007-05-16 2008-11-27 Panasonic Corp High frequency circuit, semiconductor device, and high frequency power amplifier
US20080290947A1 (en) 2007-05-24 2008-11-27 Dawe Geoffrey C Reconfigurable tunable rf power amplifier
US20130315348A1 (en) 2012-05-25 2013-11-28 Qualcomm Incorporated Low noise amplifiers for carrier aggregation
US20140170990A1 (en) 2012-12-17 2014-06-19 Motorola Mobility Llc Antenna transfer switching for simultaneous voice and data
US20170194921A1 (en) 2015-12-30 2017-07-06 Skyworks Solutions, Inc. Multi-mode power amplifier module

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022115823A1 (en) * 2020-11-25 2022-06-02 Analog Devices, Inc. Frequency compensation of amplifiers

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