KR102101712B1

KR102101712B1 - Printed Circuit Board with Bridge Substrate

Info

Publication number: KR102101712B1
Application number: KR1020180032925A
Authority: KR
Inventors: 이종태; 김민성; 차상석; 김현호
Original assignee: (주)심텍; 김현호
Priority date: 2018-03-21
Filing date: 2018-03-21
Publication date: 2020-04-21
Also published as: KR20190110901A

Abstract

일 실시 예에 따르는 인쇄회로기판은 캐비티를 구비하며 제1 최소 선폭을 가지는 회로 패턴층을 구비하는 제1 기판, 상기 캐비티 내부에 배치되며, 상기 제1 최소 선폭 보다 작은 제2 최소 선폭을 구비하는 회로 패턴층을 구비하는 제2 기판, 및 상기 제1 및 제2 기판 상에 배치되어 상기 제1 및 제2 기판을 서로 전기적으로 연결하는 브릿지 기판을 포함한다.A printed circuit board according to an embodiment includes a cavity and a first substrate having a circuit pattern layer having a first minimum line width, disposed inside the cavity, and having a second minimum line width smaller than the first minimum line width It includes a second substrate having a circuit pattern layer, and a bridge substrate disposed on the first and second substrates to electrically connect the first and second substrates to each other.

Description

Printed Circuit Board with Bridge Substrate

본 출원은 인쇄회로기판(PCB)에 관한 것으로, 보다 상세하게는, 브릿지 기판을 포함하는 인쇄회로기판에 관한 것이다. The present application relates to a printed circuit board (PCB), and more particularly, to a printed circuit board including a bridge substrate.

전자 기기의 소형화에 따라, 전자 부품이 보다 고기능화되고 보다 더 소형화되고 있다. 디지털 네트워크의 고도화에 의해, 휴대폰이나 휴대 컴퓨터 등과 같은 휴대 정보 단말 기기가 고성능 및 고기능화되고 있으며, 다양한 기능이 하나의 기기에 융합되어 복합화되고 있다. With the miniaturization of electronic devices, electronic components have become more functional and more compact. With the advancement of digital networks, portable information terminal devices such as mobile phones and portable computers are becoming high-performance and high-functionality, and various functions are fused into one device to be complex.

이와 같이, 전자 기기가 소형화되고 고기능화됨에 따라 인쇄회로기판에 실장되어야 하는 부품 소자 수가 크게 증가하고 있으나, 이에 반해 기판의 면적은 감소되지 않는 추세이다. 오히려, 상술한 소형화의 추세에 따라, 기존의 인쇄회로기판의 두께 및 상기 부품 소자의 두께를 감소할 것을 요청하고 있다.As such, as electronic devices have been miniaturized and highly functional, the number of component elements to be mounted on a printed circuit board has increased significantly, whereas the area of the substrate has not decreased. Rather, according to the trend of miniaturization described above, it is requested to reduce the thickness of the existing printed circuit board and the thickness of the component element.

최근에는, 상술한 요구를 만족시키기 위한 인쇄회로기판의 제조 방법으로서, 소자칩 또는 회로 패턴을 인쇄회로기판에 내장하는 임베디드 인쇄회로기판 기술이 등장하게 되었다. 임베디드 인쇄회로기판 기술은 소자칩 또는 회로 패턴을 인쇄회로기판에 내장함으로써, 전체 제품의 두께를 감소시키는 데 유리할 수 있다. 또한, 소형화된 소자칩과 효과적으로 전기 신호를 교환할 수 있는 보다 작은 최소 선폭을 가지는 미세 패턴을 인쇄회로기판에 구현할 것이 요청되고 있다. 이러한 인쇄회로기판 기술의 일 예로서, 한국 공개특허 2012-0070075에 개시된 기술이 있다. Recently, as a method of manufacturing a printed circuit board to satisfy the above-mentioned demand, an embedded printed circuit board technology in which an element chip or a circuit pattern is embedded in the printed circuit board has appeared. Embedded printed circuit board technology may be advantageous in reducing the thickness of the entire product by embedding a device chip or circuit pattern in the printed circuit board. In addition, it is desired to implement a micro pattern having a smaller minimum line width capable of effectively exchanging electrical signals with a miniaturized device chip on a printed circuit board. As an example of such a printed circuit board technology, there is a technology disclosed in Korean Patent Publication No. 2012-0070075.

본 출원이 해결하고자 하는 과제는 소형화된 소자칩과 전기 신호를 효과적으로 교환할 수 있는 보다 작은 최소 선폭의 미세 패턴을 구비하는 내장 기판을 포함하는 인쇄회로기판의 구조를 제공한다.The problem to be solved by the present application is to provide a structure of a printed circuit board including a built-in substrate having a smaller minimum line width fine pattern capable of effectively exchanging electrical signals with a miniaturized device chip.

일 측면에 따르는 인쇄회로기판은 캐비티를 구비하며 제1 최소 선폭을 가지는 회로 패턴층을 구비하는 제1 기판, 상기 캐비티 내부에 배치되며, 상기 제1 최소 선폭 보다 작은 제2 최소 선폭을 구비하는 회로 패턴층을 구비하는 제2 기판, 및 상기 제1 및 제2 기판 상에 배치되어 상기 제1 및 제2 기판을 서로 전기적으로 연결하는 브릿지 기판을 포함한다.A printed circuit board according to one aspect has a cavity, a first substrate having a circuit pattern layer having a first minimum line width, and disposed inside the cavity, the circuit having a second minimum line width less than the first minimum line width It includes a second substrate having a pattern layer, and a bridge substrate disposed on the first and second substrates to electrically connect the first and second substrates to each other.

일 실시 예에 있어서, 상기 제2 기판 상에 배치되어, 상기 브릿지 기판을 통해 상기 제1 기판과 전기적으로 연결되는 소자칩을 더 포함할 수 있다.In one embodiment, the device chip may be further disposed on the second substrate and electrically connected to the first substrate through the bridge substrate.

일 실시 예에 있어서, 상기 브릿지 기판은 관통홀을 구비하며, 상기 관통홀 내부에 상기 소자칩이 배치될 수 있다.In one embodiment, the bridge substrate has a through hole, and the device chip may be disposed inside the through hole.

일 실시 예에 있어서, 상기 관통홀에 인접한 상기 브릿지 기판 부분이 상기 제1 및 제2 기판을 동시에 커버하도록 배치될 수 있다.In one embodiment, the bridge substrate portion adjacent to the through-hole may be disposed to simultaneously cover the first and second substrates.

일 실시 예에 있어서, 상기 브릿지 기판은 상기 제1 및 제2 기판의 경계 영역에 배치되는 복수의 파트를 포함할 수 있다.In one embodiment, the bridge substrate may include a plurality of parts disposed in boundary regions of the first and second substrates.

일 실시 예에 있어서, 상기 제2 기판은 반도체 또는 세라믹 재질의 기판부, 및 상기 기판부에 배치되는 전도성 패턴을 포함할 수 있다. 상기 전도성 패턴은 상기 제1 기판과의 전기적 연결을 위한 제1 접속 패턴층 및 상기 제2 기판 상에 실장되는 소자칩과의 전기적 연결을 위한 제2 접속 패턴층을 포함할 수 있다.In one embodiment, the second substrate may include a semiconductor or ceramic substrate, and a conductive pattern disposed on the substrate. The conductive pattern may include a first connection pattern layer for electrical connection with the first substrate and a second connection pattern layer for electrical connection with the device chip mounted on the second substrate.

일 실시 예에 있어서, 상기 제2 기판은 실리콘 또는 유리 재질인 상기 기판부 상에 배치되는 반도체 접적회로패턴을 포함할 수 있다. In one embodiment, the second substrate may include a semiconductor integrated circuit pattern disposed on the substrate portion made of silicon or glass.

본 발명의 실시 예에 따르면, 제1 기판의 캐비티 내에, 상대적으로 작은 최소 선폭의 회로 패턴층을 가지는 제2 기판이 내장되어 배치된다. 이때, 상기 제1 기판은 구리 도금층과 솔더 레지스트 패턴층을 포함하는 인쇄회로기판의 구성을 가지며, 상기 제2 기판은 집적회로 패턴층을 구비하는 반도체 또는 세라믹 재질의 집적회로기판의 구성을 가질 수 있다. 즉, 상기 제2 기판에 반도체 집적 회로 공정을 이용하여 상대적으로 미세 회로 패턴을 구현할 수 있다. 상기 제1 기판과 상기 제2 기판은 브릿지 기판에 의해 전기적으로 연결될 수 있다. 상기 브릿지 기판은 구리 도금층과 솔더 레지스트 패턴층을 포함하는 인쇄회로기판의 구성을 가질 수 있다.According to an embodiment of the present invention, a second substrate having a circuit pattern layer having a relatively small minimum line width is embedded and disposed in a cavity of the first substrate. At this time, the first substrate has a configuration of a printed circuit board including a copper plating layer and a solder resist pattern layer, and the second substrate can have a configuration of an integrated circuit board of semiconductor or ceramic material having an integrated circuit pattern layer. have. That is, a relatively fine circuit pattern may be implemented on the second substrate by using a semiconductor integrated circuit process. The first substrate and the second substrate may be electrically connected by a bridge substrate. The bridge substrate may have a configuration of a printed circuit board including a copper plating layer and a solder resist pattern layer.

한편, 다른 실시 예에 의하면, 상기 제2 기판 상에 소형화된 소자칩이 실장될 수 있다. 상기 소자칩은 상기 제2 기판 및 상기 브릿지 기판을 통해, 상기 제1 기판과 전기적으로 연결될 수 있다. 이때, 상기 제2 기판이 반도체 집적 회로 공정을 통해 형성되는 미세 회로 패턴을 구비함으로써, 상기 소형화된 소자칩을 구동하기 위해 요청되는 집적도가 높은 회로 패턴을 효과적으로 구현할 수 있다. 즉, 본 실시 예에서는, 상기 소형화된 소자칩의 입출력 패드에 대응되는 미세 선폭을 가지는 회로 패턴을 상기 제2 기판에 구현하고, 상기 제2 기판과 상기 제1 기판을 상기 브릿지 기판을 통해 연결함으로써, 상기 소형화된 소자칩과 전기 신호를 효과적으로 교환할 수 있는 인쇄회로기판 구조를 구현할 수 있다.Meanwhile, according to another embodiment, a miniaturized device chip may be mounted on the second substrate. The device chip may be electrically connected to the first substrate through the second substrate and the bridge substrate. At this time, the second substrate is provided with a fine circuit pattern formed through a semiconductor integrated circuit process, thereby effectively implementing a circuit pattern having a high degree of integration required to drive the miniaturized device chip. That is, in the present embodiment, by implementing a circuit pattern having a fine line width corresponding to the input / output pad of the miniaturized device chip on the second substrate, and connecting the second substrate and the first substrate through the bridge substrate , A printed circuit board structure capable of effectively exchanging electrical signals with the miniaturized device chip may be implemented.

도 1은 본 발명의 일 실시 예에 따르는 인쇄회로기판을 개략적으로 나타내는 단면도이다.
도 2는 본 발명의 다른 실시 예에 따르는 인쇄회로기판을 개략적으로 나타내는 단면도이다.
도 3은 본 발명의 또다른 실시 예에 따르는 인쇄회로기판을 개략적으로 나타내는 단면도이다
도 4는 본 발명의 일 실시 예에 따르는 제1 기판을 개략적으로 나타내는 단면도이다.
도 5는 본 발명의 일 실시 예에 따르는 제2 기판을 개략적으로 나타내는 단면도이다.
도 6은 본 발명의 일 실시 예에 따르는 제1 및 제2 기판의 결합도를 나타낸다.
도 7은 본 발명의 일 실시 예에 따르는 브릿지 기판을 개략적으로 나타내는 단면도이다.
도 8은 본 발명의 일 실시 예에 따르는 제1 및 제2 기판의 결합 형태를 나타내는 평면도이다.
도 9는 본 발명의 일 실시 예에 따르는 제1 및 제2 기판과 브릿지 기판이 결합된 형태를 나타내는 평면도이다.
도 10은 본 발명의 다른 실시 예에 따르는 제1 및 제2 기판과 브릿지 기판이 결합된 형태를 나타내는 평면도이다.1 is a cross-sectional view schematically showing a printed circuit board according to an embodiment of the present invention.
2 is a cross-sectional view schematically showing a printed circuit board according to another embodiment of the present invention.
3 is a cross-sectional view schematically showing a printed circuit board according to another embodiment of the present invention
4 is a cross-sectional view schematically showing a first substrate according to an embodiment of the present invention.
5 is a cross-sectional view schematically showing a second substrate according to an embodiment of the present invention.
6 is a view showing a combination of first and second substrates according to an embodiment of the present invention.
7 is a cross-sectional view schematically showing a bridge substrate according to an embodiment of the present invention.
8 is a plan view showing a combination of first and second substrates according to an embodiment of the present invention.
9 is a plan view showing a form in which the first and second substrates and the bridge substrate are combined according to an embodiment of the present invention.
10 is a plan view showing a form in which the first and second substrates and the bridge substrate are combined according to another embodiment of the present invention.

이하, 첨부한 도면들을 참조하여, 본 발명의 실시 예들을 보다 상세하게 설명하고자 한다. 도면에서 각 장치의 구성요소를 명확하게 표현하기 위하여 상기 구성요소의 폭이나 두께 등의 크기를 다소 확대하여 나타내었다. 전체적으로 도면 설명시 관찰자 시점에서 설명하였고, 일 요소가 다른 요소 위에 위치하는 것으로 언급되는 경우, 이는 상기 일 요소가 다른 요소 위에 바로 위치하거나 또는 그들 요소들 사이에 추가적인 요소가 개재될 수 있다는 의미를 모두 포함한다. Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. In order to clearly express the components of each device in the drawings, the sizes of the components, such as width and thickness, are slightly enlarged. When the whole drawing has been described at the observer's point of view when describing the drawing, when it is mentioned that one element is positioned on the other element, this means that the one element may be located directly on the other element or additional elements may be interposed between the elements. Includes.

복수의 도면들 상에서 동일 부호는 실질적으로 서로 동일한 요소를 지칭한다. 또, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, '포함하다' 또는 '가지다' 등의 용어는 기술되는 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. The same reference numerals in the plurality of drawings refer to elements that are substantially the same as each other. Also, a singular expression should be understood to include a plurality of expressions unless the context clearly indicates otherwise, and terms such as 'include' or 'have' are described features, numbers, steps, actions, components, and parts. Or it is to be understood that it is intended to indicate that a combination of these is present, and does not preclude the existence or addition possibility of one or more other features or numbers, steps, operations, components, parts or combinations thereof.

본 명세서에서 사용되는, 기판 또는 소자칩의 '상면' 또는 '하면'이라는 용어는 관찰자의 시점에서 관측되는 상대적인 개념이다. 따라서, 기판 또는 소자칩의 측면을 제외한 두 면 중 어느 한 면을 '상면' 또는 '하면'으로 지칭할 수 있으며, 이에 대응하여 나머지 한 면을 '하면' 또는 '상면'으로 지칭할 수 있다. 마찬가지로, 본 명세서에서, '상', '위' 또는 '하', '아래' 라는 개념도 마찬가지로 상대적인 개념으로 사용될 수 있다.As used herein, the term 'top' or 'bottom' of a substrate or device chip is a relative concept observed from the observer's point of view. Accordingly, any one of the two surfaces except the side surface of the substrate or device chip may be referred to as a 'upper surface' or a 'lower surface', and correspondingly, the other surface may be referred to as a 'lower surface' or a 'upper surface'. Similarly, in this specification, the concept of 'upper', 'upper' or 'lower', and 'lower' may likewise be used as a relative concept.

도 1은 본 발명의 일 실시 예에 따르는 인쇄회로기판을 개략적으로 나타내는 단면도이다. 도 1을 참조하면 인쇄회로기판(1)은 제1 기판(10), 제2 기판(20), 및 제1 기판(10)과 제2 기판(20)을 연결하는 브릿지 기판(30)을 포함한다. 일 실시 예에 있어서, 제1 기판(10) 및 브릿지 기판(30)은 구리 도금층과 솔더 레지스트 패턴층을 포함하는 인쇄회로기판의 구성을 가지며, 제2 기판(20)은 집적회로 패턴층을 구비하는 반도체 또는 세라믹 재질의 집적회로기판의 구성을 가질 수 있다. 구체적으로, 제2 기판(20)에는 공지의 반도체 공정 기술을 이용하여 형성되는 전도층 패턴이 배치될 수 있다. 상기 반도체 공정 기술은, 일 예로서, 전도층 또는 절연층의 형성 방법에 적용되는 화학기상증착법, 물리기상증착법, 원자층 증착법 등과 같은 진공 증착 방법을 포함할 수 있다. 또는, 상기 반도체 공정 기술은, 일 예로서, 전도층 또는 절연층의 패터닝 시에, 광감응성 레지스트 박막의 형성, 상기 광감응성 레지스트 박막의 노광 및 현상을 통한 마스크 패턴층의 형성, 및 상기 마스크 패턴층을 이용하여 상기 전도층 또는 상기 절연층을 식각하는 방법을 포함할 수 있다. 또는 상기 반도체 공정 기술은, 일 예로서, 전도층 패턴을 형성할 때, 컨택 패턴을 구비하는 절연층을 형성하고, 상기 컨택 패턴 내부를 상기 진공 증착 방법을 이용하여 전도층으로 채우는 방법을 포함할 수 있다. 상기 반도체 공정 기술을 이용하여, 제2 기판(20)에 5 μm 이하의 최소 선폭을 가지는 회로 패턴층을 구현할 수 있다.1 is a cross-sectional view schematically showing a printed circuit board according to an embodiment of the present invention. Referring to FIG. 1, the printed circuit board 1 includes a first substrate 10, a second substrate 20, and a bridge substrate 30 connecting the first substrate 10 and the second substrate 20. do. In one embodiment, the first substrate 10 and the bridge substrate 30 have a configuration of a printed circuit board including a copper plating layer and a solder resist pattern layer, and the second substrate 20 includes an integrated circuit pattern layer It may have a configuration of an integrated circuit board of a semiconductor or ceramic material. Specifically, a conductive layer pattern formed using a known semiconductor process technology may be disposed on the second substrate 20. The semiconductor process technology may include, for example, a vacuum vapor deposition method such as a chemical vapor deposition method, a physical vapor deposition method, or an atomic layer deposition method applied to a method of forming a conductive layer or an insulating layer. Alternatively, the semiconductor process technology is, for example, when patterning a conductive layer or an insulating layer, forming a photosensitive resist thin film, forming a mask pattern layer through exposure and development of the photosensitive resist thin film, and the mask pattern A method of etching the conductive layer or the insulating layer using a layer may be included. Alternatively, the semiconductor process technology may include, as an example, a method of forming an insulating layer having a contact pattern when forming a conductive layer pattern, and filling the inside of the contact pattern with a conductive layer using the vacuum deposition method. You can. By using the semiconductor process technology, a circuit pattern layer having a minimum line width of 5 μm or less can be implemented on the second substrate 20.

몇몇 실시 예들에 있어서, 제2 기판(20)은 외부 접속 패드를 구비하는 소자 칩 또는 패키지의 형태를 가질 수 있다. 즉, 제2 기판(20)은 상기 접속 패드를 이용하여 제3 기판(30)을 경유하여, 제1 기판(10)과 전기적 신호를 교환할 수 있다면, 다양한 형태의 변형예가 가능하다.In some embodiments, the second substrate 20 may take the form of a device chip or package having an external connection pad. That is, if the second substrate 20 is capable of exchanging electrical signals with the first substrate 10 via the third substrate 30 using the connection pad, various types of modifications are possible.

도 1을 참조하면, 제1 기판(10)은 내부에 캐비티(10h)를 구비할 수 있다. 제2 기판(20)은 캐비티(10h) 내에 안착될 수 있다. 제2 기판(20)은 캐비티(10h) 내에 형성된 접착층(1010)에 의해 제1 기판(10)과 접합될 수 있다. 제1 기판(10)은 제1 최소 선폭을 가지는 회로 패턴층을 구비할 수 있다. 반면에, 제2 기판(20)은 상기 제1 최소 선폭보다 작은 제2 최소 선폭을 구비하는 회로 패턴층을 구비할 수 있다. 즉, 제2 기판(20)은 상술한 반도체 공정 기술을 이용하여, 제1 기판(10)보다 미세한 선폭의 회로 패턴을 구현할 수 있다. Referring to FIG. 1, the first substrate 10 may have a cavity 10h therein. The second substrate 20 may be seated in the cavity 10h. The second substrate 20 may be bonded to the first substrate 10 by an adhesive layer 1010 formed in the cavity 10h. The first substrate 10 may include a circuit pattern layer having a first minimum line width. On the other hand, the second substrate 20 may include a circuit pattern layer having a second minimum line width smaller than the first minimum line width. That is, the second substrate 20 may implement a circuit pattern having a finer line width than the first substrate 10 using the above-described semiconductor process technology.

브릿지 기판(30)은 제1 및 제2 기판(10, 20) 상에 배치될 수 있다. 일 실시 예에 따르면, 브릿지 기판(30)은 관통홀(30h)을 구비할 수 있다. 후술하는 도 8의 실시예에서와 같이, 브릿지 기판(30)은, 관통홀(30h)에 인접한 브릿지 기판(30)의 일 영역이 제1 및 제2 기판(10, 20)을 동시에 커버하도록 배치될 수 있다. 다른 실시 예에 따르면, 도 1의 브릿지 기판(30)은 도 9에서와 같이, 제1 및 제2 기판(10, 20)의 경계 영역에 배치되는 복수 파트(30a, 30b, 30c, 30d)를 포함하는 브릿지 기판(30')으로 구현될 수 있다. 이 경우, 브릿지 기판(30')은 도 9에서, 서로 마주 보는 한쌍의 브릿지 파트(30a, 30c) 또는 한쌍의 브릿지 파트(30b, 30d)일 수 있다. 또는 다르게는, 도 1의 브릿지 기판(30)은 도 9의 복수의 브릿지 파트 (30a, 30b, 30c, 30d) 중 어느 하나만으로 이루어질 수도 있다.The bridge substrate 30 may be disposed on the first and second substrates 10 and 20. According to an embodiment, the bridge substrate 30 may include a through hole 30h. As in the embodiment of FIG. 8 to be described later, the bridge substrate 30 is disposed such that one region of the bridge substrate 30 adjacent to the through hole 30h simultaneously covers the first and second substrates 10 and 20. Can be. According to another embodiment, the bridge substrate 30 of FIG. 1 includes a plurality of parts 30a, 30b, 30c, and 30d disposed in the boundary regions of the first and second substrates 10, 20, as shown in FIG. 9. It may be implemented with a bridge substrate (30 '). In this case, the bridge substrate 30 ′ in FIG. 9 may be a pair of bridge parts 30a and 30c facing each other or a pair of bridge parts 30b and 30d. Or alternatively, the bridge substrate 30 of FIG. 1 may be made of any one of the plurality of bridge parts 30a, 30b, 30c, and 30d of FIG. 9.

브릿지 기판(30)은 제1 접속 구조물(1020)을 통해 제1 기판(10)과 접속할 수 있으며, 제2 접속 구조물(1030)을 통해 제2 기판(20)과 접속할 수 있다. 제1 및 제2 접속 구조물(1020, 1030)은 일 예로서, 솔더볼, 금속볼, 전도성 페이스트, 및 전도성 범프 중에서 선택되는 적어도 하나를 포함할 수 있다. 구체적인 실시 예에서, 제1 접속 구조물(1020)은 제1 기판(10)의 상부 접속 패드층(10P1)과 브릿지 기판(30)의 제1 하부 브릿지 패드(30P1)를 전기적으로 서로 연결시킬 수 있다. 또한, 제2 접속 구조물(1030)은 제2 기판(20)의 제1 접속 패턴층(20P1)과 브릿지 기판(30)의 제2 하부 브릿지 패드(30P2)를 전기적으로 서로 연결시킬 수 있다. The bridge substrate 30 may be connected to the first substrate 10 through the first connection structure 1020, and may be connected to the second substrate 20 through the second connection structure 1030. The first and second connection structures 1020 and 1030 may include, for example, at least one selected from solder balls, metal balls, conductive pastes, and conductive bumps. In a specific embodiment, the first connection structure 1020 may electrically connect the upper connection pad layer 10P1 of the first substrate 10 and the first lower bridge pad 30P1 of the bridge substrate 30 to each other. . Also, the second connection structure 1030 may electrically connect the first connection pattern layer 20P1 of the second substrate 20 and the second lower bridge pad 30P2 of the bridge substrate 30 to each other.

제1 접속 구조물(1020) 및 제2 접속 구조물(1030)이 제1 및 제2 하부 브릿지 패드(30P1, 30P2) 및 내부 배선을 통해 전기적으로 연결됨으로써, 브릿지 기판(30)은 제1 및 제2 기판(10, 20)을 전기적으로 서로 연결시킬 수 있다.The first connection structure 1020 and the second connection structure 1030 are electrically connected through the first and second lower bridge pads 30P1 and 30P2 and internal wiring, so that the bridge substrate 30 is the first and second. The substrates 10 and 20 may be electrically connected to each other.

도 1을 다시 참조하면, 제1 접속 구조물(1020)은 제1 높이(h1)를 구비하며, 제2 접속 구조물(1030)은 제2 높이(h2)를 구비할 수 있다. 이때, 제1 기판(10)의 상부 접속 패드층(10P1)의 상면과 제2 기판(20)의 제1 접속 패턴층(20P1)의 상면이 동일 평면 상에 배치되지 않음으로써, 제1 및 제2 높이(h1, h2)가 서로 다를 수 있다. 몇몇 다른 실시 예에서, 제1 기판(10)의 상부 접속 패드층(10P1)의 상면과 제2 기판(20)의 제1 접속 패턴층(20P1)의 상면이 동일 평면 상에 배치시키는 경우, 제1 및 제2 접속 구조물(1020, 1030)의 제1 및 제2 높이(h1, h2)가 동일할 수 있다.Referring back to FIG. 1, the first connection structure 1020 may have a first height h1, and the second connection structure 1030 may have a second height h2. At this time, the upper surface of the upper connection pad layer 10P1 of the first substrate 10 and the upper surface of the first connection pattern layer 20P1 of the second substrate 20 are not disposed on the same plane. 2 The heights h1 and h2 may be different. In some other embodiments, when the upper surface of the upper connection pad layer 10P1 of the first substrate 10 and the upper surface of the first connection pattern layer 20P1 of the second substrate 20 are disposed on the same plane, the The first and second heights h1 and h2 of the first and second connection structures 1020 and 1030 may be the same.

제1 및 제2 기판(10, 20), 및 브릿지 기판(30)의 상세한 구조는 도 4 내지 도 10을 이용하여, 이하에서 설명하도록 한다.Detailed structures of the first and second substrates 10 and 20 and the bridge substrate 30 will be described below with reference to FIGS. 4 to 10.

도 2는 본 발명의 다른 실시 예에 따르는 인쇄회로기판을 개략적으로 나타내는 단면도이다. 도 2를 참조하면, 인쇄회로기판(2)은 인쇄회로기판(1)과 비교할 때, 제2 기판(20) 상에 실장되는 소자칩(40)을 추가로 포함한다. 일 실시 예에 있어서, 소자칩(40)은 브릿지 기판(30)의 관통홀(30h) 내에 배치될 수 있다. 2 is a cross-sectional view schematically showing a printed circuit board according to another embodiment of the present invention. Referring to FIG. 2, the printed circuit board 2 further includes an element chip 40 mounted on the second substrate 20 when compared to the printed circuit board 1. In one embodiment, the device chip 40 may be disposed in the through hole 30h of the bridge substrate 30.

소자칩(40)은 제2 기판(20)의 제2 접속 패턴층(20P2)과 접속할 수 있다. 소자칩(40)은 제2 접속 패턴층(20P2)에 대응되는 위치에 소자 접속 패턴층(40P1)을 구비할 수 있다. 제2 접속 패턴층(20P2)과 소자 접속 패턴층(40P1)은 일 예로서, 범프와 같은 제3 접속 구조물(1040)에 의해 접합될 수 있다. 이에 따라, 소자칩(40)은 제2 기판(20)과 전기적으로 연결될 수 있다. 한편, 소자칩(40)은 제2 기판(20)을 통해 제1 기판(10)과 전기적으로 연결될 수 있다. 제2 기판(20)의 배선은 제3 접속 구조물(1040)과 접속된 제2 접속 패턴층(20P2)을 제1 접속 패턴층(20P1)과 전기적으로 연결시킬 수 있다. 상술한 바와 같이, 제1 접속 패턴 패턴층(20P1)은 제2 접속 구조물(1030), 브릿지 기판(30)의 내부 배선 및 제1 접속 구조물(1020)을 경유하여, 제1 기판(10)의 상부 접속 패드층(10P1)과 연결될 수 있다. 결과적으로, 소자칩(40)은 제1 기판(10)과 전기적으로 연결될 수 있다.The device chip 40 may be connected to the second connection pattern layer 20P2 of the second substrate 20. The device chip 40 may include the device connection pattern layer 40P1 at a position corresponding to the second connection pattern layer 20P2. The second connection pattern layer 20P2 and the device connection pattern layer 40P1 may be joined by, for example, a third connection structure 1040 such as a bump. Accordingly, the device chip 40 may be electrically connected to the second substrate 20. Meanwhile, the device chip 40 may be electrically connected to the first substrate 10 through the second substrate 20. The wiring of the second substrate 20 may electrically connect the second connection pattern layer 20P2 connected to the third connection structure 1040 to the first connection pattern layer 20P1. As described above, the first connection pattern pattern layer 20P1 is formed through the second connection structure 1030, the internal wiring of the bridge substrate 30, and the first connection structure 1020, thereby forming the first connection pattern 10. It may be connected to the upper connection pad layer (10P1). As a result, the device chip 40 may be electrically connected to the first substrate 10.

상술한 바와 같이, 본 발명의 실시 예에 따르면, 제1 기판(10)의 캐비티(10h) 내에, 상대적으로 작은 최소 선폭의 회로 패턴층을 가지는 제2 기판(20)이 내장되어 배치된다. 이때, 상기 제1 기판(10)은 구리 도금층과 솔더 레지스트 패턴층을 포함하는 인쇄회로기판의 구성을 가지며, 제2 기판(20)은 집적회로 패턴층을 구비하는 반도체 또는 세라믹 재질의 집적회로기판의 구성을 가질 수 있다. 본 실시 예에서는 제2 기판(20)에 반도체 집적 회로 공정을 이용하여 상대적으로 미세 회로 패턴을 구현할 수 있다. 일 예로서, 제2 기판(20)에 형성된 미세 회로 패턴의 최소 선폭은 5 μm 이하일 수 있다. 제1 기판(10)과 제2 기판(20)은 브릿지 기판(30)에 의해 전기적으로 연결될 수 있다. 브릿지 기판(30)은 구리 도금층과 솔더 레지스트 패턴층을 포함하는 인쇄회로기판의 구성을 가질 수 있다.As described above, according to an embodiment of the present invention, in the cavity 10h of the first substrate 10, a second substrate 20 having a circuit pattern layer having a relatively small minimum line width is embedded and disposed. At this time, the first substrate 10 has a configuration of a printed circuit board including a copper plating layer and a solder resist pattern layer, and the second substrate 20 is a semiconductor or ceramic integrated circuit board having an integrated circuit pattern layer. It can have a configuration of. In this embodiment, a relatively fine circuit pattern may be implemented on the second substrate 20 by using a semiconductor integrated circuit process. As an example, the minimum line width of the fine circuit pattern formed on the second substrate 20 may be 5 μm or less. The first substrate 10 and the second substrate 20 may be electrically connected by the bridge substrate 30. The bridge substrate 30 may have a configuration of a printed circuit board including a copper plating layer and a solder resist pattern layer.

한편, 다른 실시 예에 의하면, 제2 기판(20) 상에 소형화된 소자칩(40)이 실장될 수 있다. 소자칩(40)은 제2 기판(20) 및 브릿지 기판(30)을 통해, 제1 기판(10)과 전기적으로 연결될 수 있다. 이때, 제2 기판(20)이 반도체 집적 회로 공정을 통해 형성되는 미세 회로 패턴을 구비함으로써, 소형화된 소자칩(40)을 구동하기 위해 요청되는 집적도가 높은 회로 패턴을 효과적으로 구현할 수 있다. 즉, 본 실시 예에서는, 소형화된 소자칩(40)의 입출력 패드에 대응되는 미세 선폭을 가지는 회로 패턴을 제2 기판(20)에 구현하고, 제2 기판(20)과 제1 기판(10)을 브릿지 기판(30)을 통해 연결함으로써, 소형화된 소자칩(40)과 전기 신호를 효과적으로 교환할 수 있는 인쇄회로기판 구조를 구현할 수 있다.Meanwhile, according to another embodiment, the miniaturized device chip 40 may be mounted on the second substrate 20. The device chip 40 may be electrically connected to the first substrate 10 through the second substrate 20 and the bridge substrate 30. At this time, since the second substrate 20 is provided with a fine circuit pattern formed through a semiconductor integrated circuit process, it is possible to effectively implement a circuit pattern having a high degree of integration required to drive the miniaturized device chip 40. That is, in the present embodiment, a circuit pattern having a fine line width corresponding to the input / output pad of the miniaturized device chip 40 is implemented on the second substrate 20, and the second substrate 20 and the first substrate 10 are implemented. By connecting through the bridge substrate 30, it is possible to implement a printed circuit board structure capable of effectively exchanging electrical signals with the miniaturized device chip 40.

도 3은 본 발명의 또다른 실시 예에 따르는 인쇄회로기판을 개략적으로 나타내는 단면도이다. 도 3을 참조하면, 인쇄회로기판(3)은 제1 기판(1)의 내부에 한쌍의 제2 기판(20)을 구비할 수 있다. 구체적으로, 한쌍의 제2 기판(20)은 제1 기판(1) 내에 형성되는 한쌍의 캐비티(10h) 내에 각각 내장될 수 있다. 제2 기판(20)은 각각 접착층(1010)에 의해 제1 기판(10)과 접합할 수 있다. 그리고, 한쌍의 제2 기판(20)에 형성된 제1 접속 패턴층(20P1)과 접속하는 동시에, 제1 기판(20)의 상면 및 하면에 각각 배치되는 접속 패드층(10P1)과 접속하는 한쌍의 브릿지 기판(30)이 배치될 수 있다.3 is a cross-sectional view schematically showing a printed circuit board according to another embodiment of the present invention. Referring to FIG. 3, the printed circuit board 3 may include a pair of second substrates 20 inside the first substrate 1. Specifically, the pair of second substrates 20 may be respectively embedded in the pair of cavities 10h formed in the first substrate 1. Each of the second substrates 20 may be bonded to the first substrate 10 by an adhesive layer 1010. And, while connecting with the first connection pattern layer 20P1 formed on the pair of second substrates 20, and at the same time, connecting a pair of connection pad layers 10P1 disposed on the upper and lower surfaces of the first substrate 20, respectively. The bridge substrate 30 may be disposed.

또한, 도 3에 도시되지는 않았지만, 한쌍의 브릿지 기판(30)의 관통홀(30h) 내부에는 한쌍의 소자칩이 배치될 수 있다. 관통홀(30h) 내부에 배치되는 한쌍의 소자칩의 배치는 도 2와 관련하여 상술한 소자칩(40)의 배치와 실질적으로 동일할 수 있다.In addition, although not illustrated in FIG. 3, a pair of device chips may be disposed inside the through hole 30h of the pair of bridge substrates 30. The arrangement of the pair of element chips disposed in the through hole 30h may be substantially the same as the arrangement of the element chips 40 described above with reference to FIG. 2.

도 4는 본 발명의 일 실시 예에 따르는 제1 기판을 개략적으로 나타내는 단면도이다. 도 4를 참조하면, 제1 기판(10)은 코어 절연층(110), 제1 회로 패턴층(120a, 120b), 제1 절연층(130a, 130b), 및 제2 회로 패턴층(140a, 140b)를 포함한다. 또한, 제1 기판(10)은 제1 절연층(130a)에 형성되어, 코어 절연층(110)을 선택적으로 노출시키는 캐비티(10h)를 구비할 수 있다.4 is a cross-sectional view schematically showing a first substrate according to an embodiment of the present invention. Referring to FIG. 4, the first substrate 10 includes a core insulating layer 110, first circuit pattern layers 120a and 120b, first insulating layers 130a and 130b, and a second circuit pattern layer 140a, 140b). In addition, the first substrate 10 may be formed on the first insulating layer 130a, and may include a cavity 10h selectively exposing the core insulating layer 110.

구체적으로, 코어 절연층(110)은 폴리머 재질 또는 강화 섬유가 내장된 복합 재료로 이루어질 수 있다. 일 예로서, 코어 절연층(110)은 프리프레그, FR-4, 폴리이미드, 에폭시 레진 등을 포함할 수 있다.Specifically, the core insulating layer 110 may be made of a polymer material or a composite material in which reinforcing fibers are embedded. As an example, the core insulating layer 110 may include prepreg, FR-4, polyimide, epoxy resin, and the like.

코어 절연층(110) 상에는 제1 회로 패턴층(120a, 120b)이 배치될 수 있다. 제1 회로 패턴층(120a, 120b)는 구리 도금층일 수 있다. 구체적으로, 도 4에 도시되는 바와 같이, 코어 절연층(110)의 상면 및 하면 상에, 각각 대응하는 제1 회로 패턴층(120a, 120b)이 배치될 수 있다. The first circuit pattern layers 120a and 120b may be disposed on the core insulating layer 110. The first circuit pattern layers 120a and 120b may be copper plating layers. Specifically, as illustrated in FIG. 4, corresponding first circuit pattern layers 120a and 120b may be disposed on the upper and lower surfaces of the core insulating layer 110, respectively.

또한, 코어 절연층(110) 상에는 제1 회로 패턴층(120a, 120b)을 덮는 제1 절연층(130a, 130b)가 배치될 수 있다. 구체적으로, 도 4에 도시되는 바와 같이, 코어 절연층(110)의 상면 및 하면 상에, 각각 대응되는 제1 절연층(130a, 130b)이 배치될 수 있다.In addition, the first insulating layers 130a and 130b covering the first circuit pattern layers 120a and 120b may be disposed on the core insulating layer 110. Specifically, as illustrated in FIG. 4, corresponding first insulating layers 130a and 130b may be disposed on the upper and lower surfaces of the core insulating layer 110, respectively.

제1 절연층(130a, 130b) 상에는 제2 회로 패턴층(140a, 140b)가 배치될 수 있다. 제2 회로 패턴층(140a, 140b)는 구리 도금층일 수 있다. 구체적으로, 도 3에 도시되는 바와 같이, 제1 절연층(130a, 130b) 상에 각각 제2 회로 패턴층(140a, 140b)가 배치될 수 있다. Second circuit pattern layers 140a and 140b may be disposed on the first insulating layers 130a and 130b. The second circuit pattern layers 140a and 140b may be copper plating layers. Specifically, as illustrated in FIG. 3, second circuit pattern layers 140a and 140b may be disposed on the first insulating layers 130a and 130b, respectively.

한편, 제1 절연층(130a, 130b) 상에는 제2 회로 패턴층(140a, 140b)을 선택적으로 덮는 솔더 레지스트 패턴층(150a, 150b)이 배치될 수 있다. 솔더 레지스트 패턴층(150a, 150b)에 의해 노출되는 제2 회로 패턴층(140a, 140b)는 각각 외부와 접속을 위한 패드로서 기능할 수 있다.Meanwhile, solder resist pattern layers 150a and 150b that selectively cover the second circuit pattern layers 140a and 140b may be disposed on the first insulating layers 130a and 130b. The second circuit pattern layers 140a and 140b exposed by the solder resist pattern layers 150a and 150b may function as pads for connection with the outside, respectively.

또한, 제1 절연층(130a, 130b) 내부에는 비아(135a, 135b)가 배치될 수 있다. 비아(135a, 135b)는 코어 절연층(110)의 상부 및 하부에서 각각 제1 회로 패턴층(120a, 120b)와 제2 회로 패턴층(140a, 140b)를 전기적으로 연결할 수 있다.In addition, vias 135a and 135b may be disposed inside the first insulating layers 130a and 130b. The vias 135a and 135b may electrically connect the first circuit pattern layers 120a and 120b and the second circuit pattern layers 140a and 140b at upper and lower portions of the core insulating layer 110, respectively.

일 실시 예에 있어서, 코어 절연층(110)의 상부에 배치되는 제2 회로 패턴층(140a)은 외부 접속을 위한 패드로서 기능하는 상부 접속 패드층(10P1)과 배선 역할을 수행하는 상부 배선 패턴(10C1)을 포함할 수 있다. 마찬가지로, 코어 절연층(110)의 하부에 배치되는 제2 회로 패턴층(140b)은 외부 접속을 위한 패드로서 기능하는 하부 접속 패드층(10P2)과 배선 역할을 수행하는 하부 배선 패턴(10C2)를 포함할 수 있다.In one embodiment, the second circuit pattern layer 140a disposed on the core insulation layer 110 includes an upper connection pad layer 10P1 functioning as a pad for external connection and an upper wiring pattern serving as a wiring. (10C1). Similarly, the second circuit pattern layer 140b disposed under the core insulating layer 110 includes a lower connection pad layer 10P2 functioning as a pad for external connection and a lower wiring pattern 10C2 serving as a wiring. It can contain.

도 4를 다시 참조하면, 제1 기판(10)은 코어 절연층(110)의 상부에 배치되는 제1 절연층(130a)에 형성되어 코어 절연층(110)을 선택적으로 노출시키는 캐비티(10h)를 포함한다. 캐비티(10h) 내부의 코어 절연층(110) 상에는 접착층(1010)이 배치될 수 있다. 접착층(1010)은 제2 기판(20)과 코어 절연층(110)을 서로 접합시킬 수 있다.Referring to FIG. 4 again, the first substrate 10 is formed in the first insulating layer 130a disposed on the core insulating layer 110 to selectively expose the core insulating layer 110, the cavity 10h. It includes. An adhesive layer 1010 may be disposed on the core insulating layer 110 inside the cavity 10h. The adhesive layer 1010 may bond the second substrate 20 and the core insulating layer 110 to each other.

도 5는 본 발명의 일 실시 예에 따르는 제2 기판을 개략적으로 나타내는 단면도이다. 도 5를 참조하면, 제2 기판(20)은 기판부(210) 및 기판부(210)에 배치되는 전도성 패턴(220)을 포함할 수 있다.5 is a cross-sectional view schematically showing a second substrate according to an embodiment of the present invention. Referring to FIG. 5, the second substrate 20 may include a substrate portion 210 and a conductive pattern 220 disposed on the substrate portion 210.

기판부(210)는 반도체 집적 공정이 가능한 물질을 포함할 수 있다. 일 실시 예로서, 기판부(210)는 반도체 또는 세라믹 재질로 이루어질 수 있다. 일 예로서, 기판부(210)는 실리콘 또는 유리 재질일 수 있다. 일 예로서, 기판부(210)는 실리콘 기판, 실리콘게르마늄 기판, 갈륨질화물 기판, 실리콘 산화물 기판, 유리 기판, 또는 석영 기판 일 수 있다.The substrate unit 210 may include a material capable of a semiconductor integration process. As an embodiment, the substrate portion 210 may be made of a semiconductor or ceramic material. As an example, the substrate portion 210 may be made of silicon or glass. As an example, the substrate portion 210 may be a silicon substrate, a silicon germanium substrate, a gallium nitride substrate, a silicon oxide substrate, a glass substrate, or a quartz substrate.

전도성 패턴(220)은 상술한 반도체 공정 기술을 통해 형성된 전도성 물질층 패턴일 수 있다. 상기 전도성 물질층 패턴은 일 예로서, 구리, 텅스텐, 알루미늄, 텅스텐질화물, 텅스텐실리사이드, 티타늄, 탄탈륨, 티타늄질화물, 탄탈륨질화물, n형 또는 p형 도핑된 실리콘 등을 포함할 수 있다. 일 예로서, 전도성 패턴(220)은 5 μm 이하의 최소 선폭을 가질 수 있다.The conductive pattern 220 may be a conductive material layer pattern formed through the above-described semiconductor process technology. For example, the conductive material layer pattern may include copper, tungsten, aluminum, tungsten nitride, tungsten silicide, titanium, tantalum, titanium nitride, tantalum nitride, n-type or p-type doped silicon, and the like. As an example, the conductive pattern 220 may have a minimum line width of 5 μm or less.

전도성 패턴(220)은 브릿지 기판(30)과의 전기적 접속을 위한 제1 접속 패턴층(20P1), 소자칩(40)과의 전기적 접속을 위한 제2 접속 패턴층(20P2) 및 배선 패턴(20C)을 포함할 수 있다. 배선 패턴(20C)은 제1 및 제2 접속 패드층(20P1, 20P2)을 서로 전기적으로 연결시킬 수 있다. The conductive pattern 220 includes a first connection pattern layer 20P1 for electrical connection with the bridge substrate 30, a second connection pattern layer 20P2 for electrical connection with the device chip 40, and a wiring pattern 20C ). The wiring pattern 20C may electrically connect the first and second connection pad layers 20P1 and 20P2 to each other.

도 6은 본 발명의 일 실시 예에 따르는 제1 및 제2 기판의 결합도를 나타낸다. 도 6을 참조하면, 제1 기판(10)의 캐비티(10h) 내에 제2 기판(20)이 배치될 수 있다. 제2 기판(20)은 접착층(1010)에 의해 제1 기판(10)의 코어 절연층(110)과 접합할 수 있다.6 is a view showing a combination of first and second substrates according to an embodiment of the present invention. Referring to FIG. 6, the second substrate 20 may be disposed in the cavity 10h of the first substrate 10. The second substrate 20 may be bonded to the core insulating layer 110 of the first substrate 10 by the adhesive layer 1010.

도 7은 본 발명의 일 실시 예에 따르는 브릿지 기판을 개략적으로 나타내는 단면도이다. 도 6을 참조하면, 브릿지 기판(30)은 코어 절연층(310), 코어 절연층(310)을 관통하여 형성되는 관통 비아(310t), 코어 절연층(310)의 하면 및 상면 상에 각각 배치되는 하부 회로 패턴층(320a) 및 상부 회로 패턴층(320b)를 포함한다. 또한, 브릿지 기판(30)은 코어 절연층(310)의 하면 및 상면 상에서 하부 및 상부 회로 패턴층(320a, 320b)를 각각 선택적으로 덮는 솔더 레지스트 패턴층(330a, 330b)를 포함할 수 있다. 솔더 레지스트 패턴층(330a, 330b)에 의해 각각 노출되는 하부 및 상부 회로 패턴층(320a, 320b)은 외부와의 접속을 위한 패드로 기능할 수 있다.7 is a cross-sectional view schematically showing a bridge substrate according to an embodiment of the present invention. Referring to FIG. 6, the bridge substrate 30 is disposed on the core insulating layer 310, the through via 310t formed through the core insulating layer 310, and the lower and upper surfaces of the core insulating layer 310, respectively. It includes a lower circuit pattern layer 320a and an upper circuit pattern layer 320b. In addition, the bridge substrate 30 may include solder resist pattern layers 330a and 330b that selectively cover lower and upper circuit pattern layers 320a and 320b on the lower and upper surfaces of the core insulating layer 310, respectively. The lower and upper circuit pattern layers 320a and 320b exposed by the solder resist pattern layers 330a and 330b, respectively, may function as pads for connection with the outside.

구체적으로, 하부 회로 패턴층(320a)은 제1 기판(10)과의 전기적 연결을 위한 제1 하부 브릿지 패드(30P1), 제2 기판(20)과의 전기적 연결을 위한 제2 하부 브릿지 패드(30P2), 및 배선으로 기능하는 하부 배선 패턴(30C1)을 포함할 수 있다. 마찬가지로, 상부 회로 패턴층(320b)는 외부와의 접속을 위한 상부 브릿지 패드(32P1) 및 배선으로 기능하는 상부 배선 패턴(32C1)을 포함할 수 있다. 일 실시 예에 있어서, 브릿지 기판(30)은 내부에 관통홀(30h)을 구비하는 인쇄회로기판의 구조를 가질 수 있다. 관통홀(30h) 내부에는, 도 2에 도시되는 것과 같이, 소자칩(40)이 배치될 수 있다. 소자칩(40)의 소자 접속 패턴층(40P1)이 관통홀(30h)에 의해 노출되는 제2 기판(20)의 제2 접속 패턴층(20P2)와 결합함으로써, 소자칩(40)과 제2 기판(20)이 전기적으로 연결될 수 있다.Specifically, the lower circuit pattern layer 320a includes a first lower bridge pad 30P1 for electrical connection with the first substrate 10 and a second lower bridge pad for electrical connection with the second substrate 20 ( 30P2), and a lower wiring pattern 30C1 functioning as a wiring. Similarly, the upper circuit pattern layer 320b may include an upper bridge pad 32P1 for connection with the outside and an upper wiring pattern 32C1 functioning as wiring. In one embodiment, the bridge substrate 30 may have a structure of a printed circuit board having through holes 30h therein. Inside the through hole 30h, as shown in FIG. 2, the device chip 40 may be disposed. By connecting the device connection pattern layer 40P1 of the device chip 40 with the second connection pattern layer 20P2 of the second substrate 20 exposed by the through hole 30h, the device chip 40 and the second The substrate 20 may be electrically connected.

한편, 도 7에는 구리 도금층과 솔더 레지스트 패턴을 구비하는 인쇄회로기판을 브릿지 기판의 일 실시 예로서 도시하지만, 본 발명의 사상은 반드시 도 7의 실시예에 한정되지 않는다. 즉, 브릿지 기판은 제1 기판(10)의 상부 접속 패드층(10P1) 및 제2 기판(20)의 제1 접속 패턴층(20P1)과 각각 접속하는 제1 브릿지 패드 및 제2 브릿지 패드를 구비하는 조건을 만족하는 한 다양한 변형예가 존재할 수 있다. 이때, 상기 제1 및 제2 브릿지 패턴은 내부 배선 패턴에 의해 전기적으로 연결될 수 있다. Meanwhile, although FIG. 7 shows a printed circuit board having a copper plating layer and a solder resist pattern as an example of a bridge substrate, the spirit of the present invention is not necessarily limited to the embodiment of FIG. 7. That is, the bridge substrate includes a first bridge pad and a second bridge pad that are respectively connected to the upper connection pad layer 10P1 of the first substrate 10 and the first connection pattern layer 20P1 of the second substrate 20, respectively. Various modifications may exist as long as the conditions are satisfied. At this time, the first and second bridge patterns may be electrically connected by internal wiring patterns.

도 8은 본 발명의 일 실시 예에 따르는 제1 및 제2 기판의 결합 형태를 나타내는 평면도이다. 도 9는 본 발명의 일 실시 예에 따르는 제1 및 제2 기판과 브릿지 기판이 결합된 형태를 나타내는 평면도이다.8 is a plan view showing a combination of first and second substrates according to an embodiment of the present invention. 9 is a plan view showing a form in which the first and second substrates and the bridge substrate are combined according to an embodiment of the present invention.

도 8을 참조하면, 제1 기판(10)은 제1 길이(L1)와 제1 폭(W1)을 가질 수 있다. 제1 기판(10)은 캐비티(10h)을 구비할 수 있으며, 캐비티(10h) 내에 제2 기판(20)이 배치될 수 있다. 도 8의 평면도는 도 6의 단면도에 대응될 수 있다.Referring to FIG. 8, the first substrate 10 may have a first length L1 and a first width W1. The first substrate 10 may have a cavity 10h, and a second substrate 20 may be disposed in the cavity 10h. The top view of FIG. 8 may correspond to the sectional view of FIG. 6.

도 9를 참조하면, 도 8에 도시된 제1 및 제2 기판(10, 20) 상에 브릿지 기판(30)이 배치될 수 있다. 브릿지 기판(30)은 제2 길이(L2)와 제2 폭(W2)을 가질 수 있다. 브릿지 기판(30)은 관통홀(30h)을 구비할 수 있다. 관통홀(30h) 내부에 소자칩(미도시)이 배치될 수 있다. 일 예로서, 도 9의 평면도는 도 1의 단면도에 대응될 수 있다.Referring to FIG. 9, the bridge substrate 30 may be disposed on the first and second substrates 10 and 20 illustrated in FIG. 8. The bridge substrate 30 may have a second length L2 and a second width W2. The bridge substrate 30 may have a through hole 30h. An element chip (not shown) may be disposed inside the through hole 30h. As an example, the plan view of FIG. 9 may correspond to the cross-sectional view of FIG. 1.

도 9를 참조하면, 브릿지 기판(30)은, 관통홀(30h)에 인접한 브릿지 기판(30)의 일 영역이 제1 및 제2 기판(10, 20)을 동시에 커버하도록 배치될 수 있다. 일 실시 예에서, 브릿지 기판(30)은 제2 기판(20)의 테두리 영역을 모두 커버하도록 배치될 수 있다. 일 실시 예에서, 브릿지 기판(30)의 길이(L2) 및 폭(W2)은 제1 기판(10)의 길이(L1) 및 폭(W1)보다 작을 수 있다. Referring to FIG. 9, the bridge substrate 30 may be disposed such that one region of the bridge substrate 30 adjacent to the through hole 30h simultaneously covers the first and second substrates 10 and 20. In one embodiment, the bridge substrate 30 may be disposed to cover all of the edge region of the second substrate 20. In one embodiment, the length L2 and the width W2 of the bridge substrate 30 may be smaller than the length L1 and the width W1 of the first substrate 10.

도 10은 본 발명의 다른 실시 예에 따르는 제1 및 제2 기판과 브릿지 기판이 결합된 형태를 나타내는 평면도이다. 도 10을 참조하면, 브릿지 기판(30')은 상기 제1 및 제2 기판의 경계 영역에 배치되는 복수의 브릿지 파트(30a, 30b, 30c, 30d)를 포함할 수 있다. 다른 예로서, 브릿지 기판은 서로 마주 보는 한쌍의 브릿지 파트(30a, 30c) 또는 한쌍의 브릿지 파트(30b, 30d)만으로 이루어질 수 있다. 또다른 예로서, 브릿지 기판은 복수의 브릿지 파트 (30a, 30b, 30c, 30d) 중 어느 하나만으로 이루어질 수도 있다. 이와 같이, 브릿지 기판은 제1 및 제2 기판(10, 20)을 전기적으로 연결시키는 기능을 수행하는 한, 다양한 변형례가 존재할 수 있다. 10 is a plan view showing a form in which the first and second substrates and the bridge substrate are combined according to another embodiment of the present invention. Referring to FIG. 10, the bridge substrate 30 ′ may include a plurality of bridge parts 30a, 30b, 30c, and 30d disposed in boundary regions of the first and second substrates. As another example, the bridge substrate may be formed of only a pair of bridge parts 30a and 30c facing each other or a pair of bridge parts 30b and 30d. As another example, the bridge substrate may be made of any one of a plurality of bridge parts 30a, 30b, 30c, and 30d. As such, as long as the bridge substrate performs a function of electrically connecting the first and second substrates 10 and 20, various modifications may exist.

상술한 바와 같이, 본 발명의 실시 예에 따르면, 제1 기판의 캐비티 내에, 상대적으로 작은 최소 선폭의 회로 패턴층을 가지는 제2 기판이 내장되어 배치된다. 이때, 상기 제1 기판은 구리 도금층과 솔더 레지스트 패턴층을 포함하는 인쇄회로기판의 구성을 가지며, 상기 제2 기판은 집적회로 패턴층을 구비하는 반도체 또는 세라믹 재질의 집적회로기판의 구성을 가질 수 있다. 상기 제2 기판에 반도체 집적 회로 공정을 이용하여 상대적으로 미세 회로 패턴을 구현할 수 있다. 상기 제1 기판과 상기 제2 기판은 브릿지 기판에 의해 전기적으로 연결될 수 있다. 상기 브릿지 기판은 구리 도금층과 솔더 레지스트 패턴층을 포함하는 인쇄회로기판의 구성을 가질 수 있다.As described above, according to an embodiment of the present invention, in the cavity of the first substrate, a second substrate having a circuit pattern layer having a relatively small minimum line width is embedded and disposed. At this time, the first substrate has a configuration of a printed circuit board including a copper plating layer and a solder resist pattern layer, and the second substrate can have a configuration of an integrated circuit board of semiconductor or ceramic material having an integrated circuit pattern layer. have. A relatively fine circuit pattern may be implemented on the second substrate by using a semiconductor integrated circuit process. The first substrate and the second substrate may be electrically connected by a bridge substrate. The bridge substrate may have a configuration of a printed circuit board including a copper plating layer and a solder resist pattern layer.

이상에서는 도면 및 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 출원의 기술적 사상으로부터 벗어나지 않는 범위 내에서 본 출원에 개시된 실시예들을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although described above with reference to the drawings and examples, those skilled in the art variously modify and change the embodiments disclosed in the present application without departing from the technical spirit of the present application described in the claims below. You can understand that you can.

1 2: 인쇄회로기판,
10: 제1 기판, 10h: 캐비티, 10P1: 상부 접속 패드층, 10C1: 상부 배선 패턴, 10P2: 하부 접속 패드층, 10C2: 하부 배선 패턴,
20: 제2 기판, 30: 브릿지 기판,
110: 코어 절연층, 110t: 관통 비아,
120a 120b: 제1 회로 패턴층,
130a 130b: 제1 절연층, 135a 135b: 비아,
140a 140b: 제2 회로 패턴층,
210: 코어 절연층, 220: 회로 패턴층,
20P1: 제1 접속 패턴층, 20C: 배선 패턴, 20P2: 제2 접속 패턴층,
310: 코어 절연층, 310t: 관통 비아,
320a: 하부 회로 패턴층, 320b: 상부 회로 패턴층,
30P1: 제1 하부 브릿지 패드, 30C1: 하부 배선 패턴, 30P2: 제2 하부 브릿지 패드
32P1: 상부 브릿지 패드, 32C1: 상부 배선 패턴,
1010: 접착층, 1020: 제1 접속 구조물, 1030: 제2 접속 구조물.1 2: Printed circuit board,
10: first substrate, 10h: cavity, 10P1: upper connection pad layer, 10C1: upper wiring pattern, 10P2: lower connection pad layer, 10C2: lower wiring pattern,
20: second substrate, 30: bridge substrate,
110: core insulation layer, 110t: through via,
120a 120b: first circuit pattern layer,
130a 130b: first insulating layer, 135a 135b: via,
140a 140b: second circuit pattern layer,
210: core insulation layer, 220: circuit pattern layer,
20P1: first connection pattern layer, 20C: wiring pattern, 20P2: second connection pattern layer,
310: core insulation layer, 310t: through via,
320a: lower circuit pattern layer, 320b: upper circuit pattern layer,
30P1: first lower bridge pad, 30C1: lower wiring pattern, 30P2: second lower bridge pad
32P1: upper bridge pad, 32C1: upper wiring pattern,
1010: adhesive layer, 1020: first connection structure, 1030: second connection structure.

Claims

A first substrate having a cavity and having a circuit pattern layer having a first minimum line width;
A second substrate disposed inside the cavity and having a circuit pattern layer having a second minimum line width smaller than the first minimum line width; And
A bridge substrate disposed on the first and second substrates to electrically connect the first and second substrates to each other,
The bridge substrate
Core insulation layer;
A circuit pattern layer disposed on upper and lower surfaces of the core insulating layer; And
Includes a solder resist pattern layer to selectively cover the circuit pattern layer on the upper and lower surfaces of the core insulating layer,
On one of the upper and lower surfaces, the circuit pattern layer exposed by the solder resist pattern layer functions as first and second bridge pads electrically connected to the first and second substrates.
Printed circuit board.

According to claim 1,
It is disposed on the second substrate, further comprising a device chip electrically connected to the first substrate through the bridge substrate
Printed circuit board.

According to claim 2,
The bridge substrate has a through hole,
The device chip is disposed in the through hole
Printed circuit board.

According to claim 3,
One region of the bridge substrate adjacent to the through hole is disposed to simultaneously cover the first and second substrates.
Printed circuit board.

According to claim 2,
The bridge substrate includes a plurality of bridge parts disposed in boundary regions of the first and second substrates.
Printed circuit board.

According to claim 1,
The first substrate
Core insulation layer;
A first circuit pattern layer disposed on the core insulating layer and made of a copper plating layer;
A first insulating layer covering the first circuit pattern layer on the core insulating layer; And
A second circuit pattern layer disposed on the first insulating layer and made of a copper plating layer,
The cavity is formed on the first insulating layer to selectively expose the core insulating layer.
Printed circuit board.

The method of claim 6,
Further comprising a solder resist pattern layer to selectively cover the second circuit pattern layer on the first insulating layer,
The second circuit pattern layer exposed by the solder resist pattern layer functions as a pad for connection with the outside.
Printed circuit board.

According to claim 1,
The second substrate
A semiconductor or ceramic substrate; And
It includes a conductive pattern disposed on the substrate portion,
The conductive pattern includes a first connection pattern layer for electrical connection with the first substrate and a second connection pattern layer for electrical connection with a device chip mounted on the second substrate
Printed circuit board.

The method of claim 8,
The second substrate
A semiconductor integrated circuit pattern disposed on the substrate portion made of silicon or glass
Printed circuit board.

According to claim 1,
The bridge substrate
A first bridge pad and a second bridge pad respectively connected to the connection pad layer of the first substrate and the connection pattern layer of the second substrate; And
And a wiring pattern electrically connecting the first and second bridge pads.
Printed circuit board.

The method of claim 10,
The bridge substrate is connected to the connection pad layer and the connection pattern layer of the first and second substrates by first and second connection structures disposed on the first and second bridge pads, respectively.
Printed circuit board.

The method of claim 11,
The first and second connection structures
At least one selected from solder balls, metal balls, conductive pastes, and conductive bumps
Printed circuit board.

The method of claim 11,
The upper surfaces of the connection pad layer of the first substrate and the connection pattern layer of the second substrate are located on the same plane,
The first and second connection structures have the same height
Printed circuit board.

The method of claim 11,
The upper surface of the connection pad layer of the first substrate and the connection pattern layer of the second substrate are located in different planes,
The first and second connection structures have different heights
Printed circuit board.

delete

According to claim 1,
The second minimum line width is 5 μm or less
Printed circuit board.

According to claim 1,
Further comprising an adhesive layer for bonding the first and second substrates to each other in the cavity
Printed circuit board.

According to claim 1,
The first substrate and the bridge substrate is a printed circuit board including a copper plating layer and a solder resist pattern layer,
The second substrate is a semiconductor or ceramic integrated circuit board having an integrated circuit pattern layer having a minimum line width of 5 μm or less.
Printed circuit board.

According to claim 1,
The second substrate has the form of a device chip or package
Printed circuit board.

According to claim 1,
The first substrate
Core insulation layer; A pair of first circuit pattern layers disposed on upper and lower surfaces of the core insulating layer; A pair of first insulating layers respectively covering the pair of first circuit pattern layers on upper and lower surfaces of the core insulating layer; And a pair of second circuit pattern layers disposed on the pair of first insulating layers, respectively.
The cavity is formed on each of the pair of first insulating layers to selectively expose the core insulating layer,
The second substrate is disposed inside the cavity on the upper and lower surfaces of the core insulating layer, respectively.
The bridge substrate electrically connects the first substrate and the second substrate to the upper and lower surfaces of the core insulating layer, respectively.
Printed circuit board.