JP4806468B2 - Semiconductor module - Google Patents

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    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Description

本発明は、素子搭載用基板およびその製造方法、ならびに半導体モジュールおよびこれを搭載した携帯機器に関する。   The present invention relates to an element mounting substrate, a method for manufacturing the same, a semiconductor module, and a portable device on which the semiconductor module is mounted.

近年、電子機器の小型化、高機能化に伴い、電子機器に使用される半導体子のさらなる小型化が求められている。半導体素子の小型化に伴い、配線基板に実装するための電極間の狭ピッチ化が不可欠となっている。半導体素子の表面実装方法として、半導体素子の電極にはんだボールを形成し、はんだボールと配線基板の電極パッドとをはんだ付けするフリップチップ実装方法が知られている。フリップチップ実装方法では、はんだボール自体の大きさや、はんだ付け時のブリッジ発生などが制約となり、電極の狭ピッチ化に限界があった。このような限界を克服するための構造として、基材をハーフエッチすることによって形成した突起構造を電極またはビアとし、基材にエポキシ樹脂などの絶縁樹脂を介して半導体素子を装着し、突起構造に半導体素子の電極を接続する構造が知られている（特許文献１および特許文献２参照）。   In recent years, with the miniaturization and high functionality of electronic devices, there is a demand for further miniaturization of semiconductor elements used in electronic devices. With the miniaturization of semiconductor elements, it is essential to narrow the pitch between electrodes for mounting on a wiring board. As a surface mounting method of a semiconductor element, a flip chip mounting method is known in which solder balls are formed on electrodes of a semiconductor element and solder balls are soldered to electrode pads of a wiring board. In the flip chip mounting method, the size of the solder ball itself and the generation of bridges during soldering are limited, and there is a limit to narrowing the pitch of the electrodes. As a structure for overcoming such limitations, a protrusion structure formed by half-etching the base material is used as an electrode or via, and a semiconductor element is mounted on the base material via an insulating resin such as an epoxy resin, thereby forming the protrusion structure. There is known a structure in which electrodes of semiconductor elements are connected to each other (see Patent Document 1 and Patent Document 2).

一方、特許文献３には、絶縁層に形成された開口部に露出している電極が設けられた半導体素子が開示されている。この半導体素子では、電極の周囲に絶縁層の側壁が位置している。   On the other hand, Patent Document 3 discloses a semiconductor element provided with an electrode exposed in an opening formed in an insulating layer. In this semiconductor element, the side wall of the insulating layer is located around the electrode.

特開平９−２８９２６４号公報JP-A-9-289264 特開２０００−６８６４１号公報JP 2000-68641 A 特開２００１−７２５２号公報JP 2001-7252 A

特許文献３のように電極の周囲に絶縁層の側壁が位置している半導体素子に突起電極を接続する場合には、半導体素子側の電極に対して突起電極の位置がずれると、半導体素子側の電極の周囲の絶縁層が障害となり、半導体素子側の電極と突起電極とが接触しなくなることがある。これを防ぐために、半導体素子側の電極と突起電極との位置合わせをより精度よく行う必要がある。この結果、半導体モジュールの製造がより手間を要することになり、製造コストの増加につながっていた。   When the protruding electrode is connected to the semiconductor element in which the sidewall of the insulating layer is located around the electrode as in Patent Document 3, if the protruding electrode is displaced from the electrode on the semiconductor element side, the semiconductor element side The insulating layer around the electrode may become an obstacle, and the electrode on the semiconductor element side may not be in contact with the protruding electrode. In order to prevent this, it is necessary to perform alignment between the electrode on the semiconductor element side and the protruding electrode with higher accuracy. As a result, the manufacturing of the semiconductor module requires more labor, leading to an increase in manufacturing cost.

本発明はこうした課題に鑑みてなされたものであり、その目的は、半導体素子に設けられた電極と突起電極との接続信頼性を向上させる技術の提供にある。   The present invention has been made in view of these problems, and an object thereof is to provide a technique for improving the connection reliability between an electrode provided on a semiconductor element and a protruding electrode.

本発明のある態様は、半導体素子である。当該半導体素子は、素子搭載用基板に搭載される半導体素子において、半導体基板と、半導体基板に形成された素子電極と、素子電極の周囲の半導体基板を被覆する保護層と、を備え、素子電極の表面が保護層の表面に対して凸であることを特徴とする。   One embodiment of the present invention is a semiconductor element. In the semiconductor element mounted on the element mounting substrate, the semiconductor element includes a semiconductor substrate, an element electrode formed on the semiconductor substrate, and a protective layer that covers the semiconductor substrate around the element electrode. The surface is convex with respect to the surface of the protective layer.

この態様によれば、素子搭載用基板側に設けられた突起電極を素子電極に接続する場合に、素子電極の周囲の保護層が障害にならない。このため、突起電極と素子電極との間に位置ずれが生じたとしても、素子電極と突起電極との接続が可能になり、素子電極と突起電極との接続信頼性を向上させることができる。   According to this aspect, when the protruding electrode provided on the element mounting substrate side is connected to the element electrode, the protective layer around the element electrode does not become an obstacle. For this reason, even if a positional deviation occurs between the protruding electrode and the element electrode, the element electrode and the protruding electrode can be connected, and the connection reliability between the element electrode and the protruding electrode can be improved.

この態様の半導体素子において、前記保護層の表面に対して凸である前記素子電極は、さらに、その素子電極の周辺部において前記保護膜を覆っていても良い。   In the semiconductor element of this aspect, the element electrode that is convex with respect to the surface of the protective layer may further cover the protective film in the peripheral portion of the element electrode.

この態様によれば、熱応力によって保護膜が半導体基板から剥離することを防止できる。   According to this aspect, it is possible to prevent the protective film from being peeled off from the semiconductor substrate due to thermal stress.

本発明の他の態様は、前記保護層の表面に対して凸である前記素子電極の表面は平坦部を有し、その平坦部は前記保護膜を覆った領域にまで延在している
この態様によれば、保護膜を覆った領域にまで素子電極の平坦部分を拡張できるので、位置ずれマージンを大きく取れることから、突起電極と素子電極との位置ずれによる接続信頼性を向上させることができる。 In another aspect of the present invention, the surface of the device electrode that is convex with respect to the surface of the protective layer has a flat portion, and the flat portion extends to a region that covers the protective film. According to the aspect, since the flat portion of the element electrode can be extended to the region covering the protective film, a large misalignment margin can be obtained, so that connection reliability due to misalignment between the protruding electrode and the element electrode can be improved. it can.

本発明の他の態様は、半導体モジュールである。当該半導体モジュールは、上述したいずれかの半導体素子と、絶縁層と、当該絶縁層の一方の主表面に設けられた配線層と、配線層と電気的に接続されるとともに、配線層から絶縁層とは反対側に突出した突起電極と、を有する素子搭載用基板とを備え、突起電極と半導体素子の素子電極とが電気的に接続されていることを特徴とする。   Another embodiment of the present invention is a semiconductor module. The semiconductor module is electrically connected to any one of the semiconductor elements described above, an insulating layer, a wiring layer provided on one main surface of the insulating layer, and the wiring layer to the insulating layer. And an element mounting substrate having a protruding electrode protruding to the opposite side, and the protruding electrode and the element electrode of the semiconductor element are electrically connected.

本発明のさらに他の態様は、携帯機器である。当該携帯機器は、上述したいずれかの半導体モジュールを搭載することを特徴とする。   Yet another embodiment of the present invention is a portable device. The portable device is equipped with any of the semiconductor modules described above.

本発明のさらに他の態様は、半導体モジュールの製造方法である。当該半導体モジュールの製造方法は、半導体基板に形成された素子電極の表面が保護層の表面に対して凸になっている半導体素子を用意する工程と、複数の突起電極が突設された金属板を準備する工程と、突起電極が絶縁樹脂層側に向くようにして金属板を絶縁樹脂層の一方の主表面に配置するとともに突起電極を絶縁樹脂層に貫通させて絶縁樹脂層の他方の主表面から露出させる工程と、素子電極が設けられた半導体素子を絶縁樹脂層の他方の主表面に配置し、突起電極とこれに対応する素子電極とを電気的に接続させる工程と、金属板を選択的に除去して配線層を形成する工程と、を備えることを特徴とする。   Still another embodiment of the present invention is a method for manufacturing a semiconductor module. The manufacturing method of the semiconductor module includes a step of preparing a semiconductor element in which a surface of an element electrode formed on a semiconductor substrate is convex with respect to a surface of a protective layer, and a metal plate on which a plurality of protruding electrodes are projected. And arranging the metal plate on one main surface of the insulating resin layer so that the protruding electrode faces the insulating resin layer side and penetrating the protruding electrode through the insulating resin layer, A step of exposing from the surface, a step of arranging the semiconductor element provided with the element electrode on the other main surface of the insulating resin layer, electrically connecting the protruding electrode and the corresponding element electrode, and a metal plate And a step of selectively removing to form a wiring layer.

なお、上述した各要素を適宜組み合わせたものも、本件特許出願によって特許による保護を求める発明の範囲に含まれうる。   A combination of the above-described elements as appropriate can also be included in the scope of the invention for which patent protection is sought by this patent application.

本発明によれば、素子搭載用基板側に設けられた突起電極と半導体素子に設けられた素子電極との接続信頼性を向上させることができる。   ADVANTAGE OF THE INVENTION According to this invention, the connection reliability of the projection electrode provided in the element mounting substrate side and the element electrode provided in the semiconductor element can be improved.

実施の形態に係る半導体素子および半導体モジュールの構成を示す概略断面図である。It is a schematic sectional drawing which shows the structure of the semiconductor element and semiconductor module which concern on embodiment. 半導体素子の形成方法を示す工程断面図である。It is process sectional drawing which shows the formation method of a semiconductor element. 突起電極の形成方法を示す工程断面図である。It is process sectional drawing which shows the formation method of a protruding electrode. 突起電極の頂部面に金属層を形成する方法を示す工程断面図である。It is process sectional drawing which shows the method of forming a metal layer in the top part surface of a protruding electrode. 突起電極の頭出し方法を示す工程断面図である。It is process sectional drawing which shows the cueing method of a protruding electrode. 半導体素子と突起電極が設けられた基板（素子搭載用基板）との貼り合わせ方法を示す工程断面図である。It is process sectional drawing which shows the bonding method of the semiconductor element and the board | substrate (element mounting substrate) provided with the protruding electrode. 再配線加工を示す工程断面図である。It is process sectional drawing which shows rewiring processing. 実施の形態２に係る半導体素子の構成を示す断面図である。FIG. 6 is a cross-sectional view showing a configuration of a semiconductor element according to a second embodiment. 半導体素子の形成方法を示す工程断面図である。It is process sectional drawing which shows the formation method of a semiconductor element. 半導体素子の構成を示す部分拡大断面図である。It is a partial expanded sectional view which shows the structure of a semiconductor element. 半導体素子の構成を示す部分拡大断面図である。It is a partial expanded sectional view which shows the structure of a semiconductor element. 実施の形態３に係る携帯電話の構成を示す図である。6 is a diagram showing a configuration of a mobile phone according to Embodiment 3. FIG. 携帯電話の部分断面図である。It is a fragmentary sectional view of a mobile phone.

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
（実施の形態１）
図１は、実施の形態に係る半導体素子５０および半導体モジュール３０の構造を示す断面図である。半導体モジュール３０は、素子搭載用基板１０およびこれに搭載された半導体素子５０を備える。 The present invention will be described below based on preferred embodiments with reference to the drawings. The same or equivalent components, members, and processes shown in the drawings are denoted by the same reference numerals, and repeated descriptions are omitted as appropriate. The embodiments do not limit the invention but are exemplifications, and all features and combinations thereof described in the embodiments are not necessarily essential to the invention.
(Embodiment 1)
FIG. 1 is a cross-sectional view showing structures of a semiconductor element 50 and a semiconductor module 30 according to the embodiment. The semiconductor module 30 includes an element mounting substrate 10 and a semiconductor element 50 mounted thereon.

素子搭載用基板１０は、絶縁樹脂層１２と、絶縁樹脂層１２の一方の主表面Ｓ１に設けられた配線層１４と、配線層１４と電気的に接続され、配線層１４から絶縁樹脂層１２側に突出している突起電極１６とを備える。   The element mounting substrate 10 is electrically connected to the insulating resin layer 12, the wiring layer 14 provided on one main surface S <b> 1 of the insulating resin layer 12, and the wiring layer 14 to the insulating resin layer 12. And a protruding electrode 16 protruding to the side.

絶縁樹脂層１２は、絶縁性の樹脂からなり、たとえば加圧したときに塑性流動を引き起こす材料で形成されている。加圧したときに塑性流動を引き起こす材料としては、エポキシ系熱硬化型樹脂が挙げられる。絶縁樹脂層１２に用いられるエポキシ系熱硬化型樹脂は、たとえば、温度１６０℃、圧力８Ｍｐａの条件下で、粘度が１ｋＰａ・ｓの特性を有する材料であればよい。また、このエポキシ系熱硬化型樹脂は、たとえば温度１６０℃の条件下で、５〜１５Ｍｐａで加圧した場合に、加圧しない場合と比較して、樹脂の粘度が約１／８に低下する。これに対して、熱硬化前のＢステージのエポキシ樹脂は、ガラス転移温度Ｔｇ以下の条件下では、樹脂を加圧しない場合と同程度に、粘性がなく、加圧しても粘性は生じない。また、このエポキシ系熱硬化型樹脂は、約３〜４の誘電率を有する誘電体である。   The insulating resin layer 12 is made of an insulating resin, and is formed of a material that causes plastic flow when pressed, for example. An example of a material that causes plastic flow when pressed is an epoxy thermosetting resin. The epoxy thermosetting resin used for the insulating resin layer 12 may be any material having a viscosity of 1 kPa · s under conditions of a temperature of 160 ° C. and a pressure of 8 Mpa, for example. In addition, this epoxy thermosetting resin has a viscosity of about 1/8 when the resin is pressurized at 5 to 15 Mpa, for example, at a temperature of 160 ° C., compared to the case where no pressure is applied. . On the other hand, the B stage epoxy resin before thermosetting is not as viscous as when the resin is not pressurized under the condition of the glass transition temperature Tg or lower, and does not cause viscosity even when pressurized. The epoxy thermosetting resin is a dielectric having a dielectric constant of about 3-4.

配線層１４は、絶縁樹脂層１２の一方の主表面Ｓ１に設けられており、導電材料、好ましくは圧延金属、さらには圧延銅により形成される。あるいは電解銅などで形成してもよい。配線層１４には、絶縁樹脂層１２側に突起電極１６が突設されている。本実施の形態においては、配線層１４と突起電極１６とは一体的に形成されており、それにより配線層１４と突起電極１６との接続が確実になっている。また、突起電極１６と素子電極５２との電気的接続には、ボンディングワイヤやはんだによる接続工程を加えることなく、配線層１４の圧着時に同時に実施することができることから工程が増大しないという効果を奏することができる。なお、本発明は配線層１４と突起電極１６とが一体的に形成された構造に限定されない。配線層１４の絶縁樹脂層１２と反対側の主表面には、配線層１４の酸化などを防ぐための保護層１８が設けられている。保護層１８としては、フォトソルダーレジスト（以下、「ＰＳＲ」と称する。）層などが挙げられる。保護層１８の所定の領域には開口部１８ａが形成されており、開口部１８ａによって配線層１４の一部が露出している。開口部１８ａ内には外部接続電極としてのはんだボール２０が形成され、はんだボール２０と配線層１４とが電気的に接続されている。はんだボール２０を形成する位置、すなわち開口部１８ａの形成領域は、たとえば再配線で引き回した先の端部である。   The wiring layer 14 is provided on one main surface S1 of the insulating resin layer 12, and is formed of a conductive material, preferably a rolled metal, and further rolled copper. Or you may form with electrolytic copper. The wiring layer 14 has a protruding electrode 16 protruding from the insulating resin layer 12 side. In the present embodiment, the wiring layer 14 and the protruding electrode 16 are integrally formed, so that the connection between the wiring layer 14 and the protruding electrode 16 is ensured. In addition, the electrical connection between the protruding electrode 16 and the element electrode 52 can be performed simultaneously with the bonding of the wiring layer 14 without adding a connection process using a bonding wire or solder, and therefore, there is an effect that the process does not increase. be able to. The present invention is not limited to a structure in which the wiring layer 14 and the protruding electrode 16 are integrally formed. A protective layer 18 is provided on the main surface of the wiring layer 14 opposite to the insulating resin layer 12 to prevent the wiring layer 14 from being oxidized. Examples of the protective layer 18 include a photo solder resist (hereinafter referred to as “PSR”) layer. An opening 18a is formed in a predetermined region of the protective layer 18, and a part of the wiring layer 14 is exposed through the opening 18a. Solder balls 20 as external connection electrodes are formed in the openings 18a, and the solder balls 20 and the wiring layer 14 are electrically connected. A position where the solder ball 20 is formed, that is, a region where the opening 18a is formed is, for example, an end portion that is routed by rewiring.

突起電極１６はその全体的な形状が、先端に近づくにつれて径が細くなっている。言い換えると、突起電極１６の側面はテーパ状となっている。突起電極１６の頂部面１７に金属層２２が設けられている。金属層２２として、めっきによるＮｉ／Ａｕ層が好適である。ここで、「Ｎｉ／Ａｕ」と表記は、Ｎｉ層と、そのＮｉ層上に積層されたＡｕ層とを積層した構造を示す。   The overall shape of the protruding electrode 16 becomes smaller as it approaches the tip. In other words, the side surface of the protruding electrode 16 is tapered. A metal layer 22 is provided on the top surface 17 of the protruding electrode 16. As the metal layer 22, a Ni / Au layer by plating is suitable. Here, the expression “Ni / Au” indicates a structure in which a Ni layer and an Au layer stacked on the Ni layer are stacked.

上述の構成を備えた素子搭載用基板１０に半導体素子５０が搭載されて半導体モジュール３０が形成されている。本実施の形態の半導体モジュール３０は、素子搭載用基板１０の突起電極１６と、半導体素子５０の素子電極５２とが金属層２２および金属層５５を介して電気的に接続された構造である。   The semiconductor module 30 is formed by mounting the semiconductor element 50 on the element mounting substrate 10 having the above-described configuration. The semiconductor module 30 of the present embodiment has a structure in which the protruding electrode 16 of the element mounting substrate 10 and the element electrode 52 of the semiconductor element 50 are electrically connected via the metal layer 22 and the metal layer 55.

半導体素子５０は、半導体基板５１と突起電極１６のそれぞれに対向する素子電極５２とを有する。絶縁樹脂層１２に接する側の半導体素子５０の主表面には、素子電極５２が露出するように開口が設けられた絶縁層５３および保護層５４が積層されている。素子電極５２の表面には、金属層５５が被覆されている。半導体基板５１の所定箇所にアライメントマーク５７が設けられている。アライメントマーク５７は光学的に視認可能であれば、本実施の形態のように絶縁層５３に被覆されていてもよく、別の形態では、絶縁層５３および保護層５４の開口部に設けられていてもよい。また、半導体基板５１の裏面には、絶縁層５６が設けられている。なお、素子電極５２と金属層５５とを合わせて素子電極と呼ぶことがある。   The semiconductor element 50 includes a semiconductor substrate 51 and an element electrode 52 facing each of the protruding electrodes 16. On the main surface of the semiconductor element 50 on the side in contact with the insulating resin layer 12, an insulating layer 53 and a protective layer 54 having an opening provided so as to expose the element electrode 52 are laminated. The surface of the element electrode 52 is covered with a metal layer 55. An alignment mark 57 is provided at a predetermined location on the semiconductor substrate 51. As long as the alignment mark 57 is optically visible, the alignment mark 57 may be covered with the insulating layer 53 as in the present embodiment. In another embodiment, the alignment mark 57 is provided in the openings of the insulating layer 53 and the protective layer 54. May be. An insulating layer 56 is provided on the back surface of the semiconductor substrate 51. The element electrode 52 and the metal layer 55 may be collectively referred to as an element electrode.

本実施の形態では、金属層５５（素子電極）の表面が保護層５４の表面と同一面になっている。   In the present embodiment, the surface of the metal layer 55 (element electrode) is flush with the surface of the protective layer 54.

半導体素子５０の具体例としては、集積回路（ＩＣ）、大規模集積回路（ＬＳＩ）などの半導体チップが挙げられる。絶縁層５３の具体例としては、窒化シリコン膜（以下、「ＳｉＮ」と称する。）が挙げられる。保護層５４の具体例としては、ポリイミド層やＰＳＲ層などが挙げられる。また、素子電極５２には、たとえばアルミニウム（Ａｌ）が用いられる。金属層５５として、Ｎｉ／Ａｕめっき層が好適である。絶縁層５６の具体例としては、エポキシ樹脂膜が挙げられる。   Specific examples of the semiconductor element 50 include semiconductor chips such as an integrated circuit (IC) and a large scale integrated circuit (LSI). A specific example of the insulating layer 53 is a silicon nitride film (hereinafter referred to as “SiN”). Specific examples of the protective layer 54 include a polyimide layer and a PSR layer. Further, for example, aluminum (Al) is used for the element electrode 52. As the metal layer 55, a Ni / Au plating layer is suitable. A specific example of the insulating layer 56 is an epoxy resin film.

（半導体素子および半導体モジュールの製造方法）
ここで、半導体素子および半導体モジュールの製造方法について説明する。 (Method for manufacturing semiconductor element and semiconductor module)
Here, a method for manufacturing a semiconductor element and a semiconductor module will be described.

図２（Ａ）〜（Ｃ）は、半導体素子の形成方法を示す工程断面図である。   2A to 2C are process cross-sectional views illustrating a method for forming a semiconductor element.

まず、図２（Ａ）に示すように、素子電極の一部を構成する素子電極５２が設けられた半導体基板５１を用意する。半導体基板５１はたとえば、Ｓｉ基板であり、集積回路（ＩＣ）、大規模集積回路（ＬＳＩ）などが形成されている。素子電極５２は、たとえばＡｌをパターニングすることにより形成することができる。また、半導体基板５１の所定位置にアライメントマーク５７が設けられている。アライメントマーク５７は、たとえば、素子電極５２用のＡｌをパターニングする際に同時に形成することができる。すなわち、この場合のアライメントマーク５７はＡｌで形成される。ただし、アライメントマーク５７は光学的に視認できればよく、他の材料または工程によって形成されてもよい。   First, as shown in FIG. 2A, a semiconductor substrate 51 provided with an element electrode 52 constituting a part of the element electrode is prepared. The semiconductor substrate 51 is, for example, a Si substrate, on which an integrated circuit (IC), a large scale integrated circuit (LSI), and the like are formed. The element electrode 52 can be formed by patterning Al, for example. An alignment mark 57 is provided at a predetermined position on the semiconductor substrate 51. The alignment mark 57 can be formed at the same time when Al for the element electrode 52 is patterned, for example. That is, the alignment mark 57 in this case is made of Al. However, the alignment mark 57 only needs to be optically visible, and may be formed by other materials or processes.

次に、図２（Ｂ）に示すように、素子電極５２の周囲の半導体基板５１の表面を被覆するように、フォトレジスト法を用いて絶縁層５３および保護層５４を形成する。絶縁層５３として、たとえばＳｉＮ膜を用いることができる。また、保護層５４として、たとえばポリイミドを用いることができる。ＳｉＮの厚みとしては、例えば１．５μｍ程度であり、ポリイミドやＰＳＲなどの厚みとしては、例えば３μｍ程度である。   Next, as shown in FIG. 2B, an insulating layer 53 and a protective layer 54 are formed using a photoresist method so as to cover the surface of the semiconductor substrate 51 around the element electrode 52. As the insulating layer 53, for example, a SiN film can be used. Further, as the protective layer 54, for example, polyimide can be used. The thickness of SiN is, for example, about 1.5 μm, and the thickness of polyimide or PSR is, for example, about 3 μm.

次に、図２（Ｃ）に示すように、無電解めっき法により素子電極５２の上にＮｉ／Ａｕめっき層からなる金属層５５を形成する。ここで、金属層５５の表面が保護層５４の表面と同一平面上となるか、あるいは、金属層５５の表面が保護層５４の表面に対して凸となるように金属層５５の厚さを調整する。以上の工程により、半導体素子５０が形成される。   Next, as shown in FIG. 2C, a metal layer 55 made of a Ni / Au plating layer is formed on the element electrode 52 by electroless plating. Here, the thickness of the metal layer 55 is set so that the surface of the metal layer 55 is flush with the surface of the protective layer 54 or the surface of the metal layer 55 is convex with respect to the surface of the protective layer 54. adjust. The semiconductor element 50 is formed by the above process.

図３（Ａ）〜（Ｄ）は、突起電極の形成方法を示す工程断面図である。   3A to 3D are process cross-sectional views illustrating a method for forming a protruding electrode.

図３（Ａ）に示すように、図１に示したような突起電極１６の高さと配線層１４の厚さとの和より少なくとも大きい厚さを有する金属板としての銅板１３を用意する。銅板１３の厚さは、たとえば１２５μｍである。   As shown in FIG. 3A, a copper plate 13 is prepared as a metal plate having a thickness at least larger than the sum of the height of the protruding electrode 16 and the thickness of the wiring layer 14 as shown in FIG. The thickness of the copper plate 13 is, for example, 125 μm.

次に、図３（Ｂ）に示すように、リソグラフィ法により、突起電極１６の形成予定領域に対応したパターンに合わせてレジスト７０を選択的に形成する。具体的には、ラミネーター装置を用いて銅板１３に所定膜厚のレジスト膜を貼り付け、突起電極１６のパターンを有するフォトマスクを用いて露光した後、現像することによって、銅板１３の上にレジスト７０が選択的に形成される。なお、レジストとの密着性向上のために、レジスト膜のラミネート前に、銅板１３の表面に研磨、洗浄等の前処理を必要に応じて施すことが望ましい。   Next, as shown in FIG. 3B, a resist 70 is selectively formed in accordance with a pattern corresponding to a region where the bump electrode 16 is to be formed by lithography. Specifically, a resist film having a predetermined film thickness is attached to the copper plate 13 using a laminator, exposed using a photomask having a pattern of the protruding electrodes 16, and then developed to form a resist on the copper plate 13. 70 is selectively formed. In order to improve the adhesion to the resist, it is desirable to perform pretreatment such as polishing and washing on the surface of the copper plate 13 as necessary before laminating the resist film.

次に、図３（Ｃ）に示すように、レジスト７０をマスクとして、銅板１３に所定のパターンの突起電極１６を形成する。   Next, as shown in FIG. 3C, a bump electrode 16 having a predetermined pattern is formed on the copper plate 13 using the resist 70 as a mask.

次に、図３（Ｄ）に示すように、レジスト７０を剥離剤を用いて剥離する。以上説明した工程により、銅板１３に突起電極１６が形成される。本実施形態の突起電極１６における基底部の径、頂部の径、高さは、たとえばそれぞれ、１００〜１４０μｍφ、５０μｍφ、２０〜２５μｍである。   Next, as shown in FIG. 3D, the resist 70 is stripped using a stripping agent. Through the steps described above, the bump electrode 16 is formed on the copper plate 13. The diameter of the base portion, the diameter of the top portion, and the height of the protruding electrode 16 of the present embodiment are, for example, 100 to 140 μmφ, 50 μmφ, and 20 to 25 μm, respectively.

図４（Ａ）〜（Ｄ）は、突起電極の頂部面に金属層を形成する方法を示す工程断面図である。   4A to 4D are process cross-sectional views illustrating a method of forming a metal layer on the top surface of the protruding electrode.

図４（Ａ）に示すように、ラミネート装置を用いて、突起電極１６が設けられた側の銅板１３の表面に耐金レジスト６０を積層する。   As shown in FIG. 4A, a gold resist 60 is laminated on the surface of the copper plate 13 on the side where the protruding electrodes 16 are provided using a laminating apparatus.

次に、図４（Ｂ）に示すように、Ｏ２プラズマエッチングを用いて、突起電極１６の頂部面１７とそのテーパー部の一部が露出するように耐金レジスト６０を薄膜化する。 Next, as shown in FIG. 4B, the gold resist 60 is thinned using O 2 plasma etching so that the top surface 17 of the protruding electrode 16 and a part of the tapered portion thereof are exposed.

次に、図４（Ｃ）に示すように、無電解めっき法を用いて、突起電極１６の頂部面１７にＮｉ／Ａｕ層からなる金属層２２を形成した後、耐金レジスト６０を除去する。   Next, as shown in FIG. 4C, a metal layer 22 made of a Ni / Au layer is formed on the top surface 17 of the bump electrode 16 by using an electroless plating method, and then the gold resist 60 is removed. .

次に、図４（Ｄ）に示すように、突起電極１６が設けられた側と反対側の銅板１３の表面をエッチバックすることにより銅板１３を薄膜化した後、レジスト（図示せず）を用いて銅板１３の所定領域をエッチングすることによりアライメントマークとなる凹部６２を形成する。   Next, as shown in FIG. 4D, after the copper plate 13 is thinned by etching back the surface of the copper plate 13 on the side opposite to the side on which the bump electrodes 16 are provided, a resist (not shown) is formed. Using this, a predetermined region of the copper plate 13 is etched to form a recess 62 that becomes an alignment mark.

図５（Ａ）〜（Ｂ）は、突起電極の頭出し方法を示す工程断面図である。   5A to 5B are process cross-sectional views illustrating a method of cueing a protruding electrode.

図５（Ａ）に示すように、真空ラミネート法を用いて、突起電極１６が設けられた側の銅板１３の表面に絶縁樹脂層１２を積層する。絶縁樹脂層１２としては、たとえば、エポキシ系熱硬化型樹脂を用いることができる。   As shown in FIG. 5A, the insulating resin layer 12 is laminated on the surface of the copper plate 13 on the side where the protruding electrodes 16 are provided by using a vacuum laminating method. As the insulating resin layer 12, for example, an epoxy-based thermosetting resin can be used.

次に、図５（Ｂ）に示すように、Ｏ２プラズマエッチングを用いて、突起電極１６の頂部面１７に設けられた金属層２２が露出するように絶縁樹脂層１２を薄膜化する。本実施の形態では、金属層２２の表面としてＡｕが露出する。 Next, as shown in FIG. 5B, the insulating resin layer 12 is thinned so that the metal layer 22 provided on the top surface 17 of the protruding electrode 16 is exposed using O 2 plasma etching. In the present embodiment, Au is exposed as the surface of the metal layer 22.

図６（Ａ）〜（Ｃ）は、半導体素子と突起電極が設けられた基板（素子搭載用基板）との貼り合わせ方法を示す工程断面図である。   6A to 6C are process cross-sectional views illustrating a method for bonding a semiconductor element and a substrate provided with a protruding electrode (an element mounting substrate).

図６（Ａ）に示すように、アライメント装置などを用いて、銅板１３に設けられた凹部６２と半導体基板５１に設けられたアライメントマーク５７とを位置合わせする。   As shown in FIG. 6A, an alignment device or the like is used to align the recess 62 provided in the copper plate 13 with the alignment mark 57 provided on the semiconductor substrate 51.

次に、図６（Ｂ）に示すように、銅板１３の中央部分（凹部６２が設けられた領域）において、絶縁樹脂層１２と半導体素子５０とを仮接着する。   Next, as shown in FIG. 6B, the insulating resin layer 12 and the semiconductor element 50 are temporarily bonded to each other at the central portion of the copper plate 13 (the region where the recess 62 is provided).

次に、図６（Ｃ）に示すように、半導体素子５０の裏面に銅箔７２付きの絶縁層５６を貼り合わせつつ、絶縁樹脂層１２および金属層２２と半導体素子５０とを真空圧着により貼り合わせる。本実施の形態では、素子搭載用基板１０側の突起電極１６に設けられた金属層２２と半導体素子５０側の素子電極５２に設けられた金属層５５との間で金−金接合が生じる。そのため、比較的柔らかい金属である金と金が接合するまた、半導体素子５０の裏面に銅箔７２付きの絶縁層５６を貼り合わせておくことにより、半導体素子と突起電極が設けられた基板（素子搭載用基板）との貼り合わせ時の接着樹脂の加熱の際の銅板１３による反りが銅箔７２の反りによって相殺されるため、全体として反りの発生を抑制することができる。銅箔７２の厚さは、銅板１３の厚さと同等であることが望ましい。   Next, as shown in FIG. 6C, the insulating resin layer 12 and the metal layer 22 are bonded to the semiconductor element 50 by vacuum pressure bonding, while the insulating layer 56 with the copper foil 72 is bonded to the back surface of the semiconductor element 50. Match. In the present embodiment, a gold-gold junction occurs between the metal layer 22 provided on the protruding electrode 16 on the element mounting substrate 10 side and the metal layer 55 provided on the element electrode 52 on the semiconductor element 50 side. For this reason, gold and gold, which are relatively soft metals, are bonded together, and an insulating layer 56 with a copper foil 72 is bonded to the back surface of the semiconductor element 50 to thereby provide a substrate (elements) on which semiconductor elements and protruding electrodes are provided. Since the warp due to the copper plate 13 at the time of heating the adhesive resin at the time of bonding to the mounting substrate) is offset by the warp of the copper foil 72, the occurrence of warp can be suppressed as a whole. It is desirable that the thickness of the copper foil 72 is equal to the thickness of the copper plate 13.

図７（Ａ）〜（Ｂ）は、再配線加工を示す工程断面図である。   7A to 7B are process cross-sectional views showing the rewiring process.

図７（Ａ）に示すように、フォトリソグラフィ法およびエッチング法を用いて銅板１３を選択的に除去することにより、配線層１４（再配線層ともいう）を形成する。それと同時に、絶縁膜５６に付けられた銅箔７２も除去される。   As shown in FIG. 7A, a wiring layer 14 (also referred to as a rewiring layer) is formed by selectively removing the copper plate 13 using a photolithography method and an etching method. At the same time, the copper foil 72 attached to the insulating film 56 is also removed.

次に、図７（Ｂ）に示すように、配線層１４および絶縁樹脂層１２の上に保護層（フォトソルダーレジスト層）１８を積層した後、フォトリソグラフィ法により保護層１８の所定領域（はんだボール搭載領域）に開口を設け、この開口部分にスクリーン印刷法によりはんだボール２０を搭載する。   Next, as shown in FIG. 7B, after a protective layer (photo solder resist layer) 18 is laminated on the wiring layer 14 and the insulating resin layer 12, a predetermined region (solder) of the protective layer 18 is formed by photolithography. An opening is provided in the ball mounting area), and the solder ball 20 is mounted on the opening by screen printing.

以上の工程により、実施の形態１に係る半導体モジュール３０を製造することができる。なお、以上の工程をウエハレベルで行う場合には、ダイシングにより個片化を行う。   Through the above steps, the semiconductor module 30 according to the first embodiment can be manufactured. When the above process is performed at the wafer level, it is separated into pieces by dicing.

これによれば、半導体素子５０に設けられた素子電極５２と突起電極１６が形成された素子搭載用基板とを貼り合わせ工法によって接合する際に、突起電極１６が半導体素子５０側の素子電極５２の端に位置しても、半導体素子５０側の素子電極５２の側壁にある保護層５４に邪魔されずに電気的な接合が可能になる。   According to this, when the element electrode 52 provided on the semiconductor element 50 and the element mounting substrate on which the protruding electrode 16 is formed are bonded by the bonding method, the protruding electrode 16 is connected to the element electrode 52 on the semiconductor element 50 side. Even if it is located at the edge of the semiconductor element 50, electrical bonding is possible without being obstructed by the protective layer 54 on the side wall of the element electrode 52 on the semiconductor element 50 side.

このため、図６（Ａ）で示したアライメントに要求される精度が低くなるため、アライメント装置を簡便化でき、かつアライメント動作に要する時間を短くすることができる。   For this reason, since the accuracy required for the alignment shown in FIG. 6A is reduced, the alignment apparatus can be simplified and the time required for the alignment operation can be shortened.

また、半導体素子５０側の素子電極５２と突起電極１６との接続信頼性が向上するため、半導体モジュール３０の信頼性が向上する。また、半導体モジュール３０の製造歩留まりを向上させることができ、ひいては、半導体モジュール３０の製造コストを低減することができる。
（実施の形態２）
図８は、実施の形態２に係る半導体素子５０および半導体モジュール３０の構造を示す断面図である。半導体モジュール３０は、素子搭載用基板１０およびこれに搭載された半導体素子５０を備える。実施の形態１と異なる点は、半導体素子５０において、半導体基板５１と突起電極１６のそれぞれに対向する素子電極５２に形成された金属層５５が保護膜５４の表面に対して凸になっているとともに、さらに、その金属層５５の周辺において金属層５５が保護膜５４の表面を覆っている構造である点である。 Further, since the connection reliability between the element electrode 52 on the semiconductor element 50 side and the protruding electrode 16 is improved, the reliability of the semiconductor module 30 is improved. Moreover, the manufacturing yield of the semiconductor module 30 can be improved, and as a result, the manufacturing cost of the semiconductor module 30 can be reduced.
(Embodiment 2)
FIG. 8 is a cross-sectional view showing structures of the semiconductor element 50 and the semiconductor module 30 according to the second embodiment. The semiconductor module 30 includes an element mounting substrate 10 and a semiconductor element 50 mounted thereon. The difference from the first embodiment is that in the semiconductor element 50, the metal layer 55 formed on the element electrode 52 facing the semiconductor substrate 51 and the protruding electrode 16 is convex with respect to the surface of the protective film 54. In addition, the metal layer 55 covers the surface of the protective film 54 around the metal layer 55.

本実施の形態２のように、金属層５５の周辺において金属層５５が保護膜５４の表面を覆っている構造とすることにより、保護層５４を上側から押さえ込むことになるので保護膜５４が剥離することを防止できる。即ち、従来のように金属層５５によって覆わない場合には、保護膜５４の形成後の加熱工程において、保護膜５４と半導体素子５１との界面、あるいは保護層５４が複数層の場合にはそれらの界面において剥離が生じるが、本実施の形態のように、保護層５４を金属層５５で覆うことにより、万一、それらの界面に剥離が生じたとしてもそれを押え止めることができることから、保護膜５４の剥離してしまうことが防止できる。   Since the metal layer 55 covers the surface of the protective film 54 in the periphery of the metal layer 55 as in the second embodiment, the protective film 54 is pressed from above, so that the protective film 54 is peeled off. Can be prevented. That is, when not covered with the metal layer 55 as in the prior art, in the heating step after the formation of the protective film 54, when the protective film 54 has a plurality of layers or the interface between the protective film 54 and the semiconductor element 51, these Peeling occurs at the interface, but by covering the protective layer 54 with the metal layer 55 as in the present embodiment, even if peeling occurs at those interfaces, it can be suppressed. The protective film 54 can be prevented from peeling off.

ここで、実施の形態２の半導体モジュールの製造方法について説明する。   Here, a method for manufacturing the semiconductor module of the second embodiment will be described.

図９（Ａ）〜（Ｅ）は、半導体素子の形成方法を示す工程断面図である。   9A to 9E are process cross-sectional views illustrating a method for forming a semiconductor element.

まず、図９（Ａ）及び図９（Ｂ）に示す半導体素子の形成方法に係る工程は、前述の図２（Ａ）及び図２（Ｂ）に示した工程と同じである。従って、詳細な説明は省略する。   First, the steps relating to the method for forming the semiconductor element shown in FIGS. 9A and 9B are the same as the steps shown in FIGS. 2A and 2B. Therefore, detailed description is omitted.

次に、図９（Ｃ）に示すように、素子電極５２上に、Ｎｉ層５５ａを、無電解めっき法により保護膜５４の表面よりも高く堆積すると同時に、保護膜５４の表面も覆うようにめっきする。めっき膜が等方的に上（厚み）方向及び横（幅）方向に成長することから、その厚みを保護膜５４の表面から３〜５μｍの高さに堆積する。そして、Ｎｉ層５５ａの表面をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により、保護膜５４の表面からの高さが１〜１．２μｍ程度になるように研磨する。   Next, as shown in FIG. 9C, a Ni layer 55a is deposited on the device electrode 52 higher than the surface of the protective film 54 by electroless plating, and at the same time, covers the surface of the protective film 54. Plating. Since the plating film isotropically grows in the upward (thickness) direction and the lateral (width) direction, the thickness is deposited at a height of 3 to 5 μm from the surface of the protective film 54. Then, the surface of the Ni layer 55a is polished by CMP (Chemical Mechanical Polishing) so that the height from the surface of the protective film 54 is about 1 to 1.2 μm.

続いて、図９（Ｄ）に示すように、Ｎｉ層５５ａの平坦部５６と保護膜５４とが１．５〜２μｍ程度重畳するようにＮｉ層５５ａの上にレジスト膜６０を形成し、その後、そのレジスト膜６０をマスクとしてＮｉ層５５ａをエッチングする。そうすることにより、Ｎｉ層５５ａの平坦部５６の部分が残される。   Subsequently, as shown in FIG. 9D, a resist film 60 is formed on the Ni layer 55a so that the flat portion 56 of the Ni layer 55a and the protective film 54 overlap each other by about 1.5 to 2 μm. The Ni layer 55a is etched using the resist film 60 as a mask. By doing so, the portion of the flat portion 56 of the Ni layer 55a is left.

図９（Ｅ）に示すように、レジスト膜６０を除去したのちに、Ｎｉ層５５ａを覆うようにＡｕ層５５ｂを無電解めっき法により０．５μｍ程度積層する。このようにすることにより、金属層５５の平坦部５６が保護膜５４を２〜２．５μｍ程度覆った構造を得ることができる。   As shown in FIG. 9 (E), after removing the resist film 60, an Au layer 55b is laminated by an electroless plating method so as to cover the Ni layer 55a. By doing in this way, the structure where the flat part 56 of the metal layer 55 covered the protective film 54 about 2-2.5 micrometers can be obtained.

こうして完成した半導体素子を、上述の図５に示した突起電極が設けられた基板（素子搭載用基板）とを図６のように位置合わせをして貼り合わせる。   The semiconductor element thus completed is bonded to the substrate (element mounting substrate) provided with the protruding electrodes shown in FIG. 5 as described above with reference to FIG.

なお、レジスト６０を用いずにＮｉ層５５ａの平坦部５６を保護膜５４の表面を覆う構造とすることも可能である。具体的には、めっきＮｉ層５５ａの厚みを保護膜５４表面から２〜２．５μｍ程度の厚みにまで成長させた（言い換えると、保護膜５４表面も横方向に２〜２．５μｍ程度成長させた）のちに、ＣＭＰ法によって金属層５５表面を１〜１．３μｍ程度研磨することにより、金属層５５により保護膜５４の表面を覆い平坦部５６のＮｉ層５５ａの厚みが１〜１．２μｍ程度の金属膜５５を得ることができる。   Note that the flat portion 56 of the Ni layer 55 a may be configured to cover the surface of the protective film 54 without using the resist 60. Specifically, the thickness of the plated Ni layer 55a was grown from the surface of the protective film 54 to a thickness of about 2 to 2.5 μm (in other words, the surface of the protective film 54 was also grown about 2 to 2.5 μm in the lateral direction. After that, the surface of the metal layer 55 is polished by about 1 to 1.3 μm by the CMP method so that the surface of the protective film 54 is covered with the metal layer 55 and the thickness of the Ni layer 55a of the flat portion 56 is 1 to 1.2 μm. A metal film 55 of a degree can be obtained.

ここで、図１０に基づいて、金属膜５５と突起電極１６との電気的接続状態について説明する。   Here, the electrical connection state between the metal film 55 and the protruding electrode 16 will be described with reference to FIG.

金属膜５５と突起電極１６とが電気的に接続され得る場合、本来、同図に示すように突起電極１６が金属層５５と接続されるべきであるが、図において右または左方向にずれた場合でも、金属層５５が保護層５４の上まで覆って、かつ平坦部５６がその保護層５４の上にまで延在しているので接続面積を確保でき、その平坦部５６において突起電極１６と確実に接続させることができる。   When the metal film 55 and the protruding electrode 16 can be electrically connected, the protruding electrode 16 should be connected to the metal layer 55 as shown in the figure, but shifted to the right or left in the figure. Even in this case, since the metal layer 55 covers the protective layer 54 and the flat portion 56 extends to the protective layer 54, a connection area can be secured. It can be securely connected.

このように、金属層と突起電極とが確実に電気的に接続できるので、半導体モジュールの接続信頼性を向上させることができる。   Thus, since the metal layer and the protruding electrode can be reliably electrically connected, the connection reliability of the semiconductor module can be improved.

なお、図１１に、平坦部５６を有する金属層５５と突起電極１６との接続構造の他の実施の形態を示す。   FIG. 11 shows another embodiment of the connection structure between the metal layer 55 having the flat portion 56 and the protruding electrode 16.

この構造は、図９（Ｃ）に示す工程に続いて、Ｎｉ層５５ａの表面にＡｕ層５５ｂを無電解めっき法により形成することで得られる。   This structure is obtained by forming the Au layer 55b on the surface of the Ni layer 55a by the electroless plating method following the step shown in FIG. 9C.

そうして、図１１に示すように、金属層５５は、保護膜５４の表面の一部をＮｉ層５５ａ及びＡｕ層５５ｂで覆い、その端部の断面が円弧状であり、さらに平坦部５６を備えており、その平坦部５６と、頂面部１７をＮｉ層２２ａとＡｕ層２２ｂとで覆った突起電極１６とが電気的に接続することになる。   Then, as shown in FIG. 11, the metal layer 55 covers a part of the surface of the protective film 54 with the Ni layer 55a and the Au layer 55b. The flat portion 56 and the protruding electrode 16 whose top surface portion 17 is covered with the Ni layer 22a and the Au layer 22b are electrically connected.

なお、他の実施の形態として、図９（Ｃ）において、Ｎｉ層５５ａのめっき厚みを薄くし、ＣＭＰすることなく、そのＮｉ層５５ａの上にＡｕ層５５ｂを無電解めっき法により積層しても良い。   As another embodiment, in FIG. 9C, the thickness of the Ni layer 55a is reduced, and the Au layer 55b is laminated on the Ni layer 55a by electroless plating without CMP. Also good.

（実施の形態３）
次に、本発明の半導体モジュールを備えた携帯機器について説明する。なお、携帯機器として携帯電話に搭載する例を示すが、たとえば、個人用携帯情報端末（ＰＤＡ）、デジタルビデオカメラ（ＤＶＣ）、及びデジタルスチルカメラ（ＤＳＣ）といった電子機器であってもよい。 (Embodiment 3)
Next, a portable device provided with the semiconductor module of the present invention will be described. In addition, although the example mounted in a mobile telephone is shown as a portable apparatus, electronic devices, such as a personal digital assistant (PDA), a digital video camera (DVC), and a digital still camera (DSC), may be sufficient, for example.

図１２は本発明の実施の形態に係る半導体モジュール３０を備えた携帯電話の構成を示す図である。携帯電話１１１は、第１の筐体１１２と第２の筐体１１４が可動部１２０によって連結される構造になっている。第１の筐体１１２と第２の筐体１１４は可動部１２０を軸として回動可能である。第１の筐体１１２には文字や画像等の情報を表示する表示部１１８やスピーカ部１２４が設けられている。第２の筐体１１４には操作用ボタンなどの操作部１２２やマイク部１２６が設けられている。なお、本発明の各実施形態に係る半導体モジュール３０はこうした携帯電話１１１の内部に搭載されている。   FIG. 12 is a diagram showing a configuration of a mobile phone including the semiconductor module 30 according to the embodiment of the present invention. The mobile phone 111 has a structure in which a first housing 112 and a second housing 114 are connected by a movable portion 120. The first housing 112 and the second housing 114 can be rotated about the movable portion 120 as an axis. The first housing 112 is provided with a display unit 118 and a speaker unit 124 that display information such as characters and images. The second housing 114 is provided with an operation unit 122 such as operation buttons and a microphone unit 126. The semiconductor module 30 according to each embodiment of the present invention is mounted inside such a mobile phone 111.

図１３は図１２に示した携帯電話の部分断面図（第１の筐体１１２の断面図）である。
本発明の実施の形態に係る半導体モジュール３０は、はんだボール２０を介してプリント基板１２８に搭載され、こうしたプリント基板１２８を介して表示部１１８などと電気的に接続されている。また、半導体モジュール３０の裏面側（はんだボール２０とは反対側の面）には金属基板などの放熱基板１１６が設けられ、たとえば、半導体モジュール３０から発生する熱を第１の筐体１１２内部に篭もらせることなく、効率的に第１の筐体１１２の外部に放熱することができるようになっている。 FIG. 13 is a partial cross-sectional view (cross-sectional view of the first housing 112) of the mobile phone shown in FIG.
The semiconductor module 30 according to the embodiment of the present invention is mounted on the printed circuit board 128 via the solder balls 20 and is electrically connected to the display unit 118 and the like via the printed circuit board 128. Further, a heat radiating substrate 116 such as a metal substrate is provided on the back surface side of the semiconductor module 30 (the surface opposite to the solder ball 20). For example, heat generated from the semiconductor module 30 is transferred into the first housing 112. It is possible to efficiently dissipate heat to the outside of the first housing 112 without stagnation.

本発明の実施形態に係る半導体モジュール３０によれば、半導体モジュール３０のプリント配線基板への実装信頼性が向上する。そのため、こうした半導体モジュール３０を搭載した本実施形態に係る携帯機器については、その信頼性が向上する。   According to the semiconductor module 30 according to the embodiment of the present invention, the mounting reliability of the semiconductor module 30 on the printed wiring board is improved. Therefore, the reliability of the portable device according to the present embodiment on which such a semiconductor module 30 is mounted is improved.

本発明は、上述の各実施の形態に限定されるものではなく、当業者の知識に基づいて各種の設計変更等の変形を加えることも可能であり、そのような変形が加えられた実施の形態も本発明の範囲に含まれうるものである。   The present invention is not limited to the above-described embodiments, and various modifications such as design changes can be added based on the knowledge of those skilled in the art. The form can also be included in the scope of the present invention.

たとえば、上述の実施形態では、素子搭載用基板の配線層は単層であったが、これに限定されず、配線層はさらに多層化したものであってもよい。   For example, in the above-described embodiment, the wiring layer of the element mounting substrate is a single layer, but is not limited to this, and the wiring layer may be further multilayered.

また、上述の実施形態では、素子搭載用基板１０の突起電極１６と、半導体素子５０の素子電極５２とが金−金接合を介して電気的に接続されているが、金−スズ接合により電気的に接続されていてもよい。   In the above-described embodiment, the protruding electrode 16 of the element mounting substrate 10 and the element electrode 52 of the semiconductor element 50 are electrically connected via a gold-gold junction. May be connected to each other.

また、本発明の構成は、ウエハレベルＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）プロセスと呼ばれる半導体パッケージの製造プロセスに適用することができる。これによれば、半導体モジュールの薄型化・小型化を図ることができる。   Further, the configuration of the present invention can be applied to a semiconductor package manufacturing process called a wafer level CSP (Chip Size Package) process. According to this, the semiconductor module can be reduced in thickness and size.

１０ 素子搭載用基板、１２ 絶縁樹脂層、１４ 配線層、１６ 突起電極、１８ 保護層、２０ はんだボール、３０ 半導体モジュール、５０ 半導体素子、５２ 素子電極、５４ 保護層、５５ 金属層。 10 element mounting substrate, 12 insulating resin layer, 14 wiring layer, 16 protruding electrode, 18 protective layer, 20 solder ball, 30 semiconductor module, 50 semiconductor element, 52 element electrode, 54 protective layer, 55 metal layer.

Claims (2)

半導体素子と、A semiconductor element;
絶縁層、前記絶縁層の一方の主表面に設けられた配線層、および前記配線層と電気的に接続されるとともに、前記配線層から前記絶縁層とは反対側に突出した突起電極を有する素子搭載用基板とを備え、An element having an insulating layer, a wiring layer provided on one main surface of the insulating layer, and a protruding electrode that is electrically connected to the wiring layer and protrudes from the wiring layer to the side opposite to the insulating layer A mounting board,
前記突起電極と前記半導体素子の素子電極とが電気的に接続されており、The protruding electrode and the element electrode of the semiconductor element are electrically connected,
前記半導体素子は、The semiconductor element is
前記素子搭載用基板に搭載される半導体素子であって、A semiconductor element mounted on the element mounting substrate,
半導体基板と、A semiconductor substrate;
前記素子電極の周囲の前記半導体基板を被覆する保護層と、A protective layer covering the semiconductor substrate around the element electrode;
前記半導体基板に形成され、上層及び下層の２層からなっており前記下層が前記保護層を覆っている素子電極と、An element electrode formed on the semiconductor substrate, consisting of two layers, an upper layer and a lower layer, wherein the lower layer covers the protective layer;
を備え、With
前記素子電極の表面は、前記保護層の表面に対して凸であり、その素子電極の周辺部において前記保護層を覆っており、The surface of the device electrode is convex with respect to the surface of the protective layer, and covers the protective layer at the periphery of the device electrode,
さらに、前記素子電極の表面は平坦部を有し、その平坦部は前記保護層を覆った領域にまで延在していることを特徴とする半導体モジュール。Furthermore, the surface of the element electrode has a flat portion, and the flat portion extends to a region covering the protective layer. 前記突起電極の頂面部と前記素子電極は、それぞれ同じ種類の金属によって覆われており、それらの金属により接合されていることを特徴とする請求項１に記載の半導体モジュール。2. The semiconductor module according to claim 1, wherein the top surface portion of the protruding electrode and the element electrode are each covered with the same kind of metal, and are joined by these metals.
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