KR102097328B1 - Multi-layer ceramic electronic part and method for manufacturing the same - Google Patents

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KR102097328B1
KR102097328B1 KR1020140017781A KR20140017781A KR102097328B1 KR 102097328 B1 KR102097328 B1 KR 102097328B1 KR 1020140017781 A KR1020140017781 A KR 1020140017781A KR 20140017781 A KR20140017781 A KR 20140017781A KR 102097328 B1 KR102097328 B1 KR 102097328B1
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문지희
이순철
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Abstract

본 발명은 유전체층을 포함하는 세라믹 본체; 상기 유전체층을 사이에 두고 상기 세라믹 본체의 양 단면을 통해 번갈아 노출되도록 형성된 복수의 제1 및 제2 내부 전극; 상기 제1 및 제2 내부전극이 형성되지 않는 상기 세라믹 본체의 폭 방향 마진부에 형성된 더미 전극층; 및 상기 세라믹 본체의 양측 단부에 형성된 제1 및 제2 외부전극;을 포함하며, 상기 더미 전극층의 두께는 인접한 상기 제1 및 제2 내부전극의 두께 이하인 적층 세라믹 전자부품을 제공한다.The present invention is a ceramic body comprising a dielectric layer; A plurality of first and second internal electrodes formed to be alternately exposed through both cross sections of the ceramic body with the dielectric layer interposed therebetween; A dummy electrode layer formed in a width direction margin of the ceramic body in which the first and second internal electrodes are not formed; And first and second external electrodes formed on both ends of the ceramic body, wherein the dummy electrode layer has a thickness equal to or less than that of the adjacent first and second internal electrodes.

Description

적층 세라믹 전자부품 및 그 제조방법{MULTI-LAYER CERAMIC ELECTRONIC PART AND METHOD FOR MANUFACTURING THE SAME}Multilayer ceramic electronic component and its manufacturing method {MULTI-LAYER CERAMIC ELECTRONIC PART AND METHOD FOR MANUFACTURING THE SAME}

본 발명은 적층 세라믹 전자부품 및 그 제조방법에 관한 것이다.The present invention relates to a multilayer ceramic electronic component and a method of manufacturing the same.

적층 세라믹 전자부품은 소형이면서도 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 컴퓨터, PDA, 휴대폰 등의 이동 통신 장치의 부품으로서 널리 사용되고 있다.
The multilayer ceramic electronic component is widely used as a component of a mobile communication device such as a computer, a PDA, and a mobile phone due to its small size, high volume, and easy mounting.

최근, 전자 제품들의 소형화 추세에 따라, 적층 세라믹 전자 부품 역시 소형화되고, 대용량화될 것이 요구되고 있다.
Recently, with the trend of miniaturization of electronic products, multilayer ceramic electronic components are also required to be miniaturized and large-capacity.

이에 따라 유전체와 내부전극의 박막화, 다층화가 다양한 방법으로 시도되고 있으며, 근래에는 유전체층의 두께는 얇아지면서 적층수가 증가하는 적층 세라믹 전자 부품들이 제조되고 있다.
Accordingly, thinning and multilayering of dielectrics and internal electrodes have been attempted in various ways, and recently, multilayer ceramic electronic components have been manufactured in which the number of stacks increases as the thickness of the dielectric layer decreases.

유전체층의 두께가 얇아지면서 적층수가 증가하는 경우, 압착 공정 시 세라믹 본체 내에서 내부전극이 존재하지 않거나 격층으로 존재하는 용량 비형성부인 길이 방향 또는 폭 방향 마진부로의 유동량이 작아지고 밀도가 낮아질 수 있다.
When the number of stacked layers increases as the thickness of the dielectric layer decreases, the amount of flow to the longitudinal or transverse margin portion, which is a capacity non-formed portion that does not have an internal electrode or exists as a diaphragm in the ceramic body during the compression process, may decrease and the density may decrease. .

이에 따라, 소성 후 디라미네이션이나 크랙이 발생하여 적층 세라믹 전자부품의 신뢰성 저하가 초래된다.
Accordingly, delamination or cracking occurs after firing, resulting in a decrease in reliability of the multilayer ceramic electronic component.

또한, 유전체층의 두께가 두꺼울 경우, 내부전극과 유전체층의 열팽창 차이로 인해 크랙이 발생할 수 있으며, 용량 구현을 위한 적절한 적층수를 구현할 수 없어 수율이 저하된다.
In addition, when the thickness of the dielectric layer is thick, cracks may occur due to a difference in thermal expansion between the internal electrode and the dielectric layer, and a proper number of stacks for realizing the capacity may not be realized, resulting in a decrease in yield.

한국공개특허 제2013-0049295호Korea Patent Publication No. 2013-0049295

본 발명은 적층 세라믹 전자부품 및 그 제조방법에 관한 것이다.The present invention relates to a multilayer ceramic electronic component and a method of manufacturing the same.

본 발명의 일 실시형태는 유전체층을 포함하는 세라믹 본체; 상기 유전체층을 사이에 두고 상기 세라믹 본체의 양 단면을 통해 번갈아 노출되도록 형성된 복수의 제1 및 제2 내부 전극; 상기 제1 및 제2 내부전극이 형성되지 않는 상기 세라믹 본체의 폭 방향 마진부에 형성된 더미 전극층; 및 상기 세라믹 본체의 양측 단부에 형성된 제1 및 제2 외부전극;을 포함하며, 상기 더미 전극층의 두께는 인접한 상기 제1 및 제2 내부전극의 두께 이하인 적층 세라믹 전자부품을 제공한다.
One embodiment of the present invention includes a ceramic body including a dielectric layer; A plurality of first and second internal electrodes formed to be alternately exposed through both cross sections of the ceramic body with the dielectric layer interposed therebetween; A dummy electrode layer formed in a width direction margin of the ceramic body in which the first and second internal electrodes are not formed; And first and second external electrodes formed on both ends of the ceramic body, wherein the dummy electrode layer has a thickness equal to or less than that of the adjacent first and second internal electrodes.

상기 더미 전극층은 상기 제1 및 제2 내부전극이 형성되지 않는 상기 세라믹 본체의 길이 방향 마진부에 더 형성될 수 있다.
The dummy electrode layer may be further formed in the longitudinal margin of the ceramic body in which the first and second internal electrodes are not formed.

상기 더미 전극층은 상기 제1 및 제2 내부전극과 절연될 수 있다.
The dummy electrode layer may be insulated from the first and second internal electrodes.

상기 더미 전극층의 내부에는 복수 개의 갭이 형성될 수 있다.
A plurality of gaps may be formed inside the dummy electrode layer.

상기 더미 전극층은 상기 세라믹 본체의 폭 방향 마진부의 영역 중 50 내지 100% 영역을 차지할 수 있다.
The dummy electrode layer may occupy 50 to 100% of the area of the width margin portion of the ceramic body.

본 발명의 다른 실시형태는 세라믹 파우더를 포함하는 세라믹 그린시트를 마련하는 단계; 도전성 금속 페이스트를 이용하여 상기 세라믹 그린시트 상에 내부전극 패턴을 형성하는 단계; 상기 세라믹 그린시트 중 상기 내부전극 패턴이 형성되지 않은 영역에 더미 전극 패턴을 형성하는 단계; 상기 세라믹 그린시트를 적층하여 적층체를 형성하는 단계; 상기 적층체를 소성하여 유전체층과 제1 및 제2 내부전극과 더미 전극층을 포함하는 세라믹 본체를 형성하는 단계; 및 상기 제1 및 제2 내부전극과 전기적으로 연결되는 제1 및 제2 외부전극을 형성하는 단계;를 포함하는 적층 세라믹 전자부품 제조방법을 제공한다.
Another embodiment of the present invention provides a ceramic green sheet comprising a ceramic powder; Forming an internal electrode pattern on the ceramic green sheet using a conductive metal paste; Forming a dummy electrode pattern in a region in which the internal electrode pattern is not formed in the ceramic green sheet; Laminating the ceramic green sheet to form a laminate; Firing the laminate to form a ceramic body comprising a dielectric layer, first and second internal electrodes and a dummy electrode layer; And forming first and second external electrodes electrically connected to the first and second internal electrodes.

상기 적층체에서 상기 내부전극 패턴의 두께를 E 및 상기 더미 전극 패턴의 두께 D라 하면, 0.05 ≤D/E≤ 0.5를 만족할 수 있다.
When the thickness of the internal electrode pattern in the laminate is E and the thickness D of the dummy electrode pattern, 0.05 ≤ D / E ≤ 0.5 may be satisfied.

상기 더미 전극층은 상기 제1 및 제2 내부전극이 형성되지 않는 상기 세라믹 본체의 길이 방향 마진부에 더 형성될 수 있다.
The dummy electrode layer may be further formed in the longitudinal margin of the ceramic body in which the first and second internal electrodes are not formed.

상기 더미 전극층은 상기 제1 및 제2 내부전극과 절연될 수 있다.
The dummy electrode layer may be insulated from the first and second internal electrodes.

상기 더미 전극층의 내부에는 복수 개의 갭이 형성될 수 있다.
A plurality of gaps may be formed inside the dummy electrode layer.

상기 더미 전극층은 상기 세라믹 본체의 폭 방향 마진부의 영역 중 50 내지 100% 영역을 차지할 수 있다.
The dummy electrode layer may occupy 50 to 100% of the area of the width margin portion of the ceramic body.

본 발명에 따르면 적층 세라믹 전자부품의 세라믹 본체의 폭 방향 및 길이 방향 마진부에 더미 전극층을 형성함으로써, 수직 크랙 또는 디라미네이션 발생을 줄일 수 있어 적층 세라믹 전자부품의 신뢰성을 향상시킬 수 있다.
According to the present invention, by forming a dummy electrode layer in the width and length margins of the ceramic body of the multilayer ceramic electronic component, generation of vertical cracks or delamination can be reduced, thereby improving reliability of the multilayer ceramic electronic component.

또한, 본 발명에 따르면, 상기 더미 전극층과 내부 전극은 전기적으로 절연되어 있어 상기 적층 세라믹 전자부품의 전기적 특성에는 영향을 미치지 않고 신뢰성을 향상시킬 수 있다.
Further, according to the present invention, the dummy electrode layer and the internal electrode are electrically insulated, thereby improving reliability without affecting the electrical characteristics of the multilayer ceramic electronic component.

도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 나타내는 사시도이다.
도 2는 도 1의 A-A' 단면도이다.
도 3은 도 1의 B-B' 단면도이다.
도 4는 본 발명의 다른 실시형태에 따른 적층 세라믹 전자부품의 제조방법 중 내부전극 패턴과 더미 전극 패턴이 형성된 세라믹 그린시트를 나타내는 평면도이다.
도 5는 본 발명의 다른 실시형태에 따른 적층 세라믹 전자부품의 제조방법 중 소성 전 적층체의 폭-두께 방향 단면도이다.1 is a perspective view showing a multilayer ceramic capacitor according to an embodiment of the present invention.
2 is a cross-sectional view taken along line AA ′ in FIG. 1.
3 is a cross-sectional view taken along line BB 'of FIG. 1.
4 is a plan view showing a ceramic green sheet in which an internal electrode pattern and a dummy electrode pattern are formed in a method of manufacturing a multilayer ceramic electronic component according to another embodiment of the present invention.
5 is a cross-sectional view in the width-thickness direction of a laminate before firing in a method of manufacturing a multilayer ceramic electronic component according to another embodiment of the present invention.

본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.Embodiments of the present invention may be modified in various other forms, and the scope of the present invention is not limited to the embodiments described below. In addition, embodiments of the present invention are provided to more fully describe the present invention to those skilled in the art. Accordingly, the shape and size of elements in the drawings may be exaggerated for a clearer description, and elements indicated by the same reference numerals in the drawings are the same elements.

명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. Throughout the specification, when a part “includes” a certain component, this means that other components may be further included rather than excluding other components unless otherwise specified.

그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙이도록 한다.
In addition, in order to clearly describe the present invention in the drawings, parts irrelevant to the description are omitted, and thicknesses are enlarged to clearly express various layers and regions, and similar reference numerals are attached to similar parts throughout the specification. To do.

적층 세라믹 전자부품Multilayer ceramic electronic components

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 설명한다.
Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings.

도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 나타내는 사시도이다. 1 is a perspective view showing a multilayer ceramic capacitor according to an embodiment of the present invention.

도 2는 도 1의 A-A' 단면도이다. 2 is a cross-sectional view taken along line A-A 'in FIG. 1.

도 3은 도 1의 B-B' 단면도이다.
3 is a cross-sectional view taken along line BB 'of FIG. 1.

도 1 내지 도 3을 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품은 유전체층(111)을 포함하는 세라믹 본체(110); 상기 유전체층(111)을 사이에 두고 상기 세라믹 본체(110)의 양 단면을 통해 번갈아 노출되도록 형성된 복수의 제1 및 제2 내부 전극(121, 122); 상기 제1 및 제2 내부전극(121, 122)이 형성되지 않는 상기 세라믹 본체(110)의 폭 방향 마진부에 형성된 더미 전극층(121', 122'); 및 상기 세라믹 본체(110)의 양측 단부에 형성된 제1 및 제2 외부전극(131, 132);을 포함하며, 상기 더미 전극층(121', 122')의 두께는 인접한 상기 제1 및 제2 내부전극(121, 122)의 두께 이하일 수 있다.
1 to 3, a multilayer ceramic electronic component according to an embodiment of the present invention includes a ceramic body 110 including a dielectric layer 111; A plurality of first and second internal electrodes 121 and 122 formed to be alternately exposed through both cross sections of the ceramic body 110 with the dielectric layer 111 interposed therebetween; Dummy electrode layers 121 ′ and 122 ′ formed in a margin in the width direction of the ceramic body 110 in which the first and second internal electrodes 121 and 122 are not formed; And first and second external electrodes 131 and 132 formed at both ends of the ceramic body 110, wherein the thickness of the dummy electrode layers 121 'and 122' is adjacent to the first and second interiors. It may be less than the thickness of the electrodes (121, 122).

이하에서는 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품을 설명하되, 특히 적층 세라믹 커패시터로 설명하지만 이에 제한되는 것은 아니다.
Hereinafter, a multilayer ceramic electronic component according to an embodiment of the present invention will be described, but the multilayer ceramic capacitor is particularly described, but is not limited thereto.

본 발명의 일 실시형태에 따른 적층 세라믹 커패시터에 있어서, '길이 방향'은 도 1의 'L' 방향, '폭 방향'은 'W' 방향, '두께 방향'은 'T' 방향으로 정의하기로 한다. 여기서 '두께 방향'은 유전체층을 쌓아 올리는 방향 즉 '적층 방향'과 동일한 개념으로 사용할 수 있다.
In the multilayer ceramic capacitor according to an embodiment of the present invention, the 'longitudinal direction' is defined as the 'L' direction of FIG. 1, the 'width direction' is the 'W' direction, and the 'thickness direction' is the 'T' direction. do. Here, the 'thickness direction' may be used in the same concept as the 'stacking direction' in which the dielectric layer is stacked.

본 발명의 일 실시형태에서, 세라믹 본체(110)는 형상에 있어 특별히 제한은 없지만, 도시된 바와 같이 육면체 형상일 수 있다.
In one embodiment of the present invention, the ceramic body 110 is not particularly limited in shape, but may be a hexahedral shape as shown.

본 발명의 일 실시형태에서, 세라믹 본체(110)는 서로 마주보는 제1, 제2 주면, 서로 마주보는 제1 측면, 제2 측면 및 서로 마주보는 제1, 제2 단면을 가질 수 있으며, 상기 제1 및 제2 주면은 상기 세라믹 본체(110)의 상면 및 하면으로 표현될 수도 있다.
In one embodiment of the present invention, the ceramic body 110 may have first and second main surfaces facing each other, first side, second side facing each other, and first and second cross-sections facing each other. The first and second main surfaces may be represented by upper and lower surfaces of the ceramic body 110.

본 발명의 일 실시형태에 따르면, 상기 유전체층(111)을 형성하는 원료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않으며, 예를 들어, 티탄산바륨(BaTiO3) 분말일 수 있다.
According to an embodiment of the present invention, the raw material for forming the dielectric layer 111 is not particularly limited as long as a sufficient electrostatic capacity can be obtained, and may be, for example, barium titanate (BaTiO 3 ) powder.

상기 유전체층(111)을 형성하는 재료는 티탄산바륨(BaTiO3) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제 등이 첨가될 수 있다.
As the material for forming the dielectric layer 111, various ceramic additives, organic solvents, plasticizers, binders, dispersants, etc. may be added to powders such as barium titanate (BaTiO 3 ) according to the purpose of the present invention.

상기 유전체층(111) 형성에 사용되는 세라믹 분말의 평균 입경은 특별히 제한되지 않으며, 본 발명의 목적 달성을 위해 조절될 수 있으나, 예를 들어, 400 nm 이하로 조절될 수 있다.
The average particle diameter of the ceramic powder used to form the dielectric layer 111 is not particularly limited, and may be adjusted to achieve the object of the present invention, for example, 400 nm or less.

이러한 세라믹 본체(110)는 커패시터의 용량 형성에 기여하는 부분으로서의 액티브층과, 상하 마진부로서 액티브층의 상하부에 각각 형성된 상부 및 하부 커버층으로 구성될 수 있다.
The ceramic body 110 may include an active layer as a part contributing to the formation of a capacitor, and upper and lower cover layers formed at upper and lower portions of the active layer as upper and lower margins, respectively.

상기 액티브층은 유전체층(111)을 사이에 두고 복수의 제1 및 제2 내부 전극(121, 122)을 반복적으로 적층하여 형성될 수 있다.
The active layer may be formed by repeatedly stacking a plurality of first and second internal electrodes 121 and 122 with the dielectric layer 111 interposed therebetween.

상기 상부 및 하부 커버층은 내부 전극을 포함하지 않는 것을 제외하고는 유전체층(111)과 동일한 재질 및 구성을 가질 수 있다.
The upper and lower cover layers may have the same material and configuration as the dielectric layer 111, except that the inner electrode is not included.

상기 상부 및 하부 커버층은 단일 유전체층 또는 2 개 이상의 유전체층을 액티브층의 상하면에 각각 상하 방향으로 적층하여 형성할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 내부 전극의 손상을 방지하는 역할을 수행할 수 있다.
The upper and lower cover layers may be formed by stacking a single dielectric layer or two or more dielectric layers on the upper and lower surfaces of the active layer, respectively, in the vertical direction, and basically serve to prevent damage to the internal electrodes due to physical or chemical stress. You can.

또한, 상기 세라믹 본체(110)에서 상기 액티브층은 제1 내부전극(121)과 제2 내부전극(122)이 중첩되는 영역이며, 상기 세라믹 본체(110)의 길이 및 폭 방향 단부에는 상기 제1 및 제2 내부전극(121, 122)이 형성되지 않거나 제1 또는 제2 내부전극만이 형성되는 마진부가 형성될 수 있다.
In addition, in the ceramic body 110, the active layer is a region where the first internal electrode 121 and the second internal electrode 122 overlap, and the first and second ends of the ceramic body 110 in the length and width directions. And a margin portion in which the second internal electrodes 121 and 122 are not formed or only the first or second internal electrodes are formed.

한편, 상기 제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 한 쌍의 전극으로서, 유전체층(111) 상에 소정의 두께로 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 형성될 수 있다.
Meanwhile, the first and second internal electrodes 121 and 122 are a pair of electrodes having different polarities, and may be formed by printing a conductive paste containing a conductive metal with a predetermined thickness on the dielectric layer 111. have.

또한, 상기 제1 및 제2 내부 전극(121, 122)은 유전체층(111)의 적층 방향을 따라 양 단면을 통해 번갈아 노출되도록 형성될 수 있으며, 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.
In addition, the first and second internal electrodes 121 and 122 may be formed to be alternately exposed through both cross sections along the stacking direction of the dielectric layer 111, and electrically connected to each other by the dielectric layers 111 disposed in the middle. Can be insulated.

즉, 제1 및 제2 내부 전극(121, 122)은 세라믹 본체(110)의 양 단면을 통해 번갈아 노출되는 부분을 통해 제1 및 제2 외부 전극(131, 132)과 각각 전기적으로 연결될 수 있다.
That is, the first and second internal electrodes 121 and 122 may be electrically connected to the first and second external electrodes 131 and 132 through portions exposed alternately through both cross sections of the ceramic body 110, respectively. .

따라서, 제1 및 제2 외부 전극(131, 132)에 전압을 인가하면 서로 대향하는 제1 및 제2 내부 전극(121, 122) 사이에 전하가 축적되고, 이때 적층 세라믹 커패시터의 정전 용량은 제1 및 제2 내부 전극(121, 122)의 서로 중첩되는 영역의 면적과 비례하게 된다.
Therefore, when voltage is applied to the first and second external electrodes 131 and 132, electric charges accumulate between the first and second internal electrodes 121 and 122 facing each other, and the capacitance of the multilayer ceramic capacitor is The areas of the first and second internal electrodes 121 and 122 overlap with each other.

또한, 상기 제1 및 제2 내부 전극(121, 122)을 형성하는 도전성 페이스트에 포함되는 도전성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
In addition, the conductive metals included in the conductive pastes forming the first and second internal electrodes 121 and 122 may be nickel (Ni), copper (Cu), palladium (Pd), or alloys thereof. The invention is not limited to this.

또한, 상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
In addition, the printing method of the conductive paste may use a screen printing method or a gravure printing method, and the present invention is not limited thereto.

본 발명의 일 실시형태에 따르면, 상기 세라믹 본체(110)의 양측 단부에는 제1 및 제2 외부전극(131, 132)이 형성될 수 있다.
According to an embodiment of the present invention, first and second external electrodes 131 and 132 may be formed at both ends of the ceramic body 110.

상기 제1 및 제2 외부전극(131, 132)은 상기 제1 및 제2 내부전극(121, 122)과 동일한 재질의 도전성 물질로 형성될 수 있으나 이에 제한되지는 않으며, 예를 들어, 구리(Cu), 은(Ag), 니켈(Ni) 및 이들의 합금으로 이루어진 군으로부터 선택된 하나 이상의 도전성 금속을 포함하여 형성될 수 있다.
The first and second external electrodes 131 and 132 may be formed of a conductive material of the same material as the first and second internal electrodes 121 and 122, but are not limited thereto. For example, copper ( Cu), silver (Ag), nickel (Ni), and alloys thereof.

상기 제1 및 제2 외부전극(131, 132)은 상기 도전성 금속 분말에 글라스 프릿을 첨가하여 마련된 도전성 페이스트를 도포한 후 소성함으로써 형성될 수 있다.
The first and second external electrodes 131 and 132 may be formed by applying a conductive paste prepared by adding a glass frit to the conductive metal powder, followed by firing.

도시하지는 않았으나, 상기 제1 및 제2 외부전극(131, 132) 상에는 니켈/주석 도금층이 더 형성될 수 있다.
Although not shown, a nickel / tin plating layer may be further formed on the first and second external electrodes 131 and 132.

도 2를 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터에 있어서 상기 제1 및 제2 내부전극(121, 122)이 형성되지 않는 상기 세라믹 본체(110)의 폭 방향 마진부에는 더미 전극층(121', 122')이 형성될 수 있다.
Referring to FIG. 2, in the multilayer ceramic capacitor according to the exemplary embodiment of the present invention, a dummy electrode layer is disposed at a margin in the width direction of the ceramic body 110 in which the first and second internal electrodes 121 and 122 are not formed. (121 ', 122') may be formed.

일반적으로, 전자 제품들의 소형화 추세에 따라, 적층 세라믹 전자 부품 역시 소형화 및 대용량화하기 위해 유전체와 내부전극의 박막화, 다층화가 다양한 방법으로 시도되고 있으며, 근래에는 유전체층의 두께는 얇아지면서 적층수가 증가하는 적층 세라믹 전자 부품들이 제조되고 있다.
In general, in accordance with the trend of miniaturization of electronic products, multilayer ceramic electronic components are also attempted in various ways to thin and multi-layer dielectrics and internal electrodes in order to miniaturize and increase the capacity. Ceramic electronic components are being manufactured.

유전체층의 두께가 얇아지면서 적층수가 증가하는 경우, 압착 공정 시 세라믹 본체 내에서 내부전극이 존재하지 않거나 격층으로 존재하는 용량 비형성부인 길이 방향 또는 폭 방향 마진부로의 유동량이 작아지고 밀도가 낮아질 수 있다.
When the number of stacked layers increases as the thickness of the dielectric layer decreases, the amount of flow to the longitudinal or transverse margin portion, which is a capacity non-formed portion that does not have an internal electrode or exists as a diaphragm in the ceramic body during the compression process, may decrease and the density may decrease. .

이로 인하여, 상기 액티브층과 길이 방향 또는 폭 방향 마진부간에는 단차가 크게 발생하여 내부전극 끝단에서 수직 크랙과 같은 불량이 발행할 수 있다.
Due to this, a large step is generated between the active layer and the longitudinal or transverse margins, and a defect such as a vertical crack may occur at the end of the inner electrode.

또한, 소성 후 디라미네이션이나 크랙이 발생하여 적층 세라믹 전자부품의 신뢰성 저하가 초래된다.
In addition, after sintering, delamination or cracks occur, resulting in a decrease in reliability of the multilayer ceramic electronic component.

그러나, 본 발명의 일 실시형태에 따르면 상기 제1 및 제2 내부전극(121, 122)이 형성되지 않는 상기 세라믹 본체(110)의 폭 방향 마진부에 더미 전극층(121', 122')을 형성함으로써, 상기 액티브층과 길이 방향 또는 폭 방향 마진부간에 단차 즉, 두께 차이를 최소화할 수 있다.
However, according to one embodiment of the present invention, dummy electrode layers 121 'and 122' are formed in the width direction margin of the ceramic body 110 in which the first and second internal electrodes 121 and 122 are not formed. By doing so, it is possible to minimize the difference in thickness between the active layer and the longitudinal or transverse margins, that is, the thickness difference.

이로 인하여, 수직 크랙 또는 디라미네이션 발생을 줄일 수 있어 적층 세라믹 전자부품의 신뢰성을 향상시킬 수 있다.
Therefore, the occurrence of vertical cracks or delamination can be reduced, thereby improving the reliability of the multilayer ceramic electronic component.

상기 세라믹 본체(110)의 폭 방향 마진부에 형성된 상기 더미 전극층(121', 122')의 두께는 인접한 상기 제1 및 제2 내부전극(121, 122)의 두께 이하일 수 있으나, 반드시 이에 제한되는 것은 아니다.
The thickness of the dummy electrode layers 121 ′ and 122 ′ formed in the margin portion in the width direction of the ceramic body 110 may be equal to or less than the thickness of the adjacent first and second internal electrodes 121 and 122, but is not necessarily limited thereto. It is not.

또한, 상기 더미 전극층(121', 122')은 상기 제1 및 제2 내부전극(121, 122)과 절연될 수 있다.
In addition, the dummy electrode layers 121 ′ and 122 ′ may be insulated from the first and second internal electrodes 121 and 122.

상기 더미 전극층(121', 122')이 상기 제1 및 제2 내부전극(121, 122)의 두께 이하이고, 상기 제1 및 제2 내부전극(121, 122)과 절연되기 때문에 상기 더미 전극층(121', 122')은 상기 적층 세라믹 커패시터의 전기적 특성에는 영향을 미치지 않는다.
Since the dummy electrode layers 121 ′ and 122 ′ are less than the thickness of the first and second internal electrodes 121 and 122 and are insulated from the first and second internal electrodes 121 and 122, the dummy electrode layers ( 121 'and 122') do not affect the electrical characteristics of the multilayer ceramic capacitor.

따라서, 상기 더미 전극층(121', 122')은 상기 적층 세라믹 커패시터의 전기적 특성에는 영향을 미치지 않으면서도 상기 액티브층과 길이 방향 또는 폭 방향 마진부간에 단차 즉, 두께 차이를 최소화함으로써, 적층 세라믹 커패시터의 신뢰성을 향상시킬 수 있다.
Therefore, the dummy electrode layers 121 ′ and 122 ′ minimize the difference in thickness between the active layer and the longitudinal or transverse margins, that is, the thickness difference, without affecting the electrical characteristics of the multilayer ceramic capacitor. Can improve the reliability.

상기 더미 전극층(121', 122')이 상기 제1 및 제2 내부전극(121, 122)의 두께 이하이고, 상기 제1 및 제2 내부전극(121, 122)과 절연되도록 형성하는 것은 적층 세라믹 커패시터의 제조시 상기 더미 전극층(121', 122')으로 구현되는 더미 전극 패턴의 두께를 조절함으로써 구현할 수 있다.
The dummy electrode layers 121 ′ and 122 ′ are formed to be less than the thickness of the first and second internal electrodes 121 and 122 and formed to be insulated from the first and second internal electrodes 121 and 122. It can be implemented by adjusting the thickness of the dummy electrode pattern implemented by the dummy electrode layers 121 'and 122' when manufacturing the capacitor.

즉, 상기 더미 전극 패턴의 두께를 제1 및 제2 내부전극으로 구현되는 내부전극 패턴의 두께보다 작게 형성함으로써 소성시 더미 전극층과 내부 전극이 서로 뭉치는 현상에 의해 상기 더미 전극층이 상기 내부 전극과 절연될 수 있다.
That is, by forming the thickness of the dummy electrode pattern smaller than the thickness of the internal electrode pattern realized by the first and second internal electrodes, the dummy electrode layer is in contact with the internal electrode due to the phenomenon that the dummy electrode layer and the internal electrode clump together when firing. Can be insulated.

이에 대한 보다 자세한 사항은 본 발명의 다른 실시형태에 따른 적층 세라믹 전자부품의 제조방법에서 설명하도록 한다.
More details on this will be described in the manufacturing method of the multilayer ceramic electronic component according to another embodiment of the present invention.

한편, 본 발명의 일 실시형태에 따르면 상기 더미 전극층(121', 122')의 내부에는 복수 개의 갭(G)이 형성될 수 있다.
Meanwhile, according to an embodiment of the present invention, a plurality of gaps G may be formed inside the dummy electrode layers 121 ′ and 122 ′.

상기 더미 전극층(121', 122')의 내부에 복수 개의 갭(G)이 형성됨으로써, 세라믹 본체(110)의 소성 과정에서 상기 더미 전극층(121', 122')과 상기 제1 및 제2 내부전극(121, 122)이 절연되지 않더라도 전기적 특성에 영향을 미치지 않을 수 있다.
A plurality of gaps G are formed inside the dummy electrode layers 121 ′ and 122 ′, so that the dummy electrode layers 121 ′, 122 ′ and the first and second interiors are fired during the firing process of the ceramic body 110. Even if the electrodes 121 and 122 are not insulated, electrical characteristics may not be affected.

한편, 상기 더미 전극층(121', 122')은 상기 세라믹 본체(110)의 폭 방향 마진부의 영역 중 50 내지 100% 영역을 차지할 수 있다.
Meanwhile, the dummy electrode layers 121 ′ and 122 ′ may occupy 50 to 100% of the area of the margin portion in the width direction of the ceramic body 110.

상기 더미 전극층(121', 122')이 상기 세라믹 본체(110)의 폭 방향 마진부의 영역 중 50 내지 100% 영역을 차지함으로써, 수직 크랙 또는 디라미네이션 발생을 줄일 수 있어 적층 세라믹 커패시터의 신뢰성을 향상시킬 수 있다.
The dummy electrode layers 121 ′ and 122 ′ occupy 50 to 100% of the area of the width margin portion of the ceramic body 110, thereby reducing vertical cracking or delamination, thereby improving reliability of the multilayer ceramic capacitor. I can do it.

상기 더미 전극층(121', 122')이 상기 세라믹 본체(110)의 폭 방향 마진부의 영역 중 50% 이하의 영역을 차지할 경우 수직 크랙 또는 디라미네이션 발생을 막는 효과가 미비할 수 있다.
When the dummy electrode layers 121 ′ and 122 ′ occupy 50% or less of the area of the width margin portion of the ceramic body 110, an effect of preventing vertical cracking or delamination may be incomplete.

도 3을 참조하면, 상기 더미 전극층(121', 122')은 상기 제1 및 제2 내부전극(121, 122)이 형성되지 않는 상기 세라믹 본체(110)의 길이 방향 마진부에 더 형성될 수 있다.
Referring to FIG. 3, the dummy electrode layers 121 ′ and 122 ′ may be further formed in the longitudinal margin of the ceramic body 110 in which the first and second internal electrodes 121 and 122 are not formed. have.

상기 세라믹 본체(110)의 길이 방향 마진부에 더 형성된 상기 더미 전극층(121', 122')의 구조 및 작용과 효과는 상술한 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품에서 상기 세라믹 본체의 폭 방향 마진부에 형성된 더미 전극층(121', 122')과 동일하다.
The structure, operation, and effect of the dummy electrode layers 121 'and 122' further formed in the longitudinal margin portion of the ceramic body 110 are described above in the multilayer ceramic electronic component according to one embodiment of the present invention. This is the same as the dummy electrode layers 121 'and 122' formed in the width margin portion.

적층 세라믹 전자부품의 제조방법Manufacturing method of multilayer ceramic electronic parts

도 4는 본 발명의 다른 실시형태에 따른 적층 세라믹 전자부품의 제조방법 중 내부전극 패턴과 더미 전극 패턴이 형성된 세라믹 그린시트를 나타내는 평면도이다. 4 is a plan view showing a ceramic green sheet in which an internal electrode pattern and a dummy electrode pattern are formed in a method of manufacturing a multilayer ceramic electronic component according to another embodiment of the present invention.

도 5는 본 발명의 다른 실시형태에 따른 적층 세라믹 전자부품의 제조방법 중 소성 전 적층체의 폭-두께 방향 단면도이다.
5 is a cross-sectional view in the width-thickness direction of a laminate before firing in a method of manufacturing a multilayer ceramic electronic component according to another embodiment of the present invention.

도 4 및 도 5를 참조하면, 본 발명의 다른 실시형태에 따른 적층 세라믹 전자부품의 제조방법은 세라믹 파우더를 포함하는 세라믹 그린시트(211)를 마련하는 단계; 도전성 금속 페이스트를 이용하여 상기 세라믹 그린시트(211) 상에 내부전극 패턴(221, 222)을 형성하는 단계; 상기 세라믹 그린시트(211) 중 상기 내부전극 패턴(221, 222)이 형성되지 않은 영역에 더미 전극 패턴(220)을 형성하는 단계; 상기 세라믹 그린시트(211)를 적층하여 적층체(210)를 형성하는 단계; 상기 적층체(210)를 소성하여 유전체층과 제1 및 제2 내부전극과 더미 전극층을 포함하는 세라믹 본체를 형성하는 단계; 및 상기 제1 및 제2 내부전극과 전기적으로 연결되는 제1 및 제2 외부전극을 형성하는 단계;를 포함할 수 있다.
4 and 5, a method of manufacturing a multilayer ceramic electronic component according to another embodiment of the present invention includes the steps of providing a ceramic green sheet 211 including ceramic powder; Forming internal electrode patterns 221 and 222 on the ceramic green sheet 211 using a conductive metal paste; Forming a dummy electrode pattern 220 in a region of the ceramic green sheet 211 in which the internal electrode patterns 221 and 222 are not formed; Stacking the ceramic green sheets 211 to form a laminate 210; Firing the stacked body 210 to form a ceramic body including a dielectric layer, first and second internal electrodes, and a dummy electrode layer; And forming first and second external electrodes electrically connected to the first and second internal electrodes.

이하에서는 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품의 제조방법에 대하여 설명하되, 특히 적층 세라믹 커패시터의 제조방법에 대하여 설명하나 이에 제한되는 것은 아니다.
Hereinafter, a method of manufacturing a multilayer ceramic electronic component according to an embodiment of the present invention will be described, but a method of manufacturing a multilayer ceramic capacitor will be described, but is not limited thereto.

본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 제조 방법은 우선, 티탄산바륨(BaTiO3) 등의 세라믹 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film)상에 도포 및 건조하여 복수 개의 세라믹 그린 시트(211)를 마련하며, 이로써 유전체 층을 형성할 수 있다.
A method of manufacturing a multilayer ceramic capacitor according to an embodiment of the present invention, first, by applying and drying a slurry formed containing a ceramic powder such as barium titanate (BaTiO 3 ) on a carrier film, a plurality of ceramic green sheets (211) is provided, whereby a dielectric layer can be formed.

상기 세라믹 그린시트(211)는 세라믹 분말, 바인더, 용제를 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 법으로 수 μm의 두께를 갖는 시트(sheet)형으로 제작할 수 있다.
The ceramic green sheet 211 is prepared by mixing a ceramic powder, a binder, and a solvent to prepare a slurry, and the slurry can be manufactured in a sheet form having a thickness of several μm by a doctor blade method.

다음으로, 도전성 금속 페이스트를 이용하여 상기 세라믹 그린시트(211) 상에 내부전극 패턴(221, 222)을 형성할 수 있다.
Next, internal electrode patterns 221 and 222 may be formed on the ceramic green sheet 211 by using a conductive metal paste.

상기 도전성 금속 페이스트는 니켈 입자 평균 크기가 0.1 내지 0.2 μm이며, 40 내지 50 중량부의 니켈 분말을 포함할 수 있다.
The conductive metal paste has an average nickel particle size of 0.1 to 0.2 μm, and may include 40 to 50 parts by weight of nickel powder.

상기 그린시트 상에 상기 도전성 금속 페이스트를 스크린 인쇄공법으로 도포하여 내부전극 패턴(221, 222)을 형성할 수 있다.
The conductive metal paste may be coated on the green sheet by a screen printing method to form internal electrode patterns 221 and 222.

다음으로, 상기 세라믹 그린시트(211) 중 상기 내부전극 패턴(221, 222)이 형성되지 않은 영역에 더미 전극 패턴(220)을 형성할 수 있다.
Next, a dummy electrode pattern 220 may be formed in a region of the ceramic green sheet 211 where the internal electrode patterns 221 and 222 are not formed.

상기 더미 전극 패턴(220)은 상기 내부전극 패턴(221, 222)의 두께보다는 얇게 도포하여 형성할 수 있다.
The dummy electrode pattern 220 may be formed by applying a thinner thickness than the thickness of the internal electrode patterns 221 and 222.

상기 더미 전극 패턴의 도포 두께는 이후 공정인 적층체의 소성 과정에서 상기 내부 전극 패턴과는 절연되도록 연결이 끊어질 수 있도록 설계된 두께일 수 있다.
The coating thickness of the dummy electrode pattern may be a thickness designed to be disconnected so as to be insulated from the internal electrode pattern in a subsequent firing process of the laminate.

즉, 상기 더미 전극 패턴(220)이 소성 후 형성되는 더미 전극층이 상기 적층 세라믹 커패시터의 전기적 특성에 영향을 주지 않도록 더미 전극 패턴(220)의 도포 단계에서 그 두께를 상기 내부전극 패턴(221, 222)의 도포 두께보다 얇게 도포하는 것이 중요하다.
That is, the thickness of the dummy electrode pattern 220 is applied to the dummy electrode pattern 220 so that the dummy electrode layer formed after firing does not affect the electrical characteristics of the multilayer ceramic capacitor. It is important to apply thinner than the coating thickness of).

다음으로, 상기 세라믹 그린시트(211)를 20 내지 30층 적층하여 적층체(210)를 형성할 수 있다.
Next, a stacked body 210 may be formed by stacking 20 to 30 layers of the ceramic green sheet 211.

도 5를 참조하면, 상기 적층체(210)에서 상기 내부전극 패턴(221, 222)의 두께를 E 및 상기 더미 전극 패턴(220)의 두께 D라 하면, 0.05 ≤D/E≤ 0.5를 만족할 수 있다.
Referring to FIG. 5, if the thickness of the internal electrode patterns 221 and 222 in the laminate 210 is E and the thickness D of the dummy electrode pattern 220, 0.05 ≤ D / E ≤ 0.5 may be satisfied. have.

즉, 상술한 바와 같이 상기 내부전극 패턴의 두께(E) 대비 상기 더미 전극 패턴의 두께(D)의 비(D/E)가 0.05 ≤D/E≤ 0.5를 만족하도록 상기 더미 전극 패턴의 도포 두께를 얇게 함으로써, 상기 적층체의 소성 후 형성되는 더미 전극층과 제1 및 제2 내부전극이 서로 끊어져 절연될 수 있다.
That is, the coating thickness of the dummy electrode pattern so that the ratio (D / E) of the thickness (D) of the dummy electrode pattern to the thickness (E) of the internal electrode pattern satisfies 0.05 ≤ D / E ≤ 0.5 as described above. By thinning, the dummy electrode layer and the first and second internal electrodes formed after firing of the laminate may be cut off from each other and insulated.

상기 내부전극 패턴의 두께(E) 대비 상기 더미 전극 패턴의 두께(D)의 비(D/E)가 0.05 미만일 경우에는 상기 더미 전극 패턴의 두께(D)가 너무 얇아 액티브층과 마진부의 두께 차이 즉, 단차를 최소화하는 효과를 거둘 수 없어 크랙 및 디라미네이션 불량 감소 효과가 없을 수 있다.
When the ratio (D / E) of the thickness (D) of the dummy electrode pattern to the thickness (E) of the internal electrode pattern is less than 0.05, the thickness (D) of the dummy electrode pattern is too thin, so that the thickness difference between the active layer and the margin portion That is, the effect of minimizing the level difference cannot be achieved, so that there is no effect of reducing cracks and delamination defects.

반면, 상기 내부전극 패턴의 두께(E) 대비 상기 더미 전극 패턴의 두께(D)의 비(D/E)가 0.5를 초과하는 경우에는 상기 더미 전극 패턴의 두께(D)가 너무 두꺼워 상기 적층체의 소성 후 형성되는 더미 전극층과 제1 및 제2 내부전극이 서로 절연되지 않아 쇼트 불량이 발생할 수 있다.
On the other hand, when the ratio (D / E) of the thickness (D) of the dummy electrode pattern to the thickness (E) of the internal electrode pattern exceeds 0.5, the thickness (D) of the dummy electrode pattern is too thick to form the laminate. Short defects may occur because the dummy electrode layer formed after firing and the first and second internal electrodes are not insulated from each other.

다음으로, 상기 적층체(210)를 소성하여 유전체층과 제1 및 제2 내부전극과 더미 전극층을 포함하는 세라믹 본체를 형성할 수 있다.
Next, the laminate 210 may be fired to form a ceramic body including a dielectric layer, first and second internal electrodes, and a dummy electrode layer.

상기 제1 및 제2 내부전극은 세라믹 본체의 양 단면으로 각각 노출되도록 형성될 수 있다.
The first and second internal electrodes may be formed to be exposed to both ends of the ceramic body, respectively.

다음으로, 상기 세라믹 본체의 단부에 도전성 금속 및 글라스를 포함하며, 상기 제1 및 제2 내부전극과 전기적으로 연결되는 제1 및 제2 외부전극을 형성할 수 있다.
Next, first and second external electrodes including conductive metal and glass at the ends of the ceramic body and electrically connected to the first and second internal electrodes may be formed.

상기 도전성 금속은 특별히 제한되는 것은 아니나, 예를 들어 구리(Cu), 은(Ag), 니켈(Ni) 및 이들의 합금으로 이루어진 군으로부터 선택된 하나 이상일 수 있다.
The conductive metal is not particularly limited, but may be, for example, one or more selected from the group consisting of copper (Cu), silver (Ag), nickel (Ni), and alloys thereof.

상기 글라스는 특별히 제한되는 것은 아니며, 일반적인 적층 세라믹 커패시터의 외부전극 제작에 사용되는 글라스와 동일한 조성의 물질이 사용될 수 있다.
The glass is not particularly limited, and a material having the same composition as glass used for manufacturing an external electrode of a general multilayer ceramic capacitor may be used.

다음으로, 상기 제1 및 제2 외부전극 상에 니켈/주석으로 이루어진 도금층을 형성할 수 있다.
Next, a plating layer made of nickel / tin may be formed on the first and second external electrodes.

상기 더미 전극층은 상기 제1 및 제2 내부전극이 형성되지 않는 상기 세라믹 본체의 길이 방향 마진부에 더 형성될 수 있다.
The dummy electrode layer may be further formed in the longitudinal margin of the ceramic body in which the first and second internal electrodes are not formed.

상기 더미 전극층은 상기 제1 및 제2 내부전극과 절연될 수 있다.
The dummy electrode layer may be insulated from the first and second internal electrodes.

상기 더미 전극층의 내부에는 복수 개의 갭이 형성될 수 있다.
A plurality of gaps may be formed inside the dummy electrode layer.

상기 더미 전극층은 상기 세라믹 본체의 폭 방향 마진부의 영역 중 50 내지 100% 영역을 차지할 수 있다.
The dummy electrode layer may occupy 50 to 100% of the area of the width margin portion of the ceramic body.

그 외 상술한 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품의 특징과 동일한 부분에 대해서는 여기서 생략하도록 한다.
Other parts that are the same as the characteristics of the multilayer ceramic electronic component according to one embodiment of the present invention described above will be omitted here.

본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
The present invention is not limited by the above-described embodiments and the accompanying drawings, but is intended to be limited by the appended claims. Accordingly, various forms of substitution, modification, and modification will be possible by those skilled in the art without departing from the technical spirit of the present invention as set forth in the claims, and this also belongs to the scope of the present invention. something to do.

110: 세라믹 본체 111: 유전체층
121, 122: 제1 및 제2 내부전극 121', 122': 더미 전극층
131, 132: 제1, 제2 외부전극
210: 적층체 211: 세라믹 그린시트
221, 222: 내부전극 패턴 220: 더미 전극 패턴110: ceramic body 111: dielectric layer
121, 122: first and second internal electrodes 121 ', 122': dummy electrode layer
131, 132: first and second external electrodes
210: laminate 211: ceramic green sheet
221, 222: internal electrode pattern 220: dummy electrode pattern

Claims (11)

유전체층을 포함하는 세라믹 본체;
상기 유전체층을 사이에 두고 상기 세라믹 본체의 양 단면을 통해 번갈아 노출되도록 형성된 복수의 제1 및 제2 내부 전극;
상기 제1 및 제2 내부전극이 형성되지 않는 상기 세라믹 본체의 폭 방향 마진부에 형성된 더미 전극층; 및
상기 세라믹 본체의 양측 단부에 형성된 제1 및 제2 외부전극;을 포함하며,
상기 더미 전극층의 두께는 인접한 상기 제1 및 제2 내부전극의 두께 이하이며,
상기 더미 전극층의 내부에는 복수 개의 갭이 형성되며,
상기 제1 및 제2 내부 전극 각각에 인접한 상기 더미 전극층까지의 거리와 상기 복수의 갭의 폭은 균일한 적층 세라믹 전자부품.
A ceramic body including a dielectric layer;
A plurality of first and second internal electrodes formed to be alternately exposed through both cross sections of the ceramic body with the dielectric layer interposed therebetween;
A dummy electrode layer formed in a width direction margin of the ceramic body in which the first and second internal electrodes are not formed; And
Includes; first and second external electrodes formed on both ends of the ceramic body,
The thickness of the dummy electrode layer is equal to or less than the thickness of the adjacent first and second internal electrodes,
A plurality of gaps are formed inside the dummy electrode layer,
A multilayer ceramic electronic component having a uniform distance to the dummy electrode layer adjacent to each of the first and second internal electrodes and a width of the plurality of gaps.
제1항에 있어서,
상기 더미 전극층은 상기 제1 및 제2 내부전극이 형성되지 않는 상기 세라믹 본체의 길이 방향 마진부에 더 형성된 적층 세라믹 전자부품.
According to claim 1,
The dummy electrode layer is a multilayer ceramic electronic component further formed in a longitudinal margin portion of the ceramic body in which the first and second internal electrodes are not formed.
제1항에 있어서,
상기 더미 전극층은 상기 제1 및 제2 내부전극과 절연된 적층 세라믹 전자부품.
According to claim 1,
The dummy electrode layer is a multilayer ceramic electronic component insulated from the first and second internal electrodes.
삭제delete 제1항에 있어서,
상기 더미 전극층은 상기 세라믹 본체의 폭 방향 마진부의 영역 중 50 내지 100% 영역을 차지하는 적층 세라믹 전자부품.
According to claim 1,
The dummy electrode layer is a multilayer ceramic electronic component that occupies 50 to 100% of the area of the width direction margin portion of the ceramic body.
세라믹 파우더를 포함하는 세라믹 그린시트를 마련하는 단계;
도전성 금속 페이스트를 이용하여 상기 세라믹 그린시트 상에 내부전극 패턴을 형성하는 단계;
상기 세라믹 그린시트 중 상기 내부전극 패턴이 형성되지 않은 영역에 더미 전극 패턴을 형성하는 단계;
상기 세라믹 그린시트를 적층하여 적층체를 형성하는 단계;
상기 적층체를 소성하여 유전체층과 제1 및 제2 내부전극과 더미 전극층을 포함하는 세라믹 본체를 형성하는 단계; 및
상기 제1 및 제2 내부전극과 전기적으로 연결되는 제1 및 제2 외부전극을 형성하는 단계;를 포함하며,
상기 더미 전극층의 내부에는 복수 개의 갭이 형성되며,
상기 제1 및 제2 내부 전극 각각에 인접한 상기 더미 전극층까지의 거리와 상기 복수의 갭의 폭은 균일한 적층 세라믹 전자부품 제조방법.
Preparing a ceramic green sheet including ceramic powder;
Forming an internal electrode pattern on the ceramic green sheet using a conductive metal paste;
Forming a dummy electrode pattern in a region in which the internal electrode pattern is not formed in the ceramic green sheet;
Laminating the ceramic green sheet to form a laminate;
Firing the laminate to form a ceramic body comprising a dielectric layer, first and second internal electrodes and a dummy electrode layer; And
And forming first and second external electrodes electrically connected to the first and second internal electrodes.
A plurality of gaps are formed inside the dummy electrode layer,
A method for manufacturing a multilayer ceramic electronic component having a uniform distance between the first and second internal electrodes to the dummy electrode layer and the width of the plurality of gaps.
제6항에 있어서,
상기 적층체에서 상기 내부전극 패턴의 두께를 E 및 상기 더미 전극 패턴의 두께 D라 하면, 0.05 ≤D/E≤ 0.5를 만족하는 적층 세라믹 전자부품 제조방법.
The method of claim 6,
When the thickness of the internal electrode pattern in the laminate is E and the thickness D of the dummy electrode pattern, a method of manufacturing a multilayer ceramic electronic component satisfying 0.05 ≤ D / E ≤ 0.5.
제6항에 있어서,
상기 더미 전극층은 상기 제1 및 제2 내부전극이 형성되지 않는 상기 세라믹 본체의 길이 방향 마진부에 더 형성된 적층 세라믹 전자부품 제조방법.
The method of claim 6,
The dummy electrode layer is a method of manufacturing a multilayer ceramic electronic component further formed in a longitudinal margin of the ceramic body in which the first and second internal electrodes are not formed.
제6항에 있어서,
상기 더미 전극층은 상기 제1 및 제2 내부전극과 절연된 적층 세라믹 전자부품 제조방법.
The method of claim 6,
The dummy electrode layer is a method of manufacturing a multilayer ceramic electronic component insulated from the first and second internal electrodes.
삭제delete 제6항에 있어서,
상기 더미 전극층은 상기 세라믹 본체의 폭 방향 마진부의 영역 중 50 내지 100% 영역을 차지하는 적층 세라믹 전자부품 제조방법.The method of claim 6,
The dummy electrode layer is a method of manufacturing a multilayer ceramic electronic component that occupies 50 to 100% of the area of the width margin portion of the ceramic body.
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