KR102097292B1 - 전극 제조 방법 및 이에 의해 형성된 전극을 포함하는 커패시터 제조 방법 - Google Patents
전극 제조 방법 및 이에 의해 형성된 전극을 포함하는 커패시터 제조 방법 Download PDFInfo
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Abstract
본 발명은 전극 제조 방법 및 그 전극을 이용한 커패시터 제조 방법에 관한 것이다. 본 발명의 실시예에 따르면, 제1 기판 상에 적층된 그래핀 막들을 형성하는 단계, 상기 그래핀 막들을 상기 제1 기판에서 분리하는 단계, 상기 그래핀 막들을 절단하여 그래핀 전극부들을 형성하는 단계, 및 상기 그래핀 전극부들을 제2 기판에 전이시키는 단계를 포함하고, 상기 그래핀 전극부들은 상기 제2 기판의 상부 면과 교차하는 전극 제조 방법이 제공될 수 있다.
Description
본 발명은 커패시터 제조 방법에 대한 것으로, 상세하게는 그래핀 전극을 포함하는 커패시터 제조 방법에 대한 것이다.
수퍼 커패시터는 축전 용량이 대단히 큰 커패시터로 초고용량 커패시터라고 하며, 전기 화학 커패시터의 한 종류로서 순간적으로 많은 전기 에너지를 충전 후 높은 전류를 수 초 또는 수 분에 걸쳐 순간적 혹은 연속적으로 방전, 공급하는 장수명, 고출력 전기에너지 저장 기기이다. 최근 전기 화학 커패시터는 전극 소재 기술의 발전에 힘입어 재래식 커패시터에 비하여 비축전용량이 100 ~ 1000배 이상 향상되어 수퍼커패시터로 불리우게 되었다. 수퍼 커패시터는 2차 전지에 비하여 동력밀도가 10배 이상 크고 에너지 밀도는 1/10 수준으로 향상되어 다량의 에너지를 신속하게 저장 공급할 수 있는 에너지 저장 동력원으로 최근 들어 그 활용 분야가 급속히 확대되고 있다.
본 발명이 해결하고자 하는 과제는 기판 면과 교차하는 그래핀 전극 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 기판 면과 교차하는 그래핀 전극을 이용하는 커패시터의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명은 전극 제조 방법 및 커패시터 제조 방법에 관한 것이다. 본 발명의 실시예에 따르면, 제1 기판 상에 번갈아 적층된 그래핀 막들 및 바인더들을 형성하는 단계, 상기 그래핀 막들 및 상기 바인더들을 상기 제1 기판에서 분리하는 단계, 상기 그래핀 막들 및 상기 바인더들을 절단하여 그래핀 전극부를 형성하는 단계, 상기 그래핀 전극부를 제2 기판에 전이시키는 단계, 및 상기 바인더를 제거하는 단계를 포함하고, 상기 그래핀 전극부들은 상기 제2 기판의 상부 면과 교차하는 전극 제조 방법이 제공될 수 있다.
일 실시예에 따르면, 상기 그래핀 막들 및 상기 바인더들의 형성 단계는 스핀 코팅 공정을 포함하는 전극 제조 방법이 제공될 수 있다.
일 실시예에 따르면, 상기 그래핀 막들 및 상기 바인더들을 절단하는 단계는 와이어 커팅 공정 또는 레이저 커팅 공정을 포함하는 전극 제조 방법이 제공될 수 있다.
일 실시예에 따르면, 제1 기판 상에 제1 그래핀 전극부를 형성하는 단계, 제2 기판 아래에 제2 그래핀 전극부를 형성하는 단계, 상기 제1 그래핀 전극부와 상기 제2 그래핀 전극부가 마주보도록 결합하는 단계를 포함하고, 상기 제1 그래핀 전극부는 상기 제1 기판의 상부면에 교차하고, 상기 제2 그래핀 전극부는 상기 제2 기판의 하부면에 교차하고, 상기 그래핀 전극부들을 형성하는 단계는 제3 기판 상에 번갈아 적층된 그래핀 막들 및 바인더들을 형성하는 단계, 상기 그래핀 막들 및 상기 바인더들을 상기 제3 기판에서 분리하는 단계, 상기 그래핀 막들 및 상기 바인더들을 절단하여 그래핀 패턴들을 형성하는 단계, 상기 그래핀 패턴들을 상기 제1 기판 및 상기 제2 기판에 전이시키는 단계, 및 상기 바인더를 제거하는 단계를 포함하는 커패시터 제조 방법이 제공될 수 있다.
일 실시예에 따르면, 상기 제1 그래핀 전극부와 상기 제2 그래핀 전극부가 결합하는 단계는 상기 제1 그래핀 패턴들 사이에 상기 제2 그래핀 패턴들이 각각 배치되는 것을 포함하고, 상기 제2 그래핀 패턴들은 상기 제1 그래핀 패턴들 및 상기 제1 기판과 이격되고, 상기 제1 그래핀 패턴들은 상기 제2 기판과 이격되는 커패시터 제조 방법이 제공될 수 있다.
일 실시예에 따르면, 상기 제1 그래핀 전극부와 상기 제2 그래핀 전극부가 결합하는 단계는 상기 제1 그래핀 전극부 및 상기 제2 그래핀 전극부의 사이에 분리막을 형성하는 단계를 더 포함하는 커패시터 제조 방법이 제공될 수 있다.
일 실시예에 따르면, 상기 제1 기판과 상기 제2 기판 사이에 전해질을 제공하는 단계를 더 포함하는 커패시터 제조 방법이 제공될 수 있다.
본 발명의 실시예들에 따른 커패시터는 기판의 표면에 교차하게 배향된 그래핀들을 갖는 전극을 포함한다. 상기 그래핀들은 기판에 수평으로 배향된 그래핀들보다 전자의 이동을 원활히 하여 우수한 전기화학적 특성을 갖는 커패시터를 구현할 수 있다.
본 발명의 실시예들에 따른 전극 및 커패시터의 형성방법은 여러 층의 막으로 코팅된 그래핀들을 절단하여 기판 표면과 교차하도록 제공하는 것을 포함한다. 이에 따라, 값비싼 공정비용 없이 상기 그래핀들을 상기 기판의 표면에 교차하게 배향시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 전극을 나타낸 사시도이다.
도 2 내지 도 7은 본 발명의 실시예들에 따른 전극의 제조 방법을 나타낸 사시도들이다.
도 8은 본 발명의 일 실시예에 따른 커패시터를 나타낸 단면도이다.
도 9는 본 발명의 다른 실시예에 따른 커패시터를 나타낸 단면도이다.
도 2 내지 도 7은 본 발명의 실시예들에 따른 전극의 제조 방법을 나타낸 사시도들이다.
도 8은 본 발명의 일 실시예에 따른 커패시터를 나타낸 단면도이다.
도 9는 본 발명의 다른 실시예에 따른 커패시터를 나타낸 단면도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서 '및/또는' 이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 또한, 다른 요소에'연결된다' 또는 '커플된다'는 표현은 다른 요소에 직접 연결 또는 커플되거나, 개재되는 요소가 존재할 수 있다.
본 명세서에서, 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다. 본 명세서에서 사용되는 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서, '포함한다'는 표현이 사용된 구성 요소, 단계, 동작 및/또는 장치에, 하나 이상의 다른 구성 요소, 다른 단계, 다른 동작, 및/또는 다른 장치가 존재 또는 추가되는 것이 배제되지 않는다.
또한, 본 명세서의 다양한 실시예들에서 제 1, 제 2, 제 3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들(또는 층들)이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제 1 막(또는 제 1 층)으로 언급된 것이 다른 실시예에서는 제 2 막(또는 제 2 층)로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드 지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 장치의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1은 본 발명의 실시예들에 따른 전극을 나타낸 사시도이다.
도 1을 참조하여, 전극은 기판(100) 및 기판(100) 상의 그래핀 전극부(110)를 포함할 수 있다.
기판(100)은 금속 기반의 기판일 수 있다. 예를 들어, 기판(100)은 고분자 기판, 알루미늄과 같은 금속 물질이 코팅된 기판, 금속 기판, 금속 호일 또는 실리콘 및 유리가 혼합된 기판일 수 있다.
그래핀 전극부(110)는 옆으로 각각 이격된 그래핀 막들(112)을 포함할 수 있다. 그래핀 막들(112) 각각은 동일한 방향으로 배향할 수 있다. 상기 그래핀 막들(112)은 기판(100)의 상부면에 교차할 수 있다. 예를 들어, 그래핀 막들(112)은 기판(100)의 상부면과 직교할 수 있다. 그래핀 전극부(110)의 하부면 전부는 기판(100)의 상부면 전부 또는 일부와 접할 수 있다. 그래핀 막들(112) 각각의 이격 거리들은 동일할 수 있다. 그러나, 필요에 따라 다른 이격 거리들을 가질 수 있다. 9개의 그래핀 막들(112)이 도시되어 있지만, 본 발명에서 그래핀 막들(112)의 개수는 한정되지 않는다. 그래핀 막들(112)은 그래핀 물질 또는 그래핀 옥사이드 물질을 포함할 수 있다. 그래핀 막들(112)은 도전재, 산화물, 또는 질화물 등을 추가로 함유할 수 있다. 예를 들어, 산화물은 리튬 함유 금속 산화물, 납 함유 산화물, 망간 함유 산화물, 루테늄 함유 산화물, 바나늄 함유 산화물, 코발트 함유 산화물, 또는 니켈 함유 산화물을 포함할 수 있다. 질화물은 바나늄 포함 질화물을 포함할 수 있다. 일 예에서, 그래핀 막들(112)에 전도성 고분자 물질이 추가적으로 제공될 수 있다. 예를 들어, 전도성 고분자는 폴리아세틸렌(Polyaceltylene), 폴리 아닐린(Polyaniline), 폴리피롤(Polypyrrole), 폴리티오펜(Polythiophene), 폴리(3,4-에틸렌디옥시티오펜)(poly(3,4-ethylenedioxylthiophene)), 또는 폴리파라페닐렌비닐렌(Poly(phenyl vinylene))을 포함할 수 있다. 그러나, 전도성 고분자는 상기 예들로 제한되지 않으며, 전도성 고분자 물질들의 혼합물, 비전도성 고분자 물질과의 혼합물, 또는 전도성을 다른 고분자 물질들 등도 포함될 수 있다. 전도성 고분자는 플라스틱이면서 전기 전도 특성을 가질 수 있다.
도 2 내지 도 7은 본 발명의 실시예들에 따른 전극의 제조 방법을 나타낸 사시도들이다.
도 2를 참조하여, 제1 기판(10) 상에 그래핀 막들(20) 및 바인더(30)가 번갈아 적층될 수 있다. 그래핀 막들(20)의 면들은 제1 기판(10)의 상부면에 평행하게 형성될 수 있다. 그래핀 막들(20)은 코팅 방법에 의해 형성될 수 있다. 예를 들어, 그래핀 막들(20)은 스핀 코팅법, 침지법, 캐스팅법, 스크린 인쇄법, 잉크젯 인쇄법, 오프셋 인쇄법, 그라비아 인쇄법, 스탬프법, 스프레이법, 에어 닥터 코터법, 블레이드 코터법, 로드 코터법, 나이프 코터법, 스퀴즈 코터법, 리버스 롤 코터법, 트랜스퍼 롤 코터법, 그라비아 코터법, 키스 코터법, 캐스트 코터법, 스프레이 코터법, 슬릿 오리피스 코터법, 또는 캘린더 코터법 등에 의해 형성될 수 있다. 9개의 그래핀 막들(20)이 도시되어 있지만, 그래핀 막들(20)의 개수는 한정되지 않는다.
각각의 그래핀 막들(20) 각각의 사이에 바인더(30)가 형성될 수 있다. 바인더(30)는 제1 기판(10)의 상부면 및 그래핀 막들(20)에 평행하게 형성될 수 있다. 바인더(30)는 상기 그래핀 막들(20)에 대한 설명에서 본 바와 같이 다양한 코팅 방법들에 의해 형성될 수 있다. 예를 들어, 바인더(30)는 스핀 코팅법으로 형성될 수 있다. 바인더(30)는 비닐리덴 플루오라이드(polyvinylidene fluoride, PVdF) 또는 폴리아크릴산(polyacrylic acid, PAA) 등을 포함할 수 있다. 바인더(30)는 그래핀 막들(20)의 면을 접착할 수 있다.
도 3을 참조하여, 그래핀 막들(20) 및 바인더(30)가 제1 기판(10)에서 분리될 수 있다. 예를 들어, 그래핀 막들(20) 및 바인더(30)는 제1 기판(10)에서 떨어지는 방향으로의 힘을 받을 수 있다. 상기 힘은 그래핀 막들(20) 및 바인더(30)를 제1 기판(10)에서 분리되도록 할 수 있다.
도 4를 참조하여, 상기 그래핀 막들(20)은 제1 방향(D1)으로 절단될 수 있다. 제1 방향(D1)은 그래핀 막들(20)의 면과 평행할 수 있다. 상기 절단은 1회 또는 그 이상이 있을 수 있다. 상기 절단이 3회 이상인 경우, 절단들의 간격은 각각 동일할 수 있다. 그러나, 필요에 따라 각각 다른 간격을 가질 수 있다. 그래핀 막들(20)은 와이어 커팅 공정 또는 레이저 커팅 공정으로 절단될 수 있다. 예를 들어, 와이어 커팅은 블레이드 또는 다이아몬드 코팅 와이어 등을 이용할 수 있다. 예를 들어, 레이저 커팅 공정은 레이저(40)를 사용할 수 있다. 바람직하게는 레이저 커팅 공정이 이용될 수 있다. 레이저 커팅 공정은 커팅 공정시 발생할 수 있는 버르(burr) 및 열 변형 등의 방지에 도움이 될 수 있다.
도 5 및 도 6을 참조하여, 상기 그래핀 막들(20)은 제1 방향(D1)과 직교하는 제2 방향(D2)으로 절단될 수 있다. 제2 방향(D2)은 그래핀 막들(20)과 평행할 수 있다. 상기 절단은 1회 또는 그 이상이 있을 수 있다. 상기 절단이 3회 이상인 경우, 절단들의 간격은 각각 동일할 수 있다. 그러나, 필요에 따라 각각 다른 간격을 가질 수 있다. 그래핀 막들(20)은 와이어 커팅 공정 또는 레이저 커팅 공정 등으로 절단될 수 있다. 이에 따라, 도 6의 그래핀 전극부(50)가 얻어질 수 있다.
도 7을 참조하여, 상기 그래핀 전극부(50)가 제2 기판(100) 상에 형성될 수 있다. 예를 들어, 그래핀 전극부(50)는 제2 기판(100)의 상부면에 수직한 방향으로 힘을 받을 수 있다. 상기 힘은 그래핀 전극부(50)를 제2 기판(100) 상에 형성되도록 할 수 있다. 그래핀 전극부(50)에 포함된 그래핀 막들(20) 및 바인더들(30)의 면은 제2 기판(100)의 상부면과 교차할 수 있다. 예를 들어, 상기 그래핀 막들(20) 및 바인더들(30)의 면이 제2 기판(100)의 상부면과 직교할 수 있다.
도 1을 다시 참조하여, 일 예에서, 상기 바인더들(30)이 제거될 수 있다. 예를 들어, 바인더들(30)은 어닐링되어 제거될 수 있다. 다른 예에서, 바인더들(30)은 제거되지 않을 수 있다.
그래핀 막들(20)에서의 전기 전도는 그래핀 막들(20)의 면과 평행한 방향을 가질 수 있다. 따라서, 제2 기판(100) 면과 교차하도록 형성된 그래핀 전극부(50)를 포함하는 전극은 제2 기판(100) 면과 평행하도록 형성된 그래핀 전극부(미도시)를 포함하는 전극보다 개선된 전기 전도성을 가질 수 있다.
이에 따라, 전기적 성능이 개선된 전극이 얻어질 수 있다.
도 8은 본 발명의 일 실시예에 따른 커패시터를 나타낸 단면도이다.
도 8을 참조하여, 커패시터는 서로 마주보는 제1 기판(100) 및 제2 기판(140), 제1 기판(100) 상에 형성된 제1 그래핀 전극부(110), 제2 기판(140) 아래에 형성된 제2 그래핀 전극부(130), 및 제1 그래핀 전극부(110)와 제2 그래핀 전극부(130) 사이에 제공된 분리막(120)을 포함할 수 있다.
제1 기판(100) 및 제2 기판(140)은 금속 기반의 기판일 수 있다. 예를 들어, 제1 기판(100) 및 제2 기판(140)은 고분자 기판, 알루미늄과 같은 금속 물질이 코팅된 기판, 금속 기판, 금속 호일 또는 실리콘 및 유리가 혼합된 기판일 수 있다.
제1 그래핀 전극부(110)와 제2 그래핀 전극부(130)는 동일한 구조를 가질 수 있다. 그러나, 필요에 따라 제1 그래핀 전극부(110)와 제2 그래핀 전극부(130)는 다른 구조를 가질 수 있다. 제1 그래핀 전극부(110)는 제1 기판(100)의 상부면에 교차하는 제1 그래핀 막들(112) 및 제1 그래핀 막들(112) 각각의 사이를 채우는 전해질(114)을 포함할 수 있다. 제 2 그래핀 전극부(130)는 제 1 기판(100)의 상부면과 마주보는 제 2 기판(140)의 하부면에 교차하는 제2 그래핀 막들(132) 및 제2 그래핀 막들(132) 각각의 사이를 채우는 전해질(134)을 포함할 수 있다. 일 예에서, 제1 그래핀 막들(112)과 제2 그래핀 막들(132)은 각각 제1 기판(100)의 상부면과 제2 기판(140)의 하부면에 직교할 수 있다.
상기 그래핀 막들(112 및 132) 각각은 서로 이격될 수 있다. 그래핀 막들(112) 각각의 이격 거리들은 동일할 수 있다. 그러나, 필요에 따라 다른 이격 거리들을 가질 수 있다. 제1 및 제2 그래핀 막들(112 및 132)의 면적은 적절히 선택될 수 있다. 예를 들어, 제1 및 제2 그래핀 막들(112 및 132)의 면적은 도 2 내지 도 7과 관련하여 위에서 설명한 바와 동일한 절단 공정으로 선택될 수 있다. 상기 그래핀 막들(112 및 132) 각각의 두께는 서로 동일할 수 있다. 제1 및 제2 그래핀 막들(112 및 132)은 각각 약 수백 나노미터 ~ 약 수백 마이크로미터의 두께를 가질 수 있다. 상기 제 1 및 제 2 그래핀 막들(112 및 132)의 두께가 너무 얇으면 상기 커패시터에서의 에너지 저장량이 적어지고, 두께가 너무 두껍게 되면 재료비의 상승이 발생하고 전해질들(114 및 134)의 이동이 원활하지 못하게 된다.
전해질들(114 및 134)은 제1 그래핀 막들(112) 사이의 공간 및 제2 그래핀 막들(132) 사이의 공간의 전부 또는 일부에 채워질 수 있다. 또한, 전해질들(114 및 134)은 아래에서 설명될 분리막(120)에 포함된 기공들(122)의 전부 또는 일부를 채울 수 있다. 전해질들(114 및 134)은 TEABF4, TEMABF4 등의 비리튬염을 포함하거나, LiPF6, LiBF4, LiCLO4, LiN(CF3 SO2)2, CF3SO3Li, LiC(SO2CF3)3, LiAsF6 및 LiSbF6로 이루어진 그룹으로부터 선택되는 1종 이상의 리튬 염을 포함하는 유기 전해질 또는 이들의 혼합일 수 있다.
도 7을 다시 참조하여, 일 예에서, 전해질들(114 및 134)은 그래핀 막들(112)에 포함되는 그래핀 입자들 사이에 채워질 수 있다.
제1 그래핀 전극부(110)의 상부면과 제2 그래핀 전극부(130)의 하부면을 모두 덮도록 제1 그래핀 전극부(110)와 제2 그래핀 전극부(130) 사이에 분리막(120)이 형성될 수 있다. 분리막(120)은 제1 그래핀 전극부(110)와 제2 그래핀 전극부(130) 간의 접촉에 의한 단락을 방지하는 역할을 한다. 분리막(120)은 기공들(122)을 포함할 수 있다. 분리막(120)은 예를 들어, 폴리에틸렌(PE), 폴리프로필렌(PP), 폴리비닐리덴플로라이드(PVDF), 폴리비닐리덴클로라이드, 폴리 아크릴로니트릴(PAN), 폴리아크릴아미드(PAAm), 폴리테트라플로오로 에틸렌(PTFE), 폴리설폰, 폴리에테르술폰(PES), 폴리카보네이트(PC), 폴리아미드(PA), 폴리이미드(PI), 폴리에틸렌옥사이드(PEO), 폴리프로필렌옥사이드(PPO), 셀룰로오스계 고분자, 및 폴리아크릴계 고분자로 이루어진 그룹으로부터 선택되는 1종 이상의 고분자로부터 제조된 미세 다공성 막일 수 있다.
도 9는 본 발명의 다른 실시예에 따른 커패시터를 나타낸 단면도이다. 설명의 간결함을 위해, 도 9에 도시된 실시예에서, 일 실시예와 실질적으로 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 해당 구성 요소에 대한 설명은 생략하기로 한다.
도 9를 참조하여, 커패시터는 서로 마주보는 제1 기판(100) 및 제2 기판(140), 제1 기판(100) 상에 형성된 제1 그래핀 전극부(110), 제2 기판(140) 아래에 형성된 제2 그래핀 전극부(130)를 포함할 수 있다.
제1 그래핀 전극부(110)에 포함된 제1 그래핀 막들(112) 각각은 서로 이격될 수 있다. 제2 그래핀 전극부(130)에 포함된 제2 그래핀 막들(132) 각각은 서로 이격될 수 있다. 상기 제1 그래핀 막들(112) 각각은 이격된 상기 제2 그래핀 막들(132) 각각의 사이에 위치할 수 있다. 제1 그래핀 막들(112) 각각과 제2 그래핀 막들(132) 각각은 서로 이격될 수 있다. 제1 그래핀 전극부(110)의 상부면은 제2 기판(140)의 하부면과 이격될 수 있다. 제2 그래핀 전극부(130)의 하부면은 제1 기판(100)의 상부면과 이격될 수 있다.
제1 기판(100), 제1 그래핀 막들(110), 제2 기판(140), 및 제2 그래핀 막들(130) 사이의 이격된 공간에 전해질(152)이 채워질 수 있다.
이에 따라, 상기 제 1 및 제 2 기판들(100 및 140) 상에 상기 제 1 및 제 2 기판들(100 및 140)의 표면에 교차하게 배향된 상기 제 1 그래핀 막들(110) 및 상기 제 2 그래핀 막들(130)은 큰 표면적을 가져 전자의 이동을 원활히 할 수 있다. 따라서, 우수한 전기화학적 특성을 갖는 커패시터를 구현할 수 있다.
한편, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예 및 실험예들은 모든 면에서 예시적인 것이며, 한정적인 것이 아닌 것으로 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
Claims (7)
- 제1 기판 상에 번갈아 적층된 그래핀 막들 및 바인더들을 형성하는 단계;
상기 그래핀 막들 및 상기 바인더들을 상기 제1 기판에서 분리하는 단계;
상기 그래핀 막들 및 상기 바인더들을 절단하여 그래핀 전극부를 형성하는 단계;
상기 그래핀 전극부를 제2 기판에 전이시키는 단계; 및
상기 바인더들을 제거하는 단계를 포함하고,
상기 그래핀 막들 및 상기 바인더들이 적층되는 방향과 수직한 상기 그래핀 전극부의 일 면은 상기 제2 기판의 상부면과 교차하는 전극 제조 방법. - 제 1 항에 있어서,
상기 그래핀 막들 및 상기 바인더들의 형성 단계는 스핀 코팅 공정을 포함하는 전극 제조 방법. - 제 1 항에 있어서,
상기 그래핀 막들 및 상기 바인더들을 절단하는 단계는 와이어 커팅 공정 또는 레이저 커팅 공정을 포함하는 전극 제조 방법. - 제1 기판 및 제1 그래핀 전극부를 포함하는 제1 전극을 형성하는 단계;
제2 기판 및 제2 그래핀 전극부를 포함하는 제2 전극을 형성하는 단계;
상기 제1 그래핀 전극부와 상기 제2 그래핀 전극부가 마주보도록 상기 제1 전극 및 상기 제2 전극을 결합하는 단계를 포함하고,
상기 제1 전극 및 상기 제2 전극을 형성하는 단계는:
제3 기판 상에 번갈아 적층된 그래핀 막들 및 바인더들을 형성하는 단계;
상기 그래핀 막들 및 상기 바인더들을 상기 제3 기판에서 분리하는 단계;
상기 그래핀 막들 및 상기 바인더들을 절단하여 상기 제1 그래핀 전극부 및 상기 제2 그래핀 전극부를 형성하는 단계;
상기 제1 그래핀 전극부 및 상기 제2 그래핀 전극부를 상기 제1 기판 및 상기 제2 기판에 전이시키는 단계; 및
상기 바인더들을 제거하는 단계를 포함하되,
상기 그래핀 막들 및 상기 바인더들이 적층되는 방향과 수직한 상기 제1 그래핀 전극부의 일 면은 상기 제1 기판의 상부면과 교차하고,
상기 그래핀 막들 및 상기 바인더들이 적층되는 방향과 수직한 상기 제2 그래핀 전극부의 일 면은 상기 제2 기판의 상부면과 교차하는 커패시터 제조 방법. - 제 4 항에 있어서,
상기 제1 전극과 상기 제2 전극을 결합하는 단계는 상기 제1 그래핀 전극부에 포함된 제1 그래핀 막들 사이에 상기 제2 그래핀 전극부에 포함된 제2 그래핀 막들이 배치되는 것을 포함하고,
상기 제2 그래핀 전극부는 상기 제1 그래핀 전극부 및 상기 제1 기판과 이격되고, 상기 제1 그래핀 전극부는 상기 제2 기판과 이격되는 커패시터 제조 방법. - 제 4 항에 있어서,
상기 제1 전극과 상기 제2 전극을 결합하는 단계는 상기 제1 그래핀 전극부 및 상기 제2 그래핀 전극부의 사이에 분리막을 형성하는 단계를 더 포함하는 커패시터 제조 방법. - 제 4 항에 있어서,
상기 제1 기판과 상기 제2 기판 사이에 전해질을 제공하는 단계를 더 포함하는 커패시터 제조 방법.
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