KR102096295B1

KR102096295B1 - 다중 레이트 데이터 처리 방법 및 장치

Info

Publication number: KR102096295B1
Application number: KR1020187020735A
Authority: KR
Inventors: 궈다오 천; 춘롱 리
Original assignee: 후아웨이 테크놀러지 컴퍼니 리미티드
Priority date: 2015-12-26
Filing date: 2016-12-07
Publication date: 2020-04-02
Also published as: WO2017107772A1; JP2019507517A; US10382237B2; CN106921436A; JP6998876B2; CN106921436B; KR20180096721A; EP3382908B1; US20180309603A1; EP3382908A1; EP3382908A4

Abstract

본원은 다중 레이트의 데이터를 처리하는 방법 및 장치를 제공하므로, 라인 카드를 변경하지 않고도 다중 전송 레이트의 신호들이 획득될 수 있어서, 개발 및 유지 보수 비용을 절감하는 데 도움을 줄 수 있다. 본원에서 제공된 방법은 데이터 처리 장치가, 전송 레이트가 제1 레이트인 제1 데이터 및 전송 레이트가 제2 레이트인 제2 데이터를 수신하는 단계, 상기 데이터 처리 장치가, 상기 제1 데이터에 따라 N1개의 제3 데이터 및 N2개의 제4 데이터를 획득하는 단계, 상기 데이터 처리 장치가, 상기 제2 데이터에 따라 M1개의 제5 데이터 및 M2 개의 제6 데이터를 획득하는 단계, 상기 데이터 처리 장치가, 상기 N1개의 제3 데이터, 상기 N2개의 제4 데이터, 및 제1 변조 방식에 따라 직렬 제7 데이터를 획득하는 단계, 상기 데이터 처리 장치가, 상기 M1개의 제5 데이터, 상기 M2개의 제6 데이터, 및 제2 변조 방식에 따라 직렬 제8 데이터를 획득하는 단계를 포함한다

Description

다중 레이트 데이터 처리 방법 및 장치

본원은 2015년 12월 26일자로 중국 특허청에 제출된 "METHOD AND APPARATUS FOR PROCESSING DATA OF MULTIPLE RATES"라는 제목의 중국 특허 출원 CN201511000383.3호의 우선권을 주장하며, 이는 여기서 그 전체가 참고 문헌으로 인용된다.

본원은 통신 분야에 관한 것으로서, 특히 다중 레이트의 데이터를 처리하는 방법 및 장치에 관한 것이다.

현재, 광섬유를 사용하여 서로 통신하는 두 네트워크 장치 각각에 라인 카드(LC: line card)가 배치되어야 한다. 전송할 데이터는 전기 신호에서 특정 전송 레이트의 광 신호로 변환되며, 광 신호는 특정 전송 레이트를 지원하는 이더넷(Ethernet) 광 인터페이스를 사용하여 전송된다. 상이한 전송 레이트의 광 신호들의 경우, 광 신호의 전송 레이트에 따라, 광 신호의 전송 레이트와 일치하는 라인 카드가 광섬유를 사용하여 통신을 수행하는 네트워크 장치에 설치되어야 한다. 따라서, 개발 및 유지 보수 비용이 상대적으로 높다.

본원은 다중 레이트의 데이터를 처리하는 방법 및 장치를 제공하므로, 라인 카드를 변경하지 않고도 다중 전송 레이트의 신호들이 획득될 수 있어서, 개발 및 유지 보수 비용을 절감하는 데 도움을 줄 수 있다.

본원의 실시예에 제공된 기술적 해결책은 다음과 같다.

제1 양태에 따르면, 데이터 처리 장치가, 전송 레이트가 제1 레이트인 제1 데이터 및 전송 레이트가 제1 레이트와 상이한 제2 레이트인 제2 데이터를 수신하는 단계, 데이터 처리 장치가, 제1 레이트 및 제1 데이터에 따라 N1개의 제3 데이터 및 N2개의 제4 데이터를 획득하는 단계, 데이터 처리 장치가, 제2 레이트 및 제2 데이터에 따라 M1개의 제5 데이터 및 M2 개의 제6 데이터를 획득하는 단계, 데이터 처리 장치가, N1개의 제3 데이터, N2개의 제4 데이터, 및 제1 변조 방식에 따라 제7 데이터를 획득하는 단계, 데이터 처리 장치가, M1개의 제5 데이터, M2개의 제6 데이터, 및 제2 변조 방식에 따라 제8 데이터를 획득하는 단계, 그리고 데이터 처리 장치가, 제7 데이터 및 제8 데이터를 출력하는 단계를 포함하고, N1은 1 이상의 정수이고, N2는 0 이상의 정수이며, M1은 1 이상의 정수이고, M2는 0 이상의 정수이며, 제7 데이터는 직렬 전송된 데이터이고, 제7 데이터의 레이트는 제1 레이트이며, 제8 데이터는 직렬 전송된 데이터이고, 제8 데이터의 레이트는 제2 레이트인, 다중 레이트의 데이터를 처리하는 방법이 제공된다.

상기의 기술적 해결책에서 제공된 방법에서, 데이터 처리 장치는 제1 레이트로 전송된 제1 데이터를 다수의 데이터, 예를 들면, N1개의 제3 데이터 및 N2개의 제4 데이터로 분할하고, 다수의 데이터를 변조하여, 제1 레이트로 전송된 제7 데이터를 획득한다. 데이터 처리 장치는 하드웨어 또는 인터페이스를 변경하지 않고, 제2 레이트로 전송된 제2 데이터를 M1개의 제5 데이터 및 M2개의 제6 데이터로 분할하고, M1개의 제5 데이터 및 M2개의 제6 데이터를 제2 레이트로 전송된 제8 데이터로 변조한다. 이러한 방식으로, 데이터 처리 장치는 라인 카드를 변경하지 않으면서 다중 전송 레이트의 신호를 획득할 수 있어서, 개발 및 유지 보수 비용의 감소를 돕는다.

선택적으로, N1이 1이고, N2가 0이면, 데이터 처리 장치가, N1개의 제3 데이터, N2개의 제4 데이터, 및 제1 변조 방식에 따라 제7 데이터를 획득하는 단계는, 데이터 처리 장치가, 제3 데이터를 제7 데이터로서 사용하는 단계를 포함하고, 제1 변조 방식은 제3 데이터를 투명하게(transparently) 전송하는 것이다.

선택적으로, M1이 1이고, M2가 0이면, 데이터 처리 장치가, M1개의 제5 데이터, M2개의 제6 데이터, 및 제2 변조 방식에 따라 제8 데이터를 획득하는 단계는, 데이터 처리 장치가, 제5 데이터를 제8 데이터로서 사용하는 단계를 포함하고, 제2 변조 방식은 제5 데이터를 투명하게 전송하는 것이다.

선택적으로, 데이터 처리 장치가, N1개의 제3 데이터, N2개의 제4 데이터, 및 제1 변조 방식에 따라 제7 데이터를 획득하는 단계는, 데이터 처리 장치가, N1개의 제3 데이터와 N2개의 제4 데이터를 제1 변조 방식에 따라 제9 데이터로 변조하는 단계, 그리고 데이터 처리 장치가, 제9 데이터에 대한 광전(optical-to-electrical) 변환을 수행하여, 광 신호인 제7 데이터를 획득하는 단계를 포함하고, 제9 데이터의 레이트는 제1 레이트이다.

선택적으로, 데이터 처리 장치가, M1개의 제5 데이터, M2개의 제6 데이터, 및 제2 변조 방식에 따라 제8 데이터를 획득하는 단계는, 데이터 처리 장치가, M1개의 제5 데이터와 M2개의 제6 데이터를 제2 변조 방식에 따라 제10 데이터로 변조하는 단계, 그리고 데이터 처리 장치가, 제10 데이터에 대한 광전 변환을 수행하여, 광 신호인 제8 데이터를 획득하는 단계를 포함하고, 제10 데이터의 레이트는 제2 레이트이다.

광전 변환으로서, 데이터 처리 장치는 광 인터페이스로 제7 데이터 및 제8 데이터를 직접 입력할 수 있으므로, 제7 데이터 및 제8 데이터가 광 섬유를 사용하여 전송된다.

선택적으로, 예를 들어, 데이터 처리 장치가, 제1 데이터를 수신하기 위한 포트에 따라 제1 레이트를 결정하고, 제2 데이터를 수신하기 위한 포트에 따라 제2 레이트를 결정하며, 제1 데이터를 수신하기 위한 포트는 제1 레이트에 대응하고, 제2 데이터를 수신하기 위한 포트는 제2 레이트에 대응한다.

데이터 처리 장치는 상이한 포트를 사용하여, 상이한 레이트의 제1 데이터 및 제2 데이터를 각각 수신하므로, 데이터 처리 장치는 데이터를 수신하는 때 포트 정보에 따라 제1 데이터의 제1 레이트와 제2 데이터의 제2 레이트를 직접 결정할수 있어서, 구현 난이도를 감소시키는 데 도움을 준다.

선택적으로, 다른 예에서, 데이터 처리 장치가, 제1 광 신호를 송신하는 데 필요한 대역폭에 따라 제1 레이트를 결정하고, 데이터 처리 장치가, 제2 광 신호를 송신하는 데 필요한 대역폭에 따라 제2 레이트를 결정하며, 제1 광 신호는 제7 데이터에 대해 광전 변환을 수행하여 획득된 신호이고, 제2 광 신호는 제8 데이터에 대해 광전 변환을 수행하여 획득된 신호이다.

데이터 처리 장치는 광 신호의 대역폭 요구 사항에 따라 제1 데이터의 제1 레이트 및 제2 데이터의 제2 레이트를 미리 결정할 수 있고, 데이터 처리 장치에서, 제1 데이터 또는 제2 데이터를 처리하기 위해 사용된 명령을 미리 구성할 수 있어서, 데이터의 처리 효율을 개선하는 데 도움을 준다.

제2 양태에 따르면, 다중 레이트의 데이터를 처리하기 위한 장치가 제공되고, 장치는 수신 유닛, 제1 처리 유닛, 제2 처리 유닛, 제1 변조 유닛, 제2 변조 유닛, 및 출력 유닛을 포함하며, 수신 유닛은, 전송 레이트가 제1 레이트인 제1 데이터 및 전송 레이트가 제1 레이트와 상이한 제2 레이트인 제2 데이터를 수신하도록 구성되고, 제1 처리 유닛은, 제1 레이트 및 제1 데이터에 따라 N1개의 제3 데이터 및 N2개의 제4 데이터를 획득하도록 구성되며, 제2 처리 유닛은, 제2 레이트 및 제2 데이터에 따라 M1개의 제5 데이터 및 M2 개의 제6 데이터를 획득하도록 구성되고, 제1 변조 유닛은, N1개의 제3 데이터, N2개의 제4 데이터, 및 제1 변조 방식에 따라 제7 데이터를 획득하도록 구성되며, 제2 변조 유닛은, M1개의 제5 데이터, M2개의 제6 데이터, 및 제2 변조 방식에 따라 제8 데이터를 획득하도록 구성되고, 출력 유닛은, 제1 변조 유닛에 의해 획득된 제7 데이터 및 제2 변조 유닛에 의해 획득된 제8 데이터를 출력하도록 구성되며, N1은 1 이상의 정수이고, N2는 0 이상의 정수이며, M1은 1 이상의 정수이고, M2는 0 이상의 정수이며, 제7 데이터는 직렬 전송된 데이터이고, 제7 데이터의 레이트는 제1 레이트이며, 제8 데이터는 직렬 전송된 데이터이고, 제8 데이터의 레이트는 제2 레이트이다.

상기의 기술적 해결책에서 제공된 데이터 처리 장치는 제1 레이트로 전송된 제1 데이터를 다수의 데이터, 예를 들면, N1개의 제3 데이터 및 N2개의 제4 데이터로 분할하고, 다수의 데이터를 변조하여, 제1 레이트로 전송된 제7 데이터를 획득한다. 데이터 처리 장치는 하드웨어 또는 인터페이스를 변경하지 않고, 제2 레이트로 전송된 제2 데이터를 M1개의 제5 데이터 및 M2개의 제6 데이터로 분할하고, M1개의 제5 데이터 및 M2개의 제6 데이터를 제2 레이트로 전송된 제8 데이터로 변조한다. 이러한 방식으로, 데이터 처리 장치는 라인 카드를 변경하지 않으면서 다중 전송 레이트의 신호를 획득할 수 있어서, 개발 및 유지 보수 비용의 감소를 돕는다.

선택적으로, N1이 1이고, N2가 0이면, 제1 변조 유닛은 구체적으로, 제3 데이터를 제7 데이터로서 사용하도록 구성되고, 제1 변조 방식은 제3 데이터를 투명하게 전송하는 것이다.

선택적으로, M1이 1이고, M2가 0이면, 제2 변조 유닛은 구체적으로, 제5 데이터를 제8 데이터로서 사용하도록 구성되고, 제2 변조 방식은 제5 데이터를 투명하게 전송하는 것이다.

선택적으로, 제1 변조 유닛은 구체적으로, N1개의 제3 데이터와 N2개의 제4 데이터를 제1 변조 방식에 따라 제9 데이터로 변조하고, 광 신호인 제7 데이터를 획득하기 위해, 제9 데이터에 대한 광전 변환을 수행하도록 구성되며, 제9 데이터의 레이트는 제1 레이트이다.

선택적으로, 제2 변조 유닛은 구체적으로, M1개의 제5 데이터와 M2개의 제6 데이터를 제2 변조 방식에 따라 제10 데이터로 변조하고, 광 신호인 제8 데이터를 획득하기 위해 제10 데이터에 대한 광전 변환을 수행하도록 구성되며, 제10 데이터의 레이트는 제2 레이트이다.

선택적으로, 예를 들어, 장치는 제1 데이터를 수신하기 위한 포트에 따라 제1 레이트를 결정하도록 구성된 제1 결정 유닛, 그리고 제2 데이터를 수신하기 위한 포트에 따라 제2 레이트를 결정하하도록 구성된 제2 결정 유닛을 더 포함하고, 제1 데이터를 수신하기 위한 포트는 제1 레이트에 대응하고, 제2 데이터를 수신하기 위한 포트는 제2 레이트에 대응한다.

선택적으로, 다른 예에서, 장치는 제1 광 신호를 송신하는 데 필요한 대역폭에 따라 제1 레이트를 결정하도록 구성된 제1 결정 유닛, 그리고 제2 광 신호를 송신하는 데 필요한 대역폭에 따라 제2 레이트를 결정하도록 구성된 제2 결정 유닛을 더 포함하고, 제1 광 신호는 제7 데이터에 대해 광전 변환이 수행된 신호이고, 제2 광 신호는 제8 데이터에 대해 광전 변환이 수행된 신호이다.

데이터 처리 장치는 광 신호의 대역폭 요건에 따라 제1 데이터의 제1 레이트 및 제2 데이터의 제2 레이트를 미리 결정할 수 있고, 제1 데이터 또는 제2 데이터를 처리하기 위해 사용되는 명령을 데이터 처리 장치에서 미리 구성하여, 데이터의 처리 효율을 향상시키는 데 도움을 줄 수 있다.

도 1은 라인 카드의 개략적인 구조도이다.
도 2a는 본원의 제1 실시예에 따른 다중 레이트의 데이터를 처리하는 방법의 순서도이다.
도 2b는 본원의 제1 실시예에 따른 다중 레이트의 데이터를 처리하는 방법의 순서도이다.
도 3a는 본원의 제2 실시예에 따른 다중 레이트의 데이터를 처리하는 방법의 순서도이다.
도 3b는 본원의 제2 실시예에 따른 다중 레이트의 데이터를 처리하는 방법의 순서도이다.
도 4는 본원의 제3 실시예에 따른 데이터 처리 장치의 개략적인 구조도이다.
도 5는 본원의 제4 실시예에 따른 데이터 처리 장치의 개략적인 구조도이다.
도 6은 본원의 제5 실시예에 따른 데이터 처리 장치의 개략적인 구조도이다. 과
도 7은 본원의 제6 실시예에 따른 데이터 처리 장치의 개략적인 구조도이다.

본원의 실시예의 목적, 기술적 해결책 및 이점을 보다 명확하게 하기 위해, 본원의 실시예에서 첨부된 도면을 참조하여 본원의 실시예에서의 기술적 해결책을 설명한다. 명백하게, 설명된 실시예들은 본원의 모든 실시예가 아니라 일부에 불과하다.

도 1에 도시된 바와 같이, 일반적인 라인 카드(100)는 데이터 처리 유닛(101)과 광전 변환 유닛(102)을 포함한다. 데이터 처리 유닛(101)은 MAC(Media Access Control) 모듈(1011), SerDes(serializer/deserializer) 인터페이스(1012)를 포함한다.

MAC 모듈(1011)은 1개의 병렬 전송된(parallelly transmitted) 데이터를 수신한다. MAC 모듈(1011)은 병렬 전송된 데이터에 대한 MAC 캡슐화를 수행하여, 캡슐화된 데이터를 획득한다. MAC 모듈(1011)은 캡슐화된 데이터를 SerDes 인터페이스(1012)에 출력한다. SerDes 인터페이스(1012)는 수신된 캡슐화된 데이터를 N개의 병렬 전송된 전기 신호로 분할한다. N개의 전기 신호의 전송 레이트는 표준 레이트이다. 표준 레이트는 이더넷(Ethernet) 표준에서 정의된 전송 레이트일 수 있다. 예를 들어, SerDes 인터페이스(1012)는 수신된 40 Gbit/s 데이터를 4개의 10 Gbit/s 데이터로 분할하거나, SerDes 인터페이스(1012)는 수신된 100 Gbit/s 데이터를 4개의 25 Gbit/s 데이터로 분할하거나, SerDes 인터페이스(1012)는 수신된 100 Gbit/s 데이터를 10개의 10 Gbit/s 데이터로 분할하거나, 또는 SerDes 인터페이스(1012)는 수신된 10 Gbit/s 데이터를 10 Gbit/s에서 여전히 송신한다. SerDes 인터페이스(1012)는 N개의 전기 신호를 광전 변환 유닛(102)에 출력한다. 광전 변환 유닛(102)은 N개의 전송된 전기 신호를 광전 변환하여, N개의 병렬 광 신호를 획득하도록 구성된다. 광전 변환 유닛(102)은 전송할 광 신호를 광전 변환 유닛(102)에 연결된 광섬유를 사용하여 출력할 수 있다.

MAC 모듈(1011)에 의해 수신된 1개의 병렬 전송된 데이터의 전송 레이트가 10 Gbit/s인 예를 이용하면, SerDes 인터페이스(1012)는 MAC 모듈(1011)에 의해 캡슐화된 1개의 병렬 데이터를 1개의 직렬 데이터로 변환한다. 캡슐화된 1개의 병렬 데이터의 전송 레이트는 10Gbit/s이다. 1개의 직렬 데이터의 전송 레이트는 10 Gbit/s이다. SerDes 인터페이스(1012)는 1개의 직렬 데이터를 광전 변환 유닛(102)에 출력한다. 광전 변환 유닛(102)은 1개의 직렬 데이터를 레이트가이 10 Gbit/s인 광 신호로 변환하고, 광섬유를 사용하여 출력할 수 있다. 광전 변환 모듈(102)은 SFP+(small form-factor pluggable plus) 광 모듈을 사용할 수 있고, 전기 신호를 수신하기 위한 SFP+ 광 모듈의 입력 인터페이스는 단일 채널 직렬 인터페이스이다.

MAC 모듈(1011)에 의해 수신된 1개의 병렬 전송된 데이터의 전송 레이트가 40 Gbit/s라면, 도 1의 3개의 SerDes 인터페이스(1012)가 처리 유닛(101)에 추가되어야 한다. 즉, 처리 유닛(101)은 MAC 모듈(1011)과 4개의 SerDes 인터페이스(1012)를 포함한다. 4개의 SerDes 인터페이스(1012) 각각은 1개의 10 Gbit/s 데이터를 출력한다. 대응하여, 광전 변환 유닛(102)은 QSFP+(quad small form-factor pluggable plus) 광 모듈이다. QSFP+ 광 모듈은 처리 유닛(101)에 의해 출력된 4개의 10 Gbit/s 데이터에 대해 광전 변환을 수행하고, 광전 변환 후에 획득된 광 신호를 광섬유를 사용하여 출력한다. 이러한 방식으로, 서로 상이한 전송 레이트를 지원하기 위해, 라인 카드(100), 예를 들어, 4개의 SerDes 인터페이스(1012) 및 QSFP+ 광 모듈을 위해 대응하는 하드웨어가 설계되어야 한다. 일반적인 라인 카드는 특정 전송 레이트만 처리할 수 있다. 따라서, 개발 및 유지 보수 비용이 상대적으로 높습니다.

전술한 문제점의 관점에서, 본원의 실시예들은 라인 카드를 변경하지 않으면서 다중 전송 레이트의 신호를 획득하는 기술적 솔루션의 해결책을 제공하여, 개발 및 유지 보수 비용의 감소를 돕는다. 해결책은 데이터 처리 장치가, 전송 레이트가 제1 레이트인 제1 데이터 및 전송 레이트가 제1 레이트와 상이한 제2 레이트인 제2 데이터를 수신하는 단계, 데이터 처리 장치가, 제1 레이트 및 제1 데이터에 따라 N1개의 제3 데이터 및 N2개의 제4 데이터를 획득하는 단계, 데이터 처리 장치가, 제2 레이트 및 제2 데이터에 따라 M1개의 제5 데이터 및 M2개의 제6 데이터를 획득하는 단계, 데이터 처리 장치가, N1개의 제3 데이터, N2개의 제4 데이터, 및 제1 변조 방식에 따라 제7 데이터를 획득하는 단계, 데이터 처리 장치가, M1개의 제5 데이터, M2개의 제6 데이터, 및 제2 변조 방식에 따라 제8 데이터를 획득하는 단계, 그리고 데이터 처리 장치가, 제7 데이터 및 제8 데이터를 출력하는 단계를 포함하고, N1은 1 이상의 정수이고, N2는 0 이상의 정수이며, M1은 1 이상의 정수이고, M2는 0 이상의 정수이며, 제7 데이터는 직렬 전송된 데이터이고, 제7 데이터의 레이트는 제1 레이트이며, 제8 데이터는 직렬 전송된 데이터이고, 제8 데이터의 레이트는 제2 레이트이다.

본원의 실시예의 데이터 처리 장치는 패킷 전송 네트워크(PTN: packet transport network) 장치, 광 전송 네트워크(OTN: optical transport network) 장치, 광 전송을 사용하는 라우터, 또는 광 전송을 사용하는 스위치와 같은 장치 상에 설치될 수 있다. 예를 들어, 데이터 처리 장치는 장치의 라인 카드 상에 설치될 수 있다.

제1 실시예

도 2a는 데이터 처리 장치가 제1 데이터를 처리하는 프로세스를 도시한다. 도 2b는 데이터 처리 장치가 제2 데이터를 처리하는 프로세스를 도시한다. 데이터 처리 장치는 제1 데이터와 제2 데이터를 동시에 처리하거나, 또는 제1 데이터와 제2 데이터를 순서대로 처리할 수 있다. 제1 데이터 및 제2 데이터의 처리 순서는 여기서 한정되지 않는다.

도 2a에 도시된 바와 같이, 본원의 제1 실시예에서 제공된 다중 레이트의 데이터를 처리하는 방법은 S201 내지 204를 포함한다. 도 2b에 도시된 바와 같이, 본원의 제1 실시예에 제공된 다중 레이트의 데이터 처리 방법은 S205 내지 S208을 포함한다. S201. 데이터 처리 장치는 전송 레이트가 제1 레이트인 제1 데이터를 수신한다.

S202. 데이터 처리 장치는 제1 레이트 및 제1 데이터에 따라 N1개의 제3 데이터와 N2개의 제4 데이터를 획득하고, 여기서 N1은 1 이상의 정수이고, N2는 0 이상의 정수이다.

S203. 데이터 처리 장치는 N1개의 제3 데이터, N2개의 제4 데이터, 및 제1 변조 방식에 따라 제7 데이터를 획득하고, 여기서 제7 데이터는 직렬 전송 데이터이며, 제7 데이터의 전송 레이트는 제1 레이트이다.

S204. 데이터 처리 장치는 제7 데이터를 출력한다.

S205. 데이터 처리 장치는 전송 레이트가 제2 레이트인 제2 데이터를 수신한다.

S206. 데이터 처리 장치는 제2 레이트 및 제2 데이터에 따라 M1개의 제5 데이터 및 M2개의 제6 데이터를 획득하며, 여기서 M1은 1 이상의 정수이고, M2는 0 이상의 정수이다.

S207. 데이터 처리 장치는, M1개의 제5 데이터, M2개의 제6 데이터, 및 제2 변조 방식에 따라 제8 데이터를 획득하고, 여기서 제8 데이터는 직렬 전송 데이터이며, 제8 데이터의 전송 레이트는 제2 레이트이다.

S208. 데이터 처리 장치는 제8 데이터를 출력한다.

본원의 이 실시예에서, 제1 데이터의 "제1"와 제2 데이터의 "제2"는 데이터의 순서를 나타내지 않으며, "제1" 및 "제2"는 제1 데이터와 제2 데이터가 상이한 데이터임을 지시하는 데 사용된다. 즉, S201은 S205 이전 또는 이후에 수행될 수 있거나, 또는 S201 및 S205는 동시에 수행될 수 있다.

예를 들어, 데이터 처리 장치는 제1 데이터와 제2 데이터를 동시에 수신하거나, 또는 제1 데이터와 제2 데이터를 시간순으로 수신할 수 있다. 데이터 처리 장치가 제1 데이터를 수신하기 위한 포트와, 데이터 처리 장치가 제2 데이터를 수신하기 위한 포트는 동일한 포트일 수 있거나, 또는 상이한 포트일 수도 있다. 데이터 처리 장치가 제1 데이터와 제2 데이터를 동시에 수신하면, 데이터 처리 장치가 제1 데이터를 수신하기 위한 포트와, 데이터 처리 장치가 제2 데이터를 수신하기 위한 포트는 상이하다.

가능한 구현에서, 데이터 처리 장치가 제1 데이터를 수신하기 위한 포트와, 데이터 처리 장치가 제2 데이터를 수신하기 위한 포트가 상이하면, 데이터 처리 장치는 포트와 레이트 사이의 대응 관계를 저장할 수 있다. 예를 들어, 제1 대응 관계는 제1 데이터를 수신하기 위한 제1 레이트 및 포트를 포함하고, 제2 대응은 제2 데이터를 수신하기 위한 제2 레이트 및 포트를 포함한다.

선택적으로, S201과 S202 사이에서, 본원의 제1 실시예에서 제공된 방법은 데이터 처리 장치가, 제1 데이터를 수신하기 위한 포트에 따라 제1 레이트를 결정하는 단계를 더 포함한다. 예를 들어, 데이터 처리 장치는 제1 대응 관계 및 제1 데이터를 수신하기 위한 포트에 따라 제1 레이트를 획득할 수 있다.

선택적으로, S205와 S206 사이에서, 본원의 제1 실시예에 제공된 방법은 데이터 처리 장치가, 제2 데이터를 수신하기 위한 포트에 따라 제2 레이트를 결정하는 단계를 더 포함한다. 예를 들어, 데이터 처리 장치는 제2 대응 관계 및 제2 데이터를 수신하기 위한 포트에 따라 제2 레이트를 획득할 수 있다.

예를 들어, 데이터 처리 장치는 제1 수신 포트와 제2 수신 포트를 포함하고, 제1 수신 포트의 버스 대역폭과 제2 수신 포트의 버스 대역폭은 상이하다. 제1 수신 포트의 버스 대역폭은 10 Gbit/s이고, 제2 수신 포트의 버스 대역폭은 40 Gbit/s이다. 데이터 처리 장치가 제1 수신 포트로부터 제1 데이터를 수신하면, 데이터 처리 장치는 제1 데이터의 전송 레이트가 10 Gbit/s라고 결정한다. 데이터 처리 장치가 제2 수신 포트로부터 제2 데이터를 수신하면, 데이터 처리 장치는 제2 데이터의 전송 레이트가 40 Gbit/s라고 결정한다.

다른 가능한 구현에서, 데이터 처리 장치에 의해 수신된 데이터는 광섬유를 사용하여 전송될 필요가 있기 때문에, 데이터 처리 장치는 광섬유를 사용하여 전송되는 광 신호에 필요한 대역폭에 따라 수신된 데이터의 레이트를 결정할 수 있다.

선택적으로, 본원의 제1 실시예에서 제공되는 방법은, 상기 데이터 처리 장치가, 제1 광 신호를 송신하는 데 필요한 대역폭에 따라 상기 제1 레이트를 결정하는 단계를 더 포함하고, 여기서 상기 제1 광 신호는 상기 제7 데이터에 대해 광전 변환을 수행하여 획득된 신호이다. 본원의 제1 실시예에서의 제7 데이터는 전기 신호이다. 예를 들어, 데이터 처리 장치는 S201 전에, S201과 동시에, 또는 S201 이후와 S202 전에, 제1 광 신호에 필요한 대역폭을 판독하여 제1 레이트를 결정할 수 있다. 예를 들어, 데이터 처리 장치는 제1 광전 변환 장치의 레지스터에 저장되어 있는, 제1 광 신호에 필요한 대역폭에 관한 정보를 판독하여 제1 레이트를 결정한다. 제1 광전 변환 장치는 데이터 처리 장치에 의해 출력된 제7 데이터를 광전 변환하여 제1 광 신호를 획득하도록 구성된다.

선택적으로, 본원의 제1 실시예에서 제공되는 방법은, 상기 데이터 처리 장치가, 제2 광 신호를 송신하는 데 필요한 대역폭에 따라 상기 제2 레이트를 결정하는 단계를 더 포함하고, 상기 제2 광 신호는 상기 제8 데이터에 대해 광전 변환을 수행하여 획득된 신호이다. 본원의 제1 실시예에서 제8 데이터는 전기 신호이다. 예를 들어, 데이터 처리 장치는 S205 이전에, S205와 동시에, 또는 S205 이후 및 S206 전에 제2 광 신호에 필요한 대역폭을 판독하여, 제2 레이트를 결정할 수 있다. 예를 들어, 데이터 처리 장치는 제2 광전 변환 장치의 레지스터에 저장되어 있는, 제2 광 신호에 필요한 대역폭에 관한 정보를 판독하여 제2 레이트를 결정한다. 제2 광전 변환 장치는 데이터 처리 장치에 의해 출력된 제8 데이터를 광전 변환하여 제2 광 신호를 획득하도록 구성된다.

예를 들어, S202는, 제1 데이터가 N비트 병렬 전송된 데이터인 때, 데이터 처리 장치가, N1 및 N2에 따라 제1 데이터를 N1개의 제3 데이터와 N2개의 제4 데이터로 분할하는 단계를 포함한다. N1과 N2의 합은 N보다 작거나 또는 같다. 제1 데이터는 N 비트 병렬 전송된 데이터이다.

예를 들어, 제3 데이터의 전송 레이트와 제4 데이터의 전송 레이트는 서로 상이하다. N1개의 제3 데이터는 상이한 콘텐츠를 포함한다. 예를 들어, N1이 2이고, N2가 0이며, 제1 데이터가 16 비트 데이터를 포함하면, 2개의 제3 데이터 중 하나의 제3 데이터는 제1 데이터의 처음 8 비트를 포함하고, 2개의 제3 데이터 내의 다른 제3 데이터는 제1 데이터의 마지막 8 비트를 포함한다. N2가 0보다 더 크면, N2개의 제4 데이터는 상이한 내용을 포함한다. 여기서 예제를 사용하여 기술되지 않는다.

S206에서, 데이터 처리 장치가, 제2 레이트 및 제2 데이터에 따른 M1개의 제5 데이터 및 제 M2 데이터의 제6 데이터를 획득하는 단계의 구체적인 구현은 S202의 구현 원리와 동일하고, 상세한 설명은 여기서 다시 기술되지 않는다. 예를 들어, 제5 데이터의 전송 레이트와 제6 데이터의 전송 레이트는 서로 상이하다. M1개의 제5 데이터는 상이한 콘텐츠를 포함하고, M2개의 제6 데이터는 상이한 콘텐츠를 포함한다. 여기서 예제를 사용하여 기술되지 않는다.

S203에서, N1이 1이고, N2가 0이면, N1개의 제3 데이터, 상기 N2개의 제4 데이터, 및 제1 변조 방식에 따라 제7 데이터를 획득하는 단계는, 상기 데이터 처리 장치가, 상기 제3 데이터를 상기 제7 데이터로서 사용하는 단계를 포함하고, 여기서 상기 제1 변조 방식은 상기 제3 데이터를 투명하게(transparently) 전송하는 것이다. 예를 들어, 데이터 처리 장치는 제3 데이터를 제7 데이터로서 투명하게 전송하고, 제3 데이터의 전송 레이트는 변경하지 않는다. 선택적으로, 데이터 처리 장치는 제3 데이터에 대해 FEC(forward error correction)과 같은 라인 인코딩 처리를 수행할 수 있고, 인코딩 처리 후의 제3 데이터를 제7 데이터로서 사용할 수 있다.

S203에서, N1과 N2의 합이 2보다 크거나 또는 같으면, 데이터 처리 장치가, N1개의 제3 데이터, N2개의 제4 데이터, 및 제1 변조 방식에 따라 제7 데이터를 획득하는 단계는, 데이터 처리 장치가, N1개의 제3 데이터와 N2개의 제4 데이터를 변조하고, 제3 데이터와 제4 데이터를 1개의 직렬 데이터로 결합하는 단계를 포함하고, 여기서 1개의 직렬 데이터는 제7 데이터이다. 제1 변조 방식은 멀티레벨 PAM(multilevel pulse-amplitude modulation), DMT(discrete multi-tone modulation), DD-FTN(direct detection faster than Nyquist modulation) 등일 수 있다. 변조 방식은 단지 예일 뿐이다. 본원의 실시예에서 제공되는 제1 변조 방식은 다중 신호를 하나의 신호로 변환하는 변조 방식일 수 있다. 여기서 예제를 사용하여 기술되지 않는다.

예를 들어, N1은 2이다. 즉, 제3 데이터가 2개 있다. 2개의 제3 데이터 중 1개의 제3 데이터는 제3 데이터의 제1 부분이라고라고 지칭될 수 있고, 2개의 제3 데이터 중 다른 1개의 제3 데이터는 제3 데이터의 제2 부분이라고라고 지칭될 수 있다. N2는 3이다. 즉, 제4 데이터가 3개 있다. 3개의 제4 데이터 중 하나의 제4 데이터는 제4 데이터의 제1 부분이라고라고 지칭될 수 있고, 3개의 제4 데이터 중 다른 1개의 제4 데이터는 제4 데이터의 제2 부분이라고라고 지칭될 수 있으며, 3개의 제4 데이터 중 나머지 1개의 1개의 제4 데이터는 제4 데이터의 제3 부분이라고라고 지칭될 수 있다.

데이터 처리 장치는 PAM-4로써 제3 데이터의 제1 부분과 제3 데이터의 제2 부분을 1개의 제9 데이터로 변조한다. 제3 데이터의 제1 부분 및 제3 데이터의 제2 부분은 모두 로우 레벨 표현(low level representation)인 0을 사용할 수 있고, 제3 데이터의 제1 부분 및 제3 데이터의 제2 부분은 모두 하이 레벨 표현(high level representation)인 1을 사용할 수 있다. 제9 데이터는 각각 00, 01, 10, 및 11로 표현되는 4개의 상이한 펄스 진폭을 사용할 수 있다. 제9 데이터의 경우, 2개의 비트는 1 클록 사이클 내에서 전송된다. 제9 데이터의 진폭은 하나의 동일한 클록 사이클 내에서 전송되는 제3 데이터의 제1 부분의 1 비트 및 제3 데이터의 제2 부분의 1 비트를 포함하는 비트 값에 대응하는 펄스 진폭이다. 예를 들어, 클록 사이클에서, 제3 데이터의 제1 부분의 전송 비트의 값이 0이고, 제3 데이터의 제2 부분의 전송 비트의 값이 1이면, 클록 사이클 내에서 전송되는 제9 데이터의 2 비트의 비트 값은 01이다. 클록 사이클 내의 제9 데이터의 진폭은 비트 값에 대응하는 펄스 진폭, 예를 들면 01이다.

데이터 처리 장치는 PAM-8(pulse-amplitude-modulation with eight amplitude levels)로써 제4 데이터의 제1 부분, 제4 데이터의 제2 부분, 및 제4 데이터의 제3 부분을 1개의 제10 데이터로 변조한다. 제10 데이터의 000, 001, 010, 011, 100, 101, 110, 및 111은 각각 8개의 펄스 진폭을 사용하여 표현된다. 제10 데이터의 경우, 2개의 비트가 1 클록 사이클 내에서 전송된다.

제10 데이터의 진폭은 하나의 동일한 클록 사이클 내에서 전송되는 제4 데이터의 제1 부분의 1 비트, 제4 데이터의 제2 부분의 1 비트, 및 제4 데이터의 제3 부분의 1 비트를 포함하는 비트 값에 대응하는 펄스 진폭이다.

데이터 처리 장치는 제9 데이터와 제10 데이터를 1개의 제7 데이터로 변조한다. 예를 들어, 데이터 처리 장치는 클록 주파수를 증가시켜 제9 데이터와 제10 데이터를 1개의 제7 데이터로 변조한다. 제7 데이터의 한 클록 사이클은 제1 서브 클록 사이클 및 제2 서브 클록 사이클을 포함한다. 제1 서브 클록 사이클의 지속 시간은 제9 데이터의 클록 사이클의 지속 기간의 절반이며, 제2 서브 클록 사이클의 지속 기간은 제10 데이터의 클록 사이클의 지속 시간의 절반이다. 제1 서브 클록 사이클 내에서 전송되는 비트는 클록 사이클 내에서 전송되는 제9 데이터의 비트와 동일하고, 제2 서브 클록 사이클 내에서 전송되는 비트는 클록 사이클 내에서 전송되는 제10 데이터의 비트와 동일하다. 선택적으로, N1개의 제3 데이터와 N2개의 제4 데이터를 사용하여 제7 데이터를 획득하는 과정에서, 제3 데이터와 제4 데이터에 대하여 FEC와 같은 라인 인코딩 처리가 수행될 수 있고, 제1 변조 방식을 사용하여 변조된, 인코딩 처리가 수행된 데이터는 제7 데이터로서 사용된다.

S207에서, M1이 1이고, M2가 0이면, 상기 데이터 처리 장치가, 상기 M1개의 제5 데이터, 상기 M2개의 제6 데이터, 및 제2 변조 방식에 따라 제8 데이터를 획득하는 단계는, 상기 데이터 처리 장치가, 상기 제5 데이터를 상기 제8 데이터로서 사용하는 단계를 포함하고, 여기서 상기 제2 변조 방식은 상기 제5 데이터를 투명하게 전송하는 것이다. 예를 들어, 데이터 처리 장치는 제5 데이터를 제8 데이터로서 투명하게 송신하고, 제5 데이터의 전송 레이트 및 제5 데이터의 전송 방식을 변경하지 않는다.

선택적으로, 데이터 처리 장치는 제5 데이터에 대해 FEC와 같은 라인 인코딩 처리를 수행하고, 인코딩 처리 후의 데이터를 제8 데이터로서 사용할 수 있다.

S207에서, M1과 M2의 합이 2보다 크거나 또는 같으면, 데이터 처리 장치가, M1개의 제5 데이터, M2개의 제6 데이터, 및 제2 변조 방식에 따라 제8 데이터를 획득하는 단계는, 데이터 처리 장치가, M1개의 제5 데이터와 M2개의 제6 데이터를 변조하고, 제5 데이터와 제6 데이터를 1개의 직렬 데이터로 결합하는 단계를 포함하고, 여기서 1개의 직렬 데이터는 제8 데이터이다.

제2 변조 방식의 특정 구현은 S203에서의 제1 변조 방식의 특정 구현과 유사하다.

예를 들어, M1은 4이다. 즉, 제5 데이터가 4개 있다. 4개의 제5 데이터 중 1개의 제5 데이터는 제5 데이터의 제1 부분이라고 지칭될 수 있고, 4개의 제5 데이터 중 다른 1개의 제5 데이터는 제5 데이터의 제2 부분이라고 지칭될 수 있으며, 4개의 제5 데이터 중 또 다른 1개의 제5 데이터는 제5 데이터의 제3 부분이라고 지칭될 수 있고, 4개의 제5 데이터 중 또 다른 1개의 제5 데이터는 제5 데이터의 제4 부분이라고 지칭될 수 있다. M2는 0이다.

데이터 처리 장치는 PAM-4로써 제5 데이터의 제1 부분과 제5 데이터의 제2 부분을 1개의 제11 데이터로 변조한다. 제5 데이터의 제1 부분과 제5 데이터의 제2 부분은 모두 로우 레벨 표현인 0을 사용할 수 있고, 제5 데이터의 제1 부분과 제5 데이터의 제2 부분은 모두 하이 레벨 표현인 1을 사용할 수 있다. 제11 데이터는 각각 00, 01, 10, 및 11로 표현되는 4개의 상이한 펄스 진폭을 사용할 수 있다. 제11 데이터의 경우, 2개의 비트는 1 클록 사이클 내에서 전송된다. 제11 데이터의 진폭은 하나의 동일한 클록 사이클 내에서 전송되는 제5 데이터의 제1 부분의 1 비트 및 제5 데이터의 제2 부분의 1 비트를 포함하는 비트 값에 대응하는 펄스 진폭이다. 예를 들어, 클록 사이클에서, 제5 데이터의 제1 부분의 전송 비트의 값이 0이고, 제5 데이터의 제2 부분의 전송 비트의 값이 1이면, 클록 사이클 내에서 전송되는 제11 데이터의 2 비트의 비트 값은 01이다. 유사하게, 데이터 처리 장치는 PAM-4로써 제5 데이터의 제3 부분과 제5 데이터의 제4 부분을 1개의 제12 데이터로 변조한다.

데이터 처리 장치는 제11 데이터와 제12 데이터를 1개의 제8 데이터로 변조한다. 예를 들어, 데이터 처리 장치는 클록 주파수를 증가시켜 제11 데이터와 제12 데이터를 1개의 제8 데이터로 변조한다. 제8 데이터의 한 클록 사이클은 제1 서브 클록 사이클 및 제2 서브 클록 사이클을 포함한다. 제1 서브 클록 사이클의 지속 기간 및 제2 서브 클록 사이클의 지속 기간 각각은 클록 사이클의 지속 기간의 절반이다. 제1 서브 클록 사이클 내에서 전송되는 비트는 클록 사이클 내에서 전송되는 제11 데이터의 비트와 동일하고, 제2 서브 클록 사이클 내에서 전송되는 비트는 클록 사이클 내에서 전송되는 제12 데이터의 비트와 동일하다.

S203에서의 제1 변조 방식 및 S207에서의 제2 변조 방식은 모두 투명한 전송(transparent transmission)일 수 있거나, 또는 다수의 데이터를 1개의 데이터로 결합하는 것일 수 있다. 대안적으로, 제1 변조 방식은 투명한 전송일 수 있고, 제2 변조 방식은 다수의 데이터를 1개의 데이터로 결합하는 것일 수 있다.

데이터 처리 장치는 S204에서 제7 데이터를 출력한다. 제7 데이터는 전기 신호이다. 예를 들면, 데이터 처리 장치는 제7 데이터를 제1 광전 변환 장치에 출력하고, 제1 광전 변환 장치는 제7 데이터를 제1 광 신호로 변환하며, 제1 광전 변환 장치는 제1 광 신호를 전송용 광섬유에 출력한다.

데이터 처리 장치는 S208에서 제8 데이터를 출력한다. 제8 데이터는 전기 신호이다. 예를 들면, 데이터 처리 장치는 제8 데이터를 제2 광전 변환 장치에 출력하고, 제2 광전 변환 장치는 제8 데이터를 제2 광 신호로 변환하며, 제2 광전 변환 장치는 제2 광 신호를 전송용 광섬유에 출력한다.

본원의 이 실시예에 제공된 방법에서, 데이터 처리 장치는 제1 레이트로 전송된 제1 데이터를 다수의 데이터, 예를 들면, N1개의 제3 데이터 및 N2개의 제4 데이터로 분할하고, 다수의 데이터를 변조하여, 제1 레이트로 전송된 제7 데이터를 획득한다. 데이터 처리 장치는 하드웨어 또는 인터페이스를 변경하지 않고, 제2 레이트로 전송된 제2 데이터를 M1개의 제5 데이터 및 M2개의 제6 데이터로 분할하고, M1개의 제5 데이터 및 M2개의 제6 데이터를 제2 레이트로 전송된 제8 데이터로 변조한다. 이러한 방식으로, 데이터 처리 장치는 라인 카드를 변경하지 않으면서 다중 전송 레이트의 신호를 획득할 수 있어서, 개발 및 유지 보수 비용의 감소를 돕는다.

제2 실시예

도 3a는 데이터 처리 장치가 제1 데이터를 처리하는 프로세스를 도시한다. 도 3b는 데이터 처리 장치가 제2 데이터를 처리하는 프로세스를 도시한다. 데이터 처리 장치는 제1 데이터와 제2 데이터를 동시에 처리하거나, 또는 제1 데이터와 제2 데이터를 순서대로 처리할 수 있다. 제1 데이터 및 제2 데이터의 처리 순서는 여기서 한정되지 않는다.

도 3a에 도시된 바와 같이, 본원의 제2 실시예에서 제공된 다중 레이트의 데이터를 처리하는 방법은 S301 내지 S305를 포함한다. 도 3b에 도시된 바와 같이, 본원의 제2 실시예에서 제공된 다중 레이트의 데이터를 처리하는 방법은 S306 내지 S310을 포함한다.

S301. 데이터 처리 장치는 전송 레이트가 제1 레이트인 제1 데이터를 수신한다.

S302. 데이터 처리 장치는 제1 레이트 및 제1 데이터에 따라 N1개의 제3 데이터와 N2개의 제4 데이터를 획득하고, 여기서 N1은 1 이상의 정수이고, N2는 0 이상의 정수이다.

S303. 데이터 처리 장치는 N1개의 제3 데이터, N2개의 제4 데이터, 및 제1 변조 방식에 따라 제9 데이터를 획득하고, 여기서 제9 데이터의 레이트는 제1 레이트이다.

S304. 데이터 처리 장치는 제9 데이터에 대해 광전 변환을 수행하여, 제7 데이터를 획득하고, 여기서 제7 데이터는 직렬 데이터이고, 제7 데이터는 광 신호이다.

S305. 데이터 처리 장치는 제7 데이터를 출력한다.

S306. 데이터 처리 장치는 제2 데이터를 수신하고, 여기서 제2 데이터의 전송 레이트는 제2 레이트이다.

S307. 데이터 처리 장치는 제2 레이트 및 제2 데이터에 따라 M1개의 제5 데이터 및 M2개의 제6 데이터를 획득하고, 여기서 M1은 1 이상의 정수이고, M2는 0 이상의 정수이다.

S308. 데이터 처리 장치는 M1개의 제5 데이터, M2개의 제6 데이터, 및 제2 변조 방식에 따라 제10 데이터를 획득하고, 여기서 제10 데이터의 레이트는 제2 레이트이다.

S309. 데이터 처리 장치는 제10 데이터에 대해 광전 변환을 수행하여, 제8 데이터를 획득하고, 여기서 제8 데이터는 직렬 데이터이고 제8 데이터는 광 신호이다.

S310. 데이터 처리 장치는 제8 데이터를 출력한다.

본원의 이 실시예에서, 제1 데이터의 "제1"와 제2 데이터의 "제2"는 데이터의 순서를 나타내지 않으며, "제1" 및 "제2"는 제1 데이터와 제2 데이터가 상이한 데이터임을 지시하는 데 사용된다. 즉, S301은 S306 이전 또는 이후에 수행되거나, 또는 S301 및 S306은 동시에 수행될 수 있다.

선택적으로, S301와 S302 사이에서, 본원의 제2 실시예에서 제공된 방법은 데이터 처리 장치가, 제1 데이터를 수신하기 위한 포트에 따라 제1 레이트를 결정하는 단계를 더 포함한다. 예를 들어, 데이터 처리 장치는 제1 대응 관계 및 제1 데이터를 수신하기 위한 포트에 따라 제1 레이트를 획득할 수 있다.

선택적으로, S306과 S307 사이에서, 본원의 제2 실시예에서 제공된 방법은 데이터 처리 장치가, 제2 데이터를 수신하기 위한 포트에 따라 제2 레이트를 결정하는 단계를 더 포함한다. 예를 들어, 데이터 처리 장치는 제2 대응 관계 및 제2 데이터를 수신하기 위한 포트에 따라 제2 레이트를 획득할 수 있다.

상이한 가능한 구현 예에서, 데이터 처리 장치는 광섬유를 사용하여 전송된 광 신호에 필요한 대역폭에 따라 수신된 데이터의 레이트를 결정할 수 있다.

선택적으로, 본원의 제2 실시예에서 제공되는 방법은, 데이터 처리 장치가, 제7 데이터에 필요한 대역폭에 따라 제1 레이트를 결정하는 단계를 더 포함한다. 예를 들어, 데이터 처리 장치는 S301 전에, S301과 동시에, 또는 S301 이후와 S302 전에, 제7 데이터에 필요한 대역폭을 판독하여 제1 레이트를 결정할 수 있다.

선택적으로, 본원의 제2 실시예에서 제공되는 방법은, 데이터 처리 장치가, 제8 데이터에 필요한 대역폭에 따라 제2 레이트를 결정하는 단계를 더 포함한다. 예를 들어, 데이터 처리 장치는 S306 전에, S306과 동시에, 또는 S306 이후와 S307 전에, 제8 데이터에 필요한 대역폭을 판독하여 제2 레이트를 결정할 수 있다.

S302의 특정 구현은 제1 실시예의 S202의 특정 구현을 사용할 수 있다. 여기서 예제를 사용하여 기술되지 않는다. S307의 특정 구현은 제1 실시예의 S206의 특정 구현을 사용할 수 있다. 여기서 예제를 사용하여 기술되지 않는다.

S303에서 제9 데이터를 획득하는 특정 구현은 제1 실시예의 S203에서 제1 실시예에서 제7 데이터를 획득하는 특정 구현을 사용할 수 있다. 여기서 예제를 사용하여 기술되지 않는다. S308에서 제10 데이터를 획득하는 특정 구현은 제1 실시예의 S207에서 제1 실시예에서 제8 데이터를 획득하는 특정 구현을 사용할 수 있다. 여기서 예제를 사용하여 기술되지 않는다.

예를 들어, S304에서, 데이터 처리 장치는 제9 데이터를 광 캐리어에 로딩하고, 제7 데이터를 획득한다.

예를 들면, S309에서, 데이터 처리 장치는 제10 데이터를 광 캐리어에 로딩하고, 제8 데이터를 획득한다.

예를 들어, S305에서, 데이터 처리 장치는 제7 데이터를 광섬유에 출력한다.

예를 들면, S310에서, 데이터 처리 장치는 제8 데이터를 광섬유에 출력한다.

본원의 이 실시예에 제공된 방법에서, 데이터 처리 장치는 제1 레이트로 전송된 제1 데이터를 다수의 데이터, 예를 들면, N1개의 제3 데이터 및 N2개의 제4 데이터로 분할하고, 다수의 데이터를 변조 및 광전 변환을 수행하여, 제1 레이트로 전송된 제7 데이터를 획득한다. 데이터 처리 장치는 하드웨어 또는 인터페이스를 변경하지 않고, 제2 레이트로 전송된 제2 데이터를 M1개의 제5 데이터 및 M2개의 제6 데이터로 분할하고, M1개의 제5 데이터 및 M2개의 제6 데이터를 제2 레이트로 전송된 제8 데이터로 변조 및 광전 변환을 수행한다. 이러한 방식으로, 데이터 처리 장치는 라인 카드를 변경하지 않으면서 다중 전송 레이트의 신호를 획득할 수 있어서, 개발 및 유지 보수 비용의 감소를 돕는다.

제3 실시예

도 4는 본원의 제3 실시예에 따른 데이터 처리 장치의 개략적인 구성도이다. 도 4에 도시된 바와 같이, 데이터 처리 장치(400)는 수신 유닛(401), 제1 처리 유닛(402), 제2 처리 유닛(403), 제1 변조 유닛(404), 제2 변조 유닛(405), 및 출력 유닛(406)를 포함한다. 데이터 처리 장치(400)는 도 2a, 도 2b, 도 3a, 또는 도 3b에 대응하는 실시예에서 제공된 방법을 수행할 수 있다.

수신 유닛(401)은 전송 레이트가 제1 레이트인 제1 데이터 및 전송 레이트가 상기 제1 레이트와 상이한 제2 레이트인 제2 데이터를 수신하도록 구성된다.

제1 처리 유닛(402)은 수신 유닛(401)에 의해 수신된 제1 레이트 및 상기 제1 데이터에 따라 N1개의 제3 데이터 및 N2개의 제4 데이터를 획득하도록 구성되고, 여기서 N1은 1 이상의 정수이며, N2는 0 이상의 정수이다.

제2 처리 유닛(403)은 수신 유닛(401)에 의해 수신된 제2 레이트 및 상기 제2 데이터에 따라 M1개의 제5 데이터 및 M2개의 제6 데이터를 획득하도록 구성되고, 여기서 M1은 1 이상의 정수이고, M2는 0 이상의 정수이다.

제1 변조 유닛(404)은 제1 처리 유닛(402)에서 획득된 N1개의 제3 데이터, 상기 N2개의 제4 데이터, 및 제1 변조 방식에 따라 제7 데이터를 획득하도록 구성되며, 여기서 제7 데이터는 직렬 전송된 데이터이고, 제7 데이터의 레이트는 제1 레이트이다.

제2 변조 유닛(405)은 제2 처리 유닛(403)에서 획득된 M1개의 제5 데이터, 상기 M2개의 제6 데이터, 및 제2 변조 방식에 따라 제8 데이터를 획득하도록 구성되고, 여기서 제8 데이터는 직렬 전송된 데이터이고, 제8 데이터의 레이트는 제2 레이트이다.

출력 유닛(406)은 상기 제1 변조 유닛(404)에 의해 획득된 상기 제7 데이터 및 상기 제2 변조 유닛(405)에 의해 획득된 상기 제8 데이터를 출력하도록 구성된다.

예를 들어, N1이 1이고, N2가 0이면, 상기 제1 변조 유닛(404)은 구체적으로, 상기 제3 데이터를 상기 제7 데이터로서 사용하도록 구성되고, 여기서 상기 제1 변조 방식은 상기 제3 데이터를 투명하게 전송하는 것이다.

예를 들어, M1이 1이고, M2가 0이면, 상기 제2 변조 유닛(405)은 구체적으로, 상기 제5 데이터를 상기 제8 데이터로서 사용하도록 구성되고, 상기 제2 변조 방식은 상기 제5 데이터를 투명하게 전송하는 것이다.

상기 제1 변조 유닛(404)은 구체적으로, 제1 처리 유닛(402)에 의해 획득된 상기 N1개의 제3 데이터와 상기 N2개의 제4 데이터를 상기 제1 변조 방식에 따라 제9 데이터로 변조하고, 광 신호인 상기 제7 데이터를 획득하기 위해, 상기 제9 데이터에 대한 광전 변환을 수행하도록 구성되며, 상기 제9 데이터의 레이트는 상기 제1 레이트이다.

상기 제2 변조 유닛(405)은 구체적으로, 제2 처리 유닛(403)에 의해 획득된 상기 M1개의 제5 데이터와 상기 M2개의 제6 데이터를 상기 제2 변조 방식에 따라 제10 데이터로 변조하고, 광 신호인 상기 제8 데이터를 획득하기 위해 상기 제10 데이터에 대한 광전 변환을 수행하도록 구성되며, 상기 제10 데이터의 레이트는 상기 제2 레이트이다.

선택적으로, 데이터 처리 장치(400)는 제1 결정 유닛(407) 및 제2 결정 유닛(408)을 더 포함한다.

예를 들어, 구현 예에서, 제1 결정 유닛(407)은 제1 데이터를 수신하기 위한 포트에 따라 제1 레이트를 결정하도록 구성되며, 여기서 제1 데이터를 수신하기 위한 포트는 제1 레이트에 대응한다. 제2 결정 유닛(408)은 제2 데이터를 수신하기 위한 포트에 따라 제2 레이트를 결정하도록 구성되며, 여기서 제2 데이터를 수신하기 위한 포트는 제2 레이트에 대응한다.

예를 들어, 다른 구현에서, 제1 결정 유닛(407)은 제1 광 신호를 송신하는 데 필요한 대역폭에 따라 제1 레이트를 결정하고, 제2 결정 유닛(408)은 제2 광 신호를 송신하는 데 필요한 대역폭에 따라 제2 레이트를 결정하도록 구성되며, 여기서 상기 제1 광 신호는 상기 제7 데이터에 대해 광전 변환이 수행된 신호이고, 상기 제2 광 신호는 상기 제8 데이터에 대해 광전 변환이 수행된 신호이다.

본원의 실시예에 제공된 데이터 처리 장치에서, 제1 처리 유닛은 제1 레이트로 전송된 제1 데이터를 다수의 데이터, 예를 들어 N1개의 제3 데이터와 N2개의 제4 데이터로 분할할 수 있다. 제1 변조 유닛은 다수의 데이터를 변조하여 제1 레이트로 전송된 제7 데이터를 획득한다. 데이터 처리 장치는 하드웨어 또는 인터페이스를 변경하지 않으면서, 제2 레이트로 전송된 제2 데이터를 처리한다. 즉, 제2 처리 유닛은 제2 레이트로 전송된 제2 데이터를 M1개의 제5 데이터와 M2개의 제6 데이터로 분할한다. 제2 변조 유닛은 M1개의 제5 데이터와 M2개의 제6 데이터를 제2 레이트로 전송된 제8 데이터로 변조한다. 이러한 방식으로, 데이터 처리 장치는 라인 카드를 변경하지 않으면서 다중 전송 레이트의 신호를 획득할 수 있어서, 개발 및 유지 보수 비용의 감소를 돕는다.

제4 실시예

도 5는 본원의 제4 실시예에 따른 데이터 처리 장치의 개략적인 구조도이다. 도 1에 도시된 바와 같이, 도 5를 참조하면, 데이터 처리 장치(500)는 프로세서(501), 메모리(502), 및 통신 인터페이스(503)를 포함한다. 프로세서(501), 메모리(502), 및 통신 인터페이스(503)는 통신 버스(504)를 사용하여 연결된다.

메모리(502)는 프로그램을 저장하도록 구성된다.

프로세서(501)는 메모리(502)로부터 판독된 프로그램에 포함된 실행 가능한 명령에 따라 다음과 같은 동작을 수행하도록 구성된다.

프로세서(501)는 통신 인터페이스(503)를 사용하여 전송 레이트가 제1 레이트인 제1 데이터 및 전송 레이트가 상기 제1 레이트와 상이한 제2 레이트인 제2 데이터를 수신하도록 구성된다.

프로세서(501)는 제1 레이트 및 상기 제1 데이터에 따라 N1개의 제3 데이터 및 N2개의 제4 데이터를 획득하도록 구성되고, 여기서 N1은 1 이상의 정수이며, N2는 0 이상의 정수이다.

프로세서(501)는 제2 레이트 및 상기 제2 데이터에 따라 M1개의 제5 데이터 및 M2개의 제6 데이터를 획득하도록 구성되고, 여기서 M1은 1 이상의 정수이고, M2는 0 이상의 정수이다.

프로세서(501)는 N1개의 제3 데이터, 상기 N2개의 제4 데이터, 및 제1 변조 방식에 따라 제7 데이터를 획득하도록 구성되고, 여기서 제7 데이터는 직렬 전송된 데이터이며, 제7 데이터의 레이트는 제1 레이트이다.

프로세서(501)는 상기 M1개의 제5 데이터, 상기 M2개의 제6 데이터, 및 제2 변조 방식에 따라 제8 데이터를 획득하도록 구성되고, 여기서 제8 데이터는 직렬 전송된 데이터이며, 제8 데이터의 레이트는 제2 레이트이다.

프로세서(501)는 통신 인터페이스(503)를 사용하여 제7 데이터 및 제8 데이터를 출력하도록 구성된다.

또한, 프로세서(501)는 메모리(502) 내의 실행 가능한 명령에 따라 통신 인터페이스(503)와 협력하여, 도 5에 도시된 데이터 처리 장치(500)는 제1 실시예 또는 제2 실시예의 데이터 처리 장치에 의해 수행되는 동작을 수행한다.

도 5에 도시된 데이터 처리 장치(500)와 도 4에 도시된 데이터 처리 장치(400)는 동일한 장치일 수 있고, 예를 들어, 모두 제1 실시예 또는 제2 실시예의 데이터 처리 장치이다. 도 5는 물리적인 관점에서, 데이터 처리 장치에 포함된 콘텐츠를 도시하고, 도 4는 논리적 관점에서, 데이터 처리 장치에 포함된 콘텐츠를 도시하는 것으로 간주될 수 있다. 선택적으로, 도 4에 도시된 수신 유닛(401) 및 출력 유닛(407)은 도 5의 통신 인터페이스(503)를 사용하여 구현될 수 있고, 통신 인터페이스(503)는 적어도 하나의 물리적 인터페이스를 포함할 수 있다. 도 4에 도시된 제1 처리 유닛(402), 제2 처리 유닛(403), 제1 변조 유닛(404), 제2 변조 유닛(405), 제1 결정 유닛(407), 및 제2 결정 유닛(408)은 메모리(502)에 저장된 실행 가능 명령에 따라 도 5에 도시된 프로세서(501)에 의해 구현될 수 있다. 프로세서(501)는 적어도 하나의 물리적 프로세서를 포함할 수 있다.

본원의 실시예에 제공된 데이터 처리 장치에서, 프로세서는 제1 레이트로 전송된 제1 데이터를 다수의 데이터, 예를 들어 N1개의 제3 데이터와 N2개의 제4 데이터로 분할할 수 있다. 프로세서는 다수의 데이터를 변조하여, 제1 레이트로 전송된 제7 데이터를 획득한다. 데이터 처리 장치는 하드웨어 또는 인터페이스를 변경하지 않고 제2 레이트로 전송된 제2 데이터를 처리한다. 즉, 프로세서는 제2 레이트로 전송된 제2 데이터를 M1개의 제5 데이터와 M2개의 제6 데이터로 분할한다. 프로세서는 M1개의 제5 데이터와 M2개의 제6 데이터를 제2 레이트로 전송된 제8 데이터로 변조한다. 이러한 방식으로, 데이터 처리 장치는 라인 카드를 변경하지 않으면서 다중 전송 레이트의 신호를 획득할 수 있어서, 개발 및 유지 보수 비용의 감소를 돕는다.

제5 실시예

도 6은 본원의 제5 실시예에 따른 데이터 처리 장치의 개략적인 구조도이다.

데이터 처리 장치(600)는 인터페이스 회로(601), 제1 셀렉터(604), 출력 인터페이스(605), 컨트롤러(606), 입력 인터페이스(607), 제2 셀렉터(608), 제1 변조 모듈(609), 제2 변조 모듈(610), 및 제3 셀렉터(611)를 포함한다. 선택적으로, 데이터 처리 장치(600)는 제1 MAC 모듈(602) 및 제2 MAC 모듈(603)을 더 포함한다.

인터페이스 회로(601), 제1 MAC 모듈(602), 제2 MAC 모듈(603), 제1 셀렉터(604), 출력 인터페이스(605), 및 컨트롤러(606)는 제1 칩(도 6에 도시되지 않음)에 통합될 수 있다. 입력 인터페이스(607), 제2 셀렉터(608), 제1 변조 모듈(609), 제2 변조 모듈(610), 및 제3 셀렉터(611)는 제2 칩(도 6에 도시되지 않음)에 통합될 수 있다.

데이터 처리 장치(600)는 제1 실시예 또는 제3 실시예의 데이터 처리 장치일 수 있다. 인터페이스 회로(601)는 수신 유닛(401)의 기능을 구현할 수 있다. 제1 셀렉터(604) 및 출력 인터페이스(605)는 제1 처리 유닛(402)의 기능을 구현할 수 있고, 제2 처리 유닛(403)의 기능을 더 구현할 수 있다. 입력 인터페이스(607), 제2 셀렉터(608), 및 제1 변조 모듈(609)은 제1 변조 유닛(404)의 기능을 구현할 수 있다. 입력 인터페이스(607), 제2 셀렉터(608), 및 제2 변조 모듈(610)은 제2 변조 유닛의 기능을 구현할 수 있다. 제3 셀렉터(611)는 출력 유닛(406)의 기능을 구현할 수 있다. 선택적으로, 컨트롤러(606)는 제1 결정 유닛(407)의 기능을 구현할 수 있고, 제2 결정 유닛(408)의 기능을 추가로 구현할 수 있다.

다음은 데이터 처리 장치(600)가 제1 데이터를 수신하고, 제1 데이터의 제1 레이트는 10 Gbit/s이고, 데이터 처리 장치(600)는 제2 데이터를 수신하며, 제2 데이터의 제2 레이트는 40 Gbit/s인 예제를 사용하여 데이터 처리 장치(600)의 동작 원리를 설명한다.

데이터 처리 장치(600)에서, 인터페이스 회로(601)의 출력단은 상이한 포트, 예를 들어, 제1 포트 및 제2 포트를 포함한다. 제1 포트는 제1 데이터를 수신하도록 구성되고, 제2 포트는 제2 데이터를 수신하도록 구성된다. 제1 포트는 제1 셀렉터(604)로 데이터를 전송할 수 있다. 제2 포트는 제1 셀렉터(604)로 데이터를 전송할 수 있다.

선택적으로, 제1 칩이 제1 MAC 모듈(602)과 제2 MAC 모듈(603)을 더 포함하면, 제1 MAC 모듈(602)을 사용하여 제1 포트와 제1 셀렉터(604)가 연결되고, 제1 MAC 모듈(602)은 제1 데이터에 대해 MAC 캡슐화를 수행하도록 구성되며, 제2 MAC 모듈(603)을 사용하여 제2 포트와 제1 셀렉터(604)가 연결되고, 제2 MAC 모듈(603)은 제2 데이터에 대해 MAC 캡슐화를 수행하도록 구성된다.

출력 인터페이스(605)는 SerDes(serializer/deserializer) 인터페이스를 사용하여 구현될 수 있고, 제1 셀렉터(604)는 출력 인터페이스(605)의 병렬 입력 인터페이스에 데이터를 전송할 수 있다. 출력 인터페이스(605)는 4개의 직렬 출력 인터페이스, 즉, 도 6에 도시된 OUT1 내지 OUT4를 갖는다.

제2 칩에서, 입력 인터페이스(607)는 SerDes 인터페이스를 사용하여 구현될 수 있고, SerDes 인터페이스는 4개의 직렬 입력 인터페이스, 즉 IN1 내지 IN4를 갖는다. 출력 인터페이스(605)의 OUT1 내지 OUT4는 각각 입력 인터페이스(607)의 IN1 내지 IN4에 데이터를 전송할 수 있다. 출력 인터페이스(605) 및 입력 인터페이스(607)는 제1 칩으로부터 제2 칩으로 데이터를 전송하도록 구성된다. 입력 인터페이스(607)의 4개의 병렬 출력 인터페이스는 각각 제2 셀렉터(608)의 4개의 입력단에 데이터를 전송하도록 구성된다. 제2 셀렉터(608)의 출력단은 제1 변조 모듈(609) 및 제2 변조 모듈(610)에 각각 데이터를 전송할 수 있다. 제1 변조 모듈(609)은 1개의 10 Gbit/s 데이터를 투명하게 전송하도록 구성되고, 제2 변조 모듈(610)은 4개의 10 Gbit/s 데이터를 1개의 40 Gbit/s 데이터로 변조 및 결합하도록 구성된다.

컨트롤러(606)는 통신 버스를 사용하여 제1 셀렉터(604), 제2 셀렉터(608), 및 제3 셀렉터(611)와 개별적으로 통신할 수 있다. 컨트롤러(606)는 데이터 처리 장치(600)의 제1 칩, 또는 제2 칩, 또는 다른 칩에 통합될 수 있다. 컨트롤러(606)는 다수의 제어 유닛을 포함할 수 있고, 복수의 제어 유닛은 데이터 처리 장치(600)의 제1 칩, 제2 칩, 또는 다른 칩에 개별적으로 통합된다.

인터페이스 회로(601)는 제1 데이터를 수신하고, 컨트롤러(606)는 제1 레이트가 10 Gbit/s라고 결정한다. 예를 들어, 제1 데이터는 1개의 병렬 데이터이다.

예를 들어, 컨트롤러(606)는 제1 실시예에서 제1 레이트를 결정하는 임의의 구현을 사용하여 제1 레이트를 결정할 수 있다. 인터페이스 회로(601)는 제1 데이터를 제1 셀렉터(604)에 출력한다. 선택적으로, 인터페이스 회로(601)는 제1 데이터를 제1 MAC 모듈(602)에 먼저 출력하고, 제1 MAC 모듈(602)은 제1 데이터에 대해 MAC 캡슐화를 수행하며, 제1 MAC 모듈(602)은 캡슐화된 제1 데이터를 제1 셀렉터(604)에 출력한다.

예를 들어, 일례에서, 컨트롤러(606)는 인터페이스 회로(601)가 제1 데이터를 수신하기 위한 포트를 획득하고, 제1 데이터를 수신하기 위한 포트에 따라 제1 레이트를 결정한다.

예를 들어, 다른 예에서, 컨트롤러(606)는 광섬유를 사용하여 전송된 광 신호에 필요한 대역폭에 따라 수신된 데이터의 레이트를 결정한다. 예를 들어, 컨트롤러(606)는 제1 광전 변환 장치의 대역폭을 판독하고, 제1 레이트를 획득한다. 제1 광전 변환 장치는 데이터 처리 장치(600)에 의해 출력된 제7 데이터를 광전 변환하여, 제1 광 신호를 획득하도록 구성된다. 예를 들어, 컨트롤러(606)는 PCI(peripheral component interconnect) 버스를 사용하여, 제1 광전 변환 장치의 레지스터(register)에 저장되어 있는, 대역폭에 관한 정보를 판독한다.

예를 들어, 제1 셀렉터(604)는 제1 데이터를 출력 인터페이스(605)에 출력한다.

예를 들어, 출력 인터페이스(605)는 제1 명령에 따라 1개의 병렬 제1 데이터를 1개의 직렬 제3 데이터로 변환한다. 제1 명령은 1개의 병렬 제1 데이터를 1개의 직렬 제3 데이터로 변환하도록 출력 인터페이스(605)를 지시하는 데 사용된다. 예를 들어, 제1 명령은 컨트롤러(606)에 의해 출력 인터페이스(605)로 송신되는 명령이다. 출력 인터페이스(605)는 OUT1로부터 제2 칩으로 1개의 직렬 제3 데이터를 출력한다. 구체적으로, 출력 인터페이스(605)는 입력 인터페이스(607)의 IN1을 통해 1개의 제3 데이터를 제2 칩에 입력한다.

예를 들어, 제2 셀렉터(608)는 제2 명령에 따라 1개의 제3 데이터를 제1 변조 모듈(609)에 출력한다. 제2 명령은 1개의 제3 데이터를 제1 변조 모듈(609)에 출력하도록 제2 셀렉터(608)에 지시하는 데 사용된다. 예를 들어, 제2 명령은 컨트롤러(606)에 의해 제2 셀렉터(608)로 송신된다. 제1 변조 유닛(609)는 제3 데이터를 제7 데이터로 투명하게 전송한다.

예를 들어, 제3 셀렉터(611)는 제7 데이터를 출력한다. 예를 들어, 제1 변조 모듈(609)의 출력단에서 출력되는 데이터가 병렬 데이터이면, 제3 셀렉터(611)의 출력단은 SerDes 인터페이스에 연결될 수 있으며, SerDes 인터페이스는 데이터 처리 장치의 출력 인터페이스로서 사용되고, 병렬 데이터를 직렬 제7 데이터로 변환하며, 제7 데이터를 출력한다. 다른 예에서, 제1 변조 모듈(609)에 의해 출력된 데이터가 직렬 제7 데이터이면, 제3 셀렉터(611)는 제7 데이터를 직접 출력할 수 있다.

인터페이스 회로(601)는 제2 데이터를 수신한다. 예를 들어, 제2 데이터는 1개의 병렬 데이터이다. 컨트롤러(606)는 실시예에서 제2 레이트를 결정하는 임의의 구현을 사용하여 제2 레이트가 40 Gbit/s임을 결정한다.

예를 들어, 일례에서, 컨트롤러(606)는 인터페이스 회로(601)가 제2 데이터를 수신하기 위한 포트를 획득하고, 제2 데이터를 수신하기 위한 포트에 따라 제2 레이트를 결정한다.

예를 들어, 다른 예에서, 컨트롤러(606)는 광섬유를 사용하여 전송된 광 신호에 필요한 대역폭에 따라 수신된 데이터의 레이트를 결정한다. 예를 들어, 컨트롤러(606)는 제2 광전 변환 장치의 대역폭을 판독하고, 제2 레이트를 획득한다. 제2 광전 변환 장치는 데이터 처리 장치(600)에 의해 출력된 제8 데이터를 광전 변환하여, 제2 광 신호를 획득하도록 구성된다. 예를 들어, 컨트롤러(606)는 PCI 버스를 사용하여, 제2 광전 장치의 레지스터에 저장되어 있는 대역폭에 관한 정보를 판독한다.

또한, 데이터 처리 장치(600)를 제1 광전 변환 장치 및 제2 광전 변환 장치에 연결하는 방식은, 데이터 처리 장치(600)의 출력단이 제1 광전 변환 장치 및 제2 광전 변환 장치에 서로 상이한 시간 간격으로 개별적으로 연결되는 것이다. 데이터 처리 장치(600)가 제1 광전 변환 장치 또는 제2 광전 변환 장치에 연결된 후, 컨트롤러(606)는 초기화 처리에서, 제1 광전 변환 장치 또는 제2 광전 변환 장치의 대역폭을 획득한다. 데이터 처리 장치(600)는 제1 광전 변환 장치에 연결되고, 컨트롤러(606)는 인터페이스 회로(601)에 의해 수신된 제1 데이터의 레이트가 제1 레이트라고 결정한다. 데이터 처리 장치(600)는 제2 광전 변환 장치에 연결되고, 컨트롤러(606)는 인터페이스 회로(601)에 의해 수신된 제2 데이터의 레이트가 제2 레이트라고 결정한다.

데이터 처리 장치(600)의 출력단은 제1 광전 변환 장치에 연결되고, 데이터 처리 장치(600)의 출력단이 제1 광전 변환 장치에 직접 연결되는 구현 예를 포함할 수 있거나, 또는 데이터 처리 장치(600)의 출력단과 제1 광전 변환 장치의 입력단 사이에는 다른 요소가 존재할 수도 있으며, 데이터 처리 장치(600)는 다른 소자에 데이터를 출력하고, 다른 소자는 제1 광전 변환 장치에 데이터를 출력한다는 것을 유의해야 한다. 데이터 처리 장치(600)의 출력단이 제2 광전 변환 장치에 연결되는 것은 동일한 구현을 포함한다.

예를 들면, 인터페이스 회로(601)는 제2 데이터를 제1 셀렉터(604)에 출력한다. 선택적으로, 인터페이스 회로(601)는 제2 데이터를 제2 MAC 모듈(603)에 출력하고, 제2 MAC 모듈(603)은 제2 데이터에 대해 MAC 캡슐화를 수행하며, 제2 MAC 모듈(602)은 캡슐화된 제2 데이터를 제1 셀렉터(604)에 출력한다.

예를 들어, 제1 셀렉터(604)는 제2 데이터를 출력 인터페이스(605)에 출력한다.

예를 들어, 출력 인터페이스(605)는 제3 명령에 따라 1개의 병렬 40 Gbit/s 제2 데이터를 4개의 직렬 10 Gbit/s 제5 데이터로 변환하고, 출력 인터페이스(605)의 OUT1로부터 OUT4까지 각각 4개의 제5 데이터를 출력한다. 예를 들어, 제2 데이터는 32 비트 병렬 데이터이다. 출력 인터페이스(605)는 32 비트 병렬 데이터의 최상위 비트 중 제1 비트 내지 제8 비트를 1개의 제5 데이터로 변환하고, 1개의 제5 데이터를 OUT1으로부터 출력하고, 제9 비트 내지 제16 비트를 다른 1개의 제5 데이터로 변환하여 다른 1개의 제5 데이터를 OUT2로부터 출력하며, 제17 비트 내지 제24 비트를 다른 1개의 제5 데이터로 변환하여 다른 1개의 제5 데이터를 OUT3으로부터 출력하고, 제25 비트 내지 제32 비트를 다른 1개의 제5 데이터로 변환하고, 다른 1개의 제5 데이터를 OUT4로부터 출력한다. 예를 들어, 제3 명령은 컨트롤러(606)에 의해 출력 인터페이스(605)로 송신된다.

예를 들어, 제2 셀렉터(608)는 제4 명령에 따라 4개의 제5 데이터를 제2 변조 모듈(610)에 출력한다. 제2 변조 유닛(610)은 4개의 제5 데이터를 1개의 제8 데이터로 결합한다. 예를 들어, 제2 변조 유닛(610)은 제1 실시예의 변조 방식을 사용하여 1개의 제8 데이터를 획득할 수 있다.

예를 들어, 제3 셀렉터(611)는 제8 데이터를 출력한다. 예를 들어, 제2 변조 모듈(610)의 출력단에서 출력되는 데이터가 병렬 데이터이면, 제3 셀렉터(611)의 출력단은 SerDes 인터페이스에 연결될 수 있으며, SerDes 인터페이스는 데이터 처리 장치(600)의 출력 인터페이스로서 사용되고, 병렬 데이터를 직렬 제8 데이터로 변환하며, 제8 데이터를 출력한다. 다른 예에서, 제2 변조 모듈(610)에 의해 출력된 데이터가 직렬 제8 데이터이면, 제3 셀렉터(611)는 제8 데이터를 직접 출력할 수 있다.

예를 들어, 도 6에 제공된 데이터 처리 장치(600)에서, 제1 데이터 및 제2 데이터는 인터페이스 회로(601)의 상이한 포트를 사용하여 수신된다. 동일한 포트를 사용하여 제1 데이터와 제2 데이터가 수신되는 때, 인터페이스 회로(601)는 제4 셀렉터(도 6에서는 미도시)를 사용하여 제1 MAC 모듈(602) 또는 제2 MAC 모듈(603)에 데이터를 전송한다. 컨트롤러(606)는 제1 데이터의 레이트가 10 Gbit/s라고 결정하고, 제4 셀렉터가 제1 데이터를 제1 MAC 모듈(602)에 전송할 수 있도록, 제4 셀렉터에 대한 제1 명령을 구성한다. 컨트롤러(606)는 제2 데이터의 레이트가 40 Gbit/s라고 결정하고, 제4 셀렉터가 제2 데이터를 제2 MAC 모듈(603)에 전송할 수 있도록, 제4 셀렉터에 대한 제2 명령을 구성한다.

예를 들어, 도 6에서 제공된 데이터 처리 장치(600)가 제2 실시예에서의 데이터 처리 장치인 때, 즉, 제7 데이터가 광 신호이고 제8 데이터가 광 신호인 때, 데이터 처리 장치(600)는 광전 변환 모듈을 더 포함한다. 제3 셀렉터(611)는 광전 변환 모듈에 데이터를 전송하고, 광전 변환 모듈의 출력단은 제7 데이터와 제8 데이터를 출력한다. 예를 들어, 제1 광전 변환 모듈은 제9 데이터를 광 캐리어(optical carrier)에 로딩하고, 제7 데이터를 획득한다. 제2 광전 변환 모듈은 제10 데이터를 광 캐리어 상에 로딩하고, 제8 데이터를 획득한다. 예를 들어, 광 캐리어는 광전 변환 모듈의 광원에 의해 생성될 수 있다. 광원은 레이저 다이오드(LD: laser diode) 또는 발광 다이오드(LED: light emitting diode)일 수 있다. 예를 들어, 광전 변환 모듈은 핫 플러깅(hot plugging) 구성 요소이다.

데이터 처리 장치(600)에서의 제1 MAC 모듈(602), 제2 MAC 모듈(603), 컨트롤러(606), 제1 변조 모듈(609), 및 제2 변조 모듈(610)은 CPU(central processing unit)를 사용하여 구현될 수 있거나, 또는 FPGA(field-programmable gate array) 또는 코프로세서(coprocessor)와 같은 프로그램 가능 소자를 사용하여 구현될 수 있다. 명백하게, 기능 모듈은 소프트웨어와 하드웨어를 결합하는 방식으로 구현될 수 있다.

본원의 이 실시예에 제공된 데이터 처리 장치는 제1 레이트로 전송된 제1 데이터를 다수의 데이터, 예를 들어 N1개의 제3 데이터 및 N2개의 제4 데이터로 분할할 수 있다. 데이터 처리 장치는 다수의 데이터를 변조하여 제1 레이트로 전송된 제7 데이터를 획득한다. 데이터 처리 장치는 하드웨어 또는 인터페이스를 변경하지 않으면서, 제2 레이트로 전송된 제2 데이터를 처리한다. 즉, 데이터 처리 장치는 제2 레이트로 전송된 제2 데이터를 M1개의 제5 데이터와 M2개의 제6 데이터로 분할한다. 데이터 처리 장치는 M1개의 제5 데이터 및 M2개의 제6 데이터를 제2 레이트로 전송된 제8 데이터로 변조한다. 이러한 방식으로, 데이터 처리 장치는 라인 카드를 변경하지 않으면서 다중 전송 레이트의 신호를 획득할 수 있어서, 개발 및 유지 보수 비용의 감소를 돕는다.

제6 실시예

도 7은 본원의 제6 실시예에 따른 데이터 처리 장치의 개략적인 구조도이다.

데이터 처리 장치(700)는 제1 칩(701), 제2 칩(702), 제3 칩(703), 제1 광전 변환 모듈(704), 및 제2 광전 변환 모듈(705)을 포함한다.

제1 칩(701)은 도 6에 도시된 인터페이스 회로(601), 제1 셀렉터(604), 출력 인터페이스(605), 및 컨트롤러(606)를 포함할 수 있다. 선택적으로, 제1 칩(701)은 도 6에 도시된 제1 MAC 모듈(602) 및 제2 MAC 모듈(603)을 더 포함한다. 도 7의 제1 칩(701)과 제5 실시예의 제1 칩 사이의 차이는, 도 7의 제1 칩(701)이 2개의 출력 인터페이스(605), 예를 들어, 제1 출력 인터페이스(605) 및 제2 출력 인터페이스(605)(도 7에 도시되지 않음)를 포함한다는 것에 있다. 제1 출력 인터페이스(605)는 데이터를 제2 칩(702)에 전송하도록 구성되고, 제2 출력 인터페이스(605)는 제3 칩(703)에 데이터를 전송하도록 구성된다. 따라서, 제1 칩(701) 내의 제1 셀렉터(604)는 제1 출력 인터페이스(605) 및 제2 출력 인터페이스(605)에 데이터를 전송하도록 각각 구성된 2개의 출력단을 갖는다.

제2 칩(702)은 도 6의 입력 인터페이스(607), 제2 셀렉터(608), 제1 변조 모듈(609), 제2 변조 모듈(610), 및 제3 셀렉터(611)를 포함한다. 제2 칩(702)에서, 입력 인터페이스(607), 제2 셀렉터(608), 제1 변조 모듈(609), 제2 변조 모듈(610), 및 제3 셀렉터(611)를 연결하는 방식은 도 6에 도시된 연결 방식과 동일하다.

제3 칩(703)은 도 6의 입력 인터페이스(607), 제2 셀렉터(608), 제1 변조 모듈(609), 제2 변조 모듈(610), 및 제3 셀렉터(611)를 포함한다. 제3 칩(703)에서, 입력 인터페이스(607), 제2 셀렉터(608), 제1 변조 모듈(609), 제2 변조 모듈(610), 및 제3 셀렉터(611)를 연결하는 방식은 도 6에 도시된 연결 방식과 동일하다.

제1 칩(701) 내의 인터페이스 회로(601)는 상이한 포트들, 예를 들면, 제1 포트 및 제2 포트를 포함한다. 제1 칩(701)은 제1 포트로부터 제1 데이터를 수신하고 제2 포트로부터 제2 데이터를 수신한다. 제1 데이터와 제2 데이터는 동시에 수신될 수도 있거나, 또는 시간순으로 수신될 수도있다.

예를 들어, 제1 칩(701)은 구성된 제1 명령에 따라 제1 출력 인터페이스(605)에 제1 셀렉터(604)로부터의 제1 데이터를 출력하여, 처리를 위해 제2 칩(702)에 데이터를 전송한다. 제2 칩(702)은 데이터 및 구성된 제2 명령에 따라 직렬 전기 신호를 획득하고, 직렬 전기 신호를 제1 광전 변환 모듈(704)에 출력한다. 제1 광전 변환 모듈(704)은 직렬 전기 신호에 대해 광전 변환을 수행하여, 1개의 직렬 제7 데이터를 획득한다. 제7 데이터는 광 신호이다.

예를 들어, 제1 칩(701)은 구성된 제3 명령에 따라 제2 출력 인터페이스(605)에 제1 셀렉터(604)로부터의 제2 데이터를 출력하여, 처리를 위해 제3 칩(703)에 데이터를 전송한다. 제3 칩(703)은 데이터 및 구성된 제4 명령에 따라 직렬 전기 신호를 획득하고, 직렬 전기 신호를 제2 광전 변환 모듈(705)에 출력한다. 제2 광전 변환 모듈(705)은 직렬 전기 신호에 대해 광전 변환을 수행하여, 1개의 직렬 제8 데이터를 획득한다. 제8 데이터는 광 신호이다.

제1 칩(701), 제2 칩(702), 및 제3 칩(703)에 의한 데이터 처리의 특정 구현은 제6 실시예의 특정 구현일 수 있다. 제1 광전 변환 모듈(704) 및 제2 광전 변환 모듈(705)에 의해 직렬 전기 신호를 직렬 광 신호로 변환하는 특정 구현은 제2 실시예의 특정 구현일 수 있다.

제1 칩(701), 제2 칩(702), 및 제3 칩(703)의 기능은 각각 3개의 상이한 칩으로 통합되어, 제2 칩(702)과 제1 광전 변환 모듈(704) 사이의 거리가 감소될 수 있고, 제2 칩(702)과 제1 광전 변환 모듈(704) 사이의 데이터 전송 품질이 개선된다. 제3 칩(703)과 제2 광전 변환 모듈(705) 사이의 거리가 감소될 수 있으며, 제2 칩(702)과 제1 광전 변환 모듈(704) 사이의 데이터 전송 품질이 개선된다.

시스템, 장치, 및 유닛의 상세한 작업 프로세스에 대한, 편리하고 간단한 설명을 위해, 전술한 방법 실시예들에서 대응하는 프로세스를 참조하며, 상세한 설명은 여기에서 다시 기술되지 않는다는 것이 당업자에게 명백하게 이해될 수 있다.

본원에 제공된 몇몇 실시예에서, 개시된 시스템, 장치, 및 방법은 다른 방식으로 구현될 수 있다는 것이 이해되어야 한다. 예를 들어, 설명된 장치 실시예는 단지 예일 뿐이다. 예를 들어, 유닛 구분은 논리적인 기능 구분일 뿐이며 실제 구현에서는 다른 구분일 수 있다. 예를 들어, 복수의 유닛 또는 구성 요소가 결합되거나 상이한 시스템에 통합되거나, 또는 일부 특징이 무시되거나 또는 수행되지 않을 수 있다. 또한, 표시되거나 또는 논의된 상호 커플링 또는 직접 커플링 또는 통신 연결은 일부 인터페이스를 사용하여 구현될 수 있다. 장치 또는 유닛 사이의 간접적 결합 또는 통신 연결은 전자적, 기계적, 또는 상이한 형태로 구현될 수 있다.

분리된 부분들로 기술된 유닛들은 물리적으로 분리될 수도 있거나 또는 그렇지 않을 수도 있고, 유닛들로서 표시된 부분들은 물리적 유닛일 수도 있거나 또는 아닐 수도 있으며, 하나의 위치에 위치되거나 또는 복수의 네트워크 유닛 상에 분산될 수도 있다. 유닛의 일부 또는 전부는 실시예들의 해결책의 목적을 달성하기 위해 실제 요구 사항에 따라 선택될 수 있다.

또한, 본원의 실시예들에서의 기능 유닛은 하나의 처리 유닛에 통합되거나, 또는 각 유닛이 물리적으로 단독으로 존재할 수도 있거나, 또는 2 이상의 유닛이 하나의 유닛으로 통합될 수도 있다. 통합된 유닛은 하드웨어의 형태로 구현될 수 있거나, 또는 소프트웨어 기능 유닛에 부가하여 하드웨어의 형태로 구현될 수 있다. 예를 들어, 검출기, 송신기, 수신기 및 획득 유닛은 일반적인 CPU, ASIC(Application Specific Integrated Circuit), 또는 FPGA(Field-Programmable Gate Array)를 사용하여 구현될 수 있다.

통합 유닛이 소프트웨어 기능 유닛의 형태로 구현되는 경우, 통합 유닛은 컴퓨터 판독 가능 저장 매체에 저장될 수 있다. 소프트웨어 기능 유닛은 저장 매체에 저장되고 컴퓨터 장치(개인용 컴퓨터, 서버 또는 네트워크 장치일 수 있음)가 본원의 실시예들에서 설명된 방법들의 단계들의 일부를 수행하도록 지시하기 위한 몇 가지 명령들을 포함한다. 상기의 저장 매체는 USB 플래시 드라이브, 착탈식 하드 디스크, ROM(Read-Only Memory), RAM(Random Access Memory), 자기 디스크 또는 광학 디스크와 같은 프로그램 코드를 저장할 수있는 임의의 매체를 포함한다.

마지막으로, 전술한 실시예들은 단지 본 발명을 제한하기 보다는, 예를 사용하여 본 발명의 기술적 해결책을 설명하기 위해 의도된 것임을 유의해야 한다. 본 발명 및 본 발명의 이점은 상기의 실시예들을 참조하여 상세히 설명되었지만, 당업자들은 본 발명의 청구범위의 범주를 벗어나지 않으면서, 전술한 실시예에서 설명된 기술적 해결책을 여전히 변경하거나 또는 그것의 일부 기술적 특징에 대한 동등한 대체물을 만들 수 있음을 이해해야 한다.

Claims

다중 레이트의 데이터를 처리하는 방법으로서,
데이터 처리 장치가, 전송 레이트가 제1 레이트인 제1 데이터 및 전송 레이트가 상기 제1 레이트와 상이한 제2 레이트인 제2 데이터를 수신하는 단계,
상기 데이터 처리 장치가, 상기 제1 레이트 및 상기 제1 데이터에 따라 N1개의 제3 데이터 및 N2개의 제4 데이터를 획득하는 단계 - N1은 1 이상의 정수이고, N2는 1 이상의 정수임 - ,
상기 데이터 처리 장치가, 상기 제2 레이트 및 상기 제2 데이터에 따라 M1개의 제5 데이터 및 M2개의 제6 데이터를 획득하는 단계 - M1은 1 이상의 정수이고, M2는 1 이상의 정수임 - ,
상기 데이터 처리 장치가, 제1 변조 방식으로 상기 N1개의 제3 데이터 및 상기 N2개의 제4 데이터를 변조하여 제7 데이터를 획득하는 단계 - 상기 제7 데이터는 직렬 전송된 데이터이고, 상기 제7 데이터의 레이트는 상기 제1 레이트임 - ,
상기 데이터 처리 장치가, 제2 변조 방식으로 상기 M1개의 제5 데이터 및 상기 M2개의 제6 데이터를 변조하여 제8 데이터를 획득하는 단계 - 상기 제8 데이터는 직렬 전송된 데이터이고, 상기 제8 데이터의 레이트는 상기 제2 레이트임 -, 그리고
상기 데이터 처리 장치가, 상기 제7 데이터 및 상기 제8 데이터를 출력하는 단계
를 포함하는 방법.
제1항에 있어서,
상기 데이터 처리 장치가, 상기 N1개의 제3 데이터, 상기 N2개의 제4 데이터, 및 제1 변조 방식에 따라 제7 데이터를 획득하는 단계는,
상기 데이터 처리 장치가, 상기 N1개의 제3 데이터와 상기 N2개의 제4 데이터를 상기 제1 변조 방식에 따라 제9 데이터로 변조하는 단계, 그리고
상기 데이터 처리 장치가, 상기 제9 데이터에 대한 광전(optical-to-electrical) 변환을 수행하여, 광 신호인 상기 제7 데이터를 획득하는 단계를 포함하고,
상기 제9 데이터의 레이트는 상기 제1 레이트인,
방법.
제1항 또는 제2항에 있어서,
상기 데이터 처리 장치가, 상기 M1개의 제5 데이터, 상기 M2개의 제6 데이터, 및 제2 변조 방식에 따라 제8 데이터를 획득하는 단계는,
상기 데이터 처리 장치가, 상기 M1개의 제5 데이터와 상기 M2개의 제6 데이터를 상기 제2 변조 방식에 따라 제10 데이터로 변조하는 단계, 그리고
상기 데이터 처리 장치가, 상기 제10 데이터에 대한 광전 변환을 수행하여, 광 신호인 상기 제8 데이터를 획득하는 단계를 포함하고,
상기 제10 데이터의 레이트는 상기 제2 레이트인,
방법.
제1항 또는 제2항에 있어서,
상기 데이터 처리 장치가, 상기 제1 데이터를 수신하기 위한 포트에 따라 상기 제1 레이트를 결정하고, 상기 제2 데이터를 수신하기 위한 포트에 따라 상기 제2 레이트를 결정하는 단계를 더 포함하고,
상기 제1 데이터를 수신하기 위한 포트는 상기 제1 레이트에 대응하고, 상기 제2 데이터를 수신하기 위한 포트는 상기 제2 레이트에 대응하는,
방법.
제1항 또는 제2항에 있어서,
상기 데이터 처리 장치가, 제1 광 신호를 송신하는 데 필요한 대역폭에 따라 상기 제1 레이트를 결정하는 단계, 그리고
상기 데이터 처리 장치가, 제2 광 신호를 송신하는 데 필요한 대역폭에 따라 상기 제2 레이트를 결정하는 단계
를 더 포함하고,
상기 제1 광 신호는 상기 제7 데이터에 대해 광전 변환을 수행하여 획득된 신호이고, 상기 제2 광 신호는 상기 제8 데이터에 대해 광전 변환을 수행하여 획득된 신호인,
방법.
수신 유닛, 제1 처리 유닛, 제2 처리 유닛, 제1 변조 유닛, 제2 변조 유닛, 및 출력 유닛을 포함하는 데이터 처리 장치로서,
상기 수신 유닛은, 전송 레이트가 제1 레이트인 제1 데이터 및 전송 레이트가 상기 제1 레이트와 상이한 제2 레이트인 제2 데이터를 수신하도록 구성되고,
상기 제1 처리 유닛은, 상기 제1 레이트 및 상기 제1 데이터에 따라 N1개의 제3 데이터 및 N2개의 제4 데이터를 획득하도록 구성되며,
상기 제2 처리 유닛은, 상기 제2 레이트 및 상기 제2 데이터에 따라 M1개의 제5 데이터 및 M2개의 제6 데이터를 획득하도록 구성되고,
상기 제1 변조 유닛은, 제1 변조 방식으로 상기 N1개의 제3 데이터 및 상기 N2개의 제4 데이터를 변조하여 제7 데이터를 획득하도록 구성되며,
상기 제2 변조 유닛은, 제2 변조 방식으로 상기 M1개의 제5 데이터 및 상기 M2개의 제6 데이터를 변조하여 제8 데이터를 획득하도록 구성되고,
상기 출력 유닛은, 상기 제1 변조 유닛에 의해 획득된 상기 제7 데이터 및 상기 제2 변조 유닛에 의해 획득된 상기 제8 데이터를 출력하도록 구성되며,
N1은 1 이상의 정수이고, N2는 1 이상의 정수이며, M1은 1 이상의 정수이고, M2는 1 이상의 정수이며,
상기 제7 데이터는 직렬 전송된 데이터이고, 상기 제7 데이터의 레이트는 상기 제1 레이트이며, 상기 제8 데이터는 직렬 전송된 데이터이고, 상기 제8 데이터의 레이트는 상기 제2 레이트인,
데이터 처리 장치.
제6항에 있어서,
상기 제1 변조 유닛은 구체적으로, 상기 N1개의 제3 데이터와 상기 N2개의 제4 데이터를 상기 제1 변조 방식에 따라 제9 데이터로 변조하고,
광 신호인 상기 제7 데이터를 획득하기 위해, 상기 제9 데이터에 대한 광전(optical-to-electrical) 변환을 수행하도록 구성되며,
상기 제9 데이터의 레이트는 상기 제1 레이트인,
데이터 처리 장치.
제6항 또는 제7항에 있어서,
상기 제2 변조 유닛은 구체적으로, 상기 M1개의 제5 데이터와 상기 M2개의 제6 데이터를 상기 제2 변조 방식에 따라 제10 데이터로 변조하고,
광 신호인 상기 제8 데이터를 획득하기 위해 상기 제10 데이터에 대한 광전 변환을 수행하도록 구성되며,
상기 제10 데이터의 레이트는 상기 제2 레이트인,
데이터 처리 장치.
제6항 또는 제7항에 있어서,
상기 제1 데이터를 수신하기 위한 포트에 따라 상기 제1 레이트를 결정하도록 구성된 제1 결정 유닛, 그리고
상기 제2 데이터를 수신하기 위한 포트에 따라 상기 제2 레이트를 결정하하도록 구성된 제2 결정 유닛
을 더 포함하고,
상기 제1 데이터를 수신하기 위한 포트는 상기 제1 레이트에 대응하고, 상기 제2 데이터를 수신하기 위한 포트는 상기 제2 레이트에 대응하는,
데이터 처리 장치.
제6항 또는 제7항에 있어서,
제1 광 신호를 송신하는 데 필요한 대역폭에 따라 상기 제1 레이트를 결정하도록 구성된 제1 결정 유닛, 그리고
제2 광 신호를 송신하는 데 필요한 대역폭에 따라 상기 제2 레이트를 결정하도록 구성된 제2 결정 유닛
을 더 포함하고,
상기 제1 광 신호는 상기 제7 데이터에 대해 광전 변환이 수행된 신호이고, 상기 제2 광 신호는 상기 제8 데이터에 대해 광전 변환이 수행된 신호인,
데이터 처리 장치.
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