KR102096119B1 - Plasma etching method and plasma treatment device - Google Patents

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Abstract

웨이퍼 상에 적층된 실리콘 산화막층을, 상기 실리콘 산화막 상에 형성된 실리콘 마스크를 마스크로 하여 플라즈마 에칭 처리하는 방법으로서, CF 함유 가스의 플라즈마에 의해 실리콘 산화막층(3)의 에칭 처리를 행하고, 계속해서, Si 함유 가스의 플라즈마에 의해 마스크 상에 Si 함유물을 퇴적시키며, 그 후, 실리콘의 마스크 상에 Si 함유물을 퇴적시킨 상태로, CF 함유 가스의 플라즈마에 의해 재차 실리콘 산화막층의 에칭 처리를 행한다. 이에 의해, 애스펙트비가 60 이상인 홀을 형성한다.As a method of plasma etching treatment of a silicon oxide film layer laminated on a wafer using a silicon mask formed on the silicon oxide film as a mask, etching of the silicon oxide film layer 3 is performed by plasma of a CF-containing gas, and then , Si-containing gas is deposited on the mask by the plasma of the Si-containing gas, and then, the Si-containing gas is deposited on the mask, and the silicon oxide film layer is etched again by the plasma of the CF-containing gas. Do it. As a result, holes having an aspect ratio of 60 or more are formed.

Description

플라즈마 에칭 방법 및 플라즈마 처리 장치{PLASMA ETCHING METHOD AND PLASMA TREATMENT DEVICE}Plasma etching method and plasma processing apparatus {PLASMA ETCHING METHOD AND PLASMA TREATMENT DEVICE}

본 발명은 피처리체를 플라즈마 에칭 처리하는 방법 및 상기 플라즈마 에칭을 실시하는 플라즈마 처리 장치에 관한 것이다.The present invention relates to a method for plasma-etching an object to be processed and a plasma processing apparatus for performing the plasma etching.

본원은, 2012년 6월 15일에 일본에 출원된 일본 특허 출원 제2012-136093호 및 2012년 6월 22일에 미국에 출원된 US61/663133에 기초하여 우선권을 주장하며, 그 내용을 여기에 원용한다.This application claims priority based on Japanese Patent Application No. 2012-136093 for which it applied to Japan on June 15, 2012, and US61 / 663133 for which it applied to the United States on June 22, 2012, The content is here. To use.

반도체 디바이스의 제조 공정에 있어서는, 예컨대 플라즈마의 작용에 의해 피처리체 상에 에칭이나 성막 등의 미세 가공이 실시된다. 플라즈마 에칭에 의한 미세 가공의 예로서는, 예컨대 트렌치나, 커패시터용의 홀이 있다.In the manufacturing process of a semiconductor device, fine processing, such as etching or film formation, is performed on a to-be-processed object by the action of plasma, for example. Examples of fine processing by plasma etching include, for example, trenches and holes for capacitors.

플라즈마를 이용한 에칭 처리에 의해 실리콘층에 홀을 형성할 때에는, 예컨대 실리콘 산화막 등이 마스크로서 이용되지만, 상기 에칭 처리에 있어서 실리콘층의 에칭 레이트를 올리고자 하면, 실리콘 산화막의 에칭 레이트도 오르게 된다. 그 때문에, 에칭 시의 선택비를 올릴 수 없어, 에칭 깊이를 깊게 할 수 없다고 하는 문제가 있다. 마스크가 다 에칭되어 버리면, 에칭을 정지하지 않을 수 없기 때문이다.When a hole is formed in the silicon layer by an etching process using plasma, for example, a silicon oxide film or the like is used as a mask, but when the etching rate of the silicon layer is increased in the etching process, the etching rate of the silicon oxide film also increases. Therefore, there is a problem that the selectivity at the time of etching cannot be raised and the etching depth cannot be increased. This is because when the mask is completely etched, etching must be stopped.

그래서, 예컨대 특허문헌 1에는, 피처리체로서의 실리콘층을 에칭할 때에, 처리 가스로서 HBr 가스, O2 가스, SiF 가스 등을 이용하고, 기판 처리실 내에 배치된, 피처리체를 배치하는 하부 전극에, 주파수가 상이한 2개의 고주파 전력을 인가하여 에칭을 실시하는 것이 개시되어 있다. 이 에칭 방법에 따르면, 실리콘층에 고애스펙트비의 홀을 형성할 수 있다.Thus, for example, in Patent Document 1, when etching the silicon layer as the object to be processed, HBr gas, O 2 gas, SiF gas, or the like is used as the processing gas, and is disposed in the substrate processing chamber and disposed on the lower electrode to be disposed. It is disclosed that etching is performed by applying two high-frequency powers having different frequencies. According to this etching method, a high aspect ratio hole can be formed in the silicon layer.

특허문헌 1: 일본 특허 공표 제2008-505497호 공보Patent Document 1: Japanese Patent Publication No. 2008-505497

그런데 최근, 반도체 디바이스의 미세화, 고집적화에 따라, 원하는 용량을 갖는 커패시터의 형성을 위해, 예컨대 애스펙트비가 60 이상인 고애스펙트비의 홀이나 트렌치를 형성할 필요가 생기고 있다. 커패시터의 용량은 커패시터를 형성하는 전극의 면적에 비례하여 커지지만, 미세화에 따라, 전극의 표면적을 유지하기 위해 홀의 깊이를 깊게 함으로써 대응하는 것이 요구되기 때문이다.However, in recent years, with the miniaturization and high integration of semiconductor devices, it is necessary to form holes or trenches with a high aspect ratio of 60 or more, for example, in order to form a capacitor having a desired capacity. This is because the capacity of the capacitor is increased in proportion to the area of the electrode forming the capacitor, but according to miniaturization, it is required to respond by increasing the depth of the hole to maintain the surface area of the electrode.

그러나, 특허문헌 1의 에칭 방법에서는, 애스펙트비가 60 이상이 되는 것 같은 고애스펙트비의 홀을 형성할 수는 없다.However, in the etching method of Patent Document 1, it is not possible to form a high aspect ratio hole in which the aspect ratio is 60 or more.

본 발명은 이러한 점을 감안하여 이루어진 것으로, 플라즈마 에칭 처리에 의해, 고애스펙트비의 홀이나 트렌치를 형성하는 것을 목적으로 하고 있다.This invention was made | formed in view of such a point, and it aims at forming the hole or trench of a high aspect ratio by a plasma etching process.

상기 목적을 달성하기 위해, 본 발명은, 처리 용기 내에 마련된 상부 전극과 하부 전극 사이에 고주파 전력을 인가하여 처리 가스를 플라즈마화하고, 기판 상에 적층되어 있는 실리콘 산화막층 및 질화 실리콘층을, 상기 질화 실리콘층 상에 형성된 실리콘층을 마스크로 하여 플라즈마 에칭 처리하는 방법으로서, CF 함유 가스 및 CFH 함유 가스의 플라즈마에 의해 상기 질화 실리콘층을 에칭하는 제1 에칭 처리를 행하며, 계속해서, CF 함유 가스의 플라즈마에 의해 상기 실리콘 산화막층을 에칭하는 제2 에칭 처리를 행하고, 계속해서, Si 함유 가스의 플라즈마에 의해 상기 마스크 상에 Si 함유물을 퇴적시키며, 그 후, 상기 실리콘 마스크 상에 Si 함유물을 퇴적시킨 상태로, CF 함유 가스의 플라즈마에 의해 재차 실리콘 산화막층을 에칭하는 제3 에칭 처리를 행함으로써, 미리 정해진 애스펙트비를 갖는 홀 또는 트렌치를 형성하는 것을 특징으로 한다.In order to achieve the above object, the present invention is to apply a high-frequency electric power between the upper electrode and the lower electrode provided in the processing vessel to plasma the processing gas, the silicon oxide film layer and the silicon nitride layer laminated on the substrate, the As a method of performing plasma etching treatment using a silicon layer formed on a silicon nitride layer as a mask, a first etching treatment is performed to etch the silicon nitride layer by plasma of a CF-containing gas and a CFH-containing gas, followed by CF-containing gas A second etching treatment is performed to etch the silicon oxide film layer with a plasma of, and then, a Si content is deposited on the mask by plasma of a Si-containing gas, and thereafter, a Si content on the silicon mask A third etching process in which the silicon oxide film layer is etched again by the plasma of the CF-containing gas in a state where is deposited By, characterized by forming a hole or a trench having a predetermined aspect ratio.

본 발명자들에 의하면, 실리콘층을 마스크로 하여 실리콘 산화막을 에칭 처리한 후에 Si 함유 가스의 플라즈마에 의해 Si 함유물을 퇴적시킴으로써, 그 후에 재차 CF 함유 가스의 플라즈마를 이용하여 에칭 처리를 행하여도 마스크가 다 에칭되어 버려 소실되는 일이 없는 것이 확인되었다. 본 발명은 이 지견에 기초하는 것으로, 본 발명에 따르면, 실리콘층을 마스크로 하여 실리콘 산화막층을 에칭 처리한 후에 Si 함유 가스의 플라즈마에 의해 Si 함유물을 퇴적시킨다. 그리고 그 후, CF 함유 가스의 플라즈마를 이용하여 재차 에칭 처리를 행한다. 이때, 재차의 에칭에 있어서도 마스크는 소실되는 일없이 유지되고 있기 때문에, 원하는 패턴의 홀을 종래보다 더욱 깊게 파내려 갈 수 있다. 그 결과, 미리 정해진 애스펙트비, 예컨대 애스펙트비가 60 이상인 홀이나 트렌치를 형성할 수 있다.According to the present inventors, after the silicon oxide film is etched using the silicon layer as a mask, the Si-containing gas is deposited by the Si-containing gas plasma, and thereafter the mask may be etched again using the plasma of the CF-containing gas. It was confirmed that there was no loss due to the etching. The present invention is based on this finding, and according to the present invention, after the silicon oxide film layer is etched using the silicon layer as a mask, the Si-containing gas is deposited by plasma of a Si-containing gas. Then, etching is performed again using plasma of the CF-containing gas. At this time, even in the etching again, the mask is maintained without being lost, so that the hole of the desired pattern can be dug deeper than before. As a result, holes or trenches having a predetermined aspect ratio, for example, an aspect ratio of 60 or more, can be formed.

별도의 관점에 따른 본 발명은, 처리 용기 내에 마련된 상부 전극과 하부 전극 사이에 고주파 전력을 인가하여 처리 가스를 플라즈마화하고, 기판 상에 적층된 실리콘 산화막층 및 질화 실리콘층을 플라즈마 에칭하는 플라즈마 처리 장치로서, 상기 기판을 수용하는 처리 용기와, 상기 처리 용기 내에 마련된 상부 전극과 하부 전극에 고주파 전력을 인가하는 고주파 전원과, 상기 처리 용기 내에 처리 가스를 공급하는 처리 가스 공급원을 가지며, 상기 처리 가스 공급원은, 질화 실리콘층을 에칭 처리하기 위한 CF 함유 가스 및 CFH 함유 가스와, 실리콘 산화막층을 에칭 처리하기 위한 CF 함유 가스를 공급하는 에칭 가스 공급부와, 상기 실리콘 산화막 상에 형성된 실리콘 마스크 상에 Si 함유물을 퇴적시키기 위한 Si 함유 가스를 공급하는 코팅 가스 공급부를 구비하는 것을 특징으로 한다.According to another aspect of the present invention, plasma processing is performed by applying high frequency power between an upper electrode and a lower electrode provided in a processing container to plasma a processing gas, and plasma etching the silicon oxide film layer and the silicon nitride layer stacked on the substrate. An apparatus comprising: a processing container accommodating the substrate; a high frequency power supply applying high frequency power to upper and lower electrodes provided in the processing container; and a processing gas supply source supplying processing gas to the processing container. The supply sources include a CF-containing gas for etching the silicon nitride layer and a CFH-containing gas, an etching gas supply unit for supplying a CF-containing gas for etching the silicon oxide film layer, and Si on a silicon mask formed on the silicon oxide film Coating gas supply unit for supplying Si-containing gas for depositing inclusions Characterized in that it comprises.

본 발명에 따르면, 플라즈마 에칭 처리에 의해, 고애스펙트비의 홀이나 트렌치를 형성할 수 있다.According to the present invention, a high aspect ratio hole or trench can be formed by plasma etching treatment.

도 1은 본 실시형태에 따른 플라즈마 처리 장치의 구성의 개략을 나타내는 종단면도이다.
도 2는 웨이퍼 상에 실리콘 산화막층과 질화 실리콘층과 실리콘 마스크가 형성된 상태를 모식적으로 나타내는 단면도이다.
도 3은 제2 에칭 처리에 의해 웨이퍼에 홀을 형성한 상태를 모식적으로 나타내는 단면도이다.
도 4는 코팅 처리에 의해 마스크에 Si 함유물을 퇴적시킨 상태를 모식적으로 나타내는 단면도이다.
도 5는 제3 에칭 처리를 행한 후의 웨이퍼의 상태를 모식적으로 나타내는 단면도이다.
도 6은 확인 시험의 결과를 나타내는 설명도이다.
도 7은 확인 시험의 결과를 나타내는 표이다.1 is a longitudinal sectional view schematically showing the configuration of a plasma processing apparatus according to the present embodiment.
2 is a cross-sectional view schematically showing a state in which a silicon oxide film layer, a silicon nitride layer, and a silicon mask are formed on a wafer.
3 is a cross-sectional view schematically showing a state in which holes are formed in a wafer by a second etching process.
4 is a cross-sectional view schematically showing a state in which Si content is deposited on a mask by a coating treatment.
5 is a cross-sectional view schematically showing the state of the wafer after performing the third etching treatment.
It is explanatory drawing which shows the result of a confirmation test.
7 is a table showing the results of the confirmation test.

이하, 본 발명의 실시형태의 일례에 대해서, 도면을 참조하여 설명한다. 도 1은 본 발명의 실시형태에 따른 플라즈마 처리 장치(1)의 개략의 구성을 나타내는 종단면도이다. 본 실시형태에 따른 플라즈마 처리 장치(1)는 예컨대 평행 평판형의 플라즈마 에칭 처리장치이며 웨이퍼(W) 상에 적층된 실리콘 산화막층의 플라즈마에 의한 에칭 처리가 행해진다. 또한, 본 실시형태에 있어서 에칭 처리되는 웨이퍼(W)는 실리콘 기판이며, 그 상면에는, 도 2에 나타내는 바와 같이, 실리콘 산화막층(3)이 형성되어 있다. 실리콘 산화막층(3) 상에는, 질화 실리콘층(4)이 형성되고, 질화 실리콘층(4) 상에는, 예컨대 폴리실리콘으로 이루어지는 마스크(5)가 미리 정해진 패턴으로 형성되어 있다.Hereinafter, an example of embodiment of this invention is described with reference to drawings. 1 is a longitudinal sectional view showing a schematic configuration of a plasma processing apparatus 1 according to an embodiment of the present invention. The plasma processing apparatus 1 according to the present embodiment is, for example, a parallel plate type plasma etching processing apparatus, and etching processing by plasma of a silicon oxide film layer laminated on a wafer W is performed. In addition, in the present embodiment, the wafer W to be etched is a silicon substrate, and a silicon oxide film layer 3 is formed on the upper surface as shown in FIG. 2. On the silicon oxide film layer 3, a silicon nitride layer 4 is formed, and on the silicon nitride layer 4, a mask 5 made of, for example, polysilicon is formed in a predetermined pattern.

플라즈마 처리 장치(1)는, 웨이퍼(W)를 유지하는 웨이퍼 척(10)이 마련된 대략 원통형의 처리 용기(11)를 가지고 있다. 처리 용기(11)는, 접지선(12)에 의해 전기적으로 접속되어 접지되어 있다. 또한, 처리 용기(11)의 내벽은, 표면에 내플라즈마성의 재료로 이루어지는 용사 피막이 형성된 라이너(도시하지 않음)에 의해 덮여져 있다.The plasma processing apparatus 1 has a substantially cylindrical processing container 11 provided with a wafer chuck 10 for holding a wafer W. The processing container 11 is electrically connected by a ground wire 12 and grounded. In addition, the inner wall of the processing container 11 is covered with a liner (not shown) on which a thermal spray coating made of a plasma-resistant material is formed.

웨이퍼 척(10)은, 그 하면이 하부 전극으로서의 서셉터(13)에 의해 지지되어 있다. 서셉터(13)는, 예컨대 알루미늄 등의 금속에 의해 대략 원반형으로 형성되어 있다. 처리 용기(11)의 바닥부에는, 절연판(14)을 통해 지지대(15)가 마련되고, 서셉터(13)는 이 지지대(15)의 상면에 지지되어 있다. 웨이퍼 척(10)의 내부에는 전극(도시하지 않음)이 마련되어 있고, 상기 전극에 직류 전압을 인가함으로써 생기는 정전기력으로 웨이퍼(W)를 흡착 유지할 수 있도록 구성되어 있다.The lower surface of the wafer chuck 10 is supported by a susceptor 13 as a lower electrode. The susceptor 13 is formed in a substantially disc shape, for example, by a metal such as aluminum. A support 15 is provided at the bottom of the processing container 11 via an insulating plate 14, and the susceptor 13 is supported on the upper surface of the support 15. An electrode (not shown) is provided inside the wafer chuck 10, and is configured to adsorb and hold the wafer W with the electrostatic force generated by applying a DC voltage to the electrode.

서셉터(13)의 상면으로서 웨이퍼 척(10)의 외주부에는, 플라즈마 처리의 균일성을 향상시키기 위한, 예컨대 실리콘으로 이루어지는 도전성의 보정 링(20)이 마련되어 있다. 서셉터(13), 지지대(15) 및 보정 링(20)은, 예컨대 석영으로 이루어지는 원통 부재(21)에 의해 그 외측면이 덮여져 있다.As an upper surface of the susceptor 13, a conductive correction ring 20 made of, for example, silicon, is provided on the outer peripheral portion of the wafer chuck 10 to improve the uniformity of the plasma treatment. The outer surface of the susceptor 13, the support 15, and the correction ring 20 is covered by a cylindrical member 21 made of, for example, quartz.

지지대(15)의 내부에는, 냉매가 흐르는 냉매로(15a)가 예컨대 원환형으로 마련되어 있고, 상기 냉매로(15a)가 공급하는 냉매의 온도를 제어함으로써, 웨이퍼 척(10)으로 유지되는 웨이퍼(W)의 온도를 제어할 수 있다. 또한, 웨이퍼 척(10)과 상기 웨이퍼 척(10)으로 유지된 웨이퍼(W) 사이에, 전열 가스로서 예컨대 헬륨 가스를 공급하는 전열 가스관(22)이, 예컨대 처리 용기(11)의 바닥부, 서셉터(13), 지지대(15) 및 절연판(14)을 관통하여 마련되어 있다.Inside the support 15, a coolant path 15a through which a coolant flows is provided, for example, in an annular shape, and the wafer held by the wafer chuck 10 is controlled by controlling the temperature of the coolant supplied by the coolant path 15a ( The temperature of W) can be controlled. Further, between the wafer chuck 10 and the wafer W held by the wafer chuck 10, an electrothermal gas pipe 22 for supplying, for example, helium gas as an electrothermal gas, for example, a bottom portion of the processing container 11, It is provided through the susceptor 13, the support 15, and the insulating plate 14.

서셉터(13)에는, 상기 서셉터(13)에 고주파 전력을 공급하여 플라즈마를 생성하기 위한 제1 고주파 전원(30)이, 제1 정합기(31)를 통해 전기적으로 접속되어 있다. 제1 고주파 전원(30)은, 예컨대 27 ㎒∼100 ㎒의 주파수, 본 실시형태에서는 예컨대 100 ㎒의 고주파 전력을 출력하도록 구성되어 있다. 제1 정합기(31)는, 제1 고주파 전원(30)의 내부 임피던스와 부하 임피던스를 매칭시키는 것이며, 처리 용기(11) 내에 플라즈마가 생성되어 있을 때에, 제1 고주파 전원(30)의 내부 임피던스와 부하 인피던스가 외관상 일치하도록 작용한다.A first high frequency power supply 30 for generating plasma by supplying high frequency power to the susceptor 13 is electrically connected to the susceptor 13 through a first matcher 31. The first high frequency power supply 30 is configured to output, for example, a frequency of 27 MHz to 100 MHz, and in this embodiment, for example, high frequency power of 100 MHz. The first matcher 31 matches the internal impedance of the first high-frequency power supply 30 and the load impedance, and when plasma is generated in the processing container 11, the internal impedance of the first high-frequency power supply 30 And the load impedance act to match the appearance.

또한, 서셉터(13)에는, 상기 서셉터(13)에 고주파 전력을 공급하여 웨이퍼(W)에 바이어스를 인가함으로써 웨이퍼(W)에 이온을 인입하기 위한 제2 고주파 전원(40)이, 제2 정합기(41)를 통해 전기적으로 접속되어 있다. 제2 고주파 전원(40)은, 예컨대 400 ㎑∼13.56 ㎒의 주파수, 본 실시형태에서는 예컨대 3.2 ㎒의 고주파 전력을 출력하도록 구성되어 있다. 제2 정합기(41)는, 제1 정합기(31)와 마찬가지로, 제2 고주파 전원(40)의 내부 임피던스와 부하 임피던스를 매칭시키는 것이다.In addition, the susceptor 13 has a second high-frequency power supply 40 for drawing ions into the wafer W by supplying high-frequency power to the susceptor 13 and applying a bias to the wafer W. 2 It is electrically connected through the matching device 41. The second high frequency power supply 40 is configured to output, for example, a frequency of 400 kHz to 13.56 MHz, and in this embodiment, a high frequency power of, for example, 3.2 MHz. The second matcher 41, like the first matcher 31, matches the internal impedance of the second high frequency power supply 40 and the load impedance.

이들 제1 고주파 전원(30), 제1 정합기(31), 제2 고주파 전원(40), 제2 정합기(41)는, 후술하는 제어부(150)에 접속되어 있고, 이들의 동작은 제어부(150)에 의해 제어된다.The first high frequency power supply 30, the first matcher 31, the second high frequency power supply 40, and the second matcher 41 are connected to a control unit 150, which will be described later. It is controlled by 150.

하부 전극인 서셉터(13)의 상방에는, 상부 전극(42)이 서셉터(13)에 대향하여 평행하게 마련되어 있다. 상부 전극(42)은, 도전성의 지지 부재(50)를 통해 처리 용기(11)의 상부에 지지되어 있다. 따라서 상부 전극(42)은, 처리 용기(11)와 마찬가지로 접지 전위로 되어 있다.Above the susceptor 13 which is the lower electrode, the upper electrode 42 is provided parallel to the susceptor 13. The upper electrode 42 is supported on the upper portion of the processing container 11 through a conductive support member 50. Therefore, the upper electrode 42 has a ground potential as in the processing container 11.

상부 전극(42)은, 웨이퍼 척(10)에 유지된 웨이퍼(W)와 대향면을 형성하는 전극판(51)과, 상기 전극판(51)을 상방으로부터 지지하는 전극 지지판(52)에 의해 구성되어 있다. 전극판(51)에는, 처리 용기(11)의 내부에 처리 가스를 공급하는 복수의 가스 공급구(53)가 상기 전극판(51)을 관통하여 형성되어 있다. 전극판(51)에는, 예컨대 줄열이 적은 저저항의 도전체 또는 반도체에 의해 구성되고, 본 실시형태에 있어서는 예컨대 실리콘이 이용된다. 또한, 전극 지지판(52)은 도전체에 의해 구성되고, 본 실시형태에 있어서는 예컨대 알루미늄이 이용된다.The upper electrode 42 is formed by an electrode plate 51 forming an opposite surface to the wafer W held on the wafer chuck 10, and an electrode support plate 52 supporting the electrode plate 51 from above. Consists of. The electrode plate 51 is formed with a plurality of gas supply ports 53 for supplying the processing gas to the inside of the processing container 11 through the electrode plate 51. The electrode plate 51 is made of, for example, a low-resistance conductor or a semiconductor with low Joule heat, and in this embodiment, for example, silicon is used. In addition, the electrode support plate 52 is formed of a conductor, and in this embodiment, for example, aluminum is used.

전극 지지판(52) 내부의 중앙부에는, 대략 원반형으로 형성된 가스 확산실(54)이 마련되어 있다. 또한, 전극 지지판(52)의 하부에는, 가스 확산실(54)로부터 하방으로 신장하는 가스 구멍(55)이 복수 형성되고, 가스 공급구(53)는 상기 가스 구멍(55)을 통해 가스 확산실(54)에 접속되어 있다.In the central portion inside the electrode support plate 52, a gas diffusion chamber 54 formed in a substantially disc shape is provided. Further, a plurality of gas holes 55 extending downward from the gas diffusion chamber 54 are formed below the electrode support plate 52, and the gas supply port 53 is provided with a gas diffusion chamber through the gas holes 55. It is connected to (54).

가스 확산실(54)에는, 가스 공급관(71)이 접속되어 있다. 가스 공급관(71)에는, 도 1에 나타내는 바와 같이 처리 가스 공급원(72)이 접속되어 있고, 처리 가스 공급원(72)으로부터 공급된 처리 가스는, 가스 공급관(71)을 통해 가스 확산실(54)에 공급된다. 가스 확산실(54)에 공급된 처리 가스는, 가스 구멍(55)과 가스 공급구(53)를 통하여 처리 용기(11) 내에 도입된다. 즉, 상부 전극(42)은, 처리 용기(11) 내에 처리 가스를 공급하는 샤워 헤드로서 기능한다.The gas supply pipe 71 is connected to the gas diffusion chamber 54. The process gas supply source 72 is connected to the gas supply pipe 71 as shown in FIG. 1, and the process gas supplied from the process gas supply source 72 is a gas diffusion chamber 54 through the gas supply pipe 71. Is supplied to. The processing gas supplied to the gas diffusion chamber 54 is introduced into the processing container 11 through the gas hole 55 and the gas supply port 53. That is, the upper electrode 42 functions as a shower head for supplying the processing gas into the processing container 11.

본 실시형태에 있어서의 처리 가스 공급원(72)은, 에칭 처리용의 처리 가스를 공급하는 에칭 가스 공급부(72a)와, 코팅 처리를 행하기 위한 코팅 가스 공급부(72b)를 구비하고 있다. 또한, 처리 가스 공급원(72)은, 각 가스 공급부(72a, 72b)와 가스 확산실(54) 사이에 각각 마련된 밸브(73a, 73b)와, 유량 조정 기구(74a, 74b)를 구비하고 있다. 가스 확산실(54)에 공급되는 가스의 유량은, 유량 조정 기구(74a, 74b)에 의해 제어된다.The processing gas supply source 72 in the present embodiment includes an etching gas supply unit 72a for supplying a processing gas for etching processing, and a coating gas supply unit 72b for performing coating processing. In addition, the processing gas supply source 72 is provided with valves 73a and 73b provided between the gas supply units 72a and 72b and the gas diffusion chamber 54, respectively, and flow rate adjustment mechanisms 74a and 74b. The flow rate of the gas supplied to the gas diffusion chamber 54 is controlled by the flow rate adjustment mechanisms 74a and 74b.

에칭 처리용의 에칭 가스로서는, 질화 실리콘층(4)의 에칭용으로서 예컨대 C4F6/CH2F2/O2의 혼합 가스, 실리콘 산화막층(3)의 에칭용으로서 C4F6/Ar/O2의 혼합 가스가 이용된다. 코팅 처리를 행하기 위한 코팅 가스로서는, 예컨대 SiCl4 함유 가스가 이용되고, 본 실시형태에 있어서는, 예컨대 SiCl4/He의 혼합 가스가 이용된다.As the etching gas for etching treatment, for example, for etching the silicon nitride layer 4, for example, a mixed gas of C 4 F 6 / CH 2 F 2 / O 2 , for etching the silicon oxide film layer 3 C 4 F 6 / A mixed gas of Ar / O 2 is used. As the coating gas for performing the coating treatment, for example, a SiCl 4 containing gas is used, and in the present embodiment, for example, a mixed gas of SiCl 4 / He is used.

처리 용기(11)의 바닥부에는, 처리 용기(11)의 내벽과 원통 부재(21)의 외측면에 의해, 처리 용기(11) 내의 분위기를 상기 처리 용기(11)의 외부에 배출하기 위한 유로로서 기능하는 배기 유로(80)가 형성되어 있다. 처리 용기(11)의 바닥면에는 배기구(90)가 마련되어 있다. 배기구(90)의 하방에는, 배기실(91)이 형성되어 있고, 상기 배기실(91)에는 배기관(92)을 통해 배기 장치(93)가 접속되어 있다. 따라서, 배기 장치(93)를 구동시킴으로써, 배기 유로(80) 및 배기구(90)를 통해 처리 용기(11) 내의 분위기를 배기하여, 처리 용기 내를 미리 정해진 진공도까지 감압할 수 있다.A flow path for discharging the atmosphere in the processing container 11 to the outside of the processing container 11 by the inner wall of the processing container 11 and the outer surface of the cylindrical member 21 at the bottom of the processing container 11 An exhaust flow path 80 functioning as is formed. An exhaust port 90 is provided on the bottom surface of the processing container 11. An exhaust chamber 91 is formed below the exhaust port 90, and an exhaust device 93 is connected to the exhaust chamber 91 through an exhaust pipe 92. Therefore, by driving the exhaust device 93, the atmosphere in the processing container 11 can be exhausted through the exhaust passage 80 and the exhaust port 90, and the inside of the processing container can be reduced to a predetermined vacuum level.

또한, 처리 용기(11)의 주위에는, 상기 처리 용기(11)와 동심 원형으로 링 자석(100)이 배치되어 있다. 링 자석(100)에 의해, 웨이퍼 척(10)과 상부 전극(42) 사이의 공간에 자장을 인가할 수 있다. 이 링 자석(100)은, 도시하지 않는 회전 기구에 의해 회전 가능하게 구성되어 있다.Moreover, the ring magnet 100 is arrange | positioned around the processing container 11 in concentric circles with the processing container 11. With the ring magnet 100, a magnetic field can be applied to the space between the wafer chuck 10 and the upper electrode 42. The ring magnet 100 is configured to be rotatable by a rotating mechanism (not shown).

이상의 플라즈마 처리 장치(1)에는, 이미 서술한 바와 같이 제어부(150)가 마련되어 있다. 제어부(150)는, 예컨대 컴퓨터이며, 프로그램 저장부(도시하지 않음)를 가지고 있다. 프로그램 저장부에는, 각 전원(30, 40)이나 각 정합기(31, 41) 및 각 유량 조정 기구(74a, 74b) 등을 제어하여, 플라즈마 처리 장치(1)를 동작시키기 위한 프로그램도 저장되어 있다.In the above plasma processing apparatus 1, the control unit 150 is provided as already described. The control unit 150 is, for example, a computer and has a program storage unit (not shown). In the program storage unit, programs for operating the plasma processing apparatus 1 are also stored by controlling each power source 30, 40, each matcher 31, 41, each flow adjustment mechanism 74a, 74b, and the like. have.

또한, 상기 프로그램은, 예컨대 컴퓨터 판독 가능한 하드 디스크(HD), 플렉시블 디스크(FD), 컴팩트 디스크(CD), 마그넷 옵티컬 디스크(MO), 메모리 카드 등의 컴퓨터에 판독 가능한 기억 매체에 기록되어 있던 것으로서, 그 기억 매체로부터 제어부(150)에 인스톨된 것이어도 좋다.In addition, the program is recorded on a computer-readable storage medium, such as a computer-readable hard disk (HD), flexible disk (FD), compact disk (CD), magnetic optical disk (MO), memory card, etc. , It may be installed in the control unit 150 from the storage medium.

본 실시형태에 따른 플라즈마 처리 장치(1)는 이상과 같이 구성되어 있고, 다음에, 본 실시형태에 따른 플라즈마 처리 장치(1)에 있어서의 플라즈마 에칭 처리에 대해서 설명한다.The plasma processing apparatus 1 according to the present embodiment is configured as described above, and then the plasma etching processing in the plasma processing apparatus 1 according to the present embodiment will be described.

플라즈마 에칭 처리에 있어서는, 우선, 처리 용기(11) 내에 웨이퍼(W)가 반입되고, 웨이퍼 척(10) 상에 배치되어 유지된다. 이때, 웨이퍼(W)에는, 이미 서술한 바와 같이 도 2에 나타내는 바와 같은 실리콘 산화막층(3)과 질화 실리콘층(4)과 미리 정해진 패턴의 마스크(5)가 형성되어 있다.In the plasma etching process, first, the wafer W is carried into the processing container 11 and placed on the wafer chuck 10 and held. At this time, the silicon oxide film layer 3, the silicon nitride layer 4, and the mask 5 of a predetermined pattern are formed on the wafer W as described above.

웨이퍼(W)가 웨이퍼 척(10)에 유지되면, 배기 장치(93)에 의해 처리 용기(11) 내가 배기되고, 그와 함께 에칭 가스 공급부(72a)로부터, 우선 질화 실리콘층(4)의 에칭 처리(제1 에칭 처리)를 행하는 처리 가스가 미리 정해진 유량으로 처리 용기(11) 내에 공급된다. 이 제1 에칭 처리의 처리 가스에는, C4F6/CH2F2/O2의 혼합 가스가 이용되고, 각각 42 sccm/90 sccm/100 sccm의 유량으로 공급된다.When the wafer W is held on the wafer chuck 10, the inside of the processing container 11 is exhausted by the exhaust device 93, and with it, the silicon nitride layer 4 is first etched from the etching gas supply unit 72a. The processing gas for performing the processing (first etching process) is supplied into the processing container 11 at a predetermined flow rate. A mixed gas of C 4 F 6 / CH 2 F 2 / O 2 is used as the treatment gas of the first etching treatment, and is supplied at a flow rate of 42 sccm / 90 sccm / 100 sccm, respectively.

그와 함께, 제1 고주파 전원(30) 및 제2 고주파 전원(40)에 의해, 하부 전극인 서셉터(13)에 고주파 전력을 연속적으로 인가한다. 이에 의해, 처리 용기(11) 내에 공급된 에칭 처리용의 처리 가스는, 상부 전극(42)과 서셉터(13) 사이에서 플라즈마화된다. 이때, 플라즈마는, 링 자석(100)의 자장에 의해, 상부 전극(42)과 서셉터(13) 사이에 갇힌다. 그리고, 처리 용기(11) 내의 플라즈마에 의해 생성되는 이온이나 라디칼에 의해, 폴리실리콘을 에칭의 마스크(5)로 하여, 질화 실리콘층(4)이 에칭된다.In addition, high frequency power is continuously applied to the lower electrode susceptor 13 by the first high frequency power supply 30 and the second high frequency power supply 40. Thereby, the processing gas for the etching process supplied into the processing container 11 is plasmad between the upper electrode 42 and the susceptor 13. At this time, the plasma is trapped between the upper electrode 42 and the susceptor 13 by the magnetic field of the ring magnet 100. Then, the silicon nitride layer 4 is etched by using ions or radicals generated by plasma in the processing container 11 as polysilicon mask 5 for etching.

질화 실리콘층(4)의 에칭이 종료하면, 계속해서, 제2 에칭 처리로서, 실리콘 산화막층(3)의 에칭 처리가 행해진다. 에칭 처리에 있어서는, 에칭 가스 공급부(72a)로부터 에칭 가스로서 C4F6/Ar/O2가 100 sccm/100 sccm/94 sccm의 유량으로 공급되고, 처리 용기(11) 내의 플라즈마에 의해 생성되는 이온이나 라디칼에 의해 마스크(5)를 통해 실리콘 산화막층(3)이 에칭 처리된다. 이에 의해, 도 3에 나타내는 바와 같이, 홀(200)이 형성된다. 또한, 이 질화 실리콘층(4) 및 실리콘 산화막층(3)의 에칭 시에, 폴리실리콘의 마스크(5)도 동시에 에칭된다.When the etching of the silicon nitride layer 4 is finished, the etching process of the silicon oxide film layer 3 is subsequently performed as a second etching process. In the etching treatment, C 4 F 6 / Ar / O 2 is supplied as an etching gas from the etching gas supply unit 72a at a flow rate of 100 sccm / 100 sccm / 94 sccm, and is generated by plasma in the processing vessel 11 The silicon oxide film layer 3 is etched through the mask 5 by ions or radicals. Thereby, as shown in FIG. 3, the hole 200 is formed. In addition, when the silicon nitride layer 4 and the silicon oxide film layer 3 are etched, the polysilicon mask 5 is also etched at the same time.

제2 에칭 처리가 종료하면, 계속해서 웨이퍼(W)의 코팅 처리가 행해진다. 코팅 처리에 있어서는, 코팅 가스 공급부(72b)로부터 코팅 가스로서 SiCl4/He가 18 sccm/100 sccm의 유량으로 공급된다. 또한 이때, 제2 고주파 전원(40)에 의한 서셉터(13)에의 고주파 전력의 인가는 정지된다. 그리고, 처리 용기(11) 내의 플라즈마에 의해 생성되는 이온이나 라디칼에 의해, 도 4에 나타내는 바와 같이, 웨이퍼(W) 상의 마스크(5)에 Si 함유 화합물(D)이 퇴적하여 마스크(5)의 상면이 코팅된다.When the 2nd etching process is complete | finished, the coating process of the wafer W is performed continuously. In the coating treatment, SiCl 4 / He is supplied as a coating gas from the coating gas supply unit 72b at a flow rate of 18 sccm / 100 sccm. In addition, at this time, application of the high frequency power to the susceptor 13 by the second high frequency power supply 40 is stopped. Then, the Si-containing compound (D) is deposited on the mask (5) on the wafer (W) by ions or radicals generated by plasma in the processing container (11), and the mask (5) is deposited. The top surface is coated.

마스크(5)의 코팅 처리가 종료하면, 계속해서 재차 실리콘 산화막층(3)의 에칭 처리가 행해진다. 코팅 후의 에칭 처리(제3 에칭 처리)에 있어서는, 에칭 가스 공급부(72a)로부터 에칭 가스로서 C4F6/Ar/O2가 100 sccm/100 sccm/94 sccm의 유량으로 공급된다. 이에 의해, Si 함유 화합물(D)이 퇴적된 마스크(5)를 에칭 마스크로 하여, 실리콘 산화막층(3)이 재차 에칭된다. 이 제3 에칭 처리 시, 도 5에 나타내는 바와 같이, 마스크(5)도 동시에 에칭되지만, 마스크(5)는, Si 함유 화합물(D)에 의해 코팅 처리됨으로써 높이 방향의 두께가 증가하고 있다. 그 때문에, 제3 에칭 처리를 행한 후에 있어서도 마스크(5)가 다 에칭되어 버려 소실되는 일은 없다. 이와 같이, 마스크(5)가 남음으로써, 실리콘 산화막층(3)의 에칭 처리를 재차 행할 수 있어, 실리콘 산화막층(3)이 깊이 방향으로 더욱 파내려져 간다.When the coating process of the mask 5 ends, the silicon oxide film layer 3 is etched again. In the etching treatment after coating (third etching treatment), C 4 F 6 / Ar / O 2 is supplied as an etching gas from the etching gas supply unit 72a at a flow rate of 100 sccm / 100 sccm / 94 sccm. Thereby, the silicon oxide film layer 3 is etched again using the mask 5 on which the Si-containing compound (D) is deposited as an etching mask. During this third etching treatment, as shown in Fig. 5, the mask 5 is also etched at the same time, but the thickness of the mask 5 is increased in the height direction by being coated with a Si-containing compound (D). Therefore, even after the third etching treatment is performed, the mask 5 is completely etched and is not lost. Thus, when the mask 5 remains, the silicon oxide film layer 3 can be etched again, and the silicon oxide film layer 3 is further excavated in the depth direction.

또한, Si 함유 화합물(D)은 도 4에 나타내는 바와 같이, 에칭 처리 후의 마스크(5)의 상면만이 아니라, 제2 에칭 처리에 의해 형성된 실리콘 산화막층(3)의 홀(200)의 측면에도 퇴적한다. 이에 의해 마스크(5)의 상면만이 아니라, 실리콘 산화막층(3)의 측면도 코팅된다. 따라서, 실리콘 산화막층(3)의 측면이 제3 에칭 처리 시에 에칭됨으로써 에칭이 과잉으로 되고, 이에 의해 실리콘 산화막층(3)의 홀(200)의 직경이 커지는 것을 방지할 수 있다. 그리고, 이 홀(200)에, 예컨대 이후의 공정에서 금속을 매립하는 처리를 행하여 커패시터를 형성하는 경우, 형성되는 커패시터의 용량은 홀(200)의 직경에 반비례한다. 바꾸어 말하면, 홀(200)의 직경을 작게 유지할 수 있으면, 커패시턴스의 용량의 저하를 막을 수 있다.In addition, as shown in Fig. 4, the Si-containing compound (D) is not only on the upper surface of the mask 5 after the etching treatment, but also on the side surface of the hole 200 of the silicon oxide film layer 3 formed by the second etching treatment. To be deposited. Thereby, not only the top surface of the mask 5, but also the side surface of the silicon oxide film layer 3 is coated. Therefore, the side surface of the silicon oxide film layer 3 is etched during the third etching process, so that the etching becomes excessive, whereby it is possible to prevent the diameter of the hole 200 of the silicon oxide film layer 3 from becoming large. Then, when the capacitor is formed by performing a process of filling a metal in the hole 200 in a subsequent process, for example, the capacity of the formed capacitor is inversely proportional to the diameter of the hole 200. In other words, if the diameter of the hole 200 can be kept small, a decrease in the capacity of the capacitance can be prevented.

또한, 이상의 실시형태에 있어서는, 코팅 처리의 기간에 있어서, 제2 고주파 전원(40)에 의한 서셉터(13)에의 고주파 전력의 인가는 행하고 있지 않다. 그 때문에, 웨이퍼(W)를 향하여 이온이 인입되는 일이 없어져, 코팅 처리 동안에 마스크(5)가 인입된 이온에 의해 에칭되는 일이 없다. 그 때문에, 마스크(5)의 높이 방향의 두께가 감소하는 것을 막아, 제3 에칭 처리에 있어서, 실리콘 산화막층(3)을 깊이 방향으로 더욱 파내려 갈 수 있다.In addition, in the above-mentioned embodiment, the application of the high frequency electric power to the susceptor 13 by the 2nd high frequency power source 40 is not performed in the period of a coating process. Therefore, ions are not drawn into the wafer W, and the mask 5 is not etched by the drawn ions during the coating process. Therefore, the thickness in the height direction of the mask 5 is prevented from decreasing, and in the third etching process, the silicon oxide film layer 3 can be further excavated in the depth direction.

이상의 실시형태에 따르면, 폴리실리콘을 마스크(5)로 하여 실리콘 산화막층(3)을 에칭 처리한 후에 Si 함유 가스의 플라즈마에 의해 마스크(5) 상에 Si 함유 화합물(D)을 퇴적시킨다. 그리고 그 후, CF 함유 가스의 플라즈마를 이용하여 재차 에칭 처리를 행한다. 이때, 재차의 에칭에 있어서도 마스크는 소실되는 일없이 유지되고 있기 때문에, 원하는 패턴의 홀(200)을 종래보다 더욱 깊게 파내려 갈 수 있다. 그 결과, 예컨대 애스펙트비가 60 이상인 고애스펙트비의 홀을 형성할 수 있다.According to the above-described embodiment, after the silicon oxide film layer 3 is etched with polysilicon as the mask 5, the Si-containing compound (D) is deposited on the mask 5 by plasma of a Si-containing gas. Then, etching is performed again using plasma of the CF-containing gas. At this time, even in the etching again, the mask is maintained without being lost, so that the hole 200 of the desired pattern can be dug deeper than before. As a result, for example, a high aspect ratio hole having an aspect ratio of 60 or more can be formed.

또한, Si 함유 화합물(D)은 제2 에칭 처리 후의 마스크(5)의 상면만이 아니라, 제2 에칭 처리에 의해 형성된 홀(200)의 측면에도 퇴적하기 때문에, 제3 에칭 처리 시에 홀(200)의 측면이 과잉으로 에칭되는 것을 방지할 수 있다. 그 결과, 이에 의해 실리콘 산화막층(3)의 홀(200)의 직경이 커지는 것을 방지할 수 있다. 예컨대 이후의 공정에서 이 홀(200)에 금속을 매립하는 처리를 행하여 커패시터를 형성하는 경우, 형성되는 커패시터의 용량은 홀(200)의 직경에 반비례한다. 그리고 본 발명에 따르면, 홀(200)의 직경이 커지는 것을 방지할 수 있다, 바꾸어 말하면, 홀(200)의 직경을 작게 유지할 수 있기 때문에, 그 후에 형성되는 커패시터의 용량의 저하를 막을 수 있다.In addition, since the Si-containing compound (D) is deposited not only on the top surface of the mask 5 after the second etching treatment, but also on the side surface of the hole 200 formed by the second etching treatment, the hole during the third etching treatment ( 200) can be prevented from being excessively etched. As a result, it is possible to prevent the diameter of the hole 200 of the silicon oxide film layer 3 from being increased. For example, in a subsequent process, when a metal is buried in the hole 200 to form a capacitor, the capacity of the formed capacitor is inversely proportional to the diameter of the hole 200. In addition, according to the present invention, it is possible to prevent the diameter of the hole 200 from becoming large. In other words, since the diameter of the hole 200 can be kept small, it is possible to prevent a decrease in the capacity of the capacitor formed thereafter.

이상의 실시형태에서는, 마스크(5)와 실리콘 산화막층(3) 사이에 질화 실리콘층이 형성되어 있는 경우에 대해서 설명하였지만, 본 발명은, 질화 실리콘층의 유무에 상관없이 적용 가능하다.In the above embodiments, the case where the silicon nitride layer is formed between the mask 5 and the silicon oxide film layer 3 has been described, but the present invention is applicable regardless of the presence or absence of the silicon nitride layer.

이상 실시형태에서는, Si 함유 가스로서, SiCl4/He의 혼합 가스를 이용하였지만, 상기 혼합 가스에, O2를 첨가하여도 좋고, 동일한 효과를 얻을 수 있다. 본 발명자들이 후술하는 비교 시험을 행하여 예의 조사한 바, O2를 첨가하여, SiCl4/He/O2의 혼합 가스를 공급하는 경우에는, 그 유량은 각각, 20 sccm/100 sccm/125 sccm으로 하는 것 바람직하다.In the above embodiment, a SiCl 4 / He mixed gas was used as the Si-containing gas, but O 2 may be added to the mixed gas, and the same effect can be obtained. When the present inventors conducted a comparative test to be described later and investigated in earnest, when O 2 was added to supply a mixed gas of SiCl 4 / He / O 2 , the flow rates were 20 sccm / 100 sccm / 125 sccm, respectively. Is preferred.

또한, 본 발명자들에 따르면, 마스크(5)의 코팅 처리에 SiCl4/He의 혼합 가스를 이용한 경우에는, 마스크(5)는 실리콘막에 의해 코팅되고, SiCl4/He/O2의 혼합 가스를 이용한 경우에는, 마스크(5)는 실리콘 산화막에 의해 코팅되는 것이 확인되어 있다. 그리고, 어느 혼합 가스를 이용하여도 마스크(5)를 양호하게 코팅할 수 있어, 제3 에칭 처리에 있어서 마스크(5)의 소실을 방지할 수 있는 것이 확인되어 있다.Further, according to the present inventors, in the case of using a mixed gas of SiCl 4 / He for the coating treatment of the mask 5, the mask 5 is coated with a silicon film, and the mixed gas of SiCl 4 / He / O 2 In the case of using, it is confirmed that the mask 5 is coated with a silicon oxide film. And it has been confirmed that the mask 5 can be favorably coated with any mixed gas, and that the mask 5 can be prevented from being lost in the third etching process.

이상의 실시형태에서는, 코팅 처리를 행한 후에 제3 에칭 처리를 행하였지만, 이 코팅 처리와 제3 에칭 처리를 반복해서 행하도록 하여도 좋다. 보다 구체적으로는, Si 함유 화합물(D)에 의해 코팅되어 있는 마스크(5)가 제3 에칭 처리에 의해 소실되기 전에 상기 에칭 처리를 일단 정지한다. 그리고, 재차 코팅 처리를 행하여 잔존하는 마스크(5)를 Si 함유 화합물(D)에 의해 코팅함으로써, 제3 에칭 처리를 재차 행할 수 있다. 이와 같이, 코팅 처리와 에칭 처리를 반복해서 행함으로써, 예컨대 홀(200)을 보다 깊게 파내려 갈 수 있기 때문에, 더욱 고애스펙트비의 홀이나 트렌치를 형성하는 것이 가능해진다.In the above embodiment, the third etching treatment was performed after the coating treatment, but the coating treatment and the third etching treatment may be repeated. More specifically, the etching treatment is once stopped before the mask 5 coated with the Si-containing compound (D) is lost by the third etching treatment. Then, by performing the coating treatment again, the remaining mask 5 is coated with the Si-containing compound (D), whereby the third etching treatment can be performed again. As described above, by repeatedly performing the coating process and the etching process, for example, the hole 200 can be dug deeper, so that a higher aspect ratio hole or trench can be formed.

또한, 코팅 처리와 에칭 처리를 반복해서 행할 때에, 코팅 처리에 이용하는 혼합 가스로서 SiCl4/He의 혼합 가스와 SiCl4/He/O2의 혼합 가스를 교대로 이용하여도 좋다.In addition, when repeatedly performing the coating treatment and the etching treatment, a mixed gas of SiCl 4 / He and a mixed gas of SiCl 4 / He / O 2 may be alternately used as a mixed gas used for the coating treatment.

또한, 이상의 실시형태에서는, 마스크(5)로서 폴리실리콘을 이용하였지만, 어모퍼스 실리콘을 마스크(5)로서 이용하여도 좋다.In the above embodiments, polysilicon is used as the mask 5, but amorphous silicon may be used as the mask 5.

실시예Example

실시예로서, 웨이퍼(W)에 제1 에칭 처리 및 제2 에칭 처리를 행한 후에, SiCl4/He의 혼합 가스 또는 SiCl4/He/O2의 혼합 가스를 이용하여 마스크(5)에 대하여 코팅 처리를 행하고, 코팅 후의 마스크(5)를 이용하여 제3 에칭 처리를 실시하였다. 그때, 코팅 처리의 조건이나 제3 에칭의 시간이, 형성되는 홀(200)의 형상에 부여하는 영향에 대해서 확인 시험을 행하였다. 이때, 웨이퍼(W)의 직경은 300 ㎜이며, 마스크(5)로서의 폴리실리콘의 막 두께는 1200 ㎚, 질화 실리콘층(4)의 막 두께는 300 ㎚로 하였다. 또한, 웨이퍼(W)에 형성된 실리콘 산화막층(3)의 막 두께는, 3500 ㎚로 하였다.A first etching treatment and second after performing an etching treatment, SiCl 4 / He gas mixture or SiCl 4 / He / O 2 coated with respect to the mask (5) by using a mixed gas of the way of example, the wafer (W) After the treatment was performed, a third etching treatment was performed using the mask 5 after coating. At that time, a verification test was performed for the effect of the conditions of the coating treatment and the time of the third etching on the shape of the hole 200 to be formed. At this time, the diameter of the wafer W was 300 mm, the film thickness of the polysilicon as the mask 5 was 1200 nm, and the film thickness of the silicon nitride layer 4 was 300 nm. In addition, the film thickness of the silicon oxide film layer 3 formed on the wafer W was 3500 nm.

코팅 처리 시의 플라즈마 처리의 조건은, SiCl4/He의 혼합 가스를 이용한 경우는, SiCl4의 유량을 20 sccm으로 하고, He의 유량을 100 sccm으로 하였다. 또한, SiCl4/He/O2의 혼동 가스를 코팅 처리에 이용한 경우는, SiCl4의 유량을 20 sccm, He의 유량을 100 sccm, O2의 유량을 125 sccm으로 하였다. 그때, 처리 용기(11) 내의 압력을 1.33 ㎩로 하며, 제1 고주파 전원(30)의 전력을 500 W로 하고, 코팅 처리의 반복 횟수를 변화시키며, 1회당의 코팅 처리의 시간을 5초∼20초의 범위에서 각각 변화시켰다. 또한, 코팅 처리에 있어서는, 어느 경우도 제2 고주파 전원(40)의 전력을 오프(0 W)로 하였다.When the SiCl 4 / He mixed gas was used as the plasma treatment conditions during the coating treatment, the flow rate of SiCl 4 was set to 20 sccm, and the flow rate of He was set to 100 sccm. In addition, when a mixed gas of SiCl 4 / He / O 2 was used for the coating treatment, the flow rate of SiCl 4 was 20 sccm, the flow rate of He was 100 sccm, and the flow rate of O 2 was 125 sccm. At that time, the pressure in the processing container 11 is set to 1.33 kPa, the power of the first high frequency power supply 30 is set to 500 W, the number of repetitions of the coating process is changed, and the time of the coating process per time is 5 seconds to Each was changed in the range of 20 seconds. In addition, in the coating process, in all cases, the power of the second high frequency power supply 40 was turned off (0 W).

제1 에칭 처리는, C4F6/CH2F2/O2의 혼합 가스에 의해 행하고, C4F6의 유량을 42 sccm, CH2F2의 유량을 90 sccm, O2의 유량을 100 sccm으로 하였다. 그때, 처리 용기(11) 내의 압력은 2.0 ㎩, 제1 고주파 전원(30)의 전력은 1400 W, 제2 고주파 전원(40)의 전력은 4200 W로 하여, 205초간 실시하였다. 또한, 제2 에칭 처리 및 제3 에칭 처리는 C4F6/O2/Ar의 혼합 가스에 의해 행하고, C4F6 가스의 유량을 100 sccm, O2 가스의 유량을 94 sccm, Ar 가스의 유량을 100 sccm으로 하였다. 그때, 처리 용기(11) 내의 압력은 2.26 ㎩, 제1 고주파 전원(30)의 전력은 1500 W, 제2 고주파 전원(40)의 전력은 7800 W∼10000 W, 웨이퍼(W)의 온도 40℃∼200℃로 하였다. 웨이퍼(W) 직경이 300 ㎜이기 때문에, 단위 면적당의 전력 밀도로 환산하면 제1 고주파 전원(30)의 전력 밀도는 2.12 W/㎠이며, 제2 고주파 전원(40)의 전력 밀도는 11 W/㎠∼14.2 W/㎠로 되어 있다.The first etching treatment is performed with a mixed gas of C 4 F 6 / CH 2 F 2 / O 2 , the flow rate of C 4 F 6 is 42 sccm, the flow rate of CH 2 F 2 is 90 sccm, and the flow rate of O 2 is adjusted. 100 sccm. At that time, the pressure in the processing vessel 11 was 2.0 kPa, the power of the first high-frequency power supply 30 was 1400 W, and the power of the second high-frequency power supply 40 was 4200 W, and this was performed for 205 seconds. Further, the second etching treatment and the third etching treatment were performed with a mixed gas of C 4 F 6 / O 2 / Ar, the flow rate of the C 4 F 6 gas was 100 sccm, the flow rate of the O 2 gas was 94 sccm, and the Ar gas The flow rate of was 100 sccm. At that time, the pressure in the processing container 11 is 2.26 MPa, the power of the first high frequency power supply 30 is 1500 W, the power of the second high frequency power supply 40 is 7800 W to 10000 W, and the temperature of the wafer W is 40 ° C. -200 degreeC. Since the wafer W diameter is 300 mm, in terms of power density per unit area, the power density of the first high frequency power supply 30 is 2.12 W / cm 2, and the power density of the second high frequency power supply 40 is 11 W / Cm2 to 14.2 W / cm2.

또한, 비교예로서, 제2 에칭 처리에 의해서만 홀을 형성한 경우에 대해서도 확인 시험을 행하였다. 그때, 비교예에 있어서 행해지는 제2 에칭 처리의 적산 시간과, 실시예에 있어서의 제2 및 제3 에칭 처리의 적산 시간이 동일해지도록 하였다.Moreover, as a comparative example, the confirmation test was also performed about the case where the hole was formed only by a 2nd etching process. At that time, the integration time of the second etching treatment performed in the comparative example and the integration time of the second and third etching treatments in the example were made to be the same.

확인 시험의 결과를 도 6 및 도 7의 표에 나타낸다. 도 6은 에칭 처리를 행하여 실리콘 산화막층(3)에 홀을 형성한 상태의 단면도를 모식적으로 나타낸 것이며, 확인 시험에 있어서의 확인 항목은, 도 6에 동그라미 숫자로 나타내는 「1」∼「4」의 각 치수이다. 치수 「1」은 질화 실리콘층(4)의 상단부의 개구의 치수를, 치수 「2」는 마스크(5)에 있어서의 가장 폭이 좁게 되어 있는 부분의 치수를, 치수 「3」은 홀(200)에 있어서의 가장 폭이 넓게 되어 있는 부분의 치수를 각각 나타내고 있다. 치수 「4」는, 에칭 처리에 의해 형성된 홀(200)의 깊이 방향의 치수를 나타내고 있다. 도 6의 치수 「1」∼「4」는, 도 7의 표에 기재된 숫자에 대응하고 있다. 또한, 표의 「애스펙트비」는, 치수 「1」과 치수 「4」의 비이다. 「마스크 잔막」은, 에칭 처리 종료 후에 웨이퍼(W) 상에 잔존하는 마스크(5)의 두께이다. 또한, 표 1의 「선택비」는, 마스크(5)의 잔막에 기초하여 구한 에칭 처리에 있어서의 선택비이다.The results of the confirmation test are shown in the tables of Figs. 6 and 7. 6 schematically shows a cross-sectional view of a state in which holes are formed in the silicon oxide film layer 3 by etching, and the items to be confirmed in the verification test are "1" to "4" indicated by the circled numbers in FIG. Each dimension of ”. The dimension "1" is the dimension of the opening of the upper end of the silicon nitride layer 4, the dimension "2" is the dimension of the narrowest part in the mask 5, the dimension "3" is the hole 200 ), The dimensions of the widest part are respectively shown. The dimension "4" represents the dimension in the depth direction of the hole 200 formed by the etching process. The dimensions "1" to "4" in Fig. 6 correspond to the numbers in the table in Fig. 7. In addition, the "aspect ratio" in the table is a ratio of the dimension "1" and the dimension "4". The "mask remaining film" is the thickness of the mask 5 remaining on the wafer W after the etching process is finished. In addition, "selection ratio" in Table 1 is a selection ratio in the etching process calculated based on the residual film of the mask 5.

웨이퍼(W)의 온도는, 제1 에칭 처리∼제3 에칭 처리 및 코팅 처리 동안을 통틀어 40℃∼200℃ 사이에서 일정하게 하고, 시험에 의해 웨이퍼(W)의 온도를 변화시키고 있다. 또한, 제2 고주파 전원(40)의 전력의 값도 제2 에칭 처리 및 제3 에칭 처리에 있어서 11 W/㎠∼14.2 W/㎠ 사이에서 일정하게 하고, 시험에 의해 전력의 값을 변경하고 있다.The temperature of the wafer W is kept constant between 40 ° C and 200 ° C throughout the first etching process to the third etching process and the coating process, and the temperature of the wafer W is changed by testing. In addition, the power value of the second high-frequency power source 40 is also constant between 11 W / cm 2 and 14.2 W / cm 2 in the second etching process and the third etching process, and the power value is changed by the test. .

도 7의 표에 나타내는 바와 같이, SiCl4/He의 혼합 가스를 이용한 실시예 1에 있어서는, 코팅 처리 및 제3 에칭 처리를 행하고 있지 않은 비교예보다, 애스펙트비가 크게 향상되어, 60 이상의 애스펙트비로 에칭하는 것을 확인할 수 있었다. 또한, 도 7에 나타내는 결과에 있어서는, 실시예 1의 치수 「4」, 즉 홀(200)의 깊이 방향의 치수가 비교예의 치수 「4」와 비교하여 대폭 증가하고 있다. 이 것으로부터, 실시예 1에 있어서는 에칭 레이트의 향상도 도모되어 있는 것이 확인되었다.As shown in the table of Fig. 7, in Example 1 using a mixed gas of SiCl 4 / He, the aspect ratio was greatly improved and the etching was performed at an aspect ratio of 60 or more, compared to the comparative example in which the coating treatment and the third etching treatment were not performed. I could confirm that. In addition, in the result shown in FIG. 7, the dimension "4" in Example 1, that is, the dimension in the depth direction of the hole 200 is significantly increased compared to the dimension "4" in the comparative example. From this, it was confirmed that the etching rate was also improved in Example 1.

코팅 처리 및 제3 에칭 처리를 반복해서 행한 실시예 2 및 실시예 3에 있어서도, 실시예 1와 마찬가지로, 비교예보다 애스펙트비가 향상되어 있는 것이 확인되었다. 또한, 실시예 2 및 실시예 3에 있어서는, 치수 「3」이 비교예보다 작아져 있는 것이 확인되었다. 이것은, 홀(200)의 측면이 Si 함유 화합물(D)에 의해 코팅 처리됨으로써, 이후에 계속되는 제3 에칭 처리에 있어서 홀(200)의 측면이 과잉으로 에칭되는 것이 억제되기 때문이라고 생각된다. 그리고, 코팅 처리를 1회만 행하고 그 후 제3 에칭 처리를 행하는 실시예 1에 대하여, 실시예 2와 실시예 3에서는, 제3 에칭 처리를 복수회 행하고, 복수회의 제3 에칭 처리 시마다 코팅 처리를 행하기 때문에, 홀(200)의 측면의 보호가 보다 엄밀하게 행해지고 있다고 생각된다. 즉, 코팅 처리와 에칭 처리를 반복함으로써 보다 높은 애스펙트비로 에칭할 수 있다. 그리고, 치수 「3」이 작아짐으로써, 예컨대 홀(200)에 커패시터를 형성할 때에, 전극 사이의 거리를 작게 할 수 있기 때문에, 실시예 2 및 실시예 3에 있어서는 비교예보다 용량의 큰 커패시터를 형성할 수 있다.Also in Example 2 and Example 3 in which the coating treatment and the third etching treatment were repeatedly performed, it was confirmed that the aspect ratio was improved compared to that of the comparative example in the same manner as in Example 1. Moreover, in Example 2 and Example 3, it was confirmed that the dimension "3" is smaller than a comparative example. This is considered to be because the side surface of the hole 200 is coated with the Si-containing compound (D), thereby suppressing the side surface of the hole 200 from being excessively etched in the subsequent third etching treatment. In addition, in Example 1 and Example 3, in which the coating treatment is performed only once and then the third etching treatment is performed, the third etching treatment is performed multiple times, and the coating treatment is performed every third multiple etching treatment. It is considered that the protection of the side surface of the hole 200 is performed more strictly because it is performed. That is, it is possible to etch with a higher aspect ratio by repeating the coating treatment and the etching treatment. In addition, since the dimension "3" becomes smaller, when forming a capacitor in the hole 200, for example, the distance between the electrodes can be made small, so in Examples 2 and 3, a capacitor having a larger capacity than the comparative example is used. Can form.

SiCl4/He/O2의 혼합 가스를 이용한 실시예 4에 있어서도, 코팅 처리 및 제3 에칭 처리를 행하고 있지 않은 비교예보다, 애스펙트비가 크게 향상하여, 애스펙트비 60 이상으로 에칭하는 것을 확인할 수 있었다.Also in Example 4 using a mixed gas of SiCl 4 / He / O 2 , it was confirmed that the aspect ratio was greatly improved and the etching was performed at an aspect ratio of 60 or more, as compared to the comparative example in which the coating treatment and the third etching treatment were not performed. .

실시예 5는, 코팅 처리에 있어서, SiCl4/He의 혼합 가스에 의해 5초간 코팅 처리를 행한 후, SiCl4/He/O2의 혼합 가스를 이용하여 더욱 20초간 코팅 처리를 행한 경우의 결과를 나타낸다. 이러한 경우에 있어서도, 비교예보다, 애스펙트비가 크게 향상되는 것을 확인할 수 있었다. 또한, 실시예 6에 있어서는, 선택비에 대해서도 비교예보다 대폭 향상되어 있다. 이것은, SiCl4/He/O2에 의한 O(산소)를 포함한 Si 코팅막과 SiCl4/He에 의한 Si 코팅막에 의해, 효과적으로 측벽의 에칭을 억제하였기 때문이라고 생각된다.Example 5, in the coating process, SiCl 4 / of He was subjected to 5 seconds coated by the mixed gas, as a result of the case using the mixed gas of SiCl 4 / He / O 2 was subjected to further 20 seconds coating Indicates. Also in this case, it was confirmed that the aspect ratio was significantly improved compared to the comparative example. In addition, in Example 6, the selection ratio is also significantly improved compared to the comparative example. This is considered to be because the sidewall etching was effectively suppressed by the Si coating film containing O (oxygen) by SiCl 4 / He / O 2 and the Si coating film by SiCl 4 / He.

실시예 6은, 실시예 1의 웨이퍼(W)의 온도 40℃에 비해서, 웨이퍼(W)의 온도를 200℃로 변경한 것 이외에는 전부 동일하게 한 경우의 결과를 나타낸다. 이러한 경우에 있어서도, 비교예보다 애스펙트비가 크게 향상되어 있는 것을 확인할 수 있었다. 이것은, 치수 「2」의 가늘어지는 부분이, 고온이 되면 상대적으로 넓어지기 때문에 홀(200)의 깊은 부분까지 에칭할 수 있기 때문이다. 치수 「2」가 넓어지는 이유는 웨이퍼(W)의 온도가 고온이 되는 편이 라디칼에 의한 화학 반응이 촉진되기 때문이다.Example 6 shows the results when the wafers W of Example 1 were all the same except that the temperature of the wafer W was changed to 200 ° C compared to the temperature of 40 ° C. Even in this case, it was confirmed that the aspect ratio was significantly improved compared to the comparative example. This is because the tapered portion of the dimension "2" becomes relatively wide when it becomes high temperature, so it is possible to etch the deep portion of the hole 200. The reason why the dimension "2" is enlarged is that the higher the temperature of the wafer W becomes, the higher the chemical reaction by radicals is.

실시예 7은, 실시예 1의 웨이퍼(W)의 온도 40℃에 비해서, 웨이퍼(W)의 온도를 120℃로 변경하고, 제2 및 제3 에칭 처리 시의 제2 고주파 전원(40)의 전력의 값을 7800 W로부터 10000 W로 변경한 경우의 결과를 나타낸다. 즉, 단위 면적당의 전력 밀도를 11 W/㎠로부터 14.2 W/㎠로 변경하였다. 이러한 경우에 있어서도, 비교예보다 애스펙트비가 크게 향상되어 있는 것을 확인할 수 있었다. 이것은, 고온에 의한 치수 「2」의 확대와 이온을 인입하기 위한 전력 밀도가 높아졌기 때문이라고 생각된다. 즉, 실시예 6 및 실시예 7에 따르면, 애스펙트비를 60 이상으로 하기 위해서는 웨이퍼(W)의 온도는 120℃∼200℃로 하는 것이 바람직하고, 또한 제2 고주파 전원(40)의 전력 밀도는 11 W/㎠∼14.2 W/㎠로 하는 것이 바람직한 것을 알 수 있다.In Example 7, the temperature of the wafer W was changed to 120 占 폚 compared to the temperature of 40 占 폚 of the wafer W of Example 1, and the second high-frequency power supply 40 during the second and third etching treatment was performed. The result when the power value is changed from 7800 W to 10000 W is shown. That is, the power density per unit area was changed from 11 W / cm 2 to 14.2 W / cm 2. Even in this case, it was confirmed that the aspect ratio was significantly improved compared to the comparative example. This is considered to be due to the enlargement of the dimension "2" due to high temperature and the increased power density for drawing ions. That is, according to Examples 6 and 7, in order to set the aspect ratio to 60 or more, the temperature of the wafer W is preferably 120 ° C to 200 ° C, and the power density of the second high frequency power supply 40 is It turns out that it is desirable to set it as 11 W / cm <2>-14.2 W / cm <2>.

이상, 본 발명의 적합한 실시형태에 대해서 설명하였지만, 본 발명은 이러한 예에 한정되지 않는다. 당업자이면, 특허 청구의 범위에 기재된 기술적 사상의 범주 내에 있어서, 각종 변경예 또는 수정예에 상도할 수 있는 것은 분명하고, 이들에 대해서도 당연히 본 발명의 기술적 범위에 속하는 것으로 양해된다.The preferred embodiments of the present invention have been described above, but the present invention is not limited to these examples. It is obvious that those skilled in the art can imagine various modifications and correction examples within the scope of the technical idea described in the claims, and it is understood that these also belong to the technical scope of the present invention.

1 플라즈마 처리 장치 10 웨이퍼 척
11 처리 용기 12 접지선
13 서셉터 14 절연판
15 지지대 20 보정 링
21 원통 부재 22 전열 가스관
30 제1 고주파 전원 31 제1 정합기
40 제2 고주파 전원 41 제2 정합기
42 상부 전극 50 지지 부재
51 전극판 52 전극 지지판
53 가스 공급구 54 가스 확산실
55 가스 구멍 72a 에칭 가스 공급부
72b 코팅 가스 공급부 73a, 73b 밸브
74a, 74b 유량 조정 기구 80 배류로
90 배기구 91 배기실
92 배기관 93 배기 장치
100 링 자석 150 제어부
W 웨이퍼 R 레지스트 패턴
H 잔막 두께 D Si 함유 화합물
M 에칭 마스크1 Plasma processing device 10 Wafer chuck
11 Processing vessel 12 Ground wire
13 Susceptor 14 Insulation plate
15 Support 20 Correction Ring
21 Cylindrical member 22 Heated gas pipe
30 1st high frequency power supply 31 1st matching device
40 2nd high frequency power supply 41 2nd matcher
42 Upper electrode 50 Support member
51 Electrode plate 52 Electrode support plate
53 Gas supply port 54 Gas diffusion chamber
55 gas hole 72a etching gas supply
72b coating gas supply 73a, 73b valve
74a, 74b flow adjustment mechanism 80 flow path
90 Exhaust port 91 Exhaust chamber
92 Exhaust pipe 93 Exhaust system
100 ring magnet 150 control
W wafer R resist pattern
H Residual thickness D Si-containing compound
M etching mask

Claims (7)

처리 용기 내에 마련된 상부 전극과 하부 전극 사이에 고주파 전력을 인가하여 처리 가스를 플라즈마화하고, 기판 상에 적층되어 있는 실리콘 산화막층 및 질화 실리콘층을, 상기 질화 실리콘층 상에 형성된 실리콘층을 마스크로 하여 플라즈마 에칭 처리하는 방법에 있어서,
CF 함유 가스 및 CFH 함유 가스의 플라즈마에 의해 상기 질화 실리콘층을 에칭하는 제1 에칭 처리를 행하며, 계속해서, CF 함유 가스의 플라즈마에 의해 상기 실리콘 산화막층을 에칭하는 제2 에칭 처리를 행하고,
계속해서, Si 함유 가스의 플라즈마에 의해 상기 마스크 상에 Si 함유물을 퇴적시키며,
그 후, 상기 실리콘층 마스크 상에 Si 함유물을 퇴적시킨 상태로, CF 함유 가스의 플라즈마에 의해 재차 실리콘 산화막층을 에칭하는 제3 에칭 처리를 행함으로써, 미리 정해진 애스펙트비를 갖는 홀 또는 트렌치를 형성하는 것인, 플라즈마 에칭 처리 방법.Plasma processing gas by applying high-frequency power between the upper electrode and the lower electrode provided in the processing container, the silicon oxide film layer and the silicon nitride layer stacked on the substrate, and the silicon layer formed on the silicon nitride layer as a mask In the plasma etching process,
A first etching process of etching the silicon nitride layer by plasma of a CF-containing gas and a CFH-containing gas is performed, followed by a second etching process of etching the silicon oxide film layer by plasma of a CF-containing gas,
Subsequently, a Si-containing gas is deposited on the mask by plasma of a Si-containing gas,
Thereafter, a hole or trench having a predetermined aspect ratio is performed by subjecting the silicon layer mask to a third etching process in which the silicon oxide film layer is etched again by plasma of a CF-containing gas in a state where Si content is deposited. Plasma etching treatment method. 제1항에 있어서,
상기 미리 정해진 애스펙트비가 60 이상인 것인, 플라즈마 에칭 처리 방법.According to claim 1,
Plasma etching treatment method, wherein the predetermined aspect ratio is 60 or more. 제1항에 있어서,
상기 실리콘층 마스크 상에의 Si 함유물의 퇴적과, 상기 CF 함유 가스에 의해 실리콘 산화막층을 에칭하는 제3 에칭 처리를 반복해서 행하는 것인, 플라즈마 에칭 처리 방법.According to claim 1,
Plasma etching treatment method which repeats the deposition of Si content on the said silicon layer mask and the 3rd etching process which etches a silicon oxide film layer with the said CF containing gas. 제1항에 있어서,
상기 Si 함유 가스는, SiCl4 가스인 것인, 플라즈마 에칭 처리 방법.According to claim 1,
The Si-containing gas is a SiCl 4 gas, plasma etching treatment method. 제1항에 있어서,
상기 Si 함유 가스는, SiCl4와 O2의 혼합 가스인 것인, 플라즈마 에칭 처리 방법.According to claim 1,
The Si-containing gas is a mixed gas of SiCl 4 and O 2 , plasma etching treatment method. 제1항에 있어서,
상기 제2 에칭 처리 및 상기 제3 에칭 처리에 있어서의 상기 기판의 온도가 120℃∼200℃이고,
상기 제2 에칭 처리 및 상기 제3 에칭 처리에 있어서, 상기 하부 전극에 이온 인입을 위한 고주파 전력을 인가하며,
상기 인가시키는 고주파 전력의 전력 밀도가 11 W/㎠∼14.2 W/㎠인 것인, 플라즈마 에칭 처리 방법.According to claim 1,
The temperature of the substrate in the second etching process and the third etching process is 120 ° C to 200 ° C,
In the second etching process and the third etching process, high-frequency power for ion introduction is applied to the lower electrode,
The plasma etching treatment method, wherein the power density of the applied high frequency power is 11 W / cm 2 to 14.2 W / cm 2. 삭제delete
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