KR102092845B1 - Thin film transistor substrate and Method of manufacturing the same - Google Patents

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Abstract

본 발명은, 기판 상에 형성된 게이트 전극 및 게이트 패드; 상기 게이트 전극 및 게이트 패드 상에 형성된 게이트 절연막; 상기 게이트 절연막 상에 형성된 액티브층; 상기 액티브층 상에서 제1홀 및 제2홀을 구비하도록 형성된 에치스톱퍼; 상기 에치스톱퍼 상에 형성되면서 상기 제1홀을 통해서 상기 액티브층과 연결되는 소스 전극; 상기 에치스톱퍼 상에서 상기 소스 전극과 마주하도록 형성되면서 상기 제2홀을 통해서 상기 액티브층과 연결되는 드레인 전극; 상기 소스 전극 및 드레인 전극 상에 형성된 보호막; 상기 보호막 상에 형성되면서 상기 드레인 전극과 연결되는 화소 전극; 및 상기 보호막 상에 형성되면서 상기 게이트 패드와 전기적으로 연결되는 게이트 패드 전극을 포함하여 이루어진 것을 특징으로 하는 박막 트랜지스터 기판 및 그 제조방법에 관한 것이다. The present invention, a gate electrode and a gate pad formed on a substrate; A gate insulating film formed on the gate electrode and the gate pad; An active layer formed on the gate insulating film; An etch stopper formed to have a first hole and a second hole on the active layer; A source electrode formed on the etch stopper and connected to the active layer through the first hole; A drain electrode formed on the etch stopper to face the source electrode and connected to the active layer through the second hole; A protective film formed on the source electrode and the drain electrode; A pixel electrode formed on the protective layer and connected to the drain electrode; And a gate pad electrode formed on the passivation layer and electrically connected to the gate pad.

Description

박막 트랜지스터 기판 및 그 제조방법{Thin film transistor substrate and Method of manufacturing the same}Thin film transistor substrate and method of manufacturing the same

본 발명은 디스플레이 장치에 관한 것으로서, 보다 구체적으로는 디스플레이 장치를 구성하는 박막 트랜지스터 기판에 관한 것이다. The present invention relates to a display device, and more particularly, to a thin film transistor substrate constituting a display device.

액정표시장치(Liquid Crystal Display Device) 및 유기 발광장치(Organic Light Emitting Device) 등과 같은 디스플레이 장치는 박막 트랜지스터 기판을 필수구성요소로 포함하고 있다. 구체적으로, 상기 액정표시장치의 경우는 박막 트랜지스터 기판, 상기 박막 트랜지스터 기판과 대향하는 컬러 필터 기판 및 상기 양 기판 사이에 형성된 액정층을 포함하여 이루어지고, 상기 유기 발광장치는 박막 트랜지스터 기판 및 상기 박막 트랜지스터 기판 상에 형성된 발광층을 포함하여 이루어진다. 2. Description of the Related Art Display devices such as liquid crystal display devices and organic light emitting devices include a thin film transistor substrate as an essential component. Specifically, the liquid crystal display device includes a thin film transistor substrate, a color filter substrate facing the thin film transistor substrate, and a liquid crystal layer formed between the two substrates, and the organic light emitting device includes a thin film transistor substrate and the thin film. It comprises a light emitting layer formed on the transistor substrate.

이하 도면을 참조로 종래의 박막 트랜지스터 기판에 대해서 설명하기로 한다. Hereinafter, a conventional thin film transistor substrate will be described with reference to the drawings.

도 1은 종래의 박막 트랜지스터 기판의 개략적인 단면도이다. 1 is a schematic cross-sectional view of a conventional thin film transistor substrate.

도 1에서 알 수 있듯이, 종래의 박막 트랜지스터 기판은 TFT(Thin film transistor) 영역, 게이트 패드(G_Pad) 영역, 및 데이터 패드(D_Pad) 영역을 포함하여 이루어진다. As can be seen in Figure 1, a conventional thin film transistor substrate includes a TFT (Thin film transistor) region, a gate pad (G_Pad) region, and a data pad (D_Pad) region.

상기 TFT 영역은, 기판(10) 상에 차례로 형성된 게이트 전극(21), 게이트 절연막(30), 액티브층(40), 에치스톱퍼(50), 소스 및 드레인 전극(61, 62), 보호막(70), 및 화소 전극(81)을 포함하여 이루어진다. The TFT regions include a gate electrode 21, a gate insulating film 30, an active layer 40, an etch stopper 50, source and drain electrodes 61, 62, and a protective film 70 formed on the substrate 10 in turn. ), And the pixel electrode 81.

상기 게이트 전극(21)은 상기 기판(10) 상에 패턴 형성되어 있고, 상기 게이트 절연막(30)은 상기 게이트 전극(21) 상에 형성되어 있고, 상기 액티브층(40)은 상기 게이트 절연막(30) 상에 패턴 형성되어 있고, 상기 에치스톱퍼(50)는 상기 액티브층(40) 상에 패턴 형성되어 있고, 소스 및 드레인 전극(61, 62)은 상기 에치스톱퍼(50) 상에서 서로 마주하도록 패턴 형성되어 있고, 상기 보호막(70)은 상기 소스 및 드레인 전극(61, 62) 상에서 제1홀(H1)을 구비하도록 패턴 형성되어 있고, 상기 화소 전극(81)은 상기 보호막(70) 상에서 상기 제1홀(H1)을 통해서 상기 드레인 전극(62)과 연결되도록 패턴 형성되어 있다. The gate electrode 21 is patterned on the substrate 10, the gate insulating film 30 is formed on the gate electrode 21, and the active layer 40 is the gate insulating film 30 ), The etch stopper 50 is patterned on the active layer 40, and the source and drain electrodes 61 and 62 are patterned to face each other on the etch stopper 50. , And the passivation layer 70 is patterned to include a first hole H1 on the source and drain electrodes 61 and 62, and the pixel electrode 81 is the first passivation on the passivation layer 70. A pattern is formed to be connected to the drain electrode 62 through the hole H1.

상기 게이트 패드(G_Pad) 영역은, 기판(10) 상에 차례로 형성된 게이트 패드(22), 게이트 절연막(30), 연결 전극(63), 보호막(70), 및 게이트 패드 전극(82)을 포함하여 이루어진다. The gate pad (G_Pad) region includes a gate pad 22, a gate insulating film 30, a connecting electrode 63, a protective film 70, and a gate pad electrode 82 sequentially formed on the substrate 10 Is done.

상기 게이트 패드(22)는 상기 기판(10) 상에 패턴 형성되어 있고, 상기 게이트 절연막(30)은 상기 게이트 패드(22) 상에서 제2홀(H2)을 구비하도록 패턴 형성되어 있고, 상기 연결 전극(63)은 상기 게이트 절연막(30) 상에서 상기 제2홀(H2)을 통해서 상기 게이트 패드(22)와 연결되도록 패턴 형성되어 있고, 상기 보호막(70)은 상기 연결 전극(63) 상에서 제3홀(H3)을 구비하도록 패턴 형성되어 있고, 상기 게이트 패드 전극(82)은 상기 보호막(70) 상에서 상기 제3홀(H3)을 통해서 상기 연결 전극(63)과 연결되도록 패턴 형성되어 있다. The gate pad 22 is patterned on the substrate 10, and the gate insulating layer 30 is patterned to have a second hole H2 on the gate pad 22, and the connection electrode 63 is patterned to be connected to the gate pad 22 through the second hole H2 on the gate insulating film 30, and the protective film 70 is a third hole on the connection electrode 63 A pattern is formed to include (H3), and the gate pad electrode 82 is patterned to be connected to the connection electrode 63 through the third hole H3 on the passivation layer 70.

상기 데이터 패드(D_Pad) 영역은, 기판(10) 상에 차례로 형성된 게이트 절연막(30), 데이터 패드(64), 보호막(70), 및 데이터 패드 전극(83)을 포함하여 이루어진다. The data pad (D_Pad) region includes a gate insulating film 30, a data pad 64, a protective film 70, and a data pad electrode 83 sequentially formed on the substrate 10.

상기 게이트 절연막(30)은 상기 기판(10) 상에 형성되어 있고, 상기 데이터 패드(64)는 상기 게이트 절연막(30) 상에 패턴 형성되어 있고, 상기 보호막(70)은 상기 데이터 패드(64) 상에서 제4홀(H4)을 구비하도록 패턴 형성되어 있고, 상기 데이터 패드 전극(83)은 상기 보호막(70) 상에서 상기 제4홀(H4)을 통해서 상기 데이터 패드(64)와 연결되도록 패턴 형성되어 있다. The gate insulating film 30 is formed on the substrate 10, the data pad 64 is patterned on the gate insulating film 30, and the protective film 70 is the data pad 64. A pattern is formed to have a fourth hole H4 on the surface, and the data pad electrode 83 is patterned to be connected to the data pad 64 through the fourth hole H4 on the passivation layer 70. have.

이와 같은 종래의 박막 트랜지스터 기판은 다음과 같은 공정을 통해서 제조된다. 도 2a 내지 도 2g는 종래의 박막 트랜지스터 기판을 제조하는 제조 공정도이다. The conventional thin film transistor substrate is manufactured through the following process. 2A to 2G are manufacturing process diagrams for manufacturing a conventional thin film transistor substrate.

우선, 도 2a에서 알 수 있듯이, 마스크 공정을 통해서 기판(10) 상의 TFT 영역에 게이트 전극(21)을 패턴 형성함과 더불어 기판(10) 상의 게이트 패드(G_Pad) 영역에 게이트 패드(22)를 패턴 형성한다. First, as shown in FIG. 2A, the gate electrode 21 is formed on the TFT region on the substrate 10 through a mask process, and the gate pad 22 is formed on the gate pad (G_Pad) region on the substrate 10. Pattern to form.

다음, 도 2b에서 알 수 있듯이, 상기 게이트 전극(21) 및 게이트 패드(22)를 포함한 기판 전면에 게이트 절연막(30)을 형성하고, 마스크 공정을 통해서 TFT 영역의 게이트 절연막(30) 상에 액티브층(40)을 패턴 형성한다. Next, as can be seen in FIG. 2B, a gate insulating film 30 is formed on the entire surface of the substrate including the gate electrode 21 and the gate pad 22, and is active on the gate insulating film 30 in the TFT region through a mask process. The layer 40 is patterned.

다음, 도 2c에서 알 수 있듯이, 마스크 공정을 통해서 TFT 영역의 액티브층(40) 상에 에치스톱퍼(50)를 패턴 형성한다. Next, as can be seen in FIG. 2C, the etch stopper 50 is patterned on the active layer 40 of the TFT region through a mask process.

다음, 도 2d에서 알 수 있듯이, 마스크 공정을 통해서 게이트 패드(G_Pad) 영역의 상기 게이트 절연막(30)에 제2홀(H2)을 형성하여 상기 게이트 패드(22)를 노출시킨다. Next, as shown in FIG. 2D, a second hole H2 is formed in the gate insulating layer 30 in the gate pad G_Pad region through a mask process to expose the gate pad 22.

다음, 도 2e에서 알 수 있듯이, 마스크 공정을 통해서 상기 TFT 영역의 에치스톱퍼(50) 상에 소스 전극(61) 및 드레인 전극(62)을 패턴 형성하고, 상기 게이트 패드(G_Pad) 영역의 게이트 절연막(30) 상에 연결 전극(63)을 패턴 형성하고, 상기 데이터 패드(D_Pad) 영역의 게이트 절연막(30) 상에 데이터 패드(64)를 패턴 형성한다. 이때, 상기 연결 전극(63)은 상기 제2홀(H2)을 통해서 노출된 상기 게이트 패드(22)와 연결된다. Next, as can be seen in FIG. 2E, a source electrode 61 and a drain electrode 62 are patterned on the etch stopper 50 of the TFT region through a mask process, and a gate insulating film in the gate pad (G_Pad) region is formed. The connection electrode 63 is patterned on the (30), and the data pad 64 is patterned on the gate insulating film 30 in the data pad (D_Pad) region. At this time, the connection electrode 63 is connected to the gate pad 22 exposed through the second hole H2.

다음, 도 2f에서 알 수 있듯이, 마스크 공정을 통해서 기판 전면에 보호막(70)을 패턴 형성한다. 상기 보호막(70)은 상기 TFT 영역의 드레인 전극(62)을 노출시키는 제1홀(H1), 상기 게이트 패드(G_Pad) 영역의 연결 전극(63)을 노출시키는 제3홀(H3), 및 상기 데이터 패드(D_Pad) 영역의 데이터 패드(64)를 노출시키는 제4홀(H4)을 구비하도록 패턴 형성된다. Next, as can be seen in FIG. 2F, a protective film 70 is patterned on the entire surface of the substrate through a mask process. The passivation layer 70 includes a first hole H1 exposing the drain electrode 62 of the TFT region, a third hole H3 exposing the connection electrode 63 of the gate pad G_Pad region, and the The pattern is formed to have a fourth hole H4 exposing the data pad 64 in the data pad D_Pad area.

다음, 도 2g에서 알 수 있듯이, 마스크 공정을 통해서 상기 TFT 영역의 보호막(70) 상에 화소 전극(81)을 패턴 형성하고, 상기 게이트 패드(G_Pad) 영역의 보호막(70) 상에 게이트 패드 전극(82)을 패턴 형성하고, 상기 데이터 패드(D_Pad) 영역의 보호막(70) 상에 데이터 패드 전극(83)을 패턴 형성한다. Next, as can be seen in FIG. 2G, a pixel electrode 81 is patterned on the passivation layer 70 of the TFT region through a mask process, and a gate pad electrode is formed on the passivation layer 70 of the gate pad (G_Pad) region. (82) is patterned, and the data pad electrode (83) is patterned on the passivation layer (70) in the data pad (D_Pad) region.

이때, 상기 화소 전극(81)은 상기 제1홀(H1)을 통해서 노출된 상기 드레인 전극(62)과 연결되고, 상기 게이트 패드 전극(82)은 상기 제3홀(H3)을 통해서 노출된 상기 연결 전극(63)과 연결되고, 상기 데이터 패드 전극(83)은 상기 제4홀(H4)을 통해서 노출된 상기 데이터 패드(64)와 연결된다. In this case, the pixel electrode 81 is connected to the drain electrode 62 exposed through the first hole H1, and the gate pad electrode 82 is exposed through the third hole H3. The connection electrode 63 is connected, and the data pad electrode 83 is connected to the data pad 64 exposed through the fourth hole H4.

이상과 같은 종래의 박막 트랜지스터 기판은 여러 번의 마스크 공정을 통해서 제조되므로 공정이 복잡한 문제점이 있다. The conventional thin film transistor substrate as described above is manufactured through a number of mask processes, and thus has a complicated process.

특히, 종래의 박막 트랜지스터 기판은 액티브층(40), 에치스톱퍼(50), 및 게이트 패드(22)를 노출시키기 위한 제2홀(H2)을 각각의 마스크 공정(도 2b 내지 도 2d 참조)을 통해서 패턴 형성하기 때문에 그만큼 공정이 복잡해지는 문제점이 있다. Particularly, in the conventional thin film transistor substrate, the second hole H2 for exposing the active layer 40, the etch stopper 50, and the gate pad 22 is masked (see FIGS. 2B to 2D). Since the pattern is formed through the process, there is a problem in that the process is complicated.

본 발명은 전술한 종래의 문제점을 해결하기 위해 고안된 것으로서, 본 발명은 액티브층, 에치스톱퍼, 및 게이트 패드를 노출시키기 위한 홀을 형성하기 위한 패턴 형성 공정 회수를 최소화할 수 있는 박막 트랜지스터 기판 및 그 제조방법을 제공하는 것을 목적으로 한다. The present invention is designed to solve the above-mentioned conventional problems, and the present invention is a thin film transistor substrate capable of minimizing the number of pattern forming processes for forming holes for exposing the active layer, etch stopper, and gate pad, and It is an object to provide a manufacturing method.

본 발명은 상기 목적을 달성하기 위해서, 기판 상에 형성된 게이트 전극 및 게이트 패드; 상기 게이트 전극 및 게이트 패드 상에 형성된 게이트 절연막; 상기 게이트 절연막 상에 형성된 액티브층; 상기 액티브층 상에서 제1홀 및 제2홀을 구비하도록 형성된 에치스톱퍼; 상기 에치스톱퍼 상에 형성되면서 상기 제1홀을 통해서 상기 액티브층과 연결되는 소스 전극; 상기 에치스톱퍼 상에서 상기 소스 전극과 마주하도록 형성되면서 상기 제2홀을 통해서 상기 액티브층과 연결되는 드레인 전극; 상기 소스 전극 및 드레인 전극 상에 형성된 보호막; 상기 보호막 상에 형성되면서 상기 드레인 전극과 연결되는 화소 전극; 및 상기 보호막 상에 형성되면서 상기 게이트 패드와 전기적으로 연결되는 게이트 패드 전극을 포함하여 이루어진 것을 특징으로 하는 박막 트랜지스터 기판을 제공한다. The present invention to achieve the above object, a gate electrode and a gate pad formed on a substrate; A gate insulating film formed on the gate electrode and the gate pad; An active layer formed on the gate insulating film; An etch stopper formed to have a first hole and a second hole on the active layer; A source electrode formed on the etch stopper and connected to the active layer through the first hole; A drain electrode formed on the etch stopper to face the source electrode and connected to the active layer through the second hole; A protective film formed on the source electrode and the drain electrode; A pixel electrode formed on the protective layer and connected to the drain electrode; And a gate pad electrode formed on the passivation layer and electrically connected to the gate pad.

본 발명은 또한, 기판 상에 게이트 전극 및 게이트 패드를 패턴 형성하는 공정; 상기 게이트 전극 및 게이트 패드 상에 게이트 절연막, 액티브층용 반도체 물질 및 에치스톱퍼용 물질을 차례로 적층하는 공정; 상기 에치스톱퍼용 물질 상에 패턴이 형성되지 않은 영역, 상대적으로 낮은 높이로 패턴이 형성된 영역 및 상대적으로 높은 높이로 패턴이 형성된 영역을 구비하는 포토 레지스트 패턴을 형성하는 공정; 상기 포토 레지스트 패턴을 마스크로 이용하여 상기 게이트 패드 상부의 에치스톱퍼용 물질, 액티브층용 반도체 물질 및 게이트 절연막을 식각하여 제3홀을 형성하고, 상기 포토 레지스트 패턴을 애싱 처리하는 공정; 상기 애싱 처리 이후 잔존하는 포토 레지스트 패턴을 마스크로 하여 상기 에치스톱퍼용 물질을 식각하여 제1홀 및 제2홀을 구비하는 에치스톱퍼를 패턴 형성하는 공정; 상기 에치스톱퍼 상에 소스 전극 및 드레인 전극을 패턴 형성함과 더불어 상기 게이트 패드와 연결되는 연결 전극을 패턴형성하는 공정; 상기 소스 전극, 드레인 전극 및 연결 전극 상에 보호막을 패턴 형성하는 공정; 및 상기 보호막 상에 화소 전극 및 게이트 패드 전극을 패턴 형성하는 공정을 포함하여 이루어진 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법을 제공한다. The present invention also includes a process of patterning a gate electrode and a gate pad on a substrate; A step of sequentially stacking a gate insulating film, a semiconductor material for an active layer and a material for an etch stopper on the gate electrode and the gate pad; Forming a photoresist pattern on the material for the etch stopper having a pattern-free area, a patterned area with a relatively low height, and a patterned area with a relatively high height; Forming a third hole by etching the etch stopper material, an active layer semiconductor material, and a gate insulating layer on the gate pad using the photo resist pattern as a mask, and ashing the photo resist pattern; Etching the material for the etch stopper using the photoresist pattern remaining after the ashing as a mask to form an etch stopper having first and second holes; Forming a source electrode and a drain electrode on the etch stopper and patterning a connection electrode connected to the gate pad; Forming a protective film on the source electrode, drain electrode and connection electrode; And it provides a method of manufacturing a thin film transistor substrate comprising the step of forming a pattern of the pixel electrode and the gate pad electrode on the protective film.

이상과 같은 본 발명에 따르면 다음과 같은 효과가 있다. According to the present invention as described above has the following effects.

본 발명의 일 실시예에 따르면, 한 번의 마스크 공정을 통해서 에치스톱퍼의 패턴 형성 공정 및 게이트 패드를 노출시키기 위한 제3홀의 패턴 형성 공정을 함께 수행할 수 있어 종래에 비하여 마스크 공정 회수가 감소될 수 있다. According to an embodiment of the present invention, the pattern formation process of the etch stopper and the pattern formation process of the third hole for exposing the gate pad can be performed through one mask process, so that the number of mask processes can be reduced compared to the prior art. have.

도 1은 종래의 박막 트랜지스터 기판의 개략적인 단면도이다.
도 2a 내지 도 2g는 종래의 박막 트랜지스터 기판을 제조하는 제조 공정도이다.
도 3은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 개략적인 평면도이다.
도 4는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 개략적인 단면도이다.
도 5a 내지 도 5i는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판을 제조하는 제조 공정도이다.
도 6a 내지 도 6i는 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판을 제조하는 제조 공정도이다.
도 7은 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 개략적인 평면도이다.
도 8은 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 개략적인 단면도이다.
도 9a 내지 도 9j는 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판을 제조하는 제조 공정도이다.1 is a schematic cross-sectional view of a conventional thin film transistor substrate.
2A to 2G are manufacturing process diagrams for manufacturing a conventional thin film transistor substrate.
3 is a schematic plan view of a thin film transistor substrate according to an embodiment of the present invention.
4 is a schematic cross-sectional view of a thin film transistor substrate according to an embodiment of the present invention.
5A to 5I are manufacturing process diagrams for manufacturing a thin film transistor substrate according to an embodiment of the present invention.
6A to 6I are manufacturing process diagrams for manufacturing a thin film transistor substrate according to another embodiment of the present invention.
7 is a schematic plan view of a thin film transistor substrate according to another embodiment of the present invention.
8 is a schematic cross-sectional view of a thin film transistor substrate according to another embodiment of the present invention.
9A to 9J are manufacturing process diagrams for manufacturing a thin film transistor substrate according to another embodiment of the present invention.

본 명세서에서 기술되는 "상에"라는 용어는 어떤 구성이 다른 구성의 바로 상면에 형성되는 경우뿐만 아니라 이들 구성들 사이에 제3의 구성이 개재되는 경우까지 포함하는 것을 의미한다. The term "on" described herein is meant to include not only the case where a certain component is formed on the upper surface of another component, but also when a third component is interposed between these components.

본 명세서에서 기술되는 "연결된다"라는 용어는 어떤 구성이 다른 구성과 직접적으로 연결되는 경우뿐만 아니라 어떤 구성이 제3의 구성을 통해서 다른 구성과 간접적으로 연결되는 경우까지 포함하는 것을 의미한다. The term " connected " as used herein means to include not only a case in which one component is directly connected to another component but also a component indirectly connected to another component through a third component.

본 명세서에서 기술되는 "제1" 및 "제2" 등의 수식어는 해당하는 구성들의 순서를 의미하는 것이 아니라 해당하는 구성들을 서로 구분하기 위한 것이다. Modifiers such as “first” and “second” described in this specification are not meant to indicate the order of the corresponding components, but to distinguish the corresponding components from each other.

본 명세서에서 기술되는 "패턴이 동일하다"라는 것은 어떤 구성과 다른 구성의 패턴이 완전히 동일한 경우뿐만 아니라 공정 진행상 미차가 발생한 경우를 포함하는 것으로 해석되어야 한다. As used herein, "the pattern is the same" should be interpreted to include a case in which a pattern in one configuration and another configuration are completely identical, as well as a case in which a difference occurs in the process.

이하, 도면을 참조로 본 발명의 바람직한 실시예에 대해서 상세히 설명하기로 한다. Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the drawings.

도 3은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 개략적인 평면도이다. 3 is a schematic plan view of a thin film transistor substrate according to an embodiment of the present invention.

도 3에서 알 수 있듯이, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판은, 기판(100) 및 상기 기판(100) 상에 서로 교차 배열되는 게이트 라인(200)과 데이터 라인(600)을 포함하여 이루어진다. As can be seen in FIG. 3, the thin film transistor substrate according to an embodiment of the present invention includes a substrate 100 and a gate line 200 and a data line 600 that are arranged to cross each other on the substrate 100. Is done.

상기 게이트 라인(200)과 데이터 라인(600)은 서로 교차 배열되어 화소 영역을 정의하며, 상기 화소 영역에는 박막 트랜지스터(TFT) 및 상기 박막 트랜지스터(TFT)와 연결된 화소 전극(810)이 형성되어 있다. The gate line 200 and the data line 600 are arranged to cross each other to define a pixel area, and a thin film transistor TFT and a pixel electrode 810 connected to the thin film transistor TFT are formed in the pixel area. .

상기 게이트 라인(200), 데이터 라인(600), 박막 트랜지스터(TFT) 및 화소 전극(810)의 평면 상의 구조는 당업계에 공지된 다양한 형태로 변경될 수 있다. 예로서, 상기 데이터 라인(600)은 도시된 바와 같은 곧은 직선 형태가 아닌 굽어진 직선 형태로 이루어질 수 있고, 상기 박막 트랜지스터(TFT)의 소스 전극이 U자 형태로 이루어질 수도 있다. The planar structures of the gate line 200, the data line 600, the thin film transistor (TFT), and the pixel electrode 810 may be changed to various forms known in the art. For example, the data line 600 may be formed in a curved straight shape rather than a straight straight shape as illustrated, and the source electrode of the thin film transistor TFT may be formed in a U shape.

상기 게이트 라인(200)의 일단에는 게이트 패드(G_Pad)가 형성되어 있고, 상기 데이터 라인(600)의 일단에는 데이터 패드(D_Pad)가 형성되어 있다. A gate pad G_Pad is formed at one end of the gate line 200, and a data pad D_Pad is formed at one end of the data line 600.

도 4는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 개략적인 단면도로서, 이는 도 3의 A-B라인의 단면에 해당한다. 4 is a schematic cross-sectional view of a thin film transistor substrate according to an embodiment of the present invention, which corresponds to a cross-section of line A-B of FIG. 3.

도 4에서 알 수 있듯이, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판은 TFT(Thin film transistor) 영역, 게이트 패드(G_Pad) 영역, 및 데이터 패드(D_Pad) 영역을 포함하여 이루어진다. 4, the thin film transistor substrate according to an embodiment of the present invention includes a TFT (Thin film transistor) region, a gate pad (G_Pad) region, and a data pad (D_Pad) region.

상기 TFT 영역은, 기판(100) 상에 차례로 형성된 게이트 전극(210), 게이트 절연막(300), 액티브층(400), 에치스톱퍼(500), 소스 및 드레인 전극(610, 620), 보호막(700), 및 화소 전극(810)을 포함하여 이루어진다. In the TFT region, the gate electrode 210, the gate insulating film 300, the active layer 400, the etch stopper 500, the source and drain electrodes 610, 620, and the protective film 700 are sequentially formed on the substrate 100. ), And the pixel electrode 810.

상기 기판(100)은 유리가 주로 이용되지만, 구부리거나 휠 수 있는 투명한 플라스틱, 예로서, 폴리이미드가 이용될 수 있다. Glass is mainly used for the substrate 100, but a transparent plastic that can be bent or bent, for example, polyimide may be used.

상기 게이트 전극(210)은 상기 기판(100) 상에 패턴 형성되어 있다. 상기 게이트 전극(210)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오듐(Nd), 구리(Cu), 또는 그들의 합금으로 이루어질 수 있으며, 상기 금속 또는 합금의 단일층 또는 2층 이상의 다중층으로 이루어질 수 있다. The gate electrode 210 is patterned on the substrate 100. The gate electrode 210 is molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), nickel (Ni), neodium (Nd), copper (Cu), or their It may be made of an alloy, and may be made of a single layer of the metal or alloy or multiple layers of two or more layers.

상기 게이트 절연막(300)은 상기 게이트 전극(210) 상에 형성되어 있다. 상기 게이트 절연막(300)은 실리콘 산화물 또는 실리콘 질화물과 같은 무기계 절연물질로 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니고, 포토아크릴(Photo acryl) 또는 벤조사이클로부텐(BCB) 등과 같은 유기계 절연물질로 이루어질 수도 있다. The gate insulating layer 300 is formed on the gate electrode 210. The gate insulating film 300 may be made of an inorganic insulating material such as silicon oxide or silicon nitride, but is not limited thereto, and may be made of an organic insulating material such as photo acryl or benzocyclobutene (BCB). have.

상기 액티브층(400)은 상기 게이트 절연막(300) 상에서 상기 게이트 전극(210)과 오버랩되도록 패턴 형성되어 있다. 상기 액티브층(400)은 반도체층(410) 및 도전층(420a, 420b)을 포함하여 이루어질 수 있다. 상기 도전층(420a, 420b)은 상기 소스 전극(610)과 연결되는 제1 도전층(420a) 및 상기 드레인 전극(620)과 연결되는 제2 도전층(420b)으로 이루어진다. 이때, 상기 반도체층(410)은 In-Ga-Zn-O(IGZO)와 같은 산화물 반도체로 이루어지고, 상기 도전층(420a, 420b)은 상기 반도체층(410)을 구성하는 산화물 반도체를 도체화시켜 형성될 수 있다. 다만, 상기 액티브층(400)이 반드시 반도체층(410) 및 도전층(420a, 420b)을 포함하여 이루어지는 것은 아니고, 경우에 따라서 상기 액티브층(400)은 실리콘계 반도체 또는 산화물 반도체로 구성된 반도체층(410) 만으로 이루어질 수도 있다. The active layer 400 is patterned to overlap the gate electrode 210 on the gate insulating layer 300. The active layer 400 may include a semiconductor layer 410 and conductive layers 420a and 420b. The conductive layers 420a and 420b include a first conductive layer 420a connected to the source electrode 610 and a second conductive layer 420b connected to the drain electrode 620. At this time, the semiconductor layer 410 is made of an oxide semiconductor such as In-Ga-Zn-O (IGZO), and the conductive layers 420a and 420b are conductors of the oxide semiconductor constituting the semiconductor layer 410. Can be formed. However, the active layer 400 does not necessarily include the semiconductor layer 410 and the conductive layers 420a and 420b. In some cases, the active layer 400 is a semiconductor layer composed of a silicon-based semiconductor or an oxide semiconductor ( 410).

상기 에치스톱퍼(500)는 상기 액티브층(400) 상에 패턴 형성되어 있다. 상기 에치스톱퍼(500)는 제1홀(H1) 및 제2홀(H2)을 구비하고 있다. 상기 제1홀(H1)은 상기 제1 도전층(420a)을 노출시키며, 상기 제2홀(H2)은 상기 제2 도전층(420b)을 노출시킨다. 특히, 상기 제1홀(H1)은 상기 제1 도전층(420a)과 동일한 패턴으로 형성될 수 있고, 상기 제2홀(H2)은 상기 제2 도전층(420b)과 동일한 패턴으로 형성될 수 있다. 상기 에치 스톱퍼(500)는 실리콘 산화물 또는 실리콘 질화물과 같은 무기계 절연물질로 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니고, 포토아크릴(Photo acryl) 또는 벤조사이클로부텐(BCB) 등과 같은 유기계 절연물질로 이루어질 수도 있다. The etch stopper 500 is patterned on the active layer 400. The etch stopper 500 is provided with a first hole (H1) and a second hole (H2). The first hole H1 exposes the first conductive layer 420a, and the second hole H2 exposes the second conductive layer 420b. In particular, the first hole H1 may be formed in the same pattern as the first conductive layer 420a, and the second hole H2 may be formed in the same pattern as the second conductive layer 420b. have. The etch stopper 500 may be made of an inorganic insulating material such as silicon oxide or silicon nitride, but is not limited thereto, and may be made of an organic insulating material such as photo acryl or benzocyclobutene (BCB). have.

상기 소스 전극(610) 및 드레인 전극(620)은 상기 에치스톱퍼(500) 상에서 서로 마주하도록 패턴 형성되어 있다. 상기 소스 전극(610)은 상기 제1홀(H1)을 통해서 상기 제1 도전층(420a)과 연결되어 있고, 상기 드레인 전극(620)은 상기 제2홀(H2)을 통해서 상기 제2 도전층(420b)과 연결되어 있다. 상기 소스 및 드레인 전극(610, 620)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오듐(Nd), 구리(Cu), 또는 그들의 합금으로 이루어질 수 있으며, 상기 금속 또는 합금의 단일층 또는 2층 이상의 다중층으로 이루어질 수 있다. The source electrode 610 and the drain electrode 620 are patterned to face each other on the etch stopper 500. The source electrode 610 is connected to the first conductive layer 420a through the first hole H1, and the drain electrode 620 is the second conductive layer through the second hole H2. It is connected to (420b). The source and drain electrodes 610 and 620 are molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), nickel (Ni), neodium (Nd), copper (Cu) ), Or an alloy thereof, and may be formed of a single layer of the metal or alloy or multiple layers of two or more layers.

상기 소스 전극(610) 및 드레인 전극(620)은 서로 마주하는 이격 영역을 제외하고 상기 액티브층(400)과 동일한 패턴으로 형성될 수 있다. The source electrode 610 and the drain electrode 620 may be formed in the same pattern as the active layer 400 except for the spaced apart regions facing each other.

상기 보호막(700)은 상기 소스 및 드레인 전극(610, 620) 상에서 제4홀(H4)을 구비하도록 패턴 형성되어 있다. 상기 제4홀(H4)은 상기 드레인 전극(620)을 노출시킨다. 상기 보호막(700)은 실리콘 산화물 또는 실리콘 질화물과 같은 무기계 절연물질, 포토아크릴(Photo acryl) 또는 벤조사이클로부텐(BCB) 등과 같은 유기계 절연물질, 또는 상기 무기계 절연물질과 유기계 절연물질의 2층 구조로 이루어질 수 있다. The passivation layer 700 is patterned to include a fourth hole H4 on the source and drain electrodes 610 and 620. The fourth hole H4 exposes the drain electrode 620. The protective layer 700 has a two-layer structure of an inorganic insulating material such as silicon oxide or silicon nitride, an organic insulating material such as photo acryl or benzocyclobutene (BCB), or the inorganic insulating material and an organic insulating material. It can be done.

상기 화소 전극(810)은 상기 보호막(700) 상에 패턴 형성되어 있다. 특히, 상기 화소 전극(810)은 상기 제4홀(H4)을 통해서 상기 드레인 전극(620)과 연결되어 있다. 상기 화소 전극(810)은 ITO와 같은 투명한 도전물질로 이루어질 수 있다. The pixel electrode 810 is patterned on the passivation layer 700. In particular, the pixel electrode 810 is connected to the drain electrode 620 through the fourth hole H4. The pixel electrode 810 may be made of a transparent conductive material such as ITO.

상기 게이트 패드(G_Pad) 영역은, 기판(100) 상에 차례로 형성된 게이트 패드(220), 게이트 절연막(300), 반도체층(410), 에치스톱퍼(500), 연결 전극(630), 보호막(700), 및 게이트 패드 전극(820)을 포함하여 이루어진다. The gate pad (G_Pad) region, the gate pad 220, the gate insulating film 300, the semiconductor layer 410, the etch stopper 500, the connection electrode 630, the protective film 700 formed in sequence on the substrate 100 ), And the gate pad electrode 820.

상기 게이트 패드(220)는 상기 기판(100) 상에 패턴 형성되어 있다. 상기 게이트 패드(220)는 상기 게이트 전극(210)과 동일한 물질로 동일한 층에 형성된다. The gate pad 220 is patterned on the substrate 100. The gate pad 220 is formed on the same layer of the same material as the gate electrode 210.

상기 게이트 절연막(300)은 상기 게이트 패드(220) 상에서 제3홀(H3)을 구비하도록 패턴 형성되어 있다. 상기 제3홀(H3)은 상기 게이트 패드(220)를 노출시킨다. The gate insulating layer 300 is patterned to include a third hole H3 on the gate pad 220. The third hole H3 exposes the gate pad 220.

상기 반도체층(410) 및 에치스톱퍼(500)는 상기 게이트 절연막(300) 상에 차례로 패턴 형성되어 있다. 이와 같은 반도체층(410) 및 에치스톱퍼(500)는 상기 게이트 패드(220)와 오버랩되도록 형성되어 있으며, 상기 게이트 절연막(300)과 동일하게 제3홀(H3)을 구비하고 있다. 다만, 경우에 따라서, 상기 연결 전극(630) 아래의 상기 에치스톱퍼(500) 및 반도체층(410)은 생략하는 것도 가능하다. The semiconductor layer 410 and the etch stopper 500 are sequentially patterned on the gate insulating layer 300. The semiconductor layer 410 and the etch stopper 500 are formed to overlap the gate pad 220, and have a third hole H3 in the same manner as the gate insulating layer 300. However, in some cases, the etch stopper 500 and the semiconductor layer 410 under the connection electrode 630 may be omitted.

상기 연결 전극(630)은 상기 에치스톱퍼(500) 상에 패턴 형성되어 있다. 상기 연결 전극(630)은 상기 제3홀(H3)을 통해서 상기 게이트 패드(220)와 연결되어 있다. 특히, 상기 연결 전극(630)은 상기 제3홀(H3) 영역을 제외하고 상기 반도체층(410)과 동일한 패턴으로 형성될 수 있다. 상기 연결 전극(630)은 상기 소스 및 드레인 전극(610, 620)과 동일한 물질로 동일한 층에 형성된다.  The connection electrode 630 is patterned on the etch stopper 500. The connection electrode 630 is connected to the gate pad 220 through the third hole H3. In particular, the connection electrode 630 may be formed in the same pattern as the semiconductor layer 410 except for the third hole H3 region. The connection electrode 630 is formed on the same layer of the same material as the source and drain electrodes 610 and 620.

상기 보호막(700)은 상기 연결 전극(630) 상에서 제5홀(H5)을 구비하도록 패턴 형성되어 있다. 상기 제5홀(H5)은 상기 연결 전극(630)을 노출시킨다.The passivation layer 700 is patterned to include a fifth hole H5 on the connection electrode 630. The fifth hole H5 exposes the connection electrode 630.

상기 게이트 패드 전극(820)은 상기 보호막(700) 상에서 상기 제5홀(H5)을 통해서 상기 연결 전극(630)과 연결되도록 패턴 형성되어 있다. 상기 게이트 패드 전극(820)은 상기 화소 전극(810)과 동일한 물질로 동일한 층에 형성된다. The gate pad electrode 820 is patterned to be connected to the connection electrode 630 through the fifth hole H5 on the passivation layer 700. The gate pad electrode 820 is formed on the same layer of the same material as the pixel electrode 810.

상기 데이터 패드(D_Pad) 영역은, 기판(100) 상에 차례로 형성된 게이트 절연막(300), 반도체층(410), 데이터 패드(640), 보호막(700), 및 데이터 패드 전극(830)을 포함하여 이루어진다. The data pad (D_Pad) region includes a gate insulating film 300, a semiconductor layer 410, a data pad 640, a protective film 700, and a data pad electrode 830 sequentially formed on the substrate 100. Is done.

상기 반도체층(410)은 상기 게이트 절연막(300) 상에서 상기 데이터 패드(640)와 동일한 패턴으로 형성된다. 다만, 경우에 따라서, 상기 데이터 패드(640) 아래의 반도체층(410)은 생략될 수도 있다. The semiconductor layer 410 is formed on the gate insulating layer 300 in the same pattern as the data pad 640. However, in some cases, the semiconductor layer 410 under the data pad 640 may be omitted.

상기 데이터 패드(640)는 상기 반도체층(410) 상에 패턴 형성되어 있으며, 상기 소스 및 드레인 전극(610, 620)과 동일한 물질로 동일한 층에 형성된다. The data pad 640 is patterned on the semiconductor layer 410 and is formed on the same layer of the same material as the source and drain electrodes 610 and 620.

상기 보호막(700)은 상기 데이터 패드(640) 상에서 제6홀(H6)을 구비하도록 패턴 형성되어 있다. 상기 제6홀(H6)은 상기 데이터 패드(640)를 노출시킨다. The passivation layer 700 is patterned to include a sixth hole H6 on the data pad 640. The sixth hole H6 exposes the data pad 640.

상기 데이터 패드 전극(830)은 상기 보호막(700) 상에서 상기 제6홀(H6)을 통해서 상기 데이터 패드(640)와 연결되도록 패턴 형성되어 있다. 상기 데이터 패드 전극(830)은 상기 화소 전극(810)과 동일한 물질로 동일한 층에 형성된다. The data pad electrode 830 is patterned to be connected to the data pad 640 through the sixth hole H6 on the passivation layer 700. The data pad electrode 830 is formed on the same layer of the same material as the pixel electrode 810.

이와 같은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판은 상기 액티브층(400), 에치스톱퍼(500), 및 상기 게이트 패드(220)를 노출시키기 위한 제3홀(H3)을 형성하기 위한 패턴 형성 공정 회수를 줄일 수 있는데, 이에 대해서는 후술하는 제조공정을 통해서 상세히 설명하기로 한다. The thin film transistor substrate according to the exemplary embodiment of the present invention is formed with a pattern for forming a third hole H3 for exposing the active layer 400, the etch stopper 500, and the gate pad 220. It is possible to reduce the number of processes, which will be described in detail through a manufacturing process described later.

도 5a 내지 도 5i는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판을 제조하는 제조 공정도로서, 이는 전술한 도 4에 따른 박막 트랜지스터 기판의 제조 공정에 관한 것이다. 5A to 5I are manufacturing process diagrams of manufacturing a thin film transistor substrate according to an embodiment of the present invention, which relates to the manufacturing process of the thin film transistor substrate according to FIG. 4 described above.

우선, 도 5a에서 알 수 있듯이, 마스크 공정을 통해서 기판(100) 상의 TFT 영역에 게이트 전극(210)을 패턴 형성함과 더불어 기판(100) 상의 게이트 패드(G_Pad) 영역에 게이트 패드(220)를 패턴 형성하고, 상기 게이트 전극(210) 및 게이트 패드(220)를 포함한 기판 전면에 게이트 절연막(300)을 적층한다. First, as can be seen in FIG. 5A, the gate electrode 210 is patterned on the TFT region on the substrate 100 through a mask process, and the gate pad 220 is placed on the gate pad (G_Pad) region on the substrate 100. A pattern is formed, and a gate insulating film 300 is stacked on the entire surface of the substrate including the gate electrode 210 and the gate pad 220.

다음, 도 5b 내지 도 5e에서 알 수 있듯이, 한 번의 마스크 공정, 보다 구체적으로는, 회절 마스크 또는 하프톤 마스크를 이용한 한 번의 마스크 공정을 통해서 상기 게이트 절연막(300) 상에 에치스톱퍼(500) 및 상기 게이트 패드(220)를 노출시키기 위한 제3홀(H3)을 형성한다. Next, as can be seen in FIGS. 5B to 5E, the etch stopper 500 and the gate insulating film 300 may be formed through one mask process, more specifically, one mask process using a diffraction mask or a halftone mask. A third hole H3 for exposing the gate pad 220 is formed.

구체적으로 설명하면, 도 5b와 같이, 상기 게이트 절연막(300) 상에 액티브층용 반도체 물질(400a), 에치스톱퍼용 물질(500a) 및 포토 레지스트 물질(900a)을 차례로 적층하고, 상기 포토 레지스트 물질(900a) 위에 회절 또는 하프톤 마스크(950)를 위치시킨 후 상기 포토 레지스트 물질(900a)에 광을 조사한다. Specifically, as shown in FIG. 5B, the semiconductor material 400a for the active layer, the material for the etch stopper 500a and the photoresist material 900a are sequentially stacked on the gate insulating film 300, and the photoresist material ( After placing the diffraction or halftone mask 950 on 900a), the photoresist material 900a is irradiated with light.

상기 회절 또는 하프톤 마스크(950)는 투과부(950a), 반투과부(950b) 및 차단부(950c)를 포함하고 있다. 상기 투과부(950a)는 광을 투과시키는 부분이고, 상기 반투과부(950b)는 광의 일부만 투과시키는 부분이고, 상기 차단부(950c)는 광의 투과를 차단시키는 부분이다. The diffraction or halftone mask 950 includes a transmission portion 950a, a semi-transmission portion 950b, and a blocking portion 950c. The transmissive portion 950a is a portion that transmits light, the semi-transmissive portion 950b is a portion that transmits only a portion of light, and the blocking portion 950c is a portion that blocks transmission of light.

그 후, 도 5c와 같이, 광이 조사된 상기 포토 레지스트 물질(900a)을 현상하여 포토 레지스트 패턴(900)을 형성한다. 상기 투과부(950a)에 대응하는 포토 레지스트 물질(900a)은 현상 공정에 의해 모두 제거되고, 상기 반투과부(950b)에 대응하는 포토 레지스트 물질(900a)은 현상 공정에 의해 일부만 제거되고, 상기 차단부(950c)에 대응하는 포토 레지스트 물질(900a)은 현상 공정에 의해 제거되지 않고 잔존하다. 따라서, 패턴이 형성되지 않은 영역, 상대적으로 낮은 높이로 패턴이 형성된 영역, 및 상대적으로 높은 높이로 패턴이 형성된 영역을 구비하는 포토 레지스트 패턴(900)이 완성된다. Thereafter, as shown in FIG. 5C, the photoresist material 900a irradiated with light is developed to form a photoresist pattern 900. The photoresist material 900a corresponding to the transmissive portion 950a is all removed by a developing process, and the photoresist material 900a corresponding to the semi-transmissive portion 950b is partially removed by a developing process, and the blocking portion The photoresist material 900a corresponding to 950c remains without being removed by the developing process. Accordingly, a photoresist pattern 900 having a region where a pattern is not formed, a region where a pattern is formed at a relatively low height, and a region where a pattern is formed at a relatively high height is completed.

그 후, 도 5d와 같이, 상기 포토 레지스트 패턴(900)을 마스크로 이용하여 상기 게이트 패드(G_Pad) 영역의 에치스톱퍼용 물질(500a), 반도체 물질(400a) 및 게이트 절연막(300)을 식각하여 제3홀(H3)을 형성함으로써 상기 게이트 패드(220)를 노출시킨다. 상기 포토 레지스트 패턴(900) 중에서 패턴이 형성되지 않은 영역에 위치하는 에치스톱퍼용 물질(500a), 반도체 물질(400a) 및 게이트 절연막(300)이 식각되면서 상기 제3홀(H3)이 형성되는 것이다. Thereafter, as shown in FIG. 5D, the etch stopper material 500a, the semiconductor material 400a, and the gate insulating film 300 in the gate pad (G_Pad) region are etched using the photoresist pattern 900 as a mask. The gate pad 220 is exposed by forming a third hole H3. The third hole H3 is formed as the etch stopper material 500a, the semiconductor material 400a, and the gate insulating film 300 positioned in an area where a pattern is not formed among the photoresist patterns 900 are etched. .

이와 같은 식각 공정을 통한 제3홀(H3)을 형성한 이후에는 상기 포토 레지스트 패턴(900)을 애싱(ashing) 처리한다. 상기 애칭 처리에 의해서 상기 포토 레지스트 패턴(900) 중에서 상대적으로 낮은 높이의 패턴은 제거되고 상대적으로 높은 높이의 패턴은 그 높이가 감소하면서 잔존하게 된다. 구체적으로, 애싱처리에 의해서 TFT 영역 및 게이트 패드(G_Pad) 영역에 포토 레지스트 패턴(900)이 잔존한다. After forming the third hole H3 through the etching process, the photoresist pattern 900 is ashed. By the nicking treatment, a relatively low-height pattern is removed from the photoresist pattern 900 and a relatively high-height pattern remains while its height decreases. Specifically, the photoresist pattern 900 remains in the TFT region and the gate pad (G_Pad) region by the ashing process.

다만, 경우에 따라서 전술한 도 5b 공정에서 회절 또는 하프톤 마스크(950)의 패턴을 변경함으로써 상기 게이트 패드(G_Pad) 영역에는 포토 레지스트 패턴(900)이 잔존하지 않도록 형성하는 것도 가능하며, 그 경우, 후술하는 공정에서 게이트 패드(G_Pad) 영역에는 에치스톱퍼(500)가 형성되지 않게 된다. However, in some cases, by changing the pattern of the diffraction or halftone mask 950 in the above-described FIG. 5B process, it is also possible to form the photoresist pattern 900 in the gate pad G_Pad region so that it does not remain. , In the process described later, the etch stopper 500 is not formed in the gate pad G_Pad region.

그 후, 도 5e와 같이, 애싱 처리 이후 잔존하는 포토 레지스트 패턴(900)을 마스크로 이용하여 상기 에치스톱퍼용 물질(500a)을 식각함으로써 에치스톱퍼(500)를 패턴 형성한다. 즉, 애싱 처리 이후 잔존하는 포토 레지스트 패턴(900)에 대응하는 패턴으로 TFT 영역 및 게이트 패드(G_Pad) 영역에 에치스톱퍼(500)가 패턴형성된다. 여기서, 상기 TFT 영역에 형성되는 에치스톱퍼(500)는 그 내부에 제1홀(H1) 및 제2홀(H2)을 구비하게 된다. Thereafter, as shown in FIG. 5E, the etch stopper 500 is patterned by etching the material 500a for the etch stopper using the photoresist pattern 900 remaining after the ashing process as a mask. That is, the etch stopper 500 is patterned in the TFT region and the gate pad (G_Pad) region in a pattern corresponding to the photoresist pattern 900 remaining after the ashing treatment. Here, the etch stopper 500 formed in the TFT region is provided with a first hole H1 and a second hole H2 therein.

이상의 도 5b 내지 도 5e에서와 같이, 회절 마스크 또는 하프톤 마스크를 이용한 한 번의 마스크 공정을 통해서 에치스톱퍼(500)의 패턴 형성 공정 및 상기 게이트 패드(220)를 노출시키기 위한 제3홀(H3)의 패턴 형성 공정을 함께 수행할 수 있으며, 따라서 종래에 비하여 마스크 공정 회수가 감소될 수 있다. 5B to 5E, a third hole (H3) for exposing the gate pad 220 and the pattern forming process of the etch stopper 500 through one mask process using a diffraction mask or a halftone mask The pattern forming process of can be performed together, and thus the number of times of the mask process can be reduced compared to the conventional one.

한편, 도시하지는 않았지만, 상기 포토 레지스트 패턴(900)을 마스크로 이용하여 상기 에치스톱퍼용 물질(500a)을 식각하는 공정 시에 상기 반도체 물질(400a)을 함께 식각하는 것도 가능하다. Meanwhile, although not shown, it is also possible to etch the semiconductor material 400a together in a process of etching the material 500a for the etch stopper using the photoresist pattern 900 as a mask.

다음, 도 5f와 같이, 포토 레지스트 패턴(900) 및/또는 에치스톱퍼(500)를 마스크로 하여 TFT 영역 내의 반도체 물질(400a), 보다 구체적으로는 상기 제1홀(H1) 및 제2홀(H2)에 의해서 노출되어 있는 반도체 물질(400a)에 대한 도체화 공정을 수행한다. Next, as shown in FIG. 5F, the semiconductor material 400a in the TFT region using the photoresist pattern 900 and / or the etch stopper 500 as a mask, more specifically, the first hole H1 and the second hole ( Conducting a conductor process for the semiconductor material 400a exposed by H2).

상기 도체화 공정은 상기 반도체 물질(400a)에 플라즈마 처리를 수행하는 공정으로 이루어질 수 있다. 즉, IGZO와 같은 산화물 반도체에 플라즈마 처리를 수행하게 되면 상기 산화물 반도체의 특성이 변화되어 도체화된다. 상기 산화물 반도체에 대한 플라즈마 처리는 플라즈마 에칭(Plasma Etching) 또는 강화된 용량 결합형 플라즈마(Enhanced Capacitively Coupled Plasma) 처리 공정으로 이루어질 수 있다. 구체적인 예로서, 상기 플라즈마 에칭(Plasma Etching)은 5K∼25K의 파워, 200∼350mTorr의 압력 및 O2 분위기에서 5∼180초 동안 수행할 수 있으나 그에 한정되는 것은 아니다. 상기 강화된 용량 결합형 플라즈마(Enhanced Capacitively Coupled Plasma)는 2K∼13K(Source) 및 0K~13K(Bias)의 파워, 20∼150mTorr의 압력 및 O2 분위기에서 5∼150초 동안 수행할 수 있으나 그에 한정되는 것은 아니다. The conductorization process may be performed by performing a plasma treatment on the semiconductor material 400a. That is, when plasma treatment is performed on an oxide semiconductor such as IGZO, the characteristics of the oxide semiconductor are changed to be conductive. Plasma treatment for the oxide semiconductor may be performed by plasma etching or enhanced capacitively coupled plasma treatment. As a specific example, the plasma etching (Plasma Etching) may be performed for 5 to 180 seconds in a power of 5K to 25K, a pressure of 200 to 350mTorr and O 2 atmosphere, but is not limited thereto. The enhanced capacitively coupled plasma can be performed for 5 to 150 seconds in 2K to 13K (Source) and 0K to 13K (Bias) power, 20 to 150 mTorr pressure, and O 2 atmosphere. It is not limited.

이와 같은 도체화 공정에 의해서 상기 제1홀(H1)에 대응하는 영역에 제1 도전층(420a)이 형성되고, 상기 제2홀(H2)에 대응하는 영역에 제2 도전층(420b)이 형성된다. 상기 도체화 공정을 수행한 이후에는 잔존하는 포토 레지스트 패턴(900)을 스트립(strip)한다. A first conductive layer 420a is formed in a region corresponding to the first hole H1 by the conductorization process, and a second conductive layer 420b is formed in a region corresponding to the second hole H2. Is formed. After the conductor process is performed, the remaining photoresist pattern 900 is stripped.

다음, 도 5g에서 알 수 있듯이, 마스크 공정을 통해서 TFT 영역에 소스 전극(610) 및 드레인 전극(620)을 패턴 형성하고, 상기 게이트 패드(G_Pad) 영역에 연결 전극(630)을 패턴 형성하고, 상기 데이터 패드(D_Pad) 영역에 데이터 패드(640)를 패턴 형성한다. Next, as can be seen in FIG. 5G, a source electrode 610 and a drain electrode 620 are patterned in a TFT region through a mask process, and a connection electrode 630 is patterned in the gate pad (G_Pad) region, A data pad 640 is patterned in the data pad (D_Pad) area.

특히, 상기 소스 전극(610)은 상기 제1 도전층(420a)과 연결되고, 상기 드레인 전극(620)은 상기 제2 도전층(420b)과 연결되도록 패턴 형성한다. In particular, the source electrode 610 is connected to the first conductive layer 420a, and the drain electrode 620 is patterned to be connected to the second conductive layer 420b.

한편, 상기 소스 및 드레인 전극(610, 620), 연결 전극(630) 및 데이터 패드(640)를 패턴 형성할 때 상기 반도체 물질(400a)에 대한 식각 공정도 함께 수행하여 소정의 반도체층(410)을 패턴 형성할 수 있다. 이에 따라, TFT 영역의 소스 및 드레인 전극(610, 620) 아래에 반도체층(410)이 패턴 형성되어, 결국 반도체층(410)과 도전층(420a, 420b)을 포함하는 액티브층(400)이 완성된다. 이때, 상기 게이트 패드(G_Pad) 영역의 연결 전극(630) 아래, 및 상기 데이터 패드(D_Pad) 영역의 데이터 패드(640) 아래에도 각각 반도체층(410)이 패턴 형성될 수 있다. Meanwhile, when forming the source and drain electrodes 610 and 620, the connection electrode 630, and the data pad 640, an etching process for the semiconductor material 400a is also performed to form a predetermined semiconductor layer 410. Can form a pattern. Accordingly, the semiconductor layer 410 is patterned under the source and drain electrodes 610 and 620 in the TFT region, and eventually the active layer 400 including the semiconductor layer 410 and the conductive layers 420a and 420b is formed. It is completed. In this case, the semiconductor layer 410 may be patterned under the connection electrode 630 in the gate pad (G_Pad) region and under the data pad 640 in the data pad (D_Pad) region, respectively.

이상의 도 5g에서와 같이, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판은 한 번의 마스크 공정을 통해서 액티브층(400), 소스 및 드레인 전극(610, 620), 연결 전극(630) 및 데이터 패드(640)를 패턴 형성할 수 있어 마스크 공정 회수가 감소될 수 있다. As shown in FIG. 5G, the thin film transistor substrate according to an embodiment of the present invention includes the active layer 400, the source and drain electrodes 610, 620, the connection electrode 630, and the data pad through one mask process. 640) can be patterned, and the number of mask processes can be reduced.

다음, 도 5h에서 알 수 있듯이, 마스크 공정을 통해서 기판 전면에 보호막(700)을 패턴 형성한다. 상기 보호막(700)은 상기 TFT 영역의 드레인 전극(620)을 노출시키는 제4홀(H4), 상기 게이트 패드(G_Pad) 영역의 연결 전극(630)을 노출시키는 제5홀(H5), 및 상기 데이터 패드(D_Pad) 영역의 데이터 패드(640)를 노출시키는 제6홀(H6)을 구비하도록 패턴 형성한다. Next, as can be seen in FIG. 5H, a protective film 700 is patterned on the entire surface of the substrate through a mask process. The passivation layer 700 includes a fourth hole H4 exposing the drain electrode 620 of the TFT region, a fifth hole H5 exposing the connection electrode 630 of the gate pad G_Pad region, and the The pattern is formed to include a sixth hole H6 exposing the data pad 640 in the data pad D_Pad area.

다음, 도 5i에서 알 수 있듯이, 마스크 공정을 통해서 상기 TFT 영역의 보호막(700) 상에 화소 전극(810)을 패턴 형성하고, 상기 게이트 패드(G_Pad) 영역의 보호막(700) 상에 게이트 패드 전극(820)을 패턴 형성하고, 상기 데이터 패드(D_Pad) 영역의 보호막(700) 상에 데이터 패드 전극(830)을 패턴 형성한다. Next, as can be seen in FIG. 5I, a pattern of a pixel electrode 810 is formed on the passivation layer 700 of the TFT region through a mask process, and a gate pad electrode is formed on the passivation layer 700 of the gate pad (G_Pad) region. 820 is patterned, and the data pad electrode 830 is patterned on the passivation layer 700 of the data pad (D_Pad) region.

상기 화소 전극(810), 게이트 패드 전극(820), 및 데이터 패드 전극(830)은 한 번의 마스크 공정을 통해서 동시에 형성한다. 이때, 상기 화소 전극(810)은 상기 제4홀(H4)을 통해서 노출된 상기 드레인 전극(620)과 연결되고, 상기 게이트 패드 전극(820)은 상기 제5홀(H5)을 통해서 노출된 상기 연결 전극(630)과 연결되고, 상기 데이터 패드 전극(830)은 상기 제6홀(H6)을 통해서 노출된 상기 데이터 패드(640)와 연결된다. The pixel electrode 810, the gate pad electrode 820, and the data pad electrode 830 are simultaneously formed through one mask process. In this case, the pixel electrode 810 is connected to the drain electrode 620 exposed through the fourth hole H4, and the gate pad electrode 820 is exposed through the fifth hole H5. The connection electrode 630 is connected, and the data pad electrode 830 is connected to the data pad 640 exposed through the sixth hole H6.

도 6a 내지 도 6i는 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판을 제조하는 제조 공정도로서, 이는 전술한 도 4에 따른 박막 트랜지스터 기판의 제조 공정에 관한 것이다. 도 6a 내지 도 6i에 따른 제조 공정은 제3홀(H3)의 형성 공정이 변경된 것을 제외하고 전술한 도 5a 내지 도 5i에 따른 제조 공정과 동일하다. 이하, 동일한 구성에 대한 반복 설명은 생략하기로 한다. 6A to 6I are manufacturing process diagrams of manufacturing a thin film transistor substrate according to another embodiment of the present invention, which relates to the manufacturing process of the thin film transistor substrate according to FIG. 4 described above. The manufacturing process according to FIGS. 6A to 6I is the same as the manufacturing process according to FIGS. 5A to 5I described above, except that the forming process of the third hole H3 is changed. Hereinafter, repeated description of the same configuration will be omitted.

우선, 도 6a에서 알 수 있듯이, 마스크 공정을 통해서 기판(100) 상의 TFT 영역에 게이트 전극(210)을 패턴 형성함과 더불어 기판(100) 상의 게이트 패드(G_Pad) 영역에 게이트 패드(220)를 패턴 형성하고, 상기 게이트 전극(210) 및 게이트 패드(220)를 포함한 기판 전면에 게이트 절연막(300)을 적층한다. First, as illustrated in FIG. 6A, the gate electrode 210 is patterned on the TFT region on the substrate 100 through a mask process, and the gate pad 220 is placed on the gate pad (G_Pad) region on the substrate 100. A pattern is formed, and a gate insulating film 300 is stacked on the entire surface of the substrate including the gate electrode 210 and the gate pad 220.

다음, 도 6b에서 알 수 있듯이, 상기 게이트 절연막(300) 상에 액티브층용 반도체 물질(400a), 에치스톱퍼용 물질(500a) 및 포토 레지스트 물질(900a)을 차례로 적층하고, 상기 포토 레지스트 물질(900a) 위에 회절 또는 하프톤 마스크(950)를 위치시킨 후 상기 포토 레지스트 물질(900a)에 광을 조사한다. Next, as can be seen in FIG. 6B, a semiconductor material 400a for an active layer, a material 500a for an etch stopper, and a photoresist material 900a are sequentially stacked on the gate insulating film 300, and the photoresist material 900a ) After placing the diffraction or halftone mask 950, the photoresist material 900a is irradiated with light.

다음, 도 6c에서 알 수 있듯이, 광이 조사된 상기 포토 레지스트 물질(900a)을 현상하여 포토 레지스트 패턴(900)을 형성한다. Next, as can be seen in FIG. 6C, the photoresist material 900a irradiated with light is developed to form a photoresist pattern 900.

다음, 도 6d에서 알 수 있듯이, 상기 포토 레지스트 패턴(900)을 마스크로 이용하여 상기 게이트 패드(G_Pad) 영역의 에치스톱퍼용 물질(500a), 반도체 물질(400a) 및 게이트 절연막(300)을 식각하여 제3홀(H3)을 형성하고, 그 후, 상기 포토 레지스트 패턴(900)을 애싱(ashing) 처리한다. Next, as shown in FIG. 6D, the etch stopper material 500a, the semiconductor material 400a, and the gate insulating film 300 in the gate pad (G_Pad) region are etched using the photoresist pattern 900 as a mask. Then, a third hole H3 is formed, and thereafter, the photoresist pattern 900 is ashed.

여기서, 상기 제3홀(H3)을 형성할 때 상기 게이트 절연막(300)을 일부 잔존시켜 상기 게이트 패드(220)를 노출시키지 않는 점이 전술한 실시예와 상이하다. Here, when forming the third hole H3, the gate insulating film 300 is partially left and the gate pad 220 is not exposed, which is different from the above-described embodiment.

다음, 도 6e에서 알 수 있듯이, 애싱 처리 이후 잔존하는 포토 레지스트 패턴(900)을 마스크로 이용하여 상기 에치스톱퍼용 물질(500a)을 식각함으로써 에치스톱퍼(500)를 패턴 형성하고, 상기 제3홀(H3) 영역에 잔존하는 게이트 절연막(300)을 식각하여 상기 게이트 패드(220)를 노출시킨다. Next, as can be seen in FIG. 6E, the etch stopper 500 is patterned by etching the material 500a for the etch stopper using the photoresist pattern 900 remaining after the ashing as a mask, and the third hole is formed. The gate pad 220 is exposed by etching the gate insulating layer 300 remaining in the (H3) region.

전술한 실시예와 같이(도 5d 및 도 5e 참조), 상기 제3홀(H3)을 형성할 때 상기 게이트 절연막(300)을 전부 식각하여 상기 게이트 패드(220)를 노출시키게 되면 그 후 에치스톱퍼(500)를 패턴 형성할 때 상기 노출된 게이트 패드(220)의 표면이 손상될 수 있다. 따라서, 본 발명의 다른 실시예에서는 상기 제3홀(H3)을 형성할 때 상기 게이트 절연막(300)을 일부 잔존시키고 그 후 상기 에치스톱퍼(500)를 패턴 형성할 때 상기 게이트 패드(220)를 노출시킴으로써 상기 게이트 패드(220)의 표면 손상을 최소화할 수 있다. As in the above-described embodiment (see FIGS. 5D and 5E), when the third insulating layer H3 is formed, the gate insulating layer 300 is etched to expose the gate pad 220, and then the etch stopper When forming the pattern 500, the surface of the exposed gate pad 220 may be damaged. Accordingly, in another embodiment of the present invention, when the third hole H3 is formed, the gate insulating film 300 partially remains, and then the gate pad 220 is formed when the etch stopper 500 is patterned. Surface damage of the gate pad 220 may be minimized by exposure.

다음, 도 6f 내지 도 6i의 공정은 전술한 도 5f 내지 도 5i의 공정과 동일하므로 구체적인 설명은 생략하기로 한다. Next, since the process of FIGS. 6F to 6I is the same as the process of FIGS. 5F to 5I described above, a detailed description thereof will be omitted.

도 7은 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 개략적인 평면도로서, 이는 화소 전극(810)의 구조가 변경되고 공통 전극(750)이 추가로 포함된 것을 제외하고 전술한 도 3에 따른 박막 트랜지스터 기판과 동일하다. 따라서, 동일한 구성에 대해서는 동일한 도면부호를 부여하였고, 동일한 구성에 대한 반복 설명은 생략하기로 한다. 7 is a schematic plan view of a thin film transistor substrate according to another embodiment of the present invention, which is the structure of the pixel electrode 810 is changed and the common electrode 750 is additionally included except for the above according to FIG. 3 It is the same as the thin film transistor substrate. Therefore, the same reference numerals are assigned to the same components, and repeated descriptions of the same components will be omitted.

도 7에서 알 수 있듯이, 게이트 라인(200)과 데이터 라인(600)이 서로 교차 배열되어 정의된 화소 영역에 화소 전극(810)이 형성되어 있고, 이때, 상기 화소 전극(810)은 핑거(finger) 구조로 형성되어 있다. As can be seen in FIG. 7, the pixel electrode 810 is formed in a pixel area defined by the gate line 200 and the data line 600 intersecting each other, wherein the pixel electrode 810 is a finger ) Structure.

또한, 상기 화소 영역에 공통 전극(750)이 형성되어 있다. 상기 공통 전극(750)은 상기 화소 전극(810)과 함께 액정을 구동하기 위한 전계를 형성한다. 이와 같은 공통 전극(750)은 도시된 바와 같이 플레이트(plate) 구조(다만, 후술하는 바와 같이 TFT 영역에 개구부를 구비할 수 있음)로 형성될 수 있고, 이 경우 상기 화소 전극(810)과 공통 전극(750) 사이에는 플린지 필드(fringe field)가 형성될 수 있다. 또한, 도시하지는 않았지만, 상기 공통 전극(750)이 상기 화소 전극(810)과 유사한 핑거 구조로 형성될 수 있고, 이 경우 상기 화소 전극(810)과 공통 전극(750) 사이에는 수평 전계가 형성될 수 있다. Further, a common electrode 750 is formed in the pixel area. The common electrode 750 forms an electric field for driving the liquid crystal together with the pixel electrode 810. The common electrode 750 may be formed in a plate structure as shown (however, an opening may be provided in the TFT region as described below), and in this case, the common electrode 750 is common to the pixel electrode 810. A fringe field may be formed between the electrodes 750. In addition, although not shown, the common electrode 750 may be formed with a finger structure similar to the pixel electrode 810, in which case a horizontal electric field is formed between the pixel electrode 810 and the common electrode 750. You can.

도 8은 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 개략적인 단면도로서, 이는 도 7의 A-B라인의 단면에 해당한다. 8 is a schematic cross-sectional view of a thin film transistor substrate according to another embodiment of the present invention, which corresponds to a cross section of line A-B of FIG. 7.

도 8에 도시한 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판은 보호막(700) 및 상기 보호막(700) 상부의 구성이 변경된 것을 제외하고 전술한 도 4에 따른 박막 트랜지스터 기판과 동일하며, 따라서, 이하에서는 동일한 구성에 대한 반복 설명은 생략하기로 한다. The thin film transistor substrate according to another embodiment of the present invention shown in FIG. 8 is the same as the thin film transistor substrate according to FIG. 4 described above, except that the configuration of the protective film 700 and the upper portion of the protective film 700 is changed. Hereinafter, repeated description of the same configuration will be omitted.

도 8에서 알 수 있듯이, 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판에 따르면, 소스 및 드레인 전극(610, 620), 연결 전극(630), 및 데이터 패드(640) 상에 제1 보호막(710)이 형성되어 있고, 상기 제1 보호막(710) 상에 공통 전극(750)이 형성되어 있고, 상기 공통 전극(750) 상에 제2 보호막(780)이 형성되어 있고, 상기 제2 보호막(780) 상에 화소 전극(810), 게이트 패드 전극(820), 및 데이터 패드 전극(830)이 형성되어 있다. As can be seen in FIG. 8, according to a thin film transistor substrate according to another embodiment of the present invention, the first passivation layer 710 on the source and drain electrodes 610 and 620, the connection electrode 630, and the data pad 640 ) Is formed, a common electrode 750 is formed on the first passivation layer 710, a second passivation layer 780 is formed on the common electrode 750, and the second passivation layer 780 is formed. ), A pixel electrode 810, a gate pad electrode 820, and a data pad electrode 830 are formed.

구체적으로, 상기 제1 보호막(710)은 TFT 영역의 소스 및 드레인 전극(610, 620) 상에서 제4홀(H4)을 구비하도록 패턴 형성되어 있고, 게이트 패드(G_Pad) 영역의 연결 전극(630) 상에서 제5홀(H5)을 구비하도록 패턴 형성되어 있고, 데이터 패드(D_Pad) 영역의 데이터 패드(640) 상에서 제6홀(H6)을 구비하도록 패턴 형성되어 있다. 상기 제1 보호막(710)은 실리콘 산화물 또는 실리콘 질화물과 같은 무기계 절연물질, 또는 포토아크릴(Photo acryl) 또는 벤조사이클로부텐(BCB) 등과 같은 유기계 절연물질로 이루어질 수 있다. Specifically, the first passivation layer 710 is patterned to include the fourth hole H4 on the source and drain electrodes 610 and 620 of the TFT region, and the connection electrode 630 of the gate pad (G_Pad) region The pattern is formed to have a fifth hole H5 on the top, and a pattern is formed to have a sixth hole H6 on the data pad 640 in the data pad D_Pad area. The first protective layer 710 may be made of an inorganic insulating material such as silicon oxide or silicon nitride, or an organic insulating material such as photo acryl or benzocyclobutene (BCB).

상기 공통 전극(750)은 TFT 영역 근방의 제1 보호막(710) 상에 패턴 형성되어 있다. 상기 공통 전극(750)이 TFT 영역의 소스 및 드레인 전극(610, 620) 위에 형성될 수도 있지만, 이 경우 소스 및 드레인 전극(610, 620) 사이의 전하 이동이 상기 공통 전극(750)에 의해 간섭되어 TFT 성능이 떨어질 수 있기 때문에, 도시된 바와 같이, 상기 공통 전극(750)이 TFT 영역의 소스 및 드레인 전극(610, 620) 위에는 형성되지 않는 것이 바람직할 수 있다. 즉, 공통 전극(750)은 TFT 영역에 개구부를 가지면서 화소 영역 전체에 플레이트 구조로 형성될 수 있다. The common electrode 750 is patterned on the first passivation layer 710 near the TFT region. The common electrode 750 may be formed on the source and drain electrodes 610 and 620 in the TFT region, but in this case, charge transfer between the source and drain electrodes 610 and 620 interferes with the common electrode 750. As the TFT performance may be deteriorated, it may be desirable that the common electrode 750 is not formed on the source and drain electrodes 610 and 620 of the TFT region, as illustrated. That is, the common electrode 750 may be formed in a plate structure in the entire pixel area while having an opening in the TFT area.

상기 제2 보호막(780)은 상기 제1 보호막(710)에 대응하는 패턴으로 형성된다. 즉, 상기 제2 보호막(780)은 TFT 영역의 소스 및 드레인 전극(610, 620) 상에서 제4홀(H4)을 구비하도록 패턴 형성되어 있고, 게이트 패드(G_Pad) 영역의 연결 전극(630) 상에서 제5홀(H5)을 구비하도록 패턴 형성되어 있고, 데이터 패드(D_Pad) 영역의 데이터 패드(640) 상에서 제6홀(H6)을 구비하도록 패턴 형성되어 있다. 상기 제2 보호막(780)은 실리콘 산화물 또는 실리콘 질화물과 같은 무기계 절연물질, 또는 포토아크릴(Photo acryl) 또는 벤조사이클로부텐(BCB) 등과 같은 유기계 절연물질로 이루어질 수 있다. The second passivation layer 780 is formed in a pattern corresponding to the first passivation layer 710. That is, the second passivation layer 780 is patterned to include the fourth hole H4 on the source and drain electrodes 610 and 620 of the TFT region, and on the connection electrode 630 of the gate pad G_Pad region. The pattern is formed to have the fifth hole H5, and is formed to include the sixth hole H6 on the data pad 640 in the data pad D_Pad area. The second passivation layer 780 may be made of an inorganic insulating material such as silicon oxide or silicon nitride, or an organic insulating material such as photo acryl or benzocyclobutene (BCB).

상기 화소 전극(810)은 상기 제1 보호막(710) 및 제2 보호막(780)에 구비된 제4홀(H4)을 통해서 드레인 전극(620)과 연결되어 있다. 상기 게이트 패드 전극(820)은 상기 제1 보호막(710) 및 제2 보호막(780)에 구비된 제5홀(H5)을 통해서 연결 전극(630)과 연결되어 있다. 상기 데이터 패드 전극(830)은 상기 제1 보호막(710) 및 제2 보호막(780)에 구비된 제6홀(H6)을 통해서 데이터 패드(640)와 연결되어 있다. The pixel electrode 810 is connected to the drain electrode 620 through a fourth hole H4 provided in the first passivation layer 710 and the second passivation layer 780. The gate pad electrode 820 is connected to the connection electrode 630 through a fifth hole H5 provided in the first passivation layer 710 and the second passivation layer 780. The data pad electrode 830 is connected to the data pad 640 through a sixth hole H6 provided in the first passivation layer 710 and the second passivation layer 780.

도 9a 내지 도 9j는 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판을 제조하는 제조 공정도로서, 이는 전술한 도 8에 따른 박막 트랜지스터 기판의 제조 공정에 관한 것이다. 전술한 실시예와 중복되는 구성에 대한 구체적인 설명은 생략하기로 한다. 9A to 9J are manufacturing process diagrams of manufacturing a thin film transistor substrate according to another embodiment of the present invention, which relates to the manufacturing process of the thin film transistor substrate according to FIG. 8 described above. Detailed description of the configuration overlapping with the above-described embodiment will be omitted.

우선, 도 9a에서 알 수 있듯이, 마스크 공정을 통해서 기판(100) 상의 TFT 영역에 게이트 전극(210)을 패턴 형성함과 더불어 기판(100) 상의 게이트 패드(G_Pad) 영역에 게이트 패드(220)를 패턴 형성하고, 상기 게이트 전극(210) 및 게이트 패드(220)를 포함한 기판 전면에 게이트 절연막(300)을 적층한다. First, as shown in FIG. 9A, the gate electrode 210 is patterned on the TFT region on the substrate 100 through a mask process, and the gate pad 220 is placed on the gate pad (G_Pad) region on the substrate 100. A pattern is formed, and a gate insulating film 300 is stacked on the entire surface of the substrate including the gate electrode 210 and the gate pad 220.

다음, 도 9b에서 알 수 있듯이, 상기 게이트 절연막(300) 상에 액티브층용 반도체 물질(400a), 에치스톱퍼용 물질(500a) 및 포토 레지스트 물질(900a)을 차례로 적층하고, 상기 포토 레지스트 물질(900a) 위에 회절 또는 하프톤 마스크(950)를 위치시킨 후 상기 포토 레지스트 물질(900a)에 광을 조사한다. Next, as can be seen in FIG. 9B, the semiconductor material 400a for the active layer, the material 500a for the etch stopper, and the photoresist material 900a are sequentially stacked on the gate insulating film 300 and the photoresist material 900a. ) After placing the diffraction or halftone mask 950, the photoresist material 900a is irradiated with light.

다음, 도 9c에서 알 수 있듯이, 광이 조사된 상기 포토 레지스트 물질(900a)을 현상하여 포토 레지스트 패턴(900)을 형성한다. Next, as can be seen in FIG. 9C, the photoresist material 900a irradiated with light is developed to form a photoresist pattern 900.

다음, 도 9d에서 알 수 있듯이, 상기 포토 레지스트 패턴(900)을 마스크로 이용하여 상기 게이트 패드(G_Pad) 영역의 에치스톱퍼용 물질(500a), 반도체 물질(400a) 및 게이트 절연막(300)을 식각하여 제3홀(H3)을 형성함으로써 상기 게이트 패드(220)를 노출시키고, 그 후, 상기 포토 레지스트 패턴(900)을 애싱(ashing) 처리한다. Next, as shown in FIG. 9D, the etch stopper material 500a, the semiconductor material 400a, and the gate insulating film 300 in the gate pad (G_Pad) region are etched using the photoresist pattern 900 as a mask. By forming the third hole H3, the gate pad 220 is exposed, and then, the photoresist pattern 900 is ashed.

한편, 전술한 실시예와 같이(도 6d 및 도 6e 참조), 상기 제3홀(H3)을 형성할 때 상기 게이트 절연막(300)을 일부 잔존시키고 그 후 후술하는 에치스톱퍼(500)를 패턴 형성할 때 상기 게이트 패드(220)를 노출시킴으로써 상기 게이트 패드(220)의 표면 손상을 최소화할 수 있다. Meanwhile, as in the above-described embodiment (see FIGS. 6D and 6E), when the third hole H3 is formed, a portion of the gate insulating film 300 remains and then the etch stopper 500 described later is patterned. When exposed, the surface damage of the gate pad 220 may be minimized by exposing the gate pad 220.

다음, 도 9e에서 알 수 있듯이, 애싱 처리 이후 잔존하는 포토 레지스트 패턴(900)을 마스크로 이용하여 상기 에치스톱퍼용 물질(500a)을 식각함으로써 에치스톱퍼(500)를 패턴 형성한다. Next, as shown in FIG. 9E, the etch stopper 500 is patterned by etching the material 500a for the etch stopper using the photoresist pattern 900 remaining after the ashing process as a mask.

다음, 도 9f에서 알 수 있듯이, 포토 레지스트 패턴(900) 및/또는 에치스톱퍼(500)를 마스크로 하여 TFT 영역 내의 반도체 물질(400a), 보다 구체적으로는 상기 제1홀(H1) 및 제2홀(H2)에 의해서 노출되어 있는 반도체 물질(400a)에 대한 도체화 공정을 수행하여 제1 도전층(420a) 및 제2 도전층(420b)을 형성한다. Next, as can be seen in FIG. 9F, the semiconductor material 400a in the TFT region, more specifically, the first hole H1 and the second, using the photoresist pattern 900 and / or the etch stopper 500 as a mask. Conducting a conductor process for the semiconductor material 400a exposed by the hole H2 to form the first conductive layer 420a and the second conductive layer 420b.

다음, 도 9g에서 알 수 있듯이, 마스크 공정을 통해서 TFT 영역에 소스 전극(610) 및 드레인 전극(620)을 패턴 형성하고, 상기 게이트 패드(G_Pad) 영역에 연결 전극(630)을 패턴 형성하고, 상기 데이터 패드(D_Pad) 영역에 데이터 패드(640)를 패턴 형성한다. 이와 같이 소스 및 드레인 전극(610, 620), 연결 전극(630) 및 데이터 패드(640)를 패턴 형성할 때 상기 반도체 물질(400a)에 대한 식각 공정도 함께 수행하여 소정의 반도체층(410)을 패턴 형성함으로써, 반도체층(410)과 도전층(420a, 420b)을 포함하는 액티브층(400)을 형성한다. Next, as can be seen in FIG. 9G, a source electrode 610 and a drain electrode 620 are patterned in a TFT region through a mask process, and a connection electrode 630 is patterned in the gate pad (G_Pad) region, A data pad 640 is patterned in the data pad (D_Pad) area. When the source and drain electrodes 610 and 620, the connection electrode 630, and the data pad 640 are formed as described above, an etching process for the semiconductor material 400a is also performed to form a predetermined semiconductor layer 410. By forming a pattern, the active layer 400 including the semiconductor layer 410 and the conductive layers 420a and 420b is formed.

다음, 도 9h에서 알 수 있듯이, 마스크 공정을 통해서 기판 전면에 제1 보호막(710)을 패턴 형성하고, 그 후, 마스크 공정을 통해서 상기 제1 보호막(710) 상에 공통 전극(750)을 패턴 형성한다. Next, as can be seen in FIG. 9H, a first passivation layer 710 is patterned on the entire surface of the substrate through a mask process, and thereafter, a common electrode 750 is patterned on the first passivation layer 710 through a mask process. To form.

상기 제1 보호막(710)은 상기 TFT 영역의 드레인 전극(620)을 노출시키는 제4홀(H4), 상기 게이트 패드(G_Pad) 영역의 연결 전극(630)을 노출시키는 제5홀(H5), 및 상기 데이터 패드(D_Pad) 영역의 데이터 패드(640)를 노출시키는 제6홀(H6)을 구비하도록 패턴 형성한다. The first passivation layer 710 includes a fourth hole H4 exposing the drain electrode 620 of the TFT region, a fifth hole H5 exposing the connection electrode 630 of the gate pad G_Pad region, And a sixth hole H6 exposing the data pad 640 in the data pad D_Pad area.

상기 공통 전극(750)은 TFT 영역에 개구부를 가지면서 화소 영역에 플레이트 구조로 패턴 형성한다. The common electrode 750 has an opening in the TFT region and is patterned in a plate structure in the pixel region.

다음, 도 9i에서 알 수 있듯이, 마스크 공정을 통해서 기판 전면에 제2 보호막(780)을 패턴 형성한다. Next, as can be seen in Figure 9i, a second passivation layer 780 is patterned on the entire surface of the substrate through a mask process.

상기 제2 보호막(780)은 상기 제1 보호막(710)과 마찬가지로 상기 제4홀(H4), 제5홀(H5), 및 제6홀(H6)을 구비하도록 패턴 형성한다. The second passivation layer 780 is patterned to include the fourth hole H4, the fifth hole H5, and the sixth hole H6 like the first passivation layer 710.

다음, 도 9j에서 알 수 있듯이, 마스크 공정을 통해서 상기 TFT 영역의 제2 보호막(780) 상에 화소 전극(810)을 패턴 형성하고, 상기 게이트 패드(G_Pad) 영역의 제2 보호막(780) 상에 게이트 패드 전극(820)을 패턴 형성하고, 상기 데이터 패드(D_Pad) 영역의 제2 보호막(780) 상에 데이터 패드 전극(830)을 패턴 형성한다. Next, as can be seen in FIG. 9J, a pixel electrode 810 is patterned on the second passivation layer 780 of the TFT region through a mask process, and on the second passivation layer 780 of the gate pad (G_Pad) region. The gate pad electrode 820 is patterned on the data pad, and the data pad electrode 830 is patterned on the second passivation layer 780 in the data pad (D_Pad) region.

이상 설명한 본 발명의 다양한 실시예에 따른 박막 트랜지스터 기판 및 그 제조 방법은 액정표시장치 또는 유기발광장치 등과 같은 다양한 형태의 디스플레이 장치 및 그 제조 방법에 적용될 수 있다. The thin film transistor substrate and its manufacturing method according to various embodiments of the present invention described above may be applied to various types of display devices, such as a liquid crystal display device or an organic light emitting device, and a manufacturing method thereof.

100: 기판 210: 게이트 전극
220: 게이트 패드 300: 게이트 절연막
400: 액티브층 410: 반도체층
420a, 420b: 제1, 제2 도전층 500: 에치스톱퍼
610: 소스 전극 620: 드레인 전극
630: 연결 전극 640: 데이터 패드
700: 보호막 710, 780: 제1, 제2 보호막
810: 화소 전극 820: 게이트 패드 전극
830: 데이터 패드 전극 900: 포토 레지스트 패턴
950: 회절 또는 하프톤 마스크100: substrate 210: gate electrode
220: gate pad 300: gate insulating film
400: active layer 410: semiconductor layer
420a, 420b: first and second conductive layers 500: etch stopper
610: source electrode 620: drain electrode
630: connection electrode 640: data pad
700: protective film 710, 780: first, second protective film
810: pixel electrode 820: gate pad electrode
830: data pad electrode 900: photoresist pattern
950: diffraction or halftone mask

Claims (10)

기판 상에 형성된 게이트 전극 및 게이트 패드;
상기 게이트 전극 및 게이트 패드 상에 형성된 게이트 절연막;
상기 게이트 절연막 상에 형성된 액티브층;
상기 액티브층 상에서 제1홀 및 제2홀을 구비하도록 형성된 에치스톱퍼;
상기 에치스톱퍼 상에 형성되면서 상기 제1홀을 통해서 상기 액티브층과 연결되는 소스 전극;
상기 에치스톱퍼 상에서 상기 소스 전극과 마주하도록 형성되면서 상기 제2홀을 통해서 상기 액티브층과 연결되는 드레인 전극;
상기 소스 전극 및 드레인 전극 상에 형성된 보호막;
상기 보호막 상에 형성되면서 상기 드레인 전극과 연결되는 화소 전극; 및
상기 보호막 상에 형성되면서 상기 게이트 패드와 전기적으로 연결되는 게이트 패드 전극을 포함하여 이루어지고,
상기 게이트 패드 상에는, 상기 게이트 패드와 오버랩되면서 상기 게이트 절연막 상에 형성된 반도체층 및 상기 반도체층 상에 형성된 연결 전극을 포함하고,
상기 반도체층 및 상기 게이트 절연막 상에는 상기 게이트 패드를 노출시키는 제3홀이 형성되어 있고,
상기 연결 전극은 상기 제3홀을 통해서 상기 게이트 패드와 연결되어 있고, 상기 보호막에 형성된 제5홀을 통해서 상기 게이트 패드 전극과 연결되는, 박막 트랜지스터 기판.A gate electrode and a gate pad formed on the substrate;
A gate insulating film formed on the gate electrode and the gate pad;
An active layer formed on the gate insulating film;
An etch stopper formed to have a first hole and a second hole on the active layer;
A source electrode formed on the etch stopper and connected to the active layer through the first hole;
A drain electrode formed on the etch stopper to face the source electrode and connected to the active layer through the second hole;
A protective film formed on the source electrode and the drain electrode;
A pixel electrode formed on the protective layer and connected to the drain electrode; And
It is formed on the passivation layer and comprises a gate pad electrode electrically connected to the gate pad,
On the gate pad, the semiconductor layer formed on the gate insulating film overlapping the gate pad and a connection electrode formed on the semiconductor layer,
A third hole exposing the gate pad is formed on the semiconductor layer and the gate insulating layer,
The connection electrode is connected to the gate pad through the third hole, and is connected to the gate pad electrode through a fifth hole formed in the protective layer, the thin film transistor substrate. 제1항에 있어서,
상기 소스 전극 및 상기 드레인 전극은 서로 마주하는 이격 영역을 제외하고 상기 액티브층과 동일한 패턴으로 형성되는, 박막 트랜지스터 기판. According to claim 1,
The source electrode and the drain electrode are formed in the same pattern as the active layer except for the spaced apart regions, the thin film transistor substrate. 제1항에 있어서,
상기 액티브층은 반도체층 및 도전층을 포함하여 이루어지고, 상기 도전층은 상기 제1홀에 대응하는 제1 도전층 및 상기 제2홀에 대응하는 제2 도전층으로 이루어지는, 박막 트랜지스터 기판. According to claim 1,
The active layer includes a semiconductor layer and a conductive layer, and the conductive layer comprises a first conductive layer corresponding to the first hole and a second conductive layer corresponding to the second hole. 삭제delete 제1항에 있어서,
상기 연결 전극은 상기 제3홀 영역을 제외하고 상기 반도체층과 동일한 패턴으로 형성되는, 박막 트랜지스터 기판. According to claim 1,
The connection electrode is formed in the same pattern as the semiconductor layer except for the third hole region, the thin film transistor substrate. 제1항에 있어서,
상기 연결 전극 아래에 상기 에치스톱퍼가 추가로 형성되는, 박막 트랜지스터 기판. According to claim 1,
The etch stopper is further formed under the connecting electrode, the thin film transistor substrate. 기판 상에 게이트 전극 및 게이트 패드를 패턴 형성하는 공정;
상기 게이트 전극 및 게이트 패드 상에 게이트 절연막, 액티브층용 반도체 물질 및 에치스톱퍼용 물질을 차례로 적층하는 공정;
상기 에치스톱퍼용 물질 상에 패턴이 형성되지 않은 영역, 상대적으로 낮은 높이로 패턴이 형성된 영역 및 상대적으로 높은 높이로 패턴이 형성된 영역을 구비하는 포토 레지스트 패턴을 형성하는 공정;
상기 포토 레지스트 패턴을 마스크로 이용하여 상기 게이트 패드 상부의 에치스톱퍼용 물질, 액티브층용 반도체 물질 및 게이트 절연막을 식각하여 제3홀을 형성하고, 상기 포토 레지스트 패턴을 애싱 처리하는 공정;
상기 애싱 처리 이후 잔존하는 포토 레지스트 패턴을 마스크로 하여 상기 에치스톱퍼용 물질을 식각하여 제1홀 및 제2홀을 구비하는 에치스톱퍼를 패턴 형성하는 공정;
상기 에치스톱퍼 상에 소스 전극 및 드레인 전극을 패턴 형성함과 더불어 상기 게이트 패드와 연결되는 연결 전극을 패턴 형성하는 공정;
상기 소스 전극, 드레인 전극 및 연결 전극 상에 보호막을 패턴 형성하는 공정; 및
상기 보호막 상에 화소 전극 및 게이트 패드 전극을 패턴 형성하는 공정을 포함하여 이루어지고,
상기 연결 전극은, 상기 게이트 패드와 오버랩되면서 상기 게이트 절연막 상에 형성된 반도체층 상에 형성되고, 상기 반도체층 및 상기 게이트 절연막 상에서 상기 게이트 패드를 노출시키는 상기 제3홀을 통해서 상기 게이트 패드와 연결되고, 상기 보호막에 형성된 제5홀을 통해서 상기 게이트 패드 전극과 연결되는, 박막 트랜지스터 기판의 제조방법. Forming a gate electrode and a gate pad on the substrate;
A step of sequentially stacking a gate insulating film, a semiconductor material for an active layer and a material for an etch stopper on the gate electrode and the gate pad;
Forming a photoresist pattern on the material for the etch stopper having a pattern-free area, a patterned area with a relatively low height, and a patterned area with a relatively high height;
Forming a third hole by etching the etch stopper material, an active layer semiconductor material, and a gate insulating layer on the gate pad using the photo resist pattern as a mask, and ashing the photo resist pattern;
Etching the material for the etch stopper using the photoresist pattern remaining after the ashing as a mask to form an etch stopper having first and second holes;
Forming a source electrode and a drain electrode on the etch stopper and patterning a connection electrode connected to the gate pad;
Forming a protective film on the source electrode, drain electrode and connection electrode; And
And forming a pattern of a pixel electrode and a gate pad electrode on the protective layer,
The connection electrode is formed on a semiconductor layer formed on the gate insulating film while overlapping the gate pad, and is connected to the gate pad through the third hole exposing the gate pad on the semiconductor layer and the gate insulating film. , Connected to the gate pad electrode through a fifth hole formed in the protective film, a method of manufacturing a thin film transistor substrate. 제7항에 있어서,
상기 소스 전극 및 드레인 전극을 패턴 형성할 때 상기 반도체 물질에 대한 식각 공정도 함께 수행하여 상기 반도체층을 패턴 형성하는, 박막 트랜지스터 기판의 제조방법. The method of claim 7,
When the source electrode and the drain electrode are patterned, an etching process for the semiconductor material is also performed to form the semiconductor layer as a pattern, thereby manufacturing a thin film transistor substrate. 제7항에 있어서,
상기 소스 전극 및 드레인 전극을 패턴 형성하는 공정 이전에 상기 제1홀 및 제2홀에 의해 노출되어 있는 반도체 물질에 대한 도체화 공정을 수행하여 상기 제1홀에 대응하는 영역에 제1 도전층 및 상기 제2홀에 대응하는 영역에 제2 도전층을 형성하는 공정을 추가로 포함하는, 박막 트랜지스터 기판의 제조방법. The method of claim 7,
Before the process of forming the source electrode and the drain electrode by performing a conductor process for the semiconductor material exposed by the first hole and the second hole, a first conductive layer is formed in a region corresponding to the first hole and A method of manufacturing a thin film transistor substrate further comprising a step of forming a second conductive layer in a region corresponding to the second hole. 제7항에 있어서,
상기 제3홀을 형성할 때 상기 게이트 절연막을 일부 잔존시키고, 상기 에치스톱퍼를 패턴 형성할 때 상기 제3홀 영역에 잔존하는 게이트 절연막을 식각하여 상기 게이트 패드를 노출시키는, 박막 트랜지스터 기판의 제조방법.The method of claim 7,
A method of manufacturing a thin film transistor substrate by partially exposing the gate insulating film when forming the third hole and exposing the gate pad by etching the gate insulating film remaining in the third hole region when patterning the etch stopper .
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