KR102090685B1 - Semiconductor hybrid etching apparatus and method - Google Patents

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Abstract

A hybrid apparatus for etching a semiconductor includes: a platform; a first etching unit arranged in the platform and having a first etching chamber in which a first etching process is performed with respect to a wafer; a second etching unit arranged in the platform and having a second etching chamber in which a second etching process in a different manner from the first etching process is performed with respect to the wafer; and a wafer transfer means arranged on a wafer transfer path formed between the first and second etching units and transferring the wafer via the wafer transfer path between the first and second etching units. A cleaning process can be performed with respect to the wafer in one of the first and second units.

Description

반도체 하이브리드 식각 장치 및 방법{Semiconductor hybrid etching apparatus and method}Semiconductor hybrid etching apparatus and method

본 발명은 반도체 식각 장치에 관한 것으로서, 보다 상세하게는 건식 식각 유니트와 습식 식각 유니트가 하나의 플랫폼내에 결합된 반도체 하이브리드 식각 장치 및 이를 이용하여 웨이퍼의 베벨 영역을 용이하고 간단한 공정을 통해 식각할 수 있는 반도체 하이브리드 식각 장치 및 방법에 관한 것이다.The present invention relates to a semiconductor etching apparatus, and more specifically, a dry hybrid unit and a wet etching unit are combined in a single semiconductor hybrid etching apparatus and using the same, the wafer bevel region can be etched through an easy and simple process. It relates to a semiconductor hybrid etching apparatus and method.

반도체 웨이퍼(wafer)상에는 박막 증착 및 식각 공정 등의 반도체 제조 공정을 통해 원하는 소정의 회로 패턴 등을 집적시켜 다양한 집적회로 소자등이 제작된다. 이러한 집적 회로 소자들은 반도체 웨이퍼의 소정 영역, 예를 들어, 소자 형성 영역에 집적된다. 반도체 웨이퍼의 소자 형성 영역을 제외한 에지 영역은 웨이퍼의 이송을 위해 별도의 소자 또는 회로 패턴이 형성되지 않는 영역으로, 웨이퍼 베벨(bevel) 영역이라 한다. 웨이퍼 베벨 영역은 웨이퍼의 에지로부터 소정의 폭으로 형성되며, 웨이퍼 상면, 측면을 포함한 경사면, 그리고 웨이퍼 배면을 포함한다.Various integrated circuit devices are manufactured on a semiconductor wafer by integrating a desired predetermined circuit pattern through a semiconductor manufacturing process such as a thin film deposition and etching process. These integrated circuit devices are integrated in a predetermined area of a semiconductor wafer, for example, a device formation area. The edge region excluding the element formation region of the semiconductor wafer is a region in which a separate element or circuit pattern is not formed for transfer of the wafer, and is called a wafer bevel region. The wafer bevel region is formed to a predetermined width from the edge of the wafer, and includes a wafer top surface, a slope including side surfaces, and a wafer back surface.

반도체 소자의 제조 공정중 박막 증착 공정은 웨이퍼 전면에 걸쳐 원하는 박막을 소정의 두께로 증착되며, 박막 식각 공정은 원하는 소자 패턴을 얻기 위해 웨이퍼의 소자 형성 영역에 형성된 박막을 타겟으로 하여 진행되므로, 웨이퍼의 에지 영역인 베벨 영역에는 박막이 제거되지 않은 상태로 잔류하게 된다. 또한, 플라즈마를 이용하여 식각 공정을 진행하게 되면, 파티클과 같은 공정 부산물이 발생되어 퇴적된다. In the semiconductor device manufacturing process, a thin film deposition process deposits a desired thin film over a whole surface of a wafer to a predetermined thickness, and the thin film etching process is performed by targeting a thin film formed in a device forming region of a wafer to obtain a desired device pattern. The thin film remains in the bevel region, which is the edge region of the film, without being removed. In addition, when an etching process is performed using plasma, process byproducts such as particles are generated and deposited.

그러므로, 웨이퍼 베벨 영역에 막, 공정 부산물 또는 파티클이 퇴적된 상태에서 후속 공정을 진행하게 되면, 웨이퍼가 휘어지는 현상이 발생하거나, 또는 디포커싱에 의한 웨이퍼 정렬이 어려워질 뿐만 아니라 웨이퍼 베벨 영역에 퇴적된 막이나 공정 부산물 또는 파티클은 이후 공정에서 공정상의 결함으로 작용하여 수율을 저하시키는 원인이 된다.Therefore, when a subsequent process is performed while a film, process by-products, or particles are deposited in the wafer bevel area, the wafer may be warped, or wafer alignment due to defocusing becomes difficult as well as being deposited in the wafer bevel area. Membranes, process by-products, or particles act as defects in the process in the subsequent process, causing a decrease in yield.

이를 해결하기 위해, 종래에는 웨이퍼 베벨 영역의 퇴적물을 제거하는 베벨 식각 공정을 진행하는데, 웨이퍼의 에지 부분에 플라즈마를 형성하여 베벨 식각 공정을 수행하게 된다. 이러한 베벨 식각 공정을 통해 베벨 영역중 웨이퍼의 상면에 축적된 퇴적물은 제거할 수 있었으나, 웨이퍼의 배면에는 여전히 퇴적물이 남아있게 되어 웨이퍼의 휨 현상 및 디포커싱 등에 따른 수율 저하 등의 문제점이 여전히 존재하였다. 또한, 플라즈마를 이용한 건식 식각 공정을 통해 베벨 영역의 퇴적물을 제거함에 따라 파티클 발생에 취약한 문제점이 있었다. 게다가, 종래의 베벨 식각 방법은 웨이퍼의 상면 및 배면의 파티클 및 오염의 미세 제어가 용이하지 않은 문제점이 있었다. In order to solve this, in the related art, a bevel etching process is performed to remove deposits in a wafer bevel region, and a bevel etching process is performed by forming plasma on an edge portion of the wafer. Through this bevel etching process, deposits accumulated on the top surface of the wafer among the bevel regions could be removed, but there were still problems such as deterioration of yield due to warpage and defocusing of the wafer because the deposits remained on the back surface of the wafer. . In addition, as the sediments in the bevel region are removed through a dry etching process using plasma, there is a problem that is vulnerable to particle generation. In addition, the conventional bevel etching method has a problem in that fine control of particles and contamination on the top and back surfaces of the wafer is not easy.

본 발명은 웨이퍼의 베벨 영역의 식각 공정에 적합한, 건식 식각 유니트와 습식 식각 유니트가 하나의 플랫폼(platform)내에 결합된 반도체 하이브리드 식각 장치 및 방법을 제공하는 데 그 목적이 있다.An object of the present invention is to provide a semiconductor hybrid etching apparatus and method in which a dry etching unit and a wet etching unit are combined in one platform, which is suitable for an etching process of a bevel region of a wafer.

본 발명은 웨이퍼의 베벨 영역을 용이하고 간단한 공정을 통해 식각할 수 있는 반도체 하이브리드 식각 장치를 제공하는 데 그 목적이 있다.An object of the present invention is to provide a semiconductor hybrid etching apparatus capable of etching a bevel region of a wafer through an easy and simple process.

본 발명은 건식 식각 유니트와 습식 식각 유니트가 결합된 하나의 반도체 하이브리드 식각 장치내에서, 웨이퍼의 베벨 영역을 용이하고 간단한 공정을 통해 식각할 수 있는 반도체 하이브리드 식각 방법을 제공하는 데 그 목적이 있다.An object of the present invention is to provide a semiconductor hybrid etching method capable of etching a bevel region of a wafer through an easy and simple process in one semiconductor hybrid etching apparatus in which a dry etching unit and a wet etching unit are combined.

본 발명은 웨이퍼의 베벨 영역의 상면에 형성된 퇴적물을 건식 식각 공정을 통해 제거하고, 배면에 형성된 퇴적물을 습식 식각 공정을 통해 제거할 수 있는 하이브리드 식각 방법을 제공하는 데 그 목적이 있다.An object of the present invention is to provide a hybrid etching method capable of removing deposits formed on an upper surface of a bevel region of a wafer through a dry etching process, and removing deposits formed on a back surface through a wet etching process.

본 발명은 웨이퍼의 베벨 영역의 상면에 형성된 퇴적물을 건식 식각 공정을 통해 제거한 공정 후의 베벨 세정 공정과 베벨 영역의 배면에 형성된 퇴적물의 제거 공정을 동일한 습식 식각 유니트에서 인시튜적으로 진행할 수 있는 하이브리드 식각 방법을 제공하는 데 그 목적이 있다.The present invention is a hybrid etching method capable of performing in situ the bevel cleaning process after the process of removing deposits formed on the upper surface of the bevel area of the wafer through a dry etching process and the process of removing deposits formed on the back surface of the bevel area in the same wet etching unit. The purpose is to provide.

본 발명의 반도체 하이브리드 식각 장치는 플랫폼; 상기 플랫폼 내부에 배치되어, 웨이퍼에 대하여 제1식각 공정이 수행되는 제1식각 챔버를 구비하는 제1식각 유니트; 상기 플랫폼 내부에 배치되어, 상기 웨이퍼에 대하여 상기 제1식각 공정과는 다른 방식의 제2식각 공정이 수행되는 제2식각 챔버를 구비하는 제2식각 유니트; 상기 제1 및 제2식각 유니트간에 형성된 웨이퍼 이송 통로에 배치되어, 상기 제1 및 제2식각 유니트간에 상기 웨이퍼 이송 통로를 경유하여 상기 웨이퍼를 이송하는 웨이퍼 이송 수단을 포함할 수 있다. 상기 제1 및 제2식각 유니트중 하나에서 상기 웨이퍼에 대하여 세정 공정이 수행될 수 있다.The semiconductor hybrid etching apparatus of the present invention includes a platform; A first etching unit disposed inside the platform and having a first etching chamber in which a first etching process is performed on a wafer; A second etching unit disposed inside the platform and having a second etching chamber in which a second etching process in a different manner from the first etching process is performed on the wafer; It may be disposed in the wafer transfer passage formed between the first and second etching units, and may include wafer transfer means for transferring the wafer between the first and second etching units via the wafer transfer passage. A cleaning process may be performed on the wafer in one of the first and second etching units.

본 발명의 반도체 하이브리드 식각 방법은 플랫폼, 플랫폼 내부에 배치된 제1식각 챔버 및 제2식각 챔버를 포함하는 반도체 하이브리드 식각 장치에 있어서, 제1식각 챔버내에서 웨이퍼의 전면에 대해 제1식각 공정을 수행하는 단계; 제2식각 챔버에서 상기 웨이퍼의 배면에 대해 제2식각 공정을 수행하는 단계; 및 상기 웨이퍼에 대한 세정 공정을 상기 제1 및 제2식각 챔버중 하나의 챔버에서 진행하는 단계를 포함할 수 있다. 상기 제2식각 공정은 상기 제1식각 공정과는 서로 다른 식각 방법으로 진행될 수 있다.The semiconductor hybrid etching method of the present invention is a semiconductor hybrid etching apparatus including a platform, a first etching chamber and a second etching chamber disposed inside the platform, the first etching process with respect to the front surface of the wafer in the first etching chamber Performing; Performing a second etching process on the back surface of the wafer in a second etching chamber; And performing a cleaning process for the wafer in one of the first and second etching chambers. The second etching process may be performed using a different etching method from the first etching process.

본 발명의 실시예에 따르면, 식각 장치는 하나의 플랫폼내에 건식 식각 유니트와 습식 식각 유니트가 구비되어, 동일한 하나의 식각 장치내에서 웨이퍼의 베벨 영역의 상면에 형성된 퇴적물을 건식 식각 공정을 통해 제거하고, 배면에 형성된 퇴적물을 습식 식각 공정을 통해 제거할 수 있다. 이에 따라, 웨이퍼 에지 부분 및 배면에 대한 파티클 및 오염의 미세 제어(예를 들어, 웨이퍼 전면: 2 mm 제거, 측면: 완전 제거, 배면: 7 내지 10 mm 제거)에 유리한 이점이 있다. 또한, 건식 식각을 통한 베벨 식각시 파티클 발생에 취약한 문제점을 해결할 수 있다. According to an embodiment of the present invention, the etching apparatus is provided with a dry etching unit and a wet etching unit in one platform, and in the same one etching apparatus, deposits formed on the top surface of the bevel region of the wafer are removed through a dry etching process. , Sediments formed on the back surface may be removed through a wet etching process. Accordingly, there is an advantage in fine control of particles and contamination on the wafer edge portion and the back side (eg, wafer front: 2 mm removal, side: complete removal, back: 7 to 10 mm removal). In addition, it is possible to solve the problem that is vulnerable to particle generation during bevel etching through dry etching.

게다가, 3D 낸드 플래쉬 소자 제조를 위한 증착 공정시 막이 웨이퍼의 상면 뿐만 아니라 배면 안쪽으로 증착되어 휨 현상 발생으로 수율이 저하되는 문제점을 배면 습식 식각 공정을 통해 해결할 수 있을 뿐만 아니라 배면 파티클의 제어가 용이한 이점이 있다.In addition, during the deposition process for manufacturing a 3D NAND flash device, the film is deposited not only on the top surface of the wafer but also on the inside of the wafer. There is one advantage.

또한, 웨이퍼의 베벨 영역의 상면에 형성된 퇴적물을 건식 식각 공정을 통해 제거한 공정 후의 베벨 세정 공정과 베벨 영역의 배면에 형성된 퇴적물의 제거 공정을 동일한 습식 식각 유니트에서 인시튜적으로 진행할 수 있어 베벨 영역의 퇴적물을 용이하게 제거할 수 있다. 또한, 공정 단순화 및 공정 시간 단축을 도모할 수 있을 뿐만 아니라 수율을 향상시킬 수 있다.In addition, the bevel cleaning process after the process of removing the deposit formed on the upper surface of the bevel region of the wafer through the process of removing the deposit formed on the back surface of the bevel region and the process of removing the deposit formed on the back surface of the bevel region can be performed in situ in the same wet etching unit. Can be easily removed. In addition, it is possible not only to simplify the process and shorten the process time, but also to improve the yield.

게다가, 베벨 식각을 위한 건식 식각 공정과 습식 식각 공정 그리고 베벨 세정을 위한 세정 공정이 하나의 동일한 식각 장치내에서 이루어지므로, 웨이퍼의 대기 노출을 최소화하여 파티클 및 오염에 노출을 최소화할 수 있으므로, 수율을 향상시킬 수 있다.In addition, the dry and wet etching processes for bevel etching and the cleaning processes for bevel cleaning are performed in one and the same etching device, thereby minimizing exposure to particles and contamination by minimizing atmospheric exposure of the wafer, thereby yielding Improve it.

도 1은 본 발명의 실시예에 따른 웨이퍼 베벨 영역의 식각 공정에 적합한 반도체 하이브리드 식각 장치의 단면도를 도시한 것이다.
제2는 본 발명의 실시예에 따른 반도체 하이브리드 식각 장치에 있어서, 습식 식각 유니트의 단면구조를 개략적으로 도시한 것이다.
도 3은 본 발명의 실시예에 따른 반도체 하이브리드 식각 장치에 있어서, 건식 식각 유니트의 단면 구조를 개략적으로 도시한 것이다.
도 4는 본 발명의 실시예에 따른 반도체 하이브리드 식각 장치를 이용한 웨이퍼 베벨 영역의 식각 공정을 설명하기 위한 도면이다.
도 5는 본 발명의 다른 실시예에 따른 반도체 하이브리드 식각 장치를 이용한 웨이퍼 베벨 영역의 식각 공정을 설명하기 위한 도면이다. 1 is a cross-sectional view of a semiconductor hybrid etching apparatus suitable for an etching process of a wafer bevel region according to an embodiment of the present invention.
The second is a semiconductor hybrid etching apparatus according to an embodiment of the present invention, schematically showing a cross-sectional structure of a wet etching unit.
3 is a schematic view showing a cross-sectional structure of a dry etching unit in a semiconductor hybrid etching apparatus according to an embodiment of the present invention.
4 is a view illustrating an etching process of a wafer bevel region using a semiconductor hybrid etching apparatus according to an embodiment of the present invention.
5 is a view for explaining an etching process of a wafer bevel region using a semiconductor hybrid etching apparatus according to another embodiment of the present invention.

이하 본 발명의 실시예를 첨부된 도면을 참조하여 설명한다.Hereinafter, embodiments of the present invention will be described with reference to the accompanying drawings.

도 1은 본 발명의 실시예에 따른 반도체 하이브리드 식각 장치(100)의 단면도를 도시한 것이다. 도 1의 반도체 하이브리드 식각 장치(100)는 습식 식각 유니트와 건식 식각 유니트가 결합되어, 하나의 장치내에 반도체 웨이퍼의 베벨 영역에 축적된 퇴적물을 제거하기 위한 베벨 식각 공정을 수행할 수 있는 식각 장치이다. 1 is a cross-sectional view of a semiconductor hybrid etching apparatus 100 according to an embodiment of the present invention. The semiconductor hybrid etching apparatus 100 of FIG. 1 is an etching apparatus in which a wet etching unit and a dry etching unit are combined to perform a bevel etching process for removing deposits accumulated in a bevel region of a semiconductor wafer in one apparatus. .

도 1을 참조하면, 본 발명의 실시예에 따른 반도체 하이브리드 식각 장치(100)는 식각 유니트들(260, 270)이 배치될 플랫폼(platform)(110) 및 상기 플랫폼(110)의 외부에 배치되어 상기 플랫폼(110)내에 배치된 식각 유니트들의 식각 공정 제어, 예를 들어 웨이퍼 이송 등을 제어하기 위한 콘트롤러(120)를 포함할 수 있다.Referring to FIG. 1, a semiconductor hybrid etching apparatus 100 according to an embodiment of the present invention is disposed on a platform 110 on which etching units 260 and 270 are to be disposed and outside of the platform 110. An etch process control of the etch units disposed in the platform 110, for example, may include a controller 120 for controlling wafer transfer.

상기 플랫폼(110)은 내부가 청정한 분위기를 유지하며, 크게 4개의 파트, 예를 들어, 설비 전후 모듈(EFEM, equipment front end module) 파트(130), 버퍼(buffer) 모듈 파트(150), 습식(wet) 식각 유니트 파트(170), 및 건식(dry) 식각 유니트 파트(190)로 분류될 수 있다.The platform 110 maintains a clean atmosphere inside, and is largely divided into four parts, for example, an equipment front end module (EFEM) part 130, a buffer module part 150, and wet It may be divided into (wet) etching unit parts 170, and dry (dry) etching unit parts 190.

EFEM 파트(130)는 그의 내부에 이송 모듈(225)을 구비하여 다수의 웨이퍼(도 2 및 3의 200 참조)를 이송시키는 역할을 한다. 상기 EFEM 파트(130)는 로드 포트(210)와 인덱스 모듈(220)을 구비할 수 있다. 상기 EFEM 파트(130)는 웨이퍼를 외부로부터 공정 모듈 파트인 습식 식각 유니트 파트(170) 또는 건식 식각 유니트 파트(190)로 반송시켜 주는 역할을 할 수 있다. 상기 EFEM 파트(130)의 내부는 청정한 공간을 형성하여 웨이퍼가 청정한 환경 내에서 습식 식각 유니트 파트(170) 또는 건식 식각 유니트 파트(190)로 이송되도록 할 수 있다.The EFEM part 130 is provided with a transfer module 225 therein to serve to transfer multiple wafers (see 200 in FIGS. 2 and 3). The EFEM part 130 may include a load port 210 and an index module 220. The EFEM part 130 may serve to transport the wafer from the outside to the wet etching unit part 170 or the dry etching unit part 190 as a process module part. The inside of the EFEM part 130 may form a clean space so that the wafer can be transferred to the wet etching unit part 170 or the dry etching unit part 190 in a clean environment.

상기 로드 포트(210)에는 웨이퍼 저장 용기로서 다수의 FOUP (front opening unified pod)(215)이 로딩될 수 있다. 상기 FOUP(215)은 반도체 웨이퍼를 저장하기 위한 밀폐형 웨이퍼 저장 용기로서, 예를 들어 카세트 일체형으로 전방 개방형인 웨이퍼 저장 용기일 수 있다. 상기 웨이퍼(200)는 lot 단위로 FOUP(215)에 장착되어 이송되고, 습식 및 건식 식각 유니트 파트(170, 190)로는 낱장으로 이송될 수 있다.A plurality of front opening unified pods (FOUPs) 215 may be loaded into the load port 210 as a wafer storage container. The FOUP 215 is a hermetically sealed wafer storage container for storing a semiconductor wafer, and may be, for example, a wafer storage container that is a cassette-integrated front opening type. The wafer 200 is mounted and transferred to the FOUP 215 in lot units, and may be transferred to the wet and dry etching unit parts 170 and 190 as a single sheet.

본 발명의 실시예에서는, 상기 웨이퍼(200)가 저장 용기로서 FOUP(215)에 장착되어 로드 파트(210)에 로딩되는 것을 예시하였으나, 이에 반드시 한정되는 것이 아니라 웨이퍼의 사이즈 등에 따라 다양한 방식으로 로드 파트(210)에 로딩될 수 있다.In the exemplary embodiment of the present invention, the wafer 200 is mounted on the FOUP 215 as a storage container and is loaded onto the load part 210, but is not limited thereto, but is loaded in various ways according to the size of the wafer. It may be loaded on the part 210.

인덱스 모듈(220)은 상기 로드 포트(210)의 FOUP(215)에 저장된 웨이퍼를 식각 유니트(260, 270)로 이송하는 역할을 한다. 인덱스 모듈(220)에는 식각 유니트 유니트(260, 270)로의 웨이퍼 이송을 담당하는 인덱스 로봇(225)이 배치될 수 있다. 도면에는 도시되지 않았으나, 인덱스 모듈(220)에는 상기 로드 포트(210)의 FOUP(215)을 오픈시켜 주기 위한 FOUP 오프너가 배치될 수 있다. The index module 220 serves to transfer the wafer stored in the FOUP 215 of the load port 210 to the etching units 260 and 270. An index robot 225 in charge of wafer transfer to the etching unit units 260 and 270 may be disposed in the index module 220. Although not shown in the drawing, a FOUP opener for opening the FOUP 215 of the load port 210 may be disposed in the index module 220.

버퍼 모듈 파트(150)에는 공정 모듈인 식각 유니트(260, 270)로 제공되어 공정 처리될 웨이퍼들 또는 식각 유니트(260, 270)로 부터 제공되는 공정 처리된 웨이퍼들을 임시 보관하기 위한 버퍼 모듈(230)이 배치될 수 있다. 상기 버퍼 모듈(230)은 다수의 버퍼(235)를 구비할 수 있다. 예를 들어, 로드 포트(210)에 배열된 다수의 FOUP(215)중 제1 및 2 FOUP에 저장된 웨이퍼들은 상기 인덱스 로봇(225)을 통해 상기 버퍼 모듈(230)의 다수의 버퍼들(235)중 제1버퍼로 이송되어 일시 저장되고, 다수의 FOUP(215)중 제3 및 제4 FOUP에 저장된 웨이퍼들은 상기 인덱스 로봇(225)을 통해 상기 다수의 버퍼(235)중 제2버퍼로 이송되어 일시 저장될 수 있다.In the buffer module part 150, a buffer module 230 for temporarily storing wafers to be processed or wafers to be processed from the etching units 260 and 270 provided as etching modules 260 and 270 which are process modules ) May be disposed. The buffer module 230 may include a plurality of buffers 235. For example, the wafers stored in the first and second FOUPs among the plurality of FOUPs 215 arranged in the load port 210 may have multiple buffers 235 of the buffer module 230 through the index robot 225. Among the FOUPs 215, wafers stored in the third and fourth FOUPs are transferred to the second buffer of the plurality of buffers 235 through the index robot 225. Can be stored temporarily.

또한, 본 발명의 실시예에 따른 반도체 하이브리드 식각 장치(100)에서는, 상기 플랫폼(110)내 상기 버퍼 모듈 파트(150) 및 식각 유니트 파트(170, 190)간에는 웨이퍼 이송을 위한 웨이퍼 이송 통로(240)가 형성될 수 있다. 상기 웨이퍼 이송 통로(240)에는 상기 버퍼(235)와 식각 유니트(260, 270)간의 웨이퍼(200)의 이송을 담당하는 상기 웨이퍼 이송 수단(250)으로서, 웨이퍼 이송 로봇(WTR, wafer transfer Robot)이 배치될 수 있다.In addition, in the semiconductor hybrid etching apparatus 100 according to an embodiment of the present invention, a wafer transfer passage 240 for wafer transfer between the buffer module part 150 and the etching unit parts 170 and 190 in the platform 110 ) May be formed. As the wafer transfer means 250 in charge of transferring the wafer 200 between the buffer 235 and the etching units 260 and 270, the wafer transfer passage 240 includes a wafer transfer robot (WTR). It can be placed.

웨이퍼 이송 통로(240)에 배치된 상기 웨이퍼 이송 로봇(250)은 공정 모듈 유니트(260, 270)에서 공정 처리될 웨이퍼(200)를 상기 버퍼 모듈(230)의 버퍼(235)로부터 공정 모듈 유니트(260, 270)로 이송하거나, 공정 모듈 유니트(260, 270)에서 공정 처리된 웨이퍼(200)를 상기 공정 모듈(260, 270)로부터 상기 버퍼(235)로 제공할 수 있다.The wafer transfer robot 250 disposed in the wafer transfer passage 240 processes the wafer 200 to be processed in the process module units 260 and 270 from the process module unit (from the buffer 235 of the buffer module 230). The wafers 200 processed by the process module units 260 and 270 may be provided to the buffer 235 from the process modules 260 and 270.

습식 식각 유니트 파트(170)에는 습식 식각 유니트(모듈) (260)이 배치될 수 있다. 습식 식각 유니트(260)에는 습식 식각 공정을 위한 다수의 공정 챔버(265)가 배열될 수 있다. 공정 챔버(265)는 웨이퍼(200)에 대하여 습식 식각 공정이 진행되는 공간을 제공한다. 도면에는 도시되지 않았으나, 습식 식각 유니트(260)는 상기 공정 챔버(265)내의 웨이퍼(200)로 적어도 한 종류의 습식 케미칼을 공급하기 위한 케미칼 공급부, 상기 웨이퍼 이송 로봇(250)에 의해 버퍼(235)로 부터 이송된 공정 처리될 웨이퍼를 상기 공정 챔버(265)로 로딩하기 위한 로딩 장치, 상기 공정 챔버(265)로부터 공정 처리된 웨이퍼(200)를 언로딩하기 위한 언로딩 장치 등을 더 구비할 수 있다.A wet etching unit (module) 260 may be disposed on the wet etching unit part 170. A plurality of process chambers 265 for a wet etching process may be arranged in the wet etching unit 260. The process chamber 265 provides a space in which the wet etching process is performed on the wafer 200. Although not shown in the figure, the wet etching unit 260 is a chemical supply unit for supplying at least one type of wet chemical to the wafer 200 in the process chamber 265, a buffer 235 by the wafer transfer robot 250 ), A loading device for loading the wafer to be processed transferred from the process chamber 265, an unloading device for unloading the process processed wafer 200 from the process chamber 265, and the like. You can.

다수의 공정 챔버(265)에는 상기 웨이퍼 이송 로봇(250)에 의해 버퍼(235)에 임시 저장되어 있던 웨이퍼(200)가 이송되어, 습식 식각 공정을 진행할 수 있다. 예를 들어, 다수의 공정 챔버(265)에서는 웨이퍼의 베벨 영역에 대한 식각 공정을 진행할 수 있다. 구체적으로, 다수의 공정 챔버(265)에서는 웨이퍼 베벨 영역중 웨이퍼의 배면 또는 웨이퍼의 배면 전체에 대한 습식 식각 공정을 진행할 수 있다. 또한, 다수의 공정 챔버(265)에서는 상기 웨이퍼에 대한 세정 공정을 진행할 수도 있다.The wafer 200 temporarily stored in the buffer 235 may be transferred to the plurality of process chambers 265 by the wafer transfer robot 250 to perform a wet etching process. For example, in a plurality of process chambers 265, an etch process may be performed on the bevel region of the wafer. Specifically, in a plurality of process chambers 265, a wet etching process may be performed on the back surface of the wafer or the entire back surface of the wafer in the wafer bevel region. In addition, the cleaning process for the wafer may be performed in a plurality of process chambers 265.

건식 식각 유니트 파트(190)에는 건식 식각 유니트(모듈) (270)이 배치될 수 있다. 건식 식각 유니트(270)는 로드락 챔버(271), 이송 챔버(273) 및 다수의 공정 챔버(275) 등을 포함할 수 있다. 로드락 챔버(271)는 상기 웨이퍼 이송 로봇(250)에 의해 버퍼(235)로 부터 이송된 공정 처리될 웨이퍼를 적재한 후 그의 내부를 진공 상태로 만들어 줄 수 있다.A dry etching unit (module) 270 may be disposed in the dry etching unit part 190. The dry etching unit 270 may include a load lock chamber 271, a transfer chamber 273, a plurality of process chambers 275, and the like. The load lock chamber 271 may load a wafer to be processed, which is transferred from the buffer 235 by the wafer transfer robot 250, and then make the inside of the wafer in a vacuum state.

이송 챔버(273)에는 상기 진공 상태의 로드락 챔버(271)에 적재된 웨이퍼를 상기 공정 챔버(275)로 이송하는 웨이퍼 이송 로봇(280)이 배치될 수 있다. 건식 식각 유니트(270)에는 건식 식각 공정을 위한 다수의 공정 챔버(275)가 배열될 수 있다. 다수의 공정 챔버(275)에는 상기 웨이퍼 이송 로봇(280)에 의해 로드락 챔버(271)에 적재되어 있던 웨이퍼들이 이송되어, 건식 식각 공정을 진행할 수 있다. 예를 들어, 다수의 공정 챔버(275)에서는 웨이퍼의 베벨 영역에 대한 건식 식각 공정을 진행할 수 있다. 구체적으로, 다수의 공정 챔버(275)에서는 웨이퍼 베벨 영역중 웨이퍼의 전면에 대한 건식 식각 공정을 진행할 수 있다.In the transfer chamber 273, a wafer transfer robot 280 that transfers the wafer loaded in the vacuum load lock chamber 271 to the process chamber 275 may be disposed. A plurality of process chambers 275 for a dry etching process may be arranged in the dry etching unit 270. The wafers loaded in the load lock chamber 271 are transferred to the plurality of process chambers 275 by the wafer transfer robot 280 to perform a dry etching process. For example, in a plurality of process chambers 275, a dry etching process may be performed on a bevel region of a wafer. Specifically, in a plurality of process chambers 275, a dry etching process may be performed on the entire surface of the wafer in the wafer bevel region.

도 2는 본 발명의 실시예에 따른 반도체 하이브리드 식각 장치(100)에 있어서, 습식 식각 유니트(260)의 단면 구조를 개략적으로 도시한 것이다. 도 2에는 상기 습식 식각 유니트(260)에 배치된 다수의 공정 챔버(265)중 하나에 대한 단면 구조를 도시한 것이다.2 schematically illustrates a cross-sectional structure of a wet etching unit 260 in a semiconductor hybrid etching apparatus 100 according to an embodiment of the present invention. 2 illustrates a cross-sectional structure of one of the plurality of process chambers 265 disposed in the wet etching unit 260.

공정 챔버(265)는 웨이퍼(200)의 습식 식각 공정이 진행되는 공간으로서, 공정 처리될 웨이퍼(200)를 지지하기 위한 기판 지지대(201)이 배치될 수 있다. 상기 웨이퍼(200)는 고정 부재(202)를 통해 상기 기판 지지대(201)로부터 일정 간격 이격되어 상기 기판 지지대(201)상에 안착될 수 있다. The process chamber 265 is a space in which the wet etching process of the wafer 200 is performed, and a substrate support 201 for supporting the wafer 200 to be processed may be disposed. The wafer 200 may be spaced apart from the substrate support 201 through a fixing member 202 and seated on the substrate support 201.

상기 공정 챔버(265)의 상측 부분, 예를 들어 상기 웨이퍼(200)의 상부에는 상기 웨이퍼(200)로 습식 케미칼(204)을 제공하기 위한 분사부(203)가 배치될 수 있다. 도면상에는 도시되지 않았으나, 상기 분사부(203)는 상기 습식 케미칼(204)을 분사시켜 주기 위한 다수의 노즐이 상기 웨이퍼(200)에 대향하여 배열될 수 있다. 상기 분사부(203)는 상기 웨이퍼(200)의 상부에만 배열되는 것으로 도시되어 있으나, 상기 분사부(203)는 상기 웨이퍼(200)의 하부에도 배열될 수 있다.An injection part 203 for providing a wet chemical 204 to the wafer 200 may be disposed on an upper portion of the process chamber 265, for example, an upper portion of the wafer 200. Although not shown in the drawing, the injection unit 203 may be arranged with a plurality of nozzles for injecting the wet chemical 204 facing the wafer 200. Although the injection unit 203 is shown to be arranged only on the upper portion of the wafer 200, the injection unit 203 may be arranged on the lower portion of the wafer 200.

상기 기판 지지대(201)에는 회전축(206)이 결합되어 상기 기판 지지대(201)를 회전시켜 줄 수 있다. 상기 회전축(206)에는 상기 회전축(206)에 동력, 예를 들어 회전력을 제공하기 위한 회전수단(205)이 연결될 수 있다. 상기 회전수단(205)은 예를 들어, 모터를 포함할 수 있다. 따라서, 상기 회전수단(205)로부터 제공되는 회전력이 상기 회전축(206)을 통해 상기 기판 지지대(201)에 전달되어, 상기 웨이퍼(200)를 회전시켜 주게 된다.A rotation shaft 206 may be coupled to the substrate support 201 to rotate the substrate support 201. Rotating means 205 for providing power, for example, rotational force, to the rotating shaft 206 may be connected to the rotating shaft 206. The rotating means 205 may include, for example, a motor. Accordingly, the rotational force provided from the rotation means 205 is transmitted to the substrate support 201 through the rotation shaft 206 to rotate the wafer 200.

상기 습식 식각 유니트(260)은 상기 웨이퍼(200)에 대하여 공정 챔버(265)내에서 습식 식각 공정을 진행할 수 있다, 예를 들어, 베벨 식각 공정시, 상기 회전수단(205)으로부터 상기 회전축(206)을 통해 전달되는 회전력에 의해 상기 기판 지지대(201)가 회전하는 상태에서, 상기 분사부(203)를 통해 웨이퍼 배면 식각을 위한 습식 케미칼(204)을 상기 웨이퍼(200)로 제공하여 웨이퍼(200)의 배면(200b)을 식각할 수 있다. 이때, 상기 웨이퍼 베벨 영역의 배면을 식각하거나 또는 상기 웨이퍼의 배면을 전면적으로 식각할 수 있다. 본 발명의 실시예에서는 베벨 식각을 위한 습식 식각 공정을 스프레이 방식을 통해 수행하는 것을 예시하였으나, 이에 반드시 한정되는 것은 아니다.The wet etching unit 260 may perform a wet etching process in the process chamber 265 with respect to the wafer 200, for example, during the bevel etching process, the rotating shaft 206 from the rotating means 205 ) In the state that the substrate support 201 is rotated by the rotational force transmitted through the wafer 200 by providing the wet chemical 204 for etching the back of the wafer through the injection unit 203 to the wafer 200 ) May be etched. At this time, the back surface of the wafer bevel region may be etched, or the back surface of the wafer may be etched entirely. In the embodiment of the present invention, the wet etching process for etching the bevel is exemplified through a spray method, but is not limited thereto.

다른 예로서, 베벨 식각 공정후 웨이퍼 세정 공정시, 상기 회전 수단(205)으로부터 상기 회전축(206)을 통해 전달되는 회전력에 의해 상기 기판 지지대(201)가 회전하는 상태에서, 상기 분사부(203)를 통해 웨이퍼 세정을 위한 습식 케미칼(204)을 상기 웨이퍼(200)로 제공하여 웨이퍼 세정 공정을 수행할 수 있다.As another example, in the wafer cleaning process after the bevel etching process, the injection unit 203 in the state in which the substrate support 201 rotates by the rotational force transmitted from the rotating means 205 through the rotating shaft 206 The wet chemical 204 for wafer cleaning may be provided to the wafer 200 to perform a wafer cleaning process.

상기 습식 식각 공정 또는 세정 공정시 상기 웨이퍼(200)는 전면(200a)이 회전 수단(205)에 대향 배치되고, 배면(200b)이 상측을 향하도록 공정 챔버(265)내에 배치될 수 있다. 이를 위해, 도면상에는 도시되지 않았으나, 상기 웨이퍼(200)를 반전시켜 주기 위한 반전 수단(reverse kit)이 공정 챔버(265)내에 배치될 수 있다. 상기 반전 수단은 반드시 습식 공정 유니트(260)의 공정 챔버(265)내에 배치되는 것이 아니라 상기 EFEM 파트(130), 예를 들어 로드 포트(210) 또는 상기 버퍼 모듈(230)내에 배칠될 수도 있다.In the wet etching process or the cleaning process, the wafer 200 may be disposed in the process chamber 265 such that the front surface 200a is opposed to the rotating means 205 and the rear surface 200b is facing upward. To this end, although not shown in the drawing, a reverse kit for reversing the wafer 200 may be disposed in the process chamber 265. The reversing means may not necessarily be placed in the process chamber 265 of the wet process unit 260 but may be placed in the EFEM part 130, for example the load port 210 or the buffer module 230.

도 3은 본 발명의 실시예에 따른 베벨 식각용 건식 식각 유니트(270)를 개략적으로 도시한 도면이다. 도 3을 참조하면, 본 발명의 실시예에 따른 베벨 식각용 건식 식각 유니트(270)는 챔버(275), 그의 상면에 웨이퍼(200)가 안착되는 상기 챔버(275)내에 위치하는 기판 지지대(310), 상기 웨이퍼(200)에 대응하여 상기 챔버(275)내의 상기 기판 지지대(310) 상측에 배치되는 개스 분배판(320) 및 링 형상의 전극(330)을 포함한다. 도면에는 상기 웨이퍼(200)의 전면(200a)이 챔버(275)의 상측을 향하도록 안착되는 것을 예시하였으나, 이에 반드시 한정되는 것은 아니다.3 is a view schematically showing a dry etching unit 270 for bevel etching according to an embodiment of the present invention. Referring to FIG. 3, a dry etching unit 270 for etching a bevel according to an embodiment of the present invention includes a chamber 275 and a substrate support 310 positioned in the chamber 275 on which a wafer 200 is mounted on its upper surface. ), A gas distribution plate 320 and a ring-shaped electrode 330 disposed above the substrate support 310 in the chamber 275 corresponding to the wafer 200. In the drawing, the front surface 200a of the wafer 200 is illustrated to be seated toward the upper side of the chamber 275, but the present invention is not limited thereto.

예를 들어,상기 기판 지지대(310)는 상기 RF 파워(340)에 커플링되어, 통상의 전극, 예를 들어 음의 전극으로 작용할 수 있다. 상기 전극(330)은 식각 장치의 또 다른 전극, 예를 들어 양의 전극으로 작용할 수 있다. 상기 전극(330)은 상기 웨이퍼(200)를 기준으로 상측에 배치되는 상측 전극(331)과 상기 기판 지지대(310)에 대응하여 배치되는 상기 상측 전극(331)과 대향 배치되는 하측 전극(335)을 구비할 수 있다.For example, the substrate support 310 is coupled to the RF power 340, and may function as a normal electrode, for example, a negative electrode. The electrode 330 may serve as another electrode of the etching apparatus, for example, a positive electrode. The electrode 330 is an upper electrode 331 disposed on an upper side based on the wafer 200 and a lower electrode 335 disposed opposite to the upper electrode 331 disposed corresponding to the substrate support 310. It may be provided.

상기 가스 분배판(320)은 상기 웨이퍼(200)의 소자 패턴(미도시)가 형성되는 소자 형성 영역으로는 비활성 가스, 예를 들어, N2 가스를 공급하고, 상기 웨이퍼의 에지 영역인 베벨 영역으로는 식각 공정 가스를 공급할 수 있다.The gas distribution plate 320 supplies an inert gas, for example, N2 gas, to an element formation region in which an element pattern (not shown) of the wafer 200 is formed, and to a bevel region that is an edge region of the wafer. Can supply etching process gas.

도면상에는 도시되지 않았으나, 상기 상측 전극(331)과 상기 가스 분배판(320)사이에는 상측 유전체 링이 배열되어, 상기 상측 전극(331)은 상기 가스 분배판(320)과 전기적으로 절연될 수 있다. 또한, 상기 하측 전극(335)과 상기 기판 지지대(310)사이에는 하측 유전체 링이 배열되어 상기 하측 전극(335)은 상기 기판 지지대(310)와 전기적으로 절연될 수 있다.Although not shown in the drawing, an upper dielectric ring is arranged between the upper electrode 331 and the gas distribution plate 320, so that the upper electrode 331 may be electrically insulated from the gas distribution plate 320. . In addition, a lower dielectric ring is arranged between the lower electrode 335 and the substrate support 310 so that the lower electrode 335 can be electrically insulated from the substrate support 310.

상기 건식 식각 유니트(270)는 RF 전원(340)을 통해 인가되는 RF 파워에 의해 상측 전극(331)과 하측 전극(335)사이 및 웨이퍼(200)의 에지 부분에 용량성 커플링 플라즈마(CCP, capacitive coupling plasma)가 형성되어, 베벨 식각 공정을 수행하게 된다.The dry etching unit 270 is a capacitive coupling plasma (CCP, between the upper electrode 331 and the lower electrode 335 by the RF power applied through the RF power source 340 and at the edge portion of the wafer 200. capacitive coupling plasma) is formed, and a bevel etching process is performed.

본 발명의 실시예에 따른 하이브리드 식각 장치를 구성하는 건식 식각 유니트 및 습식 식각 유니트 각각은 도면에 도시된 구성에 한정되는 것이 아니라 반도체 공정에서 사용되는 다양한 식각 장비가 적용될 수 있다. 예를 들어, 상기 웨이퍼의 전면(200a)이나 배면(200b)에 대해 건식 식각공정과 습식 식각 공정을 각각 수행하도록 건식 식각 장치 또는 습식 식각 장치가 상기 플랫폼(100)내에 배치될 수 있다. 또한, 상기 웨이퍼의 전면과 배면에 대해 식각 공정이 동시에 수행되도록 상기 식각 장비가 구성될 수도 있다. 게다가, 상기 본 발명의 실시예에 따른 하이브리드 식각 장치는 웨이퍼의 베벨 식각 공정이나 세정 공정에 적용될 뿐만 아니라 다양한 식각 공정에 적용될 수 있다. 예를 들어, 본 발명의 하이브리드 식각 장치는 단독의 습식 식각 공정, 단독의 건식 식각 공정, 또는 단독의 세정 공정을 진행하도록 적용될 수도 있다.Each of the dry etching unit and the wet etching unit constituting the hybrid etching apparatus according to the exemplary embodiment of the present invention is not limited to the configuration illustrated in the drawings, and various etching equipment used in a semiconductor process may be applied. For example, a dry etching device or a wet etching device may be disposed in the platform 100 to perform a dry etching process and a wet etching process, respectively, on the front surface 200a or the back surface 200b of the wafer. In addition, the etching equipment may be configured to simultaneously perform an etching process on the front and back surfaces of the wafer. In addition, the hybrid etching apparatus according to the embodiment of the present invention can be applied not only to a bevel etching process or a cleaning process of a wafer, but also to various etching processes. For example, the hybrid etching apparatus of the present invention may be applied to perform a single wet etching process, a single dry etching process, or a single cleaning process.

도 4는 본 발명의 일 실시예에 따른 하이브리드 식각 장치를 이용한 하이브리드 베벨 식각 방법을 설명하기 위한 도면이다. 본 발명의 실시예에 따른 하이브리드 베벨 식각 방법을 도 1 내지 도 3과 함께 도 4를 참조하여 설명한다.4 is a view for explaining a hybrid bevel etching method using a hybrid etching apparatus according to an embodiment of the present invention. A hybrid bevel etching method according to an embodiment of the present invention will be described with reference to FIGS. 1 to 3 together with FIG. 4.

먼저, 상기 하이브리드 식각 장치의 EFEM 파트(130)에 로딩된 다수의 FOUP(215)중 해당하는 FOUP(215)에 공정 처리될 웨이퍼(도 2 및 3의 200 참조)를 lot 단위로 로딩시키고(S400), 상기 FOUP(215)에 로딩된 웨이퍼(200)를 웨이퍼 이송 수단(225)인 인덱스 로봇(IR)을 이용하여 다수의 버퍼(235)중 해당하는 버퍼(235)에 일시 저장한다(S410). First, a wafer to be processed (see 200 in FIGS. 2 and 3) is loaded in lot units (S400) in a corresponding FOUP 215 among a plurality of FOUPs 215 loaded on the EFEM part 130 of the hybrid etching apparatus (S400). ), The wafer 200 loaded on the FOUP 215 is temporarily stored in a corresponding buffer 235 among a plurality of buffers 235 using an index robot IR which is a wafer transfer means 225 (S410). .

이어서, 웨이퍼 이송 통로(240)에 배치된 웨이퍼 이송 수단(250)인 웨이퍼 이송 로봇(WTR)을 이용하여 상기 버퍼(235)에 저장된 웨이퍼(200)를 건식 식각 유니트(270)의 공정 챔버(275)로 이송한다(S420).Subsequently, the wafer 200 stored in the buffer 235 is processed using the wafer transfer robot WTR, which is a wafer transfer means 250 disposed in the wafer transfer passage 240, to process the chamber 275 of the dry etching unit 270. ) (S420).

도 1을 참조하면, 상기 버퍼(235)에 저정된 웨이퍼(200)는 상기 웨이퍼 이송 로봇(WTR)을 통해 건식 식각 유니트(270)의 로드락 챔버(271)로 이송되고, 상기 로드락 챔버(271)에 이송된 웨이퍼(200)는 이송 챔버(273)에 배치된 웨이퍼 이송 수단(280)인 웨이퍼 이송 로봇(DTR)을 통해 다수의 공정 챔버(275)중 해당하는 공정 챔버(275)로 이송시켜 준다. Referring to FIG. 1, the wafer 200 stored in the buffer 235 is transferred to the load lock chamber 271 of the dry etching unit 270 through the wafer transfer robot WTR, and the load lock chamber ( The wafer 200 transferred to 271 is transferred to a corresponding process chamber 275 among a plurality of process chambers 275 through a wafer transfer robot DTR, which is a wafer transfer means 280 disposed in the transfer chamber 273. Let me do it.

건식 식각용 공정 챔버(275)내에서, 상기 기판 지지대(310)에 안착된 웨이퍼(200)의 베벨 영역의 전면에 대하여 건식 식각 공정을 이용하여 1차로 베벨 식각 공정을 수행한다(S430). In the process chamber 275 for dry etching, a bevel etching process is first performed using a dry etching process on a front surface of a bevel region of the wafer 200 mounted on the substrate support 310 (S430).

도 3에 도시된 바와 같이, 공정 챔버(275)내에 배치된 기판 지지대(310)로 RF 전원(340)을 통해 RF 파워를 공급하고 상기 가스 분배판(320)의 분사 노즐을 통해 식각 개스를 상기 웨이퍼(200)를 향해 분사시켜 줌으로써, 상기 웨이퍼(200)의 에지 부분인 베벨 영역에 플라즈마(CCP)를 형성하게 된다. 따라서, 상기 웨이퍼(200)의 베벨 영역의 전면에 대하여 건식 식각 공정을 통해 1차 베벨 식각 공정을 수행하여, 웨이퍼(200)의 베벨 영역에 축적된 막질이나 파티클 등을 제거하여 줄 수 있다.As shown in FIG. 3, RF power is supplied through an RF power source 340 to a substrate support 310 disposed in a process chamber 275 and an etching gas is injected through an injection nozzle of the gas distribution plate 320. By spraying toward the wafer 200, plasma (CCP) is formed in a bevel region which is an edge portion of the wafer 200. Accordingly, the first bevel etching process may be performed on the entire surface of the bevel area of the wafer 200 through a dry etching process to remove film quality or particles accumulated in the bevel area of the wafer 200.

웨이퍼 이송 수단(250)을 이용하여 웨이퍼 이송 통로(240)를 경유하여 상기 1차 베벨 식각된 웨이퍼(200)를 습식 식각 유니트(260)의 공정 챔버(265)로 이송시켜 준다(S440).The primary bevel etched wafer 200 is transferred to the process chamber 265 of the wet etching unit 260 via the wafer transfer passage 240 using the wafer transfer means 250 (S440).

먼저, 상기 1차 베벨 식각된 웨이퍼(200)는 상기 이송 챔버(273)에 배치된 웨이퍼 이송 로봇(DTR)을 통해 상기 로드락 챔버(271)로 이송된다. 상기 로드락 챔버(271)에 로딩된 웨이퍼(200)는 상기 웨이퍼 이송 수단(250)인 웨이퍼 이송 로봇(WTR)을 통해 상기 습식 식각 유니트(260)로 이송된다. 도면에는 도시되지 않았으나, 상기 웨이퍼 이송 로봇(WTR)을 통해 이송된 웨이퍼는 습식 식각 유니트(260)의 웨이퍼 로딩 수단을 통해 상기 습식 식각용 공정 챔버(265)로 이송된다.First, the primary bevel etched wafer 200 is transferred to the load lock chamber 271 through a wafer transfer robot DTR disposed in the transfer chamber 273. The wafer 200 loaded in the load lock chamber 271 is transferred to the wet etching unit 260 through a wafer transfer robot WTR that is the wafer transfer means 250. Although not shown in the drawing, the wafer transferred through the wafer transfer robot WTR is transferred to the process chamber 265 for wet etching through the wafer loading means of the wet etching unit 260.

습식 식각용 공정 챔버(265)내에서, 상기 기판 지지대(201)에 안착된 웨이퍼(200)의 베벨 영역의 배면 또는 웨이퍼(200)의 배면 전체에 대하여 습식 식각 공정을 이용하여 2차로 베벨 식각 공정을 수행한다(S450). 이때, 2차 베벨 식각 공정은 경우에 따라서, 상기 웨이퍼(200)의 배면이 상측을 향하도록 안착된 상태에서 진행될 수 있다.In the process chamber 265 for wet etching, the bevel etching process is secondarily performed using a wet etching process on the back surface of the bevel region of the wafer 200 mounted on the substrate support 201 or the entire back surface of the wafer 200. Perform (S450). In this case, the second bevel etching process may be performed in a state where the rear surface of the wafer 200 is seated upwards, depending on the case.

도 2에 도시된 바와 같이, 공정 챔버(265)내에 배치된 기판 지지대(201)에 안착된 웨이퍼(200)를 향해 분사부(203)를 통해 습식 케미칼(204)을 공급하여 줌으로써, 상기 웨이퍼 베벨 영역의 배면 또는 상기 웨이퍼 베벨 영역을 포함하는 웨이퍼 배면을 전면적으로 2차 베벨 식각 공정을 진행한다. 이에 따라, 상기 웨이퍼의 배면에 축적된 막질이나 파티클 등을 제거하여 줄 수 있다.As shown in FIG. 2, the wafer bevel is supplied by supplying the wet chemical 204 through the injection unit 203 toward the wafer 200 mounted on the substrate support 201 disposed in the process chamber 265. A second bevel etch process is performed on the back surface of the region or the wafer back surface including the wafer bevel region. Accordingly, film quality or particles accumulated on the back surface of the wafer may be removed.

이어서, 동일 챔버내, 예를 들어 공정 챔버(265)내에서 2차 베벨 식각된 웨이퍼(200)에 대하여 인시튜적으로 (in-situ) 베벨 세정 공정을 진행한다(S460). 상기 세정 공정은 상기 1차 베벨 식각 공정인 건식 식각 공정에 의해 발생된 파티클을 제거하기 위해 수행될 수 있다. 이때, 베벨 세정 공정은 경우에 따라서, 상기 웨이퍼(200)의 배면이 상측을 향하도록 안착된 상태에서 진행될 수 있다. Subsequently, a bevel cleaning process is performed in-situ with respect to the second bevel etched wafer 200 in the same chamber, for example, in the process chamber 265 (S460). The cleaning process may be performed to remove particles generated by the dry etching process, which is the primary bevel etching process. In this case, the bevel cleaning process may be performed in a state where the rear surface of the wafer 200 is seated upwards, depending on the case.

상기 베벨 세정 공정이 2차 베벨 식각 공정과 동일한 챔버인 습식 식각용 공정 챔버(265)내에서 인시튜적으로 수행되므로, 추가의 웨이퍼의 로딩 및 이송 공정없이 베벨 세정 공정을 진행할 수 있으므로, 공정 단순화 및 그에 따른 오염에 대한 노출도 감소기켜 줄 수 있다. 또한, 상기 웨이퍼의 배면이 상측을 향하도록 안착되어 습식 식각 공정을 수행하는 경우, 웨이퍼 반전 수단을 이용하여 상기 웨이퍼(200)를 반전시킨 상태에서 습식 식각 공정을 수행하고, 반전된 상태에서 세정 공정을 추가의 웨이퍼 반전 공정없이 진행할 수 있으므로, 공정 단순화 및 공정 시간 단축을 도모할 수 있다.Since the bevel cleaning process is performed in situ in the process chamber 265 for wet etching, which is the same chamber as the second bevel etching process, the bevel cleaning process can be performed without an additional wafer loading and transfer process, thus simplifying the process and The resulting exposure to contamination can also be reduced. In addition, when performing a wet etching process with the rear surface of the wafer facing upward, a wet etching process is performed in a state where the wafer 200 is inverted using a wafer inversion means, and a cleaning process is performed in an inverted state. Since can be performed without an additional wafer inversion process, it is possible to simplify the process and shorten the process time.

상기 베벨 식각 공정 및 세정 공정이 완료된 웨이퍼(200)는 상기 웨이퍼 이송 로봇(WTR)을 통해 상기 공정 챔버(265)로부터 상기 버퍼(235)로 이송된다(S470). 도면상에는 도시되지 않았으나, 웨이퍼 언로딩 수단을 통해 상기 공정 챔버(265)로부터 언로딩될 수 있다. 이어서, 상기 버퍼(235)에 저장된 웨이퍼(200)는 웨이퍼 이송 수단(IR)에 의해 EFEM 파트(130)의 로드 포트(210)의 FOUP(215)에 이송되어 적재된다(S480).The wafer 200 on which the bevel etching process and the cleaning process are completed is transferred from the process chamber 265 to the buffer 235 through the wafer transfer robot WTR (S470). Although not shown in the drawing, it may be unloaded from the process chamber 265 through a wafer unloading means. Subsequently, the wafer 200 stored in the buffer 235 is transferred to the FOUP 215 of the load port 210 of the EFEM part 130 by the wafer transfer means IR and loaded (S480).

본 발명의 일 실시예에 따른 베벨 식각을 위한 건식 식각 공정, 습식 식각 공정 및 세정 공정 각각은 특정 공정에 한정되는 것이 아니라, 반도체 공정 및 디스플레이 제조 공정에서 사용되는 다양한 공정에 적용될 수 있다.Each of the dry etching process, the wet etching process, and the cleaning process for the bevel etching according to an embodiment of the present invention is not limited to a specific process, but can be applied to various processes used in semiconductor processes and display manufacturing processes.

도 5는 본 발명의 일 실시예에 따른 하이브리드 식각 장치를 이용한 하이브리드 베벨 식각 방법을 설명하기 위한 도면이다. 본 발명의 실시예에 따른 하이브리드 베벨 식각 방법을 도 1 내지 도 3과 함께 도 5를 참조하여 설명한다.5 is a view for explaining a hybrid bevel etching method using a hybrid etching apparatus according to an embodiment of the present invention. A hybrid bevel etching method according to an embodiment of the present invention will be described with reference to FIG. 5 together with FIGS. 1 to 3.

먼저, 상기 하이브리드 식각 장치의 EFEM 파트(130)의 다수의 FOUP(215)중 해당하는 FOUP(215)에 공정 처리될 웨이퍼(도 2 및 3의 200 참조)를 lot 단위로 로딩시키고(S500), 상기 FOUP(215)에 로딩된 웨이퍼(200)를 웨이퍼 이송 수단(225)인 인덱스 로봇(IR)을 이용하여 다수의 버퍼(235)중 해당하는 버퍼(235)에 일시 저장한다(S510). First, the wafer to be processed (see 200 in FIGS. 2 and 3) is loaded in lot units (S500) in a corresponding FOUP 215 among a plurality of FOUPs 215 of the EFEM part 130 of the hybrid etching apparatus (S500). The wafer 200 loaded on the FOUP 215 is temporarily stored in a corresponding buffer 235 among a plurality of buffers 235 using an index robot IR which is a wafer transfer means 225 (S510).

웨이퍼 이송 수단(250)을 이용하여 상기 버퍼(235)에 저장된 웨이퍼(200)를 상기 웨이퍼 이송 통로(240)를 경유하여 습식 식각 유니트(260)의 공정 챔버(265)로 이송시켜 준다(S520). 도면에는 도시되지 않았으나, 상기 웨이퍼 이송 로봇(WTR)을 통해 이송된 웨이퍼는 습식 식각 유니트(260)의 웨이퍼 로딩 수단을 통해 상기 습식 식각용 공정 챔버(265)로 로딩될 수 있다.The wafer 200 stored in the buffer 235 is transferred to the process chamber 265 of the wet etching unit 260 through the wafer transfer passage 240 using the wafer transfer means 250 (S520). . Although not shown in the drawing, the wafer transferred through the wafer transfer robot WTR may be loaded into the process chamber 265 for wet etching through the wafer loading means of the wet etching unit 260.

습식 식각용 공정 챔버(265)내에서, 상기 기판 지지대(201)에 안착된 웨이퍼(200)의 베벨 영역의 배면 또는 웨이퍼(200)의 배면 전체에 대하여 습식 식각 공정을 이용하여 1차로 베벨 식각 공정을 수행한다(S530). 이때, 1차 베벨 식각 공정은 경우에 따라서, 상기 웨이퍼(200)의 배면이 상측을 향하도록 안착된 상태에서 진행될 수 있다.In the process chamber 265 for wet etching, a bevel etching process is primarily performed using a wet etching process on the entire back surface of the bevel region of the wafer 200 seated on the substrate support 201 or the entire back surface of the wafer 200. Perform (S530). In this case, the primary bevel etching process may be performed in a state where the rear surface of the wafer 200 is seated upwards, depending on the case.

도 2에 도시된 바와 같이, 공정 챔버(265)내에 배치된 기판 지지대(201)에 안착된 웨이퍼(200)를 향해 분사부(203)를 통해 습식 케미칼(204)을 공급하여 줌으로써, 상기 웨이퍼 베벨 영역의 배면 또는 상기 웨이퍼 베벨 영역을 포함하는 웨이퍼 배면을 전면적으로 1차 베벨 식각 공정을 진행한다. 이에 따라, 상기 웨이퍼의 배면에 축적된 막질이나 파티클 등을 제거하여 줄 수 있다.As shown in FIG. 2, the wafer bevel is supplied by supplying the wet chemical 204 through the injection unit 203 toward the wafer 200 mounted on the substrate support 201 disposed in the process chamber 265. The first bevel etching process is performed on the entire surface of the area or the wafer surface including the wafer bevel area. Accordingly, film quality or particles accumulated on the back surface of the wafer may be removed.

이어서, 웨이퍼 이송 통로(240)에 배치된 웨이퍼 이송 수단(250)인 웨이퍼 이송 로봇(WTR)을 이용하여 상기 습식 식각 유니트(260)의 공정 챔버(265)에서 1차 베벨 식각된 웨이퍼(200)를 웨이퍼 이송 통로(240)를 경유하여 상기 건식 식각 유니트(270)의 공정 챔버(275)로 이송한다(S540). 상기 웨이퍼는 습식 식각 유니트(260)의 기판 언로딩 수단을 통해 언로딩되어 상기 웨이퍼 이송 로봇(WTR)에 의해 웨이퍼 이송 경로를 경유하여 건식 식각 유니트(270)로 이송될 수 있다.Subsequently, the primary bevel etched wafer 200 in the process chamber 265 of the wet etching unit 260 using a wafer transfer robot (WTR) which is a wafer transfer means 250 disposed in the wafer transfer passage 240. Is transferred to the process chamber 275 of the dry etching unit 270 via the wafer transfer passage 240 (S540). The wafer may be unloaded through the substrate unloading means of the wet etching unit 260 and transferred to the dry etching unit 270 via a wafer transfer path by the wafer transfer robot WTR.

도 1을 참조하면, 상기 버퍼(235)에 저정된 웨이퍼(200)는 상기 웨이퍼 이송 로봇(WTR)을 통해 건식 식각 유니트(270)의 로드락 챔버(271)로 이송되고, 상기 로드락 챔버(271)에 이송된 웨이퍼(200)는 이송 챔버(273)에 배치된 웨이퍼 이송 수단(280)인 웨이퍼 이송 로봇(DTR)을 통해 다수의 공정 챔버(275)중 해당하는 공정 챔버(275)로 이송된다. Referring to FIG. 1, the wafer 200 stored in the buffer 235 is transferred to the load lock chamber 271 of the dry etching unit 270 through the wafer transfer robot WTR, and the load lock chamber ( The wafer 200 transferred to 271 is transferred to a corresponding process chamber 275 among a plurality of process chambers 275 through a wafer transfer robot DTR, which is a wafer transfer means 280 disposed in the transfer chamber 273. do.

건식 식각용 공정 챔버(275)내에서, 상기 기판 지지대(310)에 안착된 웨이퍼(200)의 베벨 영역의 전면에 대하여 건식 식각 공정을 이용하여 2차로 베벨 식각 공정을 수행한다(S550). In the process chamber 275 for dry etching, a bevel etching process is secondly performed using a dry etching process on a front surface of the bevel region of the wafer 200 mounted on the substrate support 310 (S550).

도 3에 도시된 바와 같이, 공정 챔버(275)내에 배치된 기판 지지대(310)로 RF 전원(340)을 통해 RF 파워를 공급하고 상기 가스 분배판(320)의 분사 노즐을 통해 식각 개스를 상기 웨이퍼(200)를 향해 분사시켜 줌으로써, 상기 웨이퍼(200)의 에지 부분인 베벨 영역에 플라즈마(CCP)를 형성하게 된다. 따라서, 상기 웨이퍼(200)의 베벨 영역의 전면에 대하여 건식 식각 공정을 통해 2차 베벨 식각 공정을 수행하여, 웨이퍼(200)의 베벨 영역의 전면에 축적된 막질이나 파티클 등을 제거하여 줄 수 있다.As shown in FIG. 3, RF power is supplied through an RF power source 340 to a substrate support 310 disposed in a process chamber 275 and an etching gas is injected through an injection nozzle of the gas distribution plate 320. By spraying toward the wafer 200, plasma (CCP) is formed in a bevel region which is an edge portion of the wafer 200. Accordingly, a second bevel etching process may be performed on the front surface of the bevel area of the wafer 200 through a dry etching process to remove film quality or particles accumulated on the front surface of the bevel area of the wafer 200. .

이어서, 웨이퍼 이송 수단(250)을 이용하여 웨이퍼 이송 통로(240)를 경유하여 상기 2차 베벨 식각된 웨이퍼(200)를 습식 식각 유니트(260)의 공정 챔버(265)로 이송시켜 준다(S560).Subsequently, the second bevel etched wafer 200 is transferred to the process chamber 265 of the wet etching unit 260 via the wafer transfer passage 240 using the wafer transfer means 250 (S560). .

먼저, 상기 2차 베벨 식각된 웨이퍼(200)는 상기 이송 챔버(273)에 배치된 웨이퍼 이송 로봇(DTR)을 통해 상기 로드락 챔버(271)로 이송된다. 상기 로드락 챔버(271)에 로딩된 웨이퍼(200)는 상기 웨이퍼 이송 수단(250)인 웨이퍼 이송 로봇(WTR)을 통해 상기 습식 식각 유니트(260)로 이송된다. First, the secondary bevel etched wafer 200 is transferred to the load lock chamber 271 through a wafer transfer robot DTR disposed in the transfer chamber 273. The wafer 200 loaded in the load lock chamber 271 is transferred to the wet etching unit 260 through a wafer transfer robot WTR that is the wafer transfer means 250.

이어서, 동일 챔버내에서 2차 베벨 식각된 웨이퍼(200)에 대하여 베벨 세정 공정을 진행한다(S570). 상기 세정 공정은 2차 베벨 식각 공정인 건식 식각 공정이 수행시 발생된 파티클을 제거하기 위해 수행될 수 있다. 이때, 베벨 세정 공정은 경우에 따라서, 상기 웨이퍼(200)의 배면이 상측을 향하도록 안착된 상태에서 진행될 수 있다. 도 2에 도시된 바와 같이, 공정 챔버(265)내에 배치된 기판 지지대(201)에 안착된 웨이퍼(200)를 향해 분사부(203)를 통해 세정용 습식 케미칼(204)을 공급하여 줌으로써, 상기 웨이퍼에 대한 세정 공정을 진행할 수 있다. Subsequently, a bevel cleaning process is performed on the second bevel etched wafer 200 in the same chamber (S570). The cleaning process may be performed to remove particles generated when the dry etching process, which is a secondary bevel etching process, is performed. In this case, the bevel cleaning process may be performed in a state where the rear surface of the wafer 200 is seated upwards, depending on the case. As shown in FIG. 2, by supplying the wet chemical for cleaning 204 through the injection unit 203 toward the wafer 200 mounted on the substrate support 201 disposed in the process chamber 265, the above The cleaning process for the wafer can be performed.

상기 베벨 식각 공정이 완료된 웨이퍼(200)는 상기 웨이퍼 이송 로봇(WTR)을 통해 상기 공정 챔버(265)로부터 상기 버퍼(235)로 이송된다(S580). 도면상에는 도시되지 않았으나, 웨이퍼 언로딩 수단을 통해 상기 공정 챔버(265)로부터 언로딩될 수 있다. 이어서, 상기 버퍼(235)에 저장된 웨이퍼(200)는 웨이퍼 이송 수단(IR)에 의해 EFEM 파트의 로드 포트(210)의 FOUP(215)에 이송되어 적재된다(S590).The wafer 200 on which the bevel etching process is completed is transferred from the process chamber 265 to the buffer 235 through the wafer transfer robot WTR (S580). Although not shown in the drawing, it may be unloaded from the process chamber 265 through a wafer unloading means. Subsequently, the wafer 200 stored in the buffer 235 is transferred to the FOUP 215 of the load port 210 of the EFEM part by the wafer transfer means IR and loaded (S590).

본 발명의 다른 실시예에 따른 베벨 식각을 위한 건식 식각 공정, 습식 식각 공정 및 세정 공정 각각은 특정 공정에 한정되는 것이 아니라, 반도체 제조 공정 및 디스플레이 제조 공정 등에서 사용되는 다양한 공정이 적용될 수 있다.Each of the dry etching process, the wet etching process, and the cleaning process for the bevel etching according to another embodiment of the present invention is not limited to a specific process, but various processes used in a semiconductor manufacturing process and a display manufacturing process may be applied.

본 발명의 실시예에 따른 하이브리드 식각 장치 및 방법은 하나의 식각 장치내에 건식 식각 유니트와 습식 식각 유니트가 결합 구성되어 있어, 웨이퍼의 대기중의 노출을 최소화하여 식각 공정을 진행하여 줌으로써 파티클의 오염을 최소화할 수 있다. 또한, 베벨 영역에 대하여 습식 식각과 건식 식각을 병합하여 수행함으로써, 베벨 영역에 대한 식각을 보다 정밀하게 제어할 수 있다. In the hybrid etching apparatus and method according to an embodiment of the present invention, a dry etching unit and a wet etching unit are combined in one etching apparatus, thereby minimizing exposure of the wafer to the atmosphere and performing etching processes to minimize particle contamination. Can be minimized. In addition, by performing wet etching and dry etching on the bevel region, the etching on the bevel region can be more precisely controlled.

다른 예로서, 상기 반도체 식각 공정은 상기 FOUP 에 적재된 웨이퍼(200)를 상기 버퍼 모듈(230)로 이송하여 일시 저장하는 단계; 상기 버퍼 모듈(230)에 저장된 웨이퍼(200)를 웨이퍼 이송 수단(250)에 의해 웨이퍼 이송 경로(240)를 경유하여 상기 습식 식각 유니트(260)의 공정 챔버(265)로 이송하는 단계; 및 상기 웨이퍼(200)에 대하여 습식 식각 공정을 수행하는 단계; 상기 공정 챔버(265)의 습식 식각된 웨이퍼를 상기 버퍼 모듈(230)로 이송하는 단계; 상기 버퍼 모듈의 웨이퍼를 상기 FOUP로 적재하는 단계를 포함하는 단독의 습식 식각 공정을 수행할 수도 있다.As another example, the semiconductor etching process may include transferring the wafer 200 loaded on the FOUP to the buffer module 230 and temporarily storing the wafer 200; Transferring the wafer 200 stored in the buffer module 230 to the process chamber 265 of the wet etching unit 260 via the wafer transfer path 240 by the wafer transfer means 250; And performing a wet etching process on the wafer 200. Transferring the wet etched wafer of the process chamber 265 to the buffer module 230; A single wet etching process may also be performed, including loading the wafer of the buffer module into the FOUP.

또 다른 예로서, 상기 반도체 식각 공정은 상기 FOUP 에 적재된 웨이퍼(200)를 상기 버퍼 모듈(230)로 이송하여 일시 저장하는 단계; 상기 버퍼 모듈(230)에 저장된 웨이퍼(200)를 웨이퍼 이송 수단(250)에 의해 웨이퍼 이송 경로(240)를 경유하여 상기 습식 식각 유니트(260)의 공정 챔버(265)로 이송하는 단계; 및 상기 웨이퍼(200)에 대하여 세정 공정을 수행하는 단계; 상기 공정 챔버(265)의 세정된 웨이퍼를 상기 버퍼 모듈(230)로 이송하는 단계; 상기 버퍼 모듈의 웨이퍼를 상기 FOUP로 적재하는 단계를 포함하는 단독의 습식 식각 공정을 수행할 수도 있다.As another example, the semiconductor etching process may include transferring the wafer 200 loaded on the FOUP to the buffer module 230 and temporarily storing the wafer 200; Transferring the wafer 200 stored in the buffer module 230 to the process chamber 265 of the wet etching unit 260 via the wafer transfer path 240 by the wafer transfer means 250; And performing a cleaning process on the wafer 200. Transferring the cleaned wafer of the process chamber 265 to the buffer module 230; A single wet etching process may also be performed, including loading the wafer of the buffer module into the FOUP.

또 다른 예로서, 상기 반도체 식각 공정은 상기 FOUP 에 적재된 웨이퍼(200)를 상기 버퍼 모듈(230)로 이송하여 일시 저장하는 단계; 상기 버퍼 모듈(230)에 저장된 웨이퍼(200)를 웨이퍼 이송 수단(250)에 의해 웨이퍼 이송 경로(240)를 경유하여 상기 건식 식각 유니트(270)의 공정 챔버(275)로 이송하는 단계; 및 상기 웨이퍼(200)에 대하여 건식 식각 공정을 수행하는 단계; 상기 공정 챔버(275)의 웨이퍼를 상기 버퍼 모듈(230)로 이송하는 단계; 상기 버퍼 모듈의 웨이퍼를 상기 FOUP로 적재하는 단계를 포함하는 단독의 습식 식각 공정을 수행할 수도 있다.As another example, the semiconductor etching process may include transferring the wafer 200 loaded on the FOUP to the buffer module 230 and temporarily storing the wafer 200; Transferring the wafer 200 stored in the buffer module 230 to the process chamber 275 of the dry etching unit 270 via the wafer transfer path 240 by the wafer transfer means 250; And performing a dry etching process on the wafer 200. Transferring the wafer of the process chamber 275 to the buffer module 230; A single wet etching process may also be performed, including loading the wafer of the buffer module into the FOUP.

본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.Those skilled in the art to which the present invention pertains should understand that the embodiments described above are illustrative and not restrictive in all respects, as the present invention may be implemented in other specific forms without changing its technical spirit or essential features. Only. The scope of the present invention is indicated by the following claims rather than the above detailed description, and it should be construed that all changes or modifications derived from the meaning and scope of the claims and their equivalent concepts are included in the scope of the present invention. do.

100: 하이브리드 식각 장치 110: 플랫폼
200: 웨이퍼 215: FOUP
225, 250, 280: 웨이퍼 이송 수단 235: 버퍼
260: 습식 식각 유니트 265: 습식 공정 챔버
270: 건식 식각 유니트 275: 건식 식각 챔버
271: 로드락 챔버 273: 이송 챔버100: hybrid etching device 110: platform
200: wafer 215: FOUP
225, 250, 280: wafer transfer means 235: buffer
260: wet etching unit 265: wet process chamber
270: dry etching unit 275: dry etching chamber
271: load lock chamber 273: transfer chamber

Claims (11)

삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 플랫폼, 플랫폼 내부에 배치된 제1식각 챔버 및 제2식각 챔버를 포함하는 반도체 하이브리드 식각 장치를 이용한 반도체 하이브리드 식각 방법에 있어서,
제1식각 챔버내에서 웨이퍼의 전면에 대해 제1식각 공정을 수행하는 단계;
제2식각 챔버에서 상기 웨이퍼의 배면에 대해 제2식각 공정을 수행하는 단계; 및
상기 웨이퍼에 대한 세정 공정을 상기 제1 및 제2식각 챔버중 하나의 챔버에서 진행하는 단계를 포함하되,
상기 제1식각 공정은 상기 웨이퍼의 전면중 베벨 영역에 대해 건식 식각 공정을 진행하고, 상기 제2식각 공정은 상기 웨이퍼의 배면에 대해 전면적으로 수행하거나 또는 상기 웨이퍼의 배면중 상기 베벨 영역에 대해 습식 식각 공정을 진행하며,
상기 세정 공정은 상기 제2식각 공정과 동일한 제2식각 챔버내에서 인시튜적으로 진행되는 것을 특징으로 하는 반도체 하이브리드 식각 방법.In the semiconductor hybrid etching method using a semiconductor hybrid etching apparatus including a platform, a first etching chamber and a second etching chamber disposed inside the platform,
Performing a first etching process on the front surface of the wafer in the first etching chamber;
Performing a second etching process on the back surface of the wafer in a second etching chamber; And
Comprising the step of performing a cleaning process for the wafer in one of the first and second etching chambers,
The first etching process is a dry etching process for a bevel area of the front surface of the wafer, and the second etching process is performed for the entire back surface of the wafer or wet for the bevel area of the back surface of the wafer Etching process,
The cleaning process is a semiconductor hybrid etching method, characterized in that proceeds in situ in the same second etching chamber as the second etching process. 제8항에 있어서, 상기 제1식각 공정은 상기 웨이퍼의 전면이 상측을 향하도록 상기 제1식각 챔버내에 안착된 상태에서 수행되고, 상기 제2식각 공정 및 상기 세정 공정은 상기 웨이퍼의 배면이 상측을 향하도록 상기 제2식각 챔버내에 안착된 상태에서 인시튜적으로 수행되며,
상기 방법은
상기 제2식각 공정을 진행하기 전에 상기 제1식각 공정이 수행된 웨이퍼를 상기 배면이 상측을 향하도록 반전시켜 주는 단계를 더 포함하는 것을 특징으로 하는 반도체 하이브리드 식각 방법. The method of claim 8, wherein the first etching process is performed in a state where the front surface of the wafer faces upward, and the second etching process and the cleaning process are performed on the back surface of the wafer. It is performed in situ while seated in the second etching chamber so as to face,
The above method
And inverting the wafer on which the first etching process was performed so that the rear side faces upward before the second etching process is performed. 삭제delete 제8항에 있어서, 상기 플랫폼에는 상기 제1 및 제2식각 챔버간에 웨이퍼 이송 통로가 형성되고, 상기 웨이퍼 이송 통로에 상기 제1 또는 제2식각 챔버로의 상기 웨이퍼의 이송을 담당하는 웨이퍼 이송 수단이 배치되며,
상기 방법은
상기 제1식각 공정을 수행하는 단계 후, 상기 제1식각 챔버내의 상기 제1식각 공정이 수행된 웨이퍼를 상기 웨이퍼 이송 수단을 이용하여 상기 제2식각 챔버로 상기 웨이퍼 이송 통로를 경유하여 이송하는 단계를 더 포함하는 것을 특징으로 하는 반도체 하이브리드 식각 방법.The wafer transfer means of claim 8, wherein a wafer transfer passage is formed between the first and second etching chambers on the platform, and the wafer transfer passage is responsible for transferring the wafer to the first or second etching chambers in the wafer transfer passage. Is placed,
The above method
After the step of performing the first etching process, transferring the wafer in the first etching chamber in the first etching chamber to the second etching chamber through the wafer transfer passage using the wafer transfer means A semiconductor hybrid etching method further comprising a.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210114780A (en) * 2020-03-11 2021-09-24 (주)지티아이코리아 Semiconductor hybrid etching apparatus and method
WO2022057351A1 (en) * 2020-09-17 2022-03-24 长鑫存储技术有限公司 Cleaning machine and cleaning method

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060001235A (en) * 2004-06-30 2006-01-06 엘지.필립스 엘시디 주식회사 Etching equipment
KR20080019109A (en) * 2006-08-24 2008-03-03 세메스 주식회사 Apparatus and method for treating substrate
KR20100052659A (en) * 2008-11-11 2010-05-20 세메스 주식회사 Apparatus for treating backside of substrate
KR20160012370A (en) * 2014-07-24 2016-02-03 최도현 Single platform work piece processing apparatus for dry and wet processing
KR20160057357A (en) * 2016-04-07 2016-05-23 최도현 Single platform work piece processing apparatus for dry and wet processing
KR20160149702A (en) * 2015-06-19 2016-12-28 주식회사 에이씨엔 Hybrid substrate processing system for dry and wet process and substrate processing method thereof

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3802507B2 (en) * 2002-05-20 2006-07-26 株式会社ルネサステクノロジ Manufacturing method of semiconductor device
KR100629919B1 (en) * 2004-05-04 2006-09-28 세메스 주식회사 Apparatus and method for treating a substrate
US10199216B2 (en) * 2015-12-24 2019-02-05 Infineon Technologies Austria Ag Semiconductor wafer and method

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060001235A (en) * 2004-06-30 2006-01-06 엘지.필립스 엘시디 주식회사 Etching equipment
KR20080019109A (en) * 2006-08-24 2008-03-03 세메스 주식회사 Apparatus and method for treating substrate
KR20100052659A (en) * 2008-11-11 2010-05-20 세메스 주식회사 Apparatus for treating backside of substrate
KR20160012370A (en) * 2014-07-24 2016-02-03 최도현 Single platform work piece processing apparatus for dry and wet processing
KR20160149702A (en) * 2015-06-19 2016-12-28 주식회사 에이씨엔 Hybrid substrate processing system for dry and wet process and substrate processing method thereof
KR20160057357A (en) * 2016-04-07 2016-05-23 최도현 Single platform work piece processing apparatus for dry and wet processing

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210114780A (en) * 2020-03-11 2021-09-24 (주)지티아이코리아 Semiconductor hybrid etching apparatus and method
KR102397244B1 (en) 2020-03-11 2022-05-12 주식회사 지티아이코리아 Semiconductor hybrid etching apparatus and method
WO2022057351A1 (en) * 2020-09-17 2022-03-24 长鑫存储技术有限公司 Cleaning machine and cleaning method
US11935737B2 (en) 2020-09-17 2024-03-19 Changxin Memory Technologies, Inc. Cleaning machine and cleaning method

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