KR102090607B1 - Liquid crystal display - Google Patents

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Abstract

본 발명에 따른 액정표시장치는 컬럼 인버젼 패널 랜더링 방식에 따라 동작하는 액정표시장치에 있어서, 다수의 출력 채널들이 N(N은 6의 배수)개씩 그룹화될 때, 1 채널 그룹에 속하는 N개의 출력 채널들 각각에서 연속적으로 입력되는 제1 디지털 비디오 데이터와 제2 디지털 비디오 데이터 간의 최상위 비트의 데이터 변화를 비교하는 다수의 비교부들; 상기 비교부들로부터의 비교 결과에 기초하여 상기 1 채널 그룹에서 상기 데이터 변화가 있는 출력 채널의 개수가 2N/3 개 이상인 경우에만 상기 1 채널 그룹의 출력을 제어하기 위한 챠지쉐어 제어신호를 활성화시키고, 상기 데이터 변화가 있는 출력 채널의 개수가 2N/3 개 미만인 경우에는 상기 챠지쉐어 제어신호를 비활성화시키는 챠지쉐어 제어부; 및 상기 챠지쉐어 제어신호에 따라 스위칭되는 다수의 챠지쉐어 스위치들을 포함하여 상기 챠지쉐어 제어신호의 활성화 여부에 따라 선택적으로 챠지 쉐어링 동작을 구현하는 차지쉐어부를 구비한다.The liquid crystal display device according to the present invention is a liquid crystal display device that operates according to a column inversion panel rendering method, when a plurality of output channels are grouped by N (N is a multiple of 6), N outputs belonging to one channel group A plurality of comparators for comparing data changes of the most significant bit between the first digital video data and the second digital video data input successively in each of the channels; A charge share control signal for controlling the output of the one channel group is activated only when the number of output channels having the data change in the one channel group is 2N / 3 or more based on the comparison result from the comparison units, A charge share controller for deactivating the charge share control signal when the number of output channels with the data change is less than 2N / 3; And a charge share unit selectively implementing a charge sharing operation according to whether the charge share control signal is activated, including a plurality of charge share switches that are switched according to the charge share control signal.

Description

액정표시장치{LIQUID CRYSTAL DISPLAY}Liquid crystal display device {LIQUID CRYSTAL DISPLAY}

본 발명은 데이터 구동회로의 소비전력을 줄일 수 있는 액정표시장치에 관한 것이다.
The present invention relates to a liquid crystal display device capable of reducing power consumption of a data driving circuit.

액정표시장치는 비디오신호에 따라 액정셀들의 광투과율을 조절하여 화상을 표시하게 된다. 박막트랜지스터(Thin Film Transistor; 이하 "TFT"라 함)가 각각의 액정셀마다 형성된 액티브 매트릭스(Active Matrix) 타입의 액정표시장치는 패씨브 매트릭스(Passive Matrix) 타입의 액정표시장치에 비하여 동영상을 표시할 때 더 선명한 화질로 영상을 표시할 수 있다.The liquid crystal display device displays an image by adjusting light transmittance of liquid crystal cells according to a video signal. An active matrix type liquid crystal display device in which a thin film transistor (hereinafter referred to as "TFT") is formed for each liquid crystal cell displays a moving picture compared to a passive matrix type liquid crystal display device. When you do, you can display images with a clearer picture quality.

이와 같은 액정표시장치는 직류 옵셋 성분을 감소시키고 액정의 열화를 줄이기 위하여, 도트 인버젼(dot inversion) 방식을 채용하여 수평 및 수직으로 이웃한 액정셀들 단위로 데이터전압의 극성을 반전시킨다. 데이터전압의 극성은 공통전압을 기준으로 결정된다. 정극성(+) 데이터전압은 공통전압보다 높은 범위 내에서 선택되며, 부극성(-) 데이터전압은 공통전압보다 낮은 범위 내에서 선택된다. 그런데, 이러한 도트 인버젼 방식에 의하는 경우, 동일 데이터라인에 인가되는 데이터전압이 매 수평기간마다 정극성(+)과 부극성(-) 사이에서 스윙되어야 하므로, 데이터 구동회로의 각 출력 채널에서 데이터 트랜지션 횟수가 수직 해상도만큼 증가되고 그 결과 데이터 구동회로의 소비전력이 높아지는 단점이 있다.In order to reduce the DC offset component and reduce deterioration of the liquid crystal, such a liquid crystal display device adopts a dot inversion method to invert the polarity of the data voltage in horizontal and vertical neighboring liquid crystal cells. The polarity of the data voltage is determined based on the common voltage. The positive polarity (+) data voltage is selected within a higher range than the common voltage, and the negative polarity (-) data voltage is selected within a lower range than the common voltage. However, in the case of such a dot inversion method, since the data voltage applied to the same data line must swing between the positive polarity (+) and the negative polarity (-) every horizontal period, in each output channel of the data driving circuit There is a disadvantage that the number of data transitions is increased by a vertical resolution, and as a result, the power consumption of the data driving circuit is increased.

이에, 액정표시패널에 형성된 액정셀들의 극성을 도트 인버젼 방식에 따라 제어하여 액정의 열화를 줄이되, 데이터 구동회로의 각 출력 채널에서 데이터 트랜지션 횟수를 1 프레임당 한번씩으로 줄임으로써 데이터 구동회로의 소비전력을 감소시키는 소위, 컬럼 인버젼 패널 랜더링 방식이 제안된 바 있다. 컬럼 인버젼 패널 랜더링 방식을 위해서는 Z 인버젼 형태로 접속되는 TFT들을 갖는 액정표시패널과 컬럼 인버젼 형태로 구동되는 데이터 구동회로가 필요하다. 액정표시패널에서, 데이터전압이 액정셀에 공급되는 것을 스위칭하기 위한 다수의 TFT들은 각 출력 채널에 연결된 데이터라인에 지그 재그 형태로 접속되어 Z 인버젼 형태를 구현한다. 이때, 데이터 구동회로에서 출력되는 데이터전압의 극성은 동일 프레임 내에서 이웃한 출력 채널들에서 반전되게 제어되되 1 프레임 단위로 모든 출력 채널들에서 반전되게 제어되어 컬럼 인버젼 구동을 구현한다.Accordingly, the polarity of the liquid crystal cells formed on the liquid crystal display panel is controlled according to the dot inversion method to reduce the deterioration of the liquid crystal, but the consumption of the data driving circuit is reduced by reducing the number of data transitions once per frame in each output channel of the data driving circuit. A so-called column inversion panel rendering method for reducing power has been proposed. For the column inversion panel rendering method, a liquid crystal display panel having TFTs connected in the Z inversion form and a data driving circuit driven in the column inversion form are required. In the liquid crystal display panel, a plurality of TFTs for switching the data voltage being supplied to the liquid crystal cell are connected in a zigzag form to the data lines connected to each output channel to realize a Z inversion form. At this time, the polarity of the data voltage output from the data driving circuit is controlled to be inverted in neighboring output channels within the same frame, but is controlled to be inverted in all output channels in one frame unit to implement column inversion driving.

한편, 데이터 구동회로의 소비전력을 줄이기 위해 도 1과 같은 챠지 쉐어링 방식이 알려져 있다. 챠지 쉐어링 방식은 도 2와 같이 이웃한 수평기간들 사이마다 배치된 수평 블랭크 기간(HB)에서 도 1의 SW①을 오프 시킴과 동시에 SW②를 온 시킴으로써 데이터 구동회로의 정극성 출력채널과 부극성 출력채널을 전기적으로 쇼트시켜 모든 채널들의 출력 전위를 정극성 데이터전압과 부극성 데이터전압 사이의 공통전압(Vcom) 레벨로 만든다. 이러한 챠지 쉐어링 방식에 의하는 경우 데이터전압의 전위가 공통전압(Vcom) 레벨로 프리차지되는 효과가 있으므로 데이터 구동회로에서 소비전력이 줄어들게 되는 것이다. 챠지 쉐어링 방식은 데이터 구동회로의 1 출력 채널에서 출력되는 데이터전압의 극성이 1 프레임 기간 내에서 다수회(예컨대, 수직해상도에 상응하는 횟수) 반전되는 경우에 적용될 수 있다. On the other hand, in order to reduce the power consumption of the data driving circuit, a charging sharing method as shown in FIG. 1 is known. The charging sharing method turns off SW① in FIG. 1 and turns on SW② in the horizontal blank period (HB) arranged between adjacent horizontal periods as shown in FIG. 2, and turns on SW② to turn on the positive polarity output channel and the negative polarity output channel of the data driving circuit. Is electrically shorted to make the output potential of all channels to a common voltage (Vcom) level between the positive and negative data voltages. According to this charge sharing method, since the potential of the data voltage is precharged to the common voltage (Vcom) level, power consumption in the data driving circuit is reduced. The charge sharing method may be applied when the polarity of the data voltage output from one output channel of the data driving circuit is inverted multiple times (eg, the number corresponding to the vertical resolution) within one frame period.

하지만, 전술한 컬럼 인버젼 패널 랜더링 방식에서는 데이터 구동회로의 1 출력 채널에서 출력되는 데이터전압의 극성이 1 프레임 기간 동안 동일한 극성으로 유지되므로, 상기 챠지 쉐어링 방식이 적용되면 오히려 소비전력이 늘어난다. 따라서, 전술한 종래 컬럼 인버젼 패널 랜더링 방식에서는 도 3과 같이 이웃한 수평기간들 사이마다 배치된 수평 블랭크 기간(HB)에서 도 1의 SW①을 오프 시킴과 동시에 SW②도 오프 시킴으로써 데이터 구동회로의 모든 출력단들을 플로팅시키는 방식 즉, Hi-Z 모드를 채용한다. Hi-Z 모드에서는 도 3에서와 같이 이전 수평기간의 출력 레벨이 수평 블랭크 기간(HB)에서 그대로 유지된다. 여기서, 도 2 및 도 3의 "SOE"는 데이터 구동회로의 출력 기간을 제어하기 위한 소스 출력 인에이블 신호를 지시한다.However, in the above-described column inversion panel rendering method, since the polarity of the data voltage output from one output channel of the data driving circuit is maintained at the same polarity for one frame period, power consumption increases when the charging sharing method is applied. Therefore, in the above-described conventional column inversion panel rendering method, all of the data driving circuits are turned off and SW② of FIG. 1 is turned off at the same time as shown in FIG. 3 in the horizontal blank period HB arranged between adjacent horizontal periods. A method of floating output stages, that is, Hi-Z mode is employed. In the Hi-Z mode, the output level of the previous horizontal period is maintained in the horizontal blank period HB as shown in FIG. 3. Here, “SOE” in FIGS. 2 and 3 indicates a source output enable signal for controlling the output period of the data driving circuit.

그런데, 종래 컬럼 인버젼 패널 랜더링 방식의 액정표시장치는 데이터 패턴에 상관없이 무조건 상기 Hi-Z 모드로 데이터 구동회로의 동작을 제어한다. 위에서 언급했듯이, 종래 컬럼 인버젼 패널 랜더링 방식의 액정표시장치에서, 도 4와 같이 1 출력 채널로부터 출력되는 데이터전압의 변화폭이 없거나 또는 비교적 작은 화이트 패턴(또는 블랙 패턴)이 입력되는 경우에는 차지 쉐어링을 미실시하는 것이 소비전력 저감에 유리하기 때문에, 수평 블랭크 기간(HB) 동안 직전 수평 기간의 출력과 유사한 출력 상태를 갖는 Hi-Z 모드가 바람직하다. 하지만, 종래 컬럼 인버젼 패널 랜더링 방식의 액정표시장치에서, 적색(R),녹색(G),청색(B) 중 어느 하나의 단색 스트라이프 패턴이 입력되는 경우에는 차지 쉐어링을 미실시하는 것이 소비전력 저감에 오히려 불리하다. 예를 들어, 종래 컬럼 인버젼 패널 랜더링 방식의 액정표시장치에서 도 5와 같은 녹색(G) 스트라이프 패턴이 입력되는 경우 제1 출력 채널에 연결된 출럭단(OUT1)으로부터 출력되는 데이터전압의 변화폭은 거의 없으나, 제2 및 제3 출력 채널에 연결된 출럭단들(OUT2,OUT3) 각각으로부터 출력되는 데이터전압의 변화폭은 비교적 크기 때문에, Hi-Z 모드가 소비전력 저감에 바람직하지 않다. 도 4 및 도 5에서, "ON"은 화이트 계조레벨의 데이터전압이 인가되는 액정셀을, 그리고 "OFF"는 블랙 계조레벨의 데이터전압이 인가되는 액정셀을 각각 지시한다.However, the conventional column inversion panel rendering type liquid crystal display device controls the operation of the data driving circuit in the Hi-Z mode unconditionally regardless of the data pattern. As mentioned above, in the conventional column inversion panel rendering type liquid crystal display device, when there is no change in data voltage output from one output channel or a relatively small white pattern (or black pattern) is input as shown in FIG. 4, charge sharing is performed. Since it is advantageous to reduce the power consumption, it is preferable that the Hi-Z mode has an output state similar to that of the previous horizontal period during the horizontal blank period HB. However, in the conventional column inversion panel rendering type liquid crystal display device, if any one of the red (R), green (G), and blue (B) stripes are input, charging sharing is not performed to reduce power consumption. It is rather disadvantageous. For example, when a green (G) stripe pattern as shown in FIG. 5 is input in a liquid crystal display of a conventional column inversion panel rendering method, a variation in data voltage output from the output terminal OUT1 connected to the first output channel is almost However, since the variation width of the data voltage output from each of the output terminals OUT2 and OUT3 connected to the second and third output channels is relatively large, the Hi-Z mode is not preferable for reducing power consumption. 4 and 5, "ON" indicates a liquid crystal cell to which the data voltage of the white gradation level is applied, and "OFF" indicates a liquid crystal cell to which the data voltage of the black gradation level is applied.

이처럼, 종래 컬럼 인버젼 패널 랜더링 방식의 액정표시장치는 데이터 패턴에 상관없이 무조건 상기 Hi-Z 모드로 데이터 구동회로의 동작을 제어하기 때문에, 다양한 데이터 패턴들에 유연하게 대응하지 못하여 데이터 구동회로의 소비전력을 효과적으로 줄이기 어려운 단점이 있다.
As described above, the conventional column inversion panel rendering type liquid crystal display device unconditionally controls the operation of the data driving circuit in the Hi-Z mode regardless of the data pattern, and thus cannot respond flexibly to various data patterns. There is a disadvantage that it is difficult to effectively reduce power consumption.

따라서, 본 발명의 목적은 컬럼 인버젼 패널 랜더링 방식의 액정표시장치에 있어서, 데이터 패턴들에 따라 데이터 구동회로를 선택적으로 챠지 쉐어 모드 또는 Hi-Z 모드로 동작시켜 소비전력 절감 효과를 높일 수 있도록 한 액정표시장치를 제공하는 데 있다.
Therefore, an object of the present invention is to provide a liquid crystal display device of a column inversion panel rendering method, by selectively operating a data driving circuit according to data patterns in a charge share mode or a Hi-Z mode, so that the effect of reducing power consumption can be increased. It is to provide a liquid crystal display device.

상기 목적을 달성하기 위하여, 본 발명의 실시예에 따른 액정표시장치는 컬럼 인버젼 패널 랜더링 방식에 따라 동작하는 액정표시장치에 있어서, 다수의 출력 채널들이 N(N은 6의 배수)개씩 그룹화될 때, 1 채널 그룹에 속하는 N개의 출력 채널들 각각에서 연속적으로 입력되는 제1 디지털 비디오 데이터와 제2 디지털 비디오 데이터 간의 최상위 비트의 데이터 변화를 비교하는 다수의 비교부들; 상기 비교부들로부터의 비교 결과에 기초하여 상기 1 채널 그룹에서 상기 데이터 변화가 있는 출력 채널의 개수가 2N/3 개 이상인 경우에만 상기 1 채널 그룹의 출력을 제어하기 위한 챠지쉐어 제어신호를 활성화시키고, 상기 데이터 변화가 있는 출력 채널의 개수가 2N/3 개 미만인 경우에는 상기 챠지쉐어 제어신호를 비활성화시키는 챠지쉐어 제어부; 및 상기 챠지쉐어 제어신호에 따라 스위칭되는 다수의 챠지쉐어 스위치들을 포함하여 상기 챠지쉐어 제어신호의 활성화 여부에 따라 선택적으로 챠지 쉐어링 동작을 구현하는 차지쉐어부를 구비한다.In order to achieve the above object, the liquid crystal display device according to an embodiment of the present invention is a liquid crystal display device operating according to a column inversion panel rendering method, in which a plurality of output channels are grouped by N (N is a multiple of 6) At this time, a plurality of comparison units for comparing the data change of the most significant bit between the first digital video data and the second digital video data input successively in each of the N output channels belonging to one channel group; A charge share control signal for controlling the output of the one channel group is activated only when the number of output channels having the data change in the one channel group is 2N / 3 or more based on the comparison result from the comparison units, A charge share controller for deactivating the charge share control signal when the number of output channels with the data change is less than 2N / 3; And a charge share unit selectively implementing a charge sharing operation according to whether the charge share control signal is activated, including a plurality of charge share switches that are switched according to the charge share control signal.

상기 1 채널 그룹에 속하는 N개의 출력 채널들 각각에는, 상기 제1 디지털 비디오 데이터를 저정하는 제1 래치; 상기 제1 래치를 통해 입력되는 상기 제2 디지털 비디오 데이터를 저장하는 제2 래치; 상기 제2 래치로부터의 상기 제2 디지털 비디오 데이터를 데이터전압으로 변환하는 DAC가 더 연결되고; 상기 비교부들 각각은, 상기 제1 래치에 저장된 상기 제1 디지털 비디오 데이터의 최상위 비트와 상기 제2 래치에 저장된 상기 제2 디지털 비디오 데이터의 최상위 비트를 서로 비교한다.Each of the N output channels belonging to the one channel group includes: a first latch for storing the first digital video data; A second latch storing the second digital video data input through the first latch; A DAC for converting the second digital video data from the second latch into a data voltage is further connected; Each of the comparison units compares the most significant bit of the first digital video data stored in the first latch with the most significant bit of the second digital video data stored in the second latch.

상기 챠지쉐어 제어부는 소스 출력 인에이블 신호가 제1 논리 레벨로 유지되는 수평 블랭크 기간 동안에만 상기 챠지쉐어 제어신호를 활성화 레벨로 발생한다.The charge share control unit generates the charge share control signal as an activation level only during a horizontal blank period in which the source output enable signal is maintained at the first logic level.

상기 챠지쉐어 제어부는 상기 소스 출력 인에이블 신호가 상기 제1 논리 레벨로 유지될 때 상기 1 채널 그룹에서 상기 데이터 변화가 있는 출력 채널의 개수가 2N/3 개 이상인 경우에 상기 챠지쉐어 제어신호를 활성화 레벨로 발생하고; 상기 소스 출력 인에이블 신호가 상기 제1 논리 레벨로 유지될 때 상기 1 채널 그룹에서 상기 데이터 변화가 있는 출력 채널의 개수가 2N/3 개 미만인 경우에 상기 챠지쉐어 제어신호를 비활성화 레벨로 발생한다.The charge share controller activates the charge share control signal when the number of output channels with the data change in the 1 channel group is 2N / 3 or more when the source output enable signal is maintained at the first logic level. Occurs at a level; When the number of output channels with the data change in the 1 channel group is less than 2N / 3 when the source output enable signal is maintained at the first logic level, the charge share control signal is generated at an inactive level.

상기 N개의 출력 채널들은 정극성 데이터전압이 출력되는 N/2 개의 정극성 출력 채널들과, 부극성 데이터전압이 출력되는 N/2 개의 부극성 출력 채널들을 포함하며, 상기 정극성 출력 채널들과 상기 부극성 출력 채널들은 1개씩 교대로 배치되고; 상기 챠지쉐어부는, 상기 N/2 개의 정극성 출력 채널들 사이에 접속되어, 상기 활성화되는 챠지쉐어 제어신호에 따라 온 되고 상기 비활성화되는 챠지제어 제어신호에 따라 오프되는 제1 스위치들; 및 상기 N/2 개의 부극성 출력 채널들 사이에 접속되어, 상기 활성화되는 챠지쉐어 제어신호에 따라 온 되고 상기 비활성화되는 챠지제어 제어신호에 따라 오프되는 제2 스위치들을 포함한다.The N output channels include N / 2 positive output channels through which a positive data voltage is output, and N / 2 negative output channels through which a negative data voltage is output. The negative output channels are alternately arranged one by one; The charge share unit may include first switches connected between the N / 2 positive output channels and turned on according to the activated charge share control signal and turned off according to the deactivated charge control control signal; And second switches connected between the N / 2 negative output channels and turned on according to the activated charge share control signal and turned off according to the deactivated charge control control signal.

소스 출력 인에이블 신호가 제1 논리 레벨로 유지되는 수평 블랭크 기간에서, 상기 제1 스위치들의 온 동작에 따라 상기 N/2 개의 정극성 출력 채널들의 출력단들은 서로 쇼트되고, 상기 제2 스위치들의 온 동작에 따라 상기 N/2 개의 부극성 출력 채널들의 출력단들은 서로 쇼트되며; 상기 수평 블랭크 기간에서, 상기 제1 및 제2 스위치들의 오프 동작에 따라 상기 N개의 출력 채널들의 출력단들은 모두 플로팅된다.
In a horizontal blank period in which the source output enable signal is maintained at the first logic level, the output terminals of the N / 2 positive output channels are shorted to each other according to the on operation of the first switches, and the on operation of the second switches According to the output terminals of the N / 2 negative output channels are shorted to each other; In the horizontal blank period, the output ends of the N output channels are all floated according to the off operation of the first and second switches.

본 발명은 컬럼 인버젼 패널 랜더링 방식의 액정표시장치에 있어서, 데이터 트랜지션 폭이 큰 데이터 패턴이 입력되는 경우에만 수평 블랭크 기간내에서 1 채널그룹 내의 동일 극성의 출력 채널들끼리 챠지 쉐어링을 실시하고, 데이터 트랜지션 폭이 작은 데이터 패턴이 입력되는 경우에는 수평 블랭크 기간내에서 1 채널그룹 내의 모든 출력 채널들을 플로팅시킨다. 이와 같이 본 발명은 입력 데이터 패턴에 따라 데이터 구동회로를 선택적으로 챠지 쉐어 모드 또는 Hi-Z 모드로 동작시켜 소비전력 절감 효과를 크게 높일 수 있다.
In the present invention, in a liquid crystal display of a column inversion panel rendering method, only when a data pattern having a large data transition width is input, output channels of the same polarity in one channel group within the horizontal blank period are charged and shared. When a data pattern with a small transition width is input, all output channels in one channel group are floated within a horizontal blank period. As described above, according to the present invention, the data driving circuit can be selectively operated in a charge share mode or a Hi-Z mode to significantly reduce power consumption.

도 1은 종래 정극성 출력채널과 부극성 출력채널을 쇼트시키는 일반적인 챠지 쉐어링 방식을 보여주는 도면.
도 2는 도 1의 챠지 쉐어링에 따른 정극성 출력채널과 부극성 출력채널의 전위 변화를 보여주는 도면.
도 3은 Hi-Z 모드 하에서는 정극성 출력채널과 부극성 출력채널의 전위 변화를 보여주는 도면.
도 4는 챠지 쉐어 모드에 비해 Hi-Z 모드에서 소비전력에 더 유리한 데이터 패턴의 일 예를 보여주는 도면.
도 5는 Hi-Z 모드에 비해 챠지 쉐어 모드에서 소비전력에 더 유리한 데이터 패턴의 일 예를 보여주는 도면.
도 6은 본 발명의 실시예에 따른 액정표시장치를 보여주는 도면.
도 7은 본 발명에 따른 화소 어레이을 보여주는 도면.
도 8은 입력 데이터 패턴에 따라 챠지 쉐어 모드와 Hi-Z 모드를 선택적으로 구현하기 위한 데이터 구동회로의 일 구성을 보여주는 도면.
도 9는 비교부들에 의해 수행되는 데이터 비교 동작을 설명하기 위한 도면.
도 10은 소스 출력 인에이블 신호와 챠지제어 제어신호에 따른 챠지쉐어부의 스위칭 동작을 보여주는 도면.
도 11은 데이터 트랜지션 폭이 큰 데이터 패턴의 일 예를 보여주는 도면.
도 12은 도 11과 같은 데이터 패턴이 입력될 때, Hi-Z 모드에서 출력 채널들 각각에 연속적으로 인가되는 데이터전압의 파형을 보여주는 도면.
도 13은 도 11과 같은 데이터 패턴이 입력될 때, 챠지 쉐어 모드에서 출력 채널들 각각에 연속적으로 인가되는 데이터전압의 파형을 보여주는 도면.
도 14는 Hi-Z 모드 및 챠지 쉐어 모드 각각에서 데이터 트랜지션의 합을 서로 비교하여 보여주는 도면.
도 15는 데이터 트랜지션 폭이 큰 데이터 패턴의 다른 예들을 보여주는 도면.1 is a view showing a conventional charge sharing method for shorting a conventional positive output channel and a negative output channel.
FIG. 2 is a view showing potential changes of a positive polarity output channel and a negative polarity output channel according to the charging sharing of FIG. 1;
3 is a view showing the potential change of the positive and negative output channels under Hi-Z mode.
4 is a view showing an example of a data pattern that is more advantageous in power consumption in Hi-Z mode than in charge share mode.
5 is a view showing an example of a data pattern that is more advantageous for power consumption in a charge share mode than in a Hi-Z mode.
6 is a view showing a liquid crystal display device according to an embodiment of the present invention.
7 shows a pixel array in accordance with the present invention.
8 is a view showing a configuration of a data driving circuit for selectively implementing a charge share mode and a Hi-Z mode according to an input data pattern.
9 is a diagram for describing a data comparison operation performed by comparison units.
10 is a view showing a switching operation of the charge share unit according to the source output enable signal and the charge control control signal.
11 is a diagram showing an example of a data pattern having a large data transition width.
12 is a diagram showing a waveform of a data voltage continuously applied to each of output channels in a Hi-Z mode when a data pattern as shown in FIG. 11 is input;
FIG. 13 is a diagram showing waveforms of data voltages continuously applied to each of output channels in a charge share mode when a data pattern as shown in FIG. 11 is input;
14 is a view showing a comparison of the sum of data transitions in each of the Hi-Z mode and the charge share mode.
15 is a view showing other examples of data patterns having a large data transition width.

이하, 도 6 내지 도 15를 참조하여 본 발명의 바람직한 실시예에 대하여 설명하기로 한다. Hereinafter, preferred embodiments of the present invention will be described with reference to FIGS. 6 to 15.

도 6은 본 발명의 실시예에 따른 액정표시장치를 보여준다. 도 7은 본 발명에 따른 화소 어레이을 보여준다.6 shows a liquid crystal display device according to an embodiment of the present invention. 7 shows a pixel array according to the present invention.

도 6을 참조하면, 본 발명의 실시예에 따른 액정표시장치는 액정표시패널(10), 타이밍 콘트롤러(11), 데이터 구동회로(12), 및 게이트 구동회로(13)를 구비한다. Referring to FIG. 6, a liquid crystal display device according to an exemplary embodiment of the present invention includes a liquid crystal display panel 10, a timing controller 11, a data driving circuit 12, and a gate driving circuit 13.

액정표시패널(10)은 두 장의 유리기판 사이에 액정층이 형성된다. 액정표시패널(10)은 데이터라인들(15)과 게이트라인들(16)의 교차 구조에 의해 매트릭스 형태로 배치된 액정셀들(Clc)을 포함한다. In the liquid crystal display panel 10, a liquid crystal layer is formed between two glass substrates. The liquid crystal display panel 10 includes liquid crystal cells Clc arranged in a matrix form by the cross structure of the data lines 15 and the gate lines 16.

액정표시패널(10)의 하부 유리기판에는 화소 어레이가 형성된다. 화소 어레이는 데이터라인들(15)과 게이트라인들(16)의 교차부에 형성된 액정셀들(Clc), 액정셀들의 화소전극(1)에 접속된 TFT들, 및 스토리지 커패시터(Cst)를 포함한다. 컬럼 인버젼 패널 랜더링 방식에 따라 화소 어레이는 도 7과 같이 구현될 수 있다. 화소 어레이에서, 액정셀(Clc)에 데이터전압이 공급되는 것을 스위칭하기 위한 다수의 TFT들은 각 출력 채널에 연결된 데이터라인(D1~Dm)에 지그 재그 형태로 접속되어 Z 인버젼 형태를 구현한다. 액정셀(Clc)은 적색(R) 화상을 구현하기 위한 적색(R) 액정셀(Clc), 녹색(G) 화상을 구현하기 위한 녹색(G) 액정셀(Clc), 청색(B) 화상을 구현하기 위한 청색(R) 액정셀(Clc)을 포함한다. 컬럼 인버젼 패널 랜더링 방식에 따라 데이터 구동회로(12)에서 출력되는 데이터전압의 극성은 동일 프레임 내에서 이웃한 출력 채널들에서 반전되게 제어되되 1 프레임 단위로 모든 출력 채널들에서 반전되게 제어되어 컬럼 인버젼 구동을 구현한다. 예컨대, 제2 데이터라인(D2)에 연결된 데이터 구동회로(12)의 제2 출력 채널에서는 1 프레임 동안 계속해서 부극성(-)의 데이터전압이 출력되며, 이 부극성(-)의 데이터전압은 제2 데이터라인(D2)에 지그 재그 형태로 접속된 TFT들을 통해 적색(R) 액정셀(Clc)과 녹색(G) 액정셀(Clc)에 순차적으로 공급될 수 있다. 그리고, 제m-1 데이터라인(Dm-1)에 연결된 데이터 구동회로(12)의 제m-1 출력 채널에서는 1 프레임 동안 계속해서 정극성(+)의 데이터전압이 출력되며, 이 정극성(+)의 데이터전압은 제m-1 데이터라인(Dm-1)에 지그 재그 형태로 접속된 TFT들을 통해 청색(B) 액정셀(Clc)과 녹색(G) 액정셀(Clc)에 순차적으로 공급될 수 있다. 도 7에서, "G1~Gn"은 게이트라인들을 지시한다. TFT들 각각은 게이트라인으로부터의 게이트펄스에 응답하여 턴 온 됨으로써 데이터라인에 충전된 데이터전압을 액정셀(Clc)의 화소전극(1)에 공급한다. 액정셀들(Clc) 각각은 TFT에 접속되어 화소전극(1)과 공통전극(2) 사이의 전계에 의해 구동된다. 액정표시패널(10)의 상부 유리기판 상에는 블랙매트릭스, 컬러필터 등이 형성된다. 액정표시패널(10)의 상부 유리기판과 하부 유리기판 각각에는 편광판이 부착되고 액정의 프리틸트각(pre-tilt angle)을 설정하기 위한 배향막이 형성된다. A pixel array is formed on the lower glass substrate of the liquid crystal display panel 10. The pixel array includes liquid crystal cells Clc formed at the intersection of the data lines 15 and the gate lines 16, TFTs connected to the pixel electrode 1 of the liquid crystal cells, and a storage capacitor Cst. do. According to the column inversion panel rendering method, the pixel array may be implemented as shown in FIG. 7. In the pixel array, a plurality of TFTs for switching the supply of the data voltage to the liquid crystal cell Clc are connected in a zigzag form to the data lines D1 to Dm connected to each output channel to realize a Z inversion form. The liquid crystal cell Clc includes a red (R) liquid crystal cell (Clc) for realizing a red (R) image, a green (G) liquid crystal cell (Clc), and a blue (B) image for realizing a green (G) image. It includes a blue (R) liquid crystal cell (Clc) for realization. According to the column inversion panel rendering method, the polarity of the data voltage output from the data driving circuit 12 is controlled to be inverted in neighboring output channels within the same frame, but is controlled to be inverted in all output channels in units of one frame. Implement inversion driving. For example, in the second output channel of the data driving circuit 12 connected to the second data line D2, data voltage of negative polarity (-) is continuously output for one frame, and the data voltage of negative polarity (-) is The red (R) liquid crystal cell (Clc) and the green (G) liquid crystal cell (Clc) may be sequentially supplied through TFTs connected in a zigzag form to the second data line (D2). In addition, in the m-1 output channel of the data driving circuit 12 connected to the m-1 data line Dm-1, the data voltage of positive polarity (+) is continuously output for one frame, and the positive polarity ( The data voltage of +) is sequentially supplied to the blue (B) liquid crystal cell (Clc) and the green (G) liquid crystal cell (Clc) through TFTs connected in a zigzag form to the m-1 data line (Dm-1). Can be. In FIG. 7, "G1 to Gn" indicates gate lines. Each of the TFTs is turned on in response to a gate pulse from the gate line to supply the data voltage charged in the data line to the pixel electrode 1 of the liquid crystal cell Clc. Each of the liquid crystal cells Clc is connected to a TFT and is driven by an electric field between the pixel electrode 1 and the common electrode 2. On the upper glass substrate of the liquid crystal display panel 10, a black matrix, a color filter, and the like are formed. A polarizing plate is attached to each of the upper glass substrate and the lower glass substrate of the liquid crystal display panel 10, and an alignment layer for setting a pre-tilt angle of the liquid crystal is formed.

공통전극(2)은 TN(Twisted Nematic) 모드와 VA(Vertical Alignment) 모드와 같은 수직전계 구동방식에서 상부 유리기판 상에 형성되며, IPS(In Plane Switching) 모드와 FFS(Fringe Field Switching) 모드와 같은 수평전계 구동방식에서 화소전극(1)과 함께 하부 유리기판 상에 형성된다. The common electrode 2 is formed on the upper glass substrate in a vertical electric field driving method such as a twisted nematic (TN) mode and a vertical alignment (VA) mode, and an IPS (In Plane Switching) mode and a FFS (Fringe Field Switching) mode. In the same horizontal electric field driving method, it is formed on the lower glass substrate together with the pixel electrode 1.

본 발명에서 적용 가능한 액정표시패널(10)은 TN 모드, VA 모드, IPS 모드, FFS 모드뿐 아니라 어떠한 액정모드로도 구현될 수 있다. 본 발명의 액정표시장치는 투과형 액정표시장치, 반투과형 액정표시장치, 반사형 액정표시장치 등 어떠한 형태로도 구현될 수 있다. 투과형 액정표장치와 반투과형 액정표시장치에서는 백라이트 유닛이 필요하다. 백라이트 유닛은 직하형(direct type) 백라이트 유닛 또는, 에지형(edge type) 백라이트 유닛으로 구현될 수 있다. The liquid crystal display panel 10 applicable in the present invention may be implemented in any liquid crystal mode as well as TN mode, VA mode, IPS mode, and FFS mode. The liquid crystal display device of the present invention can be implemented in any form, such as a transmissive liquid crystal display device, a transflective liquid crystal display device, and a reflective liquid crystal display device. A backlight unit is required in a transmissive liquid crystal display device and a transflective liquid crystal display device. The backlight unit may be implemented as a direct type backlight unit or an edge type backlight unit.

타이밍 콘트롤러(11)는 LVDS(Low Voltage Differential Signaling) 인터페이스 방식을 통해 시스템 보드(14)로부터 입력 영상의 디지털 비디오 데이터(RGB)를 입력받고, 이 입력 영상의 디지털 비디오 데이터(RGB)를 mini-LVDS 인터페이스 방식을 통해 데이터 구동회로(12)에 공급한다. 타이밍 콘트롤러(11)는 시스템 보드(14)로부터 입력되는 디지털 비디오 데이터(RGB)를 도 7과 같은 화소 어레이의 랜더링 구조에 맞춰 정렬한 후 데이터 구동회로(12)에 공급한다. The timing controller 11 receives digital video data (RGB) of the input image from the system board 14 through a Low Voltage Differential Signaling (LVDS) interface method, and mini-LVDS digital video data (RGB) of the input image. It is supplied to the data driving circuit 12 through an interface method. The timing controller 11 arranges the digital video data RGB input from the system board 14 according to the rendering structure of the pixel array as shown in FIG. 7 and supplies it to the data driving circuit 12.

타이밍 콘트롤러(11)는 시스템 보드(14)로부터 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 도트 클럭(CLK) 등의 타이밍신호를 입력받아 데이터 구동회로(12)와 게이트 구동회로(13)의 동작 타이밍을 제어하기 위한 제어신호들을 발생한다. 제어신호들은 게이트 구동회로(13)의 동작 타임을 제어하기 위한 게이트 타이밍 제어신호, 데이터 구동회로(12)의 동작 타이밍과 데이터전압의 수직 극성을 제어하기 위한 데이터 타이밍 제어신호를 포함한다. 타이밍 콘트롤러(11)는 60Hz의 프레임 주파수로 입력되는 디지털 비디오 데이터(RGB)가 60×i(i는 양의 정수) Hz의 프레임 주파수로 액정표시패널(10)의 화소 어레이에 표시될 수 있도록 게이트 타이밍 제어신호와 데이터 타이밍 제어신호의 주파수를 60×i Hz의 프레임 주파수 기준으로 체배할 수 있다. The timing controller 11 receives timing signals such as a vertical synchronization signal (Vsync), a horizontal synchronization signal (Hsync), a data enable signal (Data Enable, DE), and a dot clock (CLK) from the system board 14. Control signals for controlling the operation timing of the driving circuit 12 and the gate driving circuit 13 are generated. The control signals include a gate timing control signal for controlling the operation time of the gate driving circuit 13, and a data timing control signal for controlling the operation timing of the data driving circuit 12 and the vertical polarity of the data voltage. The timing controller 11 is a gate so that digital video data (RGB) input at a frame frequency of 60 Hz can be displayed on the pixel array of the liquid crystal display panel 10 at a frame frequency of 60 × i (i is a positive integer) Hz. The frequency of the timing control signal and the data timing control signal can be multiplied based on a frame frequency of 60 x i Hz.

게이트 타이밍 제어신호는 게이트 스타트 펄스(Gate Start Pulse, GSP), 게이트 쉬프트 클럭(Gate Shift Clock, GSC), 게이트 출력 인에이블신호(Gate Output Enable, GOE) 등을 포함한다. 게이트 스타트 펄스(GSP)는 첫 번째 게이트펄스를 발생하는 게이트 드라이브 IC에 인가되어 첫 번째 게이트펄스가 발생되도록 그 게이트 드라이브 IC를 제어한다. 게이트 쉬프트 클럭(GSC)은 게이트 드라이브 IC들에 공통으로 입력되는 클럭신호로써 게이트 스타트 펄스(GSP)를 쉬프트시키기 위한 클럭신호이다. 게이트 출력 인에이블신호(GOE)는 게이트 드라이브 IC들의 출력을 제어한다. The gate timing control signal includes a gate start pulse (GSP), a gate shift clock (GSC), and a gate output enable signal (GOE). The gate start pulse (GSP) is applied to the gate drive IC generating the first gate pulse and controls the gate drive IC to generate the first gate pulse. The gate shift clock (GSC) is a clock signal commonly input to gate drive ICs and is a clock signal for shifting the gate start pulse (GSP). The gate output enable signal (GOE) controls the output of the gate drive ICs.

데이터 타이밍 제어신호는 소스 스타트 펄스(Source Start Pulse, SSP), 소스 샘플링 클럭(Source Sampling Clock, SSC), 수직 극성제어신호(Polarity : POL), 소스 출력 인에이블신호(Source Output Enable, SOE), 먹스 제어신호(MC1,MC2) 등을 포함한다. 소스 스타트 펄스(SSP)는 데이터 구동회로(12)의 데이터 샘플링 시작 타이밍을 제어한다. 소스 샘플링 클럭(SSC)은 라이징 또는 폴링 에지에 기준하여 데이터 구동회로(12)에서 데이터의 샘플링 타이밍을 제어하는 클럭신호이다. 수직 극성제어신호(POL)는 소스 드라이브 IC들 각각으로부터 순차적으로 출력되는 데이터전압들의 수직 극성을 제어한다. 소스 출력 인에이블신호(SOE)는 데이터 구동회로(12)의 출력 타이밍을 제어한다. 소스 출력 인에이블신호(SOE)가 제1 논리 레벨(예컨대, 하이 논리 레벨, H)로 유지되는 기간, 즉 수평 블랭크 기간에서 데이터 구동회로(12)로부터 데이터전압의 출력은 차단된다. 반면, 소스 출력 인에이블신호(SOE)가 제2 논리 레벨(예컨대, 로우 논리 레벨, L)로 유지되는 기간, 즉 수평 기간에서 데이터 구동회로(12)로부터 데이터전압의 출력은 허여된다. 여기서, 수평 블랭크 기간은 이웃한 수평 기간들 사이마다 배치된다.Data timing control signals include source start pulse (SSP), source sampling clock (SSC), vertical polarity control signal (Polarity: POL), source output enable signal (SOE), And MUX control signals MC1 and MC2. The source start pulse SSP controls the data sampling start timing of the data driving circuit 12. The source sampling clock SSC is a clock signal that controls the sampling timing of data in the data driving circuit 12 based on the rising or falling edge. The vertical polarity control signal POL controls the vertical polarity of data voltages sequentially output from each of the source drive ICs. The source output enable signal SOE controls the output timing of the data driving circuit 12. The output of the data voltage from the data driving circuit 12 is cut off during a period in which the source output enable signal SOE is maintained at the first logic level (eg, high logic level, H), that is, the horizontal blank period. On the other hand, the output of the data voltage is allowed from the data driving circuit 12 in a period in which the source output enable signal SOE is maintained at the second logic level (eg, low logic level, L), that is, in the horizontal period. Here, the horizontal blank period is arranged between neighboring horizontal periods.

데이터 구동회로(12)는 정극성(+) 데이터전압과 부극성(-) 데이터전압을 교번적으로 출력하기 위한 다수의 출력 채널들을 갖는다. 데이터 구동회로(12)는 쉬프트 레지스터, 제1 및 제2 래치, 디지털-아날로그 변환기(이하, DAC), 출력버퍼, 차치쉐어부를 포함한다. 데이터 구동회로(12)는 데이터 타이밍 제어신호에 따라 디지털 비디오 데이터(RGB)를 래치한 후, 래치된 데이터를 아날로그 정극성/부극성 감마보상전압으로 변환하여 1 프레임 주기로 극성이 반전되는 데이터전압들을 데이터라인들(15)에 출력한다. 특히, 데이터 구동회로(12)는 제1 및 제2 래치 간의 데이터 비교에 기초하여 챠지쉐어 제어신호의 활성화 여부를 결정하고, 이 챠지쉐어 제어신호의 활성화 여부에 따라 차치쉐어부에 포함되는 챠지쉐어 스위치들의 스위칭을 제어하여 선택적으로 챠지 쉐어링 동작을 구현한다. 데이터 구동회로(12)는 데이터 트랜지션 폭이 큰 데이터 패턴(도 11, 도 15 참조)이 입력되는 경우에는 챠지 쉐어링이 실시되는 챠지 쉐어 모드로 동작하고, 반대로 데이터 트랜지션 폭이 작은 데이터 패턴(예컨대, 도 4와 같은 화이트 패턴, 또는 블랙 패턴등)이 입력되는 경우에는 챠지 쉐어링이 스킵되는 Hi-Z 모드로 동작하여 소비전력 절감 효과를 높인다.The data driving circuit 12 has a plurality of output channels for alternately outputting a positive (+) data voltage and a negative (-) data voltage. The data driving circuit 12 includes a shift register, first and second latches, a digital-to-analog converter (hereinafter referred to as DAC), an output buffer, and a charge share unit. The data driving circuit 12 latches digital video data RGB according to a data timing control signal, converts the latched data into an analog positive / negative gamma compensation voltage, and converts data voltages whose polarity is reversed in one frame period. It is output to the data lines 15. In particular, the data driving circuit 12 determines whether the charge share control signal is activated based on the data comparison between the first and second latches, and charge charges included in the charge share unit according to whether the charge share control signal is activated. Control of switching of the switches selectively implements a charging sharing operation. The data driving circuit 12 operates in a charge share mode in which charge sharing is performed when a data pattern having a large data transition width (see FIGS. 11 and 15) is input, and conversely, a data pattern having a small data transition width (for example, When a white pattern, such as FIG. 4, or a black pattern) is input, it operates in a Hi-Z mode in which charging sharing is skipped to increase the power consumption reduction effect.

게이트 구동회로(13)는 다수의 게이트 드라이브 IC들을 포함할 수 있다. 게이트 구동회로(13)는 게이트 타이밍 제어신호들에 따라 게이트펄스를 게이트라인들(16)에 순차적으로 공급한다. 게이트 구동회로(13)의 쉬프트 레지스터는 GIP(Gate In Panel) 방식에 따라 하부 유리기판상에 직접 형성될 수 있다.The gate driving circuit 13 may include a plurality of gate drive ICs. The gate driving circuit 13 sequentially supplies gate pulses to the gate lines 16 according to the gate timing control signals. The shift register of the gate driving circuit 13 may be directly formed on the lower glass substrate according to a GIP (Gate In Panel) method.

도 8은 입력 데이터 패턴에 따라 챠지 쉐어 모드와 Hi-Z 모드를 선택적으로 구현하기 위한 데이터 구동회로(12)의 구성을 보여준다. 도 9는 비교부들에 의해 수행되는 데이터 비교 동작을 설명하기 위한 도면이다. 도 10은 소스 출력 인에이블 신호와 챠지제어 제어신호에 따른 챠지쉐어부의 스위칭 동작을 보여준다. 8 shows the configuration of the data driving circuit 12 for selectively implementing the charge share mode and the Hi-Z mode according to the input data pattern. 9 is a view for explaining a data comparison operation performed by the comparison units. 10 shows a switching operation of the charge share unit according to the source output enable signal and the charge control control signal.

도 8을 참조하면, 본 발명의 실시예에 따른 데이터 구동회로(12)는 컬럼 인버젼 패널 랜더링 방식에 따라 동작한다. 데이터 구동회로(12)는 정극성(+) 데이터전압과 부극성(-) 데이터전압을 교번적으로 출력하는 다수의 출력 채널들을 갖는다. 출력 채널들의 출력단들 각각은 데이터라인들에 1:1로 접속된다.Referring to FIG. 8, the data driving circuit 12 according to an embodiment of the present invention operates according to a column inversion panel rendering method. The data driving circuit 12 has a plurality of output channels alternately outputting a positive (+) data voltage and a negative (-) data voltage. Each of the output stages of the output channels is connected 1: 1 to the data lines.

데이터 구동회로(12)는 다수의 출력 채널들을 N(N은 양의 정수)개씩 그룹화하고, 각 채널 그룹에 대해 독립적으로 챠지 쉐어 모드와 Hi-Z 모드를 선택적으로 구현한다. 여기서, "N"은 데이터전압의 극성 등을 고려한 챠지 쉐어링에 대한 비대칭 문제가 발생되지 않도록 6의 배수(극성 2가지* 색상 3가지)로 선택됨이 바람직하다. The data driving circuit 12 groups a plurality of output channels by N (N is a positive integer), and selectively implements a charge share mode and a Hi-Z mode independently for each channel group. Here, "N" is preferably selected as a multiple of 6 (two polarities * three colors) to avoid asymmetry problems with charge sharing in consideration of the polarity of the data voltage and the like.

데이터 구동회로(12)의 출력 채널들 각각에는 제1 래치, 제2 래치, DAC, 출력버퍼(BUF) 외에, 비교부(COP)가 더 접속되는 특징이 있다. 다수의 출력 채널들이 N(N은 6의 배수)개씩 그룹화될 때, 1 채널 그룹에는 N개의 1 래치들, N개의 제2 래치들, N개의 DAC들, N개의 출력버퍼들(BUF), N개의 비교부들(COP)이 구비될 수 있다. N개의 비교부들(COP)은 N개의 출력 채널들 각각에서 연속적으로 입력되는 제1 디지털 비디오 데이터와 제2 디지털 비디오 데이터 간의 최상위 비트(MSB)의 데이터 변화를 비교한다. 이를 위해, N개의 비교부들(COP) 각각은, 제1 래치에 저장된 상기 제1 디지털 비디오 데이터의 최상위 비트(MSB)와 제2 래치에 저장된 상기 제2 디지털 비디오 데이터의 최상위 비트(MSB)를 서로 비교할 수 있다. 예컨대, 도 9에서와 같이 6개의 출력 채널들로 1 채널 그룹이 구성되는 경우, 6개의 비교부들(COP) 각각은, 자신이 접속된 출력 채널의 제1 래치에 저장된 상기 제1 디지털 비디오 데이터의 최상위 비트(MSB)와, 자신이 접속된 출력 채널의 제2 래치에 저장된 상기 제2 디지털 비디오 데이터의 최상위 비트(MSB)를 서로 비교할 수 있다. In addition to the first latch, the second latch, the DAC, and the output buffer BUF, each of the output channels of the data driving circuit 12 has a feature in which a comparator COP is further connected. When multiple output channels are grouped by N (N is a multiple of 6), 1 channel group includes N 1 latches, N second latches, N DACs, N output buffers (BUF), and N Two comparison units COP may be provided. The N comparison units COP compare the data change of the most significant bit (MSB) between the first digital video data and the second digital video data input successively from each of the N output channels. To this end, each of the N comparators (COPs) has the most significant bit (MSB) of the first digital video data stored in the first latch and the most significant bit (MSB) of the second digital video data stored in the second latch. Can be compared. For example, as shown in FIG. 9, when one channel group is composed of six output channels, each of the six comparison units COP may include the first digital video data stored in the first latch of the output channel to which it is connected. The most significant bit (MSB) and the most significant bit (MSB) of the second digital video data stored in the second latch of the output channel to which it is connected can be compared with each other.

비교부들(COP)로부터의 비교 결과는 각 채널 그룹마다 할당된 챠지쉐어 제어부(121)에 입력된다. 챠지쉐어 제어부(121)는 비교부들(COP)로부터의 비교 결과에 기초하여 1 채널 그룹에서 데이터 변화가 있는 출력 채널의 개수가 2N/3 개 이상인 경우에만 1 채널 그룹의 출력을 제어하기 위한 챠지쉐어 제어신호(CS)를 활성화시키고, 데이터 변화가 있는 출력 채널의 개수가 2N/3 개 미만인 경우에는 챠지쉐어 제어신호(CS)를 비활성화시킨다. 챠지쉐어 제어부(121)는 소스 출력 인에이블 신호(SOE)가 제1 논리 레벨(예컨대, 하이 논리 레베, H)로 유지되는 수평 블랭크 기간 동안에만 챠지쉐어 제어신호(CS)를 선택적으로 활성화 레벨로 발생한다. 챠지쉐어 제어부(121)는 소스 출력 인에이블 신호(SOE)가 제1 논리 레벨(H)로 유지될 때 1 채널 그룹에서 데이터 변화가 있는 출력 채널의 개수가 2N/3 개 이상인 경우에 챠지쉐어 제어신호(CS)를 활성화 레벨로 발생한다. 반면, 챠지쉐어 제어부(121)는 소스 출력 인에이블 신호(SOE)가 제1 논리 레벨(H)로 유지될 때 1 채널 그룹에서 상기 데이터 변화가 있는 출력 채널의 개수가 2N/3 개 미만인 경우에 챠지쉐어 제어신호(CS)를 비활성화 레벨로 발생한다. 또한, 챠지쉐어 제어부(121)는 소스 출력 인에이블 신호(SOE)가 제2 논리 레벨(예컨대, 로우 논리 레베, L)로 유지되는 수평 기간 동안에는 챠지쉐어 제어신호(CS)를 비활성화 레벨로 발생한다.The comparison result from the comparison units COP is input to the charge share control unit 121 allocated to each channel group. The charge share control unit 121 charges a control for controlling the output of one channel group only when the number of output channels with data change in one channel group is 2N / 3 or more based on the comparison result from the comparison units COP The control signal CS is activated, and when the number of output channels with data change is less than 2N / 3, the charge share control signal CS is deactivated. The charge share control unit 121 selectively sets the charge share control signal CS to the activation level only during a horizontal blank period in which the source output enable signal SOE is maintained at the first logic level (eg, high logic level, H). Occurs. The charge share control unit 121 controls charge share when the number of output channels with data change in one channel group is 2N / 3 or more when the source output enable signal SOE is maintained at the first logic level H The signal CS is generated at the activation level. On the other hand, when the source output enable signal SOE is maintained at the first logic level H, the charge share control unit 121 is less than 2N / 3 when the number of output channels having the data change in one channel group is less than 2N / 3. The charge share control signal CS is generated at an inactive level. In addition, the charge share control unit 121 generates the charge share control signal CS as an inactive level during a horizontal period in which the source output enable signal SOE is maintained at the second logic level (eg, low logic level, L). .

예컨대, 도 9에서와 같이 6개의 출력 채널들로 1 채널 그룹이 구성되는 경우, 챠지쉐어 제어부(121)는 소스 출력 인에이블 신호(SOE)가 제1 논리 레벨(H)로 유지될 때 1 채널 그룹에서 데이터 변화가 있는 출력 채널의 개수가 4개 이상인 경우에만 챠지쉐어 제어신호(CS)를 활성화 레벨로 발생하고, 상기 1 채널 그룹에서 데이터 변화가 있는 출력 채널의 개수가 4개 미만인 경우에는 챠지쉐어 제어신호(CS)를 비활성화 레벨로 발생할 수 있다.For example, when one channel group is composed of six output channels, as shown in FIG. 9, the charge share control unit 121 is 1 channel when the source output enable signal SOE is maintained at the first logic level H A charge share control signal CS is generated as an activation level only when the number of output channels with data change in the group is 4 or more, and when the number of output channels with data change in the 1 channel group is less than 4, it is charged. The share control signal CS may be generated at an inactivation level.

챠지쉐어 제어신호(CS)는 각 채널 그룹마다 할당된 챠지쉐어부(120)에 입력된다. 챠지쉐어부(120)는 도 10과 같이 제1 스위치들(SW①) 및 제2 스위치들(SW②)과 제3 스위치들(SW③)을 포함할 수 있다. 제1 스위치들(SW①) 및 제2 스위치들(SW②)은 소스 출력 인에이블 신호(SOE)가 제1 논리 레벨(H)로 유지될 때 챠지쉐어 제어신호(CS)에 따라 스위칭됨으로써 챠지 쉐어 모드 또는 Hi-Z 모드를 선택적으로 구현한다. 1 채널 그룹에 속하는 N개의 출력 채널들은 정극성 데이터전압(+)이 출력되는 N/2 개의 정극성 출력 채널들과, 부극성 데이터전압(-)이 출력되는 N/2 개의 부극성 출력 채널들을 포함하며, 정극성 출력 채널들과 부극성 출력 채널들이 1개씩 교대로 배치될 때, N/2 개의 정극성 출력 채널들 사이마다 접속된 제1 스위치들(SW①)과 N/2 개의 부극성 출력 채널들 사이마다 접속된 제2 스위치들(SW②)은 활성화 레벨의 챠지쉐어 제어신호(CS)에 따라 동시에 온 된다. 그 결과, 소스 출력 인에이블 신호(SOE)가 제1 논리 레벨(H)로 유지되는 수평 블랭크 기간에서, 제1 스위치들(SW①)의 온 동작에 따라 N/2 개의 정극성 출력 채널들의 출력단들은 서로 쇼트되고, 제2 스위치들(SW②)의 온 동작에 따라 N/2 개의 부극성 출력 채널들의 출력단들은 서로 쇼트되어 챠지 쉐어 모드가 구현되게 된다.The charge share control signal CS is input to the charge share unit 120 allocated to each channel group. The charge share unit 120 may include first switches SW① and second switches SW② and third switches SW③ as shown in FIG. 10. The first switches SW① and the second switches SW② are switched according to the charge share control signal CS when the source output enable signal SOE is maintained at the first logic level H. Alternatively, the Hi-Z mode is selectively implemented. The N output channels belonging to the 1 channel group include N / 2 positive output channels outputting a positive data voltage (+) and N / 2 negative output channels outputting a negative data voltage (-). Included, when the positive and negative output channels are alternately arranged one by one, the first switches SW1 and N / 2 negative outputs connected between the N / 2 positive output channels are alternately arranged. The second switches SW② connected between the channels are simultaneously turned on according to the charge share control signal CS of the activation level. As a result, in the horizontal blank period in which the source output enable signal SOE is maintained at the first logic level H, the output stages of the N / 2 positive output channels according to the ON operation of the first switches SW① are Short circuits of each other, and output terminals of N / 2 negative output channels are shorted to each other according to the on operation of the second switches SW② to implement a charge share mode.

예컨대, 도 10에서와 같이 6개의 출력 채널들로 1 채널 그룹이 구성되는 경우, 소스 출력 인에이블 신호(SOE)가 제1 논리 레벨(H)로 유지되는 수평 블랭크 기간에서, 제1 스위치들(SW①)의 온 동작에 따라 3 개의 정극성 출력 채널들(CH1,CH3,CH5)의 출력단들(OUT1,OUT3,OUT5)은 서로 쇼트되고, 제2 스위치들(SW②)의 온 동작에 따라 3 개의 부극성 출력 채널들(CH2,CH4,CH6)의 출력단들(OUT2,OUT4,OUT6)은 서로 쇼트된다. For example, when one channel group is composed of six output channels as shown in FIG. 10, in the horizontal blank period in which the source output enable signal SOE is maintained at the first logic level H, the first switches ( According to the ON operation of SW①), the output terminals OUT1, OUT3, OUT5 of the three positive output channels CH1, CH3, and CH5 are shorted to each other, and the three outputs are switched according to the ON operation of the second switches SW②. The output terminals OUT2, OUT4, OUT6 of the negative polarity output channels CH2, CH4, CH6 are shorted to each other.

이렇게 본 발명의 챠지쉐어부(120)는 종래와 같이 서로 다른 극성의 출력 채널들을 서로 쇼트시켜 챠지 쉐어링 동작을 실시하지 않고, 동일 극성의 출력 채널들을 서로 쇼트시켜 챠지 쉐어링 동작을 실시하는 특징이 있다. 본 발명과 같이 동일 극성의 출력 채널들을 서로 쇼트시켜 챠지 쉐어링 동작을 실시하면, 동일 극성의 데이터전압들이 서로 평균화되기 때문에 챠지 쉐어링에 따른 데이터 트랜지션 폭이 더욱 줄어드는 잇점이 있다.In this way, the charge sharing unit 120 of the present invention has a feature of short-circuiting output channels of different polarities and performing charge-sharing operations by shorting output channels of the same polarity, and performing charge-sharing operations as before. . When the charge sharing operation is performed by shorting the output channels of the same polarity to each other as in the present invention, since data voltages of the same polarity are averaged with each other, there is an advantage that the data transition width according to the charging sharing is further reduced.

한편, 비활성화 레벨의 챠지쉐어 제어신호(CS)가 입력될 때, N/2 개의 정극성 출력 채널들 사이마다 접속된 제1 스위치들(SW①)과 N/2 개의 부극성 출력 채널들 사이마다 접속된 제2 스위치들(SW②)은 동시에 오프 된다. 그 결과, 소스 출력 인에이블 신호(SOE)가 제1 논리 레벨(H)로 유지되는 수평 블랭크 기간에서, 제1 및 제2 스위치들(SW①,SW②)의 오프 동작에 따라 N 개의 출력 채널들의 출력단들은 모두 플로팅되어 Hi-Z 모드가 구현되게 된다.On the other hand, when the charge share control signal CS of the deactivation level is input, it is connected between the first switches SW① connected between the N / 2 positive output channels and between the N / 2 negative output channels. The second switches SW② are turned off at the same time. As a result, in the horizontal blank period in which the source output enable signal SOE is maintained at the first logic level H, the output stages of the N output channels according to the off operation of the first and second switches SW① and SW② All of them are floated to implement the Hi-Z mode.

한편, 제3 스위치들(SW③)은 소스 출력 인에이블 신호(SOE)에 따라 스위칭됨으로써 1 채널 그룹의 모든 출력 채널들에서 데이터전압의 출력을 제어한다. 소스 출력 인에이블 신호(SOE)가 제1 논리 레벨(H)로 유지되는 수평 블랭크 기간에서 제3 스위치들(SW③)은 오프되어 1 채널 그룹의 모든 출력 채널들에서 데이터전압의 출력을 차단하고, 반대로 소스 출력 인에이블 신호(SOE)가 제2 논리 레벨(L)로 유지되는 수평 기간에서 제3 스위치들(SW③)은 온 되어 1 채널 그룹의 모든 출력 채널들에서 데이터전압의 출력을 허여한다.On the other hand, the third switches SW③ are switched according to the source output enable signal SOE to control the output of the data voltage in all output channels of one channel group. In the horizontal blank period in which the source output enable signal SOE is maintained at the first logic level H, the third switches SW③ are turned off to block the output of the data voltage in all output channels of the 1 channel group, Conversely, in the horizontal period in which the source output enable signal SOE is maintained at the second logic level L, the third switches SW③ are turned on to allow the output of the data voltage in all output channels of the 1 channel group.

도 11은 데이터 트랜지션 폭이 큰 데이터 패턴의 일 예를 보여준다. 도 11은 적색(R),녹색(G),청색(B) 중 어느 하나의 단색 스트라이프 패턴, 예컨대 녹색(G) 스트라이프 패턴을 보여준다. 도 12은 도 11과 같은 데이터 패턴이 입력될 때, Hi-Z 모드에서 출력 채널들 각각에 연속적으로 인가되는 데이터전압의 파형을 보여주고, 도 13은 도 11과 같은 데이터 패턴이 입력될 때, 챠지 쉐어 모드에서 출력 채널들 각각에 연속적으로 인가되는 데이터전압의 파형을 보여준다. 도 14는 Hi-Z 모드 및 챠지 쉐어 모드 각각에서 데이터 트랜지션의 합을 서로 비교하여 보여준다.11 shows an example of a data pattern having a large data transition width. 11 shows a single color stripe pattern of red (R), green (G), or blue (B), such as a green (G) stripe pattern. 12 shows a waveform of a data voltage continuously applied to each of the output channels in the Hi-Z mode when the data pattern as shown in FIG. 11 is input, and FIG. 13 shows when the data pattern as shown in FIG. 11 is input, It shows the waveform of the data voltage continuously applied to each of the output channels in the charge share mode. 14 shows a comparison of the sum of data transitions in each of the Hi-Z mode and the charge share mode.

도 11을 참조하면, 서로 이웃한 이웃한 액정셀들에는 반대 극성의 데이터전압이 인가되며, 녹색(G) 스트라이프 패턴을 구현하기 위해 녹색(G) 액정셀들에는 화이트 계조레벨(ON)의 데이터전압이 인가되고, 적색(R) 및 청색(B) 액정셀들에는 블랙 계조레벨(OFF)의 데이터전압이 인가되고 있다. 도 11에서, 출력단들(OUT1~OUT6) 각각에서 액정셀들을 지그 재그로 연결하는 선은 본 발명의 컬럼 인버젼 패널 랜더링 방식에 따라 각 출력 채널을 통해 인가되는 데이터전압의 공급 순서를 지시한다.Referring to FIG. 11, data voltages of opposite polarities are applied to neighboring liquid crystal cells adjacent to each other, and white gradation level (ON) data is applied to green (G) liquid crystal cells to implement a green (G) stripe pattern. A voltage is applied, and data voltages of a black gradation level (OFF) are applied to the red (R) and blue (B) liquid crystal cells. In FIG. 11, the line connecting the liquid crystal cells in each of the output terminals OUT1 to OUT6 in a zigzag direction indicates a supply order of data voltages applied through each output channel according to the column inversion panel rendering method of the present invention.

이러한 단색 스트라이프 패턴이 입력되는 경우에는 1 채널 그룹에 속하는 6개의 출력 채널들 중에서 데이터 변화(도 11의 예에서는 블랙에서 화이트로 변화되거나 또는, 화이트에서 블랙으로 변화되는 경우를 포함)가 있는 출력 채널의 개수는 제2,3,5,6 출력 채널(OUT2,OUT3,OUT5,OUT6)을 포함하여 4개이다. 따라서, 이 경우에는 도 14에서와 같이 Hi-Z 모드로 동작시키는 것에 비해 챠지 쉐어 모드로 동작시키는 것이 소비전력 절감 차원에서 더 유리하다. When such a monochromatic stripe pattern is input, an output channel having a data change (including a case of changing from black to white or changing from white to black in the example of FIG. 11) among six output channels belonging to one channel group. The number of is four including the second, 3, 5, and 6 output channels (OUT2, OUT3, OUT5, OUT6). Therefore, in this case, it is more advantageous in terms of power consumption reduction to operate in the charge share mode than in the Hi-Z mode as shown in FIG. 14.

구체적으로 설명하면, 도 14에는 Hi-Z 모드 및 챠지 쉐어 모드 각각에서, 소스 출력 인에이블 신호(SOE)가 하이 논리 레벨(H)로 유지되는 수평 블랭크 기간(lst stage, 또는 2nd stage) 동안 출력 채널들 각각의 데이터 트랜지션 폭을 보여주고 있다. 도 12 및 도 13의 실시예에서는 공통전압(VCOM)과 데이터전압간의 전압차가 클수록 화이트 계조 레벨이 구현되고, 공통전압(VCOM)과 데이터전압간의 전압차가 작을수록 블랙 계조 레벨이 구현되는 경우를 가정한다. 도 12 및 도 13에서는, 공통전압(VCOM)을 5V로 선택하고, 6V의 데이터전압을 (+) 블랙 계조레벨로, 9V의 데이터전압을 (+) 화이트 계조레벨로, 4V의 데이터전압을 (-) 블랙 계조레벨로, 1V의 데이터전압을 (-) 화이트 계조레벨로 선택한다.Specifically, FIG. 14 shows the output during the horizontal blank period (lst stage, or 2nd stage) in which the source output enable signal SOE is maintained at the high logic level H in the Hi-Z mode and the charge share mode, respectively. It shows the data transition width of each channel. 12 and 13, it is assumed that a white gradation level is implemented as the voltage difference between the common voltage VCOM and the data voltage is large, and a black gradation level is implemented as the voltage difference between the common voltage VCOM and the data voltage is small. do. 12 and 13, the common voltage (VCOM) is selected as 5V, the data voltage of 6V is set to (+) black gradation level, the data voltage of 9V is set to (+) white gradation level, and the data voltage of 4V is set to ( -) As the black gradation level, select the data voltage of 1V as the (-) white gradation level.

만약 도 11과 패턴이 입력될때 도 12와 같이 Hi-Z 모드로 동작시키는 경우 수평 블랭크 기간(SOE의 H 구간) 동안의 데이터 트랜지션 폭을 살펴보면, 도 14에서와 같이 제1 및 제4 채널(OUT1,OUT4)에서 각각 0 V이고, 제2-3,5-6 채널(OUT2-3,OUT5-6)에서 각각 3V이다. 따라서, 이 경우 1 채널그룹 내의 데이터 트랜지션 폭의 합은 12V이다.If the data transition width during the horizontal blank period (the H section of the SOE) when operating in the Hi-Z mode as shown in FIG. 12 when the pattern is input as shown in FIG. 11 and the pattern 12, the first and fourth channels (OUT1) , OUT4) is 0 V, respectively, and is 3V in 2-3, 5-6 channels (OUT2-3, OUT5-6). Therefore, in this case, the sum of the data transition widths in one channel group is 12V.

한편, 도 11과 패턴이 입력될때 도 13과 같이 챠지 쉐어 모드로 동작시키는 경우 수평 블랭크 기간(SOE의 H 구간)에서, 정극성 출력 채널들(OUT1,OUT3,OUT5)은 그들끼리 쇼트되어 평균전압인 7V를 나타내고, 부극성 출력 채널들(OUT2,OUT4,OUT6)은 그들끼리 쇼트되어 평균전압인 3V를 나타낸다. 이러한 수평 블랭크 기간(SOE의 H 구간) 동안의 데이터 트랜지션 폭을 살펴보면, 도 14에서와 같이 제1-2,4-5 채널(OUT1-2,OUT4-5)에서 각각 1V이고, 제3,6 채널(OUT3,OUT6)에서 각각 2V이다. 따라서, 이 경우 1 채널그룹 내의 데이터 트랜지션 폭의 합은 8V이다.On the other hand, in the case of operating in the charge share mode as shown in Fig. 13 when Fig. 11 and the pattern are input, in the horizontal blank period (the H section of the SOE), the positive output channels OUT1, OUT3, OUT5 are shorted to each other and average voltage Phosphorus 7V, and the negative output channels OUT2, OUT4, OUT6 are shorted to each other to represent the average voltage of 3V. Looking at the data transition width during this horizontal blank period (the H section of the SOE), as shown in FIG. 14, 1V in the 1-2,4-5 channels (OUT1-2, OUT4-5) are respectively 3,6 It is 2V each in the channels OUT3 and OUT6. Therefore, in this case, the sum of the data transition widths in one channel group is 8V.

이와 같이, 챠지 쉐어 모드하에서 챠지 쉐어링에 따른 1 채널그룹 내의 데이터 트랜지션 폭의 합은, Hi-Z 모드하에서 1 채널그룹 내의 데이터 트랜지션 폭의 합에 비해 대략 33% 절감되므로, 소비전력도 그에 비례하여 줄어든다. 따라서, 본 발명은 데이터 트랜지션 폭이 큰 상기와 같은 데이터 패턴이 입력되는 경우에는 수평 블랭크 기간내에서 1 채널그룹 내의 동일 극성의 출력 채널들끼리 챠지 쉐어링을 실시하는 것이다. 다만, 본 발명은 데이터 트랜지션 폭이 비교적 작은 경우(예컨대, 1 채널 그룹에 속하는 6개의 출력 채널들 중에서 데이터 변화가 있는 출력 채널의 개수는 4개 미만인 경우)에 해당되는 데이터 패턴이 입력되는 경우에는 수평 블랭크 기간 내에서 1 채널 그룹에 속하는 6개의 출력 채널들을 Hi-Z 모드에 따라 플로팅 시킨다.As described above, since the sum of the data transition width in one channel group according to charge sharing in the charge share mode is reduced by approximately 33% compared to the sum of the data transition width in one channel group in the Hi-Z mode, the power consumption is also proportional to the sum. Decreases. Therefore, in the present invention, when the above data pattern having a large data transition width is input, the output channels of the same polarity in one channel group within the horizontal blank period are charged and shared. However, in the present invention, when a data pattern corresponding to a case in which the data transition width is relatively small (for example, the number of output channels with data change is less than 4 among 6 output channels belonging to 1 channel group) is input, Within the horizontal blank period, six output channels belonging to one channel group are floated according to the Hi-Z mode.

도 15에는 데이터 트랜지션 폭이 큰 데이터 패턴의 다른 예들을 보여주고 있다. 15 shows other examples of data patterns having a large data transition width.

도 15의 (A)는 옐로우 패턴으로서, 마젠타 패턴(Magenta pattern), 시안 패턴(Cyan pattern)도 마찬가지로 데이터 트랜지션 폭이 큰 데이터 패턴에 해당된다. 도 15의 (B)와 (C)는 데이터 트랜지션 폭이 스페셜 패턴들이다. 이러한 데이터 패턴들이 입력되는 경우, 본 발명은 전술했듯이 수평 블랭크 기간내에서 1 채널그룹 내의 동일 극성의 출력 채널들끼리 챠지 쉐어링을 실시함으로써, 소비전력 절감 효과를 획기적으로 높인다.
15A is a yellow pattern, and a magenta pattern and a cyan pattern correspond to data patterns having a large data transition width. 15B and 15C, data transition widths are special patterns. When these data patterns are input, the present invention dramatically improves the power saving effect by performing charge sharing between output channels of the same polarity in one channel group within a horizontal blank period as described above.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.Through the above description, those skilled in the art will appreciate that various changes and modifications are possible without departing from the technical idea of the present invention. Therefore, the technical scope of the present invention is not limited to the contents described in the detailed description of the specification, but should be determined by the scope of the claims.

10 : 액정표시패널 11 : 타이밍 콘트롤러
12 : 데이터 구동회로 13 : 게이트 구동회로
15 : 데이터라인 16 : 게이트라인
COP :비교부 121 : 챠지쉐어 제어부
122 : 챠지쉐어부10: LCD panel 11: Timing controller
12: data driving circuit 13: gate driving circuit
15: data line 16: gate line
COP: Comparison section 121: Charge share control section
122: charge share

Claims (7)

컬럼 인버젼 패널 랜더링 방식에 따라 동작하는 액정표시장치에 있어서,
다수의 출력 채널들이 N(N은 6의 배수)개씩 그룹화될 때, 1 채널 그룹에 속하는 N개의 출력 채널들 각각에서 연속적으로 입력되는 제1 디지털 비디오 데이터와 제2 디지털 비디오 데이터 간의 최상위 비트의 데이터 변화를 비교하는 다수의 비교부들;
상기 비교부들로부터의 비교 결과에 기초하여 상기 1 채널 그룹에서 상기 데이터 변화가 있는 출력 채널의 개수가 2N/3 개 이상인 경우에만 상기 1 채널 그룹의 출력을 제어하기 위한 챠지쉐어 제어신호를 활성화시키고, 상기 데이터 변화가 있는 출력 채널의 개수가 2N/3 개 미만인 경우에는 상기 챠지쉐어 제어신호를 비활성화시키는 챠지쉐어 제어부; 및
상기 챠지쉐어 제어신호에 따라 스위칭되는 다수의 챠지쉐어 스위치들을 포함하여 상기 챠지쉐어 제어신호의 활성화 여부에 따라 선택적으로 챠지 쉐어링 동작을 구현하는 챠지쉐어부를 구비하고,
상기 N개의 출력 채널들은 정극성 데이터전압이 출력되는 N/2 개의 정극성 출력 채널들과, 부극성 데이터전압이 출력되는 N/2 개의 부극성 출력 채널들을 포함하며, 상기 정극성 출력 채널들과 상기 부극성 출력 채널들은 1개씩 교대로 배치되고;
상기 챠지쉐어부는,
상기 N/2 개의 정극성 출력 채널들 사이에 접속되어, 상기 활성화되는 챠지쉐어 제어신호에 따라 온 되고 상기 비활성화되는 챠지제어 제어신호에 따라 오프되는 제1 스위치들; 및
상기 N/2 개의 부극성 출력 채널들 사이에 접속되어, 상기 활성화되는 챠지쉐어 제어신호에 따라 온 되고 상기 비활성화되는 챠지제어 제어신호에 따라 오프되는 제2 스위치들을 포함하는 것을 특징으로 하는 액정표시장치.In the liquid crystal display device that operates according to the column inversion panel rendering method,
When a plurality of output channels are grouped by N (N is a multiple of 6), the most significant bit data between the first digital video data and the second digital video data input successively from each of the N output channels belonging to the 1 channel group A plurality of comparators comparing changes;
A charge share control signal for controlling the output of the one channel group is activated only when the number of output channels having the data change in the one channel group is 2N / 3 or more based on the comparison result from the comparison units, A charge share control unit for deactivating the charge share control signal when the number of output channels having the data change is less than 2N / 3; And
And a charge share unit for selectively implementing a charge sharing operation according to whether the charge share control signal is activated, including a plurality of charge share switches that are switched according to the charge share control signal,
The N output channels include N / 2 positive output channels through which a positive data voltage is output, and N / 2 negative output channels through which a negative data voltage is output. The negative output channels are alternately arranged one by one;
The charge share unit,
First switches connected between the N / 2 positive output channels and turned on according to the activated charge share control signal and turned off according to the deactivated charge control control signal; And
And second switches connected between the N / 2 negative output channels and turned on according to the activated charge share control signal and turned off according to the deactivated charge control control signal. . 제 1 항에 있어서,
상기 1 채널 그룹에 속하는 N개의 출력 채널들 각각에는,
상기 제1 디지털 비디오 데이터를 저정하는 제1 래치;
상기 제1 래치를 통해 입력되는 상기 제2 디지털 비디오 데이터를 저장하는 제2 래치;
상기 제2 래치로부터의 상기 제2 디지털 비디오 데이터를 데이터전압으로 변환하는 DAC가 더 연결되고;
상기 비교부들 각각은, 상기 제1 래치에 저장된 상기 제1 디지털 비디오 데이터의 최상위 비트와 상기 제2 래치에 저장된 상기 제2 디지털 비디오 데이터의 최상위 비트를 서로 비교하는 것을 특징으로 하는 액정표시장치.According to claim 1,
Each of the N output channels belonging to the 1 channel group,
A first latch for storing the first digital video data;
A second latch storing the second digital video data input through the first latch;
A DAC for converting the second digital video data from the second latch into a data voltage is further connected;
Each of the comparison units compares the most significant bit of the first digital video data stored in the first latch with the most significant bit of the second digital video data stored in the second latch. 삭제delete 삭제delete 삭제delete 제 1 항에 있어서,
소스 출력 인에이블 신호가 제1 논리 레벨로 유지되는 수평 블랭크 기간에서, 상기 제1 스위치들의 온 동작에 따라 상기 N/2 개의 정극성 출력 채널들의 출력단들은 서로 쇼트되고, 상기 제2 스위치들의 온 동작에 따라 상기 N/2 개의 부극성 출력 채널들의 출력단들은 서로 쇼트되며;
상기 수평 블랭크 기간에서, 상기 제1 및 제2 스위치들의 오프 동작에 따라 상기 N개의 출력 채널들의 출력단들은 모두 플로팅되는 것을 특징으로 하는 액정표시장치.According to claim 1,
In a horizontal blank period in which the source output enable signal is maintained at the first logic level, the output terminals of the N / 2 positive output channels are shorted to each other according to the on operation of the first switches, and the on operation of the second switches According to the output terminals of the N / 2 negative output channels are shorted to each other;
In the horizontal blank period, the output terminals of the N output channels are all floating according to the off operation of the first and second switches. 제 1 항에 있어서,
소스 출력 인에이블 신호가 제1 논리 레벨로 유지되는 수평 블랭크 기간에, 상기 제1 스위치들과 제2 스위치들이 온 되어, 같은 극성의 출력 채널들의 출력단들끼리 쇼트 되고, 같은 극성의 데이터 전압들이 서로 평균화되고, 상기 출력단들의 데이터 트랜지션 폭이 줄어드는 것을 특징으로 하는 액정표시장치.According to claim 1,
In a horizontal blank period in which the source output enable signal is maintained at the first logic level, the first switches and the second switches are turned on, so that the output terminals of the output channels of the same polarity are shorted, and the data voltages of the same polarity are It is averaged, and the data transition width of the output stage is reduced, characterized in that the liquid crystal display device.
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