KR102089702B1 - Multilayer ceramic electronic component - Google Patents
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Abstract
본 발명은 적층 세라믹 전자 부품에 관한 것으로서, 유전체층을 포함하는 세라믹 본체; 및 상기 세라믹 본체의 내부에 형성된 내부 전극;을 포함하고, 상기 세라믹 본체의 폭 방향 및 두께 방향이 형성하는 단면에 있어서, 상기 내부 전극의 두께를 Te라 하면, 0.1㎛≤Te≤1.0㎛을 만족하고, 상기 내부 전극을 상기 세라믹 본체의 폭 방향으로 중앙부 영역 및 양 단부 영역의 3개 영역으로 나눌 경우, 내부 전극의 전체 길이에 대한 실제 내부 전극이 형성된 부분의 길이의 비를 내부 전극의 연결성이라 정의하면, 상기 양 단부 영역의 내부 전극의 연결성(S)은 75%≤S≤98%를 만족하며, 상기 중앙부 영역의 내부 전극의 연결성 대비 상기 양 단부 영역의 내부 전극의 연결성의 비가 0.90 내지 0.98인 적층 세라믹 전자 부품을 특징으로 한다.The present invention relates to a multilayer ceramic electronic component, comprising: a ceramic body including a dielectric layer; And an internal electrode formed inside the ceramic body. In a cross section formed by the width direction and the thickness direction of the ceramic body, when the thickness of the internal electrode is Te, 0.1 μm ≤ Te ≤ 1.0 μm is satisfied. And, when the inner electrode is divided into three regions of the center region and both end regions in the width direction of the ceramic body, the ratio of the length of the actual inner electrode portion to the total length of the inner electrode is called the connectivity of the inner electrode. If defined, the connectivity (S) of the inner electrodes in both end regions satisfies 75% ≤ S ≤ 98%, and the ratio of the connectivity of the inner electrodes in both end regions to the connectivity of the inner electrodes in the central region is 0.90 to 0.98. It features a phosphorous multilayer ceramic electronic component.
Description
본 발명은 적층 세라믹 전자부품에 관한 것으로, 보다 구체적으로는 고용량 적층 세라믹 전자부품에 관한 것이다.The present invention relates to a multilayer ceramic electronic component, and more particularly, to a high-capacity multilayer ceramic electronic component.
일반적으로 커패시터, 인덕터, 압전 소자, 바리스터 또는 서미스터 등의 세라믹 재료를 사용하는 전자부품은 세라믹 재료로 이루어진 세라믹 본체, 세라믹 본체 내부에 형성된 내부전극층 및 상기 내부전극층과 접속되도록 세라믹 본체 표면에 설치된 외부전극을 구비한다.In general, electronic components using ceramic materials such as capacitors, inductors, piezoelectric elements, varistors, or thermistors include ceramic bodies made of ceramic materials, internal electrode layers formed inside the ceramic bodies, and external electrodes installed on the surface of the ceramic body to be connected to the internal electrode layers. It is provided.
세라믹 전자부품 중 적층 세라믹 커패시터는 적층된 복수의 유전체층, 일 유전체층을 사이에 두고 대향 배치되는 내부전극층, 상기 내부전극층에 전기적으로 접속된 외부전극을 포함한다.Among ceramic electronic components, a multilayer ceramic capacitor includes a plurality of stacked dielectric layers, an internal electrode layer disposed opposite one dielectric layer, and an external electrode electrically connected to the internal electrode layer.
적층 세라믹 커패시터는 소형이면서 고용량이 보장되고, 실장이 용이하다는 장점으로 인하여 컴퓨터, PDA, 휴대폰 등의 이동 통신장치의 부품으로서 널리 사용되고 있다.The multilayer ceramic capacitor is widely used as a component of a mobile communication device such as a computer, a PDA, and a mobile phone due to its small size, high volume, and easy mounting.
최근 전기, 전자기기 산업의 고성능화 및 경박단소화에 따라 전자부품에 있어서도 소형, 고성능 및 저가격화가 요구되고 있다. 특히 CPU의 고속화, 기기의 소형 경량화, 디지털화 및 고형화, 박층화, 고용량화, 고주파영역에서의 저임피던스화 등의 특성을 구현하기 위한 연구 개발이 활발히 진행되고 있다.2. Description of the Related Art In recent years, miniaturization, high performance, and low cost have been demanded for electronic components in accordance with high performance and light and small size reduction in the electrical and electronic equipment industries. In particular, research and development are actively underway to realize characteristics such as high-speed CPU, small-sized and light-weighted devices, digitization and solidification, thinning, high-capacity, and low impedance in the high-frequency region.
특히, 내부전극이 박층화되면서 내부전극의 연결성에 문제가 있어 적층 세라믹 전자부품의 신뢰성 저하의 한 요인이 되고 있다.In particular, as the internal electrodes are thinned, there is a problem in the connectivity of the internal electrodes, which is a factor in the reliability of the multilayer ceramic electronic component.
또한, 내부전극이 박층화되면서 내부전극의 연결성에 문제가 있어 적층 세라믹 전자부품의 고용량 구현에 문제가 있다.In addition, as the internal electrode is thinned, there is a problem in the connectivity of the internal electrode, and thus there is a problem in realizing high capacity of the multilayer ceramic electronic component.
본 발명은 적층 세라믹 전자부품에 관한 것으로, 보다 구체적으로는 고용량 적층 세라믹 전자부품에 관한 것이다.The present invention relates to a multilayer ceramic electronic component, and more particularly, to a high-capacity multilayer ceramic electronic component.
본 발명의 일 실시 형태는 유전체층을 포함하는 세라믹 본체; 및 상기 세라믹 본체의 내부에 형성된 내부 전극;을 포함하고, 상기 세라믹 본체의 폭 방향 및 두께 방향이 형성하는 단면에 있어서, 상기 내부 전극의 두께를 Te라 하면, 0.1㎛≤Te≤1.0㎛을 만족하고, 상기 내부 전극을 상기 세라믹 본체의 폭 방향으로 중앙부 영역 및 양 단부 영역의 3개 영역으로 나눌 경우, 내부 전극의 전체 길이에 대한 실제 내부 전극이 형성된 부분의 길이의 비를 내부 전극의 연결성이라 정의하면, 상기 양 단부 영역의 내부 전극의 연결성(S)은 75%≤S≤98%를 만족하며, 상기 중앙부 영역의 내부 전극의 연결성 대비 상기 양 단부 영역의 내부 전극의 연결성의 비가 0.90 내지 0.98인 적층 세라믹 전자 부품을 제공한다.One embodiment of the present invention includes a ceramic body including a dielectric layer; And an internal electrode formed inside the ceramic body. In a cross section formed by the width direction and the thickness direction of the ceramic body, when the thickness of the internal electrode is Te, 0.1 μm ≤ Te ≤ 1.0 μm is satisfied. And, when the inner electrode is divided into three regions of the center region and both end regions in the width direction of the ceramic body, the ratio of the length of the actual inner electrode portion to the total length of the inner electrode is called the connectivity of the inner electrode. If defined, the connectivity (S) of the inner electrodes in both end regions satisfies 75% ≤ S ≤ 98%, and the ratio of the connectivity of the inner electrodes in both end regions to the connectivity of the inner electrodes in the central region is 0.90 to 0.98. Provides a phosphorous multilayer ceramic electronic component.
본 발명의 일 실시형태에 있어서, 상기 양 단부 영역은 상기 내부 전극의 양 끝단에서 상기 내부 전극의 전체 폭 대비 20% 이하의 영역일 수 있다.In one embodiment of the present invention, the both end regions may be 20% or less of the total width of the inner electrode at both ends of the inner electrode.
본 발명의 일 실시형태에 있어서, 상기 유전체층의 두께를 Td라 하면, Td ≤ 2.0㎛을 만족할 수 있다.In one embodiment of the present invention, if the thickness of the dielectric layer is Td, Td ≤ 2.0 μm may be satisfied.
본 발명의 일 실시형태에 있어서, 상기 내부 전극은 도전성 금속 분말 및 세라믹 분말을 포함하는 도전성 페이스트에 의해 형성될 수 있다.In one embodiment of the present invention, the internal electrode may be formed of a conductive paste containing conductive metal powder and ceramic powder.
본 발명의 일 실시형태에 있어서, 상기 도전성 금속 분말의 평균 입경을 Dn 및 상기 세라믹 분말의 평균 입경을 Ds라 하면, 1/80≤Ds/Dn≤1/2을 만족할 수 있다. In one embodiment of the present invention, if the average particle diameter of the conductive metal powder is Dn and the average particle diameter of the ceramic powder is Ds, 1/80 ≤ Ds / Dn ≤ 1/2 can be satisfied.
본 발명의 일 실시형태에 있어서, 상기 도전성 금속 분말 함량 대비 세라믹 분말의 함량비는 1.0% 내지 25%를 만족할 수 있다.In one embodiment of the present invention, the content ratio of the ceramic powder to the content of the conductive metal powder may satisfy 1.0% to 25%.
본 발명의 다른 실시 형태는 도전성 금속 분말 및 세라믹 분말을 포함하고, 상기 도전성 금속 분말의 평균 입경을 Dn 및 상기 세라믹 분말의 평균 입경을 Ds라 하면, 1/80≤Ds/Dn≤1/2을 만족하는 도전성 페이스트를 마련하는 단계; 상기 도전성 페이스트를 이용하여 세라믹 그린 시트 상에 내부 전극을 형성하는 단계; 상기 내부 전극이 형성된 세라믹 그린 시트를 적층하는 단계; 및 상기 세라믹 그린 시트가 적층된 적층체를 소결하여 유전체층과 내부 전극을 포함하는 세라믹 본체를 형성하는 단계;를 포함하고, 상기 내부 전극을 상기 세라믹 본체의 폭 방향으로 중앙부 영역 및 양 단부 영역의 3개 영역으로 나눌 경우, 내부 전극의 전체 길이에 대한 실제 내부 전극이 형성된 부분의 길이의 비를 내부 전극의 연결성이라 정의하면, 상기 양 단부 영역의 내부 전극의 연결성(S)은 75%≤S≤98%를 만족하며, 상기 중앙부 영역의 내부 전극의 연결성 대비 상기 양 단부 영역의 내부 전극의 연결성의 비가 0.90 내지 0.98인 적층 세라믹 전자 부품의 제조 방법일 수 있다.Another embodiment of the present invention includes a conductive metal powder and a ceramic powder, if the average particle diameter of the conductive metal powder is Dn and the average particle diameter of the ceramic powder is Ds, 1 / 80≤Ds / Dn≤1 / 2 Providing a satisfactory conductive paste; Forming an internal electrode on a ceramic green sheet using the conductive paste; Laminating a ceramic green sheet on which the internal electrode is formed; And forming a ceramic body including a dielectric layer and an internal electrode by sintering the laminate on which the ceramic green sheet is stacked, wherein the internal electrode is 3 in the center region and both end regions in the width direction of the ceramic body. When divided into two regions, if the ratio of the length of the portion of the inner electrode to the total length of the inner electrode is defined as the connectivity of the inner electrodes, the connectivity (S) of the inner electrodes in both end regions is 75% ≤ S ≤ It may satisfy 98% and may be a method of manufacturing a multilayer ceramic electronic component in which a ratio of the connectivity of the internal electrodes in the central region to the connectivity of the internal electrodes in both end regions is 0.90 to 0.98.
본 발명의 다른 실시형태에 있어서, 상기 도전성 금속 분말 함량 대비 세라믹 분말의 함량비는 1.0% 내지 25%를 만족할 수 있다.In another embodiment of the present invention, the content ratio of the ceramic powder to the content of the conductive metal powder may satisfy 1.0% to 25%.
본 발명의 다른 실시형태에 있어서, 상기 양 단부 영역은 상기 내부 전극의 양 끝단에서 상기 내부 전극의 전체 폭 대비 20% 이하의 영역일 수 있다.In another embodiment of the present invention, the both end regions may be 20% or less of the total width of the inner electrode at both ends of the inner electrode.
본 발명의 다른 실시형태에 있어서, 상기 유전체층의 두께를 Td라 하면, Td ≤ 2.0㎛을 만족할 수 있다.In another embodiment of the present invention, if the thickness of the dielectric layer is Td, Td ≤ 2.0 μm may be satisfied.
본 발명에 의하면, 내부 전극 페이스트에 사용되는 티탄산바륨 공재의 사이즈와 니켈 분말 사이즈의 비율 및 첨가량, 소결시 승온 속도를 조절하여 내부 전극의 폭 방향 양 단부 영역의 전극 연결성을 개선함으로써 설계 용량을 구현할 수 있어 신뢰성이 우수한 고용량 적층 세라믹 전자부품을 구현할 수 있다.According to the present invention, the design capacity can be realized by improving the electrode connectivity of both end regions in the width direction of the inner electrode by adjusting the ratio and addition amount of the size of the barium titanate material used in the inner electrode paste and the nickel powder size, and the heating rate during sintering. It is possible to realize a high-capacity multilayer ceramic electronic component with excellent reliability.
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 전자 부품에 대한 사시도이다.
도 2는 전극 연결성을 설명하기 위한 도 1의 I-I'에 따른 단면도이다.
도 3은 내부 전극의 각 영역의 전극 연결성을 설명하기 위한 도 1의 I-I'에 따른 단면도이다.1 is a perspective view of a multilayer ceramic electronic component according to an embodiment of the present invention.
2 is a cross-sectional view taken along line I-I 'of FIG. 1 for explaining electrode connectivity.
3 is a cross-sectional view taken along line I-I 'of FIG. 1 for describing electrode connectivity of each region of the internal electrode.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다. Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings.
본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다. Embodiments of the present invention may be modified in various other forms, and the scope of the present invention is not limited to the embodiments described below.
또한, 본 발명의 실시 형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. In addition, embodiments of the present invention are provided to more fully describe the present invention to those skilled in the art.
따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.Accordingly, the shape and size of elements in the drawings may be exaggerated for a clearer description, and elements indicated by the same reference numerals in the drawings are the same elements.
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 전자 부품에 대한 사시도이다.1 is a perspective view of a multilayer ceramic electronic component according to an embodiment of the present invention.
도 2는 전극 연결성을 설명하기 위한 도 1의 I-I'에 따른 단면도이다.2 is a cross-sectional view taken along line I-I 'of FIG. 1 for explaining electrode connectivity.
도 3은 내부 전극의 각 영역의 전극 연결성을 설명하기 위한 도 1의 I-I'에 따른 단면도이다.3 is a cross-sectional view taken along line I-I 'of FIG. 1 for explaining electrode connectivity of each region of the internal electrode.
도 1 내지 도 3을 참조하면, 본 발명의 일 실시 형태인 적층 세라믹 전자 부품은 세라믹 본체(10), 세라믹 본체의 내부에 형성된 내부 전극(21, 22), 세라믹 본체(10)의 외부에 형성된 외부 전극(31, 32)을 포함할 수 있다. 1 to 3, the multilayer ceramic electronic component of one embodiment of the present invention includes a
본 발명의 일 실시형태에 따른 적층 세라믹 커패시터에 있어서, '길이 방향'은 도 1의 'L' 방향, '폭 방향'은 'W' 방향, '두께 방향'은 'T' 방향으로 정의하기로 한다. 여기서 '두께 방향'은 유전체층을 쌓아 올리는 방향 즉 '적층 방향'과 동일한 개념으로 사용할 수 있다.In the multilayer ceramic capacitor according to an embodiment of the present invention, the 'longitudinal direction' is defined as the 'L' direction of FIG. 1, the 'width direction' is the 'W' direction, and the 'thickness direction' is the 'T' direction. do. Here, the 'thickness direction' may be used in the same concept as the 'stacking direction' in which the dielectric layer is stacked.
본 발명의 일 실시형태에서, 세라믹 본체(10)는 형상에 있어 특별히 제한은 없지만, 도시된 바와 같이 육면체 형상일 수 있다.In one embodiment of the present invention, the
본 발명의 일 실시형태에서, 세라믹 본체(10)는 서로 마주보는 제1, 제2 주면, 서로 마주보는 제1 측면, 제2 측면 및 서로 마주보는 제1, 제2 단면을 가질 수 있으며, 상기 제1 및 제2 주면은 상기 세라믹 본체(10)의 상면 및 하면으로 표현될 수도 있다.In one embodiment of the present invention, the
세라믹 본체(10)는 유전체층(11)을 포함하며, 상기 유전체층(11)은 유전율이 높은 유전 재료를 포함할 수 있다. The
유전 재료는 전기 이중극자(electric dipole)를 포함하고 있기 때문에 더 많은 양의 전하 축적을 유도할 수 있다.Since the dielectric material contains an electric dipole, it can induce a larger amount of charge accumulation.
본 발명의 일 실시형태에 따르면, 상기 유전체층(11)을 형성하는 원료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않으며, 예를 들어, 티탄산바륨(BaTiO3) 분말일 수 있다.According to one embodiment of the present invention, the raw material for forming the
상기 유전체층(11)을 형성하는 재료는 티탄산바륨(BaTiO3) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제 등이 첨가될 수 있다.As the material for forming the
상기 유전체층(11) 형성에 사용되는 세라믹 분말의 평균 입경은 특별히 제한되지 않으며, 본 발명의 목적 달성을 위해 조절될 수 있으나, 예를 들어, 400 nm 이하로 조절될 수 있다.The average particle diameter of the ceramic powder used to form the
상기 내부 전극(21, 22)은 서로 다른 극성을 갖는 한 쌍의 전극으로서, 유전체층(11) 상에 소정의 두께로 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 형성될 수 있다.The
또한, 상기 내부 전극(21, 22)은 유전체층(11)의 적층 방향을 따라 양 단면을 통해 번갈아 노출되도록 형성될 수 있으며, 중간에 배치된 유전체층(11)에 의해 서로 전기적으로 절연될 수 있다.In addition, the
즉, 상기 내부 전극(21, 22)은 제1 및 제2 내부 전극(21, 22)을 가질 수 있으며, 세라믹 본체(10)의 양 단면을 통해 번갈아 노출되는 부분을 통해 외부 전극(31, 32)과 각각 전기적으로 연결될 수 있다.That is, the
따라서, 상기 외부 전극(31, 32)에 전압을 인가하면 서로 대향하는 제1 및 제2 내부 전극(21, 22) 사이에 전하가 축적되고, 이때 적층 세라믹 커패시터의 정전 용량은 제1 및 제2 내부 전극(21, 22)의 서로 중첩되는 영역의 면적과 비례하게 된다.Therefore, when voltage is applied to the
또한, 상기 내부 전극(21, 22)을 형성하는 도전성 페이스트에 포함되는 도전성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.Further, the conductive metal included in the conductive paste forming the
또한, 상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.In addition, the printing method of the conductive paste may use a screen printing method or a gravure printing method, and the present invention is not limited thereto.
본 발명의 일 실시형태에 따르면, 상기 내부 전극(21, 22)의 두께를 Te라 하면, 0.1㎛≤Te≤1.0㎛을 만족할 수 있다.According to one embodiment of the present invention, when the thickness of the
상기 내부 전극(21, 22)의 두께(Te)는 평균값일 수 있다. 세라믹 본체(10)의 폭 방향 및 두께 방향이 이루는 단면(W-T 단면)을 주사전자현미경을 이용하여 관찰하고 등간격으로 10개 지점에서 측정하여 그 평균값을 내부 전극(21, 22)의 두께(Te)로 할 수 있다. The thickness Te of the
상기 내부 전극(21, 22)의 두께는 실제 내부 전극(21, 22)의 길이에 대한 내부 전극(21, 22) 면적의 비(내부 전극 면적/실제 내부 전극의 길이)로 계산될 수 있다.The thickness of the
도 2를 참조하면, 상기 내부 전극(21, 22) 면적은 전극 영역을 포함하는 면적을 의미하고, 상기 실제 내부 전극(21, 22)의 길이는 각 내부 전극 사이에 형성된 갭(G, gap)을 제외한 길이일 수 있다.Referring to FIG. 2, the area of the
내부 전극(21, 22)의 면적 및 실제 내부 전극(21, 22)의 길이는 한 개의 내부 전극 층에서 측정되고, 적층수 만큼 곱하여 적층 세라믹 커패시터 전체로 일반화될 수 있다.The area of the
*본 발명의 일 실시형태에 따르면, 상기 내부 전극(21, 22)의 두께(Te)가 0.1㎛≤Te≤1.0㎛을 만족하도록 조절함으로써, 내부전극이 박층화되더라도 신뢰성이 우수한 고용량 적층 세라믹 전자부품을 구현할 수 있다.* According to one embodiment of the present invention, by adjusting the thickness (Te) of the inner electrode (21, 22) to satisfy 0.1㎛≤Te≤1.0㎛, high-capacity multilayer ceramic electronics with excellent reliability even if the internal electrode is thinned Parts can be implemented.
상기 내부 전극(21, 22)의 두께(Te)가 0.1㎛ 미만의 경우에는 고용량 적층 세라믹 커패시터를 구현할 수 없으며, 상기 내부 전극(21, 22)의 두께(Te)가 1.0㎛를 초과하는 경우에는 내부전극이 박막인 적층 세라믹 커패시터를 구현할 수 없다.When the thickness Te of the
상기 내부 전극(21, 22)의 두께(Te)가 0.1㎛≤Te≤1.0㎛을 만족하면서도 신뢰성이 우수한 고용량 적층 세라믹 전자부품을 구현할 수 있는 구체적인 방법은 후술하도록 한다. A detailed method for implementing a high-capacity multilayer ceramic electronic component having a high reliability while satisfying a thickness Te of 0.1 μm ≤ Te ≤ 1.0 μm of the
본 발명의 일 실시형태에 따르면, 상기 세라믹 본체(10)의 양측 단부에는 외부전극(31, 32)이 형성될 수 있다.According to an embodiment of the present invention,
상기 외부 전극(31, 32)은 세라믹 본체(10)의 길이 방향(“L 방향”)의 단면(end surface)에형성될 수 있다. The
상기 외부 전극(31, 32)은 세라믹 본체(10)의 상하면 및 측면의 일부로 연장되어 형성될 수 있다. The
상기 외부 전극(31, 32)은 제1 및 제2 외부 전극(31, 32)을 가질 수 있으며, 제1 및 제2 외부 전극(31, 32)에는 서로 반대 극성의 전기가 인가될 수 있다. The
상기 외부 전극(31, 32)은 도전성 금속 및 글래스를 포함할 수 있다. 도전성 금속은 금, 은 팔라듐, 구리, 니켈 및 이들의 합금으로 이루어진 그룹으로부터 선택된 하나 이상을 포함을 포함할 수 있다.The
본 발명의 일 실시형태에 따르면, 상기 내부 전극(21, 22)을 상기 세라믹 본체(10)의 폭 방향으로 중앙부 영역(C) 및 양 단부 영역(T)의 3개 영역으로 나눌 경우, 내부 전극의 전체 길이에 대한 실제 내부 전극이 형성된 부분의 길이의 비를 내부 전극의 연결성이라 정의하면, 상기 양 단부 영역(T)의 내부 전극의 연결성(S)은 75%≤S≤98%를 만족할 수 있다.According to one embodiment of the present invention, when dividing the
도 2를 참조하여 내부 전극(21, 22)의 연결성을 정의하면 다음과 같다.The connectivity of the
적층 세라믹 커패시터의 내부에 형성되는 내부 전극(21, 22)은 일반적으로 중간에 끊긴 영역이 없이 완전하게 연결되어있지 않다. The
내부 전극(21, 22)을 형성하는 공정은 세라믹 그린시트의 일면에 니켈(Ni) 등의 도전성 금속 분말이 포함된 도전성 페이스트를 이용하여 인쇄하는 방법으로 이루어지기 때문에 내부에 다소 빈공간이 남게 된다.Since the process of forming the
따라서, 적층 세라믹 커패시터를 일정 방향으로 자른 단면에서 보았을 때 내부 전극(21, 22)은 완전하게 이어져 있지 않고 중간 중간에 갭(G)이 존재하게 된다.Therefore, when the multilayer ceramic capacitor is viewed in a cross-section cut in a certain direction, the
도 2를 참조하면, 갭(G)을 포함한 내부 전극(21, 22)의 길이를 A라고 하고, 갭(G)을 제외한 내부전극 부분들의 길이의 합을 B라고 한다면, 내부 전극의 연결성(S)은 B/A로 정의할 수 있다.Referring to FIG. 2, if the length of the
내부 전극(21, 22) 전체 길이 및 갭(G)을 제외한 내부전극 부분들의 길이의 합인 실제 내부 전극(21, 22)이 형성된 부분의 길이는 적층 세라믹 커패시터를 절단한 단면을 스캔한 광학 이미지를 이용하여 측정될 수 있다.The length of the portion where the actual
보다 구체적으로, 세라믹 본체의 길이 방향의 중앙부에서 절단한 폭 방향의 단면을 스캔한 이미지에서 내부 전극의 전체 길이에 대한 실제 내부 전극이 형성된 부분의 길이의 비를 측정할 수 있다.More specifically, it is possible to measure a ratio of a length of a portion in which an actual inner electrode is formed with respect to the total length of the inner electrode in an image in which a cross section in the width direction cut from the central portion in the longitudinal direction of the ceramic body is scanned.
도 2에 도시된 바와 같이, 광학 이미지의 일부를 취하여 내부 전극(21, 22) 전체 길이 및 내부 전극(21, 22)의 실제 길이를 측정할 수 있다. As illustrated in FIG. 2, a portion of the optical image may be taken to measure the total length of the
보다 구체적으로, 내부 전극(21, 22)의 일부 지점에서 갭(G)을 포함한 내부 전극(21, 22)의 길이를 A, 실제 내부 전극(21, 22)이 형성된 부분의 길이를 b1, b2, b3, b4로 규정하면, 상기 내부 전극(21, 22)의 연결성은 (b1 + b2 + b3 + b4) /A로 표현될 수 있다. 도 2에서는 실제 내부 전극(30)이 형성된 부분을 b1, b2, b3 및 b4로 표현하였으나, 실제 전극이 형성된 부분의 수는 특별히 제한되지 않는다.More specifically, the length of the
실제 내부 전극(21, 22)의 길이는 내부 전극(21, 22)의 전체 길이(A)에서 갭(G)의 길이를 뺀 값으로 측정될 수 있다.The length of the actual
내부 전극의 연결성에 따른 정전용량의 변화 및 열충격으로 인한 크랙의 발생 가능성의 관계는 다음과 같다.The relationship between the change in capacitance according to the connectivity of the internal electrodes and the possibility of cracking due to thermal shock is as follows.
내부 전극의 연결성이 높은 경우 중간에 끊어진 부분이 거의 없이 내부전극이 형성된 것이므로 연결성이 낮은 경우보다 큰 정전용량을 확보할 수 있다. When the internal electrode has high connectivity, the internal electrode is formed with few cutouts in the middle, so that a larger capacitance can be secured than when the internal connectivity is low.
하지만, 내부전극을 형성하는 물질(예를 들어, 니켈(Ni) 등의 금속물질일 수 있다.)과 세라믹의 열팽창 계수의 차이로 인하여 발생하는 단차 때문에 열충격을 받을 경우 크랙 또는 절연파괴 현상이 발생하기 쉽다.However, a crack or insulation breakdown occurs when subjected to thermal shock due to a step difference caused by a difference between a thermal expansion coefficient of a ceramic and a material forming an internal electrode (for example, a metallic material such as nickel (Ni)). easy to do.
반대로, 내부 전극의 연결성이 낮은 경우 정전용량의 확보면에서는 불리하지만, 내부전극을 형성하는 물질과 세라믹의 열팽창 계수의 차이로 인하여 발생하는 단차를 완화하는 효과가 있어 열충격으로 인한 크랙 및 절연파괴 현상을 방지할 수 있다.Conversely, when the connection of the internal electrode is low, it is disadvantageous in terms of securing the capacitance, but it has an effect of alleviating the step difference caused by the difference in the thermal expansion coefficient between the material forming the internal electrode and the ceramic, resulting in crack and insulation breakdown due to thermal shock. Can be prevented.
따라서, 안정적인 정전용량의 확보와 열충격으로 인한 크랙 및 절연파괴 현상의 방지라는 측면에서 내부전극의 연결성을 적절한 수치로 조절할 필요가 있다.Therefore, it is necessary to adjust the connectivity of the internal electrodes to an appropriate value in terms of securing a stable capacitance and preventing cracking and insulation breakdown due to thermal shock.
또한, 도전성 금속과 함께 내부 전극에 포함되는 세라믹 분말은 소성시 내부 전극의 수축 지연 효과를 주며, 이는 내부 전극의 연결성에 큰 영향을 미침으로써 적층 세라믹 커패시터의 용량과 관련성을 갖는다.In addition, the ceramic powder included in the inner electrode together with the conductive metal has a retardation effect of shrinkage of the inner electrode upon firing, which has a significant effect on the connectivity of the inner electrode, and thus has a relationship with the capacity of the multilayer ceramic capacitor.
특히, 내부 전극면을 인쇄하는 방법의 특성상 전극의 양 단부의 연결성은 매우 취약할 수 있으며, 이로 인한 정전 용량의 저하가 문제될 수 있으므로, 내부 전극의 양 단부의 연결성을 조절할 필요가 있다. Particularly, due to the characteristics of the method of printing the inner electrode surface, the connectivity at both ends of the electrode may be very weak, and as a result, a decrease in capacitance may be a problem, so it is necessary to adjust the connectivity at both ends of the inner electrode.
상기와 같은 내부 전극의 연결성의 조절 방법은 특별히 제한되지 않으며, 예를 들어 내부 전극을 형성하는 도전성 페이스트에 포함되는 세라믹 분말의 입경을 조절하거나 소성 온도를 조절하는 방법 등이 사용될 수 있으며, 이에 대한 자세한 사항은 후술하도록 한다.The method of adjusting the connectivity of the internal electrode as described above is not particularly limited, and for example, a method of adjusting the particle diameter of the ceramic powder contained in the conductive paste forming the internal electrode or controlling the firing temperature may be used. Details will be described later.
도 3을 참조하면, 상기 내부 전극(21, 22)을 상기 세라믹 본체(10)의 폭 방향으로 중앙부 영역(C) 및 양 단부 영역(T)의 3개 영역으로 나눌 경우, 상기 양 단부 영역(T)의 내부 전극의 연결성(S)은 75%≤S≤98%를 만족할 수 있다.Referring to FIG. 3, when the
상기 양 단부 영역(T)의 내부 전극의 연결성(S)을 75%≤S≤98%를 만족하도록 조절함으로써, 정전 용량을 향상시켜 고용량 적층 세라믹 커패시터를 구현할 수 있다.By adjusting the connectivity (S) of the internal electrodes of the both end regions T to satisfy 75% ≤ S ≤ 98%, it is possible to improve the electrostatic capacity to implement a high-capacity multilayer ceramic capacitor.
상기 양 단부 영역(T)의 내부 전극의 연결성(S)이 75% 미만일 경우에는 설계 용량 구현에 어려움이 있을 수 있다.When the connectivity (S) of the inner electrodes of the both end regions T is less than 75%, design capacity may be difficult to implement.
내부 전극의 연결성이 크다는 것은 중간에 빈 공간이 거의 없이 내부 전극이 형성된 것이므로 큰 정전 용량을 확보할 수 있다. The large connection of the internal electrode means that the internal electrode is formed with almost no empty space in the middle, so that a large electrostatic capacity can be secured.
반대로 내부 전극의 연결성이 작은 경우에는 정전 용량을 형성하는 유효면이 감소하기 때문에 정전 용량 형성에 있어서는 불리하기 때문이다.On the contrary, when the connectivity of the internal electrodes is small, the effective surface for forming the capacitance decreases, which is disadvantageous in forming the capacitance.
상기 양 단부 영역(T)의 내부 전극의 연결성(S)이 98%를 초과하는 경우에는 응력 완화 효과가 미미하여 크랙이 발생할 수 있다. When the connectivity (S) of the internal electrodes of the both end regions T exceeds 98%, the stress relaxation effect is insignificant and cracks may occur.
내부 전극은 소성 과정에서 두께 방향으로 수축할 수 있고, 결국에는 두께 방향으로 관통홀이 형성될 수 있다. The internal electrode may shrink in the thickness direction during the firing process, and eventually through holes may be formed in the thickness direction.
내부 전극에 형성된 관통홀은 세라믹 본체 내의 응력을 완화시키는 기능도 가진다. The through hole formed in the internal electrode also has a function to relieve stress in the ceramic body.
내부 전극 연결성이 지나치게 큰 경우에는 관통홀로 인한 응력 완화의 효과가 거의 없기 때문에 크랙이 발생할 수 있다.If the internal electrode connectivity is too large, cracks may occur because there is little effect of stress relaxation due to the through hole.
또한, 소성 과정에서 제거되어야 할 잔탄의 제거 경로가 막혀서 응력이 집중될 수 있어 크랙이 발생할 수 있다.In addition, since the removal path of xanthan to be removed during the firing process is blocked, stress may be concentrated and cracks may occur.
상기 양 단부 영역(T)은 상기 세라믹 본체(10)의 폭-두께 방향 단면에 있어서 상기 내부 전극(21, 22)의 양 끝단에서 상기 내부 전극의 전체 폭 대비 20% 이하의 영역일 수 있으나, 반드시 이에 제한되는 것은 아니다.The both end regions T may be an area of 20% or less compared to the total width of the inner electrodes at both ends of the
상기 내부 전극(21, 22)의 양 끝단에서 상기 내부 전극의 전체 폭 대비 20% 이하의 영역인 상기 양 단부 영역(T)의 내부 전극의 연결성을 조절함으로써, 고용량 적층 세라믹 커패시터를 구현할 수 있다.High-capacity multilayer ceramic capacitors can be implemented by adjusting the connectivity of the inner electrodes of both end regions T, which are regions 20% or less of the total width of the inner electrodes at both ends of the
본 발명의 일 실시형태에 따르면, 상기 중앙부 영역(S)의 내부 전극의 연결성 대비 상기 양 단부 영역(T)의 내부 전극의 연결성의 비가 0.90 내지 0.98을 만족할 수 있다.According to an embodiment of the present invention, the ratio of the connectivity of the internal electrodes of the both end regions T to the connectivity of the internal electrodes of the central region S may satisfy 0.90 to 0.98.
상기 중앙부 영역(S)의 내부 전극의 연결성 대비 상기 양 단부 영역(T)의 내부 전극의 연결성의 비가 0.90 내지 0.98을 만족하도록 조절함으로써, 신뢰성이 우수한 고용량 적층 세라믹 커패시터를 구현할 수 있다.By adjusting the ratio of the connectivity of the internal electrodes of the central region S to the connectivity of the internal electrodes of the both end regions T satisfies 0.90 to 0.98, it is possible to implement a high-capacity multilayer ceramic capacitor with excellent reliability.
상기 중앙부 영역(S)의 내부 전극의 연결성 대비 상기 양 단부 영역(T)의 내부 전극의 연결성의 비가 0.90 미만일 경우에는 정전 용량이 저하되어 설계 용량 구현이 어려울 수 있다.When the ratio of the connectivity of the internal electrodes of the central region S to the connectivity of the internal electrodes of the both end regions T is less than 0.90, the capacitance is reduced and design capacity implementation may be difficult.
상기 중앙부 영역(S)의 내부 전극의 연결성 대비 상기 양 단부 영역(T)의 내부 전극의 연결성의 비가 0.98을 초과하는 경우에는 상기 중앙부 영역(S) 및 양 단부 영역(T)의 내부 전극의 연결성이 너무 높아 크랙 불량이 발생할 수 있다.When the ratio of the connectivity of the internal electrodes of the central region (S) to the connectivity of the internal electrodes of the both end regions (T) exceeds 0.98, the connectivity of the internal electrodes of the central region (S) and both end regions (T) If it is too high, a crack defect may occur.
본 발명의 일 실시형태에 있어서, 상기 유전체층(11)의 두께를 Td라 하면, Td ≤ 2.0㎛을 만족할 수 있다.In one embodiment of the present invention, if the thickness of the
상기 유전체층의 두께(Td)는 상기 유전체층의 평균 두께를 의미할 수 있다.The thickness Td of the dielectric layer may mean an average thickness of the dielectric layer.
본 발명의 일 실시형태에서, 상기 유전체층(11)의 평균 두께는 내부 전극(21, 22) 사이에 배치되는 유전체층(11)의 평균 두께를 의미할 수 있다. In one embodiment of the present invention, the average thickness of the
상기 유전체층(11)의 평균 두께는 도 2와 같이 세라믹 본체(10)의 폭 방향 단면을 주사전자현미경(SEM, Scanning Electron Microscope)으로 이미지를 스캔하여 측정할 수 있다. The average thickness of the
예를 들어, 도 2와 같이 세라믹 본체(10)의 길이(L) 방향의 중앙부에서 절단한 폭 및 두께 방향(W-T) 단면을 주사전자현미경(SEM, Scanning Eletron Microscope)으로 스캔한 이미지에서 추출된 임의의 유전체층에 대해서, 길이 방향으로 등간격인 30개의 지점에서 그 두께를 측정하여 평균값을 측정할 수 있다. For example, as shown in FIG. 2, a cross section of the width and thickness direction (WT) cut in the center of the length (L) direction of the
상기 등간격인 30개의 지점은 내부전극(21, 22)이 서로 중첩되는 영역을 의미하는 용량 형성부에서 측정될 수 있다.The equally spaced 30 points may be measured at a capacity forming unit which means an area where the
또한, 이러한 평균값 측정을 10개 이상의 유전체층으로 확장하여 평균값을 측정하면, 유전체층의 평균 두께를 더욱 일반화할 수 있다.Further, if the average value is measured by extending the average value measurement to 10 or more dielectric layers, the average thickness of the dielectric layer can be further generalized.
이하에서는 내부 전극의 연결성의 조절 방법에 대하여 자세히 설명하되, 특히 내부 전극을 형성하는 도전성 페이스트에 포함되는 세라믹 분말의 입경을 조절하는 방법을 설명하지만 이에 제한되는 것은 아니다.Hereinafter, a method of adjusting the connectivity of the internal electrode will be described in detail, but a method of adjusting the particle size of the ceramic powder included in the conductive paste forming the internal electrode will be described, but is not limited thereto.
본 발명의 일 실시형태에 있어서, 상기 내부 전극(21, 22)은 도전성 금속 분말 및 세라믹 분말을 포함하는 도전성 페이스트에 의해 형성될 수 있다.In one embodiment of the present invention, the
상기 도전성 금속 분말의 평균 입경을 Dn 및 상기 세라믹 분말의 평균 입경을 Ds라 하면, 1/80≤Ds/Dn≤1/2을 만족할 수 있다.When the average particle diameter of the conductive metal powder is Dn and the average particle diameter of the ceramic powder is Ds, 1/80 ≤ Ds / Dn ≤ 1/2 can be satisfied.
세라믹 분말의 입경비를 제어하여 금속 분말 사이에 분산시키면 약 1000℃ 이상까지 금속 분말의 소결이 억제될 수 있다. When the particle size ratio of the ceramic powder is controlled and dispersed between the metal powders, sintering of the metal powders up to about 1000 ° C or more can be suppressed.
일정 온도까지 금속 분말의 소결이 최대한 억제되고, 유전체층을 형성하는 세라믹 분말의 소결이 개시될 수 있다. Sintering of the metal powder to a certain temperature is suppressed as much as possible, and sintering of the ceramic powder forming the dielectric layer can be started.
유전체층을 형성하는 세라믹 분말의 치밀화가 진행되면 내부 전극도 치밀화가 개시되면서 급속도로 소결이 진행될 수 있다.When the densification of the ceramic powder forming the dielectric layer progresses, sintering may proceed rapidly as the internal electrode starts densification.
세라믹 분말은 금속 분말의 소결 수축 개시를 늦추고, 금속 분말의 소결 수축을 억제할 수 있다. The ceramic powder can delay the onset of sintering shrinkage of the metal powder and suppress the sintering shrinkage of the metal powder.
입경비가 제어된 세라믹 분말은 금속 분말의 소결 수축시 금속 분말 간의 접촉을 막아 금속 분말의 입성장을 억제할 수 있고, 내부 전극의 뭉침 현상을 억제할 수 있다.The ceramic powder with controlled particle size ratio can prevent contact between the metal powders during sintering and shrinkage of the metal powders, thereby suppressing the grain growth of the metal powders and suppressing the aggregation of the internal electrodes.
상기와 같이 도전성 금속 분말의 평균 입경(Dn) 대비 상기 세라믹 분말의 평균 입경(Ds)의 비가 1/80≤Ds/Dn≤1/2을 만족하도록 조절함으로써, 상기 내부 전극(21, 22)의 상기 양 단부 영역(T)의 내부 전극의 연결성(S)이 75%≤S≤98%를 만족하도록 조절할 수 있다.As described above, by adjusting the ratio of the average particle diameter (Ds) of the ceramic powder to the average particle diameter (Ds) of the conductive metal powder to satisfy 1 / 80≤Ds / Dn≤1 / 2, the internal electrodes (21, 22) The connectivity S of the internal electrodes of the both end regions T may be adjusted to satisfy 75% ≤ S ≤ 98%.
상기 양 단부 영역(T)의 내부 전극의 연결성(S)이 75%≤S≤98%를 만족함으로써, 정전 용량을 향상시켜 고용량 적층 세라믹 커패시터를 구현할 수 있다.Since the connectivity (S) of the internal electrodes of the both end regions T satisfies 75% ≤ S ≤ 98%, it is possible to improve the electrostatic capacity to implement a high-capacity multilayer ceramic capacitor.
도전성 금속 분말의 평균 입경(Dn) 대비 상기 세라믹 분말의 평균 입경(Ds)의 비가 1/80 미만일 경우에는 상기 세라믹 분말의 평균 입경이 너무 작아 상기 양 단부 영역(T)의 내부 전극의 연결성을 75% 이상으로 구현할 수 없다.When the ratio of the average particle diameter (Ds) of the conductive metal powder to the average particle diameter (Ds) of the ceramic powder is less than 1/80, the average particle diameter of the ceramic powder is too small to improve the connectivity of the internal electrodes of the both end regions (T) 75 %.
도전성 금속 분말의 평균 입경(Dn) 대비 상기 세라믹 분말의 평균 입경(Ds)의 비가 1/2을 초과하면 세라믹 분말이 도전성 금속 분말의 수축을 효율적으로 억제하기 어려울 수 있다. When the ratio of the average particle diameter (Ds) of the conductive metal powder to the average particle diameter (Ds) of the ceramic powder exceeds 1/2, it may be difficult for the ceramic powder to effectively suppress the shrinkage of the conductive metal powder.
또한, 본 발명의 일 실시형태에 있어서, 상기 도전성 금속 분말 함량 대비 세라믹 분말의 함량비는 1.0% 내지 25%를 만족할 수 있다.In addition, in one embodiment of the present invention, the content ratio of the ceramic powder to the content of the conductive metal powder may satisfy 1.0% to 25%.
상기 도전성 금속 분말 함량 대비 세라믹 분말의 함량비가 1.0% 내지 25%를 만족함으로써, 상기 내부 전극(21, 22)의 상기 양 단부 영역(T)의 내부 전극의 연결성(S)이 75%≤S≤98%를 만족할 수 있다.When the content ratio of the ceramic powder to the content of the conductive metal powder satisfies 1.0% to 25%, the connectivity (S) of the inner electrodes of the both end regions T of the
상기 도전성 금속 분말 함량 대비 세라믹 분말의 함량비가 1.0% 미만일 경우에는 상기 양 단부 영역(T)의 내부 전극의 연결성을 75% 이상으로 구현할 수 없다.When the content ratio of the ceramic powder to the content of the conductive metal powder is less than 1.0%, the connectivity of the internal electrodes of the both end regions T cannot be realized at 75% or more.
상기 도전성 금속 분말 함량 대비 세라믹 분말의 함량비가 25%를 초과하면 세라믹 분말의 함량이 너무 많아 내부 전극 내의 비전극 영역이 증가할 수 있어 정전 용량을 확보하기 어렵다. When the content ratio of the ceramic powder to the content of the conductive metal powder exceeds 25%, the content of the ceramic powder is too large, so that the non-electrode region in the internal electrode may increase, making it difficult to secure electrostatic capacity.
본 발명의 다른 실시 형태는 도전성 금속 분말 및 세라믹 분말을 포함하고, 상기 도전성 금속 분말의 평균 입경을 Dn 및 상기 세라믹 분말의 평균 입경을 Ds라 하면, 1/80≤Ds/Dn≤1/2을 만족하는 도전성 페이스트를 마련하는 단계; 상기 도전성 페이스트를 이용하여 세라믹 그린 시트 상에 내부 전극을 형성하는 단계; 상기 내부 전극이 형성된 세라믹 그린 시트를 적층하는 단계; 및 상기 세라믹 그린 시트가 적층된 적층체를 소결하여 유전체층과 내부 전극을 포함하는 세라믹 본체를 형성하는 단계;를 포함하고, 상기 내부 전극을 상기 세라믹 본체의 폭 방향으로 중앙부 영역 및 양 단부 영역의 3개 영역으로 나눌 경우, 내부 전극의 전체 길이에 대한 실제 내부 전극이 형성된 부분의 길이의 비를 내부 전극의 연결성이라 정의하면, 상기 양 단부 영역의 내부 전극의 연결성(S)은 75%≤S≤98%를 만족하며, 상기 중앙부 영역의 내부 전극의 연결성 대비 상기 양 단부 영역의 내부 전극의 연결성의 비가 0.90 내지 0.98인 적층 세라믹 전자 부품의 제조 방법일 수 있다.Another embodiment of the present invention includes a conductive metal powder and a ceramic powder, if the average particle diameter of the conductive metal powder is Dn and the average particle diameter of the ceramic powder is Ds, 1 / 80≤Ds / Dn≤1 / 2 Providing a satisfactory conductive paste; Forming an internal electrode on a ceramic green sheet using the conductive paste; Laminating a ceramic green sheet on which the internal electrode is formed; And forming a ceramic body including a dielectric layer and an internal electrode by sintering the laminate on which the ceramic green sheet is stacked, wherein the internal electrode is 3 in the center region and both end regions in the width direction of the ceramic body. When divided into two regions, if the ratio of the length of the portion of the inner electrode to the total length of the inner electrode is defined as the connectivity of the inner electrodes, the connectivity (S) of the inner electrodes in both end regions is 75% ≤ S ≤ It may satisfy 98% and may be a method of manufacturing a multilayer ceramic electronic component in which a ratio of the connectivity of the internal electrodes in the central region to the connectivity of the internal electrodes in both end regions is 0.90 to 0.98.
먼저, 외부 전극(31, 32)에 도전성을 부여하기 위한 도전성 금속 분말, 외부 전극(31, 32)의 치밀화를 위한 글래스 분말, 유기 용매로서 에탄올, 및 바인더로서 폴리비닐부티랄 등을 혼합한 후, 이를 볼 밀링하여 외부 전극용 페이스트를 마련할 수 있다.First, after mixing the conductive metal powder for imparting conductivity to the
내부 전극(21, 22)을 형성하는 도전성 페이스트 조성물은 바인더, 용제 및 기타의 첨가제 등을 더 포함할 수 있다.The conductive paste composition forming the
상기 바인더는 이에 제한되는 것은 아니나, 폴리비닐부티랄, 셀룰로오스계 수지 등을 사용할 수 있다. 상기 폴리비닐부티랄은 접착력이 강한 특성을 도전성 페이스트와 세라믹 그린시트의 접착 강도를 향상시킬 수 있다.The binder is not limited thereto, and polyvinyl butyral, cellulose-based resin, or the like may be used. The polyvinyl butyral may improve the adhesive strength between the conductive paste and the ceramic green sheet with strong adhesive properties.
상기 셀룰로오스계 수지는 의자형 구조를 가지는 것으로 변형이 발생하였을 경우에 탄성에 의한 회복이 빠른 특성을 가지고 있다. 셀룰로오스 수지를 포함함에 따라 평탄한 인쇄면의 확보가 가능하다.The cellulose-based resin has a chair-like structure and has a property of rapid recovery due to elasticity when deformation occurs. As the cellulose resin is included, it is possible to secure a flat printing surface.
상기 용제는 특별히 제한되지 않으며, 예를 들면, 부틸카르비톨, 케로신 또는 테르피네올계 용제를 사용할 수 있다. 상기 테르피네올계 용제의 구체적인 종류는 이에 제한되는 것은 아니나, 디하이드로테르피네올(dehydro terpineol), 디하이드로터피닐아세테이트 등을 사용할 수 있다.The solvent is not particularly limited, and for example, a butyl carbitol, kerosene or terpineol-based solvent may be used. The specific type of the terpineol-based solvent is not limited thereto, and dehydro terpineol, dihydroterpinyl acetate, and the like may be used.
다음으로, 도전성 금속 분말 및 세라믹 분말을 포함하고, 상기 도전성 금속 분말의 평균 입경을 Dn 및 상기 세라믹 분말의 평균 입경을 Ds라 하면, 1/80≤Ds/Dn≤1/2을 만족하는 도전성 페이스트를 마련할 수 있다.Next, when the average particle diameter of the conductive metal powder is Dn and the average particle diameter of the ceramic powder is Ds, the conductive paste containing conductive metal powder and ceramic powder satisfies 1 / 80≤Ds / Dn≤1 / 2 Can be prepared.
세라믹 분말의 입경은 금속 분말의 입경보다 작아 세라믹 분말은 금속 분말 사이에 분포될 수 있다.The particle size of the ceramic powder is smaller than that of the metal powder, so that the ceramic powder can be distributed between the metal powders.
다음으로, 상기 도전성 페이스트를 이용하여 세라믹 그린 시트 상에 내부 전극(21, 22)을 형성할 수 있다.Next,
도전성 페이스트는 스크린 인쇄 등의 방법을 이용하여 세라믹 그린 시트 상에 형성될 수 있다.The conductive paste can be formed on a ceramic green sheet using a method such as screen printing.
다음으로, 내부 전극(21, 22)이 형성된 세라믹 그린 시트를 적층하여 세라믹 그린 적층체를 준비하고, 이를 절단하여 그린 칩을 제조할 수 있다. 그린 칩을 소결하여 소결 칩을 제조하고, 소결 칩의 외부에 외부 전극(31, 32)을 형성하여 적층 세라믹 전자 부품을 완성할 수 있다. Next, the ceramic green sheets on which the
내부 전극(21, 22)으로 베이스메탈을 사용하는 경우 대기 중에서 소성을 행하면 내부 전극(21, 22)이 산화될 수 있기 때문에 소성은 환원 분위기에서 수행될 수 있다. When the base metal is used as the
또한, 외부 전극(31, 32) 상에는 실장의 용이성을 위하여 니켈 도금층 및 주석 도금층이 형성될 수 있다.In addition, a nickel plating layer and a tin plating layer may be formed on the
본 실시 형태에서, 상기 도전성 금속의 중량 대비 상기 세라믹 분말의 중량의 비는 1.0% 내지 25%일 수 있다.In this embodiment, the ratio of the weight of the ceramic powder to the weight of the conductive metal may be 1.0% to 25%.
상기 도전성 금속은 니켈을 포함할 수 있다. The conductive metal may include nickel.
상기 세라믹 분말은 특별히 제한되는 것은 아니나, 예를 들어 티탄산바륨 또는 티탄산스트론튬을 포함할 수 있다.The ceramic powder is not particularly limited, but may include, for example, barium titanate or strontium titanate.
그외 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품의 특징과 동일한 부분의 설명은 중복을 피하기 위하여 여기서는 생략하도록 한다.Other descriptions of the same parts as the features of the multilayer ceramic electronic component according to the exemplary embodiment of the present invention will be omitted herein to avoid duplication.
이하에서는 실시예 및 비교예를 참조하여, 본 발명에 대하여 상세하게 설명한다.Hereinafter, the present invention will be described in detail with reference to Examples and Comparative Examples.
실시예 및 비교예에 따른 적층 세라믹 커패시터는 다음과 같은 방법에 따라 마련하였다.The multilayer ceramic capacitors according to Examples and Comparative Examples were prepared according to the following method.
티탄산바륨 분말, 유기 용매로서 에탄올, 바인더로서 폴리비닐부티랄을 혼합하고, 이를 볼 밀링하여 세라믹 슬러리를 제조하고, 이를 이용하여 세라믹 그린 시트를 제조하였다.Barium titanate powder, ethanol as an organic solvent, and polyvinyl butyral as a binder were mixed, and this was ball milled to prepare a ceramic slurry, and a ceramic green sheet was prepared using the same.
세라믹 그린 시트 상에 니켈을 함유하는 내부 전극용 도전성 페이스트를 인쇄하여 내부 전극을 형성하고, 이를 적층한 그린 적층체를 85℃에서 1,000kgf/㎠의 압력으로 등압 압축 성형(isostatic pressing) 하였다.An internal electrode was formed by printing a conductive paste for internal electrodes containing nickel on a ceramic green sheet, and the green laminate on which the laminate was laminated was subjected to isostatic pressing at a pressure of 1,000 kgf / cm 2 at 85 ° C.
압착된 그린 적층체를 절단하여 그린 칩을 만들고, 절단된 그린 칩을 대기 분위기 하에서 230℃에서 60시간 유지하는 탈바인더 공정을 거친 후, 그린 칩을 1000℃에서 소결하여 소결 칩을 제조하였다. 소결은 환원 분위기 하에서 실시하여 내부 전극의 산화를 방지하였으며, 환원 분위기는 Ni/NiO 평형 산소 분압보다 낮은 10-11~10-10 atm이 되도록 하였다.After cutting the compressed green laminate, a green chip was produced, and after the de-binder process of maintaining the cut green chip at 230 ° C. for 60 hours in an atmosphere, the green chip was sintered at 1000 ° C. to prepare a sintered chip. Sintering was performed under a reducing atmosphere to prevent oxidation of the internal electrodes, and the reducing atmosphere was set to be 10 -11 to 10 -10 atm lower than the Ni / NiO equilibrium partial pressure of oxygen.
소결 칩의 외부에 구리 분말 및 글래스 분말을 포함하는 외부 전극용 페이스트를 이용하여 외부 전극을 형성하였으며, 외부 전극 상에는 전기 도금을 통하여 니켈 도금층 및 주석 도금층을 형성하였다. An external electrode was formed using an external electrode paste containing copper powder and glass powder on the outside of the sintered chip, and a nickel plating layer and a tin plating layer were formed on the external electrode through electroplating.
상기 방법에 따라 0603 사이즈의 적층 세라믹 커패시터를 제조하였다. 0603 사이즈는 길이 및 폭이 각각 0.6㎛±0.1㎛ 및 0.3㎛±0.1㎛ 일 수 있다. 상기 적층 세라믹 커패시터에 대하여 다음과 같이 특성을 평가하였다.A multilayer ceramic capacitor of size 0603 was manufactured according to the above method. The 0603 size may have a length and a width of 0.6 μm ± 0.1 μm and 0.3 μm ± 0.1 μm, respectively. The characteristics of the multilayer ceramic capacitor were evaluated as follows.
용량 특성은 설계용량 목표치의 90.2%를 넘는 경우 양호(○)로 판정하였고, 90.2% 미만의 경우 불량(×)으로 판정하였다.The capacity characteristic was judged as good (○) when it exceeded 90.2% of the design capacity target value, and was judged as bad (x) when it was less than 90.2%.
크랙 발생 여부에 대한 평가는 크랙이 발생한 경우를 ○으로 표시하였고, 발생하지 않은 경우를 ×로 표시하였다.In the evaluation of whether cracks occurred, the cracks were marked with ○, and the cracks were marked with ×.
** : 비교예**: Comparative example
표 1을 참조하면, 비교예인 시료 1 내지 6 및 15는 도전성 금속 분말의 평균 입경(Dn) 대비 상기 세라믹 분말의 평균 입경(Ds)의 비와 도전성 금속 분말 함량 대비 세라믹 분말의 함량비가 본 발명의 수치 범위를 벗어나는 경우로서, 양 단부 영역의 내부 전극의 연결성이 75% 이상을 만족하지 못해 설계 용량을 구현하지 못하였다. Referring to Table 1, in Comparative Examples Samples 1 to 6 and 15, the ratio of the average particle diameter (Ds) of the ceramic powder to the average particle diameter (Ds) of the conductive metal powder and the content ratio of the ceramic powder to the conductive metal powder content of the present invention As a case outside the numerical range, the design capacity was not realized because the connectivity of the internal electrodes at both end regions did not satisfy more than 75%.
한편, 실시예인 시료 7 내지 14는 도전성 금속 분말의 평균 입경(Dn) 대비 상기 세라믹 분말의 평균 입경(Ds)의 비와 도전성 금속 분말 함량 대비 세라믹 분말의 함량비가 본 발명의 수치 범위를 만족하는 경우로서, 양 단부 영역의 내부 전극의 연결성이 75% 이상을 만족하여 설계 용량을 구현하고 있음을 알 수 있다.On the other hand, in Examples 7 to 14, when the ratio of the average particle diameter (Ds) of the ceramic powder to the average particle diameter (Ds) of the conductive metal powder and the content ratio of the ceramic powder to the conductive metal powder content satisfies the numerical range of the present invention, As can be seen, the design capacity is realized by satisfying 75% or more of the connectivity of the internal electrodes at both end regions.
* : 비교예*: Comparative example
표 2를 참조하면, 비교예인 시료 1 내지 10, 12, 13, 16 및 18 내지 20은 중앙부 전극 연결성 대비 양 단부 영역의 전극 연결성의 비가 본 발명의 수치 범위를 벗어나는 경우로서, 설계 용량을 구현하지 못하거나, 크랙이 발생함을 알 수 있다. Referring to Table 2, Comparative Examples Samples 1 to 10, 12, 13, 16, and 18 to 20 are the cases where the ratio of the electrode connectivity at both ends to the central electrode connectivity is outside the numerical range of the present invention, and does not implement the design capacity. It can be seen that cracking is not possible.
한편, 실시예인 시료 11, 14, 15 및 17은 중앙부 전극 연결성 대비 양 단부 영역의 전극 연결성의 비가 본 발명의 수치 범위를 만족하는 경우로서, 설계 용량을 구현하고 있으며, 크랙도 발생하지 않음을을 알 수 있다. On the other hand, Examples 11, 14, 15, and 17 are examples in which the ratio of the electrode connectivity at both end regions to the central electrode connectivity satisfies the numerical range of the present invention, which realizes the design capacity and that no cracking occurs. Able to know.
본 발명에서 사용한 용어는 특정한 실시예를 설명하기 위한 것으로, 본 발명을 한정하고자 하는 것이 아니다. 단수의 표현은 문맥상 명백하지 않는 한, 복수의 의미를 포함한다고 보아야 할 것이다. The terms used in the present invention are intended to describe specific embodiments, and are not intended to limit the present invention. Singular expressions should be considered to include plural meanings, unless the context is clear.
“포함하다” 또는 “가지다” 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성 요소 또는 이들을 조합한 것이 존재한다는 것을 의미하는 것이지, 이를 배제하기 위한 것이 아니다.The terms “include” or “have” mean that there are features, numbers, steps, actions, elements, or combinations thereof described in the specification, and are not intended to exclude them.
본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. The present invention is not limited by the above-described embodiment and the accompanying drawings, and is intended to be limited by the appended claims.
따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.Accordingly, various forms of substitution, modification, and modification will be possible by those skilled in the art without departing from the technical spirit of the present invention as set forth in the claims, and this also belongs to the scope of the present invention. something to do.
10: 세라믹 본체
11: 유전체층 21, 22: 내부 전극
31, 32: 외부 전극
Te: 내부 전극의 두께 Td: 유전체층의 두께
G: 갭10: ceramic body
11:
31, 32: external electrode
Te: thickness of the inner electrode Td: thickness of the dielectric layer
G: Gap
Claims (12)
상기 세라믹 본체의 내부에 형성된 내부 전극;을 포함하고,
상기 세라믹 본체의 폭 방향 및 두께 방향이 형성하는 단면에 있어서, 상기 내부 전극의 두께를 Te라 하면, 0.1㎛≤Te≤1.0㎛을 만족하고, 상기 내부 전극을 상기 세라믹 본체의 폭 방향으로 중앙부 영역 및 양 단부 영역의 3개 영역으로 나눌 경우, 상기 양 단부 영역은 상기 내부 전극의 양 끝단에서 상기 내부 전극의 전체 폭 대비 20% 이하의 영역이고, 내부 전극의 전체 길이에 대한 실제 내부 전극이 형성된 부분의 길이의 비를 내부 전극의 연결성이라 정의하면, 상기 양 단부 영역의 내부 전극의 연결성(S)은 S≤98%를 만족하며, 상기 중앙부 영역의 내부 전극의 연결성 대비 상기 양 단부 영역의 내부 전극의 연결성의 비가 0.90 내지 0.98인 적층 세라믹 전자 부품.
A ceramic body including a dielectric layer; And
Includes; an internal electrode formed inside the ceramic body,
In the cross section formed by the width direction and the thickness direction of the ceramic body, if the thickness of the internal electrode is Te, 0.1 µm ≤ Te ≦ 1.0 µm is satisfied, and the inner electrode is positioned in the center portion in the width direction of the ceramic body. And when divided into three regions of both end regions, the two end regions are regions of 20% or less of the total width of the inner electrodes at both ends of the inner electrode, and actual inner electrodes are formed for the entire length of the inner electrodes. If the ratio of the length of the portion is defined as the connectivity of the internal electrodes, the connectivity (S) of the internal electrodes of the both end regions satisfies S ≦ 98%, and the connectivity of the internal electrodes of the central region compared to the connectivity of the internal electrodes A multilayer ceramic electronic component having an electrode connection ratio of 0.90 to 0.98.
상기 내부 전극은 도전성 금속 분말 및 세라믹 분말을 포함하는 도전성 페이스트에 의해 형성되는 적층 세라믹 전자 부품.
According to claim 1,
The internal electrode is a multilayer ceramic electronic component formed by a conductive paste comprising a conductive metal powder and a ceramic powder.
상기 도전성 금속 분말의 평균 입경을 Dn 및 상기 세라믹 분말의 평균 입경을 Ds라 하면, 1/80≤Ds/Dn≤1/2을 만족하는 적층 세라믹 전자 부품.
The method of claim 5,
If the average particle diameter of the conductive metal powder is Dn and the average particle diameter of the ceramic powder is Ds, 1 / 80≤Ds / Dn≤1 / 2 satisfies the multilayer ceramic electronic component.
상기 도전성 금속 분말 함량 대비 세라믹 분말의 함량비는 1.0% 내지 25%를 만족하는 적층 세라믹 전자 부품.
The method of claim 5,
The content ratio of the ceramic powder to the content of the conductive metal powder is a multilayer ceramic electronic component satisfying 1.0% to 25%.
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| A201 | Request for examination | ||
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