KR102089468B1 - Thin Film Transistor Substrate Having A Light Absorbing Layer For Shielding Metal Oxide Semiconductor Layer From Light And Method For Manufacturing The Same - Google Patents

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Abstract

본 발명은 금속 산화물 반도체 층을 외부 빛으로부터 보호하기 위한 광 흡수층을 구비한 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다. 본 발명에 의한 금속 산화물 반도체를 포함하는 박막 트랜지스터 기판은, 기판; 기판 위에 형성된 박막 트랜지스터; 상기 기판과 상기 박막 트랜지스터 사이에서 상기 박막 트랜지스터에 상응하는 크기를 갖는 하부 광 흡수층; 상기 박막 트랜지스터를 덮는 보호막; 그리고 상기 보호막 위에서 상기 박막 트랜지스터에 상응하는 크기를 갖는 상부 광 흡수층을 포함한다. 본 발명은 광 흡수율이 우수한 반도체 물질로 채널 영역으로 빛이 거의 유입되지 않도록 방지함으로써 박막 트랜지스터의 특성을 유지할 수 있다.The present invention relates to a thin film transistor substrate having a light absorbing layer for protecting a metal oxide semiconductor layer from external light and a method of manufacturing the same. A thin film transistor substrate comprising a metal oxide semiconductor according to the present invention includes: a substrate; A thin film transistor formed on the substrate; A lower light absorbing layer having a size corresponding to the thin film transistor between the substrate and the thin film transistor; A protective film covering the thin film transistor; And it includes an upper light absorbing layer having a size corresponding to the thin film transistor on the protective film. The present invention can maintain the characteristics of the thin film transistor by preventing almost no light from entering the channel region as a semiconductor material having excellent light absorption.

Description

금속 산화물 반도체 층을 차광하는 광 흡수층을 구비한 박막 트랜지스터 기판 및 그 제조 방법{Thin Film Transistor Substrate Having A Light Absorbing Layer For Shielding Metal Oxide Semiconductor Layer From Light And Method For Manufacturing The Same}Thin Film Transistor Substrate Having A Light Absorbing Layer For Shielding Metal Oxide Semiconductor Layer From Light And Method For Manufacturing The Same

본 발명은 금속 산화물 반도체 층을 외부 빛으로부터 보호하기 위한 광 흡수층을 구비한 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다. 특히, 본 발명은 탑 게이트(Top Gate) 구조 또는 바텀 게이트(Bottom Gate) 구조를 갖는 박막 트랜지스터에서 금속 산화물 반도체 채널 층을 외부에서 유입되는 빛을 막기 위한 광 흡수층을 구비한 평판 표시장치용 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다.The present invention relates to a thin film transistor substrate having a light absorbing layer for protecting a metal oxide semiconductor layer from external light and a method of manufacturing the same. In particular, the present invention is a thin film transistor having a top gate (Top Gate) structure or a bottom gate (Bottom Gate) structure, a thin film transistor for a flat panel display having a light absorbing layer for preventing light from entering a metal oxide semiconductor channel layer from the outside. It relates to a substrate and its manufacturing method.

정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있다. 이에 따라, 부피가 큰 음극선관(Cathode Ray Tube: CRT)을 대체하는, 얇고 가벼우며 대면적이 가능한 평판 표시장치(Flat Panel Display Device: FPD)로 급속히 발전해 왔다. 평판 표시장치에는 액정표시장치(Liquid Crystal Display Device: LCD), 플라즈마 디스플레이 패널(Plasma Display Panel: PDP), 유기발광 표시장치(Organic Light Emitting Display Device: OLED), 그리고 전기영동 표시장치(Electrophoretic Display Device: ED)와 같은 다양한 평판표시장치가 개발되어 활용되고 있다.As the information society develops, the demand for a display device for displaying images is increasing in various forms. Accordingly, it has rapidly developed into a thin, light and large-area flat panel display device (FPD) that replaces a bulky cathode ray tube (CRT). The flat panel display includes a liquid crystal display device (LCD), a plasma display panel (PDP), an organic light emitting display device (OLED), and an electrophoretic display device. : ED) has been developed and utilized.

평판표시장치를 구성하는 표시패널(DP)은 매트릭스 방식으로 배열된 화소 영역 내에 할당된 박막 트랜지스터가 배치된 박막 트랜지스터 기판을 포함한다. 예를 들어, 액정표시장치(Liquid Crystal Display Device: LCD)는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시한다. 이러한 액정표시장치는 액정을 구동시키는 전계의 방향에 따라 수직 전계형과 수평 전계형으로 구분한다.The display panel DP constituting the flat panel display device includes a thin film transistor substrate on which thin film transistors allocated in a pixel area arranged in a matrix manner are disposed. For example, a liquid crystal display device (LCD) displays an image by adjusting the light transmittance of a liquid crystal using an electric field. The liquid crystal display device is classified into a vertical electric field type and a horizontal electric field type according to the direction of the electric field driving the liquid crystal.

수직 전계형 액정표시장치는 상 하부 기판에 대향하게 배치된 화소 전극과 공통전극 사이에 형성되는 수직 전계에 의해 TN(Twistred Nematic) 모드의 액정을 구동한다. 이러한 수직전계형 액정표시장치는 개구율이 큰 장점을 가지는 반면, 시야각이 90도 정도로 좁은 단점이 있다.A vertical electric field type liquid crystal display device drives a liquid crystal in a twisted nematic (TN) mode by a vertical electric field formed between a pixel electrode and a common electrode disposed opposite to an upper and lower substrate. While the vertical electric field type liquid crystal display device has a large aperture ratio, it has a narrow viewing angle of about 90 degrees.

수평 전계형 액정표시장치는 하부 기판에 평행하게 배치된 화소 전극과 공통전극 사이에 수평 전계를 형성하여 인 플레인 스위치(In Plane Switching: IPS) 모드의 액정을 구동한다. 이러한 IPS 모드의 액정표시장치는 시야각이 160도 정도로 넓은 장점이 있으나, 개구율 및 투과율이 낮은 단점이 있다. 구체적으로 IPS 모드의 액정표시장치는 인 플레인 필드(In Plane Field)를 형성하기 위해서 공통전극과 화소전극간의 간격을 상 하부 기판의 간격보다 넓게 형성하고, 적정한 세기의 전계를 얻기 위해서 공통전극과 화소 전극을 일정한 너비를 갖는 띠 형태로 형성한다. 이와 같은 IPS 모드의 화소 전극 및 공통전극 사이에는 기판과 거의 평행한 전계가 형성되지만, 너비를 갖는 화소 전극 및 공통전극들 상부의 액정에는 전계가 형성되지 않는다. 즉, 화소 전극 및 공통전극 상부에 놓인 액정분자들은 구동되지 않고 초기 배열 상태를 유지한다. 초기상태를 유지하는 액정은 광을 투과시키지 못하여 개구율 및 투과율을 저하하는 요인이 된다.A horizontal electric field type liquid crystal display device drives a liquid crystal in an in-plane switching (IPS) mode by forming a horizontal electric field between a pixel electrode and a common electrode disposed parallel to the lower substrate. The IPS mode liquid crystal display device has a wide viewing angle of about 160 degrees, but has a disadvantage of low aperture ratio and low transmittance. Specifically, in the IPS mode liquid crystal display device, the gap between the common electrode and the pixel electrode is formed to be wider than the gap between the upper and lower substrates to form an in-plane field, and the common electrode and the pixel are obtained to obtain an electric field of an appropriate intensity. The electrode is formed in a strip shape having a constant width. An electric field substantially parallel to the substrate is formed between the pixel electrode and the common electrode in the IPS mode, but an electric field is not formed in the liquid crystal above the pixel electrode and the common electrodes having a width. That is, the liquid crystal molecules on the pixel electrode and the common electrode are not driven and maintain the initial arrangement state. The liquid crystal that maintains the initial state is a factor that does not transmit light and thus decreases the aperture ratio and transmittance.

이러한 IPS 모드의 액정표시장치의 단점을 개선하기 위해 프린지 필드(Fringe Field)에 의해 동작하는 프린지 필드 스위칭(Fringe Field Switching: FFS) 방식의 액정표시장치가 제안되었다. FFS 타입의 액정표시장치는 각 화소 영역에 절연막을 사이에 둔 공통전극과 화소 전극을 구비하고, 그 공통전극과 화소 전극의 간격을 상 하부 기판의 간격보다 좁게 형성하여 공통전극과 화소 전극 상부에 포물선 형태의 프린지 필드를 형성하도록 만든다. 프린지 필드에 의해 상 하부 기판 사이에 개재된 액정 분자들은 모두 동작함으로써 개구율 및 투과율이 향상된 결과를 얻을 수 있다.In order to improve the disadvantages of the IPS mode liquid crystal display, a fringe field switching (FFS) type liquid crystal display device operated by a fringe field has been proposed. The FFS type liquid crystal display device includes a common electrode and a pixel electrode with an insulating film interposed therebetween in each pixel area, and the gap between the common electrode and the pixel electrode is formed to be narrower than the gap between the upper and lower substrates, so that the common electrode and the upper pixel electrode Makes a parabolic fringe field form. The liquid crystal molecules interposed between the upper and lower substrates by the fringe field are all operated, thereby improving the aperture ratio and transmittance.

도 1은 종래의 프린지 필드 방식의 액정표시장치에 포함된 산화물 반도체 층을 갖는 평판형 표시패널을 구성하는 박막 트랜지스터(Thin Film Transistor: TFT) 기판을 나타내는 평면도이다. 도 2는 도 1에 도시한 평판표시장치의 박막 트랜지스터 기판에서 절취선 I-I'선을 따라 자른 단면도이다.1 is a plan view showing a thin film transistor (Thin Film Transistor) TFT constituting a flat panel display panel having an oxide semiconductor layer included in a conventional fringe field type liquid crystal display device. FIG. 2 is a cross-sectional view of the thin film transistor substrate of the flat panel display device shown in FIG. 1 taken along line I-I '.

도 1 및 도 2에 도시된 박막 트랜지스터 기판은 하부 기판(SUB) 위에 게이트 절연막(GI)을 사이에 두고 교차하는 게이트 배선(GL) 및 데이터 배선(DL)과, 그 교차부마다 형성된 박막 트랜지스터(T)를 구비한다. 그리고 게이트 배선(GL)과 데이터 배선(DL)의 교차 구조에 의해 화소 영역이 정의된다. 이 화소 영역에는 프린지 필드를 형성하도록 보호막(PAS)을 사이에 두고 형성된 화소 전극(PXL)과 공통전극(COM)을 구비한다. 화소 전극(PXL)은 화소 영역에 대응하는 대략 장방형의 모양을 갖고, 공통전극(COM)은 평행한 다수 개의 띠 모양으로 형성한다.The thin film transistor substrate illustrated in FIGS. 1 and 2 includes a gate wiring GL and a data wiring DL intersecting a gate insulating layer GI on the lower substrate SUB, and a thin film transistor formed at each intersection ( T). In addition, a pixel area is defined by the cross structure of the gate line GL and the data line DL. The pixel region is provided with a pixel electrode PXL and a common electrode COM formed with a passivation layer PAS interposed therebetween to form a fringe field. The pixel electrode PXL has a substantially rectangular shape corresponding to the pixel area, and the common electrode COM is formed in a plurality of parallel stripe shapes.

공통전극(COM)은 게이트 배선과 나란하게 배열된 공통 배선(CL)과 접속된다. 공통전극(COM)은 공통 배선(CL)을 통해 액정 구동을 위한 기준 전압(혹은 공통 전압)을 공급받는다.The common electrode COM is connected to the common wiring CL arranged in parallel with the gate wiring. The common electrode COM is supplied with a reference voltage (or a common voltage) for driving the liquid crystal through the common wiring CL.

박막 트랜지스터(T)는 게이트 배선(GL)의 게이트 신호에 응답하여 데이터 배선(DL)의 화소 신호가 화소 전극(PXL)에 충전되어 유지하도록 한다. 이를 위해, 박막 트랜지스터(T)는 게이트 배선(GL)에서 분기한 게이트 전극(G), 데이터 배선(DL)에서 분기 된 소스 전극(S), 소스 전극(S)과 대향하며 화소 전극(PXL)과 접속된 드레인 전극(D), 그리고 게이트 절연막(GI) 위에서 게이트 전극(G)과 중첩하며 소스 전극(S)과 드레인 전극(D) 사이에 채널을 형성하는 반도체 층(A)을 포함한다. 반도체 층(A)과 소스 전극(S) 사이에 그리고 반도체 층(A)과 드레인 전극(D) 사이에는 오믹 접촉을 위한 오믹 접촉층을 더 포함할 수도 있다.The thin film transistor T keeps the pixel signal of the data line DL charged and maintained in the pixel electrode PXL in response to the gate signal of the gate line GL. To this end, the thin film transistor T faces the gate electrode G branched from the gate line GL, the source electrode S branched from the data line DL, and the source electrode S, and the pixel electrode PXL. And a drain electrode D connected to the semiconductor layer A, which overlaps the gate electrode G on the gate insulating layer GI and forms a channel between the source electrode S and the drain electrode D. An ohmic contact layer for ohmic contact may be further included between the semiconductor layer A and the source electrode S and between the semiconductor layer A and the drain electrode D.

특히, 반도체 층(A)을 산화물 반도체 물질로 형성하는 경우, 높은 전하 이동도 특성에 의해 충전 용량이 큰 대면적 박막 트랜지스터 기판에 유리하다. 그러나 산화물 반도체 물질은 소자의 안정성을 확보하기 위해 상부 표면에 식각액으로부터 보호를 위한 에치 스토퍼(ES)를 더 포함하는 것이 바람직하다. 구체적으로 설명하면, 소스 전극(S)과 드레인 전극(D) 사이를 식각공정으로 분리하는 과정에서 이 부분을 통해 유입되는 식각액으로부터 반도체 층(A)을 보호하도록 에치 스토퍼(ES)를 형성하는 것이 바람직하다.In particular, when the semiconductor layer (A) is formed of an oxide semiconductor material, it is advantageous for a large area thin film transistor substrate having a large charge capacity due to its high charge mobility characteristics. However, it is preferable that the oxide semiconductor material further includes an etch stopper (ES) for protection from an etchant on the upper surface to secure the stability of the device. Specifically, in the process of separating the source electrode (S) and the drain electrode (D) by an etching process, forming an etch stopper (ES) to protect the semiconductor layer (A) from the etchant flowing through this portion desirable.

게이트 배선(GL)의 일측 단부에는 외부로부터 게이트 신호를 인가받기 위한 게이트 패드(GP)를 포함한다. 게이트 패드(GP)는 게이트 절연막(GI)과 보호막(PAS)을 관통하는 게이트 패드 콘택홀(GPH)을 통해 게이트 패드 단자(GPT)와 접촉한다. 한편, 데이터 배선(DL)의 일측 단부에는 외부로부터 화소 신호를 인가받기 위한 데이터 패드(DP)를 포함한다. 데이터 패드(DP)는 보호막(PAS)을 관통하는 데이터 패드 콘택홀(DPH)을 통해 데이터 패드 단자(DPT)와 접촉한다.One end of the gate wiring GL includes a gate pad GP for receiving a gate signal from the outside. The gate pad GP contacts the gate pad terminal GPT through the gate pad contact hole GPH passing through the gate insulating layer GI and the passivation layer PAS. Meanwhile, one end of the data line DL includes a data pad DP for receiving a pixel signal from the outside. The data pad DP contacts the data pad terminal DPT through the data pad contact hole DPH passing through the passivation layer PAS.

화소 전극(PXL)은 게이트 절연막(GI) 위에서 드레인 전극(D)과 접속한다. 한편, 공통전극(COM)은 화소 전극(PXL)을 덮는 보호막(PAS)을 사이에 두고 화소전극(PXL)과 중첩되게 형성된다. 이와 같은 화소 전극(PXL)과 공통전극(COM) 사이에서 전계가 형성되어 박막 트랜지스터 기판과 컬러 필터 기판 사이에서 수평 방향으로 배열된 액정분자들이 유전 이방성에 의해 회전한다. 그리고 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라져 계조를 구현한다.The pixel electrode PXL is connected to the drain electrode D on the gate insulating layer GI. Meanwhile, the common electrode COM is formed to overlap the pixel electrode PXL with the passivation layer PAS covering the pixel electrode PXL interposed therebetween. An electric field is formed between the pixel electrode PXL and the common electrode COM such that liquid crystal molecules arranged in a horizontal direction between the thin film transistor substrate and the color filter substrate rotate by dielectric anisotropy. In addition, light transmission through the pixel region is changed according to the degree of rotation of the liquid crystal molecules, thereby realizing gradation.

산화물 반도체 층(A)을 구비한 평판 표시장치용 박막 트랜지스터 기판에서 소스 전극(S)과 드레인 전극(D)의 서로 마주보는 경계선 사이를 차지하는 산화물 반도체 층(A) 영역이 채널 영역이 된다. 도 1과 도 2에서 빗금으로 표시한 영역이 채널 영역을 나타낸다. 채널 영역이 금속 산화물 반도체 물질을 포함하는 경우, 박막 트랜지스터(T)의 특성이 우수한 장점이 있다. 하지만, 장시간 동안 반복적으로 외부에서 빛이 채널 영역으로 침투할 박막 트랜지스터(T)의 특성이 변화되어, 표시장치가 올바른 동작을 하는데 문제를 야기할 수 있다.In a thin film transistor substrate for a flat panel display device having an oxide semiconductor layer (A), an area of an oxide semiconductor layer (A) occupying a boundary between the source electrode (S) and the drain electrode (D) facing each other is a channel region. The areas indicated by hatched lines in FIGS. 1 and 2 represent channel areas. When the channel region includes a metal oxide semiconductor material, there is an advantage that the characteristics of the thin film transistor T are excellent. However, the characteristics of the thin film transistor T through which light will infiltrate the channel region repeatedly for a long period of time may change, which may cause problems in the proper operation of the display device.

도 1 및 도 2와 같이 게이트 전극(G)이 하부에 위치하는 바텀 게이트(Bottom Gate) 구조의 박막 트랜지스터 기판에서는 게이트 전극(G)이 반도체 층(A)의 채널 영역을 가리는 구조를 갖는다. 따라서, 하부에서 유입되는 외부 빛을 어느 정도 차단을 할 수 있다. 하지만, 상부에서 유입되는 외부 빛을 차단할 수 있는 방법이 없다. 이러한 경우, 상부에서 유입되는 외부 빛을 차단하기 위해 박막 트랜지스터(T)의 상부에서 빛을 차단하는 차광층(LS)을 더 포함할 수 있다.1 and 2, the gate electrode G has a structure in which a gate electrode G covers a channel region of the semiconductor layer A in a thin film transistor substrate having a bottom gate structure in which the gate electrode G is positioned below. Therefore, it is possible to block the external light flowing from the lower portion to some extent. However, there is no way to block external light from the top. In this case, in order to block external light flowing from the upper portion, a light blocking layer LS blocking the light from the upper portion of the thin film transistor T may be further included.

도 3은 도 1에 도시한 박막 트랜지스터의 상부에 차광층을 더 포함하는 박막 트랜지스터 기판에서 외부 빛이 유입되는 경로들을 나타내는 단면도이다. 이 경우, 차광층(LS)은 게이트 전극(G)과 동일한 물질로 형성한다. 그리고 차광층(LS)을 게이트 전극(G)과 연결하여 이중 게이트 구조를 갖도록 형성하기도 한다. 즉, 반도체 채널 층(A)은 게이트 전극(G)과 차광층(LS) 사이에 개재되어 상부 및 하부에서 유입되는 외부 빛으로부터 보호할 수 있다.3 is a cross-sectional view illustrating paths through which external light flows from a thin film transistor substrate further including a light blocking layer on the thin film transistor illustrated in FIG. 1. In this case, the light blocking layer LS is formed of the same material as the gate electrode G. In addition, the light blocking layer LS is connected to the gate electrode G to form a double gate structure. That is, the semiconductor channel layer (A) is interposed between the gate electrode (G) and the light-shielding layer (LS) can be protected from external light flowing from the top and bottom.

하지만, 차광층(LS) 및 게이트 전극(G)이 금속 물질을 포함하고, 소스-드레인 전극(S, D)도 금속 물질을 포함하기 때문에, 완전히 외부 빛을 차단하는 데 문제가 있다. 예를 들어, 게이트 전극(G)과 소스-드레인 전극(S, D) 사이로 입사된 적은 양의 외부 빛이 반사하여 채널 영역으로 유입될 수 있다. 또한, 하부에서 차광층(LS)으로 입사된 외부 빛이 차광층(LS)에 의해 반사되어 채널 영역으로 유입될 수 있다.However, since the light-shielding layer LS and the gate electrode G contain a metal material, and the source-drain electrodes S and D also contain a metal material, there is a problem in blocking external light completely. For example, a small amount of external light incident between the gate electrode G and the source-drain electrodes S and D may reflect and flow into the channel region. In addition, external light incident on the light blocking layer LS from the bottom may be reflected by the light blocking layer LS and flow into the channel region.

이는, 금속은 빛의 투과율이 극히 낮아 외부 빛을 직접적으로 차단하는 데는 효율이 좋지만, 빛의 반사율이 상당히 높기 때문에 측면 틈새로 유입되는 빛을 반사시켜 채널 영역으로 유도함으로써 발생하는 문제이다. 따라서, 금속 산화물 반도체 층(A)을 채널 층으로 사용하는 평판 표시장치용 박막 트랜지스터 기판의 경우에는 채널 영역으로 외부의 빛이 침투하지 않도록 하는 효율적인 방안이 요구되고 있다.This is a problem that occurs because metal has a very low light transmittance and is very effective in blocking external light directly, but reflects light that is introduced into the side gap and induces it into the channel region because the light reflectance is quite high. Accordingly, in the case of a thin film transistor substrate for a flat panel display device using the metal oxide semiconductor layer (A) as a channel layer, an efficient method for preventing external light from penetrating the channel region is required.

본 발명의 목적은, 상기 종래 기술에 의한 문제점을 극복하기 위한 것으로서, 금속 산화물 반도체 물질을 포함하는 채널 영역에 외부로부터 빛 유입을 방지한 평판 표시장치용 박막 트랜지스터 기판 및 그 제조 방법을 제공하는 데 있다. 본 발명의 다른 목적은, 금속 산화물 반도체 물질을 포함하는 채널 영역에 외부 빛이 반사되어 채널 영역으로 유입되는 것을 방지한 평판 표시장치용 박막 트랜지스터 기판 및 그 제조 방법을 제공하는 데 있다.An object of the present invention is to overcome the problems caused by the prior art, to provide a thin film transistor substrate for a flat panel display device and a method of manufacturing the same for preventing light from entering the channel region including a metal oxide semiconductor material from the outside have. Another object of the present invention is to provide a thin film transistor substrate for a flat panel display device that prevents external light from being reflected into a channel region including a metal oxide semiconductor material, and a method of manufacturing the same.

상기 본 발명의 목적을 달성하기 위한 본 발명에 의한 금속 산화물 반도체를 포함하는 박막 트랜지스터 기판은, 기판; 기판 위에 형성된 박막 트랜지스터; 상기 기판과 상기 박막 트랜지스터 사이에서 상기 박막 트랜지스터에 상응하는 크기를 갖는 하부 광 흡수층; 상기 박막 트랜지스터를 덮는 보호막; 그리고 상기 보호막 위에서 상기 박막 트랜지스터에 상응하는 크기를 갖는 상부 광 흡수층을 포함한다.A thin film transistor substrate comprising a metal oxide semiconductor according to the present invention for achieving the object of the present invention, the substrate; A thin film transistor formed on the substrate; A lower light absorbing layer having a size corresponding to the thin film transistor between the substrate and the thin film transistor; A protective film covering the thin film transistor; And it includes an upper light absorbing layer having a size corresponding to the thin film transistor on the protective film.

상기 하부 광 흡수층 및 상기 상부 광 흡수층 중 적어도 어느 하나는 실리콘(Si), 게르마늄(Ge) 및 실리콘-게르마늄(SiGe) 중 적어도 어느 하나를 포함하는 반도체 물질, 그리고 구리(Cu) 및 아연(Zn) 중 적어도 어느 하나를 포함하는 산화물 반도체 물질 중 적어도 어느 하나로 형성하는 것을 특징으로 한다.At least one of the lower light absorbing layer and the upper light absorbing layer is a semiconductor material including at least one of silicon (Si), germanium (Ge), and silicon-germanium (SiGe), and copper (Cu) and zinc (Zn) It is characterized in that it is formed of at least one of the oxide semiconductor material including at least one of.

상기 하부 광 흡수층 및 상기 상부 광 흡수층 중 적어도 어느 하나는 100Å 내지 5000Å의 두께를 갖는 것을 특징으로 한다.At least one of the lower light absorbing layer and the upper light absorbing layer is characterized by having a thickness of 100 Å to 5000 Å.

상기 하부 광 흡수층 및 상기 상부 광 흡수층 중 적어도 어느 하나는 금속 물질보다 광 반사율이 낮은 물질을 포함하는 것을 특징으로 한다.At least one of the lower light absorbing layer and the upper light absorbing layer is characterized by including a material having a lower light reflectivity than the metal material.

또한, 본 발명에 의한 금속 산화물 반도체를 포함하는 박막 트랜지스터 기판의 제조 방법은, 기판 위에 하부 광 흡수층을 형성하는 단계; 상기 광 흡수층을 덮는 버퍼층을 형성하는 단계; 상기 광 흡수층과 중첩하는 영역 내에 박막 트랜지스터를 형성하는 단계; 상기 박막 트랜지스터를 덮는 보호막을 형성하는 단계; 그리고 상기 보호막 위에 상기 박막 트랜지스터에 상응하는 크기를 갖는 상부 광 흡수층을 형성하는 단계를 포함한다.In addition, a method of manufacturing a thin film transistor substrate including a metal oxide semiconductor according to the present invention includes forming a lower light absorbing layer on the substrate; Forming a buffer layer covering the light absorbing layer; Forming a thin film transistor in an area overlapping the light absorbing layer; Forming a protective film covering the thin film transistor; And forming an upper light absorbing layer having a size corresponding to the thin film transistor on the protective layer.

상기 하부 광 흡수층 및 상기 상부 광 흡수층 중 적어도 어느 하나는 실리콘(Si), 게르마늄(Ge) 및 실리콘-게르마늄(SiGe) 중 적어도 어느 하나를 포함하는 반도체 물질, 그리고 구리(Cu) 및 아연(Zn) 중 적어도 어느 하나를 포함하는 산화물 반도체 물질 중 적어도 어느 하나로 형성하는 것을 특징으로 한다.At least one of the lower light absorbing layer and the upper light absorbing layer is a semiconductor material including at least one of silicon (Si), germanium (Ge), and silicon-germanium (SiGe), and copper (Cu) and zinc (Zn) It is characterized in that it is formed of at least one of the oxide semiconductor material including at least one of.

상기 하부 광 흡수층 및 상기 상부 광 흡수층 중 적어도 어느 하나는 100Å 내지 5000Å의 두께를 갖도록 형성하는 것을 특징으로 한다.At least one of the lower light absorbing layer and the upper light absorbing layer is characterized in that it is formed to have a thickness of 100Å to 5000Å.

상기 하부 광 흡수층 및 상기 상부 광 흡수층 중 적어도 어느 하나는 금속 물질보다 광 반사율이 낮은 물질로 형성하는 것을 특징으로 한다.At least one of the lower light absorbing layer and the upper light absorbing layer is formed of a material having a lower light reflectivity than the metal material.

본 발명은, 금속 산화물 반도체 물질을 포함하는 박막 트랜지스터의 하부 및 상부 각각에 빛 반사율은 낮고 빛 흡수율이 높은 반도체 물질을 포함하는 광 흡수층을 구비하는 것을 특징으로 한다. 따라서, 외부에서 채널 영역으로 직접 조사되는 것을 방지할 뿐만 아니라, 내측면으로 유입된 빛을 흡수하여 내부에서 빛 반사에 의해 채널 영역으로 빛이 유도되는 현상을 방지할 수 있다. 즉, 본 발명은 광 흡수율이 우수한 반도체 물질로 채널 영역으로 빛이 거의 유입되지 않도록 방지함으로써 박막 트랜지스터의 특성을 유지할 수 있다. 또한, 박막 트랜지스터의 상부와 하부에 배치되는 광 흡수층은 비 금속 물질이므로 광 흡수층에 광전자효과 등에 의한 전하 축적이 발생하지 않는다. 따라서, 광 흡수층을 전기적으로 플로팅(floating) 시켜도 기생 용량이 발생하지 않으므로 박막 트랜지스터에 영향을 주지 않는다. 그 결과, 단위 화소 셀당 박막 트랜지스터가 여러 개 배치되는 유기발광 표시장치의 경우에는 광 흡수층을 개구 영역을 제외한 전체 영역에 걸쳐 넓게 형성할 수 있다.The present invention is characterized in that each of the lower and upper portions of the thin film transistor including the metal oxide semiconductor material includes a light absorbing layer comprising a semiconductor material having low light reflectance and high light absorption. Therefore, it is possible to prevent direct light from being irradiated from the outside to the channel region, as well as to absorb light that has flowed into the inner surface and to induce light into the channel region by light reflection from the inside. That is, the present invention can maintain the characteristics of the thin film transistor by preventing light from entering the channel region with a semiconductor material having excellent light absorption. In addition, since the light absorbing layers disposed on the upper and lower portions of the thin film transistor are non-metallic materials, charge accumulation due to an optoelectronic effect does not occur in the light absorbing layer. Therefore, even if the light absorbing layer is electrically floated, parasitic capacitance does not occur and thus does not affect the thin film transistor. As a result, in the case of an organic light emitting display device in which multiple thin film transistors are disposed per unit pixel cell, the light absorbing layer can be formed widely over the entire area except the opening area.

도 1은 종래의 프린지 필드 방식의 액정표시장치에 포함된 산화물 반도체 층을 갖는 평판형 표시패널을 구성하는 박막 트랜지스터 기판을 나타내는 평면도.
도 2는 도 1에 도시한 평판표시장치의 박막 트랜지스터 기판에서 절취선 I-I'선을 따라 자른 단면도.
도 3은 도 1에 도시한 박막 트랜지스터의 상부에 차광층을 더 포함하는 박막 트랜지스터 기판에서 외부 빛이 유입되는 경로들을 나타내는 단면도.
도 4는 본 발명의 제1 실시 예에 의한 프린지 필드 방식의 액정표시장치에 포함된 산화물 반도체 층을 갖는 박막 트랜지스터 기판을 나타내는 평면도.
도 5는 도 4에 도시한 평판표시장치의 박막 트랜지스터 기판에서 절취선 II-II'선을 따라 자른 단면도.
도 6a 내지 6c는 도 5에 도시한 본 발명의 제1 실시 예에 의한 산화물 반도체 층을 갖는 박막 트랜지스터 기판을 형성하는 과정을 나타낸 단면도들.
도 7은 본 발명의 제2 실시 예에 의한 유기발광 표시장치에 포함된 산화물 반도체 층을 갖는 박막 트랜지스터 기판을 나타내는 평면도.
도 8은 도 7에 도시한 유기발광 표시장치의 박막 트랜지스터 기판에서 절취선 III-III'선을 따라 자른 단면도.1 is a plan view showing a thin film transistor substrate constituting a flat panel display panel having an oxide semiconductor layer included in a conventional fringe field type liquid crystal display device.
FIG. 2 is a cross-sectional view of the thin film transistor substrate of the flat panel display device shown in FIG. 1 taken along line I-I '.
FIG. 3 is a cross-sectional view illustrating paths through which external light flows from the thin film transistor substrate further including a light blocking layer on the thin film transistor illustrated in FIG. 1.
4 is a plan view showing a thin film transistor substrate having an oxide semiconductor layer included in a fringe field type liquid crystal display according to a first embodiment of the present invention.
5 is a cross-sectional view taken along line II-II 'of the thin film transistor substrate of the flat panel display shown in FIG.
6A to 6C are cross-sectional views illustrating a process of forming a thin film transistor substrate having an oxide semiconductor layer according to a first embodiment of the present invention shown in FIG. 5.
7 is a plan view illustrating a thin film transistor substrate having an oxide semiconductor layer included in an organic light emitting display device according to a second embodiment of the present invention.
8 is a cross-sectional view taken along the line III-III 'of the thin film transistor substrate of the organic light emitting display shown in FIG.

이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시 예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. Throughout the specification, the same reference numerals refer to substantially the same components. In the following description, when it is determined that a detailed description of known functions or configurations related to the present invention may unnecessarily obscure the subject matter of the present invention, the detailed description is omitted.

이하, 도 4 내지 도 5를 참조하여 본 발명의 제1 실시 예에 의한 산화물 반도체 층을 갖는 평판형 표시패널을 구성하는 박막 트랜지스터 기판에 대하여 설명한다. 도 4는 본 발명의 제1 실시 예에 의한 프린지 필드 방식의 액정표시장치에 포함된 산화물 반도체 층을 갖는 박막 트랜지스터 기판을 나타내는 평면도이다. 도 5는 도 4에 도시한 액정표시장치의 박막 트랜지스터 기판에서 절취선 II-II'선을 따라 자른 단면도이다.Hereinafter, a thin film transistor substrate constituting a flat panel display panel having an oxide semiconductor layer according to a first embodiment of the present invention will be described with reference to FIGS. 4 to 5. 4 is a plan view showing a thin film transistor substrate having an oxide semiconductor layer included in a fringe field type liquid crystal display according to a first embodiment of the present invention. 5 is a cross-sectional view taken along line II-II 'of the thin film transistor substrate of the liquid crystal display shown in FIG. 4.

도 4 및 도 5에 도시된 박막 트랜지스터 기판은 하부 기판(SUB) 위에 게이트 절연막(GI)을 사이에 두고 교차하는 게이트 배선(GL) 및 데이터 배선(DL)과, 그 교차부마다 형성된 박막 트랜지스터(T)를 구비한다. 그리고 게이트 배선(GL)과 데이터 배선(DL)의 교차 구조에 의해 화소 영역이 정의된다. 이 화소 영역에는 프린지 필드를 형성하도록 보호막(PAS)을 사이에 두고 형성된 화소 전극(PXL)과 공통전극(COM)을 구비한다. 화소 전극(PXL)은 화소 영역에 대응하는 대략 장방형의 모양을 갖고, 공통전극(COM)은 평행한 다수 개의 띠 모양으로 형성한다.The thin film transistor substrate illustrated in FIGS. 4 and 5 includes a gate line GL and a data line DL intersecting the gate insulating layer GI on the lower substrate SUB, and a thin film transistor formed at each intersection ( T). In addition, a pixel area is defined by the cross structure of the gate line GL and the data line DL. The pixel region is provided with a pixel electrode PXL and a common electrode COM formed with a passivation layer PAS interposed therebetween to form a fringe field. The pixel electrode PXL has a substantially rectangular shape corresponding to the pixel area, and the common electrode COM is formed in a plurality of parallel stripe shapes.

공통전극(COM)은 게이트 배선과 나란하게 배열된 공통 배선(CL)과 접속된다. 공통전극(COM)은 공통 배선(CL)을 통해 액정 구동을 위한 기준 전압(혹은 공통 전압)을 공급받는다.The common electrode COM is connected to the common wiring CL arranged in parallel with the gate wiring. The common electrode COM is supplied with a reference voltage (or a common voltage) for driving the liquid crystal through the common wiring CL.

박막 트랜지스터(T)는 게이트 배선(GL)의 게이트 신호에 응답하여 데이터 배선(DL)의 화소 신호가 화소 전극(PXL)에 충전되어 유지하도록 한다. 이를 위해, 박막 트랜지스터(T)는 게이트 배선(GL)에서 분기한 게이트 전극(G), 데이터 배선(DL)에서 분기 된 소스 전극(S), 소스 전극(S)과 대향하며 화소 전극(PXL)과 접속된 드레인 전극(D), 그리고 게이트 절연막(GI) 위에서 게이트 전극(G)과 중첩하며 소스 전극(S)과 드레인 전극(D) 사이에 채널을 형성하는 반도체 층(A)을 포함한다. 반도체 층(A)과 소스 전극(S) 사이에 그리고 반도체 층(A)과 드레인 전극(D) 사이에는 오믹 접촉을 위한 오믹 접촉층을 더 포함할 수도 있다.The thin film transistor T keeps the pixel signal of the data line DL charged and maintained in the pixel electrode PXL in response to the gate signal of the gate line GL. To this end, the thin film transistor T faces the gate electrode G branched from the gate line GL, the source electrode S branched from the data line DL, and the source electrode S, and the pixel electrode PXL. And a drain electrode D connected to the semiconductor layer A, which overlaps the gate electrode G on the gate insulating layer GI and forms a channel between the source electrode S and the drain electrode D. An ohmic contact layer for ohmic contact may be further included between the semiconductor layer A and the source electrode S and between the semiconductor layer A and the drain electrode D.

특히, 반도체 층(A)을 IGZO(Indium Galium Zinc Oxide)와 같은 금속 산화물을 포함하는 산화물 반도체 물질로 형성하는 경우, 높은 전하 이동도 특성에 의해 충전 용량이 큰 대면적 박막 트랜지스터 기판에 유리하다. 그러나 산화물 반도체 물질은 소자의 안정성을 확보하기 위해 상부 표면에 식각액으로부터 보호를 위한 에치 스토퍼(ES)를 더 포함하는 것이 바람직하다. 구체적으로 설명하면, 소스 전극(S)과 드레인 전극(D) 사이를 식각공정으로 분리하는 과정에서 이 부분을 통해 유입되는 식각액으로부터 반도체 층(A)을 보호하도록 에치 스토퍼(ES)를 형성하는 것이 바람직하다.In particular, when the semiconductor layer (A) is formed of an oxide semiconductor material containing a metal oxide such as IGZO (Indium Galium Zinc Oxide), it is advantageous for a large area thin film transistor substrate having a large charge capacity due to high charge mobility characteristics. However, it is preferable that the oxide semiconductor material further includes an etch stopper (ES) for protection from an etchant on the upper surface to secure the stability of the device. Specifically, in the process of separating the source electrode (S) and the drain electrode (D) by an etching process, forming an etch stopper (ES) to protect the semiconductor layer (A) from the etchant flowing through this portion desirable.

게이트 배선(GL)의 일측 단부에는 외부로부터 게이트 신호를 인가받기 위한 게이트 패드(GP)를 포함한다. 게이트 패드(GP)는 게이트 절연막(GI)과 보호막(PAS)을 관통하는 게이트 패드 콘택홀(GPH)을 통해 게이트 패드 단자(GPT)와 접촉한다. 한편, 데이터 배선(DL)의 일측 단부에는 외부로부터 화소 신호를 인가받기 위한 데이터 패드(DP)를 포함한다. 데이터 패드(DP)는 보호막(PAS)을 관통하는 데이터 패드 콘택홀(DPH)을 통해 데이터 패드 단자(DPT)와 접촉한다.One end of the gate wiring GL includes a gate pad GP for receiving a gate signal from the outside. The gate pad GP contacts the gate pad terminal GPT through the gate pad contact hole GPH passing through the gate insulating layer GI and the passivation layer PAS. Meanwhile, one end of the data line DL includes a data pad DP for receiving a pixel signal from the outside. The data pad DP contacts the data pad terminal DPT through the data pad contact hole DPH passing through the passivation layer PAS.

화소 전극(PXL)은 게이트 절연막(GI) 위에서 드레인 전극(D)과 접속한다. 한편, 공통전극(COM)은 화소 전극(PXL)을 덮는 보호막(PAS)을 사이에 두고 화소전극(PXL)과 중첩되게 형성된다. 이와 같은 화소 전극(PXL)과 공통전극(COM) 사이에서 전계가 형성되어 박막 트랜지스터 기판과 컬러 필터 기판 사이에서 수평 방향으로 배열된 액정분자들이 유전 이방성에 의해 회전한다. 그리고 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라져 계조를 구현한다.The pixel electrode PXL is connected to the drain electrode D on the gate insulating layer GI. Meanwhile, the common electrode COM is formed to overlap the pixel electrode PXL with the passivation layer PAS covering the pixel electrode PXL interposed therebetween. An electric field is formed between the pixel electrode PXL and the common electrode COM such that liquid crystal molecules arranged in a horizontal direction between the thin film transistor substrate and the color filter substrate rotate by dielectric anisotropy. In addition, light transmission through the pixel region is changed according to the degree of rotation of the liquid crystal molecules, thereby realizing gradation.

본 발명의 제1 실시 예에서는 금속 산화물 반도체 물질을 포함하는 채널 층(A)으로, 특히 채널 영역으로, 외부에서 유입되는 빛을 흡수하기 위한 흡수층을 더 구비하는 것을 특징으로 한다. 채널 영역은 소스 전극(S)과 드레인 전극(D)의 서로 마주보는 경계선 사이를 차지하는 산화물 반도체 층(A) 영역이다. 도 4와 도 5의 반도체 채널 층(A) 중 빗금으로 표시한 영역이 채널 영역을 나타낸다.In a first embodiment of the present invention, a channel layer (A) including a metal oxide semiconductor material, in particular a channel region, is further characterized by further comprising an absorbing layer for absorbing light from the outside. The channel region is an oxide semiconductor layer (A) region occupying between the boundary lines of the source electrode (S) and the drain electrode (D) facing each other. The area indicated by hatched in the semiconductor channel layer A of FIGS. 4 and 5 represents the channel area.

예를 들어, 기판(SUB)의 하부면에서 유입되는 빛을 차단 및 흡수하기 위해서 게이트 전극(G)의 하부에는 하부 광 흡수층(LLA)이 배치된다. 하부 광 흡수층(LLA)의 크기는 적어도 채널 영역보다 큰 것이 바람직하다. 가급적 외부에서 유입되는 빛을 효과적으로 방지하기 위해서는, 화소 전극(PXL)과 공통 전극(COM)이 형성하는 개구 영역을 침범하지 않는 범위에서 박막 트랜지스터(T) 전체를 가릴 수 있는 크기를 가지는 것이 좋다.For example, a lower light absorbing layer LLA is disposed under the gate electrode G to block and absorb light flowing from the lower surface of the substrate SUB. The size of the lower light absorbing layer LLA is preferably at least larger than the channel region. In order to effectively prevent light from flowing in from the outside, it is desirable to have a size capable of covering the entire thin film transistor T in a range that does not invade the opening area formed by the pixel electrode PXL and the common electrode COM.

또한, 기판(SUB)의 상부면에서 유입되는 빛을 차단 및 흡수하기 위해서 박막 트랜지스터(T)의 상부에는 상부 광 흡수층(ULA)이 배치된다. 특히, 상부 광 흡수층(ULA) 소스-드레인 전극(S-D)을 덮는 보호막(PAS) 위에 형성하는 것이 바람직하다. 상부 광 흡수층(ULA)의 크기는 적어도 채널 영역보다 큰 것이 바람직하다. 가급적 외부에서 유입되는 빛을 효과적으로 방지하기 위해서는, 화소 전극(PXL)과 공통 전극(COM)이 형성하는 개구 영역을 침범하지 않는 범위에서 박막 트랜지스터(T) 전체를 가릴 수 있는 크기를 가지는 것이 좋다.In addition, an upper light absorbing layer ULA is disposed on the thin film transistor T in order to block and absorb light flowing from the upper surface of the substrate SUB. In particular, it is preferable to form on the passivation layer PAS covering the upper light absorbing layer ULA source-drain electrode S-D. The size of the upper light absorbing layer (ULA) is preferably at least larger than the channel region. In order to effectively prevent light from flowing in from the outside, it is desirable to have a size capable of covering the entire thin film transistor T in a range that does not invade the opening area formed by the pixel electrode PXL and the common electrode COM.

그리고 하부 광 흡수층(LLA) 및 상부 광 흡수층(ULA)은 빛에 대한 반사율이 금속물질보다 낮은 물질을 포함하는 것이 바람직하다. 따라서, 하부 광 흡수층(LLA) 및 상부 광 흡수층(ULA)은 비 금속 물질을 포함하는 것이 바람직하다. 또한, 하부 광 흡수층(LLA) 및 상부 광 흡수층(ULA)은 빛에 대한 흡수율이 높은 물질을 포함하는 것이 바람직하다. 이를 위해, 하부 광 흡수층(LLA) 및 상부 광 흡수층(ULA)은 실리콘(Si), 게르마늄(Ge) 및 실리콘-게르마늄(SiGe)이 복합적으로 이루어진 반도체 물질, 실린콘(Si) 혹은 게르마늄(Ge) 단일 물질로 이루어진 반도체 물질, 그리고 구리(Cu) 및 아연(Zn) 중 적어도 어느 하나를 포함하는 산화물 반도체 물질 중 적어도 어느 하나로 형성하는 것이 바람직하다.In addition, the lower light absorbing layer (LLA) and the upper light absorbing layer (ULA) preferably include a material having a lower reflectance to light than a metal material. Accordingly, the lower light absorbing layer LLA and the upper light absorbing layer ULA preferably include a non-metallic material. In addition, the lower light absorbing layer (LLA) and the upper light absorbing layer (ULA) preferably include a material having a high absorption rate for light. To this end, the lower light absorbing layer (LLA) and the upper light absorbing layer (ULA) are a semiconductor material composed of silicon (Si), germanium (Ge), and silicon-germanium (SiGe), silicon (Si), or germanium (Ge). It is preferable to form at least one of a semiconductor material made of a single material and an oxide semiconductor material including at least one of copper (Cu) and zinc (Zn).

한편, 하부 광 흡수층(LLA) 및 상부 광 흡수층(ULA)은 빛에 대한 투과율이 낮아야 한다. 빛에 대한 투과율은 물질의 고유의 특성을 고려함과 동시에 박막의 두께에 의해 결정된다. 따라서, 하부 광 흡수층(LLA) 및 상부 광 흡수층(ULA)을 반도체 물질로 형성하는 경우, 100Å(10nm) 내지 5000Å(500nm)의 두께로 형성하는 것이 바람직하다.On the other hand, the lower light absorbing layer (LLA) and the upper light absorbing layer (ULA) should have low transmittance to light. The transmittance to light is determined by the thickness of the thin film while taking into account the inherent properties of the material. Accordingly, when the lower light absorbing layer LLA and the upper light absorbing layer ULA are formed of a semiconductor material, it is preferable to form a thickness of 100 mm 2 (10 nm) to 5000 mm 2 (500 nm).

이하, 본 발명의 제1 실시 예에 의한 프린지 필드 방식의 액정표시장치에 포함된 산화물 반도체 층을 갖는 평판형 표시패널을 구성하는 박막 트랜지스터 기판을 제조하는 방법을 설명한다. 도 6a 내지 6c는 도 5에 도시한 본 발명의 제1 실시 예에 의한 산화물 반도체 층을 갖는 박막 트랜지스터 기판을 형성하는 과정을 나타낸 단면도들이다.Hereinafter, a method of manufacturing a thin film transistor substrate constituting a flat panel display panel having an oxide semiconductor layer included in a fringe field type liquid crystal display device according to a first embodiment of the present invention will be described. 6A to 6C are cross-sectional views illustrating a process of forming a thin film transistor substrate having an oxide semiconductor layer according to a first embodiment of the present invention shown in FIG. 5.

투명한 유리 기판(SUB) 위에 실리콘(Si), 게르마늄(Ge) 및 실리콘-게르마늄(SiGe)이 복합적으로 이루어진 반도체 물질, 실린콘(Si) 혹은 게르마늄(Ge) 단일 물질로 이루어진 반도체 물질, 그리고 구리(Cu) 및 아연(Zn) 중 적어도 어느 하나를 포함하는 산화물 반도체 물질 중 적어도 어느 하나를 100Å 내지 5000Å의 두께로 도포하고 패턴하여 하부 광 흡수층(LLA)을 형성한다. 이때, 하부 광 흡수층(LLA)은 향후 형성될 박막 트랜지스터(T) 크기에 상응하는 크기로 형성하는 것이 바람직하다. 하부 광 흡수층(LLA)이 형성된 기판(SUB) 상부 전체 면에, 산화 실리콘(SiOx) 혹은 질화 실리콘(SiNx)으로 버퍼 층(BF)을 도포한다. (도 6a)A semiconductor material composed of silicon (Si), germanium (Ge), and silicon-germanium (SiGe) on a transparent glass substrate (SUB), a semiconductor material made of a single silicon (Si) or germanium (Ge) material, and copper ( At least one of the oxide semiconductor material including at least one of Cu) and zinc (Zn) is coated with a thickness of 100 Å to 5000 Å and patterned to form a lower light absorbing layer (LLA). At this time, the lower light absorbing layer LLA is preferably formed to a size corresponding to the size of the thin film transistor T to be formed in the future. The buffer layer BF is coated with silicon oxide (SiOx) or silicon nitride (SiNx) on the entire upper surface of the substrate SUB on which the lower light absorbing layer LLA is formed. (Figure 6a)

버퍼 층(BF) 위에 게이트 배선(GL), 데이터 배선(DL) 그리고 게이트 배선(GL)과 데이터 배선(DL)의 교차 영역에 배치되는 박막 트랜지스터(T)를 형성한다. 박막 트랜지스터(T)가 형성된 기판(SUB) 상부 전체 면에 보호막(PAS)을 도포한다. 보호막(PAS) 위에 투명 도전 물질로 박막 트랜지스터(T)의 드레인 전극(D)과 접속하는 화소 전극(PXL)을 형성한다. 수평 전계 방식의 박막 트랜지스터 기판인 경우에는 공통 전극(COM)을 더 형성한다. (도 6b)On the buffer layer BF, a thin film transistor T disposed in the crossing region of the gate line GL, the data line DL, and the gate line GL and the data line DL is formed. A passivation layer PAS is applied to the entire surface of the substrate SUB on which the thin film transistor T is formed. A pixel electrode PXL connecting the drain electrode D of the thin film transistor T with a transparent conductive material is formed on the passivation layer PAS. In the case of a thin film transistor substrate of a horizontal electric field method, a common electrode COM is further formed. (Figure 6b)

보호막(PAS) 위에, 실리콘(Si), 게르마늄(Ge) 및 실리콘-게르마늄(SiGe)이 복합적으로 이루어진 반도체 물질, 실린콘(Si) 혹은 게르마늄(Ge) 단일 물질로 이루어진 반도체 물질, 그리고 구리(Cu) 및 아연(Zn) 중 적어도 어느 하나를 포함하는 산화물 반도체 물질 중 적어도 어느 하나를 100Å 내지 5000Å의 두께로 도포하고 패턴하여 박막 트랜지스터(T)와 중첩하도록 상부 광 흡수층(ULA)을 형성한다. 이때, 상부 광 흡수층(ULA)은 그 아래에 형성된 박막 트랜지스터(T) 크기에 상응하는 크기를 갖는 것이 바람직하다. (도 6c)
On the passivation layer (PAS), a semiconductor material composed of silicon (Si), germanium (Ge) and silicon-germanium (SiGe) in combination, a semiconductor material made of silicon (Si) or germanium (Ge) single material, and copper (Cu) ) And zinc (Zn), and at least one of oxide semiconductor materials including at least one of 100 µm to 5000 µm is applied and patterned to form an upper light absorbing layer (ULA) so as to overlap the thin film transistor (T). In this case, it is preferable that the upper light absorbing layer (ULA) has a size corresponding to the size of the thin film transistor (T) formed thereunder. (Figure 6c)

이하, 도 7 및 도 8을 참조하여 본 발명의 제2 실시 예에 의한 산화물 반도체 층을 갖는 평판형 표시패널을 구성하는 박막 트랜지스터 기판에 대하여 설명한다. 도 7은 본 발명의 제2 실시 예에 의한 유기발광 표시장치에 포함된 산화물 반도체 층을 갖는 박막 트랜지스터 기판을 나타내는 평면도이다. 도 8은 도 7에 도시한 유기발광 표시장치의 박막 트랜지스터 기판에서 절취선 III-III'선을 따라 자른 단면도이다.Hereinafter, a thin film transistor substrate constituting a flat panel display panel having an oxide semiconductor layer according to a second embodiment of the present invention will be described with reference to FIGS. 7 and 8. 7 is a plan view illustrating a thin film transistor substrate having an oxide semiconductor layer included in an organic light emitting display device according to a second embodiment of the present invention. 8 is a cross-sectional view taken along the line III-III 'of the thin film transistor substrate of the organic light emitting display shown in FIG. 7.

도 7 및 8을 참조하면, 유기발광 표시장치용 박막 트랜지스터 기판은 스위칭 TFT(ST), 스위칭 TFT와 연결된 구동 TFT(DT), 구동 TFT(DT)에 접속된 유기발광 다이오드의 애노드 전극(ANO)을 포함한다. 도면으로 도시하지 않았지만, 애노드 전극(ANO) 위에는 유기발광 다이오드 증착 공정에서 형성되는 유기물질들과 캐소드 전극이 적층된다.Referring to FIGS. 7 and 8, a thin film transistor substrate for an organic light emitting display device includes a switching TFT (ST), a driving TFT (DT) connected to the switching TFT, and an anode electrode (ANO) of an organic light emitting diode connected to the driving TFT (DT). It includes. Although not illustrated in the drawing, organic materials and cathode electrodes formed in an organic light emitting diode deposition process are stacked on the anode electrode ANO.

유리 기판(SUB) 위에 스위칭 TFT(ST)는 게이트 라인(GL)과 데이터 라인(DL)이 교차하는 부위에 형성되어 있다. 스위칭 TFT(ST)는 화소를 선택하는 기능을 한다. 스위칭 TFT(ST)는 게이트 라인(GL)에서 분기하는 게이트 전극(SG)과, 반도체 채널 층(SA)과, 소스 전극(SS)과, 드레인 전극(SD)을 포함한다. 그리고 구동 TFT(DT)는 스위칭 TFT(ST)에 의해 선택된 화소의 애노드 전극(ANO)을 구동하는 역할을 한다. 구동 TFT(DT)는 스위칭 TFT(ST)의 드레인 전극(SD)과 연결된 게이트 전극(DG)과, 반도체 채널층(DA), 구동 전류 전송 배선(VDD)에 연결된 소스 전극(DS)과, 드레인 전극(DD)을 포함한다. 구동 TFT(DT)의 드레인 전극(DD)은 유기발광 다이오드의 애노드 전극(ANO)과 연결되어 있다.The switching TFT ST is formed on the glass substrate SUB at a region where the gate line GL and the data line DL intersect. The switching TFT (ST) functions to select a pixel. The switching TFT ST includes a gate electrode SG branching from the gate line GL, a semiconductor channel layer SA, a source electrode SS, and a drain electrode SD. Further, the driving TFT DT serves to drive the anode electrode ANO of the pixel selected by the switching TFT ST. The driving TFT DT includes a gate electrode DG connected to the drain electrode SD of the switching TFT ST, a semiconductor channel layer DA, a source electrode DS connected to the driving current transfer wiring VDD, and a drain It includes an electrode DD. The drain electrode DD of the driving TFT DT is connected to the anode electrode ANO of the organic light emitting diode.

도 8에서 도시한 박막 트랜지스터는 탑 게이트(Top Gate) 구조를 갖는다. 따라서, 스위칭 TFT(ST)의 반도체 채널 층(SA) 및 구동 TFT(DT)의 반도체 채널 층(DA)들이 먼저 형성되고, 그 위를 덮는 게이트 절연막(GI) 위에 게이트 전극들(SG, DG)이 반도체 채널 층들(SA, DA)의 중심부에 중첩되어 형성된다. 한편, 반도체 채널 층들(SA, DA)의 양 측면에는 콘택홀을 통해 소스 전극들(SS, DS) 및 드레인 전극들(SD, DD)이 연결된다. 소스 전극(SS, DS) 및 드레인 전극(SD, DD)은 게이트 전극들(SG, DG)을 덮는 절연층(INS) 위에 형성된다.The thin film transistor illustrated in FIG. 8 has a top gate structure. Accordingly, the semiconductor channel layer SA of the switching TFT ST and the semiconductor channel layers DA of the driving TFT DT are formed first, and the gate electrodes SG and DG on the gate insulating film GI covering the semiconductor layer layer DA. The semiconductor channel layers SA and DA are formed to overlap the center. Meanwhile, source electrodes SS, DS and drain electrodes SD and DD are connected to both sides of the semiconductor channel layers SA and DA through a contact hole. The source electrodes SS and DS and the drain electrodes SD and DD are formed on the insulating layer INS covering the gate electrodes SG and DG.

또한, 화소 영역이 배치되는 표시 영역의 외주부에는, 각 게이트 라인(GL)의 일측 단부에 형성된 게이트 패드(GP), 각 데이터 라인(DL)의 일측 단부에 형성된 데이터 패드(DP), 그리고 각 구동 전류 전송 배선(VDD)의 일측 단부에 형성된 구동 전류 패드(VDP)가 배치된다. 스위칭 TFT(ST)와 구동 TFT(DT)가 형성된 기판(SUB) 위에 보호막(PAS)이 전면 도포된다. 그리고 게이트 패드(GP), 데이터 패드(DP), 구동 전류 패드(VDP), 그리고, 구동 TFT(DT)의 드레인 전극(DD)을 노출하는 콘택홀이 형성된다. 그리고 기판(SUB) 중에서 표시 영역 위에는 평탄화 막(PL)이 도포된다. 평탄화 막(PL)은 유기발광 다이오드를 구성하는 유기물질을 매끈한 평면 상태에서 도포하기 위해 기판 표면의 거칠기를 균일하게 하는 기능을 한다.In addition, a gate pad GP formed at one end of each gate line GL, a data pad DP formed at one end of each data line DL, and each drive on an outer circumference of the display area where the pixel area is disposed. A driving current pad VDP formed at one end of the current transfer wiring VDD is disposed. A passivation layer PAS is applied over the substrate SUB on which the switching TFT ST and the driving TFT DT are formed. Then, a contact hole exposing the gate pad GP, the data pad DP, the driving current pad VDP, and the drain electrode DD of the driving TFT DT is formed. In addition, a planarization film PL is applied on the display area of the substrate SUB. The planarization film PL serves to uniformize the roughness of the substrate surface in order to apply the organic material constituting the organic light emitting diode in a smooth flat state.

평탄화 막(PL) 위에는 콘택홀을 통해 구동 TFT(DT)의 드레인 전극(DD)과 접촉하는 애노드 전극(ANO)이 형성된다. 또한, 평탄화 막(PL)이 형성되지 않은 표시 영역의 외주부에서도, 보호막(PAS)에 형성된 콘택홀을 통해 노출된 게이트 패드(GP), 데이터 패드(DP) 그리고 구동 전류 패드(VDP) 위에 형성된 게이트 패드 단자(GPT), 데이터 패드 단자(DPT) 그리고 구동 전류 패드 단자(VDPT)가 각각 형성된다. 표시 영역 내에서 특히 화소 영역을 제외한 기판(SUB) 위에 뱅크(BA)가 형성된다. 그리고 뱅크(BA)의 일부 상부에 스페이서(SP)를 더 형성한다.An anode ANO is formed on the planarization film PL to contact the drain electrode DD of the driving TFT DT through the contact hole. In addition, the gate formed on the gate pad GP, the data pad DP, and the driving current pad VDP exposed through the contact hole formed in the passivation layer PAS even in the outer periphery of the display area where the planarization film PL is not formed. The pad terminal GPT, the data pad terminal DPT, and the driving current pad terminal VDPT are respectively formed. In the display area, the bank BA is formed on the substrate SUB excluding the pixel area. Further, a spacer SP is further formed on a portion of the bank BA.

본 발명의 제2 실시 예에서는 금속 산화물 반도체 물질을 포함하는 채널 층(A)으로, 특히 채널 영역으로, 외부에서 유입되는 빛을 흡수하기 위한 흡수층을 더 구비하는 것을 특징으로 한다. 제2 실시 예의 경우, 박막 트랜지스터가 탑 게이트 (Top Gate) 구조를 갖기 때문에, 채널 영역은 소스 전극(SS, DS)과 드레인 전극(SD, DD)사이에 배치된 게이트 전극(SG, DG)과 중첩하는 산화물 반도체 층(SA, DA) 영역이다. 도 7과 도 8의 반도체 채널 층(SA, DA) 중 빗금으로 표시한 영역이 채널 영역을 나타낸다.In a second embodiment of the present invention, a channel layer (A) including a metal oxide semiconductor material, in particular a channel region, is further characterized in that it further comprises an absorption layer for absorbing light entering from the outside. In the case of the second embodiment, since the thin film transistor has a top gate structure, the channel region includes the gate electrodes SG and DG disposed between the source electrodes SS and DS and the drain electrodes SD and DD. It is an overlapping oxide semiconductor layer (SA, DA) region. The hatched areas in the semiconductor channel layers SA and DA of FIGS. 7 and 8 represent channel areas.

예를 들어, 기판(SUB)의 하부면에서 유입되는 빛을 차단 및 흡수하기 위해서 게이트 전극(SG, DG)의 하부에는 하부 광 흡수층(LLA)이 배치된다. 특히, 유기발광 표시장치의 경우, 박막 트랜지스터가 2개 이상 배치된다. 따라서, 하부 광 흡수층(LLA)은 모든 박막 트랜지스터(ST, DT)의 반도체 층(SA, DA)을 포함하는 면적을 갖는 것이 바람직하다. 가급적 외부에서 유입되는 빛을 효과적으로 방지하기 위해서는, 화소 전극(PXL)이 차지하는 개구 영역을 침범하지 않는 범위에서 박막 트랜지스터(ST, DT) 전체를 가릴 수 있는 크기를 가지는 것이 좋다. 도 7에서는 화소 전극(PXL)을 제외한 비 개구 영역 전체를 덮도록 형성하였다.For example, a lower light absorbing layer LLA is disposed below the gate electrodes SG and DG to block and absorb light flowing from the lower surface of the substrate SUB. In particular, in the case of an organic light emitting display device, two or more thin film transistors are disposed. Therefore, the lower light absorbing layer LLA preferably has an area including the semiconductor layers SA and DA of all the thin film transistors ST and DT. In order to effectively prevent light from flowing in from the outside, it is desirable to have a size capable of covering the entire thin film transistors ST and DT in a range that does not invade the opening area occupied by the pixel electrode PXL. In FIG. 7, the entire non-opening area except the pixel electrode PXL is formed.

또한, 기판(SUB)의 상부면에서 유입되는 빛을 차단 및 흡수하기 위해서 박막 트랜지스터(ST, DT)의 상부에는 상부 광 흡수층(ULA)이 배치된다. 특히, 상부 광 흡수층(ULA) 소스-드레인 전극(SS-SD, DS-DD)을 덮는 보호막(PAS) 위에 형성하는 것이 바람직하다. 상부 광 흡수층(ULA)의 크기는 적어도 채널 영역보다 큰 것이 바람직하다. 가급적 외부에서 유입되는 빛을 효과적으로 방지하기 위해서는, 화소 전극(PXL)이 차지하는 개구 영역을 침범하지 않는 범위에서 박막 트랜지스터(ST, DT) 전체를 가릴 수 있는 크기를 가지는 것이 좋다. 도 7에서는 하부 광 흡수층(LLA)과 상부 광 흡수층(ULA)의 크기를 동일하게 형성하였다.In addition, an upper light absorbing layer (ULA) is disposed on the thin film transistors (ST, DT) to block and absorb light flowing from the upper surface of the substrate (SUB). In particular, it is preferable to form on the passivation layer (PAS) covering the upper light absorbing layer (ULA) source-drain electrodes (SS-SD, DS-DD). The size of the upper light absorbing layer (ULA) is preferably at least larger than the channel region. In order to effectively prevent light from flowing in from the outside, it is desirable to have a size capable of covering the entire thin film transistors ST and DT in a range that does not invade the opening area occupied by the pixel electrode PXL. In FIG. 7, the sizes of the lower light absorbing layer (LLA) and the upper light absorbing layer (ULA) are the same.

그리고 하부 광 흡수층(LLA) 및 상부 광 흡수층(ULA)은 빛에 대한 반사율이 금속물질보다 낮은 물질을 포함하는 것이 바람직하다. 따라서, 하부 광 흡수층(LLA) 및 상부 광 흡수층(ULA)은 비 금속 물질을 포함하는 것이 바람직하다. 또한, 하부 광 흡수층(LLA) 및 상부 광 흡수층(ULA)은 빛에 대한 흡수율이 높은 물질을 포함하는 것이 바람직하다. 이를 위해, 하부 광 흡수층(LLA) 및 상부 광 흡수층(ULA)은 실리콘(Si), 게르마늄(Ge) 및 실리콘-게르마늄(SiGe)이 복합적으로 이루어진 반도체 물질, 실린콘(Si) 혹은 게르마늄(Ge) 단일 물질로 이루어진 반도체 물질, 그리고 구리(Cu) 및 아연(Zn) 중 적어도 어느 하나를 포함하는 산화물 반도체 물질 중 적어도 어느 하나로 형성하는 것이 바람직하다.In addition, the lower light absorbing layer (LLA) and the upper light absorbing layer (ULA) preferably include a material having a lower reflectance to light than a metal material. Accordingly, the lower light absorbing layer LLA and the upper light absorbing layer ULA preferably include a non-metallic material. In addition, the lower light absorbing layer (LLA) and the upper light absorbing layer (ULA) preferably include a material having a high absorption rate for light. To this end, the lower light absorbing layer (LLA) and the upper light absorbing layer (ULA) are silicon (Si), germanium (Ge), and silicon-germanium (SiGe) composite semiconductor material, silicon (Si), or germanium (Ge). It is preferable to form at least one of a semiconductor material made of a single material and an oxide semiconductor material including at least one of copper (Cu) and zinc (Zn).

한편, 하부 광 흡수층(LLA) 및 상부 광 흡수층(ULA)은 빛에 대한 투과율이 낮아야 한다. 빛에 대한 투과율은 물질의 고유의 특성을 고려함과 동시에 박막의 두께에 의해 결정된다. 따라서, 하부 광 흡수층(LLA) 및 상부 광 흡수층(ULA)을 실리콘(Si), 게르마늄(Ge) 및 실리콘-게르마늄(SiGe)이 복합적으로 이루어진 반도체 물질, 실린콘(Si) 혹은 게르마늄(Ge) 단일 물질로 이루어진 반도체 물질, 그리고 구리(Cu) 및 아연(Zn) 중 적어도 어느 하나를 포함하는 산화물 반도체 물질 중 적어도 어느 하나로 형성하는 경우, 100Å 내지 5000Å의 두께로 형성하는 것이 바람직하다.
On the other hand, the lower light absorbing layer (LLA) and the upper light absorbing layer (ULA) should have low transmittance to light. The transmittance to light is determined by the thickness of the thin film while taking into account the inherent properties of the material. Therefore, the lower light absorbing layer (LLA) and the upper light absorbing layer (ULA) are silicon (Si), germanium (Ge), and a silicon-germanium (SiGe) composite semiconductor material, silicon (Si), or germanium (Ge) single When formed of at least one of a semiconductor material made of a material and an oxide semiconductor material including at least one of copper (Cu) and zinc (Zn), it is preferable to form a thickness of 100 mm to 5000 mm.

본 발명에 의한 광 흡수층은 금속 물질에 비해서 광 반사율은 극히 낮고, 광 투과율은 금속 물질과 비슷하고, 광 흡수율이 금속 물질에 비해서 우수한 특징을 갖는다. 따라서, 금속 물질로 형성하는 광 차단층보다도 외부에서 반도체 채널 층으로 유입될 수 있는 빛을 더 효율적으로 차단할 수 있으므로 금속 산화물 반도체 물질을 사용하는 박막 트랜지스터 소자의 특성을 오랜 시간 유지할 수 있다.The light absorbing layer according to the present invention has an extremely low light reflectance, a light transmittance similar to that of a metal material, and an excellent light absorbing property compared to a metal material. Therefore, since light that can flow from the outside into the semiconductor channel layer can be blocked more efficiently than the light blocking layer formed of a metal material, characteristics of the thin film transistor device using the metal oxide semiconductor material can be maintained for a long time.

특히, 본 발명에 의한 광 흡수층은 금속 물질이 아닌 반도체 물질로 형성한다는 데 특징이 있다. 금속으로 광 흡수층을 형성하는 경우, 금속이 빛을 차단하면서, 광전자 효과 및/또는 그와 유사한 현상에 의해 전하가 유기될 수 있다. 이 경우, 그 상부 혹은 하부에 있는 박막 트랜지스터의 채널 층에 영향을 주어 소자 특성이 열화될 수 있다. 그리고 광 흡수층을 채널 영역 이외의 영역까지 넒게 형성하면, 정전 용량이 더 발생하여 소자 동작의 조건이 크게 변화한다. 따라서, 금속 광 흡수층은 최대한 작은 면적으로 형성하여야 한다.In particular, the light absorbing layer according to the present invention is characterized in that it is formed of a semiconductor material rather than a metallic material. When the light absorbing layer is formed of a metal, while the metal blocks light, charges can be induced by the photoelectron effect and / or similar phenomena. In this case, device characteristics may be deteriorated by affecting the channel layer of the thin film transistor on the upper or lower portion. In addition, when the light absorbing layer is formed to extend to a region other than the channel region, electrostatic capacitance is generated and the conditions of device operation are greatly changed. Therefore, the metal light absorbing layer should be formed as small as possible.

또한, 금속으로 만든 광 흡수층에 전하가 유기되는 것을 방지하기 위해서는, 배선으로 연결하여 유기된 전하를 외부로 방출하여야 한다. 광 흡수층을 최소한의 크기만으로 형성하면, 반사 경로를 통해 유입되는 빛을 효과적으로 방지할 수 없다. 그리고 유기된 전하를 배출하기 위해 광 흡수층을 배선과 연결하는 경우, 콘택홀을 형성하여야 하는데 이는 개구 영역을 감소하는 원인이 된다.In addition, in order to prevent electric charges from being induced in the light absorbing layer made of metal, the induced electric charges must be discharged to the outside by connecting with wiring. If the light absorbing layer is formed with a minimum size, it is not possible to effectively prevent light entering through the reflection path. In addition, when the light absorbing layer is connected to the wiring to discharge the induced charge, a contact hole must be formed, which causes a decrease in the opening area.

하지만, 본 발명에서처럼, 광 흡수층을 반도체 물질로 형성하는 경우, 반도체는 에너지 밴드 갭이 존재하므로, 금속과 같은 도체 성질을 갖는 경우에도, 전하가 유기되어 하부 및 상부에 배치된 박막 트랜지스터의 채널 층에 영향을 주는 문제가 발생하지 않는다. 따라서, 광 흡수층의 면적을 최대한의 면적으로 형성할 수 있으므로, 반사 경로에 의해 유입되는 모든 빛을 효과적으로 차단할 수 있다. 또한, 전하를 배출하는 배선을 연결할 콘택홀을 형성할 필요가 없으므로, 개구 영역을 최대한으로 확보할 수도 있다.However, as in the present invention, when the light absorbing layer is formed of a semiconductor material, since the semiconductor has an energy band gap, even in the case of having a conductor property such as a metal, a channel layer of a thin film transistor disposed on the lower and upper portions of the charge is induced. There are no problems affecting them. Therefore, since the area of the light absorbing layer can be formed with the maximum area, it is possible to effectively block all light flowing through the reflection path. In addition, since it is not necessary to form a contact hole to connect the wiring for discharging electric charges, the opening area can be secured as much as possible.

본 발명에서 광 흡수층으로 사용하는 반도체 물질은 P형 및 N형 중 어느 것을 사용하여도 좋다. 또한, 비정질, 미세결정, 다결정 등 어떠한 종류이어도 좋다. 또한, 반도체 물질은 불순물을 도핑함으로써, 비저항을 조절할 수 있다. 예를 들어, 앞에서 설명한 광 흡수층에 사용할 반도체 물질을 증착 혹은 스퍼터링 방법으로 형성하는 과정에서 불순물 도핑 농도를 낮게 조절하여, 형성된 광 흡수층은 절연막과 같은 부도체 수준의 비저항을 가지도록 할 수 있다. 부도체 수준의 박막으로 본 발명의 목적에 부합하는 광 차폐층을 형성할 수 있다.The semiconductor material used as the light absorbing layer in the present invention may be either P-type or N-type. Further, any kind of amorphous, microcrystalline, or polycrystalline may be used. In addition, the specific resistance of the semiconductor material can be controlled by doping impurities. For example, in the process of forming a semiconductor material to be used for the above-described light absorbing layer by a deposition or sputtering method, the impurity doping concentration is controlled to be low, so that the formed light absorbing layer has a specific resistance such as an insulating layer. It is possible to form a light shielding layer conforming to the object of the present invention with a non-conductor-level thin film.

다른 예로, 광 흡수층에 사용할 반도체 물질을 증착한 후, 열 표면처리, 플라즈마 처리 혹은 불순물 주입을 통하여 금속 수준의 비저항을 갖는 광 흡수층으로 형성할 수 있다. 이 경우, 박막 트랜지스터에 추가적인 게이트 전극으로 활용함으로써 이중 게이트 구조의 박막 트랜지스터를 구현할 수 있다. 또는 보조 용량의 전극으로 활용할 수도 있다.As another example, after depositing a semiconductor material to be used for the light absorbing layer, it may be formed as a light absorbing layer having a specific resistance of a metal level through thermal surface treatment, plasma treatment or impurity implantation. In this case, a thin film transistor having a double gate structure can be implemented by using it as an additional gate electrode in the thin film transistor. Alternatively, it may be used as an electrode of an auxiliary capacity.

또 다른 예로, 필요하다면, 광 흡수층에 사용할 반도체 물질을 일반 반도체 증착 공정 조건으로 증착하여 반도체 수준의 비저항을 갖는 광 흡수층을 형성할 수도 있다. 이상과 같이, 반도체 물질로 형성한 광 흡수층은 금속에서 발생할 수 있는 문제를 야기하지 않으면서, 전기적 성질을 부도체, 반도체 및 도체의 성질 중 어느 하나를 가지도록 비저항 값을 0.1 ohm·cm 내지 1.0x107 ohm·cm 범위에서 임으로 조절할 수 있다.
As another example, if necessary, a semiconductor material to be used for the light absorbing layer may be deposited under general semiconductor deposition process conditions to form a light absorbing layer having a semiconductor-level specific resistance. As described above, the light absorbing layer formed of a semiconductor material has a specific resistance value of 0.1 ohm · cm to 1.0x10 7 to have any one of properties of a non-conductor, a semiconductor, and a conductor without causing a problem that may occur in a metal. It can be adjusted arbitrarily in the ohm · cm range.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위 내에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명은 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구 범위에 의해 정해져야만 할 것이다.Through the above description, those skilled in the art will appreciate that various changes and modifications can be made without departing from the spirit of the present invention. Therefore, the present invention should not be limited to the contents described in the detailed description, but should be defined by the claims.

T: 박막 트랜지스터 SUB: 기판
GL: 게이트 배선 CL: 공통 배선
DL: 데이터 배선 PXL: 화소 전극
COM: 공통 전극 GP: 게이트 패드
DP: 데이터 패드 GPT: 게이트 패드 단자
DPT: 데이터 패드 단자 GPH: 게이트 패드 콘택홀
DPH: 데이터 패드 콘택홀 ES: 에치 스토퍼
G: 게이트 전극 S: 소스 전극
D: 드레인 전극 A: 반도체 채널 층
GI: 게이트 절연막 PAS: 보호막
LS: 광 차단층
LLA: 하부 광 흡수층 ULA: 상부 광 흡수층T: Thin film transistor SUB: Substrate
GL: Gate wiring CL: Common wiring
DL: Data wiring PXL: Pixel electrode
COM: Common electrode GP: Gate pad
DP: Data pad GPT: Gate pad terminal
DPT: Data pad terminal GPH: Gate pad contact hole
DPH: Data pad contact hole ES: Etch stopper
G: Gate electrode S: Source electrode
D: drain electrode A: semiconductor channel layer
GI: gate insulating film PAS: protective film
LS: light blocking layer
LLA: lower light absorbing layer ULA: upper light absorbing layer

Claims (8)

기판;
상기 기판 위에 정의된 개구 영역과 비 개구 영역을 구비한 화소 영역에서 상기 비 개구 영역에 형성된 스위칭 박막 트랜지스터 및 구동 박막 트랜지스터;
상기 기판과 상기 스위칭 및 구동 박막 트랜지스터 사이에서 상기 비 개구 영역 전체를 덮는 하부 광 흡수층;
상기 스위칭 및 구동 박막 트랜지스터를 덮는 보호막;
상기 보호막 위에서 상기 비 개구 영역 전체를 덮는 상부 광 흡수층;
상기 상부 광 흡수층 위에 형성된 평탄화 막;
상기 평탄화 막 위에 형성되고, 상기 구동 박막 트랜지스터와 전기적으로 연결되며, 상기 개구 영역에 배치된 애노드 전극;
상기 애노드 전극 위에 형성된 유기 발광층; 그리고
상기 유기 발광층 위에 형성된 캐소드 전극을 포함하고,
상기 하부 광 흡수층 및 상기 상부 광 흡수층은 에너지 밴드 갭을 갖는 산화물 반도체 물질로 형성되는 것을 특징으로 하는 박막 트랜지스터 기판.
Board;
A switching thin film transistor and a driving thin film transistor formed in the non opening region in a pixel region having an opening region and a non opening region defined on the substrate;
A lower light absorbing layer covering the entire non-opening region between the substrate and the switching and driving thin film transistors;
A protective film covering the switching and driving thin film transistors;
An upper light absorbing layer covering the entire non-opening area on the protective film;
A planarization film formed on the upper light absorbing layer;
An anode electrode formed on the planarization film, electrically connected to the driving thin film transistor, and disposed in the opening region;
An organic emission layer formed on the anode electrode; And
A cathode electrode formed on the organic emission layer,
The lower light absorbing layer and the upper light absorbing layer are formed of an oxide semiconductor material having an energy band gap.
삭제delete 제 1 항에 있어서,
상기 하부 광 흡수층 및 상기 상부 광 흡수층 중 적어도 어느 하나는 100Å 내지 5000Å의 두께를 갖는 것을 특징으로 하는 박막 트랜지스터 기판.
According to claim 1,
At least one of the lower light absorbing layer and the upper light absorbing layer has a thickness of 100 Å to 5000 Å.
제 1 항에 있어서,
상기 하부 광 흡수층 및 상기 상부 광 흡수층 중 적어도 어느 하나는 금속 물질보다 광 반사율이 낮은 물질을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
According to claim 1,
At least one of the lower light absorbing layer and the upper light absorbing layer comprises a material having a lower light reflectivity than a metal material.
개구 영역과 비 개구 영역을 구비한 화소 영역들이 매트릭스 방식으로 정의된 기판 위에서, 상기 비 개구 영역 전체를 덮도록 하부 광 흡수층을 형성하는 단계;
상기 광 흡수층이 형성된 상기 기판 전체를 덮는 버퍼층을 형성하는 단계;
상기 광 흡수층과 중첩하는 영역 내에 스위칭 박막 트랜지스터 및 구동 박막 트랜지스터를 형성하는 단계;
상기 스위칭 및 구동 박막 트랜지스터를 덮는 보호막을 형성하는 단계;
상기 보호막 위에서 상기 비 개구 영역 전체를 덮도록 상부 광 흡수층을 형성하는 단계;
상기 상부 광 흡수층 위에 평탄화 막을 형성하는 단계;
상기 평탄화 막 위의 상기 개구 영역에 상기 구동 박막 트랜지스터와 전기적으로 연결된 애노드 전극을 형성하는 단계;
상기 애노드 전극 위에 유기 발광층을 형성하는 단계; 그리고
상기 유기 발광층 위에 캐소드 전극을 형성하는 단계를 포함하고,
상기 하부 광 흡수층 및 상기 상부 광 흡수층은 에너지 밴드 갭을 갖는 산화물 반도체 물질로 형성되는 것을 특징으로 하는 박막 트랜지스터 기판 제조 방법.
Forming a lower light absorbing layer so that pixel regions having an opening region and a non-opening region cover the entire non-opening region on a substrate defined in a matrix manner;
Forming a buffer layer covering the entire substrate on which the light absorbing layer is formed;
Forming a switching thin film transistor and a driving thin film transistor in an area overlapping the light absorbing layer;
Forming a protective layer covering the switching and driving thin film transistors;
Forming an upper light absorbing layer on the passivation layer to cover the entire non-opening region;
Forming a planarization film on the upper light absorbing layer;
Forming an anode electrode electrically connected to the driving thin film transistor in the opening region on the planarization film;
Forming an organic emission layer on the anode electrode; And
And forming a cathode electrode on the organic light emitting layer,
The lower light absorbing layer and the upper light absorbing layer is a thin film transistor substrate manufacturing method characterized in that it is formed of an oxide semiconductor material having an energy band gap.
삭제delete 제 5 항에 있어서,
상기 하부 광 흡수층 및 상기 상부 광 흡수층 중 적어도 어느 하나는 100Å 내지 5000Å의 두께를 갖도록 형성하는 것을 특징으로 하는 박막 트랜지스터 기판 제조 방법.
The method of claim 5,
At least one of the lower light absorbing layer and the upper light absorbing layer is formed to have a thickness of 100 상부 to 5000 하는.
제 5 항에 있어서,
상기 하부 광 흡수층 및 상기 상부 광 흡수층 중 적어도 어느 하나는 금속 물질보다 광 반사율이 낮은 물질로 형성하는 것을 특징으로 하는 박막 트랜지스터 기판 제조 방법.The method of claim 5,
A method of manufacturing a thin film transistor substrate, characterized in that at least one of the lower light absorbing layer and the upper light absorbing layer is made of a material having a lower light reflectivity than a metal material.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102430575B1 (en) * 2015-08-26 2022-08-08 엘지디스플레이 주식회사 Organic Light Emitting Display Device and Method for the Same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001100250A (en) * 1999-09-30 2001-04-13 Nec Corp Transmission liquid crystal panel, image display device and method for manufacturing panel
US20110069265A1 (en) 2006-12-11 2011-03-24 Lg Display Co., Ltd. Electrostatic discharge protection element, liquid crystal display device having the same, and manufacturing method thereof

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3141860B2 (en) * 1998-10-28 2001-03-07 ソニー株式会社 Manufacturing method of liquid crystal display device
KR100800301B1 (en) * 2005-07-05 2008-02-01 주식회사 에스앤에스텍 Manufacturing method of blankmask and photomask for gray-tone
KR101058113B1 (en) * 2009-11-13 2011-08-24 삼성모바일디스플레이주식회사 Thin film transistor and organic light emitting display

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001100250A (en) * 1999-09-30 2001-04-13 Nec Corp Transmission liquid crystal panel, image display device and method for manufacturing panel
US20110069265A1 (en) 2006-12-11 2011-03-24 Lg Display Co., Ltd. Electrostatic discharge protection element, liquid crystal display device having the same, and manufacturing method thereof

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11942482B2 (en) 2020-12-01 2024-03-26 Samsung Display Co., Ltd. Display device and manufacturing method thereof

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