KR102078295B1 - Super junction MOSFET transistor with inner well - Google Patents

Super junction MOSFET transistor with inner well Download PDF

Info

Publication number
KR102078295B1
KR102078295B1 KR1020170178568A KR20170178568A KR102078295B1 KR 102078295 B1 KR102078295 B1 KR 102078295B1 KR 1020170178568 A KR1020170178568 A KR 1020170178568A KR 20170178568 A KR20170178568 A KR 20170178568A KR 102078295 B1 KR102078295 B1 KR 102078295B1
Authority
KR
South Korea
Prior art keywords
conductive
conductivity type
pillar
conductive pillar
layer
Prior art date
Application number
KR1020170178568A
Other languages
Korean (ko)
Other versions
KR20190076622A (en
Inventor
강태영
경신수
Original Assignee
파워큐브세미(주)
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 파워큐브세미(주) filed Critical 파워큐브세미(주)
Priority to KR1020170178568A priority Critical patent/KR102078295B1/en
Publication of KR20190076622A publication Critical patent/KR20190076622A/en
Application granted granted Critical
Publication of KR102078295B1 publication Critical patent/KR102078295B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

본 발명은 전력 반도체에 관한 것이다. 본 발명에 따른 실시예는 슈퍼 정션 트랜지스터를 제공한다. 슈퍼 정션 트랜지스터는, 제1 도전형 기판, 상기 제1 도전형 기판상에서 성장된 제1 도전형 드리프트층, 상기 제1 도전형 드리프트층의 하부로부터 수직 방향으로 상기 제1 도전형 드리프트층의 상면까지 형성된 복수의 제2 도전형 필라층이 결합하여 형성되는 제2 도전형 필라, 상기 제2 도전형 필라와 교번하여 상기 제1 도전형 드리프트층 내에 형성되는 제1 도전형 필라, 상기 복수의 제2 도전형 필라층 중 상기 제1 도전형 기판의 상면에 인접한 최상위 제2 도전형 필라층 내에 형성된 제2 도전형 이너 웰, 상기 제2 도전형 이너 웰 내에 형성된 복수의 제1 도전형 소스 영역 및 상기 제2 도전형 이너 웰의 영역 일부, 상기 제2 도전형 필라의 영역 일부 및 상기 제1 도전형 필라의 상부에 위치하며, 상기 제2 도전형 이너웰, 상기 제2 도전형 필라 및 상기 제1 도전형 필라와 전기적으로 절연된 게이트를 포함할 수 있다.The present invention relates to a power semiconductor. Embodiments in accordance with the present invention provide a super junction transistor. The super junction transistor includes a first conductivity type substrate, a first conductivity type drift layer grown on the first conductivity type substrate, and a lower portion of the first conductivity type drift layer from the lower side to the upper surface of the first conductivity type drift layer in the vertical direction. A second conductive pillar formed by combining a plurality of formed second conductive pillar layers, a first conductive pillar alternately formed with the second conductive pillar, and formed in the first conductive drift layer, and the plurality of second conductive pillar layers A second conductive inner well formed in the uppermost second conductive pillar layer adjacent to an upper surface of the first conductive substrate among the conductive pillar layers, a plurality of first conductive source regions formed in the second conductive inner well, and the Located in a portion of a region of the second conductive inner well, a portion of the region of the second conductive pillar and the first conductive pillar, and located in the second conductive inner well, the second conductive pillar and the first conductive pillar. Degree It may include a gate-type pillar and electrically insulated.

Description

이너 웰을 가진 슈퍼 정션 트랜지스터{Super junction MOSFET transistor with inner well}Super junction MOSFET transistor with inner well

본 발명은 전력 반도체에 관한 것이다.The present invention relates to a power semiconductor.

이상적인 전력 반도체는 높은 항복 전압과 낮은 온 저항을 가져야 한다. 그러나 항복 전압과 온 저항은 서로 trade-off 관계에 있다. 일반적인 전력 반도체는, 전극이 대향하는 평면에 배치된 구조를 가지기 때문에, 전류가 두께 방향, 즉, 수직 방향으로 흐른다. 높은 항복 전압은, 전류가 흐르는 통로인 드리프트층의 두께를 증가시키거나 드리프트층의 저항비를 높여서 구현할 수 있다. 하지만 이와 같은 방법은 온 저항을 증가시키게 되어, 전도 손실(Conduction loss)이 발생하고, 턴 온 전압이 증가하며, 그 결과 트랜지스터의 스위칭 특성이 저하되는 문제를 유발할 수 있다.An ideal power semiconductor should have high breakdown voltage and low on-resistance. However, the breakdown voltage and the on resistance are in a trade-off relationship with each other. Since a general power semiconductor has a structure in which electrodes are arranged in opposing planes, current flows in the thickness direction, that is, in the vertical direction. The high breakdown voltage may be implemented by increasing the thickness of the drift layer, which is a passage through which current flows, or by increasing the resistance ratio of the drift layer. However, this method increases the on-resistance, causing a conduction loss, increasing the turn-on voltage, and consequently causing a problem that the switching characteristics of the transistor are degraded.

드리프트층의 두께나 저항비를 증가시키지 않으면서도 높은 항복 전압과 낮은 온 저항을 구현할 수 있는 구조의 하나로 슈퍼 정션 트랜지스터가 개발되었다. 슈퍼 정션 트랜지스터는, n형 영역과 p형 영역이 교번하여 드리프트층에 포함되는 구조를 갖는다. P형 영역은, p 웰 하부에서 드리프트층을 향해 연장되게 형성된다.Super junction transistors have been developed as one of the structures that can realize high breakdown voltage and low on-resistance without increasing the thickness or resistance ratio of the drift layer. The super junction transistor has a structure in which the n-type region and the p-type region are alternately included in the drift layer. The P-type region is formed to extend toward the drift layer below the p well.

본 발명은 슈퍼 정션 트랜지스터에서 p 웰과 p형 필라간 농도 차이로 인해 전계가 p 웰과 p형 필라의 연결 부근에 집중되는 현상을 개선하고자 한다. The present invention is to improve the phenomenon that the electric field is concentrated near the connection between the p well and the p-type pillar due to the difference in concentration between the p well and the p-type pillar in the super junction transistor.

본 발명에 따른 실시예는 슈퍼 정션 트랜지스터를 제공한다. 슈퍼 정션 트랜지스터는, 제1 도전형 기판, 상기 제1 도전형 기판상에서 성장된 제1 도전형 드리프트층, 상기 제1 도전형 드리프트층의 하부로부터 수직 방향으로 상기 제1 도전형 드리프트층의 상면까지 형성된 복수의 제2 도전형 필라층이 결합하여 형성되는 제2 도전형 필라, 상기 제2 도전형 필라와 교번하여 상기 제1 도전형 드리프트층 내에 형성되는 제1 도전형 필라, 상기 복수의 제2 도전형 필라층 중 상기 제1 도전형 기판의 상면에 인접한 최상위 제2 도전형 필라층 내에 형성된 제2 도전형 이너 웰, 상기 제2 도전형 이너 웰 내에 형성된 복수의 제1 도전형 소스 영역 및 상기 제2 도전형 이너 웰의 영역 일부, 상기 제2 도전형 필라의 영역 일부 및 상기 제1 도전형 필라의 상부에 위치하며, 상기 제2 도전형 이너웰, 상기 제2 도전형 필라 및 상기 제1 도전형 필라와 전기적으로 절연된 게이트를 포함할 수 있다.Embodiments in accordance with the present invention provide a super junction transistor. The super junction transistor includes a first conductivity type substrate, a first conductivity type drift layer grown on the first conductivity type substrate, and a lower portion of the first conductivity type drift layer from the lower side to the upper surface of the first conductivity type drift layer in the vertical direction. A second conductive pillar formed by combining a plurality of formed second conductive pillar layers, a first conductive pillar alternately formed with the second conductive pillar, and formed in the first conductive drift layer, and the plurality of second conductive pillar layers A second conductive inner well formed in the uppermost second conductive pillar layer adjacent to an upper surface of the first conductive substrate among the conductive pillar layers, a plurality of first conductive source regions formed in the second conductive inner well, and the Located in a portion of a region of the second conductive inner well, a portion of the region of the second conductive pillar and the first conductive pillar, and located in the second conductive inner well, the second conductive pillar and the first conductive pillar. Degree It may include a gate-type pillar and electrically insulated.

일 실시예로, 상기 복수의 제2 도전형 필라층의 폭은 동일할 수 있다.In an embodiment, the widths of the plurality of second conductive pillar layers may be the same.

일 실시예로, 상기 복수의 제2 도전형 필라층의 제2 도전형 불순물 농도는 동일할 수 있다.In example embodiments, the second conductivity type impurity concentrations of the plurality of second conductivity type pillar layers may be the same.

일 실시예로, 상기 최상위 제2 도전형 필라층의 두께는 나머지 제2 도전형 필라층의 두께보다 얇을 수 있다.In one embodiment, the thickness of the uppermost second conductive pillar layer may be thinner than the thickness of the remaining second conductive pillar layer.

일 실시예로, 상기 최상위 제2 도전형 필라층의 두께는 나머지 제2 도전형 필라층의 두께의 60% 내지 70%인 슈퍼 정션 트랜지스터.In an embodiment, the thickness of the second most conductive pillar layer is 60% to 70% of the thickness of the remaining second conductive pillar layer.

일 실시예로, 상기 제2 도전형 이너 웰의 제2 도전형 불순물의 농도는 상기 제2 도전형 필라층의 제2 도전형 불순물의 농도보다 높을 수 있다.In example embodiments, the concentration of the second conductive impurity of the second conductive inner well may be higher than the concentration of the second conductive impurity of the second conductive pillar layer.

일 실시예로, 상기 최상위 제2 도전형 필라층 내부에 형성되며, 상기 제2 도전형 이너 웰의 하부에 위치하는 제2 도전형 하부층을 더 포함할 수 있다.In an embodiment, the semiconductor device may further include a second conductive lower layer formed inside the uppermost second conductive pillar layer and positioned under the second conductive inner well.

일 실시예로, 상기 게이트는, 상기 제1 도전형 소스 영역과 제2 도전형 이너 웰의 계면부터 상기 제2 도전형 필라와 상기 제1 도전형 필라의 계면까지 연장되는 영역의 상부에 위치할 수 있다.In example embodiments, the gate may be positioned at an upper portion of an area extending from an interface between the first conductivity type source region and a second conductivity type inner well to an interface between the second conductivity type pillar and the first conductivity type pillar. Can be.

본 발명의 실시예에 따르면, 슈퍼 정션 트랜지스터에서 p 웰과 p형 필라간 농도 차이로 인해 전계가 p 웰과 p형 필라의 연결 부근에 집중되는 현상이 개선되어, 턴 오프시 누설 전류를 크게 감소시킬 수 있다.According to an embodiment of the present invention, the phenomenon in which an electric field is concentrated near the connection between the p well and the p-type pillar due to the difference in the concentration between the p well and the p-type pillar in the super junction transistor is improved, thereby greatly reducing the leakage current during turn-off. You can.

이하에서, 본 발명은 첨부된 도면에 도시된 실시예를 참조하여 설명된다. 이해를 돕기 위해, 첨부된 전체 도면에 걸쳐, 동일한 구성 요소에는 동일한 도면 부호가 할당되었다. 첨부된 도면에 도시된 구성은 본 발명을 설명하기 위해 예시적으로 구현된 실시예에 불과하며, 본 발명의 범위를 이에 한정하기 위한 것은 아니다. 특히, 첨부된 도면들은, 발명의 이해를 돕기 위해서, 일부 구성 요소를 다소 과장하여 표현하고 있다. 도면은 발명을 이해하기 위한 수단이므로, 도면에 표현된 구성 요소의 폭이나 두께 등은 실제 구현시 달라질 수 있음을 이해하여야 한다. 한편, 발명의 상세한 설명 전체에 걸쳐서 동일한 구성 요소는 동일한 도면 부호를 참조하여 설명된다.
도 1은 이너 웰을 가진 슈퍼 정션 MOSFET 소자의 단면을 예시적으로 도시한 도면이다.
도 2는 도 1에 도시된 이너 웰의 구조를 상세하게 설명하기 위한 도면이다.
도 3a 내지 3c는 도 1에 도시된 이너 웰을 구현하는 과정을 예시적으로 도시한 도면이다.
도 4는 도 1에 도시된 이너 웰에 의해 개선된 전기적 특성을 설명하기 위한 도면이다.In the following, the invention is described with reference to the embodiments shown in the accompanying drawings. For clarity, the same components have been assigned the same reference numerals throughout the accompanying drawings. Configurations shown in the accompanying drawings are merely exemplary embodiments to illustrate the present invention, but are not intended to limit the scope of the present invention. In particular, the accompanying drawings, in order to facilitate understanding of the invention, some of the components are somewhat exaggerated. Since the drawings are meant for understanding the invention, it should be understood that the width, thickness, etc. of the components represented in the drawings may vary in actual implementation. On the other hand, the same components are described with reference to the same reference numerals throughout the detailed description of the invention.
1 is an exemplary cross-sectional view of a super junction MOSFET device with an inner well.
FIG. 2 is a view for explaining the structure of the inner well shown in FIG. 1 in detail.
3A to 3C are views illustrating a process of implementing the inner well illustrated in FIG. 1.
4 is a view for explaining the electrical characteristics improved by the inner well shown in FIG.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 이를 상세한 설명을 통해 상세히 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.The present invention may be modified in various ways and may have various embodiments, and specific embodiments will be illustrated in the drawings and described in detail with reference to the accompanying drawings. However, this is not intended to limit the present invention to specific embodiments, it should be understood to include all modifications, equivalents, and substitutes included in the spirit and scope of the present invention.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.Terms such as first and second may be used to describe various components, but the components should not be limited by the terms. The terms are used only for the purpose of distinguishing one component from another.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.The terminology used herein is for the purpose of describing particular example embodiments only and is not intended to be limiting of the present invention. Singular expressions include plural expressions unless the context clearly indicates otherwise. In this application, the terms "comprise" or "have" are intended to indicate that there is a feature, number, step, operation, component, part, or combination thereof described in the specification, and one or more other features. It is to be understood that the present invention does not exclude the possibility of the presence or the addition of numbers, steps, operations, components, components, or a combination thereof.

층, 영역 또는 기판과 같은 요소가 다른 요소 "위(on)"에 존재하는 것으로 또는 "위로(onto)" 확장되는 것으로 기술되는 경우, 그 요소는 다른 요소의 직접 위에 있거나 직접 위로 확장될 수 있고, 또는 중간의 개입 요소가 존재할 수도 있다. 반면에, 하나의 요소가 다른 요소 "바로 위(directly on)"에 있거나 "바로 위로(directly onto)" 확장된다고 언급되는 경우, 다른 중간 요소들은 존재하지 않는다. 또한, 하나의 요소가 다른 요소에 "연결(connected)"되거나 "결합(coupled)"된다고 기술되는 경우, 그 요소는 다른 요소에 직접 연결되거나 직접 결합될 수 있고, 또는 중간의 개입 요소가 존재할 수도 있다. 반면에, 하나의 요소가 다른 요소에 "직접 연결(directly connected)"되거나 "직접 결합(directly coupled)"된다고 기술되는 경우에는 다른 중간 요소가 존재하지 않는다.If an element such as a layer, region or substrate is described as being on or "onto" another element, the element may extend directly above or directly above another element and There may be intermediate or intervening elements. On the other hand, if one element is mentioned as being "directly on" or extending "directly onto" another element, no other intermediate elements are present. In addition, when one element is described as being "connected" or "coupled" to another element, the element may be directly connected to or directly coupled to another element, or an intermediate intervening element may be present. have. On the other hand, when one element is described as being "directly connected" or "directly coupled" to another element, no other intermediate element exists.

"아래의(below)" 또는 "위의(above)" 또는 "상부의(upper)" 또는 "하부의(lower)" 또는 "수평의(horizontal)" 또는 "측면의(lateral)" 또는 "수직의(vertical)"와 같은 상대적인 용어들은 여기에서 도면에 도시된 바와 같이 하나의 요소, 층 또는 영역의 다른 요소, 층 또는 영역에 대한 관계를 기술하는데 사용될 수 있다. 이들 용어들은 도면에 묘사된 방향(orientation)에 부가하여 장치의 다른 방향을 포괄하기 위한 의도를 갖는 것으로 이해되어야 한다."Below" or "above" or "upper" or "lower" or "horizontal" or "lateral" or "vertical" Relative terms such as "vertical" may be used herein to describe a relationship of one element, layer or region to another element, layer or region, as shown in the figures. It is to be understood that these terms are intended to encompass other directions of the device in addition to the orientation depicted in the figures.

이하, 본 발명의 실시예에 대해 관련 도면들을 참조하여 상세히 설명하기로 한다. Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 이너 웰을 가진 슈퍼 정션 MOSFET 소자의 단면을 예시적으로 도시한 도면이다.1 is an exemplary cross-sectional view of a super junction MOSFET device having an inner well.

슈퍼 정션 MOSFET 트랜지스터를 포함하는 전력 반도체는, 전류를 흐르게 하거나 차단하는 스위치로 동작하는 액티브 영역 및 액티브 영역을 둘러싸는 터미네이션 영역을 포함한다. 드리프트층에 형성되는 제2 도전형 필라는 액티브 영역뿐 아니라 터미네이션 영역에도 형성될 수 있으나, 필라간 거리 및/또는 필라의 폭은 액티브 영역에 형성된 필라간 거리 및/또는 필라의 폭과 상이할 수 있다. 한편, 제2 도전형 필라는 슈퍼 정션 MOSFET 트랜지스터의 상부에서 봤을 때 직선, 원형, 또는 서로 분리된 다수의 직선이 동일선상에 배열된 형태로 형성될 수 있다. 여기서, 제1 도전형은 N형이며 제2 도전형은 P형이지만, 그 반대의 경우도 가능하다.Power semiconductors including super-junction MOSFET transistors include an active region that acts as a switch for flowing or interrupting current and a termination region surrounding the active region. The second conductivity type pillar formed in the drift layer may be formed not only in the active region but also in the termination region, but the distance between the pillars and / or the width of the pillars may be different from the distance between the pillars and / or the pillars formed in the active region. have. On the other hand, when viewed from the top of the super junction MOSFET transistor, the second conductivity type pillar may be formed in a form in which a straight line, a circle, or a plurality of straight lines separated from each other are arranged on the same line. Here, the first conductivity type is N type and the second conductivity type is P type, but vice versa.

도 1을 참조하면, 이너 웰을 가진 슈퍼 정션 MOSFET 소자는, 상대적으로 높은 농도로 도핑된 제1 도전형 기판(100), 제1 도전형 기판(100)의 상부에 형성된 복수의 제1 도젼형 필라(120) 및 복수의 제2 도전형 필라(130), 제2 도전형 필라(130) 내에 형성된 상대적으로 높은 농도의 제2 도전형 이너 웰(140), 제2 도전형 이너 웰(140) 내에 형성된 제1 도전형 소스 영역(150), 제1 도전형 필라(120)의 상부에 형성된 게이트(160)를 포함한다.Referring to FIG. 1, a super junction MOSFET device having an inner well includes a plurality of first conductivity types formed on a first conductive substrate 100 and a first conductive substrate 100 doped at a relatively high concentration. A relatively high concentration of the second conductive inner well 140 and the second conductive inner well 140 formed in the pillar 120, the plurality of second conductive pillars 130, and the second conductive pillars 130. A first conductive source region 150 formed therein and a gate 160 formed on the first conductive pillar 120 are included.

제1 도전형 기판(100)은 상대적으로 높은 농도로 제1 도전형 불순물을 도핑하여 형성된다. 제1 도전형 기판(100)은 드레인 영역으로 동작한다. The first conductivity type substrate 100 is formed by doping the first conductivity type impurities at a relatively high concentration. The first conductivity type substrate 100 operates as a drain region.

제1 도전형 드리프트층(110)은 제1 도전형 기판(100) 상면에 실리콘을 에피택셜 성장시켜 형성된다. 제1 도전형 드리프트층(110)에는, 측면 방향으로 교번하여 배치된 제1 도전형 필라(120) 및 제2 도전형 필라(130)가 형성된다. 이로 인해, 제1 도전형 필라(120)와 제2 도전형 필라(130)의 계면은 pn 접합한다. 제2 도전형 필라(130)는 제1 도전형 드리프트층(110)에 제2 도전형 불순물을 이온 주입 또는 도핑하여 형성되며, 제1 도전형 필라(120)는 제1 도전형 드리프트층(110) 내에 제2 도전형 불순물이 확산되지 않은 영역이다.The first conductivity type drift layer 110 is formed by epitaxially growing silicon on the upper surface of the first conductivity type substrate 100. The first conductivity type pillar 120 and the second conductivity type pillar 130 are alternately arranged in the lateral direction in the first conductivity type drift layer 110. For this reason, the interface of the 1st conductivity type pillar 120 and the 2nd conductivity type pillar 130 joins pn. The second conductive pillar 130 is formed by ion implanting or doping a second conductive impurity into the first conductive drift layer 110, and the first conductive pillar 120 is formed of the first conductive drift layer 110. Is a region in which the second conductivity type impurities are not diffused.

복수의 제1 도젼형 필라(120) 및 복수의 제2 도전형 필라(130)는 제1 도 전형 드리프트층(110)의 상면으로부터 제1 도전형 드리프트층(110)의 내부로 연장되게 형성된다. 제1 도젼형 필라(120) 및 제2 도전형 필라(130)의 수직 방향 높이는 수십 ㎛ 내지 백 ㎛ 이고, 폭은 수 ㎛일 수 있다. 복수의 제1 도젼형 필라(120) 및 복수의 제2 도전형 필라(130)는 제1 도전형 기판(100)까지 연장되도록 형성될 수 있으나, 제1 도전형 기판(100)에 접할 경우, 의도하지 않은 효과를 유발할 수 있다. 따라서 복수의 제1 도젼형 필라(120) 및 복수의 제2 도전형 필라(130)는 제1 도전형 기판(100)과 접하지 않는 깊이까지 연장될 수 있다. 제2 도전형 필라(130)의 저면과 제1 도전형 기판(100)의 상면 사이에 위치한 제1 도전형 드리프트층(110)의 일부 영역은 버퍼 또는 필드 스톱층의 역할을 할 수 있다. The plurality of first conductive pillars 120 and the plurality of second conductive pillars 130 are formed to extend from the top surface of the first conductive drift layer 110 into the first conductive drift layer 110. . The vertical heights of the first conductive pillars 120 and the second conductive pillars 130 may range from several tens of μm to one hundred μm, and may have a width of several μm. The plurality of first conductivity type pillars 120 and the plurality of second conductivity type pillars 130 may be formed to extend to the first conductivity type substrate 100, but in contact with the first conductivity type substrate 100, May cause unintended effects. Accordingly, the plurality of first conductive pillars 120 and the plurality of second conductive pillars 130 may extend to a depth not in contact with the first conductive substrate 100. A portion of the first conductivity type drift layer 110 positioned between the bottom surface of the second conductivity type pillar 130 and the top surface of the first conductivity type substrate 100 may serve as a buffer or a field stop layer.

여기서, 제2 도전형 필라(130)는, 수직 방향으로 결합된 복수의 제2 도전형 필라층(도 2의 130a 내지 130f)으로 형성된다. 한편, 제2 도전형 필라(130)는, 제1 도전형 드리프트층(110)의 상면에 접한 최상위 필라층(도 2의 130f)부터 제1 도전형 기판(100)에 가장 가까운 최하위 필라층(도 2의 130a)까지 실질적으로 동일한 제2 도전형 불순물 농도를 갖도록 형성된다.Here, the second conductive pillars 130 are formed of a plurality of second conductive pillar layers (130a to 130f in FIG. 2) bonded in the vertical direction. On the other hand, the second conductive pillar 130 is the lowest pillar layer closest to the first conductive substrate 100 from the uppermost pillar layer (130f of FIG. 2) in contact with the upper surface of the first conductive drift layer 110 ( Up to 130a of FIG. 2, the second conductive impurity concentration is substantially the same.

한편, 제1 도전형 필라(120)의 폭과 제2 도전형 필라(130)의 폭은 양 필라가 가진 전하량을 실질적으로 동일하게 하기 위해 결정될 수 있다. 예를 들어, 제2 도전형 필라(130)의 제2 불순물 농도가 제1 도전형 필라(120)의 제1 불순물 농도보다 상대적으로 작을 경우, 제2 도전형 필라(130)의 폭은 제1 도전형 필라(120)의 폭보다 상대적으로 클 수 있다.Meanwhile, the width of the first conductive pillar 120 and the width of the second conductive pillar 130 may be determined to substantially equal the amount of charge that both pillars have. For example, when the second impurity concentration of the second conductivity type pillar 130 is relatively smaller than the first impurity concentration of the first conductivity type pillar 120, the width of the second conductivity type pillar 130 may be equal to the first impurity concentration. The width of the conductive pillar 120 may be relatively greater.

제2 도전형 이너 웰(140)은 제2 도전형 필라(130) 내에 형성된다. 제2 도전형 이너 웰(140)은 제2 도전형 필라(130)의 상면으로부터 제2 도전형 필라(130)의 내부를 향해 형성된다. 제2 도전형 이너 웰(140)은, 제1 도전형 드리프트층(110)의 상면에 노출된 제2 도전형 필라(130)에 제2 도전형 불순물을 제2 도전형 필라(130)의 불순물 농도보다 상대적으로 높은 농도로 이온 주입하여 형성된다. 제2 도전형 이너 웰(140)의 폭과 깊이는 최상위 필라층(도 2의 130f)의 폭과 깊이보다 작다.The second conductive inner well 140 is formed in the second conductive pillar 130. The second conductive inner well 140 is formed from the top surface of the second conductive pillar 130 toward the inside of the second conductive pillar 130. In the second conductive inner well 140, the second conductive type pillar 130 is exposed to the upper surface of the first conductive type drift layer 110, and the second conductive type impurity is impurity of the second conductive type pillar 130. It is formed by ion implantation at a concentration relatively higher than the concentration. The width and depth of the second conductive inner well 140 are smaller than the width and depth of the uppermost pillar layer (130f of FIG. 2).

복수의 제1 도전형 소스 영역(150)은 제2 도전형 이너 웰(140) 내에 이격되어 형성된다. 제1 도전형 소스 영역(150)은 제2 도전형 이너 웰(140)의 상면으로부터 제2 도전형 웰(140)의 내부를 향해 형성된다. 복수의 제1 도전형 소스 영역(150)은 제1 도전형 불순물을 상대적으로 높은 농도로 제2 도전형 이너 웰(140)에 이온 주입하여 형성될 수 있다.The plurality of first conductivity type source regions 150 are formed to be spaced apart from the second conductivity type inner well 140. The first conductivity type source region 150 is formed from the top surface of the second conductivity type inner well 140 toward the inside of the second conductivity type well 140. The plurality of first conductivity type source regions 150 may be formed by ion implanting the first conductivity type impurities into the second conductivity type inner well 140 at a relatively high concentration.

제2 도전형 하부층(141)은 제2 도전형 이너 웰(140) 하부의 제2 도전형 필라(130) 내에 형성된다. 제2 도전형 하부층(141)은 측면 방향으로 2개의 제1 도전형 소스 영역(150) 하부까지 연장된다. 제2 도전형 하부층(141)은 턴 오프시 컨택 펀치 쓰루를 방지하는 기능을 한다. 상세하게, 항복 전압이 제2 도전형 이너 웰(140)과 제1 도전형 소스 영역(150) 접합간 전위와 비슷해지면, 기생 BJT가 도통될 수 있다. 이러한 현상을 UIS(unclamped inductive switching)라 하며, 제2 도전형 하부층(141)은 UIS를 방지하거나 제거할 수 있다. The second conductive lower layer 141 is formed in the second conductive pillar 130 under the second conductive inner well 140. The second conductive lower layer 141 extends below the two first conductive source regions 150 in the lateral direction. The second conductive lower layer 141 serves to prevent contact punch through during turn off. In detail, when the breakdown voltage becomes similar to the potential between the junction of the second conductive inner well 140 and the first conductive source region 150, the parasitic BJT may be conducted. This phenomenon is referred to as unclamped inductive switching (UIS), and the second conductive lower layer 141 may prevent or eliminate the UIS.

게이트(160)는 제1 도전형 필라(120), 제2 도전형 필라(130)의 영역 일부, 및 제2 도전형 이너 웰(140)의 영역 일부의 상부에 위치하도록 측면 방향으로 연장된다. 예를 들어, 게이트(160)의 일단은, 제1 도전형 소스 영역(150)의 적어도 일부와 중첩될 때까지 연장될 수 있다. 채널은, 제1 도전형 소스 영역(150)과 제2 도전형 이너 웰(140)의 계면부터 제2 도전형 필라(130)와 제1 도전형 필라(120)의 계면까지 연장되는 영역에 형성되며, 게이트(160)는 채널의 상부에 형성된다.The gate 160 extends laterally so as to be positioned above the first conductive pillar 120, the portion of the second conductive pillar 130, and the portion of the region of the second conductive inner well 140. For example, one end of the gate 160 may extend until overlapping with at least a portion of the first conductivity type source region 150. The channel is formed in a region extending from the interface between the first conductivity type source region 150 and the second conductivity type inner well 140 to the interface between the second conductivity type pillar 130 and the first conductivity type pillar 120. The gate 160 is formed on top of the channel.

게이트(160)는 금속, 금속 합금 또는 폴리실리콘 등으로 형성될 수 있다. 게이트(160)는 절연막(170)에 의해 제1 도전형 필라(120), 제2 도전형 필라(130), 제1 도전형 소스 영역(150) 및 소스 메탈층(180)으로부터 전기적으로 절연된다.The gate 160 may be formed of a metal, a metal alloy, polysilicon, or the like. The gate 160 is electrically insulated from the first conductive pillars 120, the second conductive pillars 130, the first conductive source region 150, and the source metal layer 180 by the insulating layer 170. .

상술한 구조를 갖는 소자의 동작을 설명한다.The operation of the device having the above-described structure will be described.

턴 온시, 게이트(160)에 문턱 전압 이상의 전압이 인가되면, 게이트(160) 하부에 위치한 제2 도전형 이너 웰(140)의 상면 부근 및 제2 도전형 필라(130)의 상면 부근 영역에 반전층이 생성된다. 반전층은 제1 도전형 소스 영역(150)부터 제1 도전형 필라(120)로 연장되는 채널을 형성한다. 제1 도전형 소스 영역(150)에 의해 주입된 전자는 채널을 통해 제1 도전형 필라(120)로 유입된다. 유입된 전자들은 제1 도전형 필라(120) 내부를 수직 방향으로 이동하여 드레인(190)에 도달한다.When a voltage equal to or greater than a threshold voltage is applied to the gate 160 at turn-on, the gate 160 is inverted near the upper surface of the second conductive inner well 140 located below the gate 160 and near the upper surface of the second conductive pillar 130. A layer is created. The inversion layer forms a channel extending from the first conductivity type source region 150 to the first conductivity type pillar 120. Electrons injected by the first conductivity type source region 150 flow into the first conductivity type pillar 120 through the channel. The introduced electrons move in the vertical direction inside the first conductivity type pillar 120 to reach the drain 190.

턴 오프시, 게이트(160)에 인가되던 전압이 제거되면, 제1 도전형 소스 영역(150)부터 제1 도전형 필라(120)로 연장된 채널이 제거된다. 따라서 전류는 더 이상 흐르지 않게 된다. 만일, 역방향으로 인가되는 전압이 증가하면, 제1 도전형 필라(120)와 제2 도전형 필라(130)의 계면에 형성되었던 공핍층이 측면 방향, 즉, 제1 도전형 필라(120)와 제2 도전형 필라(130)의 내부로 확장된다. 공핍층이 좌우 양 방향으로 동시에 확장되어 역방향으로 전류가 흐르지 않게 된다.When the voltage applied to the gate 160 is removed during turn-off, the channel extending from the first conductivity type source region 150 to the first conductivity type pillar 120 is removed. Thus, the current no longer flows. If the voltage applied in the reverse direction increases, the depletion layer formed at the interface between the first conductive pillar 120 and the second conductive pillar 130 is laterally oriented, that is, with the first conductive pillar 120. It extends into the second conductive pillars 130. The depletion layer extends simultaneously in both the left and right directions so that no current flows in the reverse direction.

도 2는 도 1에 도시된 이너 웰의 구조를 상세하게 설명하기 위한 도면이다.FIG. 2 is a view for explaining the structure of the inner well shown in FIG. 1 in detail.

도 2를 참조하면, 제2 도전형 이너 웰(140)은 제2 도전형 필라(130)의 상부에 형성된다. 제2 도전형 이너 웰(140)의 상면과 제2 도면형 필라(130)의 상면은 실질적으로 동일한 수평선상에 위치될 수 있다. 제2 도전형 필라(130)는 소자의 수직 방향으로 적층된 복수의 제2 도전형 필라층(130a 내지 130f)으로 형성된다. 제2 도전형 필라층(130a 내지 130f) 각각은 제2 도전형 임플란트 영역(131a 내지 131f) 및 제2 도전형 확산 영역(132a 내지 132f)으로 구성된다. 제2 도전형 임플란트 영역(131a 내지 131f)은 제2 도전형 불순물을 공급한다. 제2 도전형 임플란트 영역 제2 도전형 임플란트 영역(131a 내지 131f)은 수직 방향으로 소정 거리만큼 이격된다. 제2 도전형 확산 영역(132a 내지 132f)은 제2 도전형 임플란트 영역(131a 내지 131f)이 공급한 제2 도전형 불순물이 확산되어 형성된 영역으로, 제2 도전형 확산 영역(132a 내지 132f)은 서로 접한다. 제2 도전형 임플란트 영역(131a 내지 131f)의 농도는 제2 도전형 확산 영역(132a 내지 132f)의 농도보다 상대적으로 높다.Referring to FIG. 2, the second conductive inner well 140 is formed on the second conductive pillar 130. An upper surface of the second conductive inner well 140 and an upper surface of the second planar pillar 130 may be positioned on substantially the same horizontal line. The second conductive pillars 130 are formed of a plurality of second conductive pillar layers 130a to 130f stacked in the vertical direction of the device. Each of the second conductive pillar layers 130a to 130f includes a second conductive implant region 131a to 131f and a second conductive diffusion region 132a to 132f. The second conductivity type implant regions 131a to 131f supply the second conductivity type impurities. Second Conductive Implant Region The second conductive implant regions 131a to 131f are spaced apart by a predetermined distance in the vertical direction. The second conductivity type diffusion regions 132a to 132f are regions in which the second conductivity type impurities supplied by the second conductivity type implant regions 131a to 131f are diffused, and the second conductivity type diffusion regions 132a to 132f are formed. Touch each other The concentration of the second conductivity type implant regions 131a to 131f is relatively higher than that of the second conductivity type diffusion regions 132a to 132f.

제2 도전형 이너 웰(140)의 폭 w_in은 제2 도전형 필라층(130f)의 최대 폭 w_p1보다 작다. 일 예로, 제2 도전형 이너 웰(140)의 폭 w_in은 w_p1보다 약 0.5um 내지 2um 작으며, 제2 도전형 필라층(130f)의 최대 폭 w_p1은 약 4 um 내지 약 10 um 일 수 있다. 한편, 제2 도전형 이너 웰(140)의 깊이 d_in은, 제2 도전형 이너 웰(140)이 형성된 제2 도전형 필라층(130f)의 깊이(또는 두께)보다 작다. 일 예로, 제2 도전형 필라층(130f)의 두께는 약 3 um 내지 8 um 일 수 있다. 여기서, 제2 도전형 필라층(130f)의 두께는, 다른 제2 도전형 필라층(130a 내지 130e)의 두께의 약 60% 내지 약 70%이다. 제2 도전형 필라층(130f)의 폭 w_p1은 제2 도전형 필라층(130a 내지 130f)의 최대 폭 w_p2보다 클 수 있다. 한편, 제2 도전형 필라층(130f)의 폭 w_p1은 제2 도전형 필라층(130a 내지 130f)의 최대 폭 w_p2는 실질적으로 동일할 수도 있다. The width w_in of the second conductive inner well 140 is smaller than the maximum width w_p1 of the second conductive pillar layer 130f. For example, the width w_in of the second conductive inner well 140 may be about 0.5um to 2um smaller than w_p1 and the maximum width w_p1 of the second conductive pillar layer 130f may be about 4um to about 10um. . On the other hand, the depth d_in of the second conductive inner well 140 is smaller than the depth (or thickness) of the second conductive pillar layer 130f on which the second conductive inner well 140 is formed. For example, the thickness of the second conductivity type pillar layer 130f may be about 3 μm to 8 μm. Here, the thickness of the second conductive pillar layer 130f is about 60% to about 70% of the thickness of the other second conductive pillar layers 130a to 130e. The width w_p1 of the second conductive pillar layer 130f may be greater than the maximum width w_p2 of the second conductive pillar layers 130a to 130f. Meanwhile, the width w_p1 of the second conductive pillar layer 130f may be substantially the same as the maximum width w_p2 of the second conductive pillar layers 130a to 130f.

턴 온시, 채널은, 제2 도전형 필라(130)의 측면에 형성된다. 채널은, 제2 도전형 이너 웰(140)의 측면에 형성되는 제1 채널(151a) 및 제2 도전형 필라(130)의 측면에 형성되는 제2 채널(151b)로 구성된다. 제1 채널(151a)은, 제1 도전형 소스 영역(150)과 제2 도전형 이너 웰(140)의 계면부터 제2 도전형 이너 웰(140)과 제2 도전형 필라(130)의 계면까지 연장되며, 제2 채널(151b)은, 제2 도전형 이너 웰(140)과 제2 도전형 필라(130)의 계면부터 제2 도전형 필라(130)와 제1 도전형 필라(120)의 계면까지 연장된다. 즉, 제1 채널(151a)은 제2 도전형 이너 웰(140) 내부에 형성되며, 제2 채널은 최상위 제2 도전형 필라층(131f) 내에 형성된다. 제2 도전형 이너 웰(140)의 문턱 전압은 제2 도전형 필라층(131f)의 문턱 전압보다 높으므로, 소자의 문턱 전압은 제1 채널(151a)에 의해 결정되며, 실제로 채널로서 동작하는 것도 제1 채널(151a)이다. 한편, 제1 채널(151a)의 길이는 약 0.5 um 이상일 수 있다. 제1 채널(151a)의 길이가 너무 짧으면, 펀치 쓰루가 발생할 수 있다. At turn-on, the channel is formed on the side of the second conductivity type pillar 130. The channel includes a first channel 151a formed on the side of the second conductive inner well 140 and a second channel 151b formed on the side of the second conductive pillar 130. The first channel 151a is an interface between the first conductivity type source region 150 and the second conductivity type inner well 140 from the interface of the second conductivity type inner well 140 and the second conductivity type pillar 130. The second channel 151b extends from the interface of the second conductive inner well 140 and the second conductive pillar 130 to the second conductive pillar 130 and the first conductive pillar 120. Extends to the interface. That is, the first channel 151a is formed in the second conductive inner well 140, and the second channel is formed in the uppermost second conductive pillar layer 131f. Since the threshold voltage of the second conductive inner well 140 is higher than the threshold voltage of the second conductive pillar layer 131f, the threshold voltage of the device is determined by the first channel 151a and actually operates as a channel. It is also the first channel 151a. Meanwhile, the length of the first channel 151a may be about 0.5 μm or more. If the length of the first channel 151a is too short, punch through may occur.

도 2에 도시된 소자 구조는, 종래 구조에서 P 웰과 P 필라간 불연속으로 인해 턴 오프 상태에서 전계가 집중되는 문제를 해결하기 위한 것으로서, 제2 도전형 이너 웰(140)는 제2 도전형 필라층(130f)의 상대적으로 낮은 농도로 인해 문턱 전압 Vth가 낮아지는 현상을 방지한다. 일반적으로, P 웰은, 채널 영역을 형성하고, P-body와 N+소스가 펀치되지 않게 막아주는 역할을 한다. 하지만, 슈퍼정션 구조에서는, 필라가 아래쪽에 위치하기 때문에, N+소스가 펀치되지 않게 막아주는 역할은 미미하며, 채널의 문턱 전압을 형성하는 것이 주요한 역할이다. 즉, P 웰을 최상위 제2 도전형 필라층(130f)으로 대체함으로써 제2 도전형 필라(130)의 연속성을 구현함과 동시에 제1 채널(151a)의 문턱 전압을 보상할 수 있다. 제2 도전형 필라(130)의 연속성이 구현되면, 최상위 제2 도전형 필라층(130f)과 하부 필라층간의 접합 영역에 전계가 집중되는 현상이 발생하지 않게 되어 전계가 고르게 분포한다. 또한 집중되던 전계가 고르게 분포하게 됨으로써, 턴 오프 상태에서 누설 전류가 감소되는 효과도 있다.The device structure shown in FIG. 2 is to solve the problem of electric field concentration in the turn-off state due to the discontinuity between the P well and the P pillar in the conventional structure, and the second conductive inner well 140 is the second conductive type. Due to the relatively low concentration of the pillar layer 130f, the threshold voltage Vth is prevented from being lowered. In general, the P well forms a channel region and serves to prevent the P-body and the N + source from being punched. However, in the superjunction structure, since the pillar is located below, the role of preventing the N + source from being punched is negligible, and the main role is to form the threshold voltage of the channel. That is, by replacing the P well with the uppermost second conductive pillar layer 130f, the continuity of the second conductive pillar 130 may be realized and the threshold voltage of the first channel 151a may be compensated for. When the continuity of the second conductive pillars 130 is realized, the electric field is not concentrated in the junction region between the uppermost second conductive pillar layer 130f and the lower pillar layer, and thus the electric fields are evenly distributed. In addition, since the concentrated electric field is evenly distributed, the leakage current is reduced in the turn-off state.

도 3a 내지 3c는 도 1에 도시된 이너 웰을 구현하는 과정을 예시적으로 도시한 도면이다.3A to 3C are views illustrating a process of implementing the inner well illustrated in FIG. 1.

도 3a를 참조하면, 제1 도전형 기판(100)의 상면에 소정 두께로 제1 도전형 드리프트 영역(110a)를 에피택셜 성장시킨다. Referring to FIG. 3A, the first conductive type drift region 110a is epitaxially grown on a top surface of the first conductive substrate 100 at a predetermined thickness.

제2 도전형 임플란트 영역(131a)은, 소정 두께로 형성된 제1 도전형 드리프트 영역(110a)의 상면에 제2 도전형 불순물을 이온 주입하여 형성된다. 제2 도전형 임플란트 영역(131a)은 마스크(200)를 이용하여 제2 도전형 불순물, 예를 들어, B를 이온 주입하거나 도핑하여 형성된다. 같은 공정을 반복하여, 제2 도전형 임플란트 영역(131b 내지 131f)을 형성한다. The second conductivity type implant region 131a is formed by ion implanting a second conductivity type impurity into an upper surface of the first conductivity type drift region 110a formed to have a predetermined thickness. The second conductivity type implant region 131a is formed by ion implanting or doping a second conductivity type impurity, for example, B, using the mask 200. The same process is repeated to form second conductive implant regions 131b to 131f.

계속해서 도 3b를 참조하면, 제2 도전형 임플란트 영역(131a 내지 131f)이 형성된 제1 도전형 드리프트층(110)을 포함하는 반도체층을 열처리한다. 열처리에 의해, 제2 도전형 불순물은 제2 도전형 확산 영역을 형성하며, 제2 도전형 확산 영역을 포함하는 제2 도전형 필라층(130a 내지 130f)는 수직 방향으로 서로 접하면서 제2 도전형 필라(130)가 형성된다. 여기서, 제2 도전형 필라(130)의 최상부에 위치한 제2 도전형 필라층(130f)의 제2 도전형 불순물의 농도는 약 3x 1015 atoms/cm3이며, 제2 도전형 필라층(130f)의 두께는 약 5.5 um일 수 있다.3B, the semiconductor layer including the first conductivity type drift layer 110 having the second conductivity type implant regions 131a to 131f is heat treated. By the heat treatment, the second conductivity type impurity forms a second conductivity type diffusion region, and the second conductivity type pillar layers 130a to 130f including the second conductivity type diffusion region are in contact with each other in the vertical direction, and thus the second conductivity. The shaped pillars 130 are formed. Here, the concentration of the second conductivity type impurity of the second conductivity type pillar layer 130f located at the top of the second conductivity type pillar 130 is about 3 × 10 15 atoms / cm 3 and the second conductivity type pillar layer 130f. ) May have a thickness of about 5.5 um.

계속해서 도 3c를 참조하면, 제2 도전형 하부층(141)은 제2 도전형 필라(130)의 최상부에 위치한 제2 도전형 필라층(130f)에 제2 도전형 불순물을 이온 주입하여 형성된다. 3C, the second conductivity type lower layer 141 is formed by ion implanting a second conductivity type impurity into the second conductivity type pillar layer 130f located at the top of the second conductivity type pillar 130. .

제2 도전형 이너 웰(140)은 제2 도전형 하부층(141)의 상부에 제2 도전형 불순물을 이온 주입하여 형성된다. 이온 주입 후, 열처리하여 제2 도전형 이너 웰(140)을 형성한다. 형성된 제2 도전형 이너 웰(140)의 제2 도전형 불순물의 농도는 약 1x1016 atoms/cm3일 수 있다.The second conductive inner well 140 is formed by ion implanting a second conductive impurity on the second conductive lower layer 141. After ion implantation, heat treatment is performed to form a second conductive inner well 140. The concentration of the second conductivity type impurity of the formed second conductivity type inner well 140 may be about 1 × 10 16 atoms / cm 3 .

제1 도전형 소스 영역(150)은 제2 도전형 이너 웰(140)에 제1 도전형 불순물을 이온 주입하여 형성된다.The first conductivity type source region 150 is formed by ion implanting first conductivity type impurities into the second conductivity type inner well 140.

도 4는 도 1에 도시된 이너 웰에 의해 개선된 전기적 특성을 설명하기 위한 도면이다.4 is a view for explaining the electrical characteristics improved by the inner well shown in FIG.

도 4를 참조하면, (a)는 상대적으로 높은 농도의 제2 도전형 웰을 포함하는 종래 구조에서의 전계 분포를 나타내며, (b)는 제2 도전형 이너 웰을 포함하는 구조에서의 전계 분포를 나타낸다. (a)에 도시된 종래 구조에서, 제2 도전형 웰의 두께는 약 6.5um이고, 제2 도전형 불순물의 농도는 4x1016 atoms/cm3이다. 특히, 제2 도전형 웰의 폭은 약 10um이며, 제2 도전형 필라의 폭은 약 9um으로서, 제2 도전형 웰이 제2 도전형 필라보다 크게 형성되어 있다. 낮은 농도로 도핑된 제2 도전형 필라층 내부의 전계 분포에 비해, 제2 도전형 웰 내부의 전계 분포는 상대적으로 강하게 형성됨을 알 수 있다. 특히, 화살표로 표시된 제2 도전형 웰과 제2 도전형 필라간 접합 영역에서의 전계 강도는 2.0x105 V/cm이다. Referring to FIG. 4, (a) shows an electric field distribution in a conventional structure including a relatively high concentration of a second conductivity type well, and (b) shows an electric field distribution in a structure including a second conductivity type inner well. Indicates. In the conventional structure shown in (a), the thickness of the second conductivity type well is about 6.5 um, and the concentration of the second conductivity type impurity is 4x10 16 atoms / cm 3 . In particular, the width of the second conductivity type well is about 10 μm, the width of the second conductivity type pillar is about 9 μm, and the second conductivity type well is formed larger than the second conductivity type pillar. It can be seen that the electric field distribution inside the second conductivity type well is relatively stronger than the electric field distribution inside the second conductivity type pillar layer doped at a low concentration. In particular, the electric field strength in the junction region between the second conductivity type well and the second conductivity type pillar indicated by the arrow is 2.0 × 10 5 V / cm.

이에 반해, (b)에 도시된 제2 도전형 이너 웰 구조는, 제2 도전형 필라층(130a 내지 130f)의 폭이 약 9um으로 동일하며, 제2 도전형 웰에 대응하는 위치에 형성된 최상위 제2 도전형 필라층(130a)의 두께 역시 제2 도전형 웰보다 얇게 형성되었다. 이로 인해서, 제2 도전형 이너 웰(140)을 포함하는 최상위 제2 도전형 필라층(130f)부터 최하위 제2 도전형 필라층(130a)까지 전계가 거의 균일하게 분포됨을 알 수 있다. 특히, 화살표로 표시된 최상위 제2 도전형 필라층(130f)과 제2 도전형 필라층(130b)간 접합 영역에서의 전계 강도는 1.65x105 V/cm이다.In contrast, in the second conductive inner well structure shown in (b), the widths of the second conductive pillar layers 130a to 130f are about the same as about 9 um, and are formed at positions corresponding to the second conductive wells. The thickness of the second conductive pillar layer 130a is also thinner than that of the second conductive well. For this reason, it can be seen that the electric field is almost uniformly distributed from the highest second conductive pillar layer 130f including the second conductive inner well 140 to the lowest second conductive pillar layer 130a. In particular, the electric field strength in the junction region between the uppermost second conductive pillar layer 130f and the second conductive pillar layer 130b indicated by the arrow is 1.65x10 5 V / cm.

계속해서, (c)는 (a)에 도시된 종래 구조에서 누설 전류 밀도를 나타내며, (d)는 (b)에 도시된 구조에서 누설 전류 밀도를 나타낸다. (a)와 (b)에서 알 수 있듯이, 상당한 강도의 전계가 제2 도전형 웰과 제2 도전형 필라의 접합 영역에 작용함을 알 수 있다. 따라서 (c)에 도시된 종래 구조에서, 화살표로 표시된 제2 도전형 웰과 제2 도전형 필라의 접합 영역에서의 누설 전류는 4.8x10-4 A/cm2로 측정되어, 역방향 전압이 인가되었을 때 상당한 누설 전류가 발생함을 알 수 있다. 이에 반해, (d)에 도시된 구조에서, 동일한 위치에서 측정된 누설 전류는, 2.1x10- 6 A/cm2으로, 누설 전류의 크기가 상대적으로 크게 감소함을 알 수 있다.Subsequently, (c) shows the leakage current density in the conventional structure shown in (a), and (d) shows the leakage current density in the structure shown in (b). As can be seen from (a) and (b), it can be seen that an electric field of considerable strength acts on the junction region of the second conductivity type well and the second conductivity type pillar. Therefore, in the conventional structure shown in (c), the leakage current in the junction region of the second conductive well and the second conductive pillar indicated by the arrow is measured as 4.8x10 -4 A / cm 2 , so that a reverse voltage may be applied. It can be seen that a significant leakage current occurs at the time. On the other hand, in the structure shown in (d), the leakage current measured at the same location, 2.1x10 - to 6 A / cm 2, can be the magnitude of the leakage current seen that the relatively large decrease.

실험 결과에 따르면, 종래 구조의 항복 전압은 약 702V이고 문턱 전압은 3.8V이며, 이너 웰 구조의 항복 전압은 약 697V이고 문턱 전압은 3.7V이다. 이 결과로부터, 이너 웰 구조는 소자의 전기적 특성 저하는 최소화하면서도 웰과 필라간 접합 영역에 작용하는 전계를 효과적으로 감소시키는 한편 누설 전류를 최소화하는 효과를 가짐을 알 수 있다.According to the experimental results, the breakdown voltage of the conventional structure is about 702V, the threshold voltage is 3.8V, the breakdown voltage of the inner well structure is about 697V and the threshold voltage is 3.7V. From this result, it can be seen that the inner well structure has the effect of minimizing the electrical characteristics of the device while effectively reducing the electric field acting on the junction region between the well and the pillar, while minimizing leakage current.

전술한 본 발명의 설명은 예시를 위한 것이며, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. The foregoing description of the present invention is intended for illustration, and it will be understood by those skilled in the art that the present invention may be easily modified in other specific forms without changing the technical spirit or essential features of the present invention. will be. Therefore, it should be understood that the embodiments described above are exemplary in all respects and not restrictive.

본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타나며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.The scope of the present invention is shown by the following claims rather than the detailed description, and all changes or modifications derived from the meaning and scope of the claims and their equivalents should be construed as being included in the scope of the present invention. .

Claims (8)

제1 도전형 기판;
상기 제1 도전형 기판상에서 성장된 제1 도전형 드리프트층;
상기 제1 도전형 드리프트층의 하부로부터 수직 방향으로 상기 제1 도전형 드리프트층의 상면까지 형성된 복수의 제2 도전형 필라층이 결합하여 형성되는 제2 도전형 필라;
상기 제2 도전형 필라와 교번하여 상기 제1 도전형 드리프트층 내에 형성되는 제1 도전형 필라;
상기 복수의 제2 도전형 필라층 중 상기 제1 도전형 기판의 상면에 접하도록 형성된 최상위 제2 도전형 필라층 내에 형성된 제2 도전형 이너 웰;
상기 제2 도전형 이너 웰 내에 형성된 복수의 제1 도전형 소스 영역; 및
상기 제2 도전형 이너 웰의 영역 일부, 상기 제2 도전형 필라의 영역 일부 및 상기 제1 도전형 필라의 상부에 위치하며, 상기 제2 도전형 이너웰, 상기 제2 도전형 필라 및 상기 제1 도전형 필라와 전기적으로 절연된 게이트를 포함하되,
상기 제2 도전형 이너 웰의 폭과 깊이는 상기 최상위 제2 도전형 필라층의 폭과 깊이보다 작은 슈퍼 정션 트랜지스터.A first conductivity type substrate;
A first conductivity type drift layer grown on the first conductivity type substrate;
A second conductive pillar formed by combining a plurality of second conductive pillar layers formed from a lower portion of the first conductive drift layer to an upper surface of the first conductive drift layer in a vertical direction;
A first conductivity type pillar formed alternately with the second conductivity type pillar in the first conductivity type drift layer;
A second conductive inner well formed in an uppermost second conductive pillar layer formed to contact an upper surface of the first conductive substrate among the plurality of second conductive pillar layers;
A plurality of first conductive source regions formed in the second conductive inner well; And
A portion of the second conductive inner well, a portion of the second conductive pillar, and an upper portion of the first conductive pillar are positioned on the second conductive inner well, the second conductive pillar and the first conductive pillar. 1 electrically conductive gates and electrically insulated gates,
And a width and a depth of the second conductive inner well are smaller than a width and a depth of the uppermost second conductive pillar layer. 청구항 1에 있어서, 상기 복수의 제2 도전형 필라층의 폭은 동일한 슈퍼 정션 트랜지스터.The super junction transistor of claim 1, wherein widths of the plurality of second conductive pillar layers are the same. 청구항 1에 있어서, 상기 복수의 제2 도전형 필라층의 제2 도전형 불순물 농도는 동일한 슈퍼 정션 트랜지스터.The super junction transistor of claim 1, wherein the second conductivity type impurity concentrations of the plurality of second conductivity type pillar layers are the same. 청구항 1에 있어서, 상기 최상위 제2 도전형 필라층의 두께는 나머지 제2 도전형 필라층의 두께보다 얇은 슈퍼 정션 트랜지스터.The super junction transistor of claim 1, wherein a thickness of the uppermost second conductive pillar layer is thinner than a thickness of the remaining second conductive pillar layer. 청구항 1에 있어서, 상기 최상위 제2 도전형 필라층의 두께는 나머지 제2 도전형 필라층의 두께의 60% 내지 70%인 슈퍼 정션 트랜지스터.The super junction transistor of claim 1, wherein a thickness of the uppermost second conductive pillar layer is 60% to 70% of a thickness of the remaining second conductive pillar layer. 청구항 1에 있어서, 상기 제2 도전형 이너 웰의 제2 도전형 불순물의 농도는 상기 제2 도전형 필라층의 제2 도전형 불순물의 농도보다 높은 슈퍼 정션 트랜지스터.The super junction transistor of claim 1, wherein a concentration of the second conductive impurity of the second conductive inner well is higher than a concentration of the second conductive impurity of the second conductive pillar layer. 청구항 1에 있어서, 상기 최상위 제2 도전형 필라층 내부에 형성되며, 상기 제2 도전형 이너 웰의 하부에 위치하는 제2 도전형 하부층을 더 포함하는 슈퍼 정션 트랜지스터.The super junction transistor of claim 1, further comprising a second conductive lower layer formed in the uppermost second conductive pillar layer and positioned under the second conductive inner well. 삭제delete
KR1020170178568A 2017-12-22 2017-12-22 Super junction MOSFET transistor with inner well KR102078295B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020170178568A KR102078295B1 (en) 2017-12-22 2017-12-22 Super junction MOSFET transistor with inner well

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020170178568A KR102078295B1 (en) 2017-12-22 2017-12-22 Super junction MOSFET transistor with inner well

Publications (2)

Publication Number Publication Date
KR20190076622A KR20190076622A (en) 2019-07-02
KR102078295B1 true KR102078295B1 (en) 2020-02-18

Family

ID=67258127

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020170178568A KR102078295B1 (en) 2017-12-22 2017-12-22 Super junction MOSFET transistor with inner well

Country Status (1)

Country Link
KR (1) KR102078295B1 (en)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030132450A1 (en) * 2001-02-21 2003-07-17 Tadaharu Minato Semiconductor device and method of manufacturing the same
JP2006186145A (en) * 2004-12-28 2006-07-13 Toshiba Corp Semiconductor device and manufacturing method thereof
JP2011204796A (en) * 2010-03-24 2011-10-13 Toshiba Corp Semiconductor apparatus, and method of manufacturing the same
JP2013089723A (en) * 2011-10-17 2013-05-13 Rohm Co Ltd Semiconductor device
JP2015070185A (en) * 2013-09-30 2015-04-13 サンケン電気株式会社 Semiconductor device and method of manufacturing the same

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030132450A1 (en) * 2001-02-21 2003-07-17 Tadaharu Minato Semiconductor device and method of manufacturing the same
JP2006186145A (en) * 2004-12-28 2006-07-13 Toshiba Corp Semiconductor device and manufacturing method thereof
JP2011204796A (en) * 2010-03-24 2011-10-13 Toshiba Corp Semiconductor apparatus, and method of manufacturing the same
JP2013089723A (en) * 2011-10-17 2013-05-13 Rohm Co Ltd Semiconductor device
JP2015070185A (en) * 2013-09-30 2015-04-13 サンケン電気株式会社 Semiconductor device and method of manufacturing the same

Also Published As

Publication number Publication date
KR20190076622A (en) 2019-07-02

Similar Documents

Publication Publication Date Title
JP6266166B2 (en) Silicon carbide semiconductor device and manufacturing method thereof
JP5198030B2 (en) Semiconductor element
JP5849882B2 (en) Semiconductor device provided with vertical semiconductor element
US7723783B2 (en) Semiconductor device
US20160372538A1 (en) Method of Manufacturing a Semiconductor Device Having a Charge Compensation Region Underneath a Gate Trench
KR101941295B1 (en) A semicondcutor device
CN115699328A (en) Trench power device with segmented trench and shield
JP2007173418A (en) Semiconductor device
JP2008205497A (en) Low on-state resistance trench type mosfet with delta layer
US20090273031A1 (en) Semiconductor device
KR102144625B1 (en) Side diffusion metal oxide semiconductor field effect transistor
JP2004095954A (en) Semiconductor device
KR102068842B1 (en) Semiconductor power device
WO2018147466A1 (en) Semiconductor device
US9123549B2 (en) Semiconductor device
KR101201382B1 (en) Power semiconductor device having decreased cell pitch
US20150041884A1 (en) Power semiconductor device and method of manufacturing the same
KR101121574B1 (en) Charge balance power device and manufacturing method thereof
KR20160032654A (en) Semiconductor device and method for manufacturing the same
KR101127501B1 (en) Power semiconductor device with trench gate structure
KR102078295B1 (en) Super junction MOSFET transistor with inner well
US8039906B2 (en) High-voltage metal oxide semiconductor device and fabrication method thereof
KR20160016520A (en) Semiconductor device
KR101870824B1 (en) Power semiconductor device and method of fabricating the same
KR101870823B1 (en) Power semiconductor device and method of fabricating the same

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant