KR102037744B1 - Method for evaluating wafer - Google Patents
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Abstract
실시예는 폴리시드 웨이퍼의 표면을 급속 열처리(Rapid Thermal Process)하는 단계; 상기 급속 열처리된 웨이퍼의 표면을 식각하는 단계; 상기 웨이퍼를 폴리싱(polishing)하는 단계; 상기 웨이퍼의 표면에 산화막과 폴리 실리콘을 증착하는 단계; 상기 웨이퍼를 어닐링(annealing)하는 단계; 및 상기 웨이퍼의 표면에 형성된 패턴을 TZDB(Time Zero Dielectric Breakdown)방법으로 검출하는 단계를 포함하고, 상기 급속 열처리는 공정 조건을 달리하여 적어도 2회 이상 반복되는 웨이퍼의 평가 방법을 제공한다.Embodiments include a rapid thermal process of a surface of a polished wafer; Etching the surface of the rapidly heat-treated wafer; Polishing the wafer; Depositing an oxide film and polysilicon on the surface of the wafer; Annealing the wafer; And detecting a pattern formed on the surface of the wafer by a Time Zero Dielectric Breakdown (TZDB) method, wherein the rapid heat treatment provides a method for evaluating a wafer that is repeated at least twice at different process conditions.
Description
실시예는 웨이퍼의 평가 방법에 관한 것으로, 보다 상세하게는 실리콘 웨이퍼 표면의 결함 검출 방법에 관한 것이다.The embodiment relates to a method for evaluating a wafer, and more particularly, to a method for detecting defects on a silicon wafer surface.
반도체 소자가 고집직화되며 웨이퍼의 표면 특성 및 표면 근처에서의 무결함특성이 중요시되고 있다. 이를 위하여 결정 성장시에 결정 결함을 제어하고 웨이퍼 가공시에 발생될 수 있는 결함들을 최소화할 수 있고, 기타 프로세스 중에 생길 수 있는 간접적인 영향성까지 고려되어 웨이퍼 품질을 향상시키기 위한 노력을 기울이고 있다.As semiconductor devices become highly integrated, surface characteristics of wafers and defect-free characteristics near the surface are important. To this end, efforts are made to improve wafer quality by controlling crystal defects during crystal growth, minimizing defects that may occur during wafer processing, and considering indirect effects that may occur during other processes.
이러한 웨이퍼 품질 향상을 위하여 웨이퍼의 품질 평가도 올바르게 이루어져야 하며, 디바이스의 MOS(Metal Oxide Semiconductor) 구조를 이용하여 전기적으로 평가하는 방법이 있다.In order to improve the wafer quality, the quality of the wafer must be correctly evaluated, and there is a method of electrically evaluating using the metal oxide semiconductor (MOS) structure of the device.
상술한 디바이스의 MOS 구조를 이용한 전기적 평가 방법으로 대표적인 방식은 TZDB(Time zero dielectric breakdown) 및 TDDB(Time dependent dielectric breakdown)이 있다. TZDB와 TDDB 방식은 절연체의 내구성을 파악하여 간접적으로 웨이퍼 품질특성을 평가하는 방법이다.Representative methods for the electrical evaluation using the MOS structure of the device described above are Time zero dielectric breakdown (TZDB) and Time dependent dielectric breakdown (TDDB). TZDB and TDDB methods indirectly evaluate wafer quality characteristics by identifying the durability of the insulator.
통상적으로 MOS 구조를 이용한 GOI(Gate Oxide Integrity) 분석법은, 웨이퍼에 존재하는 결정결함 중 Magics(Multiple image acquisition for gigabit pattern inspection with confocal system) 분석장비에서 확인되는 결함의 분석에 사용되었다.Typically, GOI (Gate Oxide Integrity) analysis using a MOS structure has been used to analyze defects found in Magics (Multiple image acquisition for gigabit pattern inspection with confocal system) analysis equipment.
GOI 분석법은 20 나노미터급 COP 또는 스몰 보이드(small void) 영역의 [0006] 검출에 민감하게 반응하는 분석법인데, 웨이퍼 표면의 결함 중 Cu haze 상에 'O 밴드(band)'로 분류되나 상기 Magics에서 검출되지 않는 문제점이 있다.GOI analysis is an assay that reacts sensitively to the detection of 20 nanometer-level COP or small void areas, which is classified as 'O band' on Cu haze among defects on the wafer surface, but the Magics There is a problem that is not detected in.
실시예는 웨이퍼의 표면의 결함을 RIE(Reactive Ion Etching) 없이 정확하게 검출하고자 한다.The embodiment seeks to accurately detect defects on the surface of the wafer without reactive ion etching (RIE).
실시예는 폴리시드 웨이퍼의 표면을 급속 열처리(Rapid Thermal Process)하는 단계; 상기 급속 열처리된 웨이퍼의 표면을 식각하는 단계; 상기 웨이퍼를 폴리싱(polishing)하는 단계; 상기 웨이퍼의 표면에 산화막과 폴리 실리콘을 증착하는 단계; 상기 웨이퍼를 어닐링(annealing)하는 단계; 및 상기 웨이퍼의 표면에 형성된 패턴을 TZDB(Time Zero Dielectric Breakdown)방법으로 검출하는 단계를 포함하고, 상기 급속 열처리는 공정 조건을 달리하여 적어도 2회 이상 반복되는 웨이퍼의 평가 방법을 제공한다.Embodiments include a rapid thermal process of a surface of a polished wafer; Etching the surface of the rapidly heat-treated wafer; Polishing the wafer; Depositing an oxide film and polysilicon on the surface of the wafer; Annealing the wafer; And detecting a pattern formed on the surface of the wafer by a Time Zero Dielectric Breakdown (TZDB) method, wherein the rapid heat treatment provides a method for evaluating a wafer that is repeated at least twice at different process conditions.
급속 열처리는 1100℃ 내지 1250℃의 온도에서 이루어질 수 있다.Rapid heat treatment may be performed at a temperature of 1100 ℃ to 1250 ℃.
급속 열처리는, 제1 단계를 3초 내지 30초 진행하고 제2 단계를 3초 내지 30초 진행할 수 있다.In the rapid heat treatment, the first step may be performed for 3 to 30 seconds and the second step may be performed for 3 to 30 seconds.
폴리싱은 웨이퍼의 표면으로부터 0.5 마이크로 미터 내지 6.0 마이크로 미터의 깊이까지 진행할 수 있다.Polishing may proceed from the surface of the wafer to a depth of 0.5 micrometers to 6.0 micrometers.
산화막은 50 옴스트롱 내지 150 옴스트롱의 두께로 증착될 수 있다.The oxide film may be deposited to a thickness of 50 ohms to 150 ohms.
폴리 실리콘은 1000 옴스트롱 내지 4000 옴스트롱의 두께로 증착될 수 있다.Polysilicon may be deposited to a thickness of 1000 ohms to 4000 ohms.
어닐링은 800℃ 내지 1,000℃에서, 20분 내지 40분 진행될 수 있다.Annealing may proceed at 800 ° C. to 1,000 ° C. for 20 to 40 minutes.
급속 열처리 단계에서, 공정 조건 또는 열처리 횟수를 달리하여 베이컨시(vacancy)의 주입량을 변경할 수 있다.In the rapid heat treatment step, the injection amount of vacancy may be changed by varying the process conditions or the number of heat treatments.
실시예에 따른 웨이퍼의 평가 방법은, 고가의 장비가 필요한 RIE(Responsive Ion Etching) 없이, 급속 열처리(RTP)를 이용하여 베이컨시 주입을 다른 조건에서 반복한 후, MOS 구조 제작 후 I-V를 측정하여 웨이퍼의 결함(fail) 영역 맵을 작성할 수 있다.Wafer evaluation method according to the embodiment, using a rapid heat treatment (RTP) without repeated expensive ion etching (RIE) that requires expensive equipment, repeated injection of bacony under different conditions, and then measured IV after fabrication of the MOS structure A defect area map of the wafer can be created.
도 1은 실시예에 따른 웨이퍼의 평가 방법의 흐름도이고,
도 2 및 도 3은 웨이퍼의 급속 열처리 공정에서 베이컨시의 주입량을 비교한 도면이다.1 is a flowchart of a method for evaluating a wafer according to an embodiment;
2 and 3 is a view comparing the injection amount of bacon at the rapid heat treatment process of the wafer.
이하, 본 발명을 구체적으로 설명하기 위해 실시 예를 들어 설명하고, 발명에 대한 이해를 돕기 위해 첨부도면을 참조하여 상세하게 설명하기로 한다.Hereinafter, the present invention will be described in detail with reference to the following examples, and the present invention will be described in detail with reference to the accompanying drawings.
그러나, 본 발명에 따른 실시 예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시 예들에 한정되는 것으로 해석되지 않아야 한다. 본 발명의 실시 예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다.However, embodiments according to the present invention may be modified in many different forms, and the scope of the present invention should not be construed as being limited to the embodiments described below. Embodiments of the present invention are provided to more fully describe the present invention to those skilled in the art.
또한, 이하에서 이용되는 "제1" 및 "제2," "상부" 및 "하부" 등과 같은 관계적 용어들은, 그런 실체 또는 요소들 간의 어떠한 물리적 또는 논리적 관계 또는 순서를 반드시 요구하거나 내포하지는 않으면서, 어느 한 실체 또는 요소를 다른 실체 또는 요소와 구별하기 위해서만 이용될 수도 있다.Also, the relational terms used below, such as "first" and "second," "upper" and "lower", etc., do not necessarily require or imply any physical or logical relationship or order between such entities or elements. It may be used only to distinguish one entity or element from another entity or element.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.In the drawings, the thickness or size of each layer is exaggerated, omitted, or schematically illustrated for convenience and clarity of description. In addition, the size of each component does not necessarily reflect the actual size.
도 1은 실시예에 따른 웨이퍼의 평가 방법의 흐름도이다.1 is a flowchart of a method for evaluating a wafer according to an embodiment.
먼저, 폴리시드 웨이퍼(polished wafer)를 준비한다(S110).First, prepare a polished wafer (polished wafer) (S110).
단결정 잉곳(Ingot)을 만들기 위한 단결정 성장 공정과, 단결정 잉곳을 슬라이싱(Slicing)하여 얇은 원판 모양의 웨이퍼를 얻는 슬라이싱 공정과, 상기 웨이퍼를 경면화하는 연마(Polishing) 공정과, 연마된 웨이퍼를 연마하고 웨이퍼에 부착된 연마제나 이물질을 제거하는 세정 공정을 통하여 폴리시드 웨이퍼를 준비할 수 있다.A single crystal growth process for making a single crystal ingot, a slicing process for slicing the single crystal ingot to obtain a thin disk-shaped wafer, a polishing process for mirroring the wafer, and a polishing of the polished wafer And a polysid wafer can be prepared through a cleaning process to remove the abrasive or foreign matter attached to the wafer.
단결정 성장 공정 중 단결정 잉곳의 성장 조건은 단결정 실리콘의 결정 품질 및 결정 결함 영역을 결정한다. 즉, 단결정 잉곳의 성장 조건에 따라서 베이컨시형 점결함이 우세하여 과포화된 베이컨시가 응집된 결함을 갖는 v-rich 영역, 산화 유기 적층 결함(OSF:Oxidation Induced Stacking Fault)이 존재하는 O band(Oxidation-induced defect Band) 영역, 베이컨시형 점결함이 우세하나 응집된 결함이 없는 VDP 영역, 인터스티셜 점결함이 우세하나 응집된 결함이 없는 IDP 영역, 그리고 인터스티셜 점결함이 우세하여 과포화된 인터스티셜 실리콘이 응집된 결함을 갖는 LDP 영역 등이 존재할 수도 있다.Growth conditions of the single crystal ingot during the single crystal growth process determine the crystal quality and crystal defect region of the single crystal silicon. That is, depending on the growth conditions of the single crystal ingot, the vacancy type defects predominate, and the O-band (Oxidation-Induced Stacking Fault) including the v-rich region and OSF: induced defect band), VDP area with predominantly bacon-type defects but no cohesive defects, IDP area with interstitial defects but no coherent defects, and supersaturated interstitial silicon due to interstitial defects There may be an LDP region or the like having an aggregated defect.
그리고, 웨이퍼 표면을 열처리한다(S120).Then, the wafer surface is heat treated (S120).
이를 위하여 웨이퍼의 제조 공정에서는 내부에 BMD는 발생하고 있지 않지만, 이후의 디바이스 프로세스 등의 열처리를 행함으로써, 디바이스 활성 영역인 웨이퍼 표면 근방에 BMD(Bulk Micro Defect)가 없는 DZ(Denuted Zone, 무결함 영역)층을 유지한 채, 디바이스 활성 영역보다 깊은 벌크 중에는 BMD가 형성되어 게터링 능력을 갖도록 하기 위하여 웨이퍼를 급속 열처리(Rapid Thermal Process, RTP)할 수 있다.To this end, BMDs are not generated inside the wafer manufacturing process, but by performing heat treatment in a subsequent device process or the like, there is no defect in the dezoned zone (DZ) without the bulk micro defect (BMD) in the vicinity of the wafer surface, which is a device active region. In the bulk deeper than the device active region, the wafer may be subjected to a rapid thermal process (RTP) in order to have a gettering capability in a bulk deeper than the device active region.
상기의 열처리 단계에서, 공정 조건 또는 열처리 횟수를 달리하여 베이컨시(vacancy)의 주입량을 변경할 수 있다. 상세하게는, 열처리는 공정 조건을 달리하여 적어도 2회 이상 반복할 수 있으며, 1100℃ 내지 1250℃의 온도에서 이루어질 수 있다. 그리고, 열처리 공정에서 제1 단계를 3초 내지 30초 동안 진행하고, 제2 단계를 3초 내지 30초 동안 진행할 수 있다.In the heat treatment step, the injection amount of vacancy may be changed by varying the process conditions or the number of heat treatments. Specifically, the heat treatment may be repeated at least two times or more by varying the process conditions, it may be made at a temperature of 1100 ℃ to 1250 ℃. In the heat treatment process, the first step may be performed for 3 to 30 seconds, and the second step may be performed for 3 to 30 seconds.
상술한 열처리 단계 후에, 열처리된 웨이퍼의 표면을 질산(HF)을 사용하여 식각(S130)하고, 식각된 상기 웨이퍼 표면을 세정(cleaning, S140)할 수 있다. 열처리 단계를 거친 웨이퍼에 대해 식각 단계(S130)과 세정 단계(S140)은 추후에 진행될 폴리싱 단계(S150)의 공정 조건에 따라 제외될 수 있다.After the heat treatment step described above, the surface of the heat-treated wafer may be etched (S130) using nitric acid (HF), and the etched wafer surface may be cleaned (S140). For the wafer subjected to the heat treatment step, the etching step S130 and the cleaning step S140 may be excluded depending on the processing conditions of the polishing step S150 to be performed later.
상술한 열처리 단계를 거친 웨이퍼를 폴리싱(S150)할 수 있다. 이때, 폴리싱은 웨이퍼의 표면으로부터 0.5 마이크로 미터 내지 6.0 마이크로 미터의 깊이로 진행할 수 있고, 상세하게는 1.0 마이크로 미터 내지 1.2 마이크로 미터 진행할 수 있다.The wafer having undergone the heat treatment described above may be polished (S150). At this time, the polishing may proceed from the surface of the wafer to a depth of 0.5 micrometers to 6.0 micrometers, and in detail, may proceed from 1.0 micrometers to 1.2 micrometers.
상술한 급속 열처리 공정은 질소 가스(Nitrogen gas) 분위기로 진행하기 때문에 열처리 공정 후 웨이퍼의 표면에 러프니스(roughness)가 발생할 수 있으며, 폴리싱을 진행하지 않으면 MOS 구조 제작 후 I-V 측정시에 웨이퍼의 전면에 결함(fail)이 발생할 수 있다. 따라서, 폴리싱을 진행하여 상술한 웨이퍼 표면의 러프니스를 제거할 수 있다.Since the rapid heat treatment process proceeds in a nitrogen gas atmosphere, roughness may occur on the surface of the wafer after the heat treatment process, and if the polishing is not performed, the front surface of the wafer may be measured during IV measurement after fabricating the MOS structure. Failure may occur. Therefore, polishing can be performed to remove the roughness of the above-described wafer surface.
그리고, 웨이퍼의 결함 검사를 위한 I-V 측정을 위한 MOS(Metal Oxide Semiconductor) 구조를 제조할 수 있다.In addition, a metal oxide semiconductor (MOS) structure for I-V measurement for defect inspection of a wafer may be manufactured.
상세하게는 다음과 같다. 웨이퍼 표면에 산화막을 증착 등의 방법으로 형성한 후(S160), 상기 웨이퍼의 표면에 폴리 실리콘(poly Si)을 증착(S170)하고 어닐링(annealing) 처리를 할 수 있다(S180).In detail, it is as follows. After the oxide film is formed on the surface of the wafer by a deposition method (S160), polysilicon (poly Si) is deposited on the surface of the wafer (S170) and annealing may be performed (S180).
이때, 산화막은 50 옴스트롱 내지 150 옴스트롱의 두께로 증착될 수 있고, 예를 들면 100 옴스트롱의 두께로 증착될 수 있다.In this case, the oxide film may be deposited to a thickness of 50 ohms to 150 ohms, for example, a thickness of 100 ohms.
또한, 폴리 실리콘은 1000 옴스트롱 내지 4000 옴스트롱의 두께로 증착될 수 있고, 예를 들면 2,000 옴스트롱의 두께로 증착될 수 있다.In addition, polysilicon may be deposited to a thickness of 1000 ohms to 4000 ohms, for example 2,000 ohms thick.
또한, 어닐링은 800℃ 내지 1,000℃에서 20분 내지 40분 진행될 수 있고, 예를 들면 900℃에서 30분 동안 진행될 수 있다.In addition, the annealing may proceed for 20 to 40 minutes at 800 ℃ to 1,000 ℃, for example, may proceed for 30 minutes at 900 ℃.
그리고, 웨이퍼 표면에 패턴을 형성하고(S190), TZDB(Time zero dielectric breakdown) 방법으로 웨이퍼의 전기적 특성을 파악하여 품질을 평가할 수 있다(S200).In addition, a pattern may be formed on the surface of the wafer (S190), and the quality may be evaluated by identifying electrical characteristics of the wafer by a time zero dielectric breakdown (TZDB) method (S200).
도 2 및 도 3은 웨이퍼의 급속 열처리 공정에서 베이컨시의 주입량을 비교한 도면이다.2 and 3 is a view comparing the injection amount of bacon at the rapid heat treatment process of the wafer.
도 2는 급속 열처리 공정에서 베이컨시(vacancy)의 주입량이 적은 경우이고, 도 3은 급속 열처리 공정에서 베이컨시의 주입량이 많은 경우이다.FIG. 2 illustrates a case where a small amount of vacancy is injected in the rapid heat treatment process, and FIG. 3 illustrates a case where a large amount of vacancy is injected in the rapid heat treatment process.
도 2 또는 도 3과 같이 웨이퍼의 표면에 패턴이 형성된 후 TZDB 방법으로 웨이퍼의 전기적 특성을 파악할 수 있다. 상세하게는 I-V 측정을 할 수 있는데 0 내지 14 MV/cm 기준으로 진행하여 각 point 별로 항복 전압을 측정하고 이에 따라 결함(fail)의 발생 여부를 확인하여 결함 영역 맵(map)을 작성할 수 있다.After the pattern is formed on the surface of the wafer as shown in FIG. 2 or 3, the electrical characteristics of the wafer may be determined by the TZDB method. In detail, I-V measurement can be performed, and the breakdown voltage is measured for each point by proceeding from 0 to 14 MV / cm, and a defect area map can be created by checking whether a failure occurs.
이상과 같이 실시예는 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.As described above, although the embodiments have been described by the limited embodiments and the drawings, the present invention is not limited to the above embodiments, and those skilled in the art to which the present invention pertains various modifications and variations from such descriptions. This is possible.
그러므로, 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 아니되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.Therefore, the scope of the present invention should not be limited to the described embodiments, but should be determined not only by the claims below but also by the equivalents of the claims.
Claims (8)
급속 열처리된 상기 폴리시드 웨이퍼의 표면을 질산을 사용하여 식각하고 세정하는 단계;상기 폴리시드 웨이퍼를 폴리싱(polishing)하는 단계;
상기 폴리시드 웨이퍼의 표면에 산화막과 폴리 실리콘을 증착하는 단계;
상기 폴리시드 웨이퍼를 어닐링(annealing)하는 단계; 및
상기 폴리시드 웨이퍼의 표면에 형성된 패턴을 TZDB(Time Zero Dielectric Breakdown)방법으로 검출하는 단계를 포함하고,
상기 급속 열처리는 공정 조건 또는 열처리 횟수를 달리하여 적어도 2회 이상 반복되어 베이컨시(vacancy)의 주입량을 변경하고,
상기 폴리시드 웨이퍼의 표면에 형성된 패턴을 TZDB방법으로 검출하는 단계는, 전류 및 전압 측정을 0 내지 14 MV/cm 기준으로 진행하여 각 지점 별로 항복 전압을 측정하고 결함(fail)의 발생 여부를 확인하고 결함 영역 맵(map)을 작성하여 상기 폴리시드 웨이퍼의 전기적 특성을 파악하는 웨이퍼의 평가 방법.Rapid thermal process on the surface of the polished wafer in a nitrogen atmosphere;
Etching and cleaning the surface of the rapidly heat treated polished wafer using nitric acid; polishing the polished wafer;
Depositing an oxide film and polysilicon on the surface of the polysid wafer;
Annealing the polished wafer; And
Detecting a pattern formed on the surface of the polysid wafer by a time zero dielectric breakdown (TZDB) method;
The rapid heat treatment is repeated at least two times by changing the process conditions or the number of heat treatment to change the injection amount of vacancy (vacancy),
Detecting the pattern formed on the surface of the polysilicon wafer by the TZDB method, the current and voltage measurement based on 0 to 14 MV / cm to measure the breakdown voltage at each point and to determine whether the failure (fail) occurs And creating a defect area map to grasp the electrical properties of the polished wafer.
상기 급속 열처리는 1100℃ 내지 1250℃의 온도에서 이루어지는 웨이퍼의 평가 방법.According to claim 1,
The rapid heat treatment is a method for evaluating a wafer made at a temperature of 1100 ℃ to 1250 ℃.
상기 급속 열처리는, 제1 단계를 3초 내지 30초 진행하고 제2 단계를 3초 내지 30초 진행하는 웨이퍼의 평가 방법.The method according to claim 1 or 2,
The rapid heat treatment is a method for evaluating a wafer, wherein the first step is performed for 3 to 30 seconds and the second step is performed for 3 to 30 seconds.
상기 폴리싱은 상기 폴리시드 웨이퍼의 표면으로부터 0.5 마이크로 미터 내지 6.0 마이크로 미터의 깊이까지 진행하는 웨이퍼의 평가 방법.According to claim 1,
And the polishing proceeds from the surface of the polished wafer to a depth of 0.5 micrometers to 6.0 micrometers.
상기 산화막은 50 옴스트롱 내지 150 옴스트롱의 두께로 증착되는 웨이퍼의 평가 방법.According to claim 1,
The oxide film is a method of evaluating a wafer is deposited to a thickness of 50 ohms to 150 ohms.
상기 폴리 실리콘은 1000 옴스트롱 내지 4000 옴스트롱의 두께로 증착되는 웨이퍼의 평가 방법.According to claim 1,
Wherein said polysilicon is deposited to a thickness of 1000 ohms to 4000 ohms.
상기 어닐링은 800℃ 내지 1,000℃에서, 20분 내지 40분 진행되는 웨이퍼의 평가 방법.According to claim 1,
The annealing is carried out at 800 ℃ to 1,000 ℃, 20 minutes to 40 minutes evaluation method of the wafer.
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