KR102037228B1

KR102037228B1 - 채널 추정기

Info

Publication number: KR102037228B1
Application number: KR1020160038581A
Authority: KR
Inventors: 김준우; 방영조; 이용수
Original assignee: 한국전자통신연구원
Priority date: 2015-12-17
Filing date: 2016-03-30
Publication date: 2019-10-30
Also published as: KR20170073444A

Abstract

본 발명은 채널 추정기에 관한 것이다. 본 발명의 채널 추정기는 주파수 영역의 값을 수신하고 채널을 추정하는 채널 추정부, 채널의 추정 결과를 시간 영역으로 변환하고, 데시메이션 인 프리퀀시 구조를 통해 역이산 퓨리에 변환을 수행하는 역이산 퓨리에 변환부, 시간 영역으로 변환된 신호에서 유효한 채널 부분만을 필터링하는 필터, 및 유효한 채널 부분에 대해 주파수 영역으로 변환하고, 데시메이션 인 타임 구조를 통해 이산 퓨리에 변환을 수행하는 이산 퓨리에 변환부를 포함하고, 데시메이션 인 프리퀀시 구조는 정렬된 순서의 비트들을 입력으로 하고, 비정렬된 순서의 비트들을 출력으로 하며, 데시메이션 인 타임 구조는 비정렬된 순서의 비트들을 입력으로 하고, 정렬된 순서의 비트들을 출력으로 한다.

Description

채널 추정기{CHANNEL ESTIMATOR}

본 발명은 통신 시스템의 채널 추정기에 관련된 것으로서, 특히 채널 추정에 따른 지연 시간을 감소시킨 채널 추정기에 관한 것이다.

일반적인 이산 퓨리에 변환을 이용한 채널 추정기는 채널 추정을 위해 두 번의 이산 퓨리에 변환을 필요로 한다. 이와 같은 이산 퓨리에 변환은 데이터들의 입력 순서와 동일한 순서로 순차적으로 출력되지 않는다. 이산 퓨리에 변환 이후에 출력되는 신호들은 정렬되지 않은 형태의 역비트순(bit-reserved)으로 출력된다.

따라서, 채널 추정기는 내부에서 수행되는 두 번의 이산 퓨리에 변환 각각에 대해 이산 퓨리에 변환이 완료되면, 출력되는 데이터들을 입력 순서대로 재정렬(re-ordering) 후 출력하는 동작을 수행하게 된다. 이때, 채널 추정기는 재정렬을 위해서는 역비트순으로 출력되는 일정 단위에 해당하는 데이터들의 출력을 일정 시간 대기한 이후에 재정렬 동작을 수행한다. 이와 같이, 채널 추정기는 두 번의 이산 퓨리에 변환 각각에 대해 재정렬을 위해 일정 단위의 데이터 출력을 대기해야 하므로, 출력의 대기에 따른 지연 시간을 필요로 한다. 이와 같은 채널 추정에 따른 지연 시간은 이산 퓨리에 변환의 크기(일예로, 포인트 수)가 클수록 더욱 증가하게 되는 문제점이 있었다.

본 발명의 목적은 이산 퓨리에 변환에 따른 지연 시간을 감소시킨 채널 추정기를 제공함에 있다.

본 발명에 따른 채널 추정기는 주파수 영역의 값을 수신하고 채널을 추정하는 채널 추정부, 상기 채널의 추정 결과를 시간 영역으로 변환하고, 데시메이션 인 프리퀀시 구조를 통해 역이산 퓨리에 변환을 수행하는 역이산 퓨리에 변환부, 상기 시간 영역으로 변환된 신호에서 유효한 채널 부분만을 필터링하는 필터, 및 상기 유효한 채널 부분에 대해 주파수 영역으로 변환하고, 데시메이션 인 타임 구조를 통해 이산 퓨리에 변환을 수행하는 이산 퓨리에 변환부를 포함하고, 상기 데시메이션 인 프리퀀시 구조는 정렬된 순서의 비트들을 입력으로 하고, 비정렬된 순서의 비트들을 출력으로 하며, 상기 데시메이션 인 타임 구조는 비정렬된 순서의 비트들을 입력으로 하고, 정렬된 순서의 비트들을 출력으로 한다.

본 발명의 채널 추정기는 채널 추정기 내부에서 이산 퓨리에 변환에 따른 데이터의 재정렬을 필요로 하지 않는 구조로 인해 지연 시간을 감소시킬 수 있다. 이에 따라, 데이터의 재정렬을 위한 데이터를 저장하기 위한 버퍼 구조 등을 필요로 하지 않음으로 구현 복잡도를 최소화할 수 있다.

도 1은 본 발명에 따른 채널 추정기의 구조를 예시적으로 도시한 도면,
도 2는 도 1에 도시된 데시메이션 인 프리퀀시 구조의 8-포인트 고속 퓨리에 변환을 예시적으로 도시한 도면,
도 3은 도 1에 도시된 역이산 퓨리에 변환부의 입력과 출력을 예시적으로 도시한 도면,
도 4는 도 1에 도시된 데시메이션 인 타임 구조의 8-포인트 고속 퓨리에 변한을 예시적으로 도시한 도면,
도 5는 도 1에 도시된 이산 퓨리에 변환부의 입력과 출력을 예시적으로 도시한 도면, 및
도 6은 본 발명의 채널 추정기에서 지연 시간 감소를 예시적으로 도시한 도면이다.

이하, 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 모호하지 않도록 하기 위해 생략될 것이라는 것을 유의하여야 한다.

본 발명은 이산 퓨리에 변환(DFT: Discrete Fourier Transform)에 따른 지연 시간이 감소된 채널 추정기를 제공한다. 따라서, 본 발명은 이산 퓨리에 변환 기반의 채널 추정기(DFT based Channel Estimator)를 기준으로 설명하기로 하지만, 이산 퓨리에 변환을 필요로 하는 다른 기기들로 본 발명을 확장하여 적용할 수 있다.

도 1은 본 발명에 따른 채널 추정기의 구조를 예시적으로 도시한 도면이다.

도 1을 참조하면, 채널 추정기(100)는 채널 추정부(110), 역이산 퓨리에 변환(IDFT: Inverse Discrete Fourier Transform)부(120), 필터(130), 및 이산 퓨리에 변환(DFT)부(140)를 포함한다.

채널 추정부(110)는 일예로, 최소 자승(Least Squares, 이하 'LS'라 칭하기로 함) 방식으로 채널 추정을 한다. 채널 추정부(110)는 추정된 데이터를 역이산 퓨리에 변환부(120)로 출력한다. 역이산 퓨리에 변환부(120)는 N-포인트의 역이산 퓨리에 변환을 통해 채널의 임펄스 응답으로 변환한다. 이를 통해, 역이산 퓨리에 변환부(120)는 LS 방식의 채널 추정 결과를 시간 영역으로 변환한다.

필터(130)는 임펄스 응답에서 유효한 채널 부분만 남기고, 나머지 부분은 모두 0으로 채워서 필터링한 결과값을 이산 퓨리에 변환부(140)로 출력한다. 이산 퓨리에 변환부(140)는 필터(130)에서 출력된 결과값을 N-포인트의 퓨리에 변환을 통해 최종 주파수 영역의 채널 추정 결과를 출력한다. 이산 퓨리에 변환부(140)는 시간 영역의 데이터를 다시 주파수 영역으로 변환한다.

이와 같이, 채널 추정기(100)는 역이산 퓨리에 변환부(120)와 이산 퓨리에 변환부(140)를 통해 두 번의 이산 퓨리에 변환을 수행한다. 이산 퓨리에 변환에 따른 출력값들은 정렬되지 않은 역비트(bit-reserved)의 형태로 출력됨에 따라 비트 재정렬 동작을 필요로 한다.

역이산 퓨리에 변환부(120)는 데시메이션 인 프리퀀시(Decimation-In-Frequency, 이하 'DIF'라 칭하기로 함) 구조를 적용한 역이산 퓨리에 변환을 한다. DIF 구조는 정렬된 순서의 비트들을 입력으로 하고, 비정렬된 순서의 비트들을 출력으로 한다. 이산 퓨리에 변환부(140)는 데시메이션 인 타임(decimation-in-time, 이하 'DIT'라 칭하기로 함) 구조를 적용한 이산 퓨리에 변환을 한다. DIT 구조는 비정렬된 순서의 비트들을 입력으로 하고, 정렬된 순서의 비트들을 출력으로 한다.

이와 반대로, 역이산 퓨리에 변환부(120)는 DIT 구조를 적용한 역이산 퓨리에 변환을 수행하고, 이산 퓨리에 변환부(140)는 DIF 구조를 적용한 이산 퓨리에 변환을 수행할 수도 있다.

이와 같이, 역이산 퓨리에 변환부(120)에 DIF 구조(또는, DIT 구조)를 적용하고, 이산 퓨리에 변환부(140)에 DIT 구조(또는 DIF 구조)는 입력과 출력이 상호 간에 대칭되는 구조를 가짐으로 비트 재정렬 동작을 수행하지 않고도, 정렬된 채널 추정 결과를 획득할 수 있다.

따라서, 채널 추정기(100)는 이산 퓨리에 변환에 따른 비트 재정렬 동작을 필요로 하지 않는 DIT 구조와 DIF 구조를 역이산 퓨리에 변환 동작과 이산 퓨리에 변환 동작 각각에 적용함으로써, 역이산 퓨리에 변환과 이산 퓨리에 변환에 따른 지연 시간을 감소시킬 수 있다.

도 2는 도 1에 도시된 데시메이션 인 프리퀀시 구조의 8-포인트 고속 퓨리에 변환을 예시적으로 도시한 도면이다.

도 2를 참조하면, DIF 구조의 N-포인트 고속 퓨리에 변환(FFT: Fast Fourier Transform) 동작을 수행하는 역이산 퓨리에 변환부(120)는 입력 신호를 짝수 번째 주파수 신호들와 홀수 번째 주파수 신호들의 합집합으로 분류한다. 이후, 역이산 퓨리에 변환부(120)는 분류된 각각의 합집합들을 N/2-포인트 고속 퓨리에 변환으로 각각 나누어 계산하고, 출력한다.

여기서는, DIF 구조의 N-포인트 고속 퓨리에 변환들 중에서 DIF 구조의 8-포인트 고속 퓨리에 변환이 적용된 역이산 퓨리에 변환부(120)의 동작을 설명한다.

역이산 퓨리에 변환부(120)는 짝수 번째 주파수 신호와 홀수 번째 주파수 신호의 합집합으로 분류(210)한다. 이때, 입력들(IN(0), IN(2), IN(4), IN(6))이 하나의 합집합이 되고, 입력들(IN(1), IN(3), IN(5), IN(7))이 다른 합집합이 된다.

그리고, 역이산 퓨리에 변환부(120)는 분류된 각각의 합집합들은 4-포인트 고속 퓨리에 변환(220, 230)으로 각각 나누어 계산한다.

따라서, DIF 구조의 8-포인트 고속 퓨리에 변환은 IN(0), IN(1), IN(2), IN(3), IN(4), IN(5), IN(6), IN(7)로 정렬된 순서의 입력을 갖고, OUT(0), OUT(4), OUT(2), OUT(6), OUT(1), OUT(5), OUT(3), OUT(7)로 비정렬된 순서의 출력을 갖는다.

도 3은 도 1에 도시된 역이산 퓨리에 변환부의 입력과 출력을 예시적으로 도시한 도면이다.

도 3을 참조하면, 역이산 퓨리에 변환부(120)에 DIT 구조의 8-포인트 고속 퓨리에 변환부가 적용되면, 입력은 IN(0), IN(1), IN(2), IN(3), IN(4), IN(5), IN(6), IN(7)이 되고, 출력은 OUT(0), OUT(4), OUT(2), OUT(6), OUT(1), OUT(5), OUT(3), OUT(7)이 된다.

도 4는 도 1에 도시된 데시메이션 인 타임 구조의 8-포인트 고속 퓨리에 변환을 예시적으로 도시한 도면이다.

도 4를 참조하면, DIT 구조의 N-포인트 고속 퓨리에 변환을 수행하는 이산 퓨리에 변환부(140)는 입력 신호를 2개의 N/2-포인트 고속 퓨리에 변환들로 나누어 계산한다. 이후, 이산 퓨리에 변환부(140)는 2개의 N/2-포인트 고속 퓨리에 변환들이 완료된 출력 신호들을 짝수 번째 출력들과 홀수 번째 출력들의 합집합으로 분류하여 출력한다.

여기서는 DIT 구조의 N-포인트 고속 퓨리에 변환들 중에서 DIT 구조의 8-포인트 고속 퓨리에 변환이 적용된 고속 퓨리에 변환부(120)의 동작을 설명한다.

이산 퓨리에 변환부(140)는 입력들(IN(0), IN(4), IN(2), IN(6))이 하나의 4-포인트 고속 퓨리에 변환(310)으로 계산되고, 입력들(IN(1), IN(5), IN(3), IN(7))이 다른 4-포인트 고속 퓨리에 변환(320)으로 계산한다.

이산 퓨리에 변환부(140)는 4-포인트 고속 퓨리에 변환들(310, 320)이 완료된 출력 신호들은 짝수 번째 출력과 홀수 번째 출력의 합집합으로 분류(330)한다.

따라서, DIF 구조의 8-포인트 고속 퓨리에 변환은 IN(0), IN(4), IN(2), IN(6), IN(1), IN(5), IN(3), IN(7)로 비정렬된 순서의 입력을 갖고, 비트 인버스된 OUT(0), OUT(1), OUT(2), OUT(3), OUT(4), OUT(5), OUT(6), OUT(7)로 정렬된 순서의 출력을 갖는다.

도 5는 도 1에 도시된 이산 퓨리에 변환부의 입력과 출력을 예시적으로 도시한 도면이다.

도 5를 참조하면, 이산 퓨리에 변환부(140)에 DIF 구조의 8-포인트 고속 퓨리에 변환부가 적용되면, 입력은 IN(0), IN(4), IN(2), IN(6), IN(1), IN(5), IN(3), IN(7)이 되고, 출력은 OUT(0), OUT(1), OUT(2), OUT(3), OUT(4), OUT(5), OUT(6), OUT(7)이 된다.

도 3 내지 도 5에서는 설명의 편의를 위하여, 8-포인트 고속 퓨리에 변환을 예시적으로 설명하지만 다른 포인트들을 갖는 고속 퓨리에 변환을 적용할 수도 있다.

이와 같이, 역이산 퓨리에 변환부(120)와 이산 퓨리에 변환부(140)는 출력이 비트 인버스되어 N-포인트에 대응되는 신호들의 입력 완료 시간 또는 출력 완료 시간에 대응되는 비트 재정렬을 위한 지연 시간을 필요로 한다. 하지만, 본 발명은 정렬된 입력으로부터 비정렬된 출력을 제공하는 DIF 구조와 비정렬된 입력을 정렬된 출력으로 제공하는 DIT 구조를 함께 사용함으로써, 재정렬 동작을 필요로 하지 않는다. 따라서, 비트 재정렬에 필요한 시간을 감소시킨다.

도 6은 본 발명의 채널 추정기에서 지연 시간 감소를 예시적으로 도시한 도면이다.

도 6을 참조하면, (a)는 일반적인 채널 추정기의 데이터 입출력 흐름을 도시하고, (b)는 본 발명에서 제안된 채널 추정기의 데이터 입출력 흐름을 도시한다.

(a)를 살펴보면, 역이산 퓨리에 변환부의 입력 데이터(410)와 출력 데이터(420)가 도시된다. 이후, 비트 재정렬 및 필터링을 위해 출력 데이터(420)의 출력이 완료된 이후에 필터 등에 의해 비트 재정렬 및 필터링 동작을 한다.

비트 재정렬 및 필터링된 데이터(430)는 필터링 동작에 의한 짧은 지연 시간 이후에 이산 퓨리에 변환부의 입력 데이터(440)로 제공된다. 이산 퓨리에 변환부의 이산 퓨리에 변환을 통한 출력 데이터(450)는 비트 재정렬이 수행된다. 이후 비트 재정렬된 데이터(460)가 출력된다.

(b)를 살펴보면, 역이산 퓨리에 변환부(120)의 입력 데이터(510)와 출력 데이터(520)가 도시된다. 이후, 출력 데이터(520)는 필터(130)에 의해 재정렬 동작없이 필터링 동작에 의한 짧은 지연 시간 이후에 출력된다.

필터링된 데이터(530)는 필터링 완료를 대기하지 않고도 이산 퓨리에 변환부(140)의 입력 데이터(540)로 제공된다. 이산 퓨리에 변환부(140)에 의해 이산 퓨리에 변환된 출력 데이터(550)는 비트 재정렬 동작을 필요로 하지 않는다.

여기서는, 설명의 편의를 위하여 하나의 데이터 단위를 기준으로 도시한 것이며, 예를 들면, 하나의 데이터 단위는 일예로, 8-포인트 고속 퓨리에 변환의 경우, 8-포인트 고속 퓨리에 변환의 입력 또는 출력에 대응되는 데이터 크기를 가질 수 있다.

이를 통해, 본 발명의 채널 추정기는 기존의 채널 추정기에 비해 두 개의 데이터 단위에 대응되는 시간의 감소가 가능함에 따라 채널 추정에 따른 지연이 감소된다.

한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.

100: 채널 추정기 110: 채널 추정부
120: 역이산 퓨리에 변환부 130: 필터
140: 이산 퓨리에 변환부

Claims

입력 신호에 기초하여 주파수 영역의 채널을 추정하는 채널 추정부;
상기 채널 추정부에 의한 추정 결과를 데시메이션 인 프리퀀시 구조를 통해 역이산 퓨리에 변환하는 역이산 퓨리에 변환부;
상기 역이산 퓨리에 변환된 신호를 필터링하는 필터; 및
상기 필터링된 신호를 데시메이션 인 타임 구조를 통해 이산 퓨리에 변환하는 이산 퓨리에 변환부를 포함하고,
상기 데시메이션 인 프리퀀시 구조는 정렬된 순서의 비트들을 입력으로 하고, 비정렬된 순서의 비트들을 출력으로 하며, 상기 데시메이션 인 타임 구조는 비정렬된 순서의 비트들을 입력으로 하고, 정렬된 순서의 비트들을 출력으로 하고,
상기 역이산 퓨리에 변환부가 상기 역이산 퓨리에 변환된 신호를 출력하는 시간의 일부는 상기 필터가 상기 역이산 퓨리에 변환된 신호를 필터링하는 시간과 중첩되는 채널 추정기.
제1 항에 있어서,
상기 역이산 퓨리에 변환부는,
상기 역이산 퓨리에 변환된 신호에서 짝수 번째 시간 영역에 대한 비트들을 출력한 후 홀수 번째 시간 영역에 대한 비트들을 출력하는 채널 추정기.
제1 항에 있어서,
상기 이산 퓨리에 변환부는,
상기 필터링된 신호에서 짝수 번째 시간 영역에 대한 비트들을 입력 받은 후 홀수 번째 시간 영역에 대한 비트들을 입력 받는 채널 추정기.
삭제
입력 신호에 기초하여 주파수 영역의 채널을 추정하는 채널 추정부;
상기 채널 추정부에 의한 추정 결과를 데시메이션 인 프리퀀시 구조를 통해 역이산 퓨리에 변환하는 역이산 퓨리에 변환부;
상기 역이산 퓨리에 변환된 신호를 필터링하는 필터; 및
상기 필터링된 신호를 데시메이션 인 타임 구조를 통해 이산 퓨리에 변환하는 이산 퓨리에 변환부를 포함하고,
상기 데시메이션 인 프리퀀시 구조는 정렬된 순서의 비트들을 입력으로 하고, 비정렬된 순서의 비트들을 출력으로 하며, 상기 데시메이션 인 타임 구조는 비정렬된 순서의 비트들을 입력으로 하고, 정렬된 순서의 비트들을 출력으로 하고,
상기 역이산 퓨리에 변환부가 상기 역이산 퓨리에 변환된 신호를 출력하는 시간의 일부는 상기 이산 퓨리에 변환부가 상기 필터링된 신호를 입력 받는 시간과 중첩되는 채널 추정기.
제1 항에 있어서,
상기 필터는 상기 역이산 퓨리에 변환부가 출력하는 비트들의 순서대로 필터링하고,
상기 이산 퓨리에 변환부는 상기 필터링된 비트들의 순서대로 입력 받는 채널 추정기.
입력 신호에 기초하여 주파수 영역의 채널을 추정하는 채널 추정부;
상기 채널 추정부에 의한 추정 결과를 데시메이션 인 타임 구조를 통해 역이산 퓨리에 변환하는 역이산 퓨리에 변환부;
상기 역이산 퓨리에 변환된 신호를 필터링하는 필터; 및
상기 필터링된 신호를 데시메이션 인 프리퀀시 구조를 통해 이산 퓨리에 변환하는 이산 퓨리에 변환부를 포함하고,
상기 역이산 퓨리에 변환부가 상기 역이산 퓨리에 변환된 신호를 출력하는 시간의 일부는 상기 필터가 상기 역이산 퓨리에 변환된 신호를 필터링하는 시간과 중첩되는 채널 추정기.
제7 항에 있어서,
상기 역이산 퓨리에 변환부가 상기 역이산 퓨리에 변환된 신호를 출력하는 상기 시간의 일부는 상기 이산 퓨리에 변환부가 상기 필터링된 신호를 입력 받는 시간과 중첩되는 채널 추정기.