KR20130071683A

KR20130071683A - 축소된 시간 지연을 갖는 이산 푸리에 변환 방법 및 장치

Info

Publication number: KR20130071683A
Application number: KR1020110139039A
Authority: KR
Inventors: 김신환
Original assignee: 에릭슨 엘지 주식회사
Priority date: 2011-12-21
Filing date: 2011-12-21
Publication date: 2013-07-01

Abstract

본 발명은 축소된 시간 지연을 갖는 이산 푸리에 변환 방법 및 장치에 관한 것이다. 본 발명의 이산 푸리에 변환 장치는, 입력 순서에 따라 분류된 이산 데이터(discrete data)를 서로 다른 경로를 이용하여 저장하며, 적어도 2개의 메모리별로 저장된 이산 데이터를 순차적으로 인출하여 이산 푸리에 변환(DFT; discretel fourier transform)을 수행한다.

Description

축소된 시간 지연을 갖는 이산 푸리에 변환 방법 및 장치{APPARATUS AND METHOD FOR DISCRETE FOURIER TRANSFORMING HAVING REDUCED TIME DELAY}

본 발명은 푸리에 변환에 관한 것으로, 특히 축소된 시간 지연을 갖는 이산 푸리에 변환 방법 및 장치에 관한 것이다.

이산 푸리에 변환(DFT; discrete fourier transform)은 다음의 수학식 1과 같이 규정되는, 이산 시간 영역으로부터 이산 주파수 영역으로 입력 신호를 변환하는 공지된 수학적 도구이다.

수학식 1에서,

는 각각 실수부를

, 허수부를

로 갖는 트위들 팩터(twiddle factor)이다.

N개의 데이터를 포함하는 디지털 신호를 이산 푸리에 변환을 사용하여 처리하는 경우, 프로세싱(processing)을 완료하기 위해 필요한 동작들의 수는 N² 이다. N 개의 데이터를 포함하는 디지털 신호를 처리하기 위한 래딕스 2 고속 푸리에 변환(radix 2 Fast Fourier Transform)을 사용하면, 동작들의 수가 N log(N) 으로 현격하게 감소한다.

기존의 DFT 구현 방법은 아래와 같이 간략히 표현할 수 있다. 기본적인 기술은 오펜하임(Oppenheim)이 저술한 "Discrete time signal processing"의 프라임 팩터 알고리즘(PFA; prime factor algorithm)을 적용한다. 프라임 팩터 알고리즘을 이용하는 이유는 중간단계의 트위들 팩터의 계산 단계를 생략할 수 있어서 메모리(memory) 측면에서 많은 이득이 있기 때문이다.

도 1은 이산 푸리에 변환의 구현을 나타내는 블록도이다.

도 1에서 보이는 바와 같이 12 DFT ~ 1200 DFT(

) 까지의 구현은 기본적으로 직렬(serial) 형태로 구성된다. 제1 메모리에 데이터가 모두 저장된 후, 2^l 엔진의 동작이 시작이 된다. 2^l 엔진의 출력이 제2 메모리에 저장되고, 2^l 엔진의 출력이 제2 메모리에 모두 저장된 후 5^m 엔진의 동작이 시작된다. 그 후, 5^m 엔진의 출력이 제3 메모리에 저장되고 5^m 엔진의 출력이 제3 메모리에 모두 저장된 후 3^n 엔진의 동작이 시작된다. 즉, 종래에는 모든 과정이 하나가 끝나면 다른 하나가 시작되는 직렬 과정이다. 이것은 DFT의 가장 일반적인 과정으로써 장점은 메모리가 적게 소모되고 안정적인 결과를 도출할 수 있다는 것이다. 그러나, 시간이 너무 많이 소모된다는 단점이 있다.

도 2는 DFT가 12번 진행되는 경우의 RTL 시뮬레이션 결과를 나타내고, 도 3은 12번의 DFT 과정 중 2개의 과정을 확대한 예시도이다..

도 2 및 도 3에서 1st 신호는 리셋(reset) 신호를 나타내고, 2nd 신호는 클럭(clock) 신호를 나타내고, 3rd 신호는 2^l 엔진의 시작을 위한 DFT super start 신호를 나타내고, 6th 신호는 DFT의 넘버링을 위한 DFT 컨피그(config) 넘버를 나타내고, 7th ~ 8th 신호는 제1 메모리의 데이터를 위한 신호를 나타내고, 10th 신호는 데이터를 출력하기 위한 신호를 나타내고, 11th ~ 12th 신호는 출력 데이터를 나타내며, 13th 신호는 DFT 종료 플래그를 위한 신호를 나타낸다.

첫 번째 DFT의 상기한 바와 같은 입력으로 데이터가 들어오는 시점부터 출력으로 데이터가 나가는 시점까지의 시간은 약 6400cycles이 소모된다. 도 3의 타원형으로 표시한 부분이 출력으로 나가는 부분을 나타낸다. 이와 같이 결과가 도출될 때까지 데이터를 입력하지 못하는 문제점이 있다.

한국 공개 특허 제10-2005-0098967호 (2005.10.12. 공개)

본 발명은 축소된 시간 지연을 갖는 이산 푸리에 변환 방법 및 장치를 제공한다.

본 발명의 이산 푸리에 변환 장치는, 입력 순서에 따라 분류된 이산 데이터(discrete data)를 서로 다른 경로를 이용하여 저장하는 적어도 2개의 메모리; 및 상기 적어도 2개의 메모리별로 저장된 이산 데이터를 순차적으로 인출하여 이산 푸리에 변환(DFT; discretel fourier transform)을 수행하는 변환 엔진을 포함한다.

또한 본 발명의 이산 푸리에 변환 방법은, a) 입력 순서에 따라 이산 데이터(discrete data)를 분류하는 단계; b) 상기 분류된 이산 데이터를 서로 다른 경로를 이용하여 적어도 2개의 메모리별로 저장하는 단계; 및 c) 상기 적어도 2개의 메모리별로 저장된 이산 데이터를 순차적으로 인출하여 이산 푸리에 변환(DFT; discretel fourier transform)을 수행하는 단계를 포함한다.

본 발명에 따르면, DFT(discrete fourier transform)의 시간 지연을 개선할 수 있으며 DFT의 시간 지연 개선으로 보다 저렴한 ASIC(Application Specific Integrated Circuit)을 구현할 수 있다.

도 1은 이산 푸리에 변환의 구현을 나타내는 블록도.
도 2는 이산 푸리에 변환이 12번 진행되는 경우의 RTL 시뮬레이션 결과를 나타내는 예시도.
도 3은 12번의 DFT 과정 중 2개의 과정을 확대한 예시도.
도 4는 본 발명의 실시예에 따른 이산 푸리에 변환의 구현을 위한 블록도.
도 5는 본 발명의 실시예에 따른 DFT 구현을 위한 신호 흐름을 보이는 예시도.
도 6은 본 발명의 실시예에 따른 DFT 구현을 위한 마지막 단계의 신호 흐름을 보이는 예시도.
도 7은 본 발명의 실시예에 따른 DFT 장치의 RTL 시뮬레이션 결과를 보이는 예시도.

이하 첨부된 도면을 참조하여 본 발명의 실시예들에 대해 상세히 설명한다. 다만, 이하의 설명에서는 본 발명의 요지를 불필요하게 흐릴 우려가 있는 경우, 널리 알려진 기능이나 구성에 관한 구체적 설명은 생략하기로 한다.

도 4는 본 발명의 실시예에 따른 이산 푸리에 변환 장치를 보이는 블록도이다.

도 4에서 보이는 바와 같이 동일한 DFT 크기가 연속적으로 수행될 경우 블록 다이어그램에 표현된 기존 이산 푸리에 변환(DFT; discrete fourier transform)의 시간 지연 단점을 보완하기 위해 DFT 장치(100)는 메인 메모리(main memory)(110), DFT 엔진(120), 메인 메모리의 개수에 대응하는 보조 메모리(sub memory)(130) 및 보조 메모리와 대응되는 상태 장치(state machine)(140)를 포함한다. 시간 지연을 감소시킬 수 있다.

본 발명의 DFT 장치(100)는 기존 DFT 장치에서는 존재하지 않던 보조 메모리(130) 및 상태 장치(140)를 메인 메모리(110)에 대응하여 1개씩 더 포함한다. 이산 데이터(discrete data)를 입력 순서에 따라 분류하여 홀수번째 데이터를 메인(main) 데이터로 짝수번째 데이터를 보조 데이터로 구분하여 메인 메모리(110)에 저장된 메인 데이터 관련 엔진이 진행하는 동안, 보조 데이터를 보조 메모리(130)에 저장한 후 보조 데이터 관련 엔진이 동작하여 각각의 엔진이 거의 쉼 없이 동작하게 하여 시간 지연의 감소를 도모할 수 있다. 메인 메모리(110)와 보조 메모리(130)는 상호 분리된 메모리이어야 한다. 메모리의 크기와 DFT 연산 속도가 트레이드 오프(trade-off) 관계를 갖지만 잠재된(latency) 지연에 민감한 시스템에서는 본 발명의 방법을 도입하는 것이 더 유리할 수 있다. 본 실시예에서는 메인 메모리(110) 각각에 대응하는 하나의 보조 메모리(130)를 포함하는 것을 예시하였으나 메인 메모리(110) 각각에 대응하는 보조 메모리(130)의 개수는 이에 제한되지 않는다. 즉, 메인 메모리(110)별로 다수의 보조 메모리(130)를 포함할 수 있다.

도 5는 본 발명의 실시예에 따른 DFT 구현을 위한 신호 흐름을 보이는 예시도이다.

도 5에서 보이는 바와 같이 우선 dft_start_main flag(a)가 "1" 값을 갖으면 메인 메모리(110)에 데이터가 저장된다. 메인 메모리(110)에 데이터가 모두 저장된 후 im_wr_done_main flag(d)를 "1"로 변경한다. 이때, busy_main_path(f)를 "1"로 변경하여 메인 메모리(110)로 가는 주 경로(main path)가 지금 바쁘다는 신호를 전송하여 다른 필요 없는 데이터가 입력되지 못하도록 한다. 그 후, dft_start_sub flag(b)가 "1" 값을 갖으면, 보조 메모리(130)로 가는 보조 경로(sub path)가 바쁘지 않을 때 보조 데이터가 보조 메모리(130)에 저장되기 시작하고, 보조 메모리(130)에 데이터가 모두 저장되면 im_wr_done_sub flag(e)를 "1"로 변경한 후, 보조 경로의 이용이 불가능하고 다시 주 경로의 이용이 준비되었다는 신호를 보내는 방식의 반복으로 이산 푸리에 변환을 수행할 수 있다.

보다 상세하게는, 주 경로의 제1 메인 메모리(110a)가 다 찼다는 im_wr_done_main flag(d)가 "1"이 되면 제1 엔진(2^l engine)(120a)이 가동하기 시작한다. 이때, 보조 경로는 바쁘지 않으므로 보조 경로를 이용하여 제1 보조 메모리(130a)에 대한 데이터가 저장될 수 있다. 제1 엔진(120a)의 결과물은 제2 메인 메모리(110b)에 저장되기 시작한다. 제1 보조 메모리(130a)가 다 찼다는 im_wr_done_sub flag(e)가 "1"이 되면 제1 엔진(120a)이 가동되기 시작한다. 이때는 주 경로가 바쁘지 않으므로 주 경로를 이용하여 제1 메인 메모리(110a)에 대한 또다른 데이터가 저장 가능하다. 제1 보조 메모리(130a)의 데이터를 처리한 제1 엔진(120a)의 결과물은 제2 보조 메모리(130b)에 저장되기 시작한다.

한편, 주 경로의 제2 메인 메모리(110b)가 다 찼다는 im_wr_done_main flag(d)가 "1"이 되면 제2 엔진(5^m engine)(120b)이 가동하기 시작한다. 이때, 보조 경로는 바쁘지 않으므로 보조 경로를 이용하여 제2 보조 메모리(130b)에 대한 데이터가 저장될 수 있다. 한편, 제2 엔진(120b)의 결과물은 제3 메인 메모리(110c)에 저장되기 시작한다. 마찬가지로 제2 보조 메모리(130b)가 다 찼다는 im_wr_done_sub flag(e)가 "1"이 되면 제2 엔진(120b)이 가동되기 시작한다. 이때는 주 경로가 바쁘지 않으므로 주 경로를 이용하여 제2 메인 메모리(110a)에 대한 또다른 데이터가 저장 가능하다. 제2 보조 메모리(130b)의 데이터를 처리한 제2 엔진(120b)의 결과물은 제3 보조 메모리(130c)에 저장되기 시작한다.

한편, 주 경로의 제3 메인 메모리(110c)가 다 찼다는 im_wr_done_main flag(d)가 "1"이 되면 제3 엔진(3^n engine)(120c)이 가동하기 시작한다. 이때, 보조 경로는 바쁘지 않으므로 보조 경로를 이용하여 제3 보조 메모리(130c)에 대한 데이터가 저장될 수 있다. 한편, 제3 엔진(120c)의 결과물은 제4 메인 메모리(110d)에 저장되기 시작한다. 마찬가지로 제3 보조 메모리(130c)가 다 찼다는 im_wr_done_sub flag(e)가 "1"이 되면 제3 엔진(120c)이 가동되기 시작한다. 이때는 주 경로가 바쁘지 않으므로 주 경로를 이용하여 제3 메인 메모리(110c)에 대한 또다른 데이터가 저장 가능하다. 제3 보조 메모리(130c)의 데이터를 처리한 제3 엔진(120c)의 결과물은 제4 보조 메모리(130d)에 저장되기 시작한다.

즉, DFT 장치(100) 내부의 제1 내지 제3 엔진(120a, 120b, 120c)은 거의 멈춤 없이 동작되고 그 사이 보조 및 메인 메모리에 번갈아 가면서 데이터가 저장되고 인출됨으로써 시간 단축을 유도하게 된다.

도 6은 본 발명의 실시예에 따른 DFT 구현을 위한 마지막 단계의 신호 흐름을 보이는 예시도이다.

도 6에서 보이는 바와 같이 제3 엔진(120c)이 동작하면서 제4 메인 메모리(110d)에 데이터가 저장된다. 저장이 완료되면 r31_wr_done(h)이 "1"이 되고 출력 플래그(output flag)인 dout_flag(j)가 "1"이 되며 dout_real/dout_imag(l)로 데이터가 나가게 된다. 보조 경로의 경우도 마찬가지로 동작을 하게 되고 DFT 개수에 대응하는 개수의 결과가 모두 출력되면 dft_super_finish flag(m)를 "1"로 변경하여 DFT 장치(100)의 동작을 마치게 된다.

도 7은 본 발명의 실시예에 따른 DFT 장치의 RTL 시뮬레이션 결과를 보이는 예시도이다.

도 7에서 보이는 바와 같이 1st 신호는 리셋(reset) 신호를 나타내고, 2nd 신호는 클럭(clock) 신호를 나타내고, 3rd 신호는 2^l 엔진의 시작을 위한 DFT super start 신호를 나타내고, 6th 신호는 DFT의 넘버링을 위한 DFT 컨피그(config) 넘버를 나타내고, 7th ~ 8th 신호는 제1 메모리의 데이터를 위한 신호를 나타내고, 10th 신호는 데이터를 출력하기 위한 신호를 나타내고, 11th ~ 12th 신호는 출력 데이터를 나타내며, 13th 신호는 DFT 종료 플래그를 위한 신호를 나타낸다. 동그라미로 표현된 부분은 DFT 장치(100)의 출력으로 나가는 부분인데 각각의 DFT의 결과가 기존의 방식과는 다르게 순차적으로 쉼 없이 출력됨을 알 수 있다.

기존 방식과 본 발명의 방식의 시간 지연의 차이가 어느 정도인지 계산해 보면 다음의 표 1에서 보이는 바와 같다.

	logic gate	bit	cycles(100RB, 12 symbol)	cycles(5RB, 12 symbol)
본 발명 DFT	522,700	356,752	19455	1165
기존 DFT	512,900	203,152	76800	3840
Improvement			3.95	3.3

표 1에서 보이는 바와 같이 본 발명의 DFT 방법이 1200DFT가 12번 연속적으로 입력될 경우 사이클(cycle)의 차이 3.95배(76800/19455)로 약 4배 빨리 연산이 수행됨을 보여준다. 또한, 60DFT 일 경우에도 3.3배(3840/1165) 빨리 연산을 수행함을 알 수 있다. 단, 같은 크기를 갖는 DFT가 연속적으로 입력될 경우에 효과를 볼 수 있으며, 메모리의 크기는 기존의 DFT 방식에 비해 1.75배 증가한다.

본 발명은 LTE(ling term evolution) 시스템 상향링크(uplink) 성능 향상을 목적으로 전개된 것이나, 이 방식을 적용할 수 있을 것으로 예상되는 분야는 OFDM(orthogonal frequency division multiplexing), OFDMA(orthodonal frequency division multiple access) 등의 통신 방식을 사용하는 FFT(fast fourier transform) 및 DFT를 사용하는 다른 분야에서 다양하게 적용할 수 있다. 또한, FPGA(Field-Programmable Gate Array)를 포함하는 시간 지연 개선을 목적으로 하는 모든 분야에서 사용 가능하다.

상기 방법들은 특정 실시예들을 통하여 설명되었지만, 상기 방법들은 또한 컴퓨터로 읽을 수 있는 기록매체에 컴퓨터가 읽을 수 있는 코드로서 구현하는 것이 가능하다. 컴퓨터가 읽을 수 있는 기록매체는 컴퓨터 시스템에 의해 읽혀질 수 있는 데이터가 저장되는 모든 종류의 기록장치를 포함한다. 컴퓨터가 읽을 수 있는 기록매체의 예로는 ROM, RAM, CD-ROM, 자기 테이프, 플로피 디스크, 광데이터 저장장치 등이 있으며, 또한 케리어 웨이브(예를 들어 인터넷을 통한 전송)의 형태로 구현되는 것도 포함한다. 또한, 컴퓨터가 읽을 수 있는 기록매체는 네트워크로 연결된 컴퓨터 시스템에 분산되어, 분산방식으로 컴퓨터가 읽을 수 있는 코드가 저장되고 실행될 수 있다. 그리고, 상기 실시예들을 구현하기 위한 기능적인(functional) 프로그램, 코드 및 코드 세그먼트들은 본 발명이 속하는 기술분야의 프로그래머들에 의해 용이하게 추론될 수 있다.

본 명세서에서는 본 발명이 일부 실시예들과 관련하여 설명되었지만, 본 발명이 속하는 기술분야의 당업자가 이해할 수 있는 본 발명의 정신 및 범위를 벗어나지 않는 범위에서 다양한 변형 및 변경이 이루어질 수 있다는 점을 알아야 할 것이다. 또한, 그러한 변형 및 변경은 본 명세서에 첨부된 특허청구의 범위 내에 속하는 것으로 생각되어야 한다.

100: 이산 푸리에 변환 장치 110: 메인 메모리
120: DFT 엔진 130:보조 메모리
140: 상태 장치

Claims

이산 푸리에 변환 장치로서,
입력 순서에 따라 분류된 이산 데이터(discrete data)를 서로 다른 경로를 이용하여 저장하는 적어도 2개의 메모리; 및
상기 적어도 2개의 메모리별로 저장된 이산 데이터를 순차적으로 인출하여 이산 푸리에 변환(DFT; discretel fourier transform)을 수행하는 변환 엔진을 포함하는, 이산 푸리에 변환 장치.
제1항에 있어서,
홀수번째 입력된 데이터를 제1 데이터로, 짝수번째 입력된 데이터를 제2 데이터로 분류하여 상기 제1 데이터를 제1 경로를 이용하여 제1 메모리에 저장하고, 상기 제1 메모리에 저장된 데이터를 상기 변환 엔진을 이용하여 상기 이산 푸리에 변환을 수행하는 동안 상기 제2 데이터를 제2 경로를 이용하여 제2 메모리에 저장하고, 상기 제1 메모리에 저장된 상기 제1 데이터에 대한 상기 이산 푸리에 변환 수행이 완료된 후 상기 제2 메모리에 저장된 상기 제2 데이터에 대한 상기 이산 푸리에 변환을 수행하는, 이산 푸리에 변환 장치.
제2항에 있어서,
상기 제1 메모리 및 상기 제2 메모리는, 상호 분리된 메모리인 것을 특징으로 하는, 이산 푸리에 변환 장치.
제1항에 있어서,
상기 이산 푸리에 변환은,
서로 다른 개수의 적어도 두 단계의 이산 푸리에 변환을 포함하는, 이산 푸리에 변환 장치.
이산 푸리에 변환 방법으로서,
a) 입력 순서에 따라 이산 데이터(discrete data)를 분류하는 단계;
b) 상기 분류된 이산 데이터를 서로 다른 경로를 이용하여 적어도 2개의 메모리별로 저장하는 단계; 및
c) 상기 적어도 2개의 메모리별로 저장된 이산 데이터를 순차적으로 인출하여 이산 푸리에 변환(DFT; discretel fourier transform)을 수행하는 단계를 포함하는, 이산 푸리에 변환 방법.
제5항에 있어서,
상기 단계 a)는
홀수번째 입력된 데이터를 제1 데이터로, 짝수번째 입력된 데이터를 제2 데이터로 분류하는 단계를 포함하는, 이산 푸리에 변환 방법.
제6항에 있어서,
상기 단계 b)는
상기 제1 데이터를 제1 경로를 이용하여 제1 메모리에 저장하고, 상기 제2 데이터를 제2 경로를 이용하여 제2 메모리에 저장하는 단계를 포함하는, 이산 푸리에 변환 방법.
제7항에 있어서,
상기 단계 c)는,
상기 제1 메모리에 저장된 데이터를 상기 변환 엔진을 이용하여 상기 이산 푸리에 변환을 수행하는 동안 상기 제2 데이터를 제2 경로를 이용하여 제2 메모리에 저장하고, 상기 제1 메모리에 저장된 상기 제1 데이터에 대한 상기 이산 푸리에 변환 수행이 완료된 후 상기 제2 메모리에 저장된 상기 제2 데이터에 대한 상기 이산 푸리에 변환을 수행하는 단계를 포함하는, 이산 푸리에 변환 방법.
제7항에 있어서,
상기 제1 메모리 및 상기 제2 메모리는, 상호 분리된 메모리인 것을 특징으로 하는, 이산 푸리에 변환 방법.
제5항에 있어서,
상기 이산 푸리에 변환은,
서로 다른 개수의 적어도 두 단계의 이산 푸리에 변환을 포함하는, 이산 푸리에 변환 방법.