KR102030264B1 - Low ripple output voltage digital ldo device using a comparator with completion signal and method of operating digital ldo device - Google Patents

Low ripple output voltage digital ldo device using a comparator with completion signal and method of operating digital ldo device Download PDF

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충북대학교 산학협력단
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    • G05F1/10—Regulating voltage or current
    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
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    • G05F1/575—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices characterised by the feedback circuit

Abstract

본 발명은 비교 완료 신호를 시프트 레지스터의 클럭으로 활용 함으로써, 비교기에 의한 비교 결과가 실시간으로 반영되어 시프트 레지스터로 하여금, ON되어 활성화하는 pMOS 트랜지스터의 개수를 신속하게 결정하게 하여 출력 전압 리플을 최대치로 감소시키는, 완료 신호를 포함하는 비교기를 이용하여 출력 전압 리필을 줄인 디지털 LDO 장치 및 디지털 LDO 장치의 운용 방법을 개시한다.The present invention utilizes the comparison completion signal as a clock of the shift register, so that the comparison result by the comparator is reflected in real time so that the shift register can quickly determine the number of pMOS transistors that are turned on and activated to maximize the output voltage ripple. Disclosed are a digital LDO device and a method of operating the digital LDO device, which reduce output voltage refill by using a comparator comprising a completion signal, which reduces.

Description

완료 신호를 포함하는 비교기를 이용하여 출력 전압 리필을 줄인 디지털 LDO 장치 및 디지털 LDO 장치의 운용 방법{LOW RIPPLE OUTPUT VOLTAGE DIGITAL LDO DEVICE USING A COMPARATOR WITH COMPLETION SIGNAL AND METHOD OF OPERATING DIGITAL LDO DEVICE}LOW RIPPLE OUTPUT VOLTAGE DIGITAL LDO DEVICE USING A COMPARATOR WITH COMPLETION SIGNAL AND METHOD OF OPERATING DIGITAL LDO DEVICE}

본 발명은 비교 완료 신호를 시프트 레지스터의 클럭으로 활용 함으로써, 비교기에 의한 비교 결과가 실시간으로 반영되어 시프트 레지스터로 하여금, ON되어 활성화하는 pMOS 트랜지스터의 개수를 신속하게 결정하게 하여 출력 전압 리플을 최대치로 감소시키는, 완료 신호를 포함하는 비교기를 이용하여 출력 전압 리필을 줄인 디지털 LDO 장치 및 디지털 LDO 장치의 운용 방법에 관한 것이다.The present invention utilizes the comparison completion signal as a clock of the shift register, so that the comparison result by the comparator is reflected in real time, allowing the shift register to quickly determine the number of pMOS transistors to be turned on and maximizing the output voltage ripple to the maximum value. A digital LDO device and a method of operating the digital LDO device having a reduced output voltage refill by using a comparator including a completion signal.

디지털 LDO(Low Drop Out)는 여분의 전력을 다른 에너지로 전환하여 전압을 조정하는 특징을 가지고 있어, 저전력 또는 VIN 대 VOUT의 차이가 작은 어플리케이션에서의 사용에 적합할 수 있다.Digital low drop out (LDO) features the ability to adjust the voltage by converting excess power into other energy, making it suitable for use in applications with low power or small differences between V IN and V OUT .

이에 따라, 어플리케이션의 성능을 극대화하기 위해서는 적합한 패키지에 최적한 LDO를 선택해야 한다. 하지만, 설계자들은 자신의 어플리케이션이 작은 패키지에 완벽하게 최적화되는 것에 어려움이 있어, 딜레마를 겪을 수 있다.As a result, the best LDO should be selected for the right package to maximize the performance of the application. However, designers may have a dilemma because their applications are not fully optimized for small packages.

또한, 디지털 LDO는 크기가 작은 전력 트랜지스터와 안정성, 그리고 크기가 작은 공정의 확장성으로 인해, 모바일 전력 시스템으로 자주 사용될 수 있다. 하지만, 종래의 디지털 LDO는 출력전압 리플이 크게 되는 문제를 가지고 있다.In addition, digital LDOs are often used as mobile power systems because of their small power transistors, stability, and the scalability of small processes. However, the conventional digital LDO has a problem that the output voltage ripple is large.

도 1은 종래의 디지털 LDO를 설명하기 위한 도면이다.1 is a view for explaining a conventional digital LDO.

도 1에 도시한 바와 같이, 종래의 디지털 LDO(100)는 비교기(110), 시프트 레지스터(120), 및 N개의 pMOS 트랜지스터(130)를 포함하여 구성될 수 있다.As shown in FIG. 1, the conventional digital LDO 100 may include a comparator 110, a shift register 120, and N pMOS transistors 130.

종래의 디지털 LDO(100)에서는 부하전류(ILOAD)가 증가하거나 감소하면, pMOS 트랜지스터(130)로부터 공급되는 전류량과 부하전류량이 달라져서, 출력전압(VOUT)이 감소하거나 증가하게 된다.In the conventional digital LDO 100, when the load current I LOAD increases or decreases, the amount of current supplied from the pMOS transistor 130 and the amount of load current vary, so that the output voltage V OUT decreases or increases.

비교기(110)는 변경된 출력전압(VOUT)과, 설정된 기준전압(VREF)을 비교한 결과 값(CMPOUT)을 시프트 레지스터(120)에 입력하게 된다. 실시예에 따라, 비교기(110)는 출력전압(VOUT)과 기준전압(VREF)을 입력으로 받아, 2개의 NOR 게이트의 쌍으로 구성되는 SR Latch를 통해, 비교한 결과 값(CMPOUT)을 출력하게 된다. 여기서 SR Latch는 2개의 input S(set, Output state 값을 1로 만듦)와, R(reset, Output state 값을 0으로 만듦)을 가지면서, 가장 최근에 회로가 set 되었는지 reset 되었는지를 판단하는 역할을 한다.The comparator 110 inputs the resultant value CMP OUT to the shift register 120 by comparing the changed output voltage V OUT with the set reference voltage V REF . According to an embodiment, the comparator 110 receives an output voltage V OUT and a reference voltage V REF as inputs, and compares the result value CMP OUT through an SR Latch configured as a pair of two NOR gates. Will print SR Latch has two inputs S (set, output state value is set to 1) and R (reset, output state value is set to 0), and determines whether the circuit is most recently set or reset. Do it.

비교기(110)에 의한 출력전압(VOUT)과 기준전압(VREF)과의 비교 판단 동작은, 클럭(CLKCMP)의 상승 엣지에서 이루어질 수 있다.A comparison determination operation between the output voltage V OUT and the reference voltage V REF by the comparator 110 may be performed at the rising edge of the clock CLK CMP .

시프트 레지스터(120)는 이 결과 값(CMPOUT)에 따라, 내부 지칭 값을 좌우로 이동하여, pMOS 트랜지스터(130)가 켜지는 개수를 조절할 수 있다. 즉, 시프트 레지스터(120)는 복수 N개의 pMOS 트랜지스터(130) 중 동작하는 개수를 결정함으로써, pMOS 트랜지스터(130)로부터 공급되는 전류량에 변화가 가해지도록 할 수 있다.The shift register 120 may adjust the number of turning on the pMOS transistor 130 by moving the internal reference value left and right according to the result value CMP OUT . That is, the shift register 120 may determine the number of operations among the plurality of N pMOS transistors 130 so that a change is applied to the amount of current supplied from the pMOS transistors 130.

시프트 레지스터(120)에 의한 내부 지칭 값의 좌우 이동 동작 역시, 클럭(CLKSR)의 상승 엣지에서 이루어질 수 있다.The left and right shift operation of the internal reference value by the shift register 120 may also be performed at the rising edge of the clock CLK SR .

이를 통해, 종래의 디지털 LDO(100)는, pMOS 트랜지스터(130)로부터 공급되는 전류와 부하전류(ILOAD)가 일치되도록 함으로써, 출력전압(VOUT)이 일정수준으로 유지되게 할 수 있다.As a result, the conventional digital LDO 100 may maintain the output voltage V OUT at a constant level by matching the current supplied from the pMOS transistor 130 with the load current I LOAD .

도 2는 기존의 디지털 LDO에서 느린 비교기 클럭 및 느린 시프트 레지스터 클럭을 사용할 경우의 디지털 LDO의 동작을 설명하기 위한 도면이다.2 is a view for explaining the operation of the digital LDO when the slow comparator clock and the slow shift register clock in the conventional digital LDO.

도 2에 도시한 바와 같이, 느린 비교기 클럭(CLKCMP)과, 시프트 레지스터 클럭(CLKSR)은 비교적 긴 주기 간격을 갖는 정형파 형태를 띄고 있다.As shown in FIG. 2, the slow comparator clock CLK CMP and the shift register clock CLK SR have a square wave shape having a relatively long period interval.

비교기(110)는 느린 파형의 비교기 클럭(CLKCMP)의 상승 엣지에서만 출력전압(VOUT)과 기준전압(VREF)을 비교해서 결과 값(CMPOUT)을 만들어 출력한다.The comparator 110 compares the output voltage V OUT and the reference voltage V REF only at the rising edge of the slow waveform comparator clock CLK CMP to generate and output a result value CMP OUT .

결과 값(CMPOUT)은 비교기 클럭(CLKCMP)의 상승 엣지에서, 출력전압(VOUT)이 기준전압(VREF) 보다 크거나 같으면 1이 되고, 반면 출력전압(VOUT)이 기준전압(VREF) 보다 작으면 0이 된다.Results (CMP OUT) is the comparator clock voltage at the rising edge of the (CLK CMP), output voltage (V OUT) the reference voltage is greater than or equal to (V REF) to be 1, while the output voltage (V OUT) is based on ( Is less than V REF ).

시프트 레지스터(120) 역시, 느린 파형의 시프트 레지스터 클럭(CLKSR)의 상승 엣지에서, 비교기(110)에서 출력된 상기 결과 값(CMPOUT)을 받아들인다.The shift register 120 also accepts the result value CMP OUT output from the comparator 110 at the rising edge of the slow waveform shift register clock CLK SR .

따라서, 비교기(110)와 시프트 레지스터(120)가 느린 클럭을 같이 사용하기 때문에, 비교기(110)가 두 값을 비교하고 있는 사이에 시프트 레지스터(120)는 이전에 출력되었던 결과 값을 받아들인다.Thus, since the comparator 110 and the shift register 120 use a slow clock together, the shift register 120 accepts the result value previously output while the comparator 110 is comparing the two values.

도 2를 살펴보면, 비교기(110)에 의한 Time 2에서의 결과 값(CMPOUT)이 1에서 0으로 바뀌지만, 시프트 레지스터(120)는 그 이전의 값, 즉, '1'을 받기 때문에 pMOS 트랜지스터(130)의 출력전압(VOUT)은 증가하지 않고 반대로 감소한다.Referring to FIG. 2, the resultant value CMP OUT at Time 2 by the comparator 110 is changed from 1 to 0, but since the shift register 120 receives the previous value, that is, '1', the pMOS transistor. The output voltage V OUT of 130 does not increase but decreases conversely.

반면, 비교기(110)에 의한 Time 8에서의 결과 값(CMPOUT)이 0에서 1로 바뀌는 경우, 시프트 레지스터(120)는 '1'이 아닌, 그 이전의 값 '0'을 받기 때문에 pMOS 트랜지스터(130)의 출력전압(VOUT)은 감소하지 않고 반대로 증가하게 된다.On the other hand, when the resultant value CMP OUT at Time 8 by the comparator 110 changes from 0 to 1, the pMOS transistor is received because the shift register 120 receives the previous value '0' instead of '1'. The output voltage V OUT of 130 does not decrease but increases on the contrary.

그 결과, 종래의 디지털 LDO(100)의 출력전압 리플(Vripple)은 증가하게 된다.As a result, the output voltage ripple of the conventional digital LDO 100 is increased.

도 3은 기존의 디지털 LDO에서 빠른 비교기 클럭 및 느린 시프트 레지스터 클럭을 사용할 경우의 디지털 LDO의 동작을 설명하기 위한 도면이다.3 is a view for explaining the operation of the digital LDO when using a fast comparator clock and a slow shift register clock in the conventional digital LDO.

도 3에 도시한 바와 같이, 기존의 디지털 LDO(100)은, 다른 실시예에서 출력전압 리플을 낮추기 위해, 도 2에서의 느린 비교기 클럭 대신, 빠른 비교기 클럭(CLKCMP)을 사용하였다.As shown in FIG. 3, the existing digital LDO 100 used a fast comparator clock CLK CMP instead of the slow comparator clock in FIG. 2 to lower the output voltage ripple in another embodiment.

이에 따라, 비교기(110)가 자주 출력전압(VOUT)과 기준전압(VREF)을 비교하기 때문에, 기존의 디지털 LDO(100)은, 출력전압(VOUT)이 기준전압 보다 높은지 낮은지를 바로 알 수 있다.Accordingly, since the comparator 110 frequently compares the output voltage V OUT with the reference voltage V REF , the existing digital LDO 100 immediately determines whether the output voltage V OUT is higher or lower than the reference voltage. Able to know.

또한, 시프트 레지스터 클럭(CLKSR)의 상승 엣지가 발생하기 전에 결과 값(CMPOUT)이 나오기 때문에, 시프트 레지스터(120)은 두 전압을 비교한 결과 값(CMPOUT)을 바로 입력받아 반영 할 수 있다.In addition, since the result value CMP OUT is output before the rising edge of the shift register clock CLK SR occurs, the shift register 120 may directly receive and reflect the result value CMP OUT comparing the two voltages. have.

도 3을 살펴보면, 비교기(110)에 의한 Time 1에서의 결과 값(CMPOUT)이 1에서 0으로 바뀌고, 시프트 레지스터(120)는 Time 2에서 바뀐 결과 값(CMPOUT) 0을 바로 반영하여 pMOS 트랜지스터(130)의 출력전압(VOUT)을 증가시킬 수 있다.Referring to FIG. 3, the result value CMP OUT at Time 1 by the comparator 110 is changed from 1 to 0, and the shift register 120 immediately reflects the result value CMP OUT 0 changed at Time 2 to pMOS. The output voltage V OUT of the transistor 130 may be increased.

또한. 비교기(110)에 의한 Time 3에서의 결과 값(CMPOUT)이 0에서 1로 바뀌고, 시프트 레지스터(120)는 Time 4에서 바뀐 결과 값(CMPOUT) 1을 바로 반영하여 pMOS 트랜지스터(130)의 출력전압(VOUT)을 감소시켜 출력전압 리플(Vripple)이 최소화되도록 할 수 있다.Also. The resultant value CMP OUT at time 3 by the comparator 110 is changed from 0 to 1, and the shift register 120 immediately reflects the resultant value CMP OUT 1 changed at Time 4 of the pMOS transistor 130. By reducing the output voltage V OUT , the output voltage ripple can be minimized.

다시 말해, 빠른 비교기 클럭을 사용하는 기존의 디지털 LDO(100)은, 도 3의 파형과 같이 출력 전압 리플을 감소시키는 효과를 얻을 수 있다. 하지만 빠른 비교기 클럭을 사용하는 기존의 디지털 LDO(100)의 경우에는, 출력 전압 리플은 감소하지만 빠른 클럭을 사용함으로써 비교기의 소비전력이 크게 증가하는 문제가 여전히 상존한다.In other words, the existing digital LDO 100 using the fast comparator clock can obtain the effect of reducing the output voltage ripple as shown in the waveform of FIG. 3. However, in the conventional digital LDO 100 using the fast comparator clock, the output voltage ripple is reduced, but the problem that the power consumption of the comparator is greatly increased by using the fast clock still exists.

따라서, 느린 비교기 클럭(CLKCMP)을 사용하면서도 디지털 LDO의 출력전압 리플을 줄일 수 있는 모델의 개발이 절실히 요구되고 있다.Therefore, there is an urgent need to develop a model that can reduce the output voltage ripple of a digital LDO while using a slow comparator clock (CLK CMP ).

상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 본 발명은 비교 완료 신호를 가진 비교기를 이용해서, 디지털 LDO의 출력전압 리플을 감소시킬 수 있게 하는 것을 목적으로 한다.In order to solve the above problems, an object of the present invention is to make it possible to reduce the output voltage ripple of the digital LDO by using a comparator having a comparison completion signal.

또한, 본 발명은 느린 클럭을 사용하여 소비전력을 줄이면서도, 비교기에서 출력되는 결과 값이, 시프트 레지스터에 즉가적으로 반영되도록 하는 것을 다른 목적으로 한다.In addition, another object of the present invention is to reduce power consumption by using a slow clock while allowing a result value output from a comparator to be immediately reflected in a shift register.

상기의 목적을 이루기 위한 디지털 LDO 장치는, 복수의 pMOS 트랜지스터, 상기 복수의 pMOS 트랜지스터로부터의 출력전압(VOUT)과, 기준전압(VREF)을 비교하여 결과 값(CMPOUT)을 도출하는 비교기, 및 상기 결과 값(CMPOUT)에 따라, 상기 복수의 pMOS 트랜지스터 중 ON 되는 개수를 결정하는 시프트 레지스터를 포함하고, 상기 비교기는, 상기 결과 값(CMPOUT)의 도출에 연동하여, 상승 엣지가 되는 비교 완료 신호를 상기 시프트 레지스터에 공급하는 것을 포함할 수 있다.A digital LDO device for achieving the above object is a comparator for comparing a plurality of pMOS transistors, output voltages (V OUT ) from the plurality of pMOS transistors and a reference voltage (V REF ) to derive a result value (CMP OUT ). And a shift register for determining the number of ONs of the plurality of pMOS transistors according to the result value CMP OUT , wherein the comparator has a rising edge in conjunction with derivation of the result value CMP OUT . Supplying the comparison completion signal to the shift register.

또한, 상기 목적을 달성하기 위한 기술적 방법으로서, 비교기에서, 복수의 pMOS 트랜지스터로부터의 출력전압(VOUT)과, 기준전압(VREF)을 비교하여 결과 값(CMPOUT)을 도출하는 단계, 상기 비교기에서, 상기 결과 값(CMPOUT)의 도출에 연동하여, 상승 엣지가 되는 비교 완료 신호를 시프트 레지스터에 공급하는 단계, 및 상기 시프트 레지스터에서, 상기 결과 값(CMPOUT)에 따라, 상기 복수의 pMOS 트랜지스터 중 ON 되는 개수를 결정하는 단계를 포함하여 구성할 수 있다.In addition, as a technical method for achieving the above object, in the comparator, comparing the output voltage (V OUT ) and the reference voltage (V REF ) from the plurality of pMOS transistors to derive a result value (CMP OUT ), the in the comparator, the results in conjunction with the derivation of (CMP OUT), depending on the step of supplying a comparison completion signal that the leading edge to the shift register, and in the shift register, the result value (CMP OUT), said plurality of and determining the number of ONs of the pMOS transistors.

본 발명에 따르면, 비교 완료 신호를 가진 비교기를 이용해서, 디지털 LDO의 출력전압 리플을 감소시킬 수 있다.According to the present invention, the output voltage ripple of the digital LDO can be reduced by using a comparator having a comparison completion signal.

또한, 본 발명에 따르면, 느린 클럭을 사용하여 소비전력을 줄이면서도, 비교기에서 출력되는 결과 값이, 시프트 레지스터에 즉가적으로 반영되도록 할 수 있다.In addition, according to the present invention, the resultant value output from the comparator can be immediately reflected in the shift register while reducing the power consumption by using a slow clock.

도 1은 종래의 디지털 LDO를 설명하기 위한 도면이다.
도 2는 기존의 디지털 LDO에서 느린 비교기 클럭 및 느린 시프트 레지스터 클럭을 사용할 경우의 디지털 LDO의 동작을 설명하기 위한 도면이다.
도 3은 기존의 디지털 LDO에서 빠른 비교기 클럭 및 느린 시프트 레지스터 클럭을 사용할 경우의 디지털 LDO의 동작을 설명하기 위한 도면이다.
도 4는 본 발명의 일실시예에 따른, 완료 신호를 가진 비교기를 이용한 출력 전압 리플을 줄인 디지털 LDO 장치의 구체적인 구성을 나타내는 도면이다.
도 5는 본 발명에 따른 디지털 LDO 장치의 동작을 설명하기 위한 도면이다.
도 6은 본 발명의 일실시예에 따른 완료 신호를 포함하는 비교기를 이용하여 출력 전압 리필을 줄인 디지털 LDO 장치의 운용 방법을 구체적으로 도시한 작업 흐름도이다.1 is a view for explaining a conventional digital LDO.
2 is a view for explaining the operation of the digital LDO when the slow comparator clock and the slow shift register clock in the conventional digital LDO.
3 is a view for explaining the operation of the digital LDO when using a fast comparator clock and a slow shift register clock in the conventional digital LDO.
FIG. 4 is a diagram illustrating a specific configuration of a digital LDO device having a reduced output voltage ripple using a comparator having a completion signal according to an embodiment of the present invention.
5 is a view for explaining the operation of the digital LDO device according to the present invention.
FIG. 6 is a flowchart illustrating a method of operating a digital LDO device in which an output voltage refill is reduced by using a comparator including a completion signal according to an embodiment of the present invention.

이하에서, 본 발명에 따른 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 그러나, 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited or limited by the embodiments. Like reference numerals in the drawings denote like elements.

도 4는 본 발명의 일실시예에 따른, 완료 신호를 가진 비교기를 이용한 출력 전압 리플을 줄인 디지털 LDO 장치의 구체적인 구성을 나타내는 도면이다.FIG. 4 is a diagram illustrating a specific configuration of a digital LDO device having a reduced output voltage ripple using a comparator having a completion signal according to an embodiment of the present invention.

본 발명의 디지털 LDO 장치(400)는, pMOS 트랜지스터(410), 비교기(420), 및 시프트 레지스터(430)를 포함하여 구성될 수 있다.The digital LDO device 400 of the present invention may include a pMOS transistor 410, a comparator 420, and a shift register 430.

우선, pMOS 트랜지스터(410)는 복수로 구성되고, 후술하는 시프트 레지스터(430)에 의한 개수의 지정에 따라, 특정 개수의 pMOS 트랜지스터(410) 만이 ON으로 활성화되어 출력전압(VOUT)을 생성하는 역할을 한다.First, the pMOS transistor 410 is composed of a plurality, and according to the designation of the number by the shift register 430 to be described later, only a certain number of pMOS transistor 410 is activated to generate the output voltage (V OUT ) Play a role.

pMOS 트랜지스터(410)는 반도체 안에서 움직이고 있는 자유전자나, 자유전자가 튀어나온 뒤의 정공에 의해 전하가 운반되는 트랜지스터의 일종일 수 있다. 여기서, pMOS 트랜지스터(410)는 정공에 의해 전화의 운반 및 증폭이 이루어지는 것으로, 구조가 단순하기 때문에, 집적도를 높일 수 있고 일반적으로 소비전력을 적게 할 수 있다.The pMOS transistor 410 may be a kind of free electrons moving in the semiconductor, or a transistor in which charge is carried by holes after the free electrons protrude. Here, the pMOS transistor 410 is used for transporting and amplifying the telephone by holes. Since the structure is simple, the pMOS transistor 410 can increase the degree of integration and generally reduce the power consumption.

비교기(420)는 복수의 pMOS 트랜지스터(410)로부터의 출력전압(VOUT)과, 기준전압(VREF)을 비교하여 결과 값(CMPOUT)을 도출하는 역할을 할 수 있다. 즉, 비교기(420)는 ON되는 특정의 pMOS 트랜지스터(410)에 의해 출력되는 출력전압(VOUT)이, 기준전압(VREF)에 비해 큰지 또는 작은지를 가늠하기 위한 수단일 수 있다.The comparator 420 may serve to derive a result value CMP OUT by comparing the output voltages V OUT from the plurality of pMOS transistors 410 with the reference voltage V REF . That is, the comparator 420 may be a means for determining whether the output voltage V OUT output by the specific pMOS transistor 410 that is turned on is larger or smaller than the reference voltage V REF .

상술한 도 2에서 설명한 바와 같이, 비교기(420)는 출력전압(VOUT)이 기준전압(VREF) 보다 크거나 같으면 결과 값(CMPOUT)으로서 1을 도출할 수 있고, 출력전압(VOUT)이 기준전압(VREF) 보다 작으면 결과 값(CMPOUT)으로서 0을 도출할 수 있다.As described above with reference to FIG. 2, the comparator 420 may derive 1 as the result value CMP OUT when the output voltage V OUT is greater than or equal to the reference voltage V REF , and output voltage V OUT. Is smaller than the reference voltage V REF , it is possible to derive 0 as the result value CMP OUT .

특히, 본 발명에서의 비교기(420)는 상기 결과 값(CMPOUT)의 도출에 연동하여, 상승 엣지가 되는 비교 완료 신호(DONE)를 생성하여, 후술하는 시프트 레지스터(430)에 공급할 수 있다. 이러한, 비교 완료 신호(DONE)의 생성 및 공급을 통해 비교기(420)는, 상기 결과 값(CMPOUT)이 도출되면 비교 완료 신호(DONE)의 상승 엣지를 생성하고, 이를 시프트 레지스터(430)의 클럭으로 사용 함으로써, 시프트 레지스터(430)가 결과 값(CMPOUT)을 생성 즉시 바로 받아들이게 할 수 있다.In particular, the comparator 420 according to the present invention may generate a comparison completion signal DONE which becomes a rising edge in conjunction with the derivation of the result value CMP OUT , and supply the comparison completion signal DONE to the shift register 430 described later. Through the generation and supply of the comparison completion signal DONE, the comparator 420 generates a rising edge of the comparison completion signal DONE when the result value CMP OUT is derived, and the comparator 420 of the shift register 430 generates the comparison completion signal DONE. By using the clock, the shift register 430 can immediately receive the result value (CMP OUT ) immediately after generation.

실시예에 따라, 비교기(420)는, 상기 결과 값(CMPOUT)이 도출된 후, 설정된 시간 이내에, 상기 상승 엣지가 되는 비교 완료 신호(DONE)를 발생하여, 상기 시프트 레지스터(430)에 공급할 수 있다. 여기서 설정된 시간은 충분히 작은 시간일 수 있으며, 바람직하게는 0에 가까운 수치(예, 0.0001sec)일 수 있다.According to an embodiment, the comparator 420 may generate the comparison completion signal DONE, which becomes the rising edge, to be supplied to the shift register 430 within a set time after the result value CMP OUT is derived. Can be. The time set here may be a sufficiently small time, preferably a value close to zero (eg, 0.0001 sec).

이는, 비교기(420)에서의 결과 값(CMPOUT) 도출과, 비교 완료 신호(DONE)의 발생이 거의 동시에 이루어지게 하여, 시프트 레지스터(430)가 결과 값(CMPOUT)을 실시간으로 받아들이게 하기 위함이다.This is for deriving the result value CMP OUT from the comparator 420 and generating the comparison completion signal DONE at about the same time so that the shift register 430 receives the result value CMP OUT in real time. to be.

만약, 상기 설정된 시간을 넘어서, 상기 상승 엣지가 되는 비교 완료 신호(DONE)가 발생되는 경우, 비교기(420)는 도출된 결과 값(CMPOUT)을 무효화할 수 있다.If the comparison completion signal DONE that becomes the rising edge is generated beyond the set time, the comparator 420 may invalidate the derived result value CMP OUT .

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또한 실시예에 따라, 비교기(420)는, 상기 출력전압(VOUT)과 상기 기준전압(VREF)과의 차이 값이, '0'을 기준으로 하는 허용범위 이내가 될 때까지 상기 결과 값(CMPOUT)의 도출을 반복할 수 있다.In some embodiments, the comparator 420 may generate the result value until the difference value between the output voltage V OUT and the reference voltage V REF is within an allowable range based on '0'. The derivation of (CM POUT ) can be repeated.

즉, 비교기(420)는 출력전압(VOUT)과 기준전압(VREF)가, 바람직하게는 일치할 때까지, 출력전압(VOUT)과 기준전압(VREF)과의 비교를 반복함으로써, pMOS 트랜지스터로부터 공급되는 전류와 부하전류가 서로 일치되도록 하고, 이를 통해 안정적인 신호 처리가 유지되도록 할 수 있다.That is, by repeating the comparison of the comparator 420 is the output voltage (V OUT) and the reference voltage (V REF) is, preferably, until a match, the output voltage (V OUT) and the reference voltage (V REF), The current supplied from the pMOS transistor and the load current can be matched to each other, thereby maintaining stable signal processing.

시프트 레지스터(430)는 상기 결과 값(CMPOUT)에 따라, 상기 복수의 pMOS 트랜지스터 중 ON 되는 개수를 결정하는 역할을 할 수 있다. 즉, 시프트 레지스터(430)는 현재 공급되어야 하는 것으로 예측되는 출력전압(VOUT)을 고려하여, 켜져야 하는 pMOS 트랜지스터의 개수를 결정할 수 있다. 실제 시프트 레지스터(430)는 입력되는 결과 값(CMPOUT)에 따라, 내부 지칭 값을 좌우로 이동하여, pMOS 트랜지스터(410)가 켜지는 개수를 조절할 수 있다.The shift register 430 may serve to determine the number of ONs of the plurality of pMOS transistors according to the result value CMP OUT . That is, the shift register 430 may determine the number of pMOS transistors to be turned on in consideration of the output voltage V OUT expected to be currently supplied. The actual shift register 430 may adjust the number of turning on the pMOS transistor 410 by moving the internal reference value left and right according to the input result value CMP OUT .

특히, 본 발명에서의 시프트 레지스터(430)는, 상기 비교 완료 신호(DONE)의 상승 엣지에서, 상기 결과 값(CMPOUT)을 입력받을 수 있다. 이를 통해, 시프트 레지스터(430)는, 비교기(420)에서 출력되는 결과 값(CMPOUT)을, 상기 비교 완료 신호(DONE)의 발생과 동시적으로 입력받아, pMOS 트랜지스터의 개수 결정 처리를 수행할 수 있게 된다.In particular, the shift register 430 according to the present invention may receive the result value CMP OUT at the rising edge of the comparison completion signal DONE. Through this, the shift register 430 may receive the result value CMP OUT output from the comparator 420 simultaneously with the generation of the comparison completion signal DONE, and perform the process of determining the number of pMOS transistors. It becomes possible.

즉, 비교기(420)는 출력전압(VOUT)과 기준전압(VREF)과의 비교가 완료됨을 상승 엣지가 첫 주기인 비교 완료 신호(DONE)를 생성하여 시프트 레지스터(430)로 공급하고, 이를 받은 시프트 레지스터(430)는 출력전압(VOUT)과 기준전압(VREF)에 대한 비교의 결과 값(CMPOUT)을 이용하여, 최단 시기에 적정한 pMOS 트랜지스터의 개수를 결정함으로써, 출력 전압 리플을 최대치로 감소되도록 할 수 있다.That is, the comparator 420 generates a comparison completion signal DONE having a rising edge as the first period and supplies it to the shift register 430 when the comparison between the output voltage V OUT and the reference voltage V REF is completed. The shift register 430 receives the output voltage ripple by determining the appropriate number of pMOS transistors in the shortest time using the result value CMP OUT of the comparison between the output voltage V OUT and the reference voltage V REF . Can be reduced to the maximum.

본 발명에 따르면, 비교 완료 신호를 가진 비교기를 이용해서, 디지털 LDO의 출력전압 리플을 감소시킬 수 있다.According to the present invention, the output voltage ripple of the digital LDO can be reduced by using a comparator having a comparison completion signal.

또한, 본 발명에 따르면, 느린 클럭을 사용하여 소비전력을 줄이면서도, 비교기에서 출력되는 결과 값이, 시프트 레지스터에 즉가적으로 반영되도록 할 수 있다.In addition, according to the present invention, while using a slow clock to reduce power consumption, the result value output from the comparator can be immediately reflected in the shift register.

도 5는 본 발명에 따른 디지털 LDO 장치의 동작을 설명하기 위한 도면이다.5 is a view for explaining the operation of the digital LDO device according to the present invention.

본 발명의 디지털 LDO 장치(400)는, 앞서 살펴본 도 1의 비교기(110)와 달리, 비교 완료 신호(DONE)를 생성하는 비교기(420)가 사용된다.In the digital LDO device 400 of the present invention, unlike the comparator 110 of FIG. 1 described above, a comparator 420 for generating a comparison completion signal DONE is used.

이러한 비교 완료 신호(DONE)는. 비교기(420)로부터 출력되어, 시프트 레지스터(430)의 클럭으로 사용될 수 있다. 이때, 비교기(420)는 출력전압(VOUT)과 기준전압(VREF)과의 비교가 완료됨에 따라 상승 엣지의 비교 완료 신호를 발생시킬 수 있다.This comparison completion signal (DONE) is. The output from the comparator 420 may be used as a clock of the shift register 430. At this time, the comparator 420 may generate a comparison completion signal of the rising edge as the comparison between the output voltage V OUT and the reference voltage V REF is completed.

즉, 비교기(420)는 클럭(CLKCMP)의 상승 엣지 때, 출력전압(VOUT)과 기준전압(VREF)을 비교하고, 이 비교 결과 값(CMPOUT)을 생성하는 동시에, 상승 엣지의 비교 완료 신호를 생성할 수 있다.That is, the comparator 420 compares the output voltage V OUT and the reference voltage V REF at the rising edge of the clock CLK CMP , generates the comparison result value CMP OUT , and at the same time the rising edge of the rising edge of the clock CLK CMP . The comparison completion signal may be generated.

도 5에 도시한 바와 같이, 느린 비교기 클럭(CLKCMP)은 비교적 긴 주기 간격을 갖는 정형파 형태를 띄고 있다.As shown in FIG. 5, the slow comparator clock CLK CMP has a square wave shape having a relatively long period interval.

비교기(420)에 의한 Time 2에서의 결과 값(CMPOUT)이 1에서 0으로 바뀌는 경우, 비교 완료 신호(DONE)는 상승 엣지에서, 결과 값(CMPOUT)의 변경 사실을 시프트 레지스터(430)에게 알려, 시프트 레지스터(430)로 하여금, 결과 값(CMPOUT) 0을 상기 Time 2에서 실시간적으로 반영하도록 할 수 있다.When the result value CMP OUT at Time 2 by the comparator 420 changes from 1 to 0, the comparison completion signal DONE indicates the change of the result value CMP OUT at the rising edge of the shift register 430. The shift register 430 may be configured to reflect the result value CMP OUT 0 in real time at the time 2.

이에 따라 시프트 레지스터(430)는 Time 2의 현 결과 값(CMPOUT) '0'을 받기 때문에 pMOS 트랜지스터(410)의 출력전압(VOUT)은 감소에서 증가로 반전된다.Accordingly, since the shift register 430 receives the current result value CMP OUT '0' of Time 2, the output voltage V OUT of the pMOS transistor 410 is inverted from decreasing to increasing.

또한, 비교기(420)에 의한 Time 4에서의 결과 값(CMPOUT)이 0에서 1로 바뀌는 경우에도, 비교 완료 신호(DONE)는 상승 엣지에서, 결과 값(CMPOUT)의 변경 사실을 시프트 레지스터(430)에게 알려, 시프트 레지스터(430)로 하여금, 결과 값(CMPOUT) 1를 상기 Time 4에서 실시간적으로 반영하도록 할 수 있다.Also, even when the result value CMP OUT at Time 4 by the comparator 420 changes from 0 to 1, the comparison completion signal DONE at the rising edge indicates the fact that the result value CMP OUT has changed. In operation 430, the shift register 430 may be configured to reflect the result value CMP OUT 1 at the time 4 in real time.

이에 따라, 시프트 레지스터(430)는 Time 4의 현 결과 값(CMPOUT) '1'을 받기 때문에 pMOS 트랜지스터(410)의 출력전압(VOUT)은 감소로 반전되어 그 결과, 출력전압 리플(Vripple)은 감소시킬 수 있다.Accordingly, since the shift register 430 receives the current result value CMP OUT '1' of Time 4, the output voltage V OUT of the pMOS transistor 410 is inverted to decrease, and as a result, the output voltage ripple (Vripple). ) Can be reduced.

이하, 본 발명의 실시예에 따른 디지털 LDO 장치의 운용 방법의 작업 흐름을 상세히 설명한다.Hereinafter, the workflow of the operating method of the digital LDO device according to an embodiment of the present invention will be described in detail.

도 6은 본 발명의 일실시예에 따른 완료 신호를 포함하는 비교기를 이용하여 출력 전압 리필을 줄인 디지털 LDO 장치의 운용 방법을 구체적으로 도시한 작업 흐름도이다.FIG. 6 is a flowchart illustrating a method of operating a digital LDO device in which an output voltage refill is reduced by using a comparator including a completion signal according to an embodiment of the present invention.

디지털 LDO 장치(400)의 비교기(420)는, 복수의 pMOS 트랜지스터(410)로부터의 출력전압(VOUT)과, 기준전압(VREF)을 비교하여 결과 값(CMPOUT)을 도출한다(610). 단계(610)은 ON되는 특정의 pMOS 트랜지스터(410)에 의해 출력되는 출력전압(VOUT)이, 기준전압(VREF)에 비해 큰지 또는 작은지를 가늠하기 위한 과정일 수 있다.The comparator 420 of the digital LDO device 400 compares the output voltages V OUT from the plurality of pMOS transistors 410 with the reference voltage V REF to derive a result value CMP OUT (610). ). Step 610 may be a process for determining whether the output voltage V OUT output by the specific pMOS transistor 410 is turned on is greater or smaller than the reference voltage V REF .

예컨대, 비교기(420)는 출력전압(VOUT)이 기준전압(VREF) 보다 크거나 같으면 결과 값(CMPOUT)으로서 1을 도출할 수 있고, 출력전압(VOUT)이 기준전압(VREF) 보다 작으면 결과 값(CMPOUT)으로서 0을 도출할 수 있다.For example, the comparator 420 may derive 1 as a result value CMP OUT when the output voltage V OUT is greater than or equal to the reference voltage V REF , and the output voltage V OUT is a reference voltage V REF. Less than), 0 can be derived as the result value (CMP OUT ).

또한, 디지털 LDO 장치(400)의 비교기(420)는 상기 결과 값(CMPOUT)의 도출에 연동하여, 상승 엣지가 되는 비교 완료 신호(DONE)를 생성하여, 시프트 레지스터(430)에 공급한다(620). 이러한, 비교 완료 신호(DONE)의 생성 및 공급을 통해 비교기(420)는, 상기 결과 값(CMPOUT)이 도출되면 비교 완료 신호(DONE)의 상승 엣지를 생성하고, 이를 시프트 레지스터(430)의 클럭으로 사용 함으로써, 시프트 레지스터(430)가 결과 값(CMPOUT)을 생성 즉시 바로 받아들이게 할 수 있다.In addition, the comparator 420 of the digital LDO device 400 generates a comparison completion signal DONE, which becomes a rising edge, in conjunction with derivation of the result value CMP OUT , and supplies it to the shift register 430 ( 620). Through the generation and supply of the comparison completion signal DONE, the comparator 420 generates a rising edge of the comparison completion signal DONE when the result value CMP OUT is derived, and the comparator 420 of the shift register 430 generates the comparison completion signal DONE. By using the clock, the shift register 430 can immediately receive the result value (CMP OUT ) immediately after generation.

단계(620)에서, 비교기(420)는, 상기 결과 값(CMPOUT)이 도출된 후, 설정된 시간 이내에, 상기 상승 엣지가 되는 비교 완료 신호(DONE)를 발생하여, 상기 시프트 레지스터(430)에 공급할 수 있다. 여기서 설정된 시간은 충분히 작은 시간일 수 있으며, 바람직하게는 0에 가까운 수치(예, 0.0001sec)일 수 있다.In operation 620, the comparator 420 generates a comparison completion signal DONE that becomes the rising edge within a set time after the result value CMP OUT is derived, and transmits the result to the shift register 430. Can supply The time set here may be a sufficiently small time, preferably a value close to zero (eg, 0.0001 sec).

이는, 비교기(420)에서의 결과 값(CMPOUT) 도출과, 비교 완료 신호(DONE)의 발생이 거의 동시에 이루어지게 하여, 시프트 레지스터(430)가 결과 값(CMPOUT)을 실시간으로 받아들이게 하기 위함이다.This is for deriving the result value CMP OUT from the comparator 420 and generating the comparison completion signal DONE at about the same time so that the shift register 430 receives the result value CMP OUT in real time. to be.

만약, 상기 설정된 시간을 넘어서, 상기 상승 엣지가 되는 비교 완료 신호(DONE)가 발생되는 경우, 비교기(420)는 도출된 결과 값(CMPOUT)을 무효화할 수 있다.If the comparison completion signal DONE that becomes the rising edge is generated beyond the set time, the comparator 420 may invalidate the derived result value CMP OUT .

삭제delete

또한, 단계(620)에서의 비교기(420)는, 상기 출력전압(VOUT)과 상기 기준전압(VREF)과의 차이 값이, '0'을 기준으로 하는 허용범위 이내가 될 때까지 상기 결과 값(CMPOUT)의 도출을 반복할 수 있다.In addition, the comparator 420 in step 620, until the difference value between the output voltage (V OUT ) and the reference voltage (V REF ) is within the allowable range based on '0'. The derivation of the result value CM POUT can be repeated.

즉, 비교기(420)는 출력전압(VOUT)과 기준전압(VREF)가, 바람직하게는 일치할 때까지, 출력전압(VOUT)과 기준전압(VREF)과의 비교를 반복함으로써, pMOS 트랜지스터로부터 공급되는 전류와 부하전류가 서로 일치되도록 하고, 이를 통해 안정적인 신호 처리가 유지되도록 할 수 있다.That is, by repeating the comparison of the comparator 420 is the output voltage (V OUT) and the reference voltage (V REF) is, preferably, until a match, the output voltage (V OUT) and the reference voltage (V REF), The current supplied from the pMOS transistor and the load current can be matched to each other, thereby maintaining stable signal processing.

디지털 LDO 장치(400)의 시프트 레지스터(430)는 상기 결과 값(CMPOUT)에 따라, 상기 복수의 pMOS 트랜지스터 중 ON 되는 개수를 결정한단(630). 단계(630)에서의 시프트 레지스터(430)는 현재 공급되어야 하는 것으로 예측되는 출력전압(VOUT)을 고려하여, 켜져야 하는 pMOS 트랜지스터의 개수를 결정할 수 있다. 실제 시프트 레지스터(430)는 입력되는 결과 값(CMPOUT)에 따라, 내부 지칭 값을 좌우로 이동하여, pMOS 트랜지스터(410)가 켜지는 개수를 조절할 수 있다.The shift register 430 of the digital LDO device 400 determines (630) the number of ONs of the plurality of pMOS transistors according to the result value (CMP OUT ). In operation 630, the shift register 430 may determine the number of pMOS transistors to be turned on in consideration of the output voltage V OUT , which is currently expected to be supplied. The actual shift register 430 may adjust the number of turning on the pMOS transistor 410 by moving the internal reference value left and right according to the input result value CMP OUT .

또한, 단계(630)에서의 시프트 레지스터(430)는, 상기 비교 완료 신호(DONE)의 상승 엣지에서, 상기 결과 값(CMPOUT)을 입력받을 수 있다. 이를 통해, 시프트 레지스터(430)는, 비교기(420)에서 출력되는 결과 값(CMPOUT)을, 상기 비교 완료 신호(DONE)의 발생과 동시적으로 입력받아, pMOS 트랜지스터의 개수 결정 처리를 수행할 수 있게 된다.In addition, the shift register 430 in step 630 may receive the result value CMP OUT at the rising edge of the comparison completion signal DONE. Through this, the shift register 430 may receive the result value CMP OUT output from the comparator 420 simultaneously with the generation of the comparison completion signal DONE, and perform the process of determining the number of pMOS transistors. It becomes possible.

즉, 비교기(420)는 출력전압(VOUT)과 기준전압(VREF)과의 비교가 완료됨을 상승 엣지가 첫 주기인 비교 완료 신호(DONE)를 생성하여 시프트 레지스터(430)로 공급하고, 이를 받은 시프트 레지스터(430)는 출력전압(VOUT)과 기준전압(VREF)에 대한 비교의 결과 값(CMPOUT)을 이용하여, 최단 시기에 적정한 pMOS 트랜지스터의 개수를 결정함으로써, 출력 전압 리플을 최대치로 감소되도록 할 수 있다.That is, the comparator 420 generates a comparison completion signal DONE having a rising edge as the first period and supplies it to the shift register 430 when the comparison between the output voltage V OUT and the reference voltage V REF is completed. The shift register 430 receives the output voltage ripple by determining the appropriate number of pMOS transistors in the shortest time using the result value CMP OUT of the comparison between the output voltage V OUT and the reference voltage V REF . Can be reduced to the maximum.

본 발명에 따르면, 비교 완료 신호를 가진 비교기를 이용해서, 디지털 LDO의 출력전압 리플을 감소시킬 수 있다.According to the present invention, the output voltage ripple of the digital LDO can be reduced by using a comparator having a comparison completion signal.

또한, 본 발명에 따르면, 느린 클럭을 사용하여 소비전력을 줄이면서도, 비교기에서 출력되는 결과 값이, 시프트 레지스터에 즉가적으로 반영되도록 할 수 있다.In addition, according to the present invention, the resultant value output from the comparator can be immediately reflected in the shift register while reducing the power consumption by using a slow clock.

본 발명의 실시예에 따른 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 상기 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 상기 매체에 기록되는 프로그램 명령은 실시예를 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다. 상기된 하드웨어 장치는 실시예의 동작을 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.　The method according to an embodiment of the present invention can be implemented in the form of program instructions that can be executed by various computer means and recorded in a computer readable medium. The computer readable medium may include program instructions, data files, data structures, etc. alone or in combination. The program instructions recorded on the media may be those specially designed and constructed for the purposes of the embodiments, or they may be of the kind well-known and available to those having skill in the computer software arts. Examples of computer-readable recording media include magnetic media such as hard disks, floppy disks, and magnetic tape, optical media such as CD-ROMs, DVDs, and magnetic disks, such as floppy disks. Magneto-optical media, and hardware devices specifically configured to store and execute program instructions, such as ROM, RAM, flash memory, and the like. Examples of program instructions include not only machine code generated by a compiler, but also high-level language code that can be executed by a computer using an interpreter or the like. The hardware device described above may be configured to operate as one or more software modules to perform the operations of the embodiments, and vice versa.

이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.　Although the embodiments have been described by the limited embodiments and the drawings as described above, various modifications and variations are possible to those skilled in the art from the above description. For example, the described techniques may be performed in a different order than the described method, and / or components of the described systems, structures, devices, circuits, etc. may be combined or combined in a different form than the described method, or other components. Or even if replaced or substituted by equivalents, an appropriate result can be achieved.

그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.Therefore, other implementations, other embodiments, and equivalents to the claims are within the scope of the claims that follow.

400 : 디지털 LDO 장치
410 : pMOS 트랜지스터
420 : 비교기
430 : 시프트 레지스터400: Digital LDO Device
410 pMOS transistor
420: comparator
430: shift register

Claims (10)

복수의 pMOS 트랜지스터;
상기 복수의 pMOS 트랜지스터로부터의 출력전압(VOUT)과, 기준전압(VREF)을 비교하여 결과 값(CMPOUT)을 도출하는 비교기; 및
상기 결과 값(CMPOUT)에 따라, 상기 복수의 pMOS 트랜지스터 중 ON 되는 개수를 결정하는 시프트 레지스터
를 포함하고,
상기 비교기는,
상기 결과 값(CMPOUT)의 도출에 연동하여, 상승 엣지가 되는 비교 완료 신호를 상기 시프트 레지스터에 공급하는
디지털 LDO(Low Drop Out) 장치.A plurality of pMOS transistors;
A comparator for comparing the output voltages V OUT from the plurality of pMOS transistors with a reference voltage V REF to derive a result value CMP OUT ; And
A shift register for determining the number of the ON of the plurality of pMOS transistors according to the result value (CMP OUT )
Including,
The comparator,
In response to the derivation of the resultant value CMP OUT , a comparison completion signal that becomes a rising edge is supplied to the shift register.
Digital low drop out (LDO) device. 제1항에 있어서,
상기 시프트 레지스터는,
상기 비교 완료 신호의 상승 엣지에서, 상기 결과 값(CMPOUT)을 입력받는
디지털 LDO 장치.The method of claim 1,
The shift register,
At the rising edge of the comparison complete signal, the result value CMP OUT is received.
Digital LDO Device. 제1항에 있어서,
상기 비교기는,
상기 결과 값(CMPOUT)이 도출된 후, 설정된 시간 이내에, 상기 상승 엣지가 되는 비교 완료 신호를 발생하여, 상기 시프트 레지스터에 공급하는
디지털 LDO 장치.The method of claim 1,
The comparator,
After the resultant value CMP OUT is derived, a comparison completion signal that becomes the rising edge is generated within the set time and supplied to the shift register.
Digital LDO Device. 삭제delete 제1항에 있어서,
상기 비교기는,
상기 출력전압(VOUT)과 상기 기준전압(VREF)과의 차이 값이, '0'을 기준으로 하는 허용범위 이내가 될 때까지 상기 결과 값(CMPOUT)의 도출을 반복하는
디지털 LDO 장치.The method of claim 1,
The comparator,
The derivation of the resultant value CMP OUT is repeated until the difference value between the output voltage V OUT and the reference voltage V REF is within an allowable range based on '0'.
Digital LDO Device. 비교기에서, 복수의 pMOS 트랜지스터로부터의 출력전압(VOUT)과, 기준전압(VREF)을 비교하여 결과 값(CMPOUT)을 도출하는 단계;
상기 비교기에서, 상기 결과 값(CMPOUT)의 도출에 연동하여, 상승 엣지가 되는 비교 완료 신호를 시프트 레지스터에 공급하는 단계; 및
상기 시프트 레지스터에서, 상기 결과 값(CMPOUT)에 따라, 상기 복수의 pMOS 트랜지스터 중 ON 되는 개수를 결정하는 단계
를 포함하는 디지털 LDO 장치의 운용 방법.In the comparator, comparing the output voltages V OUT from the plurality of pMOS transistors with the reference voltage V REF to derive a result value CMP OUT ;
In the comparator, in conjunction with deriving the result value CMP OUT , supplying a comparison completion signal that becomes a rising edge to a shift register; And
Determining, in the shift register, the number of ONs of the plurality of pMOS transistors according to the result value CMP OUT
Operating method of the digital LDO device comprising a. 제6항에 있어서,
상기 시프트 레지스터에서, 상기 비교 완료 신호의 상승 엣지에서, 상기 결과 값(CMPOUT)을 입력받는 단계
를 더 포함하는 디지털 LDO 장치의 운용 방법.The method of claim 6,
Receiving the resultant value CMP OUT at the rising edge of the comparison completion signal in the shift register;
Operating method of the digital LDO device further comprising. 제6항에 있어서,
상기 비교 완료 신호를 시프트 레지스터에 공급하는 단계는,
상기 결과 값(CMPOUT)이 도출된 후, 설정된 시간 이내에, 상기 상승 엣지가 되는 비교 완료 신호를 발생하여, 상기 시프트 레지스터에 공급하는 단계
를 포함하는 디지털 LDO 장치의 운용 방법.The method of claim 6,
Supplying the comparison completion signal to a shift register,
After the result value CMP OUT is derived, generating a comparison completion signal that becomes the rising edge within a set time and supplying it to the shift register.
Operating method of the digital LDO device comprising a. 삭제delete 제6항에 있어서,
상기 비교기에서, 상기 출력전압(VOUT)과 상기 기준전압(VREF)과의 차이 값이, '0'을 기준으로 하는 허용범위 이내가 될 때까지 상기 결과 값(CMPOUT)의 도출을 반복하는 단계
를 더 포함하는 디지털 LDO 장치의 운용 방법.The method of claim 6,
In the comparator, the derivation of the resultant value CMP OUT is repeated until a difference value between the output voltage V OUT and the reference voltage V REF is within an allowable range based on '0'. Steps to
Operating method of the digital LDO device further comprising.
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