KR102168634B1 - Low power circuit for reducing leakage power using negative voltage - Google Patents

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Abstract

음의 전압을 이용한 저전력 회로가 제공된다. 음의 전압을 이용한 저전력 회로는 비활성화 모드 또는 활성화 모드에 동작하는 대상 트랜지스터를 포함하는 전류 소스를 포함한다. 전류 소스 제어 회로는 상기 전류 소스가 활성화(active) 모드로 동작하는 경우, 상기 대상 트랜지스터의 게이트에 양의 전압을 인가하고, 상기 전류 소스가 비활성화(inactive) 모드로 동작하는 경우, 상기 대상 트랜지스터의 게이트에 음의 전압을 인가한다. 전류 소스는 비활성화 모드에서 작은 리키지 전류를 갖는다.A low power circuit using a negative voltage is provided. The low power circuit using a negative voltage includes a current source including a target transistor operating in an inactive mode or an active mode. The current source control circuit applies a positive voltage to the gate of the target transistor when the current source is operated in an active mode, and when the current source is operated in an inactive mode, the target transistor is Apply a negative voltage to the gate. The current source has a small leakage current in the inactive mode.

Figure R1020190158675
Figure R1020190158675

Description

음의 전력을 이용하여 리키지 전력 소모를 줄이는 저전력 회로{LOW POWER CIRCUIT FOR REDUCING LEAKAGE POWER USING NEGATIVE VOLTAGE}Low power circuit to reduce leakage power consumption by using negative power {LOW POWER CIRCUIT FOR REDUCING LEAKAGE POWER USING NEGATIVE VOLTAGE}

아래의 실시예들은 리키지 전력 소모를 줄이는 저전력 회로에 관한 것으로, 특히 전류 소스에 포함된 NMOS 트랜지스터의 게이트에 음의 전압을 인가함으로써 리키지 전력 소모를 줄이는 기술에 관한 것이다.The following embodiments relate to a low-power circuit for reducing leakage power consumption, and in particular, to a technique for reducing leakage power consumption by applying a negative voltage to a gate of an NMOS transistor included in a current source.

모바일 기기에 포함된 배터리는 제한된 파워를 가지며, 사용자들은 제한된 파워를 가지고 모바일 기기를 충전 없이 오래 사용하기를 원한다. 특히, 센서 네트워크와 같은 근거리 네트워크 등에 포함된 모바일 기기들에서 배터리의 사용은 더 제한되어야 한다.The battery included in the mobile device has limited power, and users want to use the mobile device for a long time without charging with limited power. In particular, in mobile devices included in a local area network such as a sensor network, the use of batteries should be further restricted.

또한, 모바일 기기의 전류 소스는 일반적으로 NMOS 트랜지스터를 사용한다. NMOS 트랜지스터를 포함하는 전류 소스는 활성화 모드에서 전류를 다른 전기 회로들로 공급하는 반면에, 비활성화 모드에서 전류의 공급을 중단한다. 비활성화 모드에도 불구하고, NMOS 트랜지스터를 포함하는 전류 소스에서는 리키지 전류가 흐를 수 있고, 이러한 리키지 전류는 배터리의 파워를 낭비하는 원인이 된다.In addition, the current source of the mobile device generally uses an NMOS transistor. A current source comprising an NMOS transistor supplies current to other electrical circuits in the active mode, while interrupting the supply of current in the inactive mode. Despite the deactivation mode, a leakage current may flow in a current source including an NMOS transistor, and this leakage current causes a waste of power of the battery.

본 발명의 일실시예에 따른 음의 전압을 이용한 저전력 회로는 대상 트랜지스터를 포함하는 전류 소스; 및 상기 대상 트랜지스터의 게이트와 전기적으로 연결되고, 상기 전류 소스가 활성화(active) 모드로 동작하는 경우, 상기 대상 트랜지스터의 게이트에 양의 전압을 인가하고, 상기 전류 소스가 비활성화(inactive) 모드로 동작하는 경우, 상기 대상 트랜지스터의 게이트에 음의 전압을 인가하는 전류 소스 제어 회로를 포함한다.A low-power circuit using a negative voltage according to an embodiment of the present invention includes a current source including a target transistor; And when the current source is electrically connected to the gate of the target transistor and operates in an active mode, a positive voltage is applied to the gate of the target transistor, and the current source operates in an inactive mode. In this case, it includes a current source control circuit for applying a negative voltage to the gate of the target transistor.

상기 전류 소스 제어 회로는 커패시터를 포함한다. 이 때, 상기 전류 소스는 상기 커패시터의 양단에 인가되는 전압에 의존하여 상기 활성화 모드 또는 상기 비활성화 모드 중 어느 하나로 진입한다.The current source control circuit includes a capacitor. At this time, the current source enters either the activation mode or the deactivation mode depending on the voltage applied to both ends of the capacitor.

상기 전류 소스 제어 회로는 제1 서브 제어 회로, 제2 서브 제어 회로 및 상기 제1 서브 제어 회로와 상기 제2 서브 제어 회로를 전기적으로 연결하는 커패시터를 포함한다. 이 때, 상기 제1 서브 제어 회로 및 상기 제2 서브 제어 회로는 상기 활성화 모드 또는 상기 비활성화 모드에 의존하여 상기 커패시터의 양단에 인가되는 전압을 결정한다.The current source control circuit includes a first sub control circuit, a second sub control circuit, and a capacitor electrically connecting the first sub control circuit and the second sub control circuit. In this case, the first sub-control circuit and the second sub-control circuit determine a voltage applied to both ends of the capacitor depending on the activation mode or the deactivation mode.

상기 제1 서브 제어 회로는 제1 스위치 트랜지스터; 상기 제1 스위치 트랜지스터와 전기적으로 연결된 제2 스위치 트랜지스터; 및 상기 제1 스위치 트랜지스터의 게이트에 인가되는 전압을 상기 제2 스위치 트랜지스터의 게이트에 인가되는 전압으로 인버팅하는 인버터를 포함한다.The first sub control circuit includes a first switch transistor; A second switch transistor electrically connected to the first switch transistor; And an inverter for inverting a voltage applied to the gate of the first switch transistor to a voltage applied to the gate of the second switch transistor.

상기 활성화 모드에서 상기 제1 스위치 트랜지스터는 턴-온되며, 상기 제2 스위치 트랜지스터는 턴-오프되고, 상기 비활성화 모드에서 상기 제1 스위치 트랜지스터는 턴-오프되며, 상기 제2 스위치 트랜지스터는 턴-온된다.In the activation mode, the first switch transistor is turned on, the second switch transistor is turned off, and in the inactive mode, the first switch transistor is turned off, and the second switch transistor is turned on. do.

상기 제2 서브 제어 회로는 직렬로 연결된 적어도 하나의 제3 스위치 트랜지스터; 상기 적어도 하나의 제3 스위치 트랜지스터와 전기적으로 연결된 제4 스위치 트랜지스터; 및 상기 적어도 하나의 제3 스위치 트랜지스터의 게이트에 인가되는 전압을 상기 제4 스위치 트랜지스터의 게이트에 인가되는 전압으로 인버팅하는 인버터를 포함한다.The second sub control circuit includes at least one third switch transistor connected in series; A fourth switch transistor electrically connected to the at least one third switch transistor; And an inverter for inverting a voltage applied to the gate of the at least one third switch transistor to a voltage applied to the gate of the fourth switch transistor.

상기 활성화 모드에서 상기 적어도 하나의 제3 스위치 트랜지스터는 턴-온되며, 상기 제4 스위치 트랜지스터는 턴-오프되고, 상기 비활성화 모드에서 상기 적어도 하나의 제3 스위치 트랜지스터는 턴-오프되며, 상기 제4 스위치 트랜지스터는 턴-온된다.In the activation mode, the at least one third switch transistor is turned on, the fourth switch transistor is turned off, and in the inactive mode, the at least one third switch transistor is turned off, and the fourth The switch transistor is turned on.

상기 제2 서브 제어 회로는 직렬로 연결된 둘 이상의 제3 스위치 트랜지스터들을 포함하고, 상기 둘 이상의 제3 스위치 트랜지스터들 각각의 게이트에는 동일한 전압이 인가된다.The second sub-control circuit includes two or more third switch transistors connected in series, and the same voltage is applied to the gates of each of the two or more third switch transistors.

본 발명의 일실시예에 따른 음의 전압을 이용한 저전력 회로는 대상 트랜지스터를 포함하는 전류 소스; 및 상기 대상 트랜지스터의 게이트와 전기적으로 연결되고, 상기 전류 소스가 활성화(active) 모드로 동작하는 경우, 상기 대상 트랜지스터의 게이트에 양의 전압을 인가하고, 상기 전류 소스가 비활성화(inactive) 모드로 동작하는 경우, 상기 대상 트랜지스터의 게이트에 음의 전압을 인가하는 전류 소스 제어 회로를 포함한다. 상기 전류 소스 제어 회로는 커패시터; 스위치 신호 및 인버팅된 스위칭 신호를 기초로 상기 커패시터의 한 노드의 전압을 결정하는 제1 서브 제어 회로; 및 상기 스위치 신호 및 상기 인버팅된 스위칭 신호를 기초로 상기 커패시터의 다른 노드의 전압을 결정하는 제2 서브 제어 회로를 포함하며, 상기 전류 소스는 상기 커패시터의 다른 노드의 전압에 의존하여 상기 활성화 모드 또는 상기 비활성화 모드 중 어느 하나로 진입한다.A low-power circuit using a negative voltage according to an embodiment of the present invention includes a current source including a target transistor; And when the current source is electrically connected to the gate of the target transistor and operates in an active mode, a positive voltage is applied to the gate of the target transistor, and the current source operates in an inactive mode. In this case, it includes a current source control circuit for applying a negative voltage to the gate of the target transistor. The current source control circuit includes a capacitor; A first sub-control circuit determining a voltage of one node of the capacitor based on a switch signal and an inverted switching signal; And a second sub-control circuit for determining a voltage of another node of the capacitor based on the switch signal and the inverted switching signal, wherein the current source is in the activation mode depending on the voltage of the other node of the capacitor. Or, it enters into one of the inactive modes.

상기 전류 소스가 상기 활성화 모드로부터 상기 비활성화 모드로 천이되는 경우, 상기 커패시터의 양단에 걸리는 전압이 인버팅됨으로써 상기 대상 트랜지스터의 게이트에 음의 전압이 인가된다.When the current source transitions from the activation mode to the deactivation mode, a voltage applied across the capacitor is inverted to apply a negative voltage to the gate of the target transistor.

상기 제1 서브 제어 회로는 상기 스위칭 신호를 수신하는 제1 스위치 트랜지스터; 상기 제1 스위치 트랜지스터의 드레인과 연결되고, 상기 인버팅된 스위칭 신호를 수신하는 제2 스위치 트랜지스터를 포함하고, 상기 커패시터의 어느 한 노드는 상기 제1 스위치 트랜지스터의 드레인 또는 상기 제2 스위치 트랜지스터의 소스와 연결된다.The first sub control circuit includes: a first switch transistor receiving the switching signal; A second switch transistor connected to a drain of the first switch transistor and receiving the inverted switching signal, and any one node of the capacitor is a drain of the first switch transistor or a source of the second switch transistor Is connected with

상기 제2 서브 제어 회로는 상기 스위칭 신호를 수신하는 적어도 하나의 제3 스위치 트랜지스터; 상기 적어도 하나의 제1 스위치 트랜지스터 중 어느 하나의 드레인과 연결되고, 상기 인버팅된 스위칭 신호를 수신하는 제4 스위치 트랜지스터를 포함하고, 상기 커패시터의 다른 한 노드는 상기 적어도 하나의 제1 스위치 트랜지스터 중 어느 하나의 드레인 또는 상기 제4 스위치 트랜지스터의 소스와 연결된다.The second sub control circuit includes at least one third switch transistor for receiving the switching signal; A fourth switch transistor connected to a drain of any one of the at least one first switch transistor and receiving the inverted switching signal, and the other node of the capacitor is one of the at least one first switch transistor It is connected to any one drain or the source of the fourth switch transistor.

상기 제2 서브 제어 회로는 직렬로 연결된 둘 이상의 제3 스위치 트랜지스터들을 포함하고, 상기 둘 이상의 제3 스위치 트랜지스터들 각각의 게이트에는 동일한 전압이 인가된다. The second sub-control circuit includes two or more third switch transistors connected in series, and the same voltage is applied to the gates of each of the two or more third switch transistors.

상기 커패시터의 커패시턴스는 동적으로 조절된다.The capacitance of the capacitor is dynamically adjusted.

본 발명의 실시예들은 전류 소스의 게이트에 음의 전압을 인가하여 전류 소스의 리키지 전류를 줄이는 저전력 회로를 제공한다.Embodiments of the present invention provide a low power circuit that reduces the leakage current of the current source by applying a negative voltage to the gate of the current source.

도 1은 관련 기술에 따른 NMOS 트랜지스터를 포함하는 전류 소스를 나타낸 도면이다.
도 2는 본 발명의 일실시예에 따른 전류 소스 및 전류 소스 제어 회로를 나타낸 블록도이다.
도 3은 제1 서브 제어 회로, 제2 서브 제어 회로, 커패시터 및 전류 소스를 나타낸 블록도이다.
도 4는 본 발명의 일실시예에 따른 음의 전압을 이용한 저전력 회로이다.1 is a diagram showing a current source including an NMOS transistor according to the related art.
2 is a block diagram showing a current source and a current source control circuit according to an embodiment of the present invention.
3 is a block diagram showing a first sub-control circuit, a second sub-control circuit, a capacitor, and a current source.
4 is a low power circuit using a negative voltage according to an embodiment of the present invention.

이하, 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 그러나, 본 발명이 일실시예들에 의해 제한되거나 한정되는 것은 아니다. 또한, 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.Hereinafter, embodiments will be described in detail with reference to the accompanying drawings. However, the present invention is not limited or limited by the exemplary embodiments. In addition, the same reference numerals shown in each drawing denote the same member.

도 1은 관련 기술에 따른 NMOS 트랜지스터를 포함하는 전류 소스를 나타낸 도면이다.1 is a diagram showing a current source including an NMOS transistor according to the related art.

도 1을 참조하면, 전류 소스(100)에 포함된 NMOS 트랜지스터는 게이트, 드레인, 소스를 포함한다. 전류 소스(100)를 통하여 출력되는 전류는 NMOS 트랜지스터의 게이트-소스 전압(VGS)에 의존한다. 즉, 게이트-소스 전압(VGS)이 NMOS 트랜지스터의 임계(threshold) 전압보다 큰 경우, NMOS 트랜지스터는 턴-온되며, 전류 소스(100)는 활성화 모드로 진입하고, NMOS 트랜지스터로부터 출력 전류 ID가 출력된다. 반대로, 게이트-소스 전압(VGS)이 NMOS 트랜지스터의 임계(threshold) 전압보다 작은 경우, NMOS 트랜지스터는 턴-오프되며, 전류 소스(100)는 비활성화 모드로 진입하고, 이상적으로 전류 소스(100)를 통하여 아무런 전류도 흐르지 않는다.Referring to FIG. 1, the NMOS transistor included in the current source 100 includes a gate, a drain, and a source. The current output through the current source 100 depends on the gate-source voltage V GS of the NMOS transistor. That is, when the gate-source voltage V GS is greater than the threshold voltage of the NMOS transistor, the NMOS transistor is turned on, the current source 100 enters the active mode, and the output current I D from the NMOS transistor Is displayed. Conversely, when the gate-source voltage V GS is less than the threshold voltage of the NMOS transistor, the NMOS transistor is turned off, the current source 100 enters an inactive mode, and ideally the current source 100 No current flows through.

다만, 전류 소스(100)가 비활성화 모드로 진입하더라도, NMOS 트랜지스터를 통해서는 현실적으로 리키지 전류 ID가 흐른다. 이러한 리키지 전류 ID가 모바일 기기와 같은 무선 통신 장치의 배터리 전력을 소모한다. 리키지 전류 ID는 다음 수학식과 같이 표현될 수 있다.However, even if the current source 100 enters the inactive mode, the leakage current I D actually flows through the NMOS transistor. This leakage current I D consumes battery power of a wireless communication device such as a mobile device. The leakage current I D can be expressed as the following equation.

[수학식 1][Equation 1]

Figure 112019124639458-pat00001
Figure 112019124639458-pat00001

여기서, Vth는 임계 전압이며, VT는 NMOS 트랜지스터의 열 전압(thermal voltage)를 나타낸다, n은 NMOS 트랜지스터의 재료의 특성을 나타내는 상수이다. ID0는 양의 상수이다.Here, V th is a threshold voltage, V T is a thermal voltage of an NMOS transistor, and n is a constant representing a characteristic of a material of the NMOS transistor. I D0 is a positive constant.

도 2는 본 발명의 일실시예에 따른 전류 소스 및 전류 소스 제어 회로를 나타낸 블록도이다.2 is a block diagram showing a current source and a current source control circuit according to an embodiment of the present invention.

도 2를 참조하면, 본 발명의 일실시예에 따른 음의 전력을 이용한 저전력 회로는 전류 소스(210) 및 전류 소스 제어 회로(220)를 포함한다.Referring to FIG. 2, a low power circuit using negative power according to an embodiment of the present invention includes a current source 210 and a current source control circuit 220.

전류 소스(210)는 NMOS 트랜지스터와 같은 트랜지스터를 포함하며, 전류 소스(210)에 포함된 트랜지스터의 게이트와 전류 소스 제어 회로(220)가 전기적으로 연결된다.The current source 210 includes a transistor such as an NMOS transistor, and the gate of the transistor included in the current source 210 and the current source control circuit 220 are electrically connected.

위에서 설명한 바와 같이, 전류 소스(210)는 활성화 모드 또는 비활성화 모드 중 어느 하나의 모드에서 동작한다. 활성화 모드에서 전류 소스(210)는 턴-온되며, NMOS 트랜지스터의 드레인으로부터 소스로 출력 전류가 흐른다. 또한, 비활성화 모드에서, 전류 소스(210)의 출력 전류는 리키지 전류이다. 즉, 활성화 모드에서 전류 소스(210)를 턴-온하기 위하여 게이트-소스 전압(VGS)이 임계 전압보다 커지도록 게이트에 전압이 인가된다. 반대로, 비활성화 모드에서는 전류 소스(210)를 턴-오프하기 위하여 게이트-소스 전압(VGS)이 임계 전압보다 작아지도록 게이트에 전압이 인가된다.As described above, the current source 210 operates in either an active mode or an inactive mode. In the active mode, the current source 210 is turned on, and an output current flows from the drain of the NMOS transistor to the source. Also, in the inactive mode, the output current of the current source 210 is a leakage current. That is, in order to turn on the current source 210 in the activation mode, a voltage is applied to the gate so that the gate-source voltage V GS becomes greater than the threshold voltage. Conversely, in the inactive mode, a voltage is applied to the gate so that the gate-source voltage V GS becomes smaller than the threshold voltage in order to turn off the current source 210.

그러나, 아래에서 상세히 설명하겠지만, 본 발명의 실시예들에 따르면, 비활성화 모드에서 전류 소스(210)를 턴-오프하기 위하여 게이트-소스 전압(VGS)이 임계 전압보다 작아지도록 하면서, 그리고 게이트-소스 전압(VGS)이 음이 되도록 게이트에 전압이 인가된다. 여기서, 소스 전압이 0[V]임을 가정한다. 본 명세서에서 게이트에 음의 전압을 인가한다고 함은 게이트-소스 전압(VGS)이 음이 되도록 게이트에 전압을 인가하는 것을 의미한다. 따라서, 소스 전압이 0[V]보다 높은 경우, 게이트에 양의 전압이 인가되더라도 게이트-소스 전압(VGS)이 음이 되는 케이스가 있을 수 있으며, 이러한 케이스도 게이트에 음의 전압을 인가하는 개념에 포함된다.However, as will be described in detail below, according to embodiments of the present invention, in order to turn off the current source 210 in the inactive mode, the gate-source voltage V GS is made smaller than the threshold voltage, and the gate- A voltage is applied to the gate so that the source voltage V GS becomes negative. Here, it is assumed that the source voltage is 0[V]. In the present specification, applying a negative voltage to the gate means applying a voltage to the gate so that the gate-source voltage V GS becomes negative. Therefore, when the source voltage is higher than 0[V], there may be a case in which the gate-source voltage (V GS ) becomes negative even if a positive voltage is applied to the gate, and in this case, a negative voltage is applied to the gate. Included in the concept.

결국, 전류 소스 제어 회로(220)는 상기 전류 소스(210)가 활성화(active) 모드로 동작하는 경우, 상기 전류 소스(210)의 트랜지스터의 게이트에 양의 전압을 인가하고, 상기 전류 소스(210)가 비활성화(inactive) 모드로 동작하는 경우, 상기 전류 소스(210)의 트랜지스터의 게이트에 음의 전압을 인가한다. 다시 한 번 정의하면, 트랜지스터의 게이트에 음의 전압을 인가하는 것은 게이트-소스 전압(VGS)이 음이 되도록 트랜지스터의 게이트에 전압을 인가하는 것을 의미한다.As a result, when the current source 210 operates in an active mode, the current source control circuit 220 applies a positive voltage to the gate of the transistor of the current source 210, and the current source 210 ) Is operated in an inactive mode, a negative voltage is applied to the gate of the transistor of the current source 210. Once again defined, applying a negative voltage to the gate of the transistor means applying a voltage to the gate of the transistor so that the gate-source voltage (V GS ) becomes negative.

상기 수학식 1을 통해 알 수 있는 바와 같이, 게이트-소스 전압(VGS)이 음인 경우, 리키지 전류는 드라마틱하게 줄어들 수 있다. 즉, 상기 수학식 1에서, n=1, VT는 26mV인 경우, 게이트-소스 전압(VGS)이 100mV 감소할 때마다 리키지 전류가 약 46.8배 감소함을 알 수 있다. 결국, 게이트-소스 전압(VGS)이 음인 경우, 리키지 전류는 거의 존재하지 않을 수 있고, 이것은 배터리의 라이프 타임을 증가시킬 수 있다.As can be seen from Equation 1, when the gate-source voltage V GS is negative, the leakage current can be dramatically reduced. That is, in Equation 1, when n=1 and V T is 26mV, it can be seen that the leakage current decreases by about 46.8 times each time the gate-source voltage V GS decreases by 100mV. Consequently, when the gate-source voltage (V GS ) is negative, there may be little leakage current, which may increase the life time of the battery.

도 3은 제1 서브 제어 회로, 제2 서브 제어 회로, 커패시터 및 전류 소스를 나타낸 블록도이다.3 is a block diagram showing a first sub-control circuit, a second sub-control circuit, a capacitor, and a current source.

도 3을 참조하면, 본 발명의 일실시예에 따른 음의 전압을 이용한 저전력 회로는 전류 소스(310) 및 제1 서브 제어 회로(321), 제2 서브 제어 회로(322), 커패시터(323)를 포함하는 전류 소스 제어 회로(320)를 포함한다.Referring to FIG. 3, a low power circuit using a negative voltage according to an embodiment of the present invention includes a current source 310, a first sub control circuit 321, a second sub control circuit 322, and a capacitor 323. It includes a current source control circuit 320 including.

전류 소스(310)가 활성화 모드로 진입하는 경우, 커패시터(310)는 충전된다. 즉, 전류 소스(310)가 활성화 모드로 진입하는 경우, 제1 서브 제어 회로(321)에 의해 커패시터(310)의 상위(upper) 노드의 전압은 높은 전압(high voltage, 예를 들어, VDD)이 되고, 제2 서브 제어 회로(322)에 의해 커패시터(310)의 하위(lower) 노드의 전압은 낮은 전압(low voltage, 예를 들어, 0V)이 된다.When the current source 310 enters the active mode, the capacitor 310 is charged. That is, when the current source 310 enters the active mode, the voltage of the upper node of the capacitor 310 by the first sub-control circuit 321 is a high voltage (for example, V DD ), and the voltage of the lower node of the capacitor 310 by the second sub control circuit 322 becomes a low voltage (eg, 0V).

이 때, 전류 소스(310)가 활성화 모드로부터 비활성화 모드로 진입하는 경우, 제1 서브 제어 회로(321)에 의해 커패시터(310)의 상위(upper) 노드의 전압은 순간적으로 전압은 낮은 전압(low voltage, 예를 들어, 0V)이 되며, 제2 서브 제어 회로(322)에 의해 커패시터(310)의 하위(lower) 노드의 전압은 음의 높은 전압(negative high voltage, 예를 들어, -VDD)이 된다. 이러한 음의 높은 전압은 전류 소스(310)의 게이트에 인가되어, 전류 소스(310)의 리키지 전류를 줄인다.At this time, when the current source 310 enters the inactive mode from the active mode, the voltage of the upper node of the capacitor 310 by the first sub-control circuit 321 is instantaneously reduced to a low voltage. voltage, for example, 0V), and the voltage of the lower node of the capacitor 310 by the second sub-control circuit 322 is a negative high voltage, for example, -V DD ). This negative high voltage is applied to the gate of the current source 310 to reduce the leakage current of the current source 310.

또한, 전류 소스(310)가 비활성화 모드를 유지하는 경우, 제2 서브 제어 회로(322)에 의해 커패시터(310)의 하위(lower) 노드의 전압은 점점 0V에 가까워진다. 다만, 본 발명의 일실시예에 따르면, 제2 서브 제어 회로(322)를 이용하여 커패시터(310)의 하위(lower) 노드의 전압이 음의 높은 전압을 유지하는 시간을 상대적으로 길게 하거나 짧게 할 수 있다. 뿐만 아니라, 커패시터(323)의 커패시턴스를 최적화하거나 동적으로 조절함으로써 하위(lower) 노드의 전압이 음의 높은 전압을 유지하는 시간을 상대적으로 길게 하거나 짧게 할 수도 있다In addition, when the current source 310 maintains the inactive mode, the voltage of the lower node of the capacitor 310 gradually approaches 0V by the second sub-control circuit 322. However, according to an embodiment of the present invention, the second sub-control circuit 322 is used to relatively lengthen or shorten the time during which the voltage of the lower node of the capacitor 310 maintains a negative high voltage. I can. In addition, by optimizing or dynamically adjusting the capacitance of the capacitor 323, the time during which the voltage of the lower node maintains a negative high voltage may be relatively long or short.

도 4는 본 발명의 일실시예에 따른 음의 전압을 이용한 저전력 회로이다.4 is a low power circuit using a negative voltage according to an embodiment of the present invention.

도 4를 참조하면, 본 발명의 일실시예에 따른 음의 전압을 이용한 저전력 회로는 전류 소스(410), 제1 스위치 트랜지스터(Tr1) 및 제2 스위치 트랜지스터(Tr2)를 포함하는 제1 서브 제어 회로(420), 적어도 하나의 제3 스위치 트랜지스터(Tr3-1, Tr3-2, Tr3-3, Tr3-4), 제4 스위치 트랜지스터(Tr4)를 포함하는 제2 서브 제어 회로(430) 및 커패시터(440)를 포함한다.Referring to FIG. 4, a low power circuit using a negative voltage according to an embodiment of the present invention includes a current source 410, a first switch transistor Tr1, and a second switch transistor Tr2. A second sub-control circuit 430 including a circuit 420, at least one third switch transistor Tr3-1, Tr3-2, Tr3-3, and Tr3-4, and a fourth switch transistor Tr4, and a capacitor Includes 440.

VSW는 스위치 신호를 의미하고, VSW _는 인버팅된 스위치 신호를 의미한다. 여기서, 도 4에 도시되지는 아니하였으나, VSW는 인버터를 통하여 VSW _로 인버팅되며, 그 인버터에 의해 출력된 VSW _는 제2 스위치 트랜지스터(Tr2)의 게이트 및 제4 스위치 트랜지스터(Tr4)의 게이트에 인가된다. 또한, VDD는 높은 전압으로 불려질 수 있고, OV(그라운드 전압)은 낮은 전압으로 불려질 수 있다.V SW means a switch signal, and V SW _ means an inverted switch signal. Here, also, but is not shown in the 4, V SW is V SW _ which is inverted by, a V SW _ the gate and a second switch transistor (Tr2) 4 switch the transistor output by the inverter via the inverter ( It is applied to the gate of Tr4). Further, V DD may be referred to as a high voltage, and OV (ground voltage) may be referred to as a low voltage.

VSW가 높은 스위치 전압일 때(즉, '1' 논리값을 가질 때), 제1 스위치 트랜지스터와 제3 스위치 트랜지스터는 턴-온된다. 반면에, 제2 스위치 트랜지스터와 제4 스위치 트랜지스터는 턴-오프된다. 이 때, V1 노드의 전압은 VDD가 되며, V2 노드의 전압은 0이 된다. 즉, 커패시터(440)에는 전하들이 충전되고, V1 노드와 V2 노드의 전압 차이는 VDD가 된다. 이러한 경우, 전류 소스(410)는 활성화 모드로 진입한다.When V SW is a high switch voltage (ie, has a '1' logic value), the first switch transistor and the third switch transistor are turned on. On the other hand, the second switch transistor and the fourth switch transistor are turned off. At this time, the voltage at the node V1 becomes V DD and the voltage at the node V2 becomes 0. That is, charges are charged in the capacitor 440, and the voltage difference between the node V1 and the node V2 becomes V DD . In this case, the current source 410 enters the activation mode.

그러나, VSW가 낮은 스위치 전압일 때(즉, '0' 논리값을 가질 때), 제2 스위치 트랜지스터와 제4 스위치 트랜지스터가 턴-온되며, 제1 스위치 트랜지스터와 제3 스위치 트랜지스터는 턴-오프된다. 이 때, V1 노드의 전압은 순간적으로 0이 되고, V2 노드의 전압은 커패시터(444)에 의해 -VDD가 된다. 이러한 -VDD는 제4 스위치 트랜지스터를 통하여 전류 소스(410)의 게이트에 인가된다. 따라서, 전류 소스(410)가 비활성화 모드로 진입하는 경우, 전류 소스(410)의 게이트에는 음의 전압이 인가된다. 정확히 말하면, 전류 소스(410)의 게이트-소스 전압(VGS)은 음이된다.However, when V SW is a low switch voltage (ie, has a '0' logic value), the second and fourth switch transistors are turned on, and the first and third switch transistors are turned on. Is off. At this time, the voltage at the node V1 becomes 0 instantaneously, and the voltage at the node V2 becomes -V DD by the capacitor 444. This -V DD is applied to the gate of the current source 410 through the fourth switch transistor. Accordingly, when the current source 410 enters the inactive mode, a negative voltage is applied to the gate of the current source 410. To be precise, the gate-source voltage V GS of the current source 410 becomes negative.

이 때, V2 노드의 음의 전압은 제3 스위치 트랜지스터의 리키지 전류로 인하여 시간이 지날수록 0에 가까워진다. 따라서, V2 노드의 음의 전압을 오래 유지하고자 하기 위하여(즉, 전류 소스(410)의 게이트-소스 전압(VGS)이 오랫동안 음으로 유지하기 위하여), 제3 스위치 트랜지스터의 리키지 전류를 줄여야 한다. 이 때, 본 발명의 실시예는 복수의 제3 스위치 트랜지스터들을 직렬로 연결함으로써 복수의 제3 스위치 트랜지스터들을 통하여 흐르는 리키지 전류를 줄일 수 있다. 다만, 제3 스위치 트랜지스터들의 개수를 증가시키는 것은 회로의 면적 및 코스트를 증가시키므로, 통신 장치 또는 전자 장치의 주변 환경, 요구 사항 등에 따라 직렬로 연결되는 제3 스위치 트랜지스터들의 개수가 적절히 정해져야 한다.In this case, the negative voltage of the node V2 approaches zero as time passes due to the leakage current of the third switch transistor. Therefore, in order to maintain the negative voltage of the V2 node for a long time (that is, to keep the gate-source voltage (V GS ) of the current source 410 negative for a long time), the leakage current of the third switch transistor must be reduced. do. In this case, according to an exemplary embodiment of the present invention, a leakage current flowing through the plurality of third switch transistors can be reduced by connecting a plurality of third switch transistors in series. However, since increasing the number of third switch transistors increases the area and cost of a circuit, the number of third switch transistors connected in series should be appropriately determined according to the surrounding environment and requirements of the communication device or electronic device.

또한, V2 노드의 음의 전압을 오래 유지하고자 하기 위하여 커패시터(440)의 커패시턴스의 값을 증가시킬 수 있다. 다만, 커패시터(440)의 커패시턴스의 값을 증가시키는 것 역시 회로의 면적 및 코스트를 증가시킬 수 있음을 주의해야 한다. 뿐만 아니라, 커패시터(440)의 커패시턴스의 값을 증가시키는 것은 음의 전압 -VDD를 만들기 위하여 전력을 요구하므로, 통신 장치 또는 전자 장치의 주변 환경, 요구 사항 등에 따라 최적으로 정해져야 한다. 커패시터(440)의 커패시턴스를 동적으로 조절할 수 있다면, 본 발명의 실시예는 사용자의 선택, 통신 장치 또는 전자 장치의 주변 환경, 요구 사항 등에 따라 커패시터(440)의 커패시턴스를 동적으로 조절할 수 있다.In addition, in order to maintain the negative voltage of the V2 node for a long time, the capacitance value of the capacitor 440 may be increased. However, it should be noted that increasing the value of the capacitance of the capacitor 440 can also increase the area and cost of the circuit. In addition, since increasing the value of the capacitance of the capacitor 440 requires power to create a negative voltage -V DD , it should be optimally determined according to the surrounding environment and requirements of the communication device or electronic device. If the capacitance of the capacitor 440 can be dynamically adjusted, the embodiment of the present invention can dynamically adjust the capacitance of the capacitor 440 according to the user's selection, the surrounding environment of the communication device or electronic device, and requirements.

다시 한 번 본 발명의 일실시예에 따른 저전력 회로를 설명한다. 전류 소스 제어 회로는 커패시터(440)의 양단에 인가되는 전압에 의존하여 전류 소스(410)를 활성화 모드 또는 비활성화 모드 중 어느 하나로 진입시킬 수 있다. 이 때, 전류 소스(410)가 비활성화 모드로 진입하는 경우, 커패시터(440)의 양단에 인가되는 전압에 의하여 전류 소스(410)의 게이트에는 음의 전압이 인가된다.Once again, a low-power circuit according to an embodiment of the present invention will be described. The current source control circuit may enter the current source 410 into either an activation mode or a deactivation mode depending on the voltage applied to both ends of the capacitor 440. At this time, when the current source 410 enters the inactive mode, a negative voltage is applied to the gate of the current source 410 by the voltage applied to both ends of the capacitor 440.

또한, 상기 전류 소스 제어 회로는 제1 서브 제어 회로(420), 제2 서브 제어 회로(430) 및 커패시터(440)를 포함한다. 제1 서브 제어 회로(420), 제2 서브 제어 회로(430)는 스위치 신호에 의존하여(즉, 전류 소스(410)의 동작 모드에 의존하여) 커패시터(440)의 양단에 인가되는 전압을 결정한다.In addition, the current source control circuit includes a first sub control circuit 420, a second sub control circuit 430 and a capacitor 440. The first sub-control circuit 420 and the second sub-control circuit 430 determine the voltage applied to both ends of the capacitor 440 depending on the switch signal (that is, depending on the operation mode of the current source 410). do.

상기 제1 서브 제어 회로(420)는 제1 스위치 트랜지스터; 상기 제1 스위치 트랜지스터와 전기적으로 연결된 제2 스위치 트랜지스터; 및 상기 제1 스위치 트랜지스터의 게이트에 인가되는 전압을 상기 제2 스위치 트랜지스터의 게이트에 인가되는 전압으로 인버팅하는 인버터를 포함한다. 상기 활성화 모드에서 상기 제1 스위치 트랜지스터는 턴-온되며, 상기 제2 스위치 트랜지스터는 턴-오프되고, 상기 비활성화 모드에서 상기 제1 스위치 트랜지스터는 턴-오프되며, 상기 제2 스위치 트랜지스터는 턴-온된다.The first sub control circuit 420 includes a first switch transistor; A second switch transistor electrically connected to the first switch transistor; And an inverter for inverting a voltage applied to the gate of the first switch transistor to a voltage applied to the gate of the second switch transistor. In the activation mode, the first switch transistor is turned on, the second switch transistor is turned off, and in the inactive mode, the first switch transistor is turned off, and the second switch transistor is turned on. do.

상기 제2 서브 제어 회로(430)는 직렬로 연결된 적어도 하나의 제3 스위치 트랜지스터; 상기 적어도 하나의 제3 스위치 트랜지스터와 전기적으로 연결된 제4 스위치 트랜지스터; 및 상기 적어도 하나의 제3 스위치 트랜지스터의 게이트에 인가되는 전압을 상기 제4 스위치 트랜지스터의 게이트에 인가되는 전압으로 인버팅하는 인버터를 포함한다. 상기 활성화 모드에서 상기 적어도 하나의 제3 스위치 트랜지스터는 턴-온되며, 상기 제4 스위치 트랜지스터는 턴-오프된다. 그리고, 상기 비활성화 모드에서 상기 적어도 하나의 제3 스위치 트랜지스터는 턴-오프되며, 상기 제4 스위치 트랜지스터는 턴-온된다.The second sub control circuit 430 includes at least one third switch transistor connected in series; A fourth switch transistor electrically connected to the at least one third switch transistor; And an inverter for inverting a voltage applied to the gate of the at least one third switch transistor to a voltage applied to the gate of the fourth switch transistor. In the activation mode, the at least one third switch transistor is turned on, and the fourth switch transistor is turned off. In the deactivation mode, the at least one third switch transistor is turned off, and the fourth switch transistor is turned on.

이 때, 제1 서브 제어 회로(420) 및 제2 서브 제어 회로(430)는 동일한 인버터를 사용할 수 있다.In this case, the first sub-control circuit 420 and the second sub-control circuit 430 may use the same inverter.

또한, 상기 제2 서브 제어 회로는 직렬로 연결된 둘 이상의 제3 스위치 트랜지스터들을 포함하고, 상기 둘 이상의 제3 스위치 트랜지스터들 각각의 게이트에는 동일한 전압이 인가될 수 있다.In addition, the second sub-control circuit may include two or more third switch transistors connected in series, and the same voltage may be applied to the gates of each of the two or more third switch transistors.

본 발명의 음의 전압을 이용한 저전력 회로는 무선 통신 장치들에서 잘 활용될 수 있다. 특히, 센서 네트워크, 애드혹 네트워크 등에 접속하는 모바일 기기들에서 상기 음의 전압을 이용한 저전력 회로가 잘 적용될 수 있다.The low power circuit using a negative voltage of the present invention can be well utilized in wireless communication devices. In particular, a low power circuit using the negative voltage can be well applied in mobile devices connected to a sensor network, an ad-hoc network, or the like.

또한, 첨부된 도면들 및 상술한 실시예들에 기재된 회로들의 제작 방법 또한 본 발명의 범주에 속한다. In addition, a method of manufacturing the circuits described in the accompanying drawings and the above-described embodiments also falls within the scope of the present invention.

본 발명의 일 실시예에 따른 저전력 회로의 동작 방법 및 제작 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 상기 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 상기 매체에 기록되는 프로그램 명령은 본 발명을 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다. 상기된 하드웨어 장치는 본 발명의 동작을 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.A method of operating and manufacturing a low-power circuit according to an exemplary embodiment of the present invention may be implemented in the form of program instructions that can be executed through various computer means and recorded in a computer-readable medium. The computer-readable medium may include program instructions, data files, data structures, and the like alone or in combination. The program instructions recorded on the medium may be specially designed and configured for the present invention, or may be known and usable to those skilled in computer software. Examples of computer-readable recording media include magnetic media such as hard disks, floppy disks, and magnetic tapes, optical media such as CD-ROMs and DVDs, and magnetic media such as floptical disks. -A hardware device specially configured to store and execute program instructions such as magneto-optical media, and ROM, RAM, flash memory, and the like. Examples of the program instructions include not only machine language codes such as those produced by a compiler, but also high-level language codes that can be executed by a computer using an interpreter or the like. The above-described hardware device may be configured to operate as one or more software modules to perform the operation of the present invention, and vice versa.

이상과 같이 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.As described above, although the present invention has been described by the limited embodiments and drawings, the present invention is not limited to the above embodiments, and various modifications and variations from these descriptions are those of ordinary skill in the field to which the present invention belongs. This is possible.

그러므로, 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 아니되며, 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.Therefore, the scope of the present invention is limited to the described embodiments and should not be defined, and should be defined by the claims and equivalents as well as the claims to be described later.

Claims (5)

모바일 기기에 있어서,
트랜지스터를 포함하는 전류 소스; 및
상기 트랜지스터의 게이트에 음의 전압을 인가하는 전류 소스 제어 회로
를 포함하고,
상기 전류 소스 제어 회로는,
커패시터;
전원과 상기 커패시터의 한 쪽 노드 사이에 위치한 제1 스위치 트랜지스터;
상기 한 쪽 노드와 그라운드 사이에 위치한 제2 스위치 트랜지스터;
상기 커패시터의 다른 쪽 노드와 상기 그라운드 사이에 위치한 복수의 제3 스위치 트랜지스터들; 및
상기 다른 쪽 노드와 상기 트랜지스터 사이에 위치한 제4 스위치 트랜지스터
를 포함하고,
상기 전류 소스 제어 회로는 상기 게이트에 상기 음의 전압을 인가할지 아니면 양의 전압을 인가할지를 상기 전류 소스의 동작 모드를 고려하여 결정하고,
상기 전류 소스 제어 회로는 상기 전류 소스가 비활성화 동작 모드에 있을 때 상기 모바일 기기의 저전력을 위해 상기 게이트에 상기 음의 전압을 인가하고, 상기 전류 소스가 활성화 동작 모드로 진입하도록 상기 게이트에 상기 양의 전압을 인가하되 상기 트랜지스터의 게이트-소스 전압이 임계 전압보다 크도록 상기 양의 전압을 상기 게이트에 인가하는,
모바일 기기.
In a mobile device,
A current source including a transistor; And
Current source control circuit for applying a negative voltage to the gate of the transistor
Including,
The current source control circuit,
Capacitors;
A first switch transistor located between a power source and one node of the capacitor;
A second switch transistor positioned between the one node and the ground;
A plurality of third switch transistors positioned between the ground and the other node of the capacitor; And
A fourth switch transistor located between the other node and the transistor
Including,
The current source control circuit determines whether to apply the negative voltage or the positive voltage to the gate in consideration of an operation mode of the current source,
The current source control circuit applies the negative voltage to the gate for low power of the mobile device when the current source is in an inactive operation mode, and the positive voltage to the gate so that the current source enters an active operation mode. Applying a voltage but applying the positive voltage to the gate such that the gate-source voltage of the transistor is greater than a threshold voltage,
Mobile devices.
 제1항에 있어서,
상기 제1 스위치 트랜지스터 및 상기 제3 스위치 트랜지스터들에는 상기 제2 스위치 트랜지스터 및 상기 제4 스위치 트랜지스터에 인가되는 신호의 인버팅 신호가 인가되는,
모바일 기기.
The method of claim 1,
Inverting signals of signals applied to the second switch transistor and the fourth switch transistor are applied to the first and third switch transistors,
Mobile devices.
 제1항에 있어서,
상기 제1 스위치 트랜지스터의 게이트에 인가되는 전압을 상기 제2 스위치 트랜지스터의 게이트에 인가되는 전압으로 인버팅하는 인버터; 및
상기 제3 스위치 트랜지스터들 각각의 게이트에 인가되는 전압을 상기 제4 스위치 트랜지스터의 게이트에 인가되는 전압으로 인버팅하는 인버터; 및
를 더 포함하는,
모바일 기기.
The method of claim 1,
An inverter for inverting a voltage applied to the gate of the first switch transistor to a voltage applied to the gate of the second switch transistor; And
An inverter for inverting a voltage applied to the gates of each of the third switch transistors to a voltage applied to the gate of the fourth switch transistor; And
Further comprising,
Mobile devices.
 제1항에 있어서,
상기 전류 소스가 비활성화되는 경우, 상기 제1 스위치 트랜지스터는 턴-오프되고, 상기 제2 스위치 트랜지스터는 턴-온되는,
모바일 기기.
The method of claim 1,
When the current source is deactivated, the first switch transistor is turned off, and the second switch transistor is turned on,
Mobile devices.
 제1항에 있어서,
상기 전류 소스가 비활성화되는 경우, 상기 제3 스위치 트랜지스터들은 턴-오프되며, 상기 제4 스위치 트랜지스터는 턴-온되는,
모바일 기기.The method of claim 1,
When the current source is deactivated, the third switch transistors are turned off, and the fourth switch transistor is turned on,
Mobile devices.
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