KR102027363B1 - Thin film transistor display panel and manufacturing method thereof - Google Patents
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Abstract
본 발명은 고해상도를 구현할 수 있는 박막 트랜지스터 표시판 및 그 제조 방법에 관한 것으로, 본 발명의 일 실시예에 의한 박막 트랜지스터 표시판은 기판; 상기 기판 위에 일 방향으로 형성되는 게이트선 및 상기 게이트선으로부터 돌출되는 게이트 전극; 상기 게이트선 및 상기 게이트 전극 위에 형성되는 게이트 절연막; 상기 게이트 절연막 위에 형성되는 반도체층; 상기 반도체층 위에 타 방향으로 형성되는 데이터선 및 상기 데이터선으로부터 상기 게이트 전극 위로 돌출되는 소스 전극; 상기 게이트 전극 위에서 상기 소스 전극과 이격되도록 형성되는 드레인 전극; 및, 상기 드레인 전극과 연결되는 화소 전극을 포함하고, 상기 반도체층은 상기 소스 전극 및 상기 드레인 전극이 이격되는 부분에 대응하는 채널부를 포함하고, 상기 반도체층은 상기 채널부를 제외하고 상기 데이터선, 상기 소스 전극, 및 상기 드레인 전극과 동일한 경계를 가지도록 중첩하는 것을 특징으로 한다.The present invention relates to a thin film transistor array panel capable of realizing a high resolution and a method of manufacturing the same. A thin film transistor array panel according to an embodiment of the present invention includes a substrate; A gate line formed in one direction on the substrate and a gate electrode protruding from the gate line; A gate insulating film formed on the gate line and the gate electrode; A semiconductor layer formed on the gate insulating film; A data line formed in another direction on the semiconductor layer and a source electrode protruding from the data line onto the gate electrode; A drain electrode formed to be spaced apart from the source electrode on the gate electrode; And a pixel electrode connected to the drain electrode, wherein the semiconductor layer includes a channel portion corresponding to a portion where the source electrode and the drain electrode are spaced apart from each other, and the semiconductor layer includes the data line except for the channel portion. It overlaps so as to have the same boundary as the source electrode and the drain electrode.
Description
본 발명은 박막 트랜지스터 표시판 및 그 제조 방법에 관한 것으로, 보다 상세하게는 고해상도를 구현할 수 있는 박막 트랜지스터 표시판 및 그 제조 방법에 관한 것이다.The present invention relates to a thin film transistor array panel and a method of manufacturing the same, and more particularly, to a thin film transistor array panel and a method of manufacturing the same that can implement a high resolution.
일반적으로 박막 트랜지스터(thin film transistor, TFT)는 액정 표시 장치나 유기 발광 표시 장치(organic light emitting display) 등의 평판 표시 장치에서 각 화소를 독립적으로 구동하기 위한 스위칭 소자로 사용된다. 박막 트랜지스터를 포함하는 박막 트랜지스터 표시판은 박막 트랜지스터와 이에 연결되어 있는 화소 전극, 박막 트랜지스터에 게이트 신호를 전달하는 게이트선과 데이터 신호를 전달하는 데이터선 등을 포함한다.In general, a thin film transistor (TFT) is used as a switching element for driving each pixel independently in a flat panel display such as a liquid crystal display or an organic light emitting display. The thin film transistor array panel including the thin film transistor includes a thin film transistor, a pixel electrode connected thereto, a gate line transferring a gate signal to the thin film transistor, a data line transferring a data signal, and the like.
박막 트랜지스터는 게이트선에 연결되어 있는 게이트 전극, 데이터선에 연결되어 있는 소스 전극, 화소 전극에 연결되어 있는 드레인 전극, 및 소스 전극과 드레인 전극 사이의 게이트 전극 위에 위치하는 반도체층 등을 포함하여 이루어지며, 게이트선을 통해 전달되는 게이트 신호에 따라 데이터선을 통해 전달되는 데이터 신호를 화소 전극에 전달한다.The thin film transistor includes a gate electrode connected to a gate line, a source electrode connected to a data line, a drain electrode connected to a pixel electrode, and a semiconductor layer positioned on the gate electrode between the source electrode and the drain electrode. The data signal transmitted through the data line is transmitted to the pixel electrode according to the gate signal transmitted through the gate line.
이때, 박막 트랜지스터의 반도체층은 비정질 규소(amorphous silicon), 다결정 규소(polycrystalline silicon, poly silicon), 금속 산화물(metal oxide) 등을 재료로 하여 형성될 수 있다.In this case, the semiconductor layer of the thin film transistor may be formed using amorphous silicon, polycrystalline silicon, poly oxide, metal oxide, or the like.
최근에는 비정질 실리콘보다 전자 이동도가 높고 전류의 ON/OFF 비율이 높으면서, 다결정 실리콘보다 원가가 저렴하고 균일도가 높은 금속 산화물을 이용하는 산화물 반도체(oxide semiconductor)에 대한 연구가 활발하게 진행되고 있다.Recently, research has been actively conducted on oxide semiconductors using metal oxides having higher electron mobility and higher current ON / OFF ratio than amorphous silicon, which are cheaper than polycrystalline silicon and have higher uniformity.
이와 같이 산화물 반도체를 반도체층으로 이용할 때, 소스 전극 및 드레인 전극은 티타늄(Ti), 구리(Cu) 등의 금속을 이용하여 형성한다.Thus, when using an oxide semiconductor as a semiconductor layer, the source electrode and the drain electrode are formed using metals, such as titanium (Ti) and copper (Cu).
산화물 반도체, 티타늄, 구리 등의 물질을 건식 식각(dry etching) 방식으로 식각하는 경우 식각비가 매우 낮은 문제점이 있어 습식 식각(wet etching) 방식을 이용하게 된다. 또한, 상기 물질이 아닌 다른 물질을 식각하는 경우에도 설비의 비용 등을 줄이기 위해 건식 식각 방식을 이용하지 않고, 습식 식각 방식을 이용하는 경우가 많다.When etching materials such as oxide semiconductor, titanium, copper, etc. by dry etching method, the etching ratio is very low, and thus wet etching method is used. In addition, even when the material other than the above material is etched, the wet etching method is often used instead of the dry etching method in order to reduce the cost of equipment.
습식 식각 방식으로 식각을 하는 경우 등방성 식각(Isotropic etch)이 이루어져 감광막의 아래에 위치한 금속층으로 식각액이 침투하여 스큐(skew)가 발생하게 되고, 언더컷(under-cut)이 발생하게 된다. 이러한 스큐와 언더컷을 고려하여 설계 마진을 크게 하면, 고해상도의 구현이 어려워진다는 문제점이 있다.When the etching is performed by the wet etching method, isotropic etching is performed to infiltrate the etching solution into the metal layer under the photoresist, thereby generating skew and undercut. In consideration of such skew and undercut, if the design margin is increased, it becomes difficult to implement high resolution.
종래의 4마스크 공정에서는 반도체층, 소스 전극, 및 드레인 전극을 하나의 마스크를 이용하여 형성함으로써, 에치백(etch-back) 공정이 이용된다. 에치백 공정에서는 감광막이 밀리는 현상이 발생하여 소스 전극 및 드레인 전극이 설계한 것보다 더 식각되는 문제점이 있다.In the conventional four mask process, an etch-back process is used by forming a semiconductor layer, a source electrode, and a drain electrode using one mask. In the etch back process, the photoresist film is pushed, and thus, the source electrode and the drain electrode are more etched than designed.
또한, 이로 인해 반도체층과 소스 전극 및 드레인 전극의 가장자리가 일치하는 경계를 가지지 못하고, 반도체층이 소스 전극 및 드레인 전극보다 돌출되도록 형성된다. 반도체층이 소스 전극 및 드레인 전극보다 돌출된 부분은 불필요한 면적으로, 이러한 부분을 위해 설계 마진을 크게 해야 한다는 문제점이 있다.As a result, the edges of the semiconductor layer, the source electrode, and the drain electrode do not have a matching boundary, and the semiconductor layer is formed to protrude from the source electrode and the drain electrode. The portion where the semiconductor layer protrudes more than the source electrode and the drain electrode has a problem that the design margin must be increased for such a portion.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로, 스큐와 언더컷을 최소화하고, 감광막이 밀리는 현상을 방지하며, 반도체층이 소스 전극 및 드레인 전극보다 돌출된 부분이 발생하지 않도록 할 수 있는 박막 트랜지스터 표시판 및 그 제조 방법을 제공하는데 그 목적이 있다.The present invention has been made to solve the above problems, a thin film that minimizes skew and undercut, prevents the photosensitive film from being pushed out, and prevents the semiconductor layer from protruding from the source electrode and the drain electrode. It is an object of the present invention to provide a transistor display panel and a method of manufacturing the same.
또한, 본 발명은 고해상도를 구현할 수 있는 박막 트랜지스터 표시판 및 그 제조 방법을 제공하는데 그 목적이 있다.Another object of the present invention is to provide a thin film transistor array panel capable of realizing high resolution and a method of manufacturing the same.
상기와 같은 목적에 따른 본 발명의 일 실시예에 의한 박막 트랜지스터 표시판은 기판; 상기 기판 위에 일 방향으로 형성되는 게이트선 및 상기 게이트선으로부터 돌출되는 게이트 전극; 상기 게이트선 및 상기 게이트 전극 위에 형성되는 게이트 절연막; 상기 게이트 절연막 위에 형성되는 반도체층; 상기 반도체층 위에 타 방향으로 형성되는 데이터선 및 상기 데이터선으로부터 상기 게이트 전극 위로 돌출되는 소스 전극; 상기 게이트 전극 위에서 상기 소스 전극과 이격되도록 형성되는 드레인 전극; 및, 상기 드레인 전극과 연결되는 화소 전극을 포함하고, 상기 반도체층은 상기 소스 전극 및 상기 드레인 전극이 이격되는 부분에 대응하는 채널부를 포함하고, 상기 반도체층은 상기 채널부를 제외하고 상기 데이터선, 상기 소스 전극, 및 상기 드레인 전극과 동일한 경계를 가지도록 중첩하는 것을 특징으로 한다.According to the above object, a thin film transistor array panel according to an embodiment of the present invention includes a substrate; A gate line formed in one direction on the substrate and a gate electrode protruding from the gate line; A gate insulating film formed on the gate line and the gate electrode; A semiconductor layer formed on the gate insulating film; A data line formed in another direction on the semiconductor layer and a source electrode protruding from the data line onto the gate electrode; A drain electrode formed to be spaced apart from the source electrode on the gate electrode; And a pixel electrode connected to the drain electrode, wherein the semiconductor layer includes a channel portion corresponding to a portion where the source electrode and the drain electrode are spaced apart from each other, and the semiconductor layer includes the data line except for the channel portion. It overlaps so as to have the same boundary as the source electrode and the drain electrode.
상기 반도체층, 상기 데이터선, 상기 소스 전극, 및 상기 드레인 전극은 습식 식각 방식으로 식각되는 물질로 이루어질 수 있다.The semiconductor layer, the data line, the source electrode, and the drain electrode may be formed of a material that is etched by a wet etching method.
상기 반도체층은 산화물 반도체로 이루어질 수 있다.The semiconductor layer may be formed of an oxide semiconductor.
상기 산화물 반도체는 인듐-갈륨-아연 산화물(IGZO, Indium Gallium Zinc Oxide), 아연-주석 산화물(ZTO, Zinc Tin Oxide), 및 인듐-주석 산화물(IZO, Indium Tin Oxide) 중 어느 하나로 이루어질 수 있다.The oxide semiconductor may be formed of any one of indium gallium zinc oxide (IGZO), zinc tin oxide (ZTO), and indium tin oxide (IZO).
상기 데이터선, 상기 소스 전극, 및 상기 드레인 전극은 하부층 및 상부층을 포함하는 이중막으로 이루어지고, 상기 하부층은 티타늄(Ti)으로 이루어지고, 상기 상부층은 구리(Cu)로 이루어질 수 있다.The data line, the source electrode, and the drain electrode may be formed of a double layer including a lower layer and an upper layer, the lower layer may be made of titanium (Ti), and the upper layer may be made of copper (Cu).
상기 데이터선, 상기 소스 전극, 및 상기 드레인 전극은 하부층 및 상부층을 포함하는 이중막으로 이루어지고, 상기 하부층은 구리-망간(Cu-Mn) 합금으로 이루어지고, 상기 상부층은 구리(Cu)로 이루어질 수 있다.The data line, the source electrode, and the drain electrode are formed of a double layer including a lower layer and an upper layer, the lower layer is made of a copper-manganese (Cu-Mn) alloy, and the upper layer is made of copper (Cu). Can be.
상기 데이터선, 상기 소스 전극, 및 상기 드레인 전극은 하부층, 중간층, 및 상부층을 포함하는 삼중막으로 이루어지고, 상기 하부층 및 상기 상부층은 몰리브덴(Mo)으로 이루어지고, 상기 중간층은 알루미늄(Al)으로 이루어질 수 있다.The data line, the source electrode, and the drain electrode are formed of a triple layer including a lower layer, an intermediate layer, and an upper layer, the lower layer and the upper layer are made of molybdenum (Mo), and the intermediate layer is made of aluminum (Al). Can be done.
상기와 같은 목적에 따른 본 발명의 일 실시예에 의한 박막 트랜지스터 표시판의 제조 방법은 (a) 기판 위에 게이트선 및 상기 게이트선으로부터 돌출되는 게이트 전극을 형성하는 단계; (b) 상기 게이트선 및 상기 게이트 전극 위에 게이트 절연막을 형성하는 단계; (c) 상기 게이트 절연막 위에 반도체 물질 및 금속 물질을 증착하는 단계; (d) 제1 마스크를 이용하여 상기 반도체 물질 및 상기 금속 물질을 식각하여 데이터선, 상기 데이터선으로부터 상기 게이트 전극 위로 돌출되어 일체형으로 이루어지는 소스 전극과 드레인 전극, 및 상기 데이터선, 상기 소스 전극, 및 상기 드레인 전극 아래에 위치하는 반도체층을 형성하는 단계; (e) 제2 마스크를 이용하여 상기 일체형으로 이루어지는 소스 전극 및 드레인 전극을 식각하여 상기 소스 전극 및 상기 드레인 전극을 분리하는 단계; 및, (f) 상기 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.According to an aspect of the present invention, there is provided a method of manufacturing a thin film transistor array panel, including: (a) forming a gate line and a gate electrode protruding from the gate line on a substrate; (b) forming a gate insulating film on the gate line and the gate electrode; (c) depositing a semiconductor material and a metal material on the gate insulating film; (d) a source electrode and a drain electrode formed by etching the semiconductor material and the metal material by using a first mask to protrude from the data line and the gate electrode to the gate electrode, and the data line, the source electrode, And forming a semiconductor layer under the drain electrode. (e) etching the integral source and drain electrodes using a second mask to separate the source and drain electrodes; And (f) forming a pixel electrode connected to the drain electrode.
상기 (d) 단계는, (d-1) 상기 금속 물질 위에 제1 감광막을 형성하는 단계; (d-2) 상기 제1 마스크를 이용하여 상기 제1 감광막을 노광 및 현상하여 제1 감광막 패턴을 형성하는 단계; 및, (d-3) 상기 제1 감광막 패턴을 이용하여 상기 데이터선, 상기 소스 전극, 및 상기 드레인 전극을 형성하는 단계를 포함하고, 상기 (e) 단계는, (e-1) 상기 데이터선, 상기 소스 전극, 및 상기 드레인 전극 위에 제2 감광막을 형성하는 단계; (e-2) 상기 제2 마스크를 이용하여 상기 제2 감광막을 노광 및 현상하여 제2 감광막 패턴을 형성하는 단계; 및, (e-3) 상기 제2 감광막 패턴을 이용하여 상기 소스 전극 및 상기 드레인 전극을 분리하는 단계를 포함할 수 있다.The step (d) may include: (d-1) forming a first photoresist film on the metal material; (d-2) exposing and developing the first photoresist film using the first mask to form a first photoresist pattern; And (d-3) forming the data line, the source electrode, and the drain electrode by using the first photosensitive film pattern, wherein step (e) includes (e-1) the data line. Forming a second photoresist layer on the source electrode and the drain electrode; (e-2) exposing and developing the second photoresist film using the second mask to form a second photoresist pattern; And (e-3) separating the source electrode and the drain electrode by using the second photoresist pattern.
상기 (e) 단계에서, 상기 소스 전극 및 상기 드레인 전극이 분리된 부분에 대응하는 상기 반도체층에 채널부가 형성되고, 상기 반도체층은 상기 채널부를 제외하고 상기 데이터선, 상기 소스 전극, 및 상기 드레인 전극과 동일한 경계를 가지도록 중첩할 수 있다.In the step (e), a channel portion is formed in the semiconductor layer corresponding to a portion where the source electrode and the drain electrode are separated, and the semiconductor layer has the data line, the source electrode, and the drain except for the channel portion. It may overlap to have the same boundary as the electrode.
상기 (d) 단계에서, 상기 반도체 물질 및 상기 금속 물질은 습식 식각 방식으로 식각되고, 상기 (e) 단계에서, 상기 소스 전극 및 상기 드레인 전극은 습식 식각 방식으로 식각될 수 있다.In step (d), the semiconductor material and the metal material may be etched by a wet etching method, and in step (e), the source electrode and the drain electrode may be etched by a wet etching method.
상기 (d) 단계에서, 상기 반도체 물질 및 상기 금속 물질은 제1 식각액으로 식각되고, 상기 제1 식각액은 상기 반도체 물질 및 상기 금속 물질을 식각할 수 있는 물질로 이루어질 수 있다.In the step (d), the semiconductor material and the metal material may be etched with a first etchant, and the first etchant may be made of a material capable of etching the semiconductor material and the metal material.
상기 (e) 단계에서, 상기 소스 전극 및 상기 드레인 전극은 제2 식각액으로 식각되고, 상기 제2 식각액은 상기 소스 전극 및 상기 드레인 전극을 식각할 수 있고, 상기 반도체층을 식각할 수 없는 물질로 이루어질 수 있다.In the step (e), the source electrode and the drain electrode may be etched with a second etchant, and the second etchant may etch the source electrode and the drain electrode, and the semiconductor layer may not be etched. Can be done.
상기 반도체 물질은 산화물 반도체로 이루어질 수 있다.The semiconductor material may be made of an oxide semiconductor.
상기 산화물 반도체는 인듐-갈륨-아연 산화물(IGZO, Indium Gallium Zinc Oxide), 아연-주석 산화물(ZTO, Zinc Tin Oxide), 및 인듐-주석 산화물(IZO, Indium Tin Oxide) 중 어느 하나로 이루어질 수 있다.The oxide semiconductor may be formed of any one of indium gallium zinc oxide (IGZO), zinc tin oxide (ZTO), and indium tin oxide (IZO).
상기 금속 물질은 하부층 및 상부층을 포함하는 이중막으로 이루어지고, 상기 하부층은 티타늄(Ti)으로 이루어지고, 상기 상부층은 구리(Cu)로 이루어질 수 있다.The metal material may be formed of a double layer including a lower layer and an upper layer, the lower layer may be made of titanium (Ti), and the upper layer may be made of copper (Cu).
상기 금속 물질은 하부층 및 상부층을 포함하는 이중막으로 이루어지고, 상기 하부층은 구리-망간(Cu-Mn) 합금으로 이루어지고, 상기 상부층은 구리(Cu)로 이루어질 수 있다.The metal material may include a double layer including a lower layer and an upper layer, the lower layer may be formed of a copper-manganese (Cu-Mn) alloy, and the upper layer may be formed of copper (Cu).
상기 데이터선, 상기 소스 전극, 및 상기 드레인 전극은 하부층, 중간층, 및 상부층을 포함하는 삼중막으로 이루어지고, 상기 하부층 및 상기 상부층은 몰리브덴(Mo)으로 이루어지고, 상기 중간층은 알루미늄(Al)으로 이루어질 수 있다.The data line, the source electrode, and the drain electrode are formed of a triple layer including a lower layer, an intermediate layer, and an upper layer, the lower layer and the upper layer are made of molybdenum (Mo), and the intermediate layer is made of aluminum (Al). Can be done.
상기한 바와 같은 본 발명의 일 실시예에 의한 박막 트랜지스터 표시판 및 그 제조 방법은 다음과 같은 효과가 있다.As described above, the thin film transistor array panel and its manufacturing method according to the exemplary embodiment of the present invention have the following effects.
본 발명의 일 실시예에 의한 박막 트랜지스터 표시판은 제1 마스크를 이용하여 반도체 물질 및 금속 물질을 식각하고, 제2 마스크를 이용하여 채널부를 형성함으로써, 스큐 및 언더컷의 발생을 줄일 수 있는 효과가 있다.The thin film transistor array panel according to the exemplary embodiment of the present invention has the effect of reducing the occurrence of skew and undercut by etching the semiconductor material and the metal material using the first mask and forming the channel part using the second mask. .
또한, 제2 마스크를 이용하여 채널부를 형성할 때, 데이터선, 소스 전극, 및 드레인 전극이 채널부를 제외하고는 감광막으로 덮여 있으므로 경계부가 불필요하게 식각되는 것을 방지할 수 있다. 따라서, 반도체층이 채널부를 제외하고 데이터선, 소스 전극, 및 드레인 전극과 동일한 경계를 가질 수 있으므로 반도체층의 돌출로 인한 추가 설계마진을 고려할 필요가 없어, 고해상도의 구현이 용이해지는 효과가 있다.In addition, when the channel portion is formed using the second mask, the data line, the source electrode, and the drain electrode are covered with the photosensitive film except for the channel portion, so that the boundary portion can be prevented from unnecessary etching. Therefore, since the semiconductor layer may have the same boundary as the data line, the source electrode, and the drain electrode except for the channel portion, it is not necessary to consider an additional design margin due to the protrusion of the semiconductor layer, and thus, the high resolution may be easily implemented.
도 1은 본 발명의 일 실시예에 의한 박막 트랜지스터 표시판의 한 화소를 나타낸 평면도이다.
도 2는 본 발명의 II-II선, II'-II'선을 따라 나타낸 단면도이다.
도 3 내지 도 12는 본 발명의 일 실시예에 의한 박막 트랜지스터 표시판의 제조 방법의 일 예를 간략하게 도시한 도면이다.
도 6a 및 도 6b는 도 5에 도시된 박막 트랜지스터 표시판의 A1 및 A2 영역을 나타낸 확대 단면도이다.
도 9a 및 도 9b는 도 8에 도시된 박막 트랜지스터 표시판의 B1 및 B2 영역을 나타낸 확대 단면도이다.1 is a plan view illustrating one pixel of a thin film transistor array panel according to an exemplary embodiment of the present invention.
2 is a cross-sectional view taken along line II-II and line II'-II 'of the present invention.
3 through 12 are views illustrating an example of a method of manufacturing a thin film transistor array panel according to an exemplary embodiment of the present invention.
6A and 6B are enlarged cross-sectional views illustrating regions A1 and A2 of the thin film transistor array panel illustrated in FIG. 5.
9A and 9B are enlarged cross-sectional views illustrating regions B1 and B2 of the thin film transistor array panel illustrated in FIG. 8.
이하에서 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention. As those skilled in the art would realize, the described embodiments may be modified in various different ways, all without departing from the spirit or scope of the present invention.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.In the drawings, the thickness of layers, films, panels, regions, etc., are exaggerated for clarity. Like parts are designated by like reference numerals throughout the specification. When a part of a layer, film, region, plate, etc. is said to be "on" another part, this includes not only the other part being "right over" but also another part in the middle. On the contrary, when a part is "just above" another part, there is no other part in the middle.
먼저, 첨부된 도면을 참조하여 본 발명의 일 실시예에 의한 박막 트랜지스터 표시판에 대해 설명하면 다음과 같다.First, a thin film transistor array panel according to an exemplary embodiment of the present invention will be described with reference to the accompanying drawings.
도 1은 본 발명의 일 실시예에 의한 박막 트랜지스터 표시판의 한 화소를 나타낸 평면도이고, 도 2는 본 발명의 II-II선, II'-II'선을 따라 나타낸 단면도이다.1 is a plan view illustrating one pixel of a thin film transistor array panel according to an exemplary embodiment of the present invention, and FIG. 2 is a cross-sectional view taken along lines II-II and II'-II 'of the present invention.
본 발명의 일 실시예에 의한 박막 트랜지스터 표시판은 유리 또는 플라스틱 등과 같은 재료로 만들어진 기판(110) 위에 일 방향으로 게이트선(121)이 형성되어 있고, 게이트선(121)으로부터 돌출되는 게이트 전극(124)이 형성되어 있다. 게이트 전극(124)은 게이트선(121)과 연결되어 있어, 게이트선(121)을 통해 게이트 신호가 인가된다.In the thin film transistor array panel according to the exemplary embodiment, the
게이트선(121) 및 게이트 전극(124)을 포함한 기판(110) 위의 전면에는 게이트 절연막(140)이 형성되어 있다. 게이트 절연막(140)은 실리콘 질화물(SiNx, silicon nitride) 또는 실리콘 산화물(SiOx, silicon oxide)로 이루어질 수 있고, 실리콘 질화물과 실리콘 산화물의 이중막으로 이루어질 수도 있다.A
게이트 절연막(140) 위에는 반도체층(151)이 형성되어 있다. 반도체층(151)은 비정질 규소 반도체, 다결정 규소 반도체, 산화물 반도체 등으로 이루어질 수 있다. 반도체층(151)이 산화물 반도체로 이루어진 경우, 인듐-갈륨-아연 산화물(IGZO, Indium Gallium Zinc Oxide), 아연-주석 산화물(ZTO, Zinc Tin Oxide), 인듐-주석 산화물(IZO, Indium Tin Oxide) 등의 재료가 이용될 수 있다.The
반도체층(151) 위에는 타 방향으로 데이터선(171)이 형성되어 있고, 데이터선(171)으로부터 게이트 전극(124) 위로 돌출되어 있는 소스 전극(173) 및 소스 전극(173)과 이격되는 드레인 전극(175)이 형성되어 있다.The
소스 전극(173)과 드레인 전극(175)은 게이트 전극(124) 위에서 서로 이격되어 있다. 반도체층(151)은 소스 전극(173) 및 드레인 전극(175)이 이격되는 부분에 대응하는 채널부를 포함하며, 채널부를 통해 전류가 흐르게 된다.The
반도체층(151)은 채널부를 제외하고 데이터선(171), 소스 전극(173), 및 드레인 전극(175)과 동일한 경계를 가지도록 중첩한다.The
종래에 반도체층(151)이 데이터선(171), 소스 전극(173), 및 드레인 전극(175)과 중첩하는 구조가 제시된 바 있었으나, 이 경우에 반도체층(151)은 데이터선(171), 소스 전극(173), 및 드레인 전극(175)의 경계보다 바깥쪽의 경계를 가지고 형성되어 있었다. 즉, 기판(110)의 상부 면에서 내려다보았을 때 반도체층(151)이 데이터선(171), 소스 전극(173), 및 드레인 전극(175)의 경계보다 바깥쪽으로 돌출되도록 형성되어 있었다.Conventionally, a structure in which the
이와 달리, 본 발명의 일 실시예에 의한 박막 트랜지스터 표시판에서 반도체층(151)은 채널부를 제외하고 데이터선(171), 소스 전극(173), 및 드레인 전극(175)의 경계보다 돌출되도록 형성되지 않는다. 다만, 오차 범위 내에서는 반도체층(151)이 데이터선(171), 소스 전극(173), 및 드레인 전극(175)의 경계보다 바깥쪽으로 돌출되거나 안쪽으로 들어가도록 형성될 수 있다. 즉, 오차 범위를 제외하고는 반도체층(151)의 경계와 데이터선(171), 소스 전극(173), 및 드레인 전극(175)의 경계가 채널부를 제외하고 일치한다. 예를 들면, 오차 범위는 약 0.1um 이하일 수 있다. 이때 반도체층(151)의 경계와 데이터선(171), 소스 전극(173), 및 드레인 전극(175)의 경계는 약 0.1um이하의 차이를 가질 수 있다.In contrast, in the thin film transistor array panel according to the exemplary embodiment of the present invention, the
데이터선(171), 소스 전극(173), 및 드레인 전극(175)은 이중막, 삼중막 등과 같은 다중막으로 이루어질 수 있다. 즉, 금속층을 여러 층으로 증착하고, 이들을 패터닝하여 데이터선(171), 소스 전극(173), 및 드레인 전극(175)을 형성할 수 있다.The
데이터선(171), 소스 전극(173), 및 드레인 전극(175)이 하부층 및 상부층을 포함하는 이중막으로 이루어진 경우, 하부층은 티타늄(Ti)으로 이루어지고, 상부층은 구리(Cu)로 이루어질 수 있다. 또한, 하부층은 구리-망간(Cu-Mn) 합금으로 이루어지고, 상부층은 구리(Cu)로 이루어질 수도 있다.When the
데이터선(171), 소스 전극(173), 및 드레인 전극(175)이 하부층, 중간층, 및 상부층을 포함하는 삼중막으로 이루어진 경우, 하부층 및 상부층은 몰리브덴(Mo)으로 이루어지고, 중간층은 알루미늄(Al)으로 이루어질 수 있다.When the
데이터선(171), 소스 전극(173), 및 드레인 전극(175) 위에는 보호막(180)이 형성되어 있다. 보호막(180)은 무기 절연 물질 또는 유기 절연 물질로 이루질 수 있으며, 무기 절연 물질과 유기 절연 물질의 이중막으로 이루어질 수도 있다. 반도체층(151)이 산화물 반도체로 이루어져 있다면, 반도체층(151)과 접하는 부분의 보호막(180)은 실리콘 산화물로 형성하는 것이 바람직하다.The
보호막(180)에는 드레인 전극(175)의 일부가 노출되도록 제1 접촉 구멍(181)이 형성되어 있다.The
보호막(180) 위에는 제1 접촉 구멍(181)을 통해 드레인 전극(175)과 연결되는 화소 전극(191)이 형성되어 있다. 화소 전극(191)은 인듐-주석 산화물(ITO, Indium Tin Oxide), 인듐-아연 산화물(IZO, Indium Zinc Oxide) 등과 같은 투명한 금속 물질로 이루어질 수 있다.The
본 발명의 일 실시예에 의한 박막 트랜지스터 표시판에서 게이트선(121)과 데이터선(171)은 서로 교차하도록 형성될 수 있고, 데이터선(171)의 단부에는 데이터선(171)의 폭보다 넓은 폭을 가지는 데이터 패드 전극(177)이 형성될 수 있다. 데이터 패드 전극(177)은 데이터선(171)으로부터 연장되어 형성되고, 데이터선(171)과 동일한 물질로 동일한 층에 형성된다.In the thin film transistor array panel according to the exemplary embodiment of the present invention, the
데이터 패드 전극(177)의 아래에는 반도체층(151)과 동일한 물질로 반도체 패턴(153)이 형성될 수 있다. 반도체 패턴(153)은 데이터선(171)보다 넓은 폭을 가지고, 데이터 패드 전극(177)과 동일한 폭을 가지고 형성된다. 반도체 패턴(153)은 데이터 패드 전극(177)과 동일한 경계를 가지도록 중첩한다.The
보호막(180)에는 데이터 패드 전극(177)의 일부가 노출되도록 제2 접촉 구멍(183)이 형성될 수 있다.A
보호막(180) 위에는 제2 접촉 구멍(183)을 통해 데이터 패드 전극(177)과 연결되는 연결 전극(193)이 형성될 수 있다. 연결 전극(193)은 화소 전극(191)과 동일한 물질로 동일한 층에 형성된다. 연결 전극(193)은 데이터 구동 회로 등과 연결될 수 있으며, 데이터 신호를 인가 받아 데이터선(171)으로 공급해줄 수 있다.A
다음으로, 첨부된 도면을 참조하여 본 발명의 일 실시예에 의한 박막 트랜지스터 표시판의 제조 방법에 대해 설명하면 다음과 같다.Next, a manufacturing method of a thin film transistor array panel according to an exemplary embodiment of the present invention will be described with reference to the accompanying drawings.
도 3 내지 도 12는 본 발명의 일 실시예에 의한 박막 트랜지스터 표시판의 제조 방법의 일 예를 간략하게 도시한 도면이다. 도 6a 및 도 6b는 도 5에 도시된 박막 트랜지스터 표시판의 A1 및 A2 영역을 나타낸 확대 단면도이며, 도 9a 및 도 9b는 도 8에 도시된 박막 트랜지스터 표시판의 B1 및 B2 영역을 나타낸 확대 단면도이다.3 through 12 are views illustrating an example of a method of manufacturing a thin film transistor array panel according to an exemplary embodiment of the present invention. 6A and 6B are enlarged cross-sectional views illustrating regions A1 and A2 of the thin film transistor array panel illustrated in FIG. 5, and FIGS. 9A and 9B are enlarged cross-sectional views illustrating regions B1 and B2 of the TFT array panel illustrated in FIG. 8.
먼저, 도 3에 도시된 바와 같이, 유리 또는 플라스틱 등으로 만들어진 기판(110) 위에 게이트선(도시하지 않음) 및 게이트선으로부터 돌출되는 게이트 전극(124)을 형성한다.First, as shown in FIG. 3, a gate line (not shown) and a
도 4에 도시된 바와 같이, 게이트선 및 게이트 전극(124)을 포함한 기판(110) 위의 전면에 실리콘 산화물 또는 실리콘 질화물과 같은 절연 물질을 이용하여 게이트 절연막(140)을 형성한다.As shown in FIG. 4, the
게이트 절연막(140)은 단일막 또는 다중막으로 형성할 수 있다. 게이트 절연막(140)을 다중막으로 형성할 때 실리콘 산화물을 먼저 증착하고, 그 위에 실리콘 질화물을 증착하여 형성할 수 있다. 이와 반대로, 실리콘 질화물을 먼저 증착한 후 실리콘 산화물을 증착하여 게이트 절연막(140)을 형성할 수도 있다. 이때, 게이트 절연막(140) 위에 산화물 반도체를 증착한다면 후자의 방법에 따라 게이트 절연막(140)을 형성하는 것이 바람직하다. 게이트 전극(124)과 같은 금속층은 실리콘 질화물과 접촉하고, 산화물 반도체는 실리콘 산화물과 접촉하는 것이 이웃하는 층 간에 서로 영향을 미치는 것을 방지할 수 있기 때문이다.The
이어, 게이트 절연막(140) 위에 반도체 물질(150)을 증착하고, 반도체 물질(150) 위에 금속 물질(170)을 증착한다. 이때, 반도체 물질(150) 및 금속 물질(170)을 연속 증착할 수 있다.Subsequently, the
반도체 물질(150)은 비정질 규소 반도체, 다결정 규소 반도체, 산화물 반도체 등으로 이루어질 수 있다. 반도체 물질(150)이 산화물 반도체로 이루어진 경우, 인듐-갈륨-아연 산화물(IGZO, Indium Gallium Zinc Oxide), 아연-주석 산화물(ZTO, Zinc Tin Oxide), 인듐-주석 산화물(IZO, Indium Tin Oxide) 등의 재료가 이용될 수 있다.The
금속 물질(170)은 단일막 또는 다중막으로 이루어질 수 있다. 금속 물질(170)이 하부층 및 상부층을 포함하는 이중막으로 이루어진 경우, 하부층은 티타늄(Ti)으로 이루어지고, 상부층은 구리(Cu)로 이루어질 수 있다. 또한, 하부층은 구리-망간(Cu-Mn) 합금으로 이루어지고, 상부층은 구리(Cu)로 이루어질 수도 있다.The
이어, 금속 물질(170) 위에 감광성 물질을 도포하여 제1 감광막을 형성한다. 제1 마스크(62)를 이용하여 제1 감광막을 노광 및 현상하여 제1 감광막 패턴(40)을 형성한다.Subsequently, a photosensitive material is coated on the
도 5에 도시된 바와 같이, 제1 감광막 패턴(40)을 이용하여 반도체 물질(150) 및 금속 물질(170)을 식각하여, 데이터선(171), 데이터선(171)으로부터 게이트 전극(124) 위로 돌출되어 일체형으로 이루어지는 소스 전극(173)과 드레인 전극(175)을 형성한다. 또한, 데이터선(171), 소스 전극(173), 및 드레인 전극(175) 아래에 위치하는 반도체층(151)을 형성한다. As illustrated in FIG. 5, the
이때, 반도체층(151)은 데이터선(171), 소스 전극(173), 및 드레인 전극(175)과 동일한 경계를 가진다. 제1 마스크(62)를 이용하여 반도체 물질(150)과 금속 물질(170)을 동시에 패터닝하기 때문이다.In this case, the
데이터선(171)은 게이트선(121)과 교차하도록 형성할 수 있고, 데이터선(171)의 단부에는 데이터선(171)의 폭보다 넓은 폭을 가지는 데이터 패드 전극(177)을 형성할 수 있다. 데이터 패드 전극(177)은 데이터선(171)으로부터 연장되도록 형성하고, 데이터선(171)과 동일한 물질로 동일한 층에 형성한다.The
데이터 패드 전극(177)의 아래에는 반도체층(151)과 동일한 물질로 반도체 패턴(153)을 형성할 수 있다. 반도체 패턴(153)은 데이터선(171)보다 넓은 폭을 가지고, 데이터 패드 전극(177)과 동일한 폭을 가진다. 반도체 패턴(153)은 데이터 패드 전극(177)과 동일한 경계를 가지도록 중첩한다.The
반도체 물질(150) 및 금속 물질(170)은 습식 식각 방식으로 식각된다. 습식 식각 방식으로 식각이 이루어지는 경우, 등방성 식각(isotropic etching)이 이루어진다. 따라서, 제1 감광막 패턴(40)의 아래에 위치하는 금속 물질(170) 및 반도체 물질(150)의 측면이 식각된다.The
이로 인해, 도 6a 및 도 6b에 도시된 바와 같이 데이터선(171) 및 드레인 전극(175)은 제1 감광막 패턴(40)의 경계보다 제1 너비(w1)만큼 안쪽에 위치하는 경계를 가진다. 또한, 도시는 생략하였으나 소스 전극(173)도 제1 감광막 패턴(40)의 경계보다 제1 너비(w1)만큼 안쪽에 위치하는 경계를 가진다.As a result, as illustrated in FIGS. 6A and 6B, the
반도체 물질(150) 및 금속 물질(170)은 제1 식각액으로 식각되고, 제1 식각액은 반도체 물질(150) 및 금속 물질(170)을 모두 식각할 수 있는 물질로 이루어진다. 따라서, 반도체 물질(150) 및 금속 물질(170)을 동시에 식각할 수 있다.The
도 7에 도시된 바와 같이 데이터선(171), 소스 전극(173), 및 드레인 전극(175)을 포함한 기판(110) 위의 전면에 감광성 물질을 도포하여 제2 감광막을 형성한다. 제2 마스크(64)를 이용하여 제2 감광막을 노광 및 현상하여 제2 감광막 패턴(50)을 형성한다.As shown in FIG. 7, a photosensitive material is coated on the entire surface of the
도 8에 도시된 바와 같이 제2 감광막 패턴(50)을 이용하여 일체형으로 이루어지는 소스 전극(173) 및 드레인 전극(175)을 식각하여, 소스 전극(173)과 드레인 전극(175)을 분리한다. 소스 전극(173)과 드레인 전극(175)이 분리된 부분에 대응하는 반도체층(151)에는 채널부가 형성된다. 따라서, 반도체층(151)은 채널부를 제외하고 데이터선(171), 소스 전극(173), 및 드레인 전극(175)과 동일한 경계를 가지도록 중첩한다.As illustrated in FIG. 8, the
소스 전극(173) 및 드레인 전극(175)은 습식 식각 방식으로 식각되어 등방성 식각이 이루어진다. 따라서, 제2 감광막 패턴(50)의 아래에 위치하는 소스 전극(173) 및 드레인 전극(175)의 측면이 식각된다.The
이로 인해, 도 9a 및 도 9b에 도시된 바와 같이 소스 전극(173) 및 드레인 전극(175)은 제2 감광막 패턴(50)의 경계보다 제2 너비(w2)만큼 안쪽에 위치하는 경계를 가진다.For this reason, as shown in FIGS. 9A and 9B, the
소스 전극(173) 및 드레인 전극(175)은 제2 식각액으로 식각되고, 제2 식각액은 소스 전극(173) 및 드레인 전극(175)을 식각할 수 있고, 반도체층(151)은 식각할 수 없는 물질로 이루어진다.The
본 발명의 일 실시예에 의한 박막 트랜지스터 표시판의 제조 방법에 따르면, 제1 마스크(62)를 이용하여 제1 감광막 패턴(40)을 형성하고, 데이터선(171), 소스 전극(173), 드레인 전극(175), 및 반도체층(151)을 형성한다. 또한, 제2 마스크(64)를 이용하여 제2 감광막 패턴(50)을 형성하고, 채널부를 형성한다.According to the manufacturing method of the thin film transistor array panel according to the exemplary embodiment of the present invention, the first
종래 기술에 의한 박막 트랜지스터 표시판을 제조하는 공정에 따르면, 하나의 마스크를 이용하여 데이터선, 소스 전극, 드레인 전극, 반도체층을 형성하고, 채널부도 함께 형성한다. 이를 위해 슬릿 마스크(slit mask) 또는 하프톤 마스크(half-tone mask) 등을 사용하게 되고, 에치백(etch-back) 공정이 이용된다.According to a process of manufacturing a thin film transistor array panel according to the related art, a data line, a source electrode, a drain electrode, and a semiconductor layer are formed using one mask, and a channel portion is also formed. For this purpose, a slit mask or a half-tone mask is used, and an etch-back process is used.
이와 비교하여, 본 발명의 일 실시예에 의한 박막 트랜지스터 표시판을 제조하는 공정에 따르면, 슬릿 마스크(slit mask) 또는 하프톤 마스크(half-tone mask) 등과 같은 특수 마스크를 사용하지 않아도 되므로 비용을 줄일 수 있다. 또한, 에치백 공정을 이용하지 않아도 되므로 감광막이 밀리는 현상이 발생하지 않아 반도체층이 데이터선, 소스 전극, 및 드레인 전극보다 돌출된 부분이 발생하지 않고, 이로 인한 스큐가 발생하지 않는다. 또한, 채널부를 형성하는 동안 채널부를 제외한 데이터선(171), 소스 전극(173), 및 드레인 전극(175)이 모두 제2 감광막 패턴(50)에 의해 덮여 있으므로 이들의 가장자리의 측면이 식각되지 않아 스큐 및 언더컷이 발생하지 않는다.In contrast, according to the process of manufacturing a thin film transistor array panel according to an embodiment of the present invention, it is not necessary to use a special mask such as a slit mask or a half-tone mask to reduce costs Can be. In addition, since the etch back process does not have to be used, the photoresist film is not pushed out, so that a portion of the semiconductor layer protruding from the data line, the source electrode, and the drain electrode does not occur, and no skew occurs. In addition, since the
또한, 종래 기술에 의한 박막 트랜지스터 표시판을 제조하는 다른 공정에 따르면, 하나의 마스크를 이용하여 반도체층을 형성하고, 또 다른 마스크를 이용하여 데이터선, 소스 전극, 및 드레인 전극을 형성한다. 이때, 데이터선, 소스 전극, 및 드레인 전극을 형성하기 위해서는 데이터선, 소스 전극, 및 드레인 전극을 구성하는 금속 물질을 식각할 수 있고, 반도체층은 식각할 수 없는 식각액을 이용하여 식각해야 한다. 즉, 본 발명의 일 실시예에서의 제2 식각액과 동일한 식각액을 사용하게 된다.In addition, according to another process of manufacturing a thin film transistor array panel according to the related art, a semiconductor layer is formed using one mask, and a data line, a source electrode, and a drain electrode are formed using another mask. In this case, in order to form the data line, the source electrode, and the drain electrode, metal materials constituting the data line, the source electrode, and the drain electrode may be etched, and the semiconductor layer should be etched using an etchant that cannot be etched. That is, the same etching solution as the second etching solution in the embodiment of the present invention is used.
도 6a, 도 6b, 도 9a, 및 도 9b를 참고하면, 제1 식각액을 사용하였을 때 발생하는 스큐의 크기가 제1 너비(w1)에 대응하고, 제2 식각액을 사용하였을 때 발생하는 스큐의 크기가 제2 너비(w2)에 대응함을 알 수 있다. 이때, 제1 너비(w1)보다 제2 너비(w2)가 더 크다. 즉, 제1 식각액을 사용하였을 때보다 제2 식각액을 사용하였을 때 발생하는 스큐의 크기가 더 크다.6A, 6B, 9A, and 9B, the skew generated when the first etchant is used corresponds to the first width w1, and the skew generated when the second etchant is used. It can be seen that the size corresponds to the second width w2. At this time, the second width w2 is greater than the first width w1. That is, the size of skew generated when the second etchant is used is greater than when the first etchant is used.
본 발명의 일 실시예에 의한 박막 트랜지스터 표시판을 제조하는 공정에 따르면, 채널부를 제외하고는 데이터선(171), 소스 전극(173), 및 드레인 전극(175)을 형성할 때 제1 식각액을 이용함으로써, 스큐 및 언더컷의 발생을 줄일 수 있다.According to the process of manufacturing the thin film transistor array panel according to an embodiment of the present invention, except for the channel portion, the first etchant is used to form the
도 10에 도시된 바와 같이, 제2 감광막 패턴(50)을 제거한다. 게이트 전극(124), 반도체층(151), 소스 전극(173), 및 드레인 전극(175)은 하나의 박막 트랜지스터를 이룬다. As shown in FIG. 10, the second
도 11에 도시된 바와 같이, 데이터선(171), 소스 전극(173), 드레인 전극(175)을 포함한 기판(110) 위의 전면에 보호막(180)을 형성한다. 보호막(180)은 무기 절연 물질 또는 유기 절연 물질로 이루질 수 있으며, 무기 절연 물질과 유기 절연 물질의 이중막으로 이루어질 수도 있다.As shown in FIG. 11, the
이어, 드레인 전극(175)의 일부가 노출되도록 보호막(180)에 제1 접촉 구멍(181)을 형성한다. 또한, 데이터 패드 전극(177)의 일부가 노출되도록 보호막(180)에 제2 접촉 구멍(183)을 형성할 수 있다.Subsequently, a
도 12에 도시된 바와 같이, 제1 접촉 구멍(181)을 통해 드레인 전극(175)과 연결되는 화소 전극(191)을 형성한다. 또한, 제2 접촉 구멍(183)을 통해 데이터 패드 전극(177)과 연결되는 연결 전극(193)을 형성할 수 있다. 화소 전극(191)과 연결 전극(193)은 동일한 물질로 동일한 층에 형성할 수 있다. 예를 들면, 인듐-주석 산화물(ITO, Indium Tin Oxide), 인듐-아연 산화물(IZO, Indium Zinc Oxide) 등과 같은 투명한 금속 물질로 형성할 수 있다.As illustrated in FIG. 12, the
본 발명의 일 실시예에 의한 박막 트랜지스터 표시판의 제조 방법에서 반도체 물질(150)은 산화물 반도체로 이루어질 수 있고, 금속 물질(170)은 티타늄, 구리 등으로 이루어질 수 있다고 설명하고 있으나, 본 발명은 이에 한정되는 것은 아니다. 이러한 한정은 본 발명이 습식 식각으로 인한 스큐와 언더컷 등의 문제점을 해결하기 위한 것으로써, 상기 물질을 사용하는 경우에는 습식 식각을 이용하게 된다는 점에서 예시한 물질들이다. 상기 물질들이 아닌 다른 물질을 사용하는 경우에도 습식 식각을 이용하여 식각할 수 있는 모든 물질을 사용할 수 있다.In the method of manufacturing a thin film transistor array panel according to an exemplary embodiment of the present invention, the
예를 들면, 금속 물질(170)이 하부층, 중간층, 및 상부층을 포함하는 삼중막으로 이루어질 수도 있으며, 하부층 및 상부층은 몰리브덴(Mo)으로 이루어지고, 중간층은 알루미늄(Al)으로 이루어질 수 있다. 또한, 반도체 물질(150)이 비정질 규소(Amorphous Silicon), 결정질 규소(Poly Silicon) 등으로 이루어질 수도 있다.For example, the
본 발명의 일 실시예에 의한 박막 트랜지스터 표시판의 제조 방법에서는 제1 마스크(62)를 이용하여 반도체 물질(150)과 금속 물질(170)을 동시에 식각하여 반도체층(151), 데이터선(171), 소스 전극(173), 및 드레인 전극(175)을 형성하고, 제2 마스크(64)를 이용하여 소스 전극(173)과 드레인 전극(175)을 식각하여 소스 전극(173)과 드레인 전극(175)을 분리하고 있다.In the method of manufacturing a thin film transistor array panel according to an exemplary embodiment of the present invention, the
그러나 본 발명은 이에 한정되지 아니하고 그 순서가 반대로 이루어질 수도 있다. 먼저, 제2 마스크(64)와 동일한 마스크를 이용하여 금속 물질(170)을 식각하여 게이트 전극(124) 위에서 금속 물질(170)이 소정 간격을 가지도록 이격시킨다. 이어, 제1 마스크(62)와 동일한 마스크를 이용하여 반도체 물질(150)과 금속 물질(170)을 동시에 식각하여 반도체층(151), 데이터선(171), 소스 전극(173), 및 드레인 전극(175)을 형성할 수도 있다. However, the present invention is not limited thereto and the order may be reversed. First, the
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.Although the preferred embodiments of the present invention have been described in detail above, the scope of the present invention is not limited thereto, and various modifications and improvements of those skilled in the art using the basic concepts of the present invention defined in the following claims are also provided. It belongs to the scope of rights.
40: 제1 감광막 패턴 50: 제2 감광막 패턴
62: 제1 마스크 64: 제2 마스크
110: 기판 121: 게이트선
124: 게이트 전극 140: 게이트 절연막
150: 반도체 물질 151: 반도체층
153: 반도체 패턴 170: 금속 물질
171: 데이터선 173: 소스 전극
175: 드레인 전극 177: 데이터 패드 전극
180: 보호막 181: 제1 접촉 구멍
183: 제2 접촉 구멍 191: 화소 전극
193: 연결 전극40: first photosensitive film pattern 50: second photosensitive film pattern
62: first mask 64: second mask
110: substrate 121: gate line
124: gate electrode 140: gate insulating film
150: semiconductor material 151: semiconductor layer
153: semiconductor pattern 170: metal material
171: data line 173: source electrode
175: drain electrode 177: data pad electrode
180: protective film 181: first contact hole
183: Second contact hole 191: Pixel electrode
193: connecting electrode
Claims (8)
(b) 상기 게이트선 및 상기 게이트 전극 위에 게이트 절연막을 형성하는 단계;
(c) 상기 게이트 절연막 위에 산화물 반도체로 이루어진 반도체 물질 및 금속 물질을 차례로 증착하는 단계;
(d) 제1 마스크를 이용하여 상기 반도체 물질 및 상기 금속 물질을 식각하여 데이터선, 상기 데이터선으로부터 상기 게이트 전극 위로 돌출되어 일체형으로 이루어진 소스 전극과 드레인 전극, 및 상기 일체형으로 이루어진 상기 데이터선, 상기 소스 전극, 및 상기 드레인 전극 아래에 위치하는 반도체층을 형성하는 단계;
(e) 제2 마스크를 이용하여 상기 일체형으로 이루어진 상기 소스 전극 및 상기 드레인 전극을 식각하여 상기 소스 전극 및 상기 드레인 전극을 분리하는 단계; 및,
(f) 상기 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 포함하고,
상기 (d) 단계는,
(d-1) 상기 금속 물질 위에 제1 감광막을 형성하는 단계;
(d-2) 상기 제1 마스크를 이용하여 상기 제1 감광막을 노광 및 현상하여 제1 감광막 패턴을 형성하는 단계; 및,
(d-3) 상기 제1 감광막 패턴을 이용하여 상기 반도체 물질 및 상기 금속 물질을 습식 식각하여 상기 일체형으로 이루어진 상기 데이터선, 상기 소스 전극, 및 상기 드레인 전극을 형성하고, 상기 일체형으로 이루어진 상기 데이터선, 상기 소스 전극, 및 상기 드레인 전극 아래에 위치하는 상기 반도체층을 형성하는 단계를 포함하고,
상기 일체형으로 이루어진 상기 데이터선 및 상기 드레인 전극은 각각 상기 제1 감광막 패턴의 경계보다 제1 너비 만큼 안쪽에 위치하는 경계를 가지고,
상기 (e) 단계는,
(e-1) 상기 게이트 절연막 위 및 상기 일체형으로 이루어진 상기 데이터선, 상기 소스 전극, 및 상기 드레인 전극 위에 제2 감광막을 형성하는 단계;
(e-2) 상기 제2 마스크를 이용하여 상기 제2 감광막을 노광 및 현상하여 제2 감광막 패턴을 형성하는 단계; 및,
(e-3) 상기 제2 감광막 패턴을 이용하여 상기 일체형으로 이루어진 상기 소스 전극 및 상기 드레인 전극을 습식 식각하여 상기 소스 전극 및 상기 드레인 전극을 분리하는 단계를 포함하고,
상기 소스 및 상기 드레인 전극은 각각 상기 제2 감광막 패턴의 경계보다 제2 너비 만큼 안쪽에 위치하는 경계를 가지고,
상기 제2 너비는 상기 제1 너비보다 크고,
상기 제2 감광막 패턴은 박막 트랜지스터의 채널부를 제외한 상기 데이터선과 상기 일체형으로 이루어진 상기 소스 전극 및 상기 드레인 전극을 덮고 있는
박막 트랜지스터 표시판의 제조 방법.
(a) forming a gate line and a gate electrode protruding from the gate line on the substrate;
(b) forming a gate insulating film on the gate line and the gate electrode;
(c) sequentially depositing a semiconductor material made of an oxide semiconductor and a metal material on the gate insulating film;
(d) etching the semiconductor material and the metal material by using a first mask to protrude from the data line to the gate electrode from the data line, the source electrode and the drain electrode formed in one piece, and the data line formed in the one piece; Forming a semiconductor layer under the source electrode and the drain electrode;
(e) etching the source electrode and the drain electrode of the integral type by using a second mask to separate the source electrode and the drain electrode; And,
(f) forming a pixel electrode connected to the drain electrode,
In step (d),
(d-1) forming a first photoresist film on the metal material;
(d-2) exposing and developing the first photoresist film using the first mask to form a first photoresist pattern; And,
(d-3) the semiconductor material and the metal material are wet-etched using the first photoresist pattern to form the data line, the source electrode, and the drain electrode formed of the integrated type, and the data formed of the integrated type. Forming the semiconductor layer under the line, the source electrode, and the drain electrode,
The integrated data line and the drain electrode each have a boundary located inward by a first width than a boundary of the first photoresist pattern.
In step (e),
(e-1) forming a second photoresist film on the gate insulating film and on the data line, the source electrode, and the drain electrode formed integrally with each other;
(e-2) exposing and developing the second photoresist film using the second mask to form a second photoresist pattern; And,
(e-3) separating the source electrode and the drain electrode by wet etching the source electrode and the drain electrode, which are integrally formed using the second photoresist pattern,
The source and drain electrodes each have a boundary located inward by a second width than a boundary of the second photoresist pattern.
The second width is greater than the first width,
The second photoresist pattern covers the data line except the channel portion of the thin film transistor, the source electrode and the drain electrode formed integrally with each other.
Method of manufacturing a thin film transistor array panel.
상기 (e) 단계에서,
상기 소스 전극 및 상기 드레인 전극이 분리된 부분에 대응하는 상기 반도체층에 채널부가 형성되고,
상기 반도체층은 상기 채널부를 제외하고 상기 데이터선, 상기 소스 전극, 및 상기 드레인 전극과 동일한 경계를 가지도록 중첩하는,
박막 트랜지스터 표시판의 제조 방법.
The method of claim 1,
In the step (e),
A channel portion is formed in the semiconductor layer corresponding to a portion where the source electrode and the drain electrode are separated;
The semiconductor layer overlaps the same with the data line, the source electrode, and the drain electrode except for the channel portion.
Method of manufacturing a thin film transistor array panel.
상기 (d) 단계에서,
상기 반도체 물질 및 상기 금속 물질은 제1 식각액으로 식각되고,
상기 제1 식각액은 상기 반도체 물질 및 상기 금속 물질을 식각할 수 있는 물질로 이루어지는,
박막 트랜지스터 표시판의 제조 방법.
The method of claim 2,
In step (d),
The semiconductor material and the metal material are etched with a first etchant,
The first etching solution is made of a material capable of etching the semiconductor material and the metal material,
Method of manufacturing a thin film transistor array panel.
상기 (e) 단계에서,
상기 일체형으로 이루어진 상기 소스 전극 및 상기 드레인 전극은 제2 식각액으로 식각되고,
상기 제2 식각액은 상기 일체형으로 이루어진 상기 소스 전극 및 상기 드레인 전극을 식각할 수 있고, 상기 반도체층을 식각할 수 없는 물질로 이루어지는,
박막 트랜지스터 표시판의 제조 방법.
The method of claim 3,
In the step (e),
The source electrode and the drain electrode formed of the unitary body are etched with a second etchant,
The second etchant may be formed of a material which is capable of etching the source electrode and the drain electrode formed as the unitary body, and which cannot etch the semiconductor layer.
Method of manufacturing a thin film transistor array panel.
상기 산화물 반도체는 인듐-갈륨-아연 산화물(IGZO, Indium Gallium Zinc Oxide), 아연-주석 산화물(ZTO, Zinc Tin Oxide), 및 인듐-주석 산화물(IZO, Indium Tin Oxide) 중 어느 하나로 이루어지는,
박막 트랜지스터 표시판의 제조 방법.
The method of claim 4, wherein
The oxide semiconductor is made of any one of indium gallium zinc oxide (IGZO), zinc tin oxide (ZTO), and indium tin oxide (IZO).
Method of manufacturing a thin film transistor array panel.
상기 금속 물질은 하부층 및 상부층을 포함하는 이중막으로 이루어지고,
상기 하부층은 티타늄(Ti)으로 이루어지고,
상기 상부층은 구리(Cu)로 이루어지는,
박막 트랜지스터 표시판의 제조 방법.
The method of claim 1,
The metal material is composed of a double layer including a lower layer and an upper layer,
The lower layer is made of titanium (Ti),
The upper layer is made of copper (Cu),
Method of manufacturing a thin film transistor array panel.
상기 금속 물질은 하부층 및 상부층을 포함하는 이중막으로 이루어지고,
상기 하부층은 구리-망간(Cu-Mn) 합금으로 이루어지고,
상기 상부층은 구리(Cu)로 이루어지는,
박막 트랜지스터 표시판의 제조 방법.
The method of claim 1,
The metal material is composed of a double layer including a lower layer and an upper layer,
The lower layer is made of a copper-manganese (Cu-Mn) alloy,
The upper layer is made of copper (Cu),
Method of manufacturing a thin film transistor array panel.
상기 데이터선, 상기 소스 전극, 및 상기 드레인 전극은 하부층, 중간층, 및 상부층을 포함하는 삼중막으로 이루어지고,
상기 하부층 및 상기 상부층은 몰리브덴(Mo)으로 이루어지고,
상기 중간층은 알루미늄(Al)으로 이루어지는,
박막 트랜지스터 표시판의 제조 방법.The method of claim 1,
The data line, the source electrode, and the drain electrode are formed of a triple layer including a lower layer, an intermediate layer, and an upper layer.
The lower layer and the upper layer is made of molybdenum (Mo),
The intermediate layer is made of aluminum (Al),
Method of manufacturing a thin film transistor array panel.
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Legal Events
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|---|---|---|---|
| A107 | Divisional application of patent | ||
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |